JP2014068476A - 電源制御装置およびその動作方法 - Google Patents

Abstract

【課題】設定電圧特定コードの再度変更を停止する際に、再変更による出力電圧設定終了信号の非供給に起因するプロセッサの動作不安定性を解消する。
【解決手段】電源制御装置は第１と第２のインターフェース２１、２２と制御レジスタ２３と制御ユニット２４とＤ／Ａ変換器２５を具備して、レジスタ２３は変換器２５の入力デジタル情報を格納する第１レジスタ２３０を含む。第１動作モードで第１電圧特定データがレジスタ２３０に格納され第２動作モードでの第２電圧特定データのレジスタ２３０への格納後、再度第１動作モードでの第１インターフェース２１への第１電圧特定データの供給の際にユニット２４は再供給データのレジスタ２３０への格納を停止する。格納停止の際に、第１インターフェース２１は出力電圧設定終了信号ＡＬＥＲＴをプロセッサ１に供給する。
【選択図】図７

Description

本発明は、電源制御装置およびその動作方法に関し、特に設定された電圧特定コード(ＶＩＤ)が再度変更されることを停止する際に、再変更による出力電圧設定終了信号がプロセッサーに供給されないことに起因するプロセッサーの動作不安定性を解消するのに有効な技術に関するものである。

マイクロプロセッサに集積化されるトランジスタの微細化によるマイクロプロセッサの動作電圧の低下に対応するために、下記特許文献１には、電圧特定コード(ＶＩＤ：Voltage Identification Code)と呼ばれる４ビットのデジタル信号がＤＣ−ＤＣコンバータのコントローラのデジタル・アナログ変換器に供給することが記載されている。従って、ＤＣ−ＤＣコンバータは電圧特定コード(ＶＩＤ)によって特定された動作電源電圧をマイクロプロセッサに供給するので、微細化によりマイクロプロセッサの動作電源電圧が変更される都度にシステム設計者がＤＣ−ＤＣコンバータを含んだマザーボードを再設計する必要が解消されることが可能となる。尚、下記特許文献１に対応する日本出願は、特開平１１−７５３６６号公報である。

下記特許文献２には、ボルテージレギュレータが、ＩＭＶＰ−６規格のようなＩＭＶＰ(Intel Mobile Voltage Positioning)規格に従って、プロセッサに動作電源電圧を供給することが記載されている。すなちわ、プロセッサのパワーマネージメントロジックは電圧特定コード(ＶＩＤ)ルックアップテーブルを格納可能な電圧特定(ＶＩＤ)メモリを含み、プロセッサはボルテージレギュレータにＶＩＤ専用バスを介して電圧特定コード(ＶＩＤ)信号を供給する。電圧特定コード(ＶＩＤ)信号に応答して、ボルテージレギュレータは、動作電源電圧をプロセッサに供給する。プロセッサにはノースブリッジと呼ばれるメモリ制御ハブが接続され、このメモリ制御ハブにランダムアクセスメモリ(ＲＡＭ)やフラッシュメモリやその他を含むメモリとサウスブリッジと呼ばれるＩ／Ｏ制御ハブとが接続される。サウスブリッジと呼ばれるＩ／Ｏ制御ハブには、オペレーティングシステム(ＯＳ)を格納したマスストレージデバイスとベーシック入出力システム(ＢＩＯＳ)を格納したファームウェアハブとが接続される。Ｉ／Ｏ制御ハブはパワーマネージメントステート制御ロジックを含み、プロセッサにクロックを供給するクロック生成器とプロセッサに動作電源電圧を供給するボルテージレギュレータはこのパワーマネージメントステート制御ロジックによって制御される。上述した電圧特定(ＶＩＤ)メモリはオンチップまたはオフチップのレジスタもしくはその他のメモリによって構成され、このメモリにはソフトウェアやファームウェアハブに格納されたベーシック入出力システム(ＢＩＯＳ)やオペレーティングシステム(ＯＳ)やその他のファームウェアによって電圧特定(ＶＩＤ)データが格納される。またこの電圧特定(ＶＩＤ)の情報は、フューズ(すなわち、プログラマブルリードオンリーメモリ、ＰＲＯＭ)により中央処理ユニット(ＣＰＵ)に格納されることも可能である。尚、下記特許文献２に対応する日本出願は、確認されていない。

下記非特許文献１には、インテル(登録商標)のＶＲ１１．１規格に準拠した降圧型コンバータを構成するＰＷＭコントローラが記載されている。このＰＷＭコントローラのデジタル・アナログ変換器に８ビットの電圧特定コード(ＶＩＤ)データが外部から並列に供給されることによって、デジタル・アナログ変換器からは出力レギュレーションのための基準電圧が生成される。この８ビットの電圧特定コード(ＶＩＤ)データの論理状態に従って、０．５００００〜１．６００００ボルトの範囲の基準電圧をデジタル・アナログ変換器が生成する。誤差増幅器(Ｅ／Ａ)の非反転入力端子と反転入力端子とにデジタル・アナログ変換器から生成された基準電圧と降圧型コンバータの出力電圧であるフィードバック電圧がそれぞれ供給されることにより、誤差増幅器(Ｅ／Ａ)の出力信号に基づき６相のＰＷＭ制御出力信号ＰＷＭ１〜ＰＷＭ６が生成される。この６相のうちの５相のＰＷＭ制御出力信号ＰＷＭ１〜ＰＷＭ５が５個のドライバＩＣの入力端子に並列に供給されて、５個のドライバＩＣの各ドライバＩＣはハイサイドスイッチＭＯＳトランジスタとローサイドスイッチＭＯＳトランジスタとを駆動する。各ドライバＩＣのハイサイドスイッチＭＯＳトランジスタとローサイドスイッチＭＯＳトランジスタとの共通接続ノードからは、負荷であるマイクロプロセッサに供給される動作電源電圧が生成される。すなわち、５個のドライバＩＣと５個のハイサイドスイッチＭＯＳトランジスタと５個のローサイドスイッチＭＯＳトランジスタとによって構成された５個の降圧型コンバータがインターリーブの多相動作を実行することによって、マイクロプロセッサに供給される動作電源電圧のリップル成分を低減することが可能となる。

下記非特許文献２には、インテル(登録商標)のＩＭＶＰ−７／ＶＲ１２規格に準拠したボルテージレギュレータが記載されている。このボルテージレギュレータのデジタルインターフェースにはシリアルクロックＳＣＬＫとシリアルデータＳＤＡとコントローライネーブル入力信号ＶＲ＿ＯＮとが供給される一方、このデジタルインターフェースからアラート信号ＡＬＥＲＴ＃が生成される。このデジタルインターフェースはデジタル・アナログ変換器の入力端子に接続されて、デジタル・アナログ変換器の出力端子から生成されるアナログ電圧はボルテージレギュレータモジュレータの入力端子に供給され、このモジュレータの出力信号は第１ドライバの入力端子に直接供給され更に第２ドライバの入力端子にインバータを介して供給される。この第１ドライバの出力信号とこの第２ドライバの出力信号とはハイサイドスイッチＭＯＳトランジスタとローサイドスイッチＭＯＳトランジスタとを駆動して、ハイサイドスイッチＭＯＳトランジスタとローサイドスイッチＭＯＳトランジスタとの共通接続ノードからはＣＰＵに供給される動作電源電圧が生成される。コントローラの電源電圧Ｖ_ＤＤがパワーオンリセット(ＰＯＲ)のしきい値よりも高くなってコントローライネーブル入力信号ＶＲ＿ＯＮがロジック高しきい値を超過すると、スタートアップシーケンスが開始される。コントローラはデジタルソフトスタートを使用して、デジタル・アナログ変換器をセットＶＩＤ命令ＳｅｔＶＩＤＣｏｍｍａｎｄによってプログラムされた電圧までランプアップする。ランプアップの終了時点で、アラート信号ＡＬＥＲＴ＃がローレベルにアサートされる。コントローラは、バイナリ(２進数)の８ビットの電圧特定コード(ＶＩＤ)データと１６進数(hexadecimal number)の２デジット(２桁)情報とによって出力電圧を調整する。すなわち、０．２５０００〜１．５２０００ボルトの範囲の出力電圧が、ボルテージレギュレータから生成される。

下記非特許文献３には、インテル(登録商標)のＶＲ１２／ＩＭＶＰ−７規格に準拠してＣＰＵおよびＣＰＵコアのボルテージレギュレーションに使用されるＰＷＭコントローラが記載されている。このＰＷＭコントローラは、インテル(登録商標)のＶＲ１２／ＩＭＶＰ−７規格のシリアルＶＩＤ(ＳＶＩＤ)通信要求を完全に準拠するものである。ＩＤＴ社の財産権であるＨｙｐｅｒｇｅａｒ^ＴＭのダイナミックコントロールの特徴は、ＣＰＵ性能と効率の改善を可能とするＣＰＵ電圧とクロック周波数のプログラマブルなスケーリングを提供するものである。更にこのＰＷＭコントローラは、広範囲のプログラマビリティーとホストシステムへの遠隔計測データとを提供するＳＭＢｕｓインターフェースを有している。尚、ＳＭＢｕｓは、System Management Busの略で、システム管理や電源管理に使用されるデバイス間汎用コミュニケーションバスであり、クロック信号線とデータ信号線とからなる２線式シリアルインターフェースであるＩ^２Ｃバスが使用される。尚、Ｉ^２Ｃは、Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ−Ｃｉｒｃｕｉｔの略で、組み込みシステムや携帯電話で低速の周辺機器をマザーボードに接続するためなどに使用される。

プログラマブルなダイナミック電圧コントロール(ＤＶＣ)とダイナミック周波数コントロール(ＤＦＣ)とは、インテル(登録商標)のＶＲ１２規格に準拠したマイクロプロセッサとＰＷＭレギュレータとクロック発生器とインテルＰＣＨチップセットとを含むシステムで実現される。このＶＲ１２規格に準拠するマイクロプロセッサは従来のノースブリッジと呼ばれるメモリ制御ハブを内蔵することで、このマイクロプロセッサには、ランダムアクセスメモリ(ＲＡＭ)が直接接続可能とされ、ビデオデバイスもＰＣＩ Ｅｘｐｒｅｓｓと呼ばれるコンピュータ・マザーボートのシリアル拡張バスを介して直接接続可能とされている。尚、ＰＣＩは、Peripheral Component Interconnectの略である。更に、ＶＲ１２規格に準拠するマイクロプロセッサへの従来のノースブリッジと呼ばれるメモリ制御ハブの内蔵により、従来のサウスブリッジと呼ばれるＩ／Ｏ制御ハブに対応するインテルＰＣＨチップセットもマイクロプロセッサに直接接続可能とされるものである。尚、ＰＣＨはPlatform Controller Hubの略であり、インテルＰＣＨチップセットにはオペレーティングシステム(ＯＳ)を格納したマスストレージデバイスとベーシック入出力システム(ＢＩＯＳ)を格納したファームウェアハブとが接続可能とされる。

ＶＲ１２規格に準拠するマイクロプロセッサからＰＷＭレギュレータにシリアルＶＩＤ(ＳＶＩＤ)の情報が供給され、ＶＲ１２規格に準拠するマイクロプロセッサとクロック発生器にＳＭＢｕｓを介してインテルＰＣＨチップセットが接続される。クロック発生器にはＶＲ１２規格に準拠するマイクロプロセッサが接続され、クロック発生器から生成されるクロックがＶＲ１２規格に準拠するマイクロプロセッサに供給される。

下記非特許文献３に記載されたＰＷＭコントローラのＰＷＭ制御は、このＰＷＭコントローラ内蔵のデジタル・アナログ変換器と誤差増幅器とによって実行され、デジタル・アナログ変換器は誤差増幅器の非反転入力端子に参照電圧を供給する。このＰＷＭコントローラは、シリアルＶＩＤ(ＳＶＩＤ)のデータＳＶＩＤ＿ＤＡＴとクロックＳＶＩＤ＿ＣＬＫとが供給されるシリアルＶＩＤ(ＳＶＩＤ)インターフェースと、ＳＭＢｕｓシリアルデータ入出力ＳＭＢ＿ＤＡＴを実行してＳＭＢｕｓシリアルインターフェースクロックＳＭＢ＿ＣＬＫが供給されるＳＭＢｕｓインターフェースを内蔵する。デジタル・アナログ変換器にはシリアルＶＩＤ(ＳＶＩＤ)のデータＳＶＩＤ＿ＤＡＴとクロックＳＶＩＤ＿ＣＬＫとＳＭＢｕｓインターフェースの入力データＳＭＢ＿ＤＡＴとクロックＳＭＢ＿ＣＬＫとが供給され、ＳＶＩＤインターフェースからのオフセットとＳＭＢｕｓインターフェースからのオフセットとが加算される。従って、デジタル・アナログ変換器の出力最大電圧は、ＶＩＤによる１．５２ＶとＳＭＢｕｓからの０．６２ＶまでのＤＶＣオフセットとの合計の２．１６Ｖとなる。インテルＶＩＤテーブルを超過する出力電圧は、オーバークロックの応用による高性能のために有益であると記載されている。尚、オーバークロックは、後に詳述する。誤差増幅器の反転入力端子にＰＷＭレギュレータの出力電圧であるフィードバック電圧が供給されることにより、誤差増幅器の出力信号に基づき３相のＰＷＭ制御出力信号が生成される。３相のＰＷＭ制御出力信号が３個のドライバＩＣの入力端子に並列に供給されて、３個のドライバＩＣの各ドライバＩＣはハイサイドスイッチＭＯＳトランジスタとローサイドスイッチＭＯＳトランジスタとを駆動する。各ドライバＩＣのハイサイドスイッチＭＯＳトランジスタとローサイドスイッチＭＯＳトランジスタの共通接続ノードからは、負荷であるＣＰＵのコアに供給される動作電源電圧が生成される。尚、シリアルＶＩＤ(ＳＶＩＤ)インターフェースからは、下記非特許文献２に記載されたアラート信号ＡＬＥＲＴ＃と類似したＳＶＩＤバスアラート信号ＳＶＩＤ＿ＡＬＥＲＴが生成される。

米国特許 第５、９０５、３７０号 明細書 米国特許出願公開 ＵＳ２００７／０１５７０３６Ａ１号 明細書

製品名ＩＳＬ６３３６、ＩＳＬ６３３６Ａ データ・シート "ＩＳＬ６３３６、ＩＳＬ６３３６Ａ ６−Ｐｈａｓｅ ＰＷＭ Ｃｏｎｔｒｏｌｌｅｒ ｗｉｔｈ Ｌｉｇｈｔ Ｌｏａｄ Ｅｆｆｉｃｉｅｎｃｙ Ｅｎｈａｎｃｅｍｅｎｔ ａｎｄ Ｃｕｒｒｅｎｔ Ｍｏｎｉｔｏｒｉｎｇ"ｐｐ．１〜３１， Ｉｎｔｅｒｓｉｌ Ａｍｅｒｉｃａ Ｉｎｃ．ｈｔｔｐ：／／ｗｗｗ．ｉｎｔｅｒｓｉｌ．ｃｏｍ／ｃｏｎｔｅｎｔ／ｄａｍ／ｉｎｔｅｒｓｉｌ／ｄｏｃｕｍｅｎｔ／ｆｎ６５／ｆｎ６５０４．ｐｄｆ[平成２４年０８月１０日検索] 製品名ＩＳＬ９５８３１ データ・シート "３＋１ Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ ｆｏｒ ＩＭＶＰ−７／ＶＲ１２ ＣＰＵｓ ＩＳＬ９５８３１"ｐｐ．１〜４２， Ｉｎｔｅｒｓｉｌ Ａｍｅｒｉｃａ Ｉｎｃ．ｈｔｔｐ：／／ｗｗｗ．ｄａｔａｓｈｅｅｔａｒｃｈｉｖｅ．ｃｏｍ／ＩＳＬ９５８３１−ｄａｔａｓｈｅｅｔ．ｈｔｍｌ[平成２４年０８月１０日検索] 製品名ＩＤＴＰ６３１３１／ＩＤＴＰ６３１３３ データ・シート "３−Ｐｈａｓｅ＋１−Ｐｈａｓｅ ＶＲ１２／ＩＭＶＰ−７ ＰＷＭ Ｃｏｎｔｒｏｌｌｅｒ ＩＣ ｗｉｔｈ ＨｙｐｅｒｇｅａｒＴＭ ｆｅａｒｔｕｒｅｓ"ｐｐ．１〜４５， ＩＤＴ (Ｉｎｔｅｇｒａｔｅｄ Ｄｅｖｉｃｅ Ｔｅｃｈｎｏｌｏｇｙ)．ｈｔｔｐ：／／ｊａ．ｉｄｔ．ｃｏｍ／ｐｒｏｄｕｃｔｓ／ｐｏｗｅｒ−ｍａｎａｇｅｍｅｎｔ／ｅｎｔｅｒｐｒｉｓｅ−ｃｏｍｐｕｔｉｎｇ−ｐｏｗｅｒ／ｉｄｔ６３１３１−３−ｐｈａｓｅ−１−ｐｈａｓｅ−ｖｒ１２ｉｍｖｐ−７−ｐｗｍ−ｃｏｎｔｒｏｌ−ｉｃ−ｈｙｐｅｒｇｅａｒ[平成２４年０８月１０日検索]

本発明者は本発明に先立って、上述したＩＭＶＰ−７／ＶＲ１２規格に準拠するとともに上記非特許文献３に記載されたオーバークロック機能をサポートするボルテージレギュレータ(電源装置)の開発に従事した。

このオーバークロックとは、デジタル回路を定格以上の高い周波数のクロック周波数で動作させる行為であり、消費電力や発熱の増加、信頼性・安定性の低下を許容しつつ、より高い処理能力を得るために一部のＰＣユーザーが実行する行為である。すなわち、この一部のＰＣユーザーは、パーソナルコンピュータ(ＰＣ)を自作したり、もしくはＰＣを自己の好みの性能にチューンアップしたりするユーザーである。また、このオーバークロックによってクロック周波数を増加する際に、パーソナルコンピュータ(ＰＣ)の中央処理ユニット(ＣＰＵ)に供給される動作電源電圧も増加される。すなわち、ＣＰＵコアであるＣＭＯＳデジタル回路は動作電源電圧の増加に比例してスイッチング速度が向上すると言う特性を有しているので、定格を超える動作電源電圧をＣＰＵコアであるＣＭＯＳデジタル回路に供給する。半導体製造メーカーから良品として出荷されたＣＰＵは、最悪の動作条件で所定の性能(定格：Rated value)を発揮できるように、ある程度の余裕(マージン)を持っている。パーソナルコンピュータ(ＰＣ)のオーバークロック動作条件の設定は、ベーシック入出力システム(ＢＩＯＳ)の設定画面またはオーバークロック機能をサポートするＷｉｎｄｏｗｓ(登録商標)のアプリケーションソフトウエアを利用することで変更されることが可能である。

ＣＭＯＳデジタル回路で構成されたＣＰＵコアに定格を超える高い動作電源電圧を供給することによって、上述したマージン以上の高い周波数を有するオーバークロックでのＣＰＵコアのスイッチング動作が可能となる。しかし、高い動作電源電圧と高いクロック周波数によるスイッチング速度の向上と引き換えにＣＰＵコアの消費電力が増大するので、空冷、水冷もしくは液体窒素を使用する冷却等の強力な冷却機構が必要とされる。

一方、上記非特許文献３に記載されたＰＷＭコントローラは、上述したＩＭＶＰ−７／ＶＲ１２規格に準拠してオーバークロック機能をサポートするが、デジタル・アナログ変換器がＳＶＩＤとＳＭＢｕｓとの両方のインターフェースのデータを加算するので、ＰＷＭレギュレータの出力電圧の応答性が良好でないと言う問題が本発明に先立った本発明者による検討により明らかとされた。すなわち、パワーマネージメントによるディープスリープモード等のために、ＰＷＭレギュレータからＣＰＵコアに供給されるＰＷＭレギュレータの出力電圧を急速に略ゼロボルトまで低下させるためには、ＳＶＩＤのインターフェースのデータとＳＭＢｕｓのインターフェースのデータとをゼロ値に設定する必要がある。

上述した上記非特許文献３に記載されたレギュレータの出力電圧の応答性が良好でないと言う問題を解消するために、本発明に先立ち本発明者は通常動作モードにより中央処理ユニット(ＣＰＵ)からボルテージレギュレータに電圧特定コード(ＶＩＤ)データを設定してその後にオーバークロック機能の特殊動作モードにより電圧特定コード(ＶＩＤ)データを書き換える方式を検討した。この書き換えは、例えば、コントローラの２個のレジスタ間のムーブ(ＭＯＶ)命令による上書きにより可能となる。このムーブ(ＭＯＶ)命令の発刊を停止して書き換えを禁止した状態で、中央処理ユニット(ＣＰＵ)からボルテージレギュレータの電圧特定コード(ＶＩＤ)データの設定を変更することで、ＰＷＭレギュレータの出力電圧の応答性を良好とすることが可能となる。すなわち、書き換え禁止の状態で、中央処理ユニット(ＣＰＵ)からボルテージレギュレータの電圧特定コード(ＶＩＤ)データの設定をゼロ値に変更することでパワーマネージメントによるディープスリープモードのためにＰＷＭレギュレータの出力電圧を急速に略ゼロボルトまで低下することが可能となる。それとは反対に書き換え禁止の状態で、中央処理ユニット(ＣＰＵ)からボルテージレギュレータの電圧特定コード(ＶＩＤ)データの設定を大きな値に変更することで、オーバークロック機能に必要とされる高い動作電源電圧までＰＷＭレギュレータの出力電圧を急速に増加することが可能となる。

このように、オーバークロック機能の特殊動作モードによりボルテージレギュレータ(電源装置)から中央処理ユニット(ＣＰＵ)に供給される動作電源電圧が定格以上の電圧レベルに設定される以前では、通常動作モードによってこの動作電源電圧が定格の範囲内の電圧レベルに設定される。すなわち、パーソナルコンピュータ(ＰＣ)の電源投入時の初期化シーケンスによる通常動作モードによって、中央処理ユニット(ＣＰＵ)から電圧特定コード(ＶＩＤ)データがボルテージレギュレータに供給されるので、ボルテージレギュレータは電圧特定コード(ＶＩＤ)データによって指定された動作電源電圧を生成して中央処理ユニット(ＣＰＵ)に供給する。より詳細に説明すると、ＰＣの電源投入時の初期化シーケンスはブート処理によって実行され、ブート処理はＣＰＵがリードオンリーメモリ(ＲＯＭ)に格納されたベーシック入出力システム(ＢＩＯＳ)等のソフトウェアを実行することによって開始される。更に、このブート処理によって、オペレーティングシステム(ＯＳ)やその他のアプリケーションプログラムが、ハードディスク(ＨＤＤ)等の二次記憶装置から主記憶装置(メインメモリ)にロードされることが可能となる。また更に、この電源投入時の初期化シーケンスによる通常動作モードによって、電圧特定コード(ＶＩＤ)データが中央処理ユニット(ＣＰＵ)からボルテージレギュレータ(電源装置)に供給される。

ＰＣの電源投入時の初期化シーケンスによる通常動作モードによって、電圧特定コード(ＶＩＤ)データが中央処理ユニット(ＣＰＵ)からボルテージレギュレータ(電源装置)に設定された後に、オーバークロック機能の特殊動作モードによってボルテージレギュレータに設定された電圧特定コード(ＶＩＤ)データが書き換えられてＣＰＵコアに定格を超える高い動作電源電圧が供給される。このボルテージレギュレータの電圧特定コード(ＶＩＤ)データの書き換えは、ＢＩＯＳの設定画面または上述したオーバークロック機能をサポートするアプリケーションソフトウエアを利用することで可能となるものである。具体的には、この書き換えは、上述したようにコントローラの２個のレジスタの間のムーブ(ＭＯＶ)命令による上書きによって可能となる。

一方、近年のパーソナルコンピュータ(ＰＣ)は地球規模のエコロジー対策のための節電要求の達成のために、より効果的なパワーマネージメント機能の機能を搭載するものとなっている。すなわち、ＰＣのアクティブの通常動作モードからディープスリープモードまでのＣＰＵの動作状態またはＣＰＵの実行プログラムの種類またはＣＰＵの実行タスクが重負荷状態か軽負荷状態かのタスク負荷等にリアルタイムに依存して、ＣＰＵはボルテージレギュレータの電圧特定コード(ＶＩＤ)データを変更しようとする。すなわち、ＣＰＵが重負荷状態である場合に比較的高い動作電源電圧がボルテージレギュレータからＣＰＵに供給される一方、ＣＰＵが軽負荷状態である場合には比較的に低い動作電源電圧がボルテージレギュレータからＣＰＵに供給されるものである。従って、ＣＰＵが中間負荷状態である場合には中間電圧レベルの動作電源電圧がボルテージレギュレータからＣＰＵに供給されるので、ＣＰＵの負荷状態に応答した節電動作をボルテージレギュレータが実行することが可能となる。

更に上記非特許文献２に記載されたように、上述のＩＭＶＰ−７／ＶＲ１２規格によれば電圧特定コード(ＶＩＤ)の情報がボルテージレギュレータのデジタルインターフェースにシリアルデータＳＤＡの形式にて供給される。更に、上述のＩＭＶＰ−７／ＶＲ１２規格によれば、ランプアップの終了によってボルテージレギュレータの出力電圧がシリアルデータの形式で供給された電圧特定コード(ＶＩＤ)の情報によって設定されると、アラート信号ＡＬＥＲＴ＃と呼ばれる出力電圧設定終了信号がローレベルにアサートされるものである。このアラート信号ＡＬＥＲＴ＃と呼ばれる出力電圧設定終了信号がボルテージレギュレータのデジタルインターフェースからＣＰＵに供給されることによって、ＣＰＵはＣＰＵがボルテージレギュレータに供給した出力電圧設定命令の命令実行の完了を認識することが可能となるものである。

一方、オーバークロック機能を実際に実現するには、オーバークロック機能の特殊動作モードによりボルテージレギュレータに設定された電圧特定コード(ＶＩＤ)データを書き換えた後に、パワーマネージメント機能によりＣＰＵの負荷状態に応答してＣＰＵがボルテージレギュレータの電圧特定コード(ＶＩＤ)データをリアルタイムに変更しようとする変更動作を停止する必要がある。これを上述のＩＭＶＰ−７／ＶＲ１２規格の環境下で実現すると、デジタルシリアルインターフェースを介しての電圧特定コード(ＶＩＤ)データの設定命令が不実行のまま放置されることとなる。すなわち、上述したＩＭＶＰ−７／ＶＲ１２規格のシリアルインターフェースの電圧特定コード(ＶＩＤ)データの設定命令の不実行・放置によって、アラート信号と呼ばれる出力電圧設定終了信号がボルテージレギュレータのデジタルインターフェースからＣＰＵに供給されない状態に維持されるようになる。

その結果、ＣＰＵはアラート信号と呼ばれる出力電圧設定終了信号がボルテージレギュレータのデジタルインターフェースからＣＰＵに供給されるのを待ち続けるので、ＣＰＵの待機動作は無限ループに入って、ＣＰＵがフリーズすると言う問題が本発明に先立った本発明者による検討によって明らかとされた。

このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される代表的な実施の形態の概要を簡単に説明すれば、下記のとおりである。

すなわち、代表的な実施の形態による電源制御装置は、第１インターフェース(２１)と第２インターフェース(２２)と制御レジスタ(２３)と制御ユニット(２４)とデジタル・アナログ変換器(２５)とを具備する。

制御レジスタ(２３)は、デジタル・アナログ変換器(２５)の入力端子に供給されるデジタル情報を格納する第１レジスタ(２３０)を少なくとも含む。

第１インターフェース(２１)と第２インターフェース(２２)とはそれぞれプロセッサー(１)と接続可能とされ、第１インターフェース(２１)と第２インターフェース(２２)とはプロセッサー(１)から制御情報が供給可能とされる。

第１動作モードで第１電圧特定コードデータ(ＳＶＩＤ)が第１レジスタ(２３０)に格納された後に、第２動作モードでプロセッサー(１)から第２インターフェース(２２)に供給される第２電圧特定コードデータ(ＳＭＢＤ)が制御レジスタの第１レジスタ(２３０)に格納可能とされる。

第２電圧特定コードデータが第１レジスタ(２３０)に格納された後、再度第１動作モードでプロセッサー(１)から第１インターフェース(２１)に第１電圧特定コードデータが供給される際に、制御ユニット(２４)は再度供給される第１電圧特定コードデータの制御レジスタ(２３)の第１レジスタ(２３０)への格納を停止するものである。

制御ユニット(２４)が再度供給される第１電圧特定コードデータの制御レジスタ(２３)の第１レジスタ(２３０)への格納を停止した際に、第１インターフェース(２１)は出力電圧設定終了信号(ＡＬＥＲＴ)をプロセッサー(１)に供給可能とされたことを特徴とするものである(図７参照)。

本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。

すなわち、本電源装置によれば、特殊動作モードによって設定された電圧特定コード(ＶＩＤ)がパワーマネージメント機能により変更されることを停止する際に、変更による出力電圧設定終了信号がプロセッサーに供給されないことに起因するプロセッサーの動作不安定性を解消することができる。

図１は、実施の形態１によるボルテージレギュレータモジュール２がパーソナルコンピュータ(ＰＣ)の中央処理ユニット(ＣＰＵ)１のＣＰＵコア１１に動作電源電圧Ｖ_ＤＤと負荷電流Ｉ_ＤＤとを供給する様子を示す図である。 図２は、図１に示した実施の形態１によるボルテージレギュレータモジュール２の構成を示す図である。 図３は、図２に示した実施の形態１によるボルテージレギュレータモジュール２の動作を示すフローチャートである。 図４は、図２に示した実施の形態１による動作フローチャートのステップＳ３０２でパーソナルコンピュータ(ＰＣ)の電源投入時の初期化シーケンスによる通常動作モードによってＳＶＩＤインターフェース２１に供給されたシリアルＶＩＤ(ＳＶＩＤ)のデータＳＶＩＤが制御レジスタ２３の第１レジスタ(Ｒ０)２３０に格納される様子を示すである。 図５は、図２に示した実施の形態１による動作フローチャートのステップＳ３０５でのオーバークロック機能を実現する特殊動作モードによりＳＭＢインターフェース２２に供給されるＳＭＢｕｓのシリアルデータＳＭＢＤの８ビットＢ７、Ｂ６…Ｂ０が制御レジスタ２３の第２レジスタ(Ｒ１)２３１に格納される様子を示すである。 図６は、図２に示した実施の形態１による動作フローチャートのステップＳ３０６でのオーバークロック機能を実現する特殊動作モードで制御ロジック２４によって実行される２個のレジスタ間のムーブ(ＭＯＶ)命令により第１レジスタ(Ｒ０)２３０の内容が第２レジスタ(Ｒ１)２３１の内容によって上書きされて書き換えられる様子を示すである。 図７は、図２に示した実施の形態１による動作フローチャートのステップＳ３１０でのオーバークロック機能を実現する特殊動作モードで制御ロジック２４によってＳＶＩＤインターフェース２１を介したパワーマネージメントによるＣＰＵコア動作電源電圧の変更要求に応答してノーオペレーション(ＮＯＰ)の実行される様子を示すである。 図８は、図１から図７を参照して説明した実施の形態１によるボルテージレギュレータモジュール２が図１のパーソナルコンピュータ(ＰＣ)と相違する構成を有するパーソナルコンピュータ(ＰＣ)の中央処理ユニット(ＣＰＵ)１のＣＰＵコア１１に動作電源電圧Ｖ_ＤＤを供給する様子を示す図である。

１．実施の形態の概要
まず、本願において開示される代表的な実施の形態についてその概要を説明する。代表的な実施の形態の概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕代表的な実施の形態による電源制御装置は、第１インターフェース(２１)と第２インターフェース(２２)と制御レジスタ(２３)と制御ユニット(２４)とデジタル・アナログ変換器(２５)とを具備する。

前記制御レジスタ(２３)は、前記デジタル・アナログ変換器(２５)の入力端子に供給されるデジタル情報を格納する第１レジスタ(２３０)を少なくとも含む。

前記第１インターフェース(２１)と前記第２インターフェース(２２)とはそれぞれプロセッサー(１)と接続可能とされ、前記第１インターフェース(２１)と前記第２インターフェース(２２)とは前記プロセッサー(１)から制御情報が供給可能とされる。

前記制御ユニット(２４)は前記第１インターフェース(２１)と前記第２インターフェース(２２)と前記制御レジスタ(２３)に接続され、前記プロセッサー(１)から前記第１インターフェース(２１)と前記第２インターフェース(２２)とに供給される前記制御情報に応答して前記制御ユニット(２４)は前記制御レジスタ(２３)を制御可能とされる。

前記第１インターフェース(２１)は第１動作モードで前記プロセッサー(１)から第１電圧特定コードデータ(ＳＶＩＤ)が供給可能とされて、前記第２インターフェース(２２)は第２動作モードで前記プロセッサー(１)から第２電圧特定コードデータ(ＳＭＢＤ)が供給可能とされる。

前記デジタル・アナログ変換器(２５)の出力端子から生成されるアナログ出力電圧はボルテージレギュレータ(２６)の入力端子に供給可能とされ、前記ボルテージレギュレータ(２６)の出力端子から生成される動作電源電圧(Ｖ_ＤＤ)は前記プロセッサー(１)のコア(１１)に供給可能とされる(図２参照)。

前記第１動作モードで前記プロセッサー(１)から前記第１インターフェース(２１)に供給される前記第１電圧特定コードデータ(ＳＶＩＤ)が、前記制御レジスタの前記第１レジスタ(２３０)に格納可能とされる。

前記第１動作モードで前記第１電圧特定コードデータ(ＳＶＩＤ)が前記第１レジスタ(２３０)に格納された後に、前記第２動作モードで前記プロセッサー(１)から前記第２インターフェース(２２)に供給される前記第２電圧特定コードデータ(ＳＭＢＤ)が前記制御レジスタの前記第１レジスタ(２３０)に格納可能とされる。

前記第２電圧特定コードデータが前記第１レジスタ(２３０)に格納された後、再度前記第１動作モードで前記プロセッサー(１)から前記第１インターフェース(２１)に前記第１電圧特定コードデータが供給される際に、前記制御ユニット(２４)は再度供給される前記第１電圧特定コードデータの前記制御レジスタ(２３)の前記第１レジスタ(２３０)への格納を停止する。

前記制御ユニット(２４)が再度供給される前記第１電圧特定コードデータの前記制御レジスタ(２３)の前記第１レジスタ(２３０)への格納を停止した際に、前記第１インターフェース(２１)は出力電圧設定終了信号(ＡＬＥＲＴ)を前記プロセッサー(１)に供給可能とされたことを特徴とするものである(図７参照)。

前記実施の形態によれば、設定された電圧特定コード(ＶＩＤ)が再度変更されることを停止する際に、再変更による出力電圧設定終了信号がプロセッサーに供給されないことに起因するプロセッサーの動作不安定性を解消することができる。

好適な実施の形態では、前記プロセッサーが搭載されたシステムの電源投入時の初期化シーケンスによる前記第１動作モードとしての通常動作モードによって前記プロセッサーから前記第１インターフェースに供給される前記第１電圧特定コードデータが、前記制御レジスタの前記第１レジスタに格納可能とされる(図４参照)。

前記初期化シーケンスによる前記第１動作モードの前記通常動作モードで設定した前記動作電源電圧よりも高いオーバーレベル動作電源電圧を設定するために、前記第２動作モードとしての特殊動作モードで前記第２インターフェースに供給される前記第２電圧特定コードデータが前記制御レジスタの前記第１レジスタに格納可能とされることを特徴とする(図５参照)。

他の好適な実施の形態では、前記制御レジスタ(２３)の前記第１レジスタ(２３０)は、前記初期化シーケンスによる前記第１動作モードの前記通常動作モードで前記プロセッサー(１)から前記第１インターフェース(２１)に供給される前記第１電圧特定コードデータ(ＳＶＩＤ)が格納可能とされる。

前記制御レジスタ(２３)は、前記第２動作モードとしての前記特殊動作モードで前記プロセッサー(１)から前記第２インターフェース(２２)に供給される前記第２電圧特定コードデータ(ＳＭＢＤ)を格納可能な第２レジスタ(２３１)を更に含む。

前記制御ユニット(２４)は、前記第１レジスタ(２３０)の格納内容である前記第１電圧特定コードデータ(ＳＶＩＤ)を前記第２レジスタ(２３１)の格納内容である前記第２電圧特定コードデータ(ＳＭＢＤ)によって上書きすることを特徴とするものである(図６参照)。

更に他の好適な実施の形態では、前記制御レジスタ(２３)は、前記電源制御装置の種々の動作情報を格納可能な第３レジスタ(２３２)を更に含む。

前記制御ユニット(２４)が前記第１レジスタ(２３０)の前記格納内容を前記第２レジスタ(２３１)の前記格納内容によって上書きを実行した際に、前記上書きの実行を示す上書きフラグ情報が前記制御ユニット(２４)によって前記第３レジスタ(２３２)に格納されることを特徴とするものである(図６参照)。

より好適な実施の形態では、再度前記第１動作モードで前記第１インターフェースに前記第１電圧特定コードデータが供給される際に、前記制御ユニットは前記第３レジスタに格納された前記上書きフラグ情報に応答して再度供給される前記第１電圧特定コードデータの前記制御レジスタの前記第１レジスタへの格納を停止することを特徴とする(図７参照)。

他のより好適な実施の形態は、前記制御ユニットは前記第３レジスタに格納された前記上書きフラグ情報に応答してノーオペレーション(ＮＯＰ)を実行することによって、再度供給される前記第１電圧特定コードデータの前記制御レジスタの前記第１レジスタへの格納を停止することを特徴とする(図７参照)。

更に他のより好適な実施の形態では、前記特殊動作モードにより前記第２電圧特定コードデータが前記第１レジスタに格納された後、前記プロセッサーが搭載された前記システムのパワーマネージメントの機能により再度前記第１動作モードで前記プロセッサーから前記第１インターフェースに前記第１電圧特定コードデータが供給されることを特徴とする。

別のより好適な実施の形態は、前記ボルテージレギュレータ(２６)は、並列接続された複数のボルテージレギュレータ(２６０、２６１、２６２)を含む。

前記オーバーレベル動作電源電圧を設定するために前記第２動作モードの前記特殊動作モードで前記第２電圧特定コードデータが前記第２インターフェースに供給されることに応答して、前記制御ユニット(２４)は前記複数のボルテージレギュレータ(２６０、２６１、２６２)を活性化して前記複数のボルテージレギュレータはインターリーブの多相動作を実行するものである。

前記パワーマネージメントの前記機能により低い電圧レベルを有する前記動作電源電圧を設定するために前記第１動作モードで前記第１インターフェースに前記第１電圧特定コードデータが供給されることに応答して、前記制御ユニットは前記複数のボルテージレギュレータの選択された１個のボルテージレギュレータを活性化して他のボルテージレギュレータを非活性化する。

前記選択された１個のボルテージレギュレータの活性化と前記他のボルテージレギュレータの非活性化によって、前記選択された１個のボルテージレギュレータの単独動作が実行されることを特徴とするものである。

更に別のより好適な実施の形態では、前記第１インターフェース(２１)と前記第２インターフェース(２２)と前記制御レジスタ(２３)と前記制御ユニット(２４)と前記デジタル・アナログ変換器(２５)とは、半導体チップの内部に集積化されたことを特徴とする(図２参照)。

具体的な実施の形態では、前記第１インターフェース(２１)には、前記第１動作モードで第１シリアルデータである前記第１電圧特定コードデータ(ＳＶＩＤ)と第１シリアルクロック(ＳＣＬＫ)とが供給可能とされる。

前記第２インターフェース(２２)には、前記第２動作モードで第２シリアルデータである前記第２電圧特定コードデータ(ＳＭＢＤ)と第２シリアルクロック(ＳＭＢＣＬＫ)とが供給可能とされたことを特徴とするものである(図２参照)。

他の具体的な実施の形態では、前記第１インターフェース(２１)はＩＭＶＰ規格に準拠したシリアルインターフェースであり、前記第２インターフェース(２２)はシステム・マネージメントバス(ＳＭＢｕｓ)に対応するシリアルインターフェースであることを特徴とするものである(図２参照)。

より具体的な実施の形態では、前記出力電圧設定終了信号は、前記ＩＭＶＰ規格に準拠した前記シリアルインターフェースである前記第１インターフェース(２１)から生成されるアラート信号(ＡＬＥＲＴ)であることを特徴とするものである。

他のより具体的な実施の形態では、前記第１シリアルデータである前記第１電圧特定コードデータ(ＳＶＩＤ)を格納する電圧特定コードメモリが、前記プロセッサー(１)の内部に形成されるかまたは前記プロセッサー(１)に接続される。

前記プロセッサー(１)には、接続デバイス(４Ａ、４Ｂ、４Ｃ)を介してフラッシュメモリ(８)とマスストレージ(９)とが接続可能とされる。

前記フラッシュメモリ(８)にベーシック入出力システム(ＢＩＯＳ)が格納可能とされ、前記マスストレージ(９)にオペレーティングシステム(ＯＳ)が格納可能とされる。

前記フラッシュメモリ(８)に格納された前記ベーシック入出力システムと前記マスストレージ(９)に格納された前記オペレーティングシステムにより、前記電圧特定コードメモリに前記第１電圧特定コードデータ(ＳＶＩＤ)が格納される。

前記フラッシュメモリの前記ベーシック入出力システムの設定または前記特殊動作モードをサポートするアプリケーションソフトウェアによって、前記オーバーレベル動作電源電圧を設定するための前記第２動作モードの前記特殊動作モードにて前記第２電圧特定コードデータが前記第２インターフェースに供給されることを特徴とする。

最も具体的な実施の形態では、前記プロセッサー(１)には、前記プロセッサー(１)に動作クロック(ＣＬＫ)を供給するクロック生成器(３)が接続される。

前記初期化シーケンスによる前記第１動作モードの前記通常動作モードでは、前記動作クロック(ＣＬＫ)は第１周波数に設定される。

前記オーバーレベル動作電源電圧を設定するために前記第２動作モードの前記特殊動作モードでは、前記動作クロック(ＣＬＫ)は前記第１周波数よりも高い第２周波数に設定され、前記特殊動作モードはオーバークロックの機能を実現することを特徴とするものである。

〔２〕別の観点の代表的な実施の形態は、第１インターフェース(２１)と第２インターフェース(２２)と制御レジスタ(２３)と制御ユニット(２４)とデジタル・アナログ変換器(２５)とを具備する電源制御装置の動作方法である。

前記制御レジスタ(２３)は、前記デジタル・アナログ変換器(２５)の入力端子に供給されるデジタル情報を格納する第１レジスタ(２３０)を少なくとも含む。

前記第１インターフェース(２１)と前記第２インターフェース(２２)とはそれぞれプロセッサー(１)と接続可能とされ、前記第１インターフェース(２１)と前記第２インターフェース(２２)とは前記プロセッサー(１)から制御情報が供給可能とされる。

前記制御ユニット(２４)は前記第１インターフェース(２１)と前記第２インターフェース(２２)と前記制御レジスタ(２３)に接続され、前記プロセッサー(１)から前記第１インターフェース(２１)と前記第２インターフェース(２２)とに供給される前記制御情報に応答して前記制御ユニット(２４)は前記制御レジスタ(２３)を制御可能とされる。

前記第１インターフェース(２１)は第１動作モードで前記プロセッサー(１)から第１電圧特定コードデータ(ＳＶＩＤ)が供給可能とされて、前記第２インターフェース(２２)は第２動作モードで前記プロセッサー(１)から第２電圧特定コードデータ(ＳＭＢＤ)が供給可能とされる。

前記デジタル・アナログ変換器(２５)の出力端子から生成されるアナログ出力電圧はボルテージレギュレータ(２６)の入力端子に供給可能とされ、前記ボルテージレギュレータ(２６)の出力端子から生成される動作電源電圧(Ｖ_ＤＤ)は前記プロセッサー(１)のコア(１１)に供給可能とされる(図２参照)。

前記第１動作モードで前記プロセッサー(１)から前記第１インターフェース(２１)に供給される前記第１電圧特定コードデータ(ＳＶＩＤ)が、前記制御レジスタの前記第１レジスタ(２３０)に格納可能とされる。

前記第１動作モードで前記第１電圧特定コードデータ(ＳＶＩＤ)が前記第１レジスタ(２３０)に格納された後に、前記第２動作モードで前記プロセッサー(１)から前記第２インターフェース(２２)に供給される前記第２電圧特定コードデータ(ＳＭＢＤ)が前記制御レジスタの前記第１レジスタ(２３０)に格納可能とされる。

前記第２電圧特定コードデータが前記第１レジスタ(２３０)に格納された後、再度前記第１動作モードで前記プロセッサー(１)から前記第１インターフェース(２１)に前記第１電圧特定コードデータが供給される際に、前記制御ユニット(２４)は再度供給される前記第１電圧特定コードデータの前記制御レジスタ(２３)の前記第１レジスタ(２３０)への格納を停止する。

前記制御ユニット(２４)が再度供給される前記第１電圧特定コードデータの前記制御レジスタ(２３)の前記第１レジスタ(２３０)への格納を停止した際に、前記第１インターフェース(２１)は出力電圧設定終了信号(ＡＬＥＲＴ)を前記プロセッサー(１)に供給可能とされたことを特徴とするものである(図７参照)。

前記実施の形態によれば、設定された電圧特定コード(ＶＩＤ)が再度変更されることを停止する際に、再変更による出力電圧設定終了信号がプロセッサーに供給されないことに起因するプロセッサーの動作不安定性を解消することができる。

２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。

［実施の形態１］
《ＣＰＵコアに動作電源電圧と負荷電流を供給するボルテージレギュレータモジュール》
図１は、実施の形態１によるボルテージレギュレータモジュール２がパーソナルコンピュータ(ＰＣ)の中央処理ユニット(ＣＰＵ)１のＣＰＵコア１１に動作電源電圧Ｖ_ＤＤと負荷電流Ｉ_ＤＤとを供給する様子を示す図である。

《ＳＶＩＤインターフェースとＳＭＢインターフェース》
図１に示したように、ボルテージレギュレータモジュール２は、上述したＩＭＶＰ−７／ＶＲ１２規格に準拠してシリアルＶＩＤ(ＳＶＩＤ)のデータＳＶＩＤとシリアルクロックＳＣＬＫが中央処理ユニット(ＣＰＵ)１から供給されるＳＶＩＤインターフェース２１を内蔵する。また、ＳＶＩＤインターフェース２１から生成される上述した出力電圧設定終了信号としてのアラート信号ＡＬＥＲＴが、中央処理ユニット(ＣＰＵ)１に供給される。パーソナルコンピュータ(ＰＣ)の電源投入時の初期化シーケンスによる通常動作モードによって、シリアル電圧特定コード(ＳＶＩＤ)のデータＳＶＩＤが、ボルテージレギュレータモジュール２のＳＶＩＤインターフェース２１に中央処理ユニット(ＣＰＵ)１から供給される。従って、通常動作モードでは、シリアル電圧特定コード(ＳＶＩＤ)のデータＳＶＩＤに対応したＣＰＵコア動作電源電圧Ｖ_ＤＤがボルテージレギュレータモジュール２から生成され中央処理ユニット(ＣＰＵ)１のＣＰＵコア１１に供給される。

更に、ボルテージレギュレータモジュール２は、冒頭で説明したオーバークロック機能を実現するためにＳＭＢｕｓのシリアルデータＳＭＢＤとシリアルクロックＳＭＢＣＬＫが中央処理ユニット(ＣＰＵ)１から供給されるＳＭＢインターフェース２２を内蔵する。すなわち、オーバークロック機能を実現する特殊動作モードによって、通常動作モードでシリアル電圧特定コード(ＳＶＩＤ)のデータＳＶＩＤによって設定したＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧より高いオーバーレベルＣＰＵコア動作電源電圧Ｖ_ＤＤを設定するためにＳＭＢｕｓのシリアルデータＳＭＢＤとシリアルクロックＳＭＢＣＬＫが使用される。従って、オーバークロック機能を実現する特殊動作モードでは、ＳＭＢｕｓのシリアルデータＳＭＢＤが、ボルテージレギュレータモジュール２のＳＭＢインターフェース２２に中央処理ユニット(ＣＰＵ)１から供給される。従って、特殊動作モードでは、ＳＭＢｕｓのシリアルデータＳＭＢＤに対応したオーバーレベルＣＰＵコア動作電源電圧Ｖ_ＤＤがボルテージレギュレータモジュール２から生成されて中央処理ユニット(ＣＰＵ)１のＣＰＵコア１１に供給される。

《その他の電子部品》
更に、中央処理ユニット(ＣＰＵ)１にはクロック生成器３が接続され、クロック生成器３から生成されるクロック信号ＣＬＫが動作クロックとして中央処理ユニット(ＣＰＵ)１に供給される。

中央処理ユニット(ＣＰＵ)１にはノースブリッジ４Ａが接続され、このノースブリッジ４ＡにはＰＣＩ Ｅｘｐｒｅｓｓを介して液晶ディスプレーの表示動作を実行するためのグラフィック処理ユニット(ＧＰＵ)５が接続されている。更に、このノースブリッジ４Ａには、ランダムアクセスメモリ(ＲＡＭ)によって構成されたメインメモリ６とフラッシュメモリやその他を含むメモリが接続される。また更に、このノースブリッジ４Ａにはサウスブリッジ４Ｂが接続され、サウスブリッジ４Ｂにはキーボードやマウスやプリンタ等の入出力デバイス７とファームウェアとしてのフラッシュＲＯＭ８とマスストレージとしてのハードディスクドライブ(ＨＤＤ)９が接続されている。更にサウスブリッジ４Ｂはパワーマネージメントステート制御ロジックを含み、ボルテージレギュレータモジュール２とクロック生成器３の動作はパワーマネージメントステート制御ロジックによって制御される。フラッシュＲＯＭ８にはベーシック入出力システム(ＢＩＯＳ)８１が格納され、ハードディスクドライブ(ＨＤＤ)９にはＷｉｎｄｏｗｓ(登録商標)のオペレーティングシステム(ＯＳ)やその他の種々のアプリケーションソフトウェアのプログラム９１が格納されている。

《通常動作モードでのＣＰＵコア動作電源電圧の設定》
中央処理ユニット(ＣＰＵ)１はシリアル電圧特定コード(ＳＶＩＤ)のデータを格納するためのオンチップの電圧特定コード(ＶＩＤ)メモリを含むか、もしくは、中央処理ユニット(ＣＰＵ)１はオフチップの電圧特定コード(ＶＩＤ)メモリが接続される。電圧特定コード(ＶＩＤ)メモリには、フラッシュＲＯＭ８に格納されたベーシック入出力システム(ＢＩＯＳ)やハードディスクドライブ(ＨＤＤ)９に格納されたオペレーティングシステム(ＯＳ)やその他のファームウェアによりシリアル電圧特定コード(ＳＶＩＤ)の情報が格納される。尚、中央処理ユニット(ＣＰＵ)１のオンチップ電圧特定コード(ＶＩＤ)メモリは、中央処理ユニット(ＣＰＵ)１のパワーマネージメントロジックの内部に構成されている。

パーソナルコンピュータ(ＰＣ)の電源投入時の初期化シーケンスによる通常動作モードにより、電圧特定コード(ＶＩＤ)メモリ中に格納されたシリアル電圧特定コード(ＳＶＩＤ)のデータＳＶＩＤが中央処理ユニット(ＣＰＵ)１からボルテージレギュレータモジュール２のＳＶＩＤインターフェース２１に供給される。従って、通常動作モードでは、シリアル電圧特定コード(ＳＶＩＤ)のデータＳＶＩＤに対応したＣＰＵコア動作電源電圧Ｖ_ＤＤがボルテージレギュレータモジュール２から生成されて、中央処理ユニット(ＣＰＵ)１のＣＰＵコア１１に供給される。尚、電源投入時の初期化シーケンスによる通常動作モードにおいては、中央処理ユニット(ＣＰＵ)１からクロック発生器３に第１周波数設定情報が供給されるので、クロック発生器３から中央処理ユニット(ＣＰＵ)１に供給される動作クロックであるクロック信号ＣＬＫは第１周波数に設定に設定される。更に、この第１周波数設定情報は、フラッシュＲＯＭ８に格納されたベーシック入出力システム(ＢＩＯＳ)やハードディスクドライブ(ＨＤＤ)９に格納されたオペレーティングシステム(ＯＳ)やその他のファームウェアにより生成することが可能である。

《パワーマネージメントによるＣＰＵコア動作電源電圧の設定》
サウスブリッジ４Ｂのパワーマネージメントステート制御ロジックと中央処理ユニット(ＣＰＵ)１のパワーマネージメントロジックは、ＣＰＵ実行タスクが重負荷状態か軽負荷状態かのタスク負荷にリアルタイムに依存して電圧特定コード(ＶＩＤ)メモリに格納されたシリアル電圧特定コード(ＳＶＩＤ)を変更する。その結果、ＳＶＩＤインターフェース２１を介してパワーマネージメントによって変更されたシリアル電圧特定コード(ＳＶＩＤ)のデータＳＶＩＤに対応したＣＰＵコア動作電源電圧Ｖ_ＤＤがボルテージレギュレータモジュール２から生成されて、中央処理ユニット(ＣＰＵ)１のＣＰＵコア１１に供給される。従って、ＣＰＵが重負荷状態である場合に比較的高い動作電源電圧がボルテージレギュレータからＣＰＵに供給される一方、ＣＰＵが軽負荷状態である場合には比較的に低い動作電源電圧がボルテージレギュレータからＣＰＵに供給されるものである。従って、ＣＰＵが中間負荷状態である場合には中間電圧レベルの動作電源電圧がボルテージレギュレータからＣＰＵに供給されるので、ＣＰＵの負荷状態に応答した節電動作をボルテージレギュレータが実行することが可能となる。尚、このパワーマネージメントによってＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルを高電圧と中間電圧と低電圧に変化する際に、中央処理ユニット(ＣＰＵ)１にクロック発生器３から供給される動作クロックであるクロック信号ＣＬＫの周波数を高周波と中間周波と低周波に変化することも可能である。このようにクロック信号ＣＬＫの周波数を変化するための制御情報は、ＳＶＩＤインターフェース２１を介してパワーマネージメントによって変更されたシリアル電圧特定コード(ＳＶＩＤ)のデータＳＶＩＤから生成することも可能である。

《特殊動作モードでのＣＰＵコア動作電源電圧の設定》
オーバークロック機能による高いオーバーレベルＣＰＵコア動作電源電圧Ｖ_ＤＤの実現は、ベーシック入出力システム(ＢＩＯＳ)の設定画面またはオーバークロック機能をサポートするＷｉｎｄｏｗｓ(登録商標)のアプリケーションソフトウエアを利用する特殊動作モードにより可能となる。すなわち、オーバークロック機能を実現するためにＳＭＢｕｓのシリアルデータＳＭＢＤとシリアルクロックＳＭＢＣＬＫが、ボルテージレギュレータモジュール２のＳＭＢインターフェース２２に中央処理ユニット(ＣＰＵ)１から供給される。その結果、オーバークロック機能を実現する特殊動作モードにより、電源投入時の初期化シーケンスの通常動作モードでシリアル電圧特定コード(ＳＶＩＤ)のデータＳＶＩＤにより設定したＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧より高いオーバーレベルＣＰＵコア動作電源電圧Ｖ_ＤＤを設定するためにＳＭＢｕｓのシリアルデータＳＭＢＤとシリアルクロックＳＭＢＣＬＫが使用される。尚、オーバークロック機能を実現する特殊動作モードでは、クロック発生器３から中央処理ユニット(ＣＰＵ)１に供給される動作クロックであるクロック信号ＣＬＫは通常動作モードでの第１周波数より高い第２周波数に設定に設定される。このようにクロック信号ＣＬＫの周波数を第２周波数に変化するための制御情報は、ＳＭＢｕｓのシリアルデータＳＭＢＤから生成することも可能である。

このように、オーバークロック機能を実現する特殊動作モードによって、中央処理ユニット(ＣＰＵ)１のＣＰＵコア１１へのＳＭＢｕｓのシリアルデータＳＭＢＤにより指定された高いオーバーレベルＣＰＵコア動作電源電圧Ｖ_ＤＤの供給が開始された以降は、上述したＶＩＤインターフェース２１を介してのパワーマネージメントによるＣＰＵコア動作電源電圧の変更動作は停止される。このパワーマネージメントによるＣＰＵコア動作電源電圧の変更動作を停止するための手法に関しては、後に詳述する。

《ボルテージレギュレータモジュールの構成》
図２は、図１に示した実施の形態１によるボルテージレギュレータモジュール２の構成を示す図である。

図２に示すように、実施の形態１によるボルテージレギュレータモジュール２は、ＳＶＩＤインターフェース２１とＳＭＢインターフェース２２と制御レジスタ２３とボルテージレギュレータモジュール(ＶＲＭ)制御ロジック２４とデジタル・アナログ変換器(ＤＡＣ)２５とボルテージレギュレータ２６とによって構成されている。

《ＳＶＩＤインターフェース》
ＳＶＩＤインターフェース２１には、中央処理ユニット(ＣＰＵ)１から上述したＩＭＶＰ−７／ＶＲ１２規格に準拠してシリアルＶＩＤ(ＳＶＩＤ)のデータＳＶＩＤとシリアルクロックＳＣＬＫとが供給される。更に、このＳＶＩＤインターフェース２１を介しての電源投入時の初期化シーケンスによる通常動作モードまたはパワーマネージメント動作によってＣＰＵコア動作電源電圧の設定もしくは変更の動作が完了すると、ＳＶＩＤインターフェース２１からは出力電圧設定終了信号としてのアラート信号ＡＬＥＲＴが生成されて中央処理ユニット(ＣＰＵ)１に供給される。

《ＳＭＢインターフェース》
ＳＭＢインターフェース２２には、オーバークロック機能を実現するために、中央処理ユニット(ＣＰＵ)１からＳＭＢｕｓのシリアルデータＳＭＢＤとシリアルクロックＳＭＢＣＬＫとが供給される。すなわち、オーバークロック機能を実現する特殊動作モードによって、通常動作モードによりシリアル電圧特定コード(ＳＶＩＤ)のデータＳＶＩＤによって設定したＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧より高いオーバーレベルＣＰＵコア動作電源電圧Ｖ_ＤＤを設定するためにＳＭＢｕｓのシリアルデータＳＭＢＤとシリアルクロックＳＭＢＣＬＫが使用される。

《制御レジスタ》
ＳＶＩＤインターフェース２１とＳＭＢインターフェース２２とに接続された制御レジスタ２３は、第１レジスタ(Ｒ０)２３０と第２レジスタ(Ｒ１)２３１と第３レジスタ(Ｒ２)２３２と第４レジスタ(Ｒ３)２３３とを含んでいる。

第１レジスタ(Ｒ０)２３０は、パーソナルコンピュータ(ＰＣ)の電源投入時の初期化シーケンスによる通常動作モードまたはパワーマネージメント動作のために、ＳＶＩＤインターフェース２１に供給される上述したＩＭＶＰ−７／ＶＲ１２規格に準拠するシリアルＶＩＤ(ＳＶＩＤ)のデータＳＶＩＤの８ビットＢ７、Ｂ６…Ｂ０を格納する。第１レジスタ(Ｒ０)２３０の格納動作は、以下に説明するボルテージレギュレータモジュール(ＶＲＭ)制御ロジック２４によって実行される。

第２レジスタ(Ｒ１)２３１は、オーバークロック機能を実現するために、ＳＭＢインターフェース２２に供給されるＳＭＢｕｓのシリアルデータＳＭＢＤの８ビットＢ７、Ｂ６…Ｂ０を格納するものである。第２レジスタ(Ｒ１)２３１の格納動作も、以下に説明するボルテージレギュレータモジュール(ＶＲＭ)制御ロジック２４によって実行される。

第３レジスタ(Ｒ２)２３２は、ステータスレジスタとして機能するものであり、ボルテージレギュレータモジュール２の種々の動作情報を格納する。特に、第３レジスタ(Ｒ２)２３２の最下位ビットＢ０には、２個のレジスタ間のムーブ(ＭＯＶ)命令によって第１レジスタ(Ｒ０)２３０の内容が第２レジスタ(Ｒ１)２３１の内容により上書きされ書き換えられたことを示すハイレベル“１”の上書きフラグ情報ビットが格納されることが可能なものである。反対に第３レジスタ(Ｒ２)２３２の最下位ビットＢ０にローレベル“０”の情報が格納されている場合には、第１レジスタ(Ｒ０)２３０の内容が、第２レジスタ(Ｒ１)２３１の内容により上書きされておらず、書き換えされていないことを示すものである。

第４レジスタ(Ｒ３)２３３は、遅延時間設定レジスタとして機能するものであり、ＳＶＩＤインターフェース２１から生成される出力電圧設定終了信号としてのアラート信号ＡＬＥＲＴの出力遅延時間を設定するものである。第４レジスタ(Ｒ３)２３３の最下位ビットＢ０のみハイレベル“１”であり、その他のビット情報がローレベル“０”である場合には、アラート信号ＡＬＥＲＴの出力遅延時間として１０μＳの時間が設定される。第４レジスタ(Ｒ３)２３３の第２ビットＢ１のみがハイレベル“１”であり、その他のビット情報がローレベル“０”である場合には、アラート信号ＡＬＥＲＴの出力遅延時間として２０μＳの時間が設定される。第４レジスタ(Ｒ３)２３３の第３ビットＢ２のみがハイレベル“１”であり、その他のビット情報がローレベル“０”である場合には、アラート信号ＡＬＥＲＴの出力遅延時間として３０μＳの時間が設定される。第４レジスタ(Ｒ３)２３３の第４ビットＢ３のみがハイレベル“１”であり、その他のビット情報がローレベル“０”である場合には、アラート信号ＡＬＥＲＴの出力遅延時間として４０μＳの時間が設定される。第４レジスタ(Ｒ３)２３３の第５ビットＢ４のみがハイレベル“１”であり、その他のビット情報がローレベル“０”である場合には、アラート信号ＡＬＥＲＴの出力遅延時間として５０μＳの時間が設定される。第４レジスタ(Ｒ３)２３３の第６ビットＢ５のみがハイレベル“１”であり、その他のビット情報がローレベル“０”である場合には、アラート信号ＡＬＥＲＴの出力遅延時間として６０μＳの時間が設定される。第４レジスタ(Ｒ３)２３３の第７ビットＢ６のみがハイレベル“１”であり、その他のビット情報がローレベル“０”である場合には、アラート信号ＡＬＥＲＴの出力遅延時間として７０μＳの時間が設定される。第４レジスタ(Ｒ３)２３３の第８ビットＢ７のみがハイレベル“１”であり、その他のビット情報がローレベル“０”である場合には、アラート信号ＡＬＥＲＴの出力遅延時間として８０μＳの時間が設定される。

《制御ロジック》
ボルテージレギュレータモジュール(ＶＲＭ)制御ロジック２４はＳＶＩＤインターフェース２１とＳＭＢインターフェース２２と制御レジスタ２３と接続され、中央処理ユニット(ＣＰＵ)１からＳＶＩＤインターフェース２１とＳＭＢインターフェース２２に供給される情報に応答して制御レジスタ２３を制御してその他の動作を制御するものである。

例えば、２個のレジスタ間のムーブ(ＭＯＶ)命令によって第１レジスタ(Ｒ０)２３０の内容が第２レジスタ(Ｒ１)２３１の内容により上書きされ書き換えられた場合には、ボルテージレギュレータモジュール(ＶＲＭ)制御ロジック２４は第３レジスタ(Ｒ２)２３２の最下位ビットＢ０にハイレベル“１”の上書きフラグ情報ビットを格納する。

更に第３レジスタ(Ｒ２)２３２の最下位ビットＢ０にハイレベル“１”の上書きフラグ情報ビットが格納されている場合には、制御ロジック２４はＳＶＩＤインターフェース２１を介してのパワーマネージメントによるＣＰＵコア動作電源電圧の変更要求に応答して第１レジスタ(Ｒ０)２３０のノーオペレーション(ＮＯＰ)の実行を指示する。従って、第１レジスタ(Ｒ０)２３０に格納されたシリアルＶＩＤ(ＳＶＩＤ)のデータＳＶＩＤの８ビットＢ７、Ｂ６…Ｂ０の内容は変更されずに保持されるので、第１レジスタ(Ｒ０)２３０に格納されたオーバークロック機能を実現する高いオーバーレベルＣＰＵコア動作電源電圧の情報がパワーマネージメントの電圧情報により変更されることを防止することが可能となる。また更に、このノーオペレーション(ＮＯＰ)の実行の後に、ボルテージレギュレータモジュール(ＶＲＭ)制御ロジック２４は、第３レジスタ(Ｒ２)２３２の最下位ビットＢ０に格納されたハイレベル“１”の上書きフラグ情報ビットに応答してダミーの出力電圧設定終了信号としてのアラート信号ＡＬＥＲＴの出力をＳＶＩＤインターフェース２１に指示する。従って、ノーオペレーション(ＮＯＰ)の実行の後に、ＳＶＩＤインターフェース２１からダミーの出力電圧設定終了信号としてのアラート信号ＡＬＥＲＴが生成されて中央処理ユニット(ＣＰＵ)１に供給される。その結果、中央処理ユニット(ＣＰＵ)１がアラート信号を待ち続けて中央処理ユニット(ＣＰＵ)１の待機動作が無限ループに入ることによって中央処理ユニット(ＣＰＵ)１がフリーズすると言う問題を、解消することが可能となる。

《デジタル・アナログ変換器》
デジタル・アナログ変換器(ＤＡＣ)２５は、制御レジスタ２３の第１レジスタ(Ｒ０)２３０中に格納されたシリアルＶＩＤ(ＳＶＩＤ)のデータＳＶＩＤの８ビットＢ７、Ｂ６…Ｂ０のデジタル情報に対応するアナログ出力電圧を生成してボルテージレギュレータ２６に供給する。

《ボルテージレギュレータ》
ボルテージレギュレータ２６は、第１ボルテージレギュレータ２６０と第２ボルテージレギュレータ２６１と第３ボルテージレギュレータ２６２とを含んでいる。これらの第１ボルテージレギュレータ２６０と第２ボルテージレギュレータ２６１と第３ボルテージレギュレータ２６２とは、上記非特許文献２と同様に、インターリーブの多相動作を実行することにより中央処理ユニット(ＣＰＵ)１に供給されるＣＰＵコア動作電源電圧Ｖ_ＤＤのリップル成分を低減することが可能となる。

第１ボルテージレギュレータ２６０は、第１誤差増幅器２６０１と第１ＰＷＭドライバ２６０２と第１ハイサイドＮチャネルパワーＭＯＳトランジスタ２６０３と第１ローサイドＮチャネルパワーＭＯＳトランジスタ２６０４と第１平滑インダクタ２６０５と第１平滑容量２６０６とによって構成されている。第１誤差増幅器２６０１の非反転入力端子＋と反転入力端子−には、デジタル・アナログ変換器(ＤＡＣ)２５のアナログ出力電圧とＣＰＵコア動作電源電圧Ｖ_ＤＤの図示しないローパスフィルタによる平滑により生成されるフィードバック電圧Ｖ_ＦＢがそれぞれ供給される。第１ＰＷＭドライバ２６０２の信号入力端子には第１誤差増幅器２６０１の出力端子の第１誤差増幅出力信号が供給され、第１ＰＷＭドライバ２６０２の制御入力端子にはボルテージレギュレータモジュール(ＶＲＭ)制御ロジック２４から生成される第１ＰＷＭドライバ・イネーブル信号ＰＷＭ＿ＥＮ０が供給される。ハイレベル“１”の第１ＰＷＭドライバ・イネーブル信号ＰＷＭ＿ＥＮ０に応答して第１ＰＷＭドライバ２６０２が活性化されて、第１ＰＷＭドライバ２６０２は第１ハイサイドＮチャネルパワーＭＯＳトランジスタ２６０３と第１ローサイドＮチャネルパワーＭＯＳトランジスタ２６０４とを駆動する。第１ハイサイドＮチャネルパワーＭＯＳトランジスタ２６０３がオン状態に制御される期間に第１ローサイドＮチャネルパワーＭＯＳトランジスタ２６０４がオフ状態に制御され、第１ローサイドＮチャネルパワーＭＯＳトランジスタ２６０４がオン状態に制御される期間に第１ハイサイドＮチャネルパワーＭＯＳトランジスタ２６０３がオフ状態に制御される。第１ハイサイドＮチャネルパワーＭＯＳトランジスタ２６０３のドレインには第１ボルテージレギュレータ２６０の入力電源電圧Ｖ_ＩＮが供給され、第１ハイサイドＮチャネルパワーＭＯＳトランジスタ２６０３のソースは第１平滑インダクタ２６０５の一端と第１ローサイドＮチャネルパワーＭＯＳトランジスタ２６０４のドレインとに接続される。第１ローサイドＮチャネルパワーＭＯＳトランジスタ２６０４のソースは接地電位ＧＮＤに接続され、第１平滑インダクタ２６０５の他端は第１平滑容量２６０６の一端に接続されて、第１平滑容量２６０６の他端は接地電位ＧＮＤに接続される。第１平滑インダクタ２６０５の他端と第１平滑容量２６０６の一端とが接続された接続ノードである第１ボルテージレギュレータ２６０の出力端子から、中央処理ユニット(ＣＰＵ)１のＣＰＵコア１１に供給されるＣＰＵコア動作電源電圧Ｖ_ＤＤが生成される。ローレベル“０”の第１ＰＷＭドライバ・イネーブル信号ＰＷＭ＿ＥＮ０に応答して第１ＰＷＭドライバ２６０２が非活性化されて、第１ハイサイドＮチャネルパワーＭＯＳトランジスタ２６０３と第１ローサイドＮチャネルパワーＭＯＳトランジスタ２６０４とは同時にオフ状態に制御され、第１ボルテージレギュレータ２６０の出力端子はハイインピーダンス状態に制御される。

ＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルを増大する場合には、第１ＰＷＭドライバ２６０２は第１ハイサイドＮチャネルパワーＭＯＳトランジスタ２６０３のオン期間が第１ローサイドＮチャネルパワーＭＯＳトランジスタ２６０４のオン期間よりも長時間となるように駆動動作を実行する。それと反対にＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルを減少する場合には、第１ＰＷＭドライバ２６０２は、第１ハイサイドＮチャネルパワーＭＯＳトランジスタ２６０３のオン期間が第１ローサイドＮチャネルパワーＭＯＳトランジスタ２６０４のオン期間よりも短時間となるように駆動動作を実行する。以上説明したように第１ボルテージレギュレータ２６０が、第１ハイサイドＮチャネルパワーＭＯＳトランジスタ２６０３のオン期間と第１ローサイドＮチャネルパワーＭＯＳトランジスタ２６０４のオン期間を制御するＰＷＭ駆動動作を実行する。尚、ＰＷＭは、Pulse Width Modulation(パルス幅変調)の略である。従って、第１ボルテージレギュレータ２６０の出力端子から生成されるＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルは、デジタル・アナログ変換器(ＤＡＣ)２５から生成されるアナログ出力電圧の電圧レベルと一致するように調整されるものとなる。

第２ボルテージレギュレータ２６１は、第２誤差増幅器２６１１と第２ＰＷＭドライバ２６１２と第２ハイサイドＮチャネルパワーＭＯＳトランジスタ２６１３と第２ローサイドＮチャネルパワーＭＯＳトランジスタ２６１４と第２平滑インダクタ２６１５と第２平滑容量２６１６とによって構成されている。第２誤差増幅器２６１１の非反転入力端子＋と反転入力端子−には、デジタル・アナログ変換器(ＤＡＣ)２５のアナログ出力電圧とＣＰＵコア動作電源電圧Ｖ_ＤＤの図示しないローパスフィルタによる平滑により生成されるフィードバック電圧Ｖ_ＦＢがそれぞれ供給される。第２ＰＷＭドライバ２６１２の信号入力端子には第２誤差増幅器２６１１の出力端子の第２誤差増幅出力信号が供給され、第２ＰＷＭドライバ２６１２の制御入力端子にはボルテージレギュレータモジュール(ＶＲＭ)制御ロジック２４から生成される第２ＰＷＭドライバ・イネーブル信号ＰＷＭ＿ＥＮ１が供給される。ハイレベル“１”の第２ＰＷＭドライバ・イネーブル信号ＰＷＭ＿ＥＮ１に応答して第２ＰＷＭドライバ２６１２が活性化されて、第２ＰＷＭドライバ２６１２は第２ハイサイドＮチャネルパワーＭＯＳトランジスタ２６１３と第２ローサイドＮチャネルパワーＭＯＳトランジスタ２６１４とを駆動する。第２ハイサイドＮチャネルパワーＭＯＳトランジスタ２６１３がオン状態に制御される期間に第２ローサイドＮチャネルパワーＭＯＳトランジスタ２６１４がオフ状態に制御され、第２ローサイドＮチャネルパワーＭＯＳトランジスタ２６１４がオン状態に制御される期間に第２ハイサイドＮチャネルパワーＭＯＳトランジスタ２６１３がオフ状態に制御される。第２ハイサイドＮチャネルパワーＭＯＳトランジスタ２６１３のドレインには第２ボルテージレギュレータ２６１の入力電源電圧Ｖ_ＩＮが供給され、第２ハイサイドＮチャネルパワーＭＯＳトランジスタ２６１３のソースは第２平滑インダクタ２６１５の一端と第２ローサイドＮチャネルパワーＭＯＳトランジスタ２６１４のドレインとに接続される。第２ローサイドＮチャネルパワーＭＯＳトランジスタ２６１４のソースは接地電位ＧＮＤに接続され、第２平滑インダクタ２６１５の他端は第２平滑容量２６１６の一端に接続されて、第２平滑容量２６１６の他端は接地電位ＧＮＤに接続される。第２平滑インダクタ２６１５の他端と第２平滑容量２６１６の一端とが接続された接続ノードである第２ボルテージレギュレータ２６１の出力端子から、中央処理ユニット(ＣＰＵ)１のＣＰＵコア１１に供給されるＣＰＵコア動作電源電圧Ｖ_ＤＤが生成される。ローレベル“０”の第２ＰＷＭドライバ・イネーブル信号ＰＷＭ＿ＥＮ１に応答して第２ＰＷＭドライバ２６１２が非活性化されて、第２ハイサイドＮチャネルパワーＭＯＳトランジスタ２６１３と第２ローサイドＮチャネルパワーＭＯＳトランジスタ２６１４とは同時にオフ状態に制御され、第２ボルテージレギュレータ２６１の出力端子はハイインピーダンス状態に制御される。

ＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルを増大する場合には、第２ＰＷＭドライバ２６１２は第２ハイサイドＮチャネルパワーＭＯＳトランジスタ２６１３のオン期間が第２ローサイドＮチャネルパワーＭＯＳトランジスタ２６１４のオン期間よりも長時間となるように駆動動作を実行する。それと反対にＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルを減少する場合には、第２ＰＷＭドライバ２６１２は、第２ハイサイドＮチャネルパワーＭＯＳトランジスタ２６１３のオン期間が第２ローサイドＮチャネルパワーＭＯＳトランジスタ２６１４のオン期間よりも短時間となるように駆動動作を実行する。以上説明したように第２ボルテージレギュレータ２６１が、第２ハイサイドＮチャネルパワーＭＯＳトランジスタ２６１３のオン期間と第２ローサイドＮチャネルパワーＭＯＳトランジスタ２６１４のオン期間を制御するＰＷＭ駆動動作を実行する。従って、第２ボルテージレギュレータ２６１の出力端子から生成されるＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルは、デジタル・アナログ変換器(ＤＡＣ)２５から生成されるアナログ出力電圧の電圧レベルと一致するように調整されるものとなる。

第３ボルテージレギュレータ２６２は、第３誤差増幅器２６２１と第３ＰＷＭドライバ２６２２と第３ハイサイドＮチャネルパワーＭＯＳトランジスタ２６２３と第３ローサイドＮチャネルパワーＭＯＳトランジスタ２６２４と第３平滑インダクタ２６２５と第３平滑容量２６２６とによって構成されている。第３誤差増幅器２６２１の非反転入力端子＋と反転入力端子−には、デジタル・アナログ変換器(ＤＡＣ)２５のアナログ出力電圧とＣＰＵコア動作電源電圧Ｖ_ＤＤの図示しないローパスフィルタによる平滑により生成されるフィードバック電圧Ｖ_ＦＢがそれぞれ供給される。第３ＰＷＭドライバ２６２２の信号入力端子には第３誤差増幅器２６２１の出力端子の第３誤差増幅出力信号が供給され、第３ＰＷＭドライバ２６２２の制御入力端子にはボルテージレギュレータモジュール(ＶＲＭ)制御ロジック２４から生成される第３ＰＷＭドライバ・イネーブル信号ＰＷＭ＿ＥＮ２が供給される。ハイレベル“１”の第３ＰＷＭドライバ・イネーブル信号ＰＷＭ＿ＥＮ２に応答して第３ＰＷＭドライバ２６２２が活性化されて、第３ＰＷＭドライバ２６２２は第３ハイサイドＮチャネルパワーＭＯＳトランジスタ２６２３と第３ローサイドＮチャネルパワーＭＯＳトランジスタ２６２４とを駆動する。第３ハイサイドＮチャネルパワーＭＯＳトランジスタ２６２３がオン状態に制御される期間に第３ローサイドＮチャネルパワーＭＯＳトランジスタ２６２４がオフ状態に制御され、第３ローサイドＮチャネルパワーＭＯＳトランジスタ２６２４がオン状態に制御される期間に第３ハイサイドＮチャネルパワーＭＯＳトランジスタ２６２３がオフ状態に制御される。第３ハイサイドＮチャネルパワーＭＯＳトランジスタ２６２３のドレインには第３ボルテージレギュレータ２６２の入力電源電圧Ｖ_ＩＮが供給され、第３ハイサイドＮチャネルパワーＭＯＳトランジスタ２６２３のソースは第３平滑インダクタ２６２５の一端と第３ローサイドＮチャネルパワーＭＯＳトランジスタ２６２４のドレインとに接続される。第３ローサイドＮチャネルパワーＭＯＳトランジスタ２６２４のソースは接地電位ＧＮＤに接続され、第３平滑インダクタ２６２５の他端は第３平滑容量２６２６の一端に接続されて、第３平滑容量２６２６の他端は接地電位ＧＮＤに接続される。第３平滑インダクタ２６２５の他端と第３平滑容量２６２６の一端とが接続された接続ノードである第３ボルテージレギュレータ２６２の出力端子から、中央処理ユニット(ＣＰＵ)１のＣＰＵコア１１に供給されるＣＰＵコア動作電源電圧Ｖ_ＤＤが生成される。ローレベル“０”の第３ＰＷＭドライバ・イネーブル信号ＰＷＭ＿ＥＮ２に応答して第３ＰＷＭドライバ２６２２が非活性化されて、第３ハイサイドＮチャネルパワーＭＯＳトランジスタ２６２３と第３ローサイドＮチャネルパワーＭＯＳトランジスタ２６２４とは同時にオフ状態に制御され、第３ボルテージレギュレータ２６２の出力端子はハイインピーダンス状態に制御される。

ＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルを増大する場合には、第３ＰＷＭドライバ２６２２は第３ハイサイドＮチャネルパワーＭＯＳトランジスタ２６２３のオン期間が第３ローサイドＮチャネルパワーＭＯＳトランジスタ２６２４のオン期間よりも長時間となるように駆動動作を実行する。それと反対にＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルを減少する場合には、第３ＰＷＭドライバ２６２２は、第３ハイサイドＮチャネルパワーＭＯＳトランジスタ２６２３のオン期間が第３ローサイドＮチャネルパワーＭＯＳトランジスタ２６２４のオン期間よりも短時間となるように駆動動作を実行する。以上説明したように第３ボルテージレギュレータ２６２が、第３ハイサイドＮチャネルパワーＭＯＳトランジスタ２６２３のオン期間と第３ローサイドＮチャネルパワーＭＯＳトランジスタ２６２４のオン期間を制御するＰＷＭ駆動動作を実行する。従って、第３ボルテージレギュレータ２６２の出力端子から生成されるＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルは、デジタル・アナログ変換器(ＤＡＣ)２５から生成されるアナログ出力電圧の電圧レベルと一致するように調整されるものとなる。

図２の実施の形態１によるボルテージレギュレータモジュール２に含まれたボルテージレギュレータ２６の第１ボルテージレギュレータ２６０と第２ボルテージレギュレータ２６１と第３ボルテージレギュレータ２６２の出力端子からインターリーブの３相動作によって中央処理ユニット(ＣＰＵ)１のＣＰＵコア１１に供給されるＣＰＵコア動作電源電圧Ｖ_ＤＤが生成される。このようにボルテージレギュレータ２６がインターリーブの３相動作を実行することにより中央処理ユニット(ＣＰＵ)１に供給されるＣＰＵコア動作電源電圧Ｖ_ＤＤのリップル成分を低減することが可能となる。

尚、図２に示した実施の形態１によるボルテージレギュレータモジュール２では、ＳＶＩＤインターフェース２１とＳＭＢインターフェース２２と制御レジスタ２３とボルテージレギュレータモジュール(ＶＲＭ)制御ロジック２４とデジタル・アナログ変換器(ＤＡＣ)２５とは第１半導体チップ内部に集積化されたものである。この第１半導体チップは、第１樹脂封止パッケージ内部に封止されたものである。

更に第１ボルテージレギュレータ２６０では、第１誤差増幅器２６０１と第１ＰＷＭドライバ２６０２が集積化された半導体チップと、第１ハイサイドＮチャネルパワーＭＯＳトランジスタ２６０３が形成された半導体チップと、第１ローサイドＮチャネルパワーＭＯＳトランジスタ２６０４が形成された半導体チップとは、第１システムインパッケージ内部に封止されたものである。

また第２ボルテージレギュレータ２６１では、第２誤差増幅器２６１１と第２ＰＷＭドライバ２６１２が集積化された半導体チップと、第２ハイサイドＮチャネルパワーＭＯＳトランジスタ２６１３が形成された半導体チップと、第２ローサイドＮチャネルパワーＭＯＳトランジスタ２６１４が形成された半導体チップとは、第２システムインパッケージ内部に封止されたものである。

更に第３ボルテージレギュレータ２６２では、第３誤差増幅器２６２１と第３ＰＷＭドライバ２６２２が集積化された半導体チップと、第３ハイサイドＮチャネルパワーＭＯＳトランジスタ２６２３が形成された半導体チップと、第３ローサイドＮチャネルパワーＭＯＳトランジスタ２６２４が形成された半導体チップとは、第３システムインパッケージ内部に封止されたものである。

その他の実施の形態では、第１ボルテージレギュレータ２６０の半導体デバイスと第２ボルテージレギュレータ２６１の半導体デバイスと第３ボルテージレギュレータ２６２の半導体デバイスとは、上述した第１半導体チップ内部に集積化されることも可能である。すなわち、この第１半導体チップは、ＳＶＩＤインターフェース２１とＳＭＢインターフェース２２と制御レジスタ２３とボルテージレギュレータモジュール(ＶＲＭ)制御ロジック２４とデジタル・アナログ変換器(ＤＡＣ)２５とを集積化したものである。

《電源電圧の電圧レベルとタスク負荷に対応した並列運転数》
特に、図２に示した実施の形態１によるボルテージレギュレータモジュール２において、ボルテージレギュレータモジュール２から生成されるＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルが最高レベルと高レベルと中間レベルと低レベルとに分類される。

オーバークロック機能を実現する際に最高レベルのＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルを生成するために、制御レジスタ２３の第１レジスタ(Ｒ０)２３０には最大のデジタル値を有するシリアルＶＩＤ(ＳＶＩＤ)のデータＳＶＩＤの８ビットＢ７、Ｂ６…Ｂ０のデジタル情報が格納される。ボルテージレギュレータモジュール(ＶＲＭ)制御ロジック２４は、第１レジスタ(Ｒ０)２３０に格納されたデジタル情報を識別して、生成されるＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルが最高レベルと高レベルと中間レベルと低レベルのいずれかを判定する。制御ロジック２４により生成されるＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルが最高レベルであると判定された場合には、最高レベルの負荷電流Ｉ_ＤＤを供給できるように制御ロジック２４が動作する。すなわち、制御ロジック２４から、ハイレベル“１”の第１ＰＷＭドライバ・イネーブル信号ＰＷＭ＿ＥＮ０とハイレベル“１”の第２ＰＷＭドライバ・イネーブル信号ＰＷＭ＿ＥＮ１とハイレベル“１”の第３ＰＷＭドライバ・イネーブル信号ＰＷＭ＿ＥＮ２が生成される。その結果、ボルテージレギュレータ２６の第１ボルテージレギュレータ２６０と第２ボルテージレギュレータ２６１と第３ボルテージレギュレータ２６２との全てが、活性化されるものとなる。すなわち、最高レベルのＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルを生成して最高レベルの負荷電流Ｉ_ＤＤを供給する際に、ボルテージレギュレータ２６は次のように動作する。すなわち、ボルテージレギュレータ２６の第１ボルテージレギュレータ２６０と第２ボルテージレギュレータ２６１と第３ボルテージレギュレータ２６２によるインターリーブの３相動作の実行により中央処理ユニット(ＣＰＵ)１に供給されるＣＰＵコア動作電源電圧Ｖ_ＤＤのリップル成分を低減することが可能となる。

パワーマネージメント動作によって高レベルのＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルを生成するために、制御レジスタ２３の第１レジスタ(Ｒ０)２３０には大きなデジタル値を有するシリアルＶＩＤ(ＳＶＩＤ)のデータＳＶＩＤの８ビットＢ７、Ｂ６…Ｂ０のデジタル情報が格納される。ボルテージレギュレータモジュール(ＶＲＭ)制御ロジック２４は、第１レジスタ(Ｒ０)２３０に格納されたデジタル情報を識別して、生成されるＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルが高レベルと中間レベルと低レベルとのいずれかを判定する。制御ロジック２４により生成されるＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルが高レベルであると判定された場合には、高レベルの負荷電流Ｉ_ＤＤを供給できるように制御ロジック２４が動作する。すなわち、制御ロジック２４から、ハイレベル“１”の第１ＰＷＭドライバ・イネーブル信号ＰＷＭ＿ＥＮ０とハイレベル“１”の第２ＰＷＭドライバ・イネーブル信号ＰＷＭ＿ＥＮ１とハイレベル“１”の第３ＰＷＭドライバ・イネーブル信号ＰＷＭ＿ＥＮ２が生成される。その結果、ボルテージレギュレータ２６の第１ボルテージレギュレータ２６０と第２ボルテージレギュレータ２６１と第３ボルテージレギュレータ２６２の全てが、活性化されるものとなる。すなわち、高レベルのＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルを生成して高レベルの負荷電流Ｉ_ＤＤを供給する際に、ボルテージレギュレータ２６は次のように動作する。すなわち、ボルテージレギュレータ２６の第１ボルテージレギュレータ２６０と第２ボルテージレギュレータ２６１と第３ボルテージレギュレータ２６２がインターリーブの３相動作を実行することにより中央処理ユニット(ＣＰＵ)１に供給されるＣＰＵコア動作電源電圧Ｖ_ＤＤのリップル成分を低減することが可能となる。

パワーマネージメント動作によって中間レベルのＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルを生成するために、制御レジスタ２３の第１レジスタ(Ｒ０)２３０には中間的デジタル値を有するシリアルＶＩＤ(ＳＶＩＤ)のデータＳＶＩＤの８ビットＢ７、Ｂ６…Ｂ０のデジタル情報が格納される。ボルテージレギュレータモジュール(ＶＲＭ)制御ロジック２４は、第１レジスタ(Ｒ０)２３０に格納されたデジタル情報を識別して、生成されるＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルが高レベルと中間レベルと低レベルのいずれかを判定する。制御ロジック２４により生成されるＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルが中間レベルであると判定された場合には、中間レベルの負荷電流Ｉ_ＤＤを供給できるように制御ロジック２４が動作する。すなわち、制御ロジック２４から、ハイレベル“１”の第１ＰＷＭドライバ・イネーブル信号ＰＷＭ＿ＥＮ０とハイレベル“１”の第２ＰＷＭドライバ・イネーブル信号ＰＷＭ＿ＥＮ１とローレベル“０”の第３ＰＷＭドライバ・イネーブル信号ＰＷＭ＿ＥＮ２が生成される。その結果、ボルテージレギュレータ２６の第１ボルテージレギュレータ２６０と第２ボルテージレギュレータ２６１とが活性化され、第３ボルテージレギュレータ２６２が非活性化されるものとなる。すなわち、中間レベルのＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルを生成して中間レベルの負荷電流Ｉ_ＤＤを供給する際に、ボルテージレギュレータ２６は次のように動作する。すなわち、ボルテージレギュレータ２６の第１ボルテージレギュレータ２６０と第２ボルテージレギュレータ２６１とがインターリーブの２相動作を実行することにより消費電力を低減することが可能となる。

パワーマネージメント動作によって低レベルのＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルを生成するために、制御レジスタ２３の第１レジスタ(Ｒ０)２３０には、小さなデジタル値を有するシリアルＶＩＤ(ＳＶＩＤ)のデータＳＶＩＤの８ビットＢ７、Ｂ６…Ｂ０のデジタル情報が格納される。ボルテージレギュレータモジュール(ＶＲＭ)制御ロジック２４は、第１レジスタ(Ｒ０)２３０に格納されたデジタル情報を識別して、生成されるＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルが高レベルと中間レベルと低レベルのいずれかを判定する。制御ロジック２４により生成されるＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルが低レベルであると判定された場合には、低レベルの負荷電流Ｉ_ＤＤを供給できるように制御ロジック２４が動作する。すなわち、制御ロジック２４から、ハイレベル“１”の第１ＰＷＭドライバ・イネーブル信号ＰＷＭ＿ＥＮ０とローレベル“０”の第２ＰＷＭドライバ・イネーブル信号ＰＷＭ＿ＥＮ１とローレベル“０”の第３ＰＷＭドライバ・イネーブル信号ＰＷＭ＿ＥＮ２が生成される。その結果、ボルテージレギュレータ２６の第１ボルテージレギュレータ２６０のみが活性化されて、第２ボルテージレギュレータ２６１と第３ボルテージレギュレータ２６２とが非活性化されるものとなる。すなわち、低レベルのＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルを生成して低レベルの負荷電流Ｉ_ＤＤを供給する際に、ボルテージレギュレータ２６は次のように動作する。すなわち、ボルテージレギュレータ２６の第１ボルテージレギュレータ２６０のみがシングルの１相動作を実行することにより消費電力を大幅に低減することが可能となる。

《ボルテージレギュレータモジュールの動作フローチャート》
図３は、図２に示した実施の形態１によるボルテージレギュレータモジュール２の動作を示すフローチャートである。

図３の最初のステップＳ３００では、図１に示した実施の形態１によるボルテージレギュレータモジュール２が搭載されたパーソナルコンピュータ(ＰＣ)への電源投入によってボルテージレギュレータモジュール２の動作が開始される。

次のステップＳ３０１では、パーソナルコンピュータ(ＰＣ)の電源投入時の初期化シーケンスによる通常動作モードによって、シリアル電圧特定コード(ＳＶＩＤ)のデータＳＶＩＤが、ボルテージレギュレータモジュール２のＳＶＩＤインターフェース２１に中央処理ユニット(ＣＰＵ)１から供給される。

その結果、その次のステップＳ３０２では、制御レジスタ２３の第１レジスタ(Ｒ０)２３０には、パーソナルコンピュータ(ＰＣ)の電源投入時の初期化シーケンスによる通常動作モードによってＳＶＩＤインターフェース２１に供給された上述したＩＭＶＰ−７／ＶＲ１２規格に準拠するシリアルＶＩＤ(ＳＶＩＤ)のデータＳＶＩＤの８ビットＢ７、Ｂ６…Ｂ０が格納される。

その結果、その次のステップＳ３０３では、上述のステップＳ３０２で制御レジスタ２３の第１レジスタ(Ｒ０)２３０に格納されたシリアル電圧特定コード(ＳＶＩＤ)のデータＳＶＩＤに対応したＣＰＵコア動作電源電圧Ｖ_ＤＤがボルテージレギュレータモジュール２から生成されて中央処理ユニット(ＣＰＵ)１のＣＰＵコア１１に供給される。

次のステップＳ３０４では、ボルテージレギュレータモジュール(ＶＲＭ)制御ロジック２４は、オーバークロック機能を実現するためにボルテージレギュレータモジュール２のＳＭＢインターフェース２２にＳＭＢｕｓのシリアルデータＳＭＢＤとシリアルクロックＳＭＢＣＬＫが中央処理ユニット(ＣＰＵ)１から供給されているか否かを判定する。

このステップＳ３０４での判定結果が「Ｙｅｓ」の場合には次の動作はステップＳ３０５に移行する一方、ステップＳ３０４での判定結果が「Ｎｏ」の場合には別の動作はステップＳ３１１に移行する。すなわち、ステップＳ３０４での判定結果が「Ｙｅｓ」の場合には、オーバークロック機能を実現する特殊動作モードによって、通常動作モードのシリアル電圧特定コード(ＳＶＩＤ)のデータによって設定した電源電圧の電圧よりも高いオーバーレベルＣＰＵコア動作電源電圧Ｖ_ＤＤを設定するための情報がＳＭＢインターフェース２２に供給される。この情報は、オーバークロック機能を実現するためのＳＭＢｕｓのシリアルデータＳＭＢＤとシリアルクロックＳＭＢＣＬＫとである。

ステップＳ３０５では、制御レジスタ２３の第２レジスタ(Ｒ１)２３１に、オーバークロック機能を実現するためにＳＭＢインターフェース２２に供給されるＳＭＢｕｓのシリアルデータＳＭＢＤの８ビットＢ７、Ｂ６…Ｂ０が格納される。

その次のステップＳ３０６では、ボルテージレギュレータモジュール(ＶＲＭ)制御ロジック２４によって実行される２個のレジスタ間のムーブ(ＭＯＶ)命令により第１レジスタ(Ｒ０)２３０の内容(通常動作モードによる設定値)が第２レジスタ(Ｒ１)２３１の内容(特殊動作モードによるオーバークロック設定値)によって上書きされ書き換えられる。

次のステップＳ３０７では、上述したステップＳ３０６でムーブ(ＭＯＶ)命令によって第１レジスタ(Ｒ０)２３０の内容が第２レジスタ(Ｒ１)２３１の内容により上書きされ書き換えられたことを示すハイレベル“１”の上書きフラグ情報ビットが制御レジスタ２３内部の第３レジスタ(Ｒ２)２３２の最下位ビットＢ０に格納される。

次のステップＳ３０８では、ステップＳ３０６で制御レジスタ２３の第１レジスタ(Ｒ０)２３０に上書きされたオーバークロック設定値としてのＳＭＢｕｓのシリアルデータＳＭＢＤの８ビットＢ７、Ｂ６…Ｂ０に対応するオーバーレベルＣＰＵコア動作電源電圧Ｖ_ＤＤがボルテージレギュレータモジュール２から生成されて中央処理ユニット(ＣＰＵ)１のＣＰＵコア１１に供給される。

その次のステップＳ３０９で、ボルテージレギュレータモジュール(ＶＲＭ)制御ロジック２４は、パワーマネージメントによるＣＰＵコア動作電源電圧Ｖ_ＤＤの変更要求としてのシリアル電圧特定コード(ＳＶＩＤ)の変更データＳＶＩＤがＳＶＩＤインターフェース２１に中央処理ユニット(ＣＰＵ)１から供給されることを判定する。

次のステップＳ３１０では、ボルテージレギュレータモジュール(ＶＲＭ)制御ロジック２４は、上述したステップＳ３０９でのＳＶＩＤインターフェース２１を介したパワーマネージメントによるＣＰＵコア動作電源電圧Ｖ_ＤＤの変更要求に応答して第１レジスタ(Ｒ０)２３０のノーオペレーション(ＮＯＰ)の実行を指示する。その結果、第１レジスタ(Ｒ０)２３０中に格納されたシリアルＶＩＤ(ＳＶＩＤ)のデータＳＶＩＤの８ビットＢ７、Ｂ６…Ｂ０の内容は変更されず保持されるので、第１レジスタ(Ｒ０)２３０に格納されたオーバークロック機能を実現する高いオーバーレベルＣＰＵコア動作電源電圧の情報がパワーマネージメントの電圧情報により変更されることを防止することが可能となる。また更に、このステップＳ３１０では、このノーオペレーション(ＮＯＰ)の実行の後に、ボルテージレギュレータモジュール(ＶＲＭ)制御ロジック２４は、第３レジスタ(Ｒ２)２３２の最下位ビットＢ０に格納されたハイレベル“１”の上書きフラグ情報ビットに応答してダミー出力電圧設定終了信号としてのアラート信号ＡＬＥＲＴの出力をＳＶＩＤインターフェース２１に指示する。従って、ノーオペレーション(ＮＯＰ)の実行の後に、ＳＶＩＤインターフェース２１からダミーの出力電圧設定終了信号としてのアラート信号ＡＬＥＲＴが生成され中央処理ユニット(ＣＰＵ)１に供給される。その結果、中央処理ユニット(ＣＰＵ)１がアラート信号を待ち続けて中央処理ユニット(ＣＰＵ)１の待機動作が無限ループに入ることによって中央処理ユニット(ＣＰＵ)１がフリーズすると言う問題を、解消することが可能となる。また、ステップＳ３０９の動作とステップＳ３１０の動作とは、反復される。この反復の間に、図１に示した実施の形態１による電源装置としてのボルテージレギュレータモジュール２が搭載されたパーソナルコンピュータ(ＰＣ)への電源遮断によってボルテージレギュレータモジュール２の動作がステップＳ３１４で終了する。

ステップＳ３０４での判定結果が「Ｎｏ」の場合に移行するステップＳ３１１でも、ステップＳ３０９と同様に制御ロジック２４は、パワーマネージメントによるＣＰＵコア動作電源電圧Ｖ_ＤＤの変更要求としてのシリアル電圧特定コード(ＳＶＩＤ)の変更データＳＶＩＤがＳＶＩＤインターフェース２１に中央処理ユニット(ＣＰＵ)１から供給されることを判定する。

次のステップＳ３１２で、ボルテージレギュレータモジュール(ＶＲＭ)制御ロジック２４は、上述のステップＳ３１１にて判定されたパワーマネージメントによるシリアル電圧特定コード(ＳＶＩＤ)の変更データＳＶＩＤを制御レジスタ２３の第１レジスタ(Ｒ０)２３０に格納する。

その次のステップＳ３１３で、上述のステップＳ３１２で第１レジスタ(Ｒ０)２３０に格納されたパワーマネージメントによるシリアル電圧特定コード(ＳＶＩＤ)の変更データＳＶＩＤに対応したＣＰＵコア動作電源電圧Ｖ_ＤＤがボルテージレギュレータモジュール２から生成されて中央処理ユニット(ＣＰＵ)１のＣＰＵコア１１に供給される。また更にこのステップＳ３１３では、パワーマネージメントによるＣＰＵコア動作電源電圧Ｖ_ＤＤの生成後に制御ロジック２４は、第３レジスタ(Ｒ２)２３２の最下位ビットＢ０に格納されたローレベル“０”の非上書きフラグ情報ビットに応答してリアルの出力電圧設定終了信号としてのアラート信号ＡＬＥＲＴの出力をＳＶＩＤインターフェース２１に指示する。従って、パワーマネージメントによるＣＰＵコア動作電源電圧Ｖ_ＤＤの生成後に、ＳＶＩＤインターフェース２１からリアル出力電圧設定終了信号としてのアラート信号ＡＬＥＲＴが生成されて中央処理ユニット(ＣＰＵ)１に供給される。その結果、中央処理ユニット(ＣＰＵ)１は、パワーマネージメントによるＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧レベルの変更動作が完了したことを認識することが可能となる。またステップＳ３１１の動作からステップＳ３１３までの動作は、反復される。この反復の間に、図１に示した実施の形態１による電源装置としてのボルテージレギュレータモジュール２が搭載されたパーソナルコンピュータ(ＰＣ)への電源遮断によってボルテージレギュレータモジュール２の動作がステップＳ３１４で終了する。

《通常動作モードによるシリアルＶＩＤのレジスタ格納》
図４は、図２に示した実施の形態１による動作フローチャートのステップＳ３０２でパーソナルコンピュータ(ＰＣ)の電源投入時の初期化シーケンスによる通常動作モードによってＳＶＩＤインターフェース２１に供給されたシリアルＶＩＤ(ＳＶＩＤ)のデータＳＶＩＤが制御レジスタ２３の第１レジスタ(Ｒ０)２３０に格納される様子を示すである。

図４に示すように、ステップＳ３０２では、制御レジスタ２３の第１レジスタ(Ｒ０)２３０には、パーソナルコンピュータ(ＰＣ)の電源投入時の初期化シーケンスによる通常動作モードによってＳＶＩＤインターフェース２１に供給された上述したＩＭＶＰ−７／ＶＲ１２規格に準拠するシリアルＶＩＤ(ＳＶＩＤ)のデータＳＶＩＤの８ビットＢ７、Ｂ６…Ｂ０が格納される。従って、図４では、制御レジスタ２３の第１レジスタ(Ｒ０)２３０には斜線の網掛けが施され、シリアルＶＩＤ(ＳＶＩＤ)のデータＳＶＩＤの８ビットＢ７、Ｂ６…Ｂ０が格納されていることを示している。その結果、制御レジスタ２３の第１レジスタ(Ｒ０)２３０に格納されたシリアル電圧特定コード(ＳＶＩＤ)のデータＳＶＩＤに対応したＣＰＵコア動作電源電圧Ｖ_ＤＤがボルテージレギュレータモジュール２から生成されて、中央処理ユニット(ＣＰＵ)１のＣＰＵコア１１に供給される。

《オーバークロック実現特殊動作モードによるシリアルデータのレジスタ格納》
図５は、図２に示した実施の形態１による動作フローチャートのステップＳ３０５でのオーバークロック機能を実現する特殊動作モードによりＳＭＢインターフェース２２に供給されるＳＭＢｕｓのシリアルデータＳＭＢＤの８ビットＢ７、Ｂ６…Ｂ０が制御レジスタ２３の第２レジスタ(Ｒ１)２３１に格納される様子を示すである。

図５に示すように、ステップＳ３０５では、制御レジスタ２３の第２レジスタ(Ｒ１)２３１に、オーバークロック機能を実現するためにＳＭＢインターフェース２２に供給されるＳＭＢｕｓのシリアルデータＳＭＢＤの８ビットＢ７、Ｂ６…Ｂ０が格納される。従って、図５では、制御レジスタ２３の第２レジスタ(Ｒ１)２３１には横線の網掛けが施されて、ＳＭＢｕｓのシリアルデータＳＭＢＤの８ビットＢ７、Ｂ６…Ｂ０が格納されていることを示している。

《オーバークロック実現特殊動作モードによるレジスタ上書き》
図６は、図２に示した実施の形態１による動作フローチャートのステップＳ３０６でのオーバークロック機能を実現する特殊動作モードで制御ロジック２４によって実行される２個のレジスタ間のムーブ(ＭＯＶ)命令により第１レジスタ(Ｒ０)２３０の内容が第２レジスタ(Ｒ１)２３１の内容によって上書きされて書き換えられる様子を示すである。

図６に示すようにステップＳ３０６では、制御ロジック２４によって実行される２個のレジスタ間ムーブ(ＭＯＶ)命令により第１レジスタ(Ｒ０)２３０の内容(通常動作モードによる設定値)が第２レジスタ(Ｒ１)２３１の内容(特殊動作モードによるオーバークロック設定値)によって上書きされて書き換えられる。従って、図６に示す制御レジスタ２３では、横線の網掛けが施された第２レジスタ(Ｒ１)２３１の内容(特殊動作モードによるオーバークロック設定値)が第１レジスタ(Ｒ０)２３０にコピー＆ペーストされるものである。その結果、第１レジスタ(Ｒ０)２３０の内容(通常動作モードによる設定値)が第２レジスタ(Ｒ１)２３１の内容(特殊動作モードによるオーバークロック設定値)によって上書きされ書き換えられる。第１レジスタ(Ｒ０)２３０にも横線の網掛けが施されて、ＳＭＢｕｓのシリアルデータＳＭＢＤの８ビットＢ７、Ｂ６…Ｂ０が格納されていることを示している。

更に図６では、ハイレベル“１”の上書きフラグ情報ビットが制御レジスタ２３内部の第３レジスタ(Ｒ２)２３２の最下位ビットＢ０に制御ロジック２４により格納される様子も示されている。実際には、ステップＳ３０６でムーブ(ＭＯＶ)命令によって第１レジスタ(Ｒ０)２３０の内容が第２レジスタ(Ｒ１)２３１の内容により上書きされ書き換えられたことを示すハイレベル“１”の上書きフラグ情報ビットが、ステップＳ３０６の次のステップＳ３０７にて制御レジスタ２３内部の第３レジスタ(Ｒ２)２３２の最下位ビットＢ０に格納されるものである。

《オーバークロック実現特殊動作モードによるノーオペレーションの実行》
図７は、図２に示した実施の形態１による動作フローチャートのステップＳ３１０でのオーバークロック機能を実現する特殊動作モードで制御ロジック２４によってＳＶＩＤインターフェース２１を介したパワーマネージメントによるＣＰＵコア動作電源電圧の変更要求に応答してノーオペレーション(ＮＯＰ)の実行される様子を示すである。すなわち、制御ロジック２４は、制御レジスタ２３内部の第３レジスタ(Ｒ２)２３２の最下位ビットＢ０に格納されたハイレベル“１”の上書きフラグ情報ビットに応答してノーオペレーション(ＮＯＰ)を実行するものである。

図７に示すようにステップＳ３１０では、ボルテージレギュレータモジュール(ＶＲＭ)制御ロジック２４は、上述したステップＳ３０９でのＳＶＩＤインターフェース２１を介したパワーマネージメントによるＣＰＵコア動作電源電圧Ｖ_ＤＤの変更要求に応答して第１レジスタ(Ｒ０)２３０のノーオペレーション(ＮＯＰ)の実行を指示する。その結果、第１レジスタ(Ｒ０)２３０中に格納されたシリアルＶＩＤ(ＳＶＩＤ)のデータＳＶＩＤの８ビットＢ７、Ｂ６…Ｂ０の内容は変更されずに保持されるので、第１レジスタ(Ｒ０)２３０に格納されたオーバークロック機能を実現する高いオーバーレベルＣＰＵコア動作電源電圧の情報がパワーマネージメントの電圧情報により変更されることを防止することが可能となる。図７に示したように、ステップＳ３１０では、このノーオペレーション(ＮＯＰ)の実行の後に、ボルテージレギュレータモジュール(ＶＲＭ)制御ロジック２４は、第３レジスタ(Ｒ２)２３２の最下位ビットＢ０に格納されたハイレベル“１”の上書きフラグ情報ビットに応答してダミー出力電圧設定終了信号としてのアラート信号ＡＬＥＲＴの出力をＳＶＩＤインターフェース２１に指示する。

従って、ノーオペレーション(ＮＯＰ)の実行後に、ＳＶＩＤインターフェース２１からダミーの出力電圧設定終了信号としてのアラート信号ＡＬＥＲＴが生成され中央処理ユニット(ＣＰＵ)１に供給される。その結果、中央処理ユニット(ＣＰＵ)１がアラート信号を待ち続け中央処理ユニット(ＣＰＵ)１の待機動作が無限ループに入ることによって中央処理ユニット(ＣＰＵ)１がフリーズすると言う問題を、解消することが可能となる。

《その他の構成のＰＣにおけるボルテージレギュレータモジュール》
図８は、図１から図７を参照して説明した実施の形態１によるボルテージレギュレータモジュール２が図１のパーソナルコンピュータ(ＰＣ)と相違する構成を有するパーソナルコンピュータ(ＰＣ)の中央処理ユニット(ＣＰＵ)１のＣＰＵコア１１に動作電源電圧Ｖ_ＤＤを供給する様子を示す図である。

図８に示したパーソナルコンピュータ(ＰＣ)の中央処理ユニット(ＣＰＵ)１は、図１に示したパーソナルコンピュータ(ＰＣ)のノースブリッジ４Ａを内蔵したものであり、この内蔵ノースブリッジ４ＡにはＰＣＩ Ｅｘｐｒｅｓｓを介して液晶ディスプレーの表示動作を実行するためのグラフィック処理ユニット(ＧＰＵ)５が接続されている。更に、この内蔵ノースブリッジ４Ａには、ランダムアクセスメモリ(ＲＡＭ)によって構成されたメインメモリ６とフラッシュメモリやその他を含むメモリが接続される。

このように内蔵ノースブリッジ４Ａを内蔵する図８に示した中央処理ユニット(ＣＰＵ)１には、図１に示したサウスブリッジ４Ｂに対応するＰＣＨチップセット４Ｃが直接接続される。尚、ＰＣＨはPlatform Controller Hubの略である。このＰＣＨチップセット４Ｃには、キーボードやマウスやプリンタ等の入出力デバイス７とファームウェアとしてのフラッシュＲＯＭ８とマスストレージであるハードディスクドライブ(ＨＤＤ)９が接続されている。更にＰＣＨチップセット４Ｃはパワーマネージメントステート制御ロジックを含み、ボルテージレギュレータモジュール２とクロック生成器３の動作はパワーマネージメントステート制御ロジックによって制御される。フラッシュＲＯＭ８にベーシック入出力システム(ＢＩＯＳ)が格納され、ハードディスクドライブ(ＨＤＤ)９にＷｉｎｄｏｗｓ(登録商標)のオペレーティングシステム(ＯＳ)やその他の種々のアプリケーションソフトウェアのプログラムが格納されている。

《通常動作モードでのＣＰＵコア動作電源電圧の設定》
図１と同様に、図８に示したパーソナルコンピュータ(ＰＣ)でも、中央処理ユニット(ＣＰＵ)１はシリアル電圧特定コード(ＳＶＩＤ)のデータを格納するためのオンチップの電圧特定コード(ＶＩＤ)メモリを含むか、もしくは中央処理ユニット(ＣＰＵ)１はオフチップの電圧特定コード(ＶＩＤ)メモリが接続される。電圧特定コード(ＶＩＤ)メモリには、フラッシュＲＯＭ８に格納されたベーシック入出力システム(ＢＩＯＳ)やハードディスクドライブ(ＨＤＤ)９に格納されたオペレーティングシステム(ＯＳ)やその他のファームウェアによってシリアル電圧特定コード(ＳＶＩＤ)の情報が格納される。尚、中央処理ユニット(ＣＰＵ)１のオンチップ電圧特定コード(ＶＩＤ)メモリは、中央処理ユニット(ＣＰＵ)１のパワーマネージメントロジック内部に構成されている。

図８に示すパーソナルコンピュータ(ＰＣ)の電源投入時の初期化シーケンスによる通常動作モードにより、電圧特定コード(ＶＩＤ)メモリ中に格納されたシリアル電圧特定コード(ＳＶＩＤ)のデータＳＶＩＤが中央処理ユニット(ＣＰＵ)１からボルテージレギュレータモジュール２のＳＶＩＤインターフェース２１に供給される。その結果、通常動作モードでは、シリアル電圧特定コード(ＳＶＩＤ)のデータＳＶＩＤに対応したＣＰＵコア動作電源電圧Ｖ_ＤＤがボルテージレギュレータモジュール２から生成されて、中央処理ユニット(ＣＰＵ)１のＣＰＵコア１１に供給される。

《パワーマネージメントによるＣＰＵコア動作電源電圧の設定》
サウスブリッジ４Ｂに対応するＰＣＨチップセット４Ｃのパワーマネージメントステート制御ロジックと中央処理ユニット(ＣＰＵ)１のパワーマネージメントロジックは、ＣＰＵ実行タスクが重負荷状態か軽負荷状態かのタスク負荷にリアルタイムに依存して電圧特定コード(ＶＩＤ)メモリに格納されたシリアル電圧特定コード(ＳＶＩＤ)を変更する。その結果、ＳＶＩＤインターフェース２１を介してパワーマネージメントにより変更されたシリアル電圧特定コード(ＳＶＩＤ)のデータＳＶＩＤに対応したＣＰＵコア動作電源電圧Ｖ_ＤＤがボルテージレギュレータモジュール２から生成され、中央処理ユニット(ＣＰＵ)１のＣＰＵコア１１に供給される。従って、図１と同様に、図８に示したパーソナルコンピュータ(ＰＣ)でも、ＣＰＵが重負荷状態である場合に比較的高い動作電源電圧がボルテージレギュレータからＣＰＵに供給される一方、ＣＰＵが軽負荷状態である場合には比較的に低い動作電源電圧がボルテージレギュレータからＣＰＵに供給されるものである。更に、ＣＰＵが中間負荷状態である場合には中間電圧レベルの動作電源電圧がボルテージレギュレータからＣＰＵに供給されるので、ＣＰＵの負荷状態に応答した節電動作をボルテージレギュレータが実行することが可能となる。

《特殊動作モードでのＣＰＵコア動作電源電圧の設定》
図１と同様に、図８に示したパーソナルコンピュータ(ＰＣ)でも、オーバークロック機能による高いオーバーレベルＣＰＵコア動作電源電圧Ｖ_ＤＤの実現は、ベーシック入出力システム(ＢＩＯＳ)の設定画面またはオーバークロック機能をサポートするＷｉｎｄｏｗｓ(登録商標)のアプリケーションソフトウエアを利用する特殊動作モードにより可能となる。ベーシック入出力システム(ＢＩＯＳ)は図８に示したパーソナルコンピュータ(ＰＣ)のフラッシュＲＯＭ８に格納されており、オーバークロック機能をサポートするＷｉｎｄｏｗｓ(登録商標)のアプリケーションソフトウエアはマスストレージであるハードディスクドライブ(ＨＤＤ)９に格納されている。

図１と同様に、図８に示したパーソナルコンピュータ(ＰＣ)でも、オーバークロック機能を実現するためにＳＭＢｕｓのシリアルデータＳＭＢＤとシリアルクロックＳＭＢＣＬＫが、ボルテージレギュレータモジュール２のＳＭＢインターフェース２２に中央処理ユニット(ＣＰＵ)１から供給される。その結果、オーバークロック機能を実現する特殊動作モードによって、通常動作モードでシリアル電圧特定コード(ＳＶＩＤ)のデータＳＶＩＤによって設定したＣＰＵコア動作電源電圧Ｖ_ＤＤの電圧より高いオーバーレベルＣＰＵコア動作電源電圧Ｖ_ＤＤを設定するためにＳＭＢｕｓのシリアルデータＳＭＢＤとシリアルクロックＳＭＢＣＬＫが使用される。

このように、オーバークロック機能を実現する特殊動作モードによって、中央処理ユニット(ＣＰＵ)１のＣＰＵコア１１へのＳＭＢｕｓのシリアルデータＳＭＢＤにより指定された高いオーバーレベルＣＰＵコア動作電源電圧Ｖ_ＤＤの供給が開始された以降は、上述したＶＩＤインターフェース２１を介してのパワーマネージメントによるＣＰＵコア動作電源電圧の変更動作は停止される。

図８に示したパーソナルコンピュータ(ＰＣ)に搭載されたボルテージレギュレータモジュール２の構成と動作とは、図１から図７までを参照して説明した実施の形態１によるボルテージレギュレータモジュール２と全く同一であるので、その説明は省略する。

以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、ボルテージレギュレータモジュール２のシリアルインターフェース２１は上述したＩＭＶＰ−７／ＶＲ１２規格のみに準拠することに限定されるものではなく、その他の規格に準拠するシリアル電圧特定コード(ＳＶＩＤ)とシリアルクロックＳＣＬＫとが中央処理ユニット(ＣＰＵ)１から供給可能なシリアルインターフェースを採用することが可能である。またこのシリアルインターフェースから中央処理ユニット(ＣＰＵ)１に供給される出力電圧設定終了信号としては、上述したＩＭＶＰ−７／ＶＲ１２規格に準拠するアラート信号ＡＬＥＲＴのみに限定されるものではなく、その他の信号形式を採用することも可能である。

更に、ボルテージレギュレータモジュール２のオーバークロック機能を実現するための特殊動作モードに使用されるインターフェース２２は上述したＳＭｂｕｓにのみ限定されるものではなくて、クロック信号とシリアルデータとを使用するその他の汎用シリアルインターフェースを採用することが可能である。

また更に、特殊動作モードは中央処理ユニット(ＣＰＵ)１のＣＰＵコア１１に高いオーバーレベルＣＰＵコア動作電源電圧Ｖ_ＤＤを供給するとともに定格以上の高い周波数のクロック周波数を有するクロック信号ＣＬＫをクロック生成器３から中央処理ユニット(ＣＰＵ)１に供給すると言う文字通りのオーバークロック機能にのみ限定されるものではない。すなわち、この特殊動作モードは、中央処理ユニット(ＣＰＵ)１に供給されるクロック信号ＣＬＫの周波数を略一定に維持した状態で中央処理ユニット(ＣＰＵ)１のＣＰＵコア１１に高いオーバーレベルＣＰＵコア動作電源電圧Ｖ_ＤＤを供給するオーバーボルテージ機能とすることも可能である。

一方、図２に示したように、ボルテージレギュレータモジュール２のボルテージレギュレータ２６は、３個の第１ボルテージレギュレータ２６０と第２ボルテージレギュレータ２６１と第３ボルテージレギュレータ２６２とを含むことのみに限定されるものではない。すなわち、ボルテージレギュレータモジュール２のボルテージレギュレータ２６は、２個のボルテージレギュレータもしくは４個またはそれ以上のボルテージレギュレータを含むことも可能である。

更に、マスストレージとしてのハードディスクドライブ(ＨＤＤ)９は、大容量フラッシュメモリによって構成されたＳＳＤ(Solid State Drive)と呼ばれるフラッシュメモリドライブに置換することも可能である。

また、ボルテージレギュレータモジュール２はパーソナルコンピュータ(ＰＣ)に使用することのみに限定されるものではなく、ワークステーションやスーパーコンピュータにも使用することが可能である。

１…中央処理ユニット(ＣＰＵ)
１１…ＣＰＵコア
２…ボルテージレギュレータモジュール
２１…ＳＶＩＤインターフェース
２２…ＳＭＢインターフェース
ＳＶＩＤ…シリアルＶＩＤ(ＳＶＩＤ)のデータ
ＳＣＬＫ…シリアルクロック
ＡＬＥＲＴ…出力電圧設定終了信号としてのアラート信号
Ｖ_ＤＤ…ＣＰＵコア動作電源電圧
ＳＭＢＤ…ＳＭＢｕｓのシリアルデータ
ＳＭＢＣＬＫ…シリアルクロック
２３…制御レジスタ
２３０…第１レジスタ(Ｒ０)
２３１…第２レジスタ(Ｒ１)
２３２…第３レジスタ(Ｒ２)
２３３…第４レジスタ(Ｒ３)
２４…ボルテージレギュレータモジュール(ＶＲＭ)制御ロジック
２５…デジタル・アナログ変換器(ＤＡＣ)
２６…ボルテージレギュレータ
２６０…第１ボルテージレギュレータ
２６１…第２ボルテージレギュレータ
２６２…第３ボルテージレギュレータ
３…クロック発生器
４Ａ…ノースブリッジ４Ａ
４Ｂ…サウスブリッジ
４Ｃ…ＰＣＨチップセット
５…グラフィック処理ユニット(ＧＰＵ)
６…メインメモリ
７…入出力デバイス
８…フラッシュＲＯＭ
８１…ベーシック入出力システム(ＢＩＯＳ)
９…ハードディスクドライブ(ＨＤＤ)
９１…プログラム

Claims (20)

1. 電源制御装置は、第１インターフェースと第２インターフェースと制御レジスタと制御ユニットとデジタル・アナログ変換器とを具備して、
   前記制御レジスタは、前記デジタル・アナログ変換器の入力端子に供給されるデジタル情報を格納する第１レジスタを少なくとも含み、
   前記第１インターフェースと前記第２インターフェースとはそれぞれプロセッサーと接続可能とされ、前記第１インターフェースと前記第２インターフェースとは前記プロセッサーから制御情報が供給可能とされ、
   前記制御ユニットは前記第１インターフェースと前記第２インターフェースと前記制御レジスタとに接続され、前記プロセッサーから前記第１インターフェースと前記第２インターフェースとに供給される前記制御情報に応答して前記制御ユニットは前記制御レジスタを制御可能とされ、
   前記第１インターフェースは第１動作モードで前記プロセッサーから第１電圧特定コードデータが供給可能とされ、前記第２インターフェースは第２動作モードで前記プロセッサーから第２電圧特定コードデータが供給可能とされ、
   前記デジタル・アナログ変換器の出力端子から生成されるアナログ出力電圧はボルテージレギュレータの入力端子に供給可能とされ、前記ボルテージレギュレータの出力端子から生成される動作電源電圧は前記プロセッサーのコアに供給可能とされ、
   前記第１動作モードで前記プロセッサーから前記第１インターフェースに供給される前記第１電圧特定コードデータが、前記制御レジスタの前記第１レジスタに格納可能とされ、
   前記第１動作モードで前記第１電圧特定コードデータが前記第１レジスタに格納された後に、前記第２動作モードで前記プロセッサーから前記第２インターフェースに供給される前記第２電圧特定コードデータが前記制御レジスタの前記第１レジスタに格納可能とされ、
   前記第２電圧特定コードデータが前記第１レジスタに格納された後、再度前記第１動作モードで前記プロセッサーから前記第１インターフェースに前記第１電圧特定コードデータが供給される際に、前記制御ユニットは再度供給される前記第１電圧特定コードデータの前記制御レジスタの前記第１レジスタへの格納を停止して、
   前記制御ユニットが再度供給される前記第１電圧特定コードデータの前記制御レジスタの前記第１レジスタへの格納を停止した際に、前記第１インターフェースは出力電圧設定終了信号を前記プロセッサーに供給可能とされた
   電源制御装置。
2. 請求項１において、
   前記プロセッサーが搭載されたシステムの電源投入時の初期化シーケンスによる前記第１動作モードとしての通常動作モードによって前記プロセッサーから前記第１インターフェースに供給される前記第１電圧特定コードデータが、前記制御レジスタの前記第１レジスタに格納可能とされ、
   前記初期化シーケンスによる前記第１動作モードの前記通常動作モードで設定した前記動作電源電圧よりも高いオーバーレベル動作電源電圧を設定するために、前記第２動作モードとしての特殊動作モードで前記第２インターフェースに供給される前記第２電圧特定コードデータが前記制御レジスタの前記第１レジスタに格納可能とされる
   電源制御装置。
3. 請求項２において、
   前記制御レジスタの前記第１レジスタは、前記初期化シーケンスによる前記第１動作モードの前記通常動作モードで前記プロセッサーから前記第１インターフェースに供給される前記第１電圧特定コードデータが格納可能とされ、
   前記制御レジスタは、前記第２動作モードとしての前記特殊動作モードで前記プロセッサーから前記第２インターフェースに供給される前記第２電圧特定コードデータを格納可能な第２レジスタを更に含み、
   前記制御ユニットは、前記第１レジスタの格納内容である前記第１電圧特定コードデータを前記第２レジスタの格納内容である前記第２電圧特定コードデータによって上書きする
   電源制御装置。
4. 請求項３において、
   前記制御レジスタは、前記電源制御装置の種々の動作情報を格納可能な第３レジスタを更に含み、
   前記制御ユニットが前記第１レジスタの前記格納内容を前記第２レジスタの前記格納内容によって上書きを実行した際に、前記上書きの実行を示す上書きフラグ情報が前記制御ユニットによって前記第３レジスタに格納される
   電源制御装置。
5. 請求項４において、
   再度前記第１動作モードで前記第１インターフェースに前記第１電圧特定コードデータが供給される際に、前記制御ユニットは前記第３レジスタに格納された前記上書きフラグ情報に応答して再度供給される前記第１電圧特定コードデータの前記制御レジスタの前記第１レジスタへの格納を停止する
   電源制御装置。
6. 請求項５において、
   前記制御ユニットは前記第３レジスタに格納された前記上書きフラグ情報に応答してノーオペレーションを実行することによって、再度供給される前記第１電圧特定コードデータの前記制御レジスタの前記第１レジスタへの格納を停止する
   電源制御装置。
7. 請求項６において、
   前記特殊動作モードにより前記第２電圧特定コードデータが前記第１レジスタに格納された後、前記プロセッサーが搭載された前記システムのパワーマネージメントの機能により再度前記第１動作モードで前記プロセッサーから前記第１インターフェースに前記第１電圧特定コードデータが供給される
   電源制御装置。
8. 請求項７において、
   前記ボルテージレギュレータは、並列接続された複数のボルテージレギュレータを含み、
   前記オーバーレベル動作電源電圧を設定するために前記第２動作モードの前記特殊動作モードで前記第２電圧特定コードデータが前記第２インターフェースに供給されることに応答して、前記制御ユニットは前記複数のボルテージレギュレータを活性化して前記複数のボルテージレギュレータはインターリーブの多相動作を実行するものであり、
   前記パワーマネージメントの前記機能により低い電圧レベルを有する前記動作電源電圧を設定するために前記第１動作モードで前記第１インターフェースに前記第１電圧特定コードデータが供給されることに応答して、前記制御ユニットは前記複数のボルテージレギュレータの選択された１個のボルテージレギュレータを活性化して他のボルテージレギュレータを非活性化して
   前記選択された１個のボルテージレギュレータの活性化と前記他のボルテージレギュレータの非活性化によって、前記選択された１個のボルテージレギュレータの単独動作が実行される
   電源制御装置。
9. 請求項８において、
   前記第１インターフェースと前記第２インターフェースと前記制御レジスタと前記制御ユニットと前記デジタル・アナログ変換器とは、半導体チップの内部に集積化された
   電源制御装置。
10. 請求項９において、
    前記第１インターフェースには、前記第１動作モードで第１シリアルデータである前記第１電圧特定コードデータと第１シリアルクロックとが供給可能とされ、
    前記第２インターフェースには、前記第２動作モードで第２シリアルデータである前記第２電圧特定コードデータと第２シリアルクロックとが供給可能とされた
    電源制御装置。
11. 請求項１０において、
    前記第１インターフェースはＩＭＶＰ規格に準拠したシリアルインターフェースであり、前記第２インターフェースはシステム・マネージメントバスに対応するシリアルインターフェースである
    電源制御装置。
12. 請求項１１において、
    前記出力電圧設定終了信号は、前記ＩＭＶＰ規格に準拠した前記シリアルインターフェースである前記第１インターフェースから生成されるアラート信号である
    電源制御装置。
13. 請求項１２において、
    前記第１シリアルデータである前記第１電圧特定コードデータを格納する電圧特定コードメモリが、前記プロセッサーの内部に形成されるかまたは前記プロセッサーに接続され、
    前記プロセッサーには、接続デバイスを介してフラッシュメモリとマスストレージとが接続可能とされ、
    前記フラッシュメモリにベーシック入出力システムが格納可能とされ、前記マスストレージにオペレーティングシステムが格納可能とされ、
    前記フラッシュメモリに格納された前記ベーシック入出力システムと前記マスストレージに格納された前記オペレーティングシステムにより、前記電圧特定コードメモリに前記第１電圧特定コードデータが格納され、
    前記フラッシュメモリの前記ベーシック入出力システムの設定または前記特殊動作モードをサポートするアプリケーションソフトウェアによって、前記オーバーレベル動作電源電圧を設定するための前記第２動作モードの前記特殊動作モードにて前記第２電圧特定コードデータが前記第２インターフェースに供給される
    電源制御装置。
14. 請求項１３において、
    前記プロセッサーには、前記プロセッサーに動作クロックを供給するクロック生成器が接続され、
    前記初期化シーケンスによる前記第１動作モードの前記通常動作モードでは、前記動作クロックは第１周波数に設定され、
    前記オーバーレベル動作電源電圧を設定するために前記第２動作モードの前記特殊動作モードでは、前記動作クロックは前記第１周波数よりも高い第２周波数に設定され、前記特殊動作モードはオーバークロックの機能を実現する
    電源制御装置。
15. 第１インターフェースと第２インターフェースと制御レジスタと制御ユニットとデジタル・アナログ変換器とを具備する電源制御装置の動作方法であって、
    前記制御レジスタは、前記デジタル・アナログ変換器の入力端子に供給されるデジタル情報を格納する第１レジスタを少なくとも含み、
    前記第１インターフェースと前記第２インターフェースとはそれぞれプロセッサーと接続可能とされ、前記第１インターフェースと前記第２インターフェースとは前記プロセッサーから制御情報が供給可能とされ、
    前記制御ユニットは前記第１インターフェースと前記第２インターフェースと前記制御レジスタとに接続され、前記プロセッサーから前記第１インターフェースと前記第２インターフェースとに供給される前記制御情報に応答して前記制御ユニットは前記制御レジスタを制御可能とされ、
    前記第１インターフェースは第１動作モードで前記プロセッサーから第１電圧特定コードデータが供給可能とされ、前記第２インターフェースは第２動作モードで前記プロセッサーから第２電圧特定コードデータが供給可能とされ、
    前記デジタル・アナログ変換器の出力端子から生成されるアナログ出力電圧はボルテージレギュレータの入力端子に供給可能とされ、前記ボルテージレギュレータの出力端子から生成される動作電源電圧は前記プロセッサーのコアに供給可能とされ、
    前記第１動作モードで前記プロセッサーから前記第１インターフェースに供給される前記第１電圧特定コードデータが、前記制御レジスタの前記第１レジスタに格納可能とされ、
    前記第１動作モードで前記第１電圧特定コードデータが前記第１レジスタに格納された後に、前記第２動作モードで前記プロセッサーから前記第２インターフェースに供給される前記第２電圧特定コードデータが前記制御レジスタの前記第１レジスタに格納可能とされ、
    前記第２電圧特定コードデータが前記第１レジスタに格納された後、再度前記第１動作モードで前記プロセッサーから前記第１インターフェースに前記第１電圧特定コードデータが供給される際に、前記制御ユニットは再度供給される前記第１電圧特定コードデータの前記制御レジスタの前記第１レジスタへの格納を停止して、
    前記制御ユニットが再度供給される前記第１電圧特定コードデータの前記制御レジスタの前記第１レジスタへの格納を停止した際に、前記第１インターフェースは出力電圧設定終了信号を前記プロセッサーに供給可能とされた
    電源制御装置の動作方法。
16. 請求項１５において、
    前記プロセッサーが搭載されたシステムの電源投入時の初期化シーケンスによる前記第１動作モードとしての通常動作モードによって前記プロセッサーから前記第１インターフェースに供給される前記第１電圧特定コードデータが、前記制御レジスタの前記第１レジスタに格納可能とされ、
    前記初期化シーケンスによる前記第１動作モードの前記通常動作モードで設定した前記動作電源電圧よりも高いオーバーレベル動作電源電圧を設定するために、前記第２動作モードとしての特殊動作モードで前記第２インターフェースに供給される前記第２電圧特定コードデータが前記制御レジスタの前記第１レジスタに格納可能とされる
    電源制御装置の動作方法。
17. 請求項１６において、
    前記制御レジスタの前記第１レジスタは、前記初期化シーケンスによる前記第１動作モードの前記通常動作モードで前記プロセッサーから前記第１インターフェースに供給される前記第１電圧特定コードデータが格納可能とされ、
    前記制御レジスタは、前記第２動作モードとしての前記特殊動作モードで前記プロセッサーから前記第２インターフェースに供給される前記第２電圧特定コードデータを格納可能な第２レジスタを更に含み、
    前記制御ユニットは、前記第１レジスタの格納内容である前記第１電圧特定コードデータを前記第２レジスタの格納内容である前記第２電圧特定コードデータによって上書きする
    電源制御装置の動作方法。
18. 請求項１７において、
    前記制御レジスタは、前記電源制御装置の種々の動作情報を格納可能な第３レジスタを更に含み、
    前記制御ユニットが前記第１レジスタの前記格納内容を前記第２レジスタの前記格納内容によって上書きを実行した際に、前記上書きの実行を示す上書きフラグ情報が前記制御ユニットによって前記第３レジスタに格納される
    電源制御装置の動作方法。
19. 請求項１８において、
    再度前記第１動作モードで前記第１インターフェースに前記第１電圧特定コードデータが供給される際に、前記制御ユニットは前記第３レジスタに格納された前記上書きフラグ情報に応答して再度供給される前記第１電圧特定コードデータの前記制御レジスタの前記第１レジスタへの格納を停止する
    電源制御装置の動作方法。
20. 請求項１９において、
    前記制御ユニットは前記第３レジスタに格納された前記上書きフラグ情報に応答してノーオペレーションを実行することによって、再度供給される前記第１電圧特定コードデータの前記制御レジスタの前記第１レジスタへの格納を停止する
    電源制御装置の動作方法。

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