JP2014068291A - Differential amplifier connection circuit and differential amplifier circuit - Google Patents
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Abstract
Description
本発明は、半導体集積回路中の高速・高周波で動作する複数の差動アンプ間を接続する差動アンプ接続回路、および差動アンプ接続回路を含む差動アンプ回路に関するものである。 The present invention relates to a differential amplifier connection circuit for connecting a plurality of differential amplifiers operating at high speed and high frequency in a semiconductor integrated circuit, and a differential amplifier circuit including the differential amplifier connection circuit.
先行技術を図６に示す。図６は、非特許文献１に記載されている回路図の一部を転載したものである。図６において、Ｃｈｅｒｒｙ−Ｈｏｏｐｅｒ型差動アンプ１００と差動アンプ１０２との間は、差動アンプ接続回路であるエミッタフォロワ１０１により接続され、差動アンプ１０２と差動アンプ１０４（５０Ω出力バッファ）との間は、同じく差動アンプ接続回路であるエミッタフォロワ１０３により接続されている。
The prior art is shown in FIG. FIG. 6 is a reprint of a part of the circuit diagram described in
Ｃｈｅｒｒｙ−Ｈｏｏｐｅｒ型差動アンプ１００は、トランジスタｑｃ１１，ｑｃ１２，ｑｃ１３，ｑｃ１４，ｑｃ１５，ｑｃ１６と、抵抗ｒｃ１１，ｒｃ１２，ｒｃ１３，ｒｃ１４，ｒｃ１５，ｒｃ１６，ｒｃ１７，ｒｃ１８，ｒｃ１９，ｒｃ１１０，ｒｃ１１１，ｒｃ１１２とから構成される。差動アンプ１０２は、トランジスタｑｃ３１，ｑｃ３２と、抵抗ｒｃ３１，ｒｃ３２，ｒｃ３３，ｒｃ３４，ｒｃ３５と、インダクタンスｌｃ３１，ｌｃ３２とから構成される。差動アンプ１０４は、トランジスタｑｃ５１，ｑｃ５２と、抵抗ｒｃ５１，ｒｃ５２，ｒｃ５３，ｒｃ５４，ｒｃ５６，ｒｃ５７とから構成される。 The Cherry-Hooper type differential amplifier 100 includes transistors qc11, qc12, qc13, qc14, qc15, qc16, and resistors rc11, rc12, rc13, rc14, rc15, rc16, rc17, rc18, rc19, rc110, rc111, rc112. Composed. The differential amplifier 102 includes transistors qc31, qc32, resistors rc31, rc32, rc33, rc34, rc35, and inductances lc31, lc32. The differential amplifier 104 includes transistors qc51 and qc52 and resistors rc51, rc52, rc53, rc54, rc56, and rc57.
また、エミッタフォロワ１０１は、トランジスタｑｃ２１，ｑｃ２２と、抵抗ｒｃ２１，ｒｃ２２とから構成される。トランジスタｑｃ２１，ｑｃ２２のエミッタがエミッタフォロワ１０１の信号出力端子であり、次段の差動アンプ１０２の信号入力端子（トランジスタｑｃ３１，ｑｃ３２のベース）と接続されている。また、トランジスタｑｃ２１，ｑｃ２２のエミッタには、抵抗ｒｃ２１，ｒｃ２２の一端が接続され、抵抗ｒｃ２１，ｒｃ２２の他端は電源電圧ＶＥＥに接続されている。抵抗ｒｃ２１，ｒｃ２２は、エミッタフォロワ１０１の電流源の役割を果たしている。 The emitter follower 101 includes transistors qc21 and qc22 and resistors rc21 and rc22. The emitters of the transistors qc21 and qc22 are the signal output terminals of the emitter follower 101, and are connected to the signal input terminals (bases of the transistors qc31 and qc32) of the differential amplifier 102 at the next stage. The emitters of the transistors qc21 and qc22 are connected to one ends of the resistors rc21 and rc22, and the other ends of the resistors rc21 and rc22 are connected to the power supply voltage VEE. The resistors rc21 and rc22 serve as a current source for the emitter follower 101.
エミッタフォロワ１０３は、トランジスタｑｃ４１，ｑｃ４２と、抵抗ｒｃ４１，ｒｃ４２とから構成される。トランジスタｑｃ４１，ｑｃ４２のエミッタがエミッタフォロワ１０３の信号出力端子であり、次段の差動アンプ１０４の信号入力端子（トランジスタｑｃ５１，ｑｃ５２のベース）と接続されている。また、トランジスタｑｃ４１，ｑｃ４２のエミッタには、抵抗ｒｃ４１，ｒｃ４２の一端が接続され、抵抗ｒｃ４１，ｒｃ４２の他端は電源電圧ＶＥＥに接続されている。抵抗ｒｃ４１，ｒｃ４２は、エミッタフォロワ１０３の電流源の役割を果たしている。 The emitter follower 103 includes transistors qc41 and qc42 and resistors rc41 and rc42. The emitters of the transistors qc41 and qc42 are signal output terminals of the emitter follower 103, and are connected to the signal input terminals (bases of the transistors qc51 and qc52) of the differential amplifier 104 at the next stage. The emitters of the transistors qc41 and qc42 are connected to one ends of resistors rc41 and rc42, and the other ends of the resistors rc41 and rc42 are connected to the power supply voltage VEE. The resistors rc41 and rc42 serve as a current source for the emitter follower 103.
一般にエミッタフォロワは、入力インピーダンスが高く、出力インピーダンスが低い特性を有する。このため、エミッタフォロワを差動アンプ間に接続することで、前段の差動アンプに対しては出力負荷を小さくし、後段の差動アンプに対しては入力駆動パワーを大きくする効果が得られる。これらの効果は、前段の差動アンプおよび後段の差動アンプを高速・高周波動作させるのに有用な効果であり、同時にエミッタフォロワ自身の応答特性も一般的に高速であることから、図６のようにエミッタフォロワを差動アンプ間の接続回路として用いる構成は、高速・高周波動作を保証するのに適した回路構成である。 In general, an emitter follower has a characteristic of high input impedance and low output impedance. For this reason, by connecting the emitter follower between the differential amplifiers, it is possible to reduce the output load with respect to the preceding differential amplifier and to increase the input drive power with respect to the subsequent differential amplifier. . These effects are useful for operating the differential amplifier at the front stage and the differential amplifier at the rear stage at high speed and high frequency, and at the same time, the response characteristic of the emitter follower itself is generally high speed. Thus, the configuration using the emitter follower as a connection circuit between the differential amplifiers is a circuit configuration suitable for guaranteeing high-speed and high-frequency operation.
しかしながら、図６に示したようなエミッタフォロワの回路構成では、当該エミッタフォロワの出力ＤＣ（平均）電位が、後段の差動アンプの入力ＤＣ（平均）電位と整合しない場合があり、エミッタフォロワと後段の差動アンプとを接続できない場合があった。
エミッタフォロワと後段の差動アンプとを接続できない場合を、図７を用いてより詳細に説明する。図７において、前段の差動アンプはギルバートセル型差動アンプ２００であり、後段の差動アンプも同じ回路構成のギルバートセル型差動アンプ２０２である。この２つのギルバートセル型差動アンプ２００と２０２との間を図６に示した差動アンプ接続回路と同じ構成のエミッタフォロワ２０１で接続しようとしている。ここで、２つのギルバートセル型差動アンプ２００，２０２は、それぞれ利得可変回路として用いることが可能である。図７の回路構成は、２つの利得可変回路をエミッタフォロワを介して縦続接続し、全体の利得可変範囲を大きくすることを企図したものである。
However, in the emitter follower circuit configuration as shown in FIG. 6, the output DC (average) potential of the emitter follower may not match the input DC (average) potential of the subsequent differential amplifier. In some cases, it was not possible to connect the differential amplifier in the subsequent stage.
A case where the emitter follower cannot be connected to the subsequent differential amplifier will be described in more detail with reference to FIG. In FIG. 7, the front-stage differential amplifier is a Gilbert cell type differential amplifier 200, and the back-stage differential amplifier is also a Gilbert cell type differential amplifier 202 having the same circuit configuration. The two Gilbert cell differential amplifiers 200 and 202 are to be connected by an
ギルバートセル型差動アンプ２００は、トランジスタｑ１１，ｑ１２，ｑ１３，ｑ１４，ｑ１５，ｑ１６と、抵抗ｒ１１，ｒ１２，ｒ１３と、電流源Ｉ１１，Ｉ１２とから構成されている。抵抗ｒ１１，ｒ１２の値が２５０Ω、電流源Ｉ１１，Ｉ１２の流す電流が２ｍＡに設定されていることから、ギルバートセル型差動アンプ２００の平衡時に抵抗ｒ１１，ｒ１２には２ｍＡの電流が流れる。トランジスタｑ１１〜ｑ１６のコレクタ電流２ｍＡ時のベース−エミッタ間オン電圧は０．９５Ｖである。このとき、抵抗ｒ１１の一端とトランジスタｑ１１のコレクタとの接続点ｎ１２、および抵抗ｒ１２の一端とトランジスタｑ１２のコレクタとの接続点ｎ１１の電位は、電源電圧ＶＣＣ＝＋３．３Ｖから抵抗ｒ１１，ｒ１２の電圧降下分２５０Ω×２ｍＡ＝０．５Ｖを差し引いた２．８Ｖである。抵抗ｒ１１，ｒ１２での電圧降下分０．５Ｖは、ギルバートセル型差動アンプ２００が最大で０．５Ｖ×２＝１Ｖｐｐの出力振幅（差動の片側分）を出力できるよう設定・設計されたものである。 The Gilbert cell differential amplifier 200 includes transistors q11, q12, q13, q14, q15, q16, resistors r11, r12, r13, and current sources I11, I12. Since the values of the resistors r11 and r12 are set to 250Ω and the current flowing through the current sources I11 and I12 is set to 2 mA, a current of 2 mA flows through the resistors r11 and r12 when the Gilbert cell type differential amplifier 200 is balanced. The base-emitter on-voltage of the transistors q11 to q16 when the collector current is 2 mA is 0.95V. At this time, the potential of the connection point n12 between one end of the resistor r11 and the collector of the transistor q11 and the connection point n11 between one end of the resistor r12 and the collector of the transistor q12 are from the power supply voltage VCC = + 3.3V to the resistances r11 and r12. The voltage drop is 2.8 V obtained by subtracting 250 Ω × 2 mA = 0.5 V. The voltage drop 0.5V at the resistors r11 and r12 is set and designed so that the Gilbert cell differential amplifier 200 can output an output amplitude of 0.5V × 2 = 1Vpp at maximum (for one side of the differential). Is.
また、ギルバートセル型差動アンプ２００の利得制御端子ＧＴ，ＧＣにはそれぞれ＋２．７５Ｖ，＋２．６５Ｖが印加され、差動信号入力端子ＩＴ，ＩＣにはそれぞれ＋１．５Ｖが印加されているものとする。また、ノードｎ１３，ｎ１４の電位は、利得制御端子ＧＴの電位が＋２．７５Ｖであり、且つトランジスタｑ１１，ｑ１４のコレクタ電流２ｍＡ時のベース−エミッタ間オン電圧が０．９５Ｖであることから、２．７５Ｖ−０．９５Ｖ＝＋１．８Ｖと決まる。 Further, the gain control terminals GT and GC of the Gilbert cell type differential amplifier 200 are applied with +2.75 V and +2.65 V, respectively, and the differential signal input terminals IT and IC are applied with +1.5 V respectively. And Further, since the potentials of the nodes n13 and n14 are + 2.75V at the gain control terminal GT and the base-emitter on-voltage at the collector current 2mA of the transistors q11 and q14 is 0.95V, .75V-0.95V = + 1.8V
ここで、差動信号入力端子ＩＴ，ＩＣと接続されたトランジスタｑ１５，ｑ１６のベースには＋１．５Ｖが印加され、トランジスタｑ１５，ｑ１６のコレクタであるノードｎ１３，ｎ１４の電位が＋１．８Ｖと決まることから、差動信号を受けるトランジスタｑ１５，ｑ１６のコレクタ−ベース間電圧は＋０．３Ｖ（コレクタの電位がベースの電位より０．３Ｖ高い）となり、高速動作を阻害するコレクタ−ベース間容量が少なくなるように設定されている。すなわち、これまで述べてきた各端子・ノードの電位、特に端子ＧＴ，ＧＣ，ＩＴ，ＩＣおよびノードｎ１３，ｎ１４の電位は、高速動作が確保されるように設計・設定されたものであり、理由なく設計・設定されたものではない。また、ギルバートセル型差動アンプ２００は、利得制御端子ＧＴ，ＧＣ間の差動電圧を変化させることで利得を変化させることができる。すなわち本アンプは、利得可変回路として用いることができる差動アンプである。 Here, + 1.5V is applied to the bases of the transistors q15 and q16 connected to the differential signal input terminals IT and IC, and the potentials of the nodes n13 and n14 which are collectors of the transistors q15 and q16 are determined to be + 1.8V. Therefore, the collector-base voltage of the transistors q15 and q16 that receive the differential signal is + 0.3V (the collector potential is 0.3V higher than the base potential), and the collector-base capacitance that impedes high-speed operation is small. It is set to be. That is, the potentials of the terminals and nodes described so far, particularly the potentials of the terminals GT, GC, IT, and IC and the nodes n13 and n14 are designed and set so as to ensure high-speed operation. It was not designed or set up. The Gilbert cell differential amplifier 200 can change the gain by changing the differential voltage between the gain control terminals GT and GC. That is, this amplifier is a differential amplifier that can be used as a variable gain circuit.
ギルバートセル型差動アンプ２０２は、ギルバートセル型差動アンプ２００と同一の回路構成を有するものであり、トランジスタｑ２１，ｑ２２，ｑ２３，ｑ２４，ｑ２５，ｑ２６と、抵抗ｒ２１，ｒ２２，ｒ２３と、電流源Ｉ２１，Ｉ２２とから構成されている。よって、各端子の電位をギルバートセル型差動アンプ２００と同様に設定する必要があり、差動信号入力端子ＩＴ２，ＩＣ２にもギルバートセル型差動アンプ２００と同様に＋１．５Ｖを印加する必要がある。また、ギルバートセル型差動アンプ２０２もギルバートセル型差動アンプ２００と同様に、利得可変回路として用いることができる差動アンプである。 The Gilbert cell differential amplifier 202 has the same circuit configuration as the Gilbert cell differential amplifier 200, and includes transistors q21, q22, q23, q24, q25, q26, resistors r21, r22, r23, and a current. It consists of sources I21 and I22. Therefore, it is necessary to set the potential of each terminal similarly to the Gilbert cell type differential amplifier 200, and it is necessary to apply + 1.5V to the differential signal input terminals IT2 and IC2 as well as the Gilbert cell type differential amplifier 200. There is. The Gilbert cell type differential amplifier 202 is also a differential amplifier that can be used as a variable gain circuit, like the Gilbert cell type differential amplifier 200.
エミッタフォロワ２０１は、トランジスタｑｃ２１，ｑｃ２２と、抵抗ｒｃ２１，ｒｃ２２とから構成されており、抵抗ｒｃ２１，ｒｃ２２には平衡時２ｍＡの電流が流れている。トランジスタｑｃ２１，ｑｃ２２のコレクタ電流２ｍＡ時のベース−エミッタ間オン電圧は、トランジスタｑ１１〜ｑ１６の場合と同一で０．９５Ｖである。このとき、エミッタフォロワ２０１の信号入力端子であるノードｎ１１，ｎ１２の電位は、前記のとおり＋２．８Ｖであり、エミッタフォロワ２０１の信号出力端子ＯＴ，ＯＣの電位は、ノードｎ１１，ｎ１２の電位からトランジスタｑｃ２１，ｑｃ２２のベース−エミッタ間オン電圧だけ下がった電位、すなわち＋２．８Ｖ−０．９５Ｖ＝１．８５Ｖとなる。
The
以上のように、後段のギルバートセル型差動アンプ２０２が入力電位として＋１．５Ｖを必要とするにも関わらず、エミッタフォロワ２０１ではその出力電位が＋１．８５Ｖとなってしまい、接続にあたって電位が整合しないことがわかる。よって、図６、図７に示したようなエミッタフォロワでは、図７に示すような差動アンプの接続は不可能である。
As described above, although the subsequent Gilbert cell type differential amplifier 202 requires + 1.5V as an input potential, the output potential of the
また、従来のエミッタフォロワの回路構成を使用しながら、２つのギルバートセル型差動アンプ２００，２０２を縦続接続する方法として、図８に示した回路構成が容易に考えられる。図８の回路構成は、エミッタフォロワ２０１の出力とギルバートセル型差動アンプ２０２の入力との間に、緩衝差動アンプ２０３とエミッタフォロワ２０４を挿入した構成となっている。
Further, as a method of cascading two Gilbert cell type differential amplifiers 200 and 202 while using the circuit configuration of a conventional emitter follower, the circuit configuration shown in FIG. 8 can be easily considered. The circuit configuration of FIG. 8 is configured such that a buffer differential amplifier 203 and an
緩衝差動アンプ２０３は、トランジスタｑ８１，ｑ８２と、抵抗ｒ８１，ｒ８２，ｒ８３，ｒ８４と、電流源Ｉ８１，Ｉ８２とから構成されている。緩衝差動アンプ２０３の信号入力端子（トランジスタｑ８１，ｑ８２のベース）の電位は、図８に示されているように＋１．８５Ｖである。電流源Ｉ８１，Ｉ８２に２ｍＡの電流が流れることから、平衡動作時、抵抗ｒ８１，ｒ８２にはそれぞれ２ｍＡの電流が流れる。また、抵抗ｒ８１，ｒ８２の値が４２５Ωに設定されていることから、抵抗ｒ８１とトランジスタｑ８１のコレクタとの接続点ｎ８２、および抵抗ｒ８２とトランジスタｑ８２のコレクタとの接続点ｎ８１の電位は、３．３Ｖ−４２５Ω×２ｍＡ＝２．４５Ｖとなる。 The buffer differential amplifier 203 includes transistors q81 and q82, resistors r81, r82, r83, and r84, and current sources I81 and I82. The potential of the signal input terminal (base of the transistors q81 and q82) of the buffer differential amplifier 203 is +1.85 V as shown in FIG. Since a current of 2 mA flows through the current sources I81 and I82, a current of 2 mA flows through the resistors r81 and r82 during the balanced operation. Further, since the values of the resistors r81 and r82 are set to 425Ω, the potential at the connection point n82 between the resistor r81 and the collector of the transistor q81 and the potential at the connection point n81 between the resistor r82 and the collector of the transistor q82 are 3. 3V-425Ω × 2 mA = 2.45V.
エミッタフォロワ２０４は、エミッタフォロワ２０１と同一の回路構成を有するものであり、トランジスタｑｃ３１，ｑｃ３２と、抵抗ｒｃ３１，ｒｃ３２とから構成されている。エミッタフォロワ２０４の出力電位は、入力電位２．５５Ｖからトランジスタｑ３１，ｑ３２のコレクタ電流２ｍＡ時のベース−エミッタ間電圧だけ下がった電位、すなわち２．４５Ｖ−０．９５Ｖ＝１．５Ｖとなる。
The
このように緩衝差動アンプ２０３とエミッタフォロワ２０４の組み合わせ回路は、入力電位が＋１．８５Ｖ、出力電位が＋１．５Ｖであり、出力電位が＋１．８５Ｖのエミッタフォロワ２０１、入力電位が＋１．５Ｖのギルバートセル型差動アンプ２０２と電位的に整合するので、エミッタフォロワ２０１と後段のギルバートセル型差動アンプ２０２の接続が可能となる。また、緩衝差動アンプ２０３とエミッタフォロワ２０４の組み合わせ回路は、図８の回路全体として、前段のギルバートセル型差動アンプ２００と後段のギルバートセル型差動アンプ２０２との間をエミッタフォロワで接続する構成を崩さない。よって、高速・高周波動作も維持される構成となっている。
Thus, the combination circuit of the buffer differential amplifier 203 and the
しかしながら、図８の回路構成は、図７の回路に対して新たに緩衝差動アンプ２０３とエミッタフォロワ２０４を追加して実現されたものであり、消費電力が増加するという問題点がある。また、図８の回路構成は、図７の回路に対して差動アンプの段数が一段増加している。図８の回路構成では、図７の回路の利得に対して、温度変動や電源電圧変動による緩衝差動アンプ２０３の利得変動が重畳されるため、図７の回路と比べて温度変動や電源電圧変動による利得の変動が増大する。
However, the circuit configuration of FIG. 8 is realized by newly adding a buffer differential amplifier 203 and an
本発明は、上記課題を解決するためになされたもので、差動アンプ間の接続を可能とし、消費電力の増大、および温度変動時や電源電圧変動時の利得変動量の増大を抑えることができる差動アンプ接続回路を提供することを目的とする。 The present invention has been made to solve the above-described problems, and enables connection between differential amplifiers, and suppresses an increase in power consumption and an increase in gain fluctuation during temperature fluctuations and power supply voltage fluctuations. An object of the present invention is to provide a differential amplifier connection circuit that can be used.
本発明の差動アンプ接続回路は、第１のエミッタフォロワと、第２のエミッタフォロワとを備え、前記第１のエミッタフォロワは、ベースが正相信号入力端子に接続され、コレクタが第１の電源電圧に接続された第１のトランジスタと、一端が前記第１のトランジスタのエミッタに接続され、他端が正相信号出力端子に接続された第１の抵抗と、一端が前記正相信号出力端子に接続され、他端が第２の電源電圧に接続された第２の抵抗と、前記第１の抵抗と並列に接続される第１の容量とから構成され、前記第２のエミッタフォロワは、ベースが逆相信号入力端子に接続され、コレクタが第１の電源電圧に接続された第２のトランジスタと、一端が前記第２のトランジスタのエミッタに接続され、他端が逆相信号出力端子に接続された第３の抵抗と、一端が前記逆相信号出力端子に接続され、他端が第２の電源電圧に接続された第４の抵抗と、前記第３の抵抗と並列に接続される第２の容量とから構成されることを特徴とするものである。
また、本発明の差動アンプ回路は、第１の差動アンプと、第２の差動アンプと、前記第１の差動アンプと前記第２の差動アンプとの間を接続する、請求項１記載の差動アンプ接続回路とを備えることを特徴とするものである。
The differential amplifier connection circuit of the present invention includes a first emitter follower and a second emitter follower, wherein the first emitter follower has a base connected to a positive phase signal input terminal and a collector connected to the first emitter follower. A first transistor connected to the power supply voltage, a first resistor having one end connected to the emitter of the first transistor and the other end connected to the positive phase signal output terminal, and one end connected to the positive phase signal output A second resistor connected to the terminal and having the other end connected to the second power supply voltage, and a first capacitor connected in parallel with the first resistor, and the second emitter follower is The base is connected to the negative phase signal input terminal, the collector is connected to the first power supply voltage, one end is connected to the emitter of the second transistor, and the other end is the negative phase signal output terminal. Connected to the third And a fourth resistor having one end connected to the negative phase signal output terminal and the other end connected to the second power supply voltage, and a second capacitor connected in parallel with the third resistor. It is characterized by being configured.
Further, the differential amplifier circuit of the present invention connects the first differential amplifier, the second differential amplifier, and the first differential amplifier and the second differential amplifier. The differential amplifier connection circuit according to
また、本発明の差動アンプ回路の１構成例において、前記第１の差動アンプは、ギルバートセル型差動アンプであり、ベースが利得制御端子に接続され、コレクタが第１の差動アンプの逆相信号出力端子、正相信号出力端子に接続された上部差動対を構成する第３、第４のトランジスタと、ベースが利得制御端子に接続され、コレクタが第１の差動アンプの逆相信号出力端子、正相信号出力端子に接続された上部差動対を構成する第５、第６のトランジスタと、ベースが第１の差動アンプの正相信号入力端子、逆相信号入力端子に接続され、コレクタが前記第３、第４のトランジスタのエミッタ、前記第５、第６のトランジスタのエミッタに接続された下部差動対を構成する第７、第８のトランジスタと、一端が前記第７のトランジスタのエミッタに接続され、他端が第２の電源電圧に接続された第１の電流源と、一端が前記第８のトランジスタのエミッタに接続され、他端が第２の電源電圧に接続された第２の電流源と、一端が第１の電源電圧に接続され、他端が前記第３、第５のトランジスタのコレクタに接続された第５の抵抗と、一端が第１の電源電圧に接続され、他端が前記第４、第６のトランジスタのコレクタに接続された第６の抵抗と、一端が前記第７のトランジスタのエミッタに接続され、他端が前記８のトランジスタのエミッタに接続された第７の抵抗とから構成されることを特徴とするものである。 In one configuration example of the differential amplifier circuit of the present invention, the first differential amplifier is a Gilbert cell type differential amplifier, a base is connected to a gain control terminal, and a collector is a first differential amplifier. The third and fourth transistors constituting the upper differential pair connected to the negative-phase signal output terminal and the positive-phase signal output terminal, the base is connected to the gain control terminal, and the collector is the first differential amplifier. The fifth and sixth transistors constituting the upper differential pair connected to the negative phase signal output terminal and the positive phase signal output terminal, and the base is the positive phase signal input terminal and negative phase signal input of the first differential amplifier Seventh and eighth transistors constituting a lower differential pair connected to a terminal and having a collector connected to the emitters of the third and fourth transistors and the emitters of the fifth and sixth transistors, and one end of An error of the seventh transistor; A first current source having a second end connected to the second power supply voltage, a first end connected to the emitter of the eighth transistor, and a second end connected to the second power supply voltage. A second current source, one end connected to the first power supply voltage, the other end connected to the collectors of the third and fifth transistors, and one end connected to the first power supply voltage The other end is connected to the collector of the fourth and sixth transistors, one end is connected to the emitter of the seventh transistor, and the other end is connected to the emitter of the eighth transistor. And a seventh resistor.
また、本発明の差動アンプ回路の１構成例において、前記第１の差動アンプは、ベースが第１の差動アンプの正相信号入力端子、逆相信号入力端子に接続され、コレクタが第１の差動アンプの逆相信号出力端子、正相信号出力端子に接続された差動対を構成する第３、第４のトランジスタと、一端が前記第３のトランジスタのエミッタに接続され、他端が第２の電源電圧に接続された第１の電流源と、一端が前記第４のトランジスタのエミッタに接続され、他端が第２の電源電圧に接続された第２の電流源と、一端が第１の電源電圧に接続され、他端が前記第３のトランジスタのコレクタに接続された第５の抵抗と、一端が第１の電源電圧に接続され、他端が前記第４のトランジスタのコレクタに接続された第６の抵抗と、一端が前記第３のトランジスタのエミッタに接続され、他端が前記第４のトランジスタのエミッタに接続された第７の抵抗とから構成されることを特徴とするものである。 Moreover, in one configuration example of the differential amplifier circuit of the present invention, the first differential amplifier has a base connected to a positive phase signal input terminal and a negative phase signal input terminal of the first differential amplifier, and a collector. Third and fourth transistors constituting a differential pair connected to the negative-phase signal output terminal and the positive-phase signal output terminal of the first differential amplifier, and one end connected to the emitter of the third transistor, A first current source having the other end connected to the second power supply voltage; a second current source having one end connected to the emitter of the fourth transistor and the other end connected to the second power supply voltage; , One end connected to the first power supply voltage, the other end connected to the collector of the third transistor, one end connected to the first power supply voltage, and the other end connected to the fourth power supply voltage. A sixth resistor connected to the collector of the transistor and one end of the third resistor Connected to the emitter of the transistor, is characterized in that the other end is constituted by a seventh resistor and the connected to the emitter of said fourth transistor.
また、本発明の差動アンプ回路の１構成例において、前記第２の差動アンプは、ギルバートセル型差動アンプであり、ベースが利得制御端子に接続され、コレクタが第２の差動アンプの逆相信号出力端子、正相信号出力端子に接続された上部差動対を構成する第９、第１０のトランジスタと、ベースが利得制御端子に接続され、コレクタが第２の差動アンプの逆相信号出力端子、正相信号出力端子に接続された上部差動対を構成する第１１、第１２のトランジスタと、ベースが第２の差動アンプの正相信号入力端子、逆相信号入力端子に接続され、コレクタが前記第９、第１０のトランジスタのエミッタ、前記第１１、第１２のトランジスタのエミッタに接続された下部差動対を構成する第１３、第１４のトランジスタと、一端が前記第１３のトランジスタのエミッタに接続され、他端が第２の電源電圧に接続された第３の電流源と、一端が前記第１４のトランジスタのエミッタに接続され、他端が第２の電源電圧に接続された第４の電流源と、一端が第１の電源電圧に接続され、他端が前記第９、第１１のトランジスタのコレクタに接続された第８の抵抗と、一端が第１の電源電圧に接続され、他端が前記第１０、第１２のトランジスタのコレクタに接続された第９の抵抗と、一端が前記第１３のトランジスタのエミッタに接続され、他端が前記第１４のトランジスタのエミッタに接続された第１０の抵抗とから構成されることを特徴とするものである。 In the configuration example of the differential amplifier circuit of the present invention, the second differential amplifier is a Gilbert cell type differential amplifier, the base is connected to the gain control terminal, and the collector is the second differential amplifier. The ninth and tenth transistors constituting the upper differential pair connected to the negative-phase signal output terminal and the positive-phase signal output terminal, the base is connected to the gain control terminal, and the collector is the second differential amplifier. Eleventh and twelfth transistors constituting the upper differential pair connected to the negative-phase signal output terminal and the positive-phase signal output terminal, and the base is the positive-phase signal input terminal and negative-phase signal input of the second differential amplifier A thirteenth and fourteenth transistor constituting a lower differential pair connected to a terminal and having a collector connected to the emitters of the ninth and tenth transistors and the emitters of the eleventh and twelfth transistors; Said thirteenth A third current source connected to the emitter of the transistor, the other end connected to the second power supply voltage, one end connected to the emitter of the fourteenth transistor, and the other end connected to the second power supply voltage. A fourth current source, one end connected to the first power supply voltage, the other end connected to the collectors of the ninth and eleventh transistors, and one end connected to the first power supply voltage. A ninth resistor connected to the collectors of the tenth and twelfth transistors, one end connected to the emitter of the thirteenth transistor, and the other end connected to the emitter of the fourteenth transistor. And a tenth resistor connected thereto.
また、本発明の差動アンプ回路の１構成例において、前記第２の差動アンプは、カスコード型差動アンプであり、ベースが第２の差動アンプの正相信号入力端子、逆相信号入力端子に接続された下部差動対を構成する第９、第１０のトランジスタと、ベースがバイアス端子に接続され、コレクタが第２の差動アンプの逆相信号出力端子、正相信号出力端子に接続され、エミッタが前記第９、第１０のトランジスタのコレクタに接続された上部差動対を構成する第１１、第１２のトランジスタと、一端が前記第９のトランジスタのエミッタに接続され、他端が第２の電源電圧に接続された第３の電流源と、一端が前記第１０のトランジスタのエミッタに接続され、他端が第２の電源電圧に接続された第４の電流源と、一端が第１の電源電圧に接続され、他端が前記第１１のトランジスタのコレクタに接続された第８の抵抗と、一端が第１の電源電圧に接続され、他端が前記第１２のトランジスタのコレクタに接続された第９の抵抗と、一端が前記第９のトランジスタのエミッタに接続され、他端が前記第１０のトランジスタのエミッタに接続された第１０の抵抗とから構成されることを特徴とするものである。 Further, in one configuration example of the differential amplifier circuit of the present invention, the second differential amplifier is a cascode differential amplifier, and a base is a positive-phase signal input terminal and a negative-phase signal of the second differential amplifier. Ninth and tenth transistors constituting the lower differential pair connected to the input terminal, the base is connected to the bias terminal, the collector is the negative-phase signal output terminal and the positive-phase signal output terminal of the second differential amplifier Eleventh and twelfth transistors constituting the upper differential pair, the emitters of which are connected to the collectors of the ninth and tenth transistors, one end of which is connected to the emitter of the ninth transistor and the other. A third current source having one end connected to the second power supply voltage, a fourth current source having one end connected to the emitter of the tenth transistor and the other end connected to the second power supply voltage; One end is connected to the first power supply voltage And an eighth resistor having the other end connected to the collector of the eleventh transistor and a ninth resistor having one end connected to the first power supply voltage and the other end connected to the collector of the twelfth transistor. The resistor is composed of a tenth resistor having one end connected to the emitter of the ninth transistor and the other end connected to the emitter of the tenth transistor.
また、本発明の差動アンプ回路の１構成例において、前記第２の差動アンプは、Ｃｈｅｒｒｒｙ−Ｈｏｏｐｅｒ型差動アンプであり、ベースが第２の差動アンプの正相信号入力端子、逆相信号入力端子に接続された下部差動対を構成する第９、第１０のトランジスタと、ベースが第２の差動アンプの正相信号出力端子、逆相信号出力端子に接続され、コレクタが第１の電源電圧に接続された上部差動対を構成する第１１、第１２のトランジスタと、ベースが前記第９、第１０のトランジスタのコレクタに接続され、コレクタが第２の差動アンプの正相信号出力端子、逆相信号出力端子に接続された中部差動対を構成する第１３、第１４のトランジスタと、一端が前記第９、第１０のトランジスタのエミッタに接続され、他端が第２の電源電圧に接続された第３の電流源と、一端が前記第１３、第１４のトランジスタのエミッタに接続され、他端が第２の電源電圧に接続された第４の電流源と、一端が前記第１１のトランジスタのエミッタに接続され、他端が前記第９のトランジスタのコレクタおよび前記第１３のトランジスタのベースに接続された第８の抵抗と、一端が第１２のトランジスタのエミッタに接続され、他端が前記第１０のトランジスタのコレクタおよび前記第１４のトランジスタのベースに接続された第９の抵抗と、一端が第１の電源電圧に接続され、他端が前記第１１のトランジスタのベースおよび前記第１３のトランジスタのコレクタに接続された第１０の抵抗と、一端が第１の電源電圧に接続され、他端が前記第１２のトランジスタのベースおよび前記第１４のトランジスタのコレクタに接続された第１１の抵抗とから構成されることを特徴とするものである。 Further, in one configuration example of the differential amplifier circuit of the present invention, the second differential amplifier is a Cherry-Hooper type differential amplifier, and the base is a positive-phase signal input terminal of the second differential amplifier, Ninth and tenth transistors constituting the lower differential pair connected to the phase signal input terminal, the base is connected to the positive phase signal output terminal and the negative phase signal output terminal of the second differential amplifier, and the collector is The eleventh and twelfth transistors constituting the upper differential pair connected to the first power supply voltage, the base is connected to the collectors of the ninth and tenth transistors, and the collector is the second differential amplifier. The thirteenth and fourteenth transistors constituting the middle differential pair connected to the positive-phase signal output terminal and the negative-phase signal output terminal, one end connected to the emitters of the ninth and tenth transistors, and the other end Second power supply voltage A connected third current source, one end connected to the emitters of the thirteenth and fourteenth transistors, and the other end connected to a second power supply voltage, and one end connected to the eleventh. The other end of which is connected to the collector of the ninth transistor and the base of the thirteenth transistor, and the other end of which is connected to the emitter of the twelfth transistor. Has a ninth resistor connected to the collector of the tenth transistor and the base of the fourteenth transistor, one end connected to the first power supply voltage, and the other end connected to the base of the eleventh transistor and the A tenth resistor connected to the collector of the thirteenth transistor; one end connected to the first power supply voltage; the other end connected to the base of the twelfth transistor and the fourteenth It is characterized in that is composed of the 11 resistance of which is connected to the collector of the transistor.
本発明によれば、差動アンプ接続回路は、後段の差動アンプが必要とする入力電位を出力電位として有することで後段の差動アンプとの接続を可能とすると同時に、特に高周波領域で必要となる、差動アンプに対する入力駆動パワーを損なうことなく提供することができる。また、本発明では、差動アンプ接続回路は、この差動アンプ接続回路および前後段の差動アンプを含む差動アンプ回路全体の高速・高周波動作も担保することができる。さらに、本発明では、差動アンプ間を接続する際に、緩衝差動アンプの追加を必要としないので、消費電力の増大、および温度変動時や電源電圧変動時の利得変動量の増大を抑えることができる。 According to the present invention, the differential amplifier connection circuit can be connected to the subsequent differential amplifier by having the input potential required by the subsequent differential amplifier as the output potential, and at the same time, particularly required in the high frequency region. Thus, the input drive power for the differential amplifier can be provided without loss. In the present invention, the differential amplifier connection circuit can also ensure high-speed and high-frequency operation of the entire differential amplifier circuit including the differential amplifier connection circuit and the front and rear differential amplifiers. Furthermore, in the present invention, when connecting between the differential amplifiers, it is not necessary to add a buffer differential amplifier. Therefore, an increase in power consumption and an increase in gain fluctuation amount during temperature fluctuations and power supply voltage fluctuations are suppressed. be able to.
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係る差動アンプ回路の構成を示す回路図である。本実施の形態では、前段のギルバートセル型差動アンプ１と後段のギルバートセル型差動アンプ３との間を差動アンプ接続回路であるエミッタフォロワ２で接続している。
[First Embodiment]
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing a configuration of a differential amplifier circuit according to a first embodiment of the present invention. In this embodiment, the former Gilbert cell
ギルバートセル型差動アンプ１は、図７、図８に示したギルバートセル型差動アンプ２００と同一の回路構成を有するものであり、ベースが利得制御端子ＧＴ，ＧＣに接続された上部差動対（振幅調整部）を構成するトランジスタｑ１１，ｑ１２と、ベースが利得制御端子ＧＣ，ＧＴに接続された上部差動対（振幅調整部）を構成するトランジスタｑ１３，ｑ１４と、ベースが差動信号入力端子ＩＴ，ＩＣに接続された下部差動対（増幅部）を構成するトランジスタｑ１５，ｑ１６と、一端がトランジスタｑ１５のエミッタに接続され、他端が電源電圧ＶＥＥに接続された電流源Ｉ１１と、一端がトランジスタｑ１６のエミッタに接続され、他端が電源電圧ＶＥＥに接続された電流源Ｉ１２と、一端が電源電圧ＶＣＣに接続され、他端がトランジスタｑ１１，ｑ１３のコレクタに接続された抵抗ｒ１１と、一端が電源電圧ＶＣＣに接続され、他端がトランジスタｑ１２，ｑ１４のコレクタに接続された抵抗ｒ１２と、一端がトランジスタｑ１５のエミッタに接続され、他端がトランジスタｑ１６のエミッタに接続された抵抗ｒ１３とから構成される。トランジスタｑ１５のコレクタは、トランジスタｑ１１，ｑ１２のエミッタと接続され、トランジスタｑ１６のコレクタは、トランジスタｑ１３，ｑ１４のエミッタと接続される。そして、トランジスタｑ１２，ｑ１４のコレクタ（ノードｎ１１）から正相出力信号が出力され、トランジスタｑ１１，ｑ１３のコレクタ（ノードｎ１２）から逆相出力信号が出力される。
The Gilbert cell type
ギルバートセル型差動アンプ３は、図７、図８に示したギルバートセル型差動アンプ２０２と同一の回路構成を有するものであり、ベースが利得制御端子ＧＴ２，ＧＣ２に接続された上部差動対（振幅調整部）を構成するトランジスタｑ２１，ｑ２２と、ベースが利得制御端子ＧＣ２，ＧＴ２に接続された上部差動対（振幅調整部）を構成するトランジスタｑ２３，ｑ２４と、ベースが差動信号入力端子ＩＴ２，ＩＣ２に接続された下部差動対（増幅部）を構成するトランジスタｑ２５，ｑ２６と、一端がトランジスタｑ２５のエミッタに接続され、他端が電源電圧ＶＥＥに接続された電流源Ｉ２１と、一端がトランジスタｑ２６のエミッタに接続され、他端が電源電圧ＶＥＥに接続された電流源Ｉ２２と、一端が電源電圧ＶＣＣに接続され、他端がトランジスタｑ２１，ｑ２３のコレクタに接続された抵抗ｒ２１と、一端が電源電圧ＶＣＣに接続され、他端がトランジスタｑ２２，ｑ２４のコレクタに接続された抵抗ｒ２２と、一端がトランジスタｑ２５のエミッタに接続され、他端がトランジスタｑ２６のエミッタに接続された抵抗ｒ２３とから構成される。トランジスタｑ２５のコレクタは、トランジスタｑ２１，ｑ２２のエミッタと接続され、トランジスタｑ２６のコレクタは、トランジスタｑ２３，ｑ２４のエミッタと接続される。そして、トランジスタｑ２２，ｑ２４のコレクタ（ノードｎ２１）から正相出力信号が出力され、トランジスタｑ２１，ｑ２３のコレクタ（ノードｎ２２）から逆相出力信号が出力される。
The Gilbert cell type
ギルバートセル型差動アンプ１，３の各端子・各ノードの電位は、図７、図８の場合と同様とする。したがって、差動信号入力端子ＩＴ，ＩＣ，ＩＴ２，ＩＣ２には入力電位として＋１．５Ｖを印加することが必要であり、ギルバートセル型差動アンプ１の差動信号出力端子であるノードｎ１１，ｎ１２の電位、およびギルバートセル型差動アンプ３の差動信号出力端子であるノードｎ２１，ｎ２２の電位は＋２．８Ｖとなる。
The potentials of the terminals and nodes of the Gilbert cell
本実施の形態の差動アンプ接続回路であるエミッタフォロワ２は、ベースがエミッタフォロワ２の正相信号入力端子に接続され、コレクタが電源電圧ＶＣＣに接続されたトランジスタｑ３１と、ベースがエミッタフォロワ２の逆相信号入力端子に接続され、コレクタが電源電圧ＶＣＣに接続されたトランジスタｑ３２と、一端がトランジスタｑ３１のエミッタに接続され、他端がエミッタフォロワ２の正相信号出力端子ＯＴに接続された抵抗ｒ３１と、一端が正相信号出力端子ＯＴに接続され、他端が電源電圧ＶＥＥに接続された抵抗ｒ３２と、一端がトランジスタｑ３２のエミッタに接続され、他端がエミッタフォロワ２の逆相信号出力端子ＯＣに接続された抵抗ｒ３３と、一端が逆相信号出力端子ＯＣに接続され、他端が電源電圧ＶＥＥに接続された抵抗ｒ３４と、一端がトランジスタｑ３１のエミッタに接続され、他端が正相信号出力端子ＯＴに接続された容量ｃ３１と、一端がトランジスタｑ３２のエミッタに接続され、他端が逆相信号出力端子ＯＣに接続された容量ｃ３２とから構成される。
The
エミッタフォロワ２の正相信号入力端子（トランジスタｑ３１のベース）は、ギルバートセル型差動アンプ１の正相信号出力端子（ノードｎ１１）と接続され、エミッタフォロワ２の逆相信号入力端子（トランジスタｑ３２のベース）は、ギルバートセル型差動アンプ１の逆相信号出力端子（ノードｎ１２）と接続される。エミッタフォロワ２の正相信号出力端子ＯＴは、ギルバートセル型差動アンプ３の正相信号入力端子ＩＴ２と接続され、エミッタフォロワ２の逆相信号出力端子ＯＣは、ギルバートセル型差動アンプ３の逆相信号入力端子ＩＣ２と接続される。
The positive phase signal input terminal (base of the transistor q31) of the
エミッタフォロワ２に抵抗ｒ３１，ｒ３３および容量ｃ３１，ｃ３２が挿入接続されている点が、図６〜図８に示した従来のエミッタフォロワと異なる点である。抵抗ｒ３１，ｒ３３は、次段のギルバートセル型差動アンプ３の入力電位である＋１．５Ｖを作り出すための抵抗である。本実施の形態では、トランジスタｑ３１，ｑ３２のエミッタ（ノードｎ３１，ｎ３２）の電位が＋１．８５Ｖであり、この＋１．８５Ｖから０．３５Ｖ電圧降下させるべく、抵抗ｒ３１，ｒ３３に流れる電流量２ｍＡを考慮して、抵抗ｒ３１，ｒ３３の値を０．３５Ｖ／２ｍＡ＝１７５Ωに設定している。
The point that resistors r31, r33 and capacitors c31, c32 are inserted and connected to the
また、抵抗ｒ３１，ｒ３３と並列に接続されている容量ｃ３１，ｃ３２は、高周波になるほどエミッタフォロワ２の出力インピーダンスを低下させて、高周波領域におけるエミッタフォロワ２のギルバートセル型差動アンプ３に対する入力駆動パワーを上昇させるための容量である。これら容量ｃ３１，ｃ３２により、本実施の形態のエミッタフォロワ２を差動アンプ接続回路として用いても、差動アンプ回路全体の高速・高周波動作が保証される。仮にこれら容量ｃ３１，ｃ３２が無い場合は、追加接続された抵抗ｒ３１，ｒ３３によりエミッタフォロワ２の出力インピーダンスが上昇した分だけ後段のギルバートセル型差動アンプ３に対する入力パワーが減じられ、ギルバートセル型差動アンプ３の入力容量成分の存在のために大きな入力パワーが必要な高周波領域においては特段、パワー伝達特性すなわち利得が損なわれてしまう。
Capacitors c31 and c32 connected in parallel with the resistors r31 and r33 lower the output impedance of the
以上のように、本実施の形態のエミッタフォロワ２は、後段のギルバートセル型差動アンプ３が必要とする入力電位を出力電位として有することで後段のギルバートセル型差動アンプ３との接続を可能とすると同時に、特に高周波領域で必要となる、ギルバートセル型差動アンプ３に対する入力駆動パワーを損なうことなく提供する回路構成であることが分かる。また、同時に、エミッタフォロワ２は、エミッタフォロワ２および前後段のギルバートセル型差動アンプ１，３を含む差動アンプ回路全体の高速・高周波動作も担保する。
As described above, the
また、本実施の形態では、図８に示したような緩衝差動アンプ２０３およびエミッタフォロワ２０４の追加を必要としない。よって、本実施の形態によれば、図８の従来例で顕在化する消費電力の増大および温度変動時や電源電圧変動時の利得変動量の増大といった問題も解決することができる。図８の従来例と比較して、本実施の形態において温度変動時や電源電圧変動時の利得変動量の増大が抑えられるのは、緩衝差動アンプ２０３を追加しないため、緩衝差動アンプ２０３の利得変動量が重畳されないためである。
Further, in the present embodiment, it is not necessary to add the buffer differential amplifier 203 and the
図２（Ａ）に本実施の形態の差動アンプ回路の３２Ｇｂｉｔ／ｓ出力応答波形のシミュレーション結果を示し、図２（Ｂ）に本実施の形態の差動アンプ回路の利得−周波数特性のシミュレーション結果を示す。図２（Ｂ）によれば、利得が１／√２になる−３ｄＢ帯域ｆ-3dBは３７．８ＧＨｚであった。本実施の形態において、３２Ｇｂｉｔ／ｓのデジタル高速信号に対し明瞭な開口を有するアイパターン波形が出力され、且つ利得の−３ｄＢ帯域ｆ-3dBとしても３５ＧＨｚ以上確保されていることが確認できる。なお、本実施の形態のシミュレーションは、エミッタ幅１μｍのＩｎＰ ＨＢＴ（ヘテロ接合バイポーラトランジスタ）のパラメータを用いて実施した。 FIG. 2A shows the simulation result of the 32 Gbit / s output response waveform of the differential amplifier circuit of this embodiment, and FIG. 2B shows the simulation of the gain-frequency characteristics of the differential amplifier circuit of this embodiment. Results are shown. According to FIG. 2B, the −3 dB band f −3 dB at which the gain becomes 1 / √2 was 37.8 GHz. In the present embodiment, it can be confirmed that an eye pattern waveform having a clear aperture is output for a 32 Gbit / s digital high-speed signal and that a gain of −3 dB band f −3 dB is secured at 35 GHz or more. The simulation of the present embodiment was performed using parameters of an InP HBT (heterojunction bipolar transistor) having an emitter width of 1 μm.
図３（Ａ）に温度変動および電源電圧変動による本実施の形態の差動アンプ回路の１ＧＨｚ利得の変動を示し、図３（Ｂ）に温度変動および電源電圧変動による図８の回路の１ＧＨｚ利得の変動を示す。図３（Ａ）、図３（Ｂ）は、電源電圧ＶＣＣ＝３．３Ｖ、温度４０℃の１ＧＨｚ利得を基準（０ｄＢ）として、電源電圧ＶＣＣの変動および温度変動に対してどのように１ＧＨｚ利得が変化するかを示している。−５℃〜＋１００℃およびＶＣＣ＝３．１３５Ｖ〜３．４６５Ｖの範囲で、図８に示した従来例では５．５ｄＢの利得変動があるのに対し、本実施の形態では５．０ｄＢの利得変動に低減されている。 FIG. 3A shows fluctuations in 1 GHz gain of the differential amplifier circuit of this embodiment due to temperature fluctuations and power supply voltage fluctuations, and FIG. 3B shows 1 GHz gain in the circuit of FIG. 8 due to temperature fluctuations and power supply voltage fluctuations. Shows fluctuations. 3A and 3B show how the 1 GHz gain against the fluctuation of the power supply voltage VCC and the temperature fluctuation with the 1 GHz gain of the power supply voltage VCC = 3.3 V and the temperature of 40 ° C. as a reference (0 dB). Indicates how it will change. In the range of −5 ° C. to + 100 ° C. and VCC = 3.135 V to 3.465 V, there is a gain fluctuation of 5.5 dB in the conventional example shown in FIG. Reduced to fluctuations.
本実施の形態において利得変動が低減されているのは、図８の緩衝差動アンプ２０３のようなアンプを追加しないためである。本実施の形態では０．５ｄＢの利得変動抑圧であったが、ギルバートセル型差動アンプを更に多段数縦続接続する際、本実施の形態で使用したエミッタフォロワ２を差動アンプ接続回路として用い、緩衝差動アンプを省くことで更なる利得変動抑圧効果が得られる。
The reason why the gain fluctuation is reduced in this embodiment is that an amplifier such as the buffered differential amplifier 203 in FIG. 8 is not added. In this embodiment, the gain fluctuation was suppressed by 0.5 dB. However, when the Gilbert cell type differential amplifier is further cascade-connected, the
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図４は本発明の第２の実施の形態に係る差動アンプ回路の構成を示す回路図であり、図１と同一の構成には同一の符号を付してある。本実施の形態では、ギルバートセル型差動アンプ１が前段の差動アンプを構成し、カスコード型差動アンプ４が後段の差動アンプを構成し、これらギルバートセル型差動アンプ１とカスコード型差動アンプ４との間を差動アンプ接続回路であるエミッタフォロワ２で接続している。
[Second Embodiment]
Next, a second embodiment of the present invention will be described. FIG. 4 is a circuit diagram showing a configuration of a differential amplifier circuit according to the second embodiment of the present invention. The same components as those in FIG. 1 are denoted by the same reference numerals. In the present embodiment, the Gilbert cell
ギルバートセル型差動アンプ１およびエミッタフォロワ２の構成は第１の実施の形態で説明したとおりである。
カスコード型差動アンプ４は、ベースがカスコード型差動アンプ４の正相信号入力端子ＩＴ３に接続されたトランジスタｑ４１と、ベースがカスコード型差動アンプ４の逆相信号入力端子ＩＣ３に接続されたトランジスタｑ４２と、ベースがバイアス端子ＣＡＳに接続され、コレクタがカスコード型差動アンプ４の逆相信号出力端子ＯＣ３に接続され、エミッタがトランジスタｑ４１のコレクタに接続されたトランジスタｑ４３と、ベースがバイアス端子ＣＡＳに接続され、コレクタがカスコード型差動アンプ４の正相信号出力端子ＯＴ３に接続され、エミッタがトランジスタｑ４２のコレクタに接続されたトランジスタｑ４４と、一端がトランジスタｑ４１のエミッタに接続され、他端が電源電圧ＶＥＥに接続された電流源Ｉ４１と、一端がトランジスタｑ４２のエミッタに接続され、他端が電源電圧ＶＥＥに接続された電流源Ｉ４２と、一端が電源電圧ＶＣＣに接続され、他端が逆相信号出力端子ＯＣ３に接続された抵抗ｒ４１と、一端が電源電圧ＶＣＣに接続され、他端が正相信号出力端子ＯＴ３に接続された抵抗ｒ４２と、一端がトランジスタｑ４１のエミッタに接続され、他端がトランジスタｑ４２のエミッタに接続された抵抗ｒ４３とから構成される。
The configurations of the Gilbert cell type
The cascode type
カスコード型差動アンプ４の正相信号入力端子ＩＴ３は、エミッタフォロワ２の正相信号出力端子ＯＴと接続され、カスコード型差動アンプ４の逆相信号入力端子ＩＣ３は、エミッタフォロワ２の逆相信号出力端子ＯＣと接続される。これらの入力端子ＩＴ３，ＩＣ３の入力電位が＋１．５Ｖとなるようにカスコード型差動アンプ４が設計されている。バイアス端子ＣＡＳに印加されるバイアス電圧は＋２．７５Ｖである。
The positive phase signal input terminal IT3 of the cascode type
カスコード型差動アンプ４は、入力端子ＩＴ３，ＩＣ３にベースが接続されているトランジスタｑ４１，ｑ４２におけるミラー効果、すなわちトランジスタｑ４１，ｑ４２の入力容量値が差動アンプの利得倍増加されてしまう効果を、トランジスタｑ４３，ｑ４４の接続で減じる構成である。つまり、カスコード型差動アンプ４を用いることにより、通常の差動アンプよりも入力容量を減らすことができるので、高速・高周波動作が可能となる。
The cascode
本実施の形態においても、エミッタフォロワ２は、後段のカスコード型差動アンプ４が必要とする入力電位を出力電位として有することで後段のカスコード型差動アンプ４との接続を可能とすると同時に、特に高周波領域で必要となる、カスコード型差動アンプ４に対する入力駆動パワーを損なうことなく提供している。また、前段のギルバートセル型差動アンプ１およびエミッタフォロワ２が第１の実施の形態と同様の高速・高周波動作を実現し、後段のカスコード型差動アンプ４がより高速・高周波動作可能な構成であることから、本実施の形態の差動アンプ回路によれば、第１の実施の形態と同等以上の高速・高周波動作が可能となる。
Also in this embodiment, the
更に、本実施の形態においても、図８に示したような緩衝差動アンプ２０３およびエミッタフォロワ２０４の追加を必要としない。よって、本実施の形態においても、図８の従来例で顕在化する消費電力の増大および温度変動時や電源電圧変動時の利得変動量の増大といった問題を解決することができる。図８の従来例と比較して、本実施の形態において温度変動時や電源電圧変動時の利得変動量の増大が抑えられるのは、緩衝差動アンプ２０３を追加しないため、緩衝差動アンプ２０３の利得変動量が重畳されないためである。
Furthermore, in this embodiment, it is not necessary to add the buffer differential amplifier 203 and the
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図５は本発明の第３の実施の形態に係る差動アンプ回路の構成を示す回路図であり、図１と同一の構成には同一の符号を付してある。本実施の形態では、差動アンプ５が前段の差動アンプを構成し、Ｃｈｅｒｒｙ−Ｈｏｏｐｅｒ型差動アンプ７が後段の差動アンプを構成し、これら差動アンプ５とＣｈｅｒｒｙ−Ｈｏｏｐｅｒ型差動アンプ７との間を差動アンプ接続回路であるエミッタフォロワ６で接続している。
[Third Embodiment]
Next, a third embodiment of the present invention will be described. FIG. 5 is a circuit diagram showing a configuration of a differential amplifier circuit according to the third embodiment of the present invention. The same components as those in FIG. 1 are denoted by the same reference numerals. In the present embodiment, the
差動アンプ５は、ベースが差動信号入力端子ＩＴ，ＩＣに接続され、コレクタが差動信号出力端子（ノードｎ５１，ｎ５２）に接続された差動対を構成するトランジスタｑ５１，ｑ５２と、一端がトランジスタｑ５１のエミッタに接続され、他端が電源電圧ＶＥＥに接続された電流源Ｉ５１と、一端がトランジスタｑ５２のエミッタに接続され、他端が電源電圧ＶＥＥに接続された電流源Ｉ５２と、一端が電源電圧ＶＣＣに接続され、他端がトランジスタｑ５１のコレクタに接続された抵抗ｒ５１と、一端が電源電圧ＶＣＣに接続され、他端がトランジスタｑ５２のコレクタに接続された抵抗ｒ５２と、一端がトランジスタｑ５１のエミッタに接続され、他端がトランジスタｑ５２のエミッタに接続された抵抗ｒ５３とから構成される。トランジスタｑ５２のコレクタ（ノードｎ５１）から正相出力信号が出力され、トランジスタｑ５１のコレクタ（ノードｎ５２）から逆相出力信号が出力される。
The
抵抗ｒ５１，ｒ５２の値は２５０Ωであり、平衡時に抵抗ｒ５１，ｒ５２に２ｍＡの電流が流れるように差動アンプ５が設計されている。なお、トランジスタｑ５１，ｑ５２のコレクタ電流２ｍＡ時のベース−エミッタ間オン電圧は、従来例および第１、第２の実施の形態の構成トランジスタと同様に０．９５Ｖである。このとき、差動アンプ５の差動信号出力端子であるｎ５１，ｎ５２の電位は、電源電圧ＶＣＣ＝＋３．３Ｖから抵抗ｒ５１，ｒ５２における電位降下分２５０Ω×２ｍＡ＝０．５Ｖを差し引いた２．８Ｖである。
The values of the resistors r51 and r52 are 250Ω, and the
Ｃｈｅｒｒｙ−Ｈｏｏｐｅｒ型差動アンプ７は、ベースが差動信号入力端子ＩＴ４，ＩＣ４に接続された差動対を構成するトランジスタｑ６１，ｑ６２と、ベースが差動信号出力端子ｎ６５，ｎ６６に接続され、コレクタが電源電圧ＶＣＣに接続された差動対を構成するトランジスタｑ６３，ｑ６４と、ベースがトランジスタｑ６１，ｑ６２のコレクタに接続され、コレクタが差動信号出力端子ｎ６５，ｎ６６に接続された差動対を構成するトランジスタｑ６５，ｑ６６と、一端がトランジスタｑ６１，ｑ６２のエミッタに接続され、他端が電源電圧ＶＥＥに接続された電流源Ｉ６１と、一端がトランジスタｑ６５，ｑ６６のエミッタに接続され、他端が電源電圧ＶＥＥに接続された電流源Ｉ６２と、一端がトランジスタｑ６３のエミッタに接続され、他端がトランジスタｑ６１のコレクタおよびトランジスタｑ６５のベースに接続された抵抗ｒ６１と、一端がトランジスタｑ６４のエミッタに接続され、他端がトランジスタｑ６２のコレクタおよびトランジスタｑ６６のベースに接続された抵抗ｒ６２と、一端が電源電圧ＶＣＣに接続され、他端がトランジスタｑ６３のベースおよびトランジスタｑ６５のコレクタに接続された抵抗ｒ６３と、一端が電源電圧ＶＣＣに接続され、他端がトランジスタｑ６４のベースおよびトランジスタｑ６６のコレクタに接続された抵抗ｒ６４とから構成される。
The Cherry-Hooper type
抵抗ｒ６１，ｒ６２の値は７５Ω、抵抗ｒ６３，ｒ６４の値は２５０Ωであり、平衡時に抵抗ｒ６１，ｒ６２，ｒ６３，ｒ６４に２ｍＡの電流が流れるようにＣｈｅｒｒｙ−Ｈｏｏｐｅｒ型差動アンプ７が設計されている。本差動アンプ７を構成するトランジスタｑ６１〜ｑ６６についてもコレクタ電流２ｍＡ時のベース−エミッタ間オン電圧は０．９５Ｖである。
The values of the resistors r61 and r62 are 75Ω, the values of the resistors r63 and r64 are 250Ω, and the Cherry-Hooper type
以上の設定・設計、およびトランジスタのベース−エミッタ間オン電圧が０．９５Ｖであることから、トランジスタｑ６１，ｑ６２のコレクタであるノードｎ６１，ｎ６２の電位は＋１．７Ｖ、トランジスタｑ６３，ｑ６４のエミッタであるノードｎ６３，ｎ６４の電位は＋１．８５Ｖ、差動信号出力端子であるノードｎ６５，ｎ６６の電位は＋２．８Ｖとなる。また、差動信号を受けるトランジスタｑ６１，ｑ６２のコレクタ−ベース間電圧が＋０．２Ｖ（コレクタの電位がベースの電位より０．２Ｖ高い）確保されるように、差動信号入力端子ＩＴ４，ＩＣ４の電位を＋１．５Ｖに設定している。Ｃｈｅｒｒｙ−Ｈｏｏｐｅｒ型差動アンプ７は、トランジスタｑ６３，ｑ６４を介して得られる負帰還効果により、高速・高周波動作を可能としているアンプである。
Since the above-described setting and design and the base-emitter on-voltage of the transistor is 0.95V, the potentials of the nodes n61 and n62, which are the collectors of the transistors q61 and q62, are + 1.7V and the emitters of the transistors q63 and q64 are the emitters. The potentials of certain nodes n63 and n64 are + 1.85V, and the potentials of nodes n65 and n66 which are differential signal output terminals are + 2.8V. Further, the differential signal input terminals IT4 and IC4 have a collector-base voltage of + 0.2V (collector potential is 0.2V higher than the base potential) of the transistors q61 and q62 receiving the differential signal. The potential is set to + 1.5V. The Cherry-Hooper type
本実施の形態の差動アンプ接続回路であるエミッタフォロワ６は、ベースがエミッタフォロワ６の正相信号入力端子に接続され、コレクタが電源電圧ＶＣＣに接続されたトランジスタｑ７１と、ベースがエミッタフォロワ６の逆相信号入力端子に接続され、コレクタが電源電圧ＶＣＣに接続されたトランジスタｑ７２と、一端がトランジスタｑ７１のエミッタに接続され、他端がエミッタフォロワ６の正相信号出力端子ＯＴに接続された抵抗ｒ７１と、一端が正相信号出力端子ＯＴに接続され、他端が電源電圧ＶＥＥに接続された抵抗ｒ７２と、一端がトランジスタｑ７２のエミッタに接続され、他端がエミッタフォロワ６の逆相信号出力端子ＯＣに接続された抵抗ｒ７３と、一端が逆相信号出力端子ＯＣに接続され、他端が電源電圧ＶＥＥに接続された抵抗ｒ７４と、一端がトランジスタｑ７１のエミッタに接続され、他端が正相信号出力端子ＯＴに接続された容量ｃ７１と、一端がトランジスタｑ７２のエミッタに接続され、他端が逆相信号出力端子ＯＣに接続された容量ｃ７２とから構成される。 The emitter follower 6 which is the differential amplifier connection circuit of the present embodiment has a transistor q71 whose base is connected to the positive phase signal input terminal of the emitter follower 6 and whose collector is connected to the power supply voltage VCC, and whose base is the emitter follower 6. The transistor q72 has a collector connected to the power supply voltage VCC, one end connected to the emitter of the transistor q71, and the other end connected to the positive phase signal output terminal OT of the emitter follower 6. A resistor r71, one end connected to the positive phase signal output terminal OT, the other end connected to the power supply voltage VEE, one end connected to the emitter of the transistor q72, and the other end to the negative phase signal of the emitter follower 6. The resistor r73 connected to the output terminal OC, one end connected to the negative phase signal output terminal OC, and the other end to the power supply voltage VEE. The connected resistor r74, one end connected to the emitter of the transistor q71, the other end connected to the positive phase signal output terminal OT, one end connected to the emitter of the transistor q72, and the other end to the negative phase signal. And a capacitor c72 connected to the output terminal OC.
エミッタフォロワ６の正相信号入力端子（トランジスタｑ７１のベース）は、差動アンプ５の正相信号出力端子（ノードｎ５１）と接続され、エミッタフォロワ６の逆相信号入力端子（トランジスタｑ７２のベース）は、差動アンプ５の逆相信号出力端子（ノードｎ５２）と接続される。エミッタフォロワ６の正相信号出力端子ＯＴは、Ｃｈｅｒｒｙ−Ｈｏｏｐｅｒ型差動アンプ７の正相信号入力端子ＩＴ４と接続され、エミッタフォロワ６の逆相信号出力端子ＯＣは、Ｃｈｅｒｒｙ−Ｈｏｏｐｅｒ型差動アンプ７の逆相信号入力端子ＩＣ４と接続される。
The positive phase signal input terminal (base of the transistor q71) of the emitter follower 6 is connected to the positive phase signal output terminal (node n51) of the
ここで、平衡時に抵抗ｒ７１〜ｒ７４には１ｍＡの電流が流れるようにエミッタフォロワ６が設計されている。第１の実施の形態および第２の実施の形態においては、エミッタフォロワ２を流れる電流は２ｍＡであったが、本実施の形態では低消費電流動作を指向し１ｍＡに設定・設計されている。トランジスタｑ７１，ｑ７２のコレクタ電流１ｍＡ時のベース−エミッタ間オン電圧は０．９Ｖである。第１の実施の形態および第２の実施の形態の場合と比較して、エミッタフォロワ６を構成するトランジスタｑ７１，ｑ７２のコレクタ電流が半分になり、その結果としてベース−エミッタ間オン電圧が０．０５Ｖ低下している。
Here, the emitter follower 6 is designed so that a current of 1 mA flows through the resistors r71 to r74 at equilibrium. In the first embodiment and the second embodiment, the current flowing through the
以上から、トランジスタｑ７１，ｑ７２のエミッタの電位（ノードｎ７１，ｎ７２の電位）は、ベースの電位（ノードｎ５１，ｎ５２の電位）２．８Ｖから０．９Ｖ低下した１．９Ｖとなっている。ここで、後段のＣｈｅｒｒｙ−Ｈｏｏｐｅｒ型差動アンプ７の入力電位が＋１．５Ｖであることから、本エミッタフォロワ６の出力電位も＋１．５Ｖである必要がある。エミッタフォロワ６の出力電位はノードｎ７１，ｎ７２の電位から抵抗ｒ７１，ｒ７３の電位降下分だけ低下した電位となることから、抵抗ｒ７１，ｒ７３の電位降下分を０．４Ｖとすることで、本エミッタフォロワ６の出力電位は＋１．５Ｖとなる。
From the above, the emitter potentials of the transistors q71 and q72 (the potentials of the nodes n71 and n72) are 1.9V, which is 0.9V lower than the base potential (the potentials of the nodes n51 and n52) of 2.8V. Here, since the input potential of the later-stage Cherry-Hooper type
抵抗ｒ７１，ｒ７３を流れる電流が１ｍＡで、得たい電位降下分が０．４Ｖであるので、抵抗ｒ７１，ｒ７３の値として０．４Ｖ／１ｍＡ＝４００Ωが設定されている。また、抵抗ｒ７１，ｒ７３と並列に接続されている容量ｃ７１，ｃ７２は、第１の実施の形態および第２の実施の形態と同様に、高周波になるほどエミッタフォロワ６の出力インピーダンスを低下させて、高周波領域におけるエミッタフォロワ６のＣｈｅｒｒｙ−Ｈｏｏｐｅｒ型差動アンプ７に対する入力駆動パワーを上昇させるための容量である。
Since the current flowing through the resistors r71 and r73 is 1 mA and the potential drop to be obtained is 0.4 V, the value of the resistors r71 and r73 is set to 0.4 V / 1 mA = 400Ω. Also, the capacitors c71 and c72 connected in parallel with the resistors r71 and r73 reduce the output impedance of the emitter follower 6 as the frequency becomes higher, as in the first and second embodiments. This is a capacitance for increasing the input drive power to the Cherry-Hooper type
以上のように、本実施の形態のエミッタフォロワ６は、後段のＣｈｅｒｒｙ−Ｈｏｏｐｅｒ型差動アンプ７が必要とする入力電位を出力電位として有することで後段のＣｈｅｒｒｙ−Ｈｏｏｐｅｒ型差動アンプ７との接続を可能とすると同時に、特に高周波領域で必要となる、Ｃｈｅｒｒｙ−Ｈｏｏｐｅｒ型差動アンプ７に対する入力駆動パワーを損なうことなく提供する。また、前段の差動アンプ５およびエミッタフォロワ６が第１の実施の形態と同様の高速・高周波動作を実現し、後段のＣｈｅｒｒｙ−Ｈｏｏｐｅｒ型差動アンプ７がより高速・高周波動作可能な構成であることから、本実施の形態の差動アンプ回路によれば、第１の実施の形態と同等以上の高速・高周波動作が可能となる。
As described above, the emitter follower 6 according to the present embodiment has the input potential required by the later-stage Cherry-Hooper type
更に、本実施の形態においても、図８に示したような緩衝差動アンプ２０３およびエミッタフォロワ２０４の追加を必要としない。よって、本実施の形態においても、図８の従来例で顕在化する消費電力の増大および温度変動時や電源電圧変動時の利得変動量の増大といった問題を解決することができる。図８の従来例と比較して、本実施の形態において温度変動時や電源電圧変動時の利得変動量の増大が抑えられるのは、緩衝差動アンプ２０３を追加しないため、緩衝差動アンプ２０３の利得変動量が重畳されないためである。
Furthermore, in this embodiment, it is not necessary to add the buffer differential amplifier 203 and the
なお、本発明は、第１〜第３の実施の形態の構成に限るものではなく、第１〜第３の実施の形態を適宜組み合わせてもよいことは言うまでもない。 The present invention is not limited to the configurations of the first to third embodiments, and it goes without saying that the first to third embodiments may be appropriately combined.
本発明は、高速・高周波で動作する複数の差動アンプ間を接続する技術に適用することができる。 The present invention can be applied to a technique for connecting a plurality of differential amplifiers operating at high speed and high frequency.
１，３…ギルバートセル型差動アンプ、２，６…エミッタフォロワ、４…カスコード型差動アンプ、５…差動アンプ、７…Ｃｈｅｒｒｙ−Ｈｏｏｐｅｒ型差動アンプ、ｑ１１〜ｑ１６，ｑ２１〜ｑ２６，ｑ３１，ｑ３２，ｑ４１〜ｑ４４，ｑ５１，ｑ５２，ｑ６１〜ｑ６４，ｑ７１，ｑ７２…トランジスタ、Ｉ１１，Ｉ１２，Ｉ２１，Ｉ２２，Ｉ４１，Ｉ４２，Ｉ５１，Ｉ５２，Ｉ６１，Ｉ６２…電流源、ｒ１１〜ｒ１３，ｒ２１〜ｒ２３，ｒ３１〜ｒ３４，ｒ４１〜ｒ４３，ｒ５１〜ｒ５３，ｒ６１〜ｒ６４，ｒ７１〜ｒ７４…抵抗、ｃ３１，ｃ３２，ｃ７１，ｃ７２…容量。
DESCRIPTION OF
Claims (7)
第２のエミッタフォロワとを備え、
前記第１のエミッタフォロワは、
ベースが正相信号入力端子に接続され、コレクタが第１の電源電圧に接続された第１のトランジスタと、
一端が前記第１のトランジスタのエミッタに接続され、他端が正相信号出力端子に接続された第１の抵抗と、
一端が前記正相信号出力端子に接続され、他端が第２の電源電圧に接続された第２の抵抗と、
前記第１の抵抗と並列に接続される第１の容量とから構成され、
前記第２のエミッタフォロワは、
ベースが逆相信号入力端子に接続され、コレクタが第１の電源電圧に接続された第２のトランジスタと、
一端が前記第２のトランジスタのエミッタに接続され、他端が逆相信号出力端子に接続された第３の抵抗と、
一端が前記逆相信号出力端子に接続され、他端が第２の電源電圧に接続された第４の抵抗と、
前記第３の抵抗と並列に接続される第２の容量とから構成されることを特徴とする差動アンプ接続回路。 A first emitter follower;
A second emitter follower,
The first emitter follower is:
A first transistor having a base connected to a positive phase signal input terminal and a collector connected to a first power supply voltage;
A first resistor having one end connected to the emitter of the first transistor and the other end connected to the positive-phase signal output terminal;
A second resistor having one end connected to the positive phase signal output terminal and the other end connected to a second power supply voltage;
A first capacitor connected in parallel with the first resistor;
The second emitter follower is:
A second transistor having a base connected to the negative-phase signal input terminal and a collector connected to the first power supply voltage;
A third resistor having one end connected to the emitter of the second transistor and the other end connected to the negative-phase signal output terminal;
A fourth resistor having one end connected to the negative-phase signal output terminal and the other end connected to a second power supply voltage;
A differential amplifier connection circuit comprising: a second capacitor connected in parallel with the third resistor.
第２の差動アンプと、
前記第１の差動アンプと前記第２の差動アンプとの間を接続する、請求項１記載の差動アンプ接続回路とを備えることを特徴とする差動アンプ回路。 A first differential amplifier;
A second differential amplifier;
The differential amplifier circuit comprising: the differential amplifier connection circuit according to claim 1, wherein the differential amplifier connection circuit connects the first differential amplifier and the second differential amplifier.
前記第１の差動アンプは、ギルバートセル型差動アンプであり、
ベースが利得制御端子に接続され、コレクタが第１の差動アンプの逆相信号出力端子、正相信号出力端子に接続された上部差動対を構成する第３、第４のトランジスタと、
ベースが利得制御端子に接続され、コレクタが第１の差動アンプの逆相信号出力端子、正相信号出力端子に接続された上部差動対を構成する第５、第６のトランジスタと、
ベースが第１の差動アンプの正相信号入力端子、逆相信号入力端子に接続され、コレクタが前記第３、第４のトランジスタのエミッタ、前記第５、第６のトランジスタのエミッタに接続された下部差動対を構成する第７、第８のトランジスタと、
一端が前記第７のトランジスタのエミッタに接続され、他端が第２の電源電圧に接続された第１の電流源と、
一端が前記第８のトランジスタのエミッタに接続され、他端が第２の電源電圧に接続された第２の電流源と、
一端が第１の電源電圧に接続され、他端が前記第３、第５のトランジスタのコレクタに接続された第５の抵抗と、
一端が第１の電源電圧に接続され、他端が前記第４、第６のトランジスタのコレクタに接続された第６の抵抗と、
一端が前記第７のトランジスタのエミッタに接続され、他端が前記８のトランジスタのエミッタに接続された第７の抵抗とから構成されることを特徴とする差動アンプ回路。 The differential amplifier circuit according to claim 2,
The first differential amplifier is a Gilbert cell differential amplifier;
Third and fourth transistors constituting an upper differential pair having a base connected to the gain control terminal and a collector connected to the negative-phase signal output terminal and the positive-phase signal output terminal of the first differential amplifier;
Fifth and sixth transistors constituting an upper differential pair having a base connected to the gain control terminal and a collector connected to the negative-phase signal output terminal and the positive-phase signal output terminal of the first differential amplifier;
The base is connected to the positive phase signal input terminal and the negative phase signal input terminal of the first differential amplifier, and the collector is connected to the emitters of the third and fourth transistors and the emitters of the fifth and sixth transistors. Seventh and eighth transistors constituting the lower differential pair;
A first current source having one end connected to the emitter of the seventh transistor and the other end connected to a second power supply voltage;
A second current source having one end connected to the emitter of the eighth transistor and the other end connected to a second power supply voltage;
A fifth resistor having one end connected to the first power supply voltage and the other end connected to the collectors of the third and fifth transistors;
A sixth resistor having one end connected to the first power supply voltage and the other end connected to the collectors of the fourth and sixth transistors;
And a seventh resistor having one end connected to the emitter of the seventh transistor and the other end connected to the emitter of the eighth transistor.
前記第１の差動アンプは、
ベースが第１の差動アンプの正相信号入力端子、逆相信号入力端子に接続され、コレクタが第１の差動アンプの逆相信号出力端子、正相信号出力端子に接続された差動対を構成する第３、第４のトランジスタと、
一端が前記第３のトランジスタのエミッタに接続され、他端が第２の電源電圧に接続された第１の電流源と、
一端が前記第４のトランジスタのエミッタに接続され、他端が第２の電源電圧に接続された第２の電流源と、
一端が第１の電源電圧に接続され、他端が前記第３のトランジスタのコレクタに接続された第５の抵抗と、
一端が第１の電源電圧に接続され、他端が前記第４のトランジスタのコレクタに接続された第６の抵抗と、
一端が前記第３のトランジスタのエミッタに接続され、他端が前記第４のトランジスタのエミッタに接続された第７の抵抗とから構成されることを特徴とする差動アンプ回路。 The differential amplifier circuit according to claim 2,
The first differential amplifier is:
A differential whose base is connected to the positive phase signal input terminal and negative phase signal input terminal of the first differential amplifier, and whose collector is connected to the negative phase signal output terminal and positive phase signal output terminal of the first differential amplifier Third and fourth transistors constituting a pair;
A first current source having one end connected to the emitter of the third transistor and the other end connected to a second power supply voltage;
A second current source having one end connected to the emitter of the fourth transistor and the other end connected to a second power supply voltage;
A fifth resistor having one end connected to the first power supply voltage and the other end connected to the collector of the third transistor;
A sixth resistor having one end connected to the first power supply voltage and the other end connected to the collector of the fourth transistor;
A differential amplifier circuit comprising: a seventh resistor having one end connected to the emitter of the third transistor and the other end connected to the emitter of the fourth transistor.
前記第２の差動アンプは、ギルバートセル型差動アンプであり、
ベースが利得制御端子に接続され、コレクタが第２の差動アンプの逆相信号出力端子、正相信号出力端子に接続された上部差動対を構成する第９、第１０のトランジスタと、
ベースが利得制御端子に接続され、コレクタが第２の差動アンプの逆相信号出力端子、正相信号出力端子に接続された上部差動対を構成する第１１、第１２のトランジスタと、
ベースが第２の差動アンプの正相信号入力端子、逆相信号入力端子に接続され、コレクタが前記第９、第１０のトランジスタのエミッタ、前記第１１、第１２のトランジスタのエミッタに接続された下部差動対を構成する第１３、第１４のトランジスタと、
一端が前記第１３のトランジスタのエミッタに接続され、他端が第２の電源電圧に接続された第３の電流源と、
一端が前記第１４のトランジスタのエミッタに接続され、他端が第２の電源電圧に接続された第４の電流源と、
一端が第１の電源電圧に接続され、他端が前記第９、第１１のトランジスタのコレクタに接続された第８の抵抗と、
一端が第１の電源電圧に接続され、他端が前記第１０、第１２のトランジスタのコレクタに接続された第９の抵抗と、
一端が前記第１３のトランジスタのエミッタに接続され、他端が前記第１４のトランジスタのエミッタに接続された第１０の抵抗とから構成されることを特徴とする差動アンプ回路。 The differential amplifier circuit according to any one of claims 2 to 4,
The second differential amplifier is a Gilbert cell differential amplifier;
Ninth and tenth transistors constituting an upper differential pair having a base connected to the gain control terminal and a collector connected to the negative-phase signal output terminal and the positive-phase signal output terminal of the second differential amplifier;
Eleventh and twelfth transistors constituting an upper differential pair having a base connected to the gain control terminal and a collector connected to the negative-phase signal output terminal and the positive-phase signal output terminal of the second differential amplifier;
The base is connected to the positive phase signal input terminal and the negative phase signal input terminal of the second differential amplifier, and the collector is connected to the emitters of the ninth and tenth transistors and the emitters of the eleventh and twelfth transistors. Thirteenth and fourteenth transistors constituting the lower differential pair;
A third current source having one end connected to the emitter of the thirteenth transistor and the other end connected to a second power supply voltage;
A fourth current source having one end connected to the emitter of the fourteenth transistor and the other end connected to a second power supply voltage;
An eighth resistor having one end connected to the first power supply voltage and the other end connected to the collectors of the ninth and eleventh transistors;
A ninth resistor having one end connected to the first power supply voltage and the other end connected to the collectors of the tenth and twelfth transistors;
A differential amplifier circuit comprising: a tenth resistor having one end connected to the emitter of the thirteenth transistor and the other end connected to the emitter of the fourteenth transistor.
前記第２の差動アンプは、カスコード型差動アンプであり、
ベースが第２の差動アンプの正相信号入力端子、逆相信号入力端子に接続された下部差動対を構成する第９、第１０のトランジスタと、
ベースがバイアス端子に接続され、コレクタが第２の差動アンプの逆相信号出力端子、正相信号出力端子に接続され、エミッタが前記第９、第１０のトランジスタのコレクタに接続された上部差動対を構成する第１１、第１２のトランジスタと、
一端が前記第９のトランジスタのエミッタに接続され、他端が第２の電源電圧に接続された第３の電流源と、
一端が前記第１０のトランジスタのエミッタに接続され、他端が第２の電源電圧に接続された第４の電流源と、
一端が第１の電源電圧に接続され、他端が前記第１１のトランジスタのコレクタに接続された第８の抵抗と、
一端が第１の電源電圧に接続され、他端が前記第１２のトランジスタのコレクタに接続された第９の抵抗と、
一端が前記第９のトランジスタのエミッタに接続され、他端が前記第１０のトランジスタのエミッタに接続された第１０の抵抗とから構成されることを特徴とする差動アンプ回路。 The differential amplifier circuit according to any one of claims 2 to 4,
The second differential amplifier is a cascode differential amplifier;
Ninth and tenth transistors that form a lower differential pair whose base is connected to the positive-phase signal input terminal and the negative-phase signal input terminal of the second differential amplifier;
An upper difference in which the base is connected to the bias terminal, the collector is connected to the negative phase signal output terminal and the positive phase signal output terminal of the second differential amplifier, and the emitter is connected to the collectors of the ninth and tenth transistors. Eleventh and twelfth transistors constituting a dynamic pair;
A third current source having one end connected to the emitter of the ninth transistor and the other end connected to a second power supply voltage;
A fourth current source having one end connected to the emitter of the tenth transistor and the other end connected to a second power supply voltage;
An eighth resistor having one end connected to the first power supply voltage and the other end connected to the collector of the eleventh transistor;
A ninth resistor having one end connected to the first power supply voltage and the other end connected to the collector of the twelfth transistor;
A differential amplifier circuit comprising: a tenth resistor having one end connected to the emitter of the ninth transistor and the other end connected to the emitter of the tenth transistor.
前記第２の差動アンプは、Ｃｈｅｒｒｒｙ−Ｈｏｏｐｅｒ型差動アンプであり、
ベースが第２の差動アンプの正相信号入力端子、逆相信号入力端子に接続された下部差動対を構成する第９、第１０のトランジスタと、
ベースが第２の差動アンプの正相信号出力端子、逆相信号出力端子に接続され、コレクタが第１の電源電圧に接続された上部差動対を構成する第１１、第１２のトランジスタと、
ベースが前記第９、第１０のトランジスタのコレクタに接続され、コレクタが第２の差動アンプの正相信号出力端子、逆相信号出力端子に接続された中部差動対を構成する第１３、第１４のトランジスタと、
一端が前記第９、第１０のトランジスタのエミッタに接続され、他端が第２の電源電圧に接続された第３の電流源と、
一端が前記第１３、第１４のトランジスタのエミッタに接続され、他端が第２の電源電圧に接続された第４の電流源と、
一端が前記第１１のトランジスタのエミッタに接続され、他端が前記第９のトランジスタのコレクタおよび前記第１３のトランジスタのベースに接続された第８の抵抗と、
一端が第１２のトランジスタのエミッタに接続され、他端が前記第１０のトランジスタのコレクタおよび前記第１４のトランジスタのベースに接続された第９の抵抗と、
一端が第１の電源電圧に接続され、他端が前記第１１のトランジスタのベースおよび前記第１３のトランジスタのコレクタに接続された第１０の抵抗と、
一端が第１の電源電圧に接続され、他端が前記第１２のトランジスタのベースおよび前記第１４のトランジスタのコレクタに接続された第１１の抵抗とから構成されることを特徴とする差動アンプ回路。 The differential amplifier circuit according to any one of claims 2 to 4,
The second differential amplifier is a Cherry-Hooper type differential amplifier,
Ninth and tenth transistors that form a lower differential pair whose base is connected to the positive-phase signal input terminal and the negative-phase signal input terminal of the second differential amplifier;
Eleventh and twelfth transistors constituting an upper differential pair having a base connected to the positive phase signal output terminal and the negative phase signal output terminal of the second differential amplifier and a collector connected to the first power supply voltage; ,
A thirteenth, constituting a middle differential pair having a base connected to the collectors of the ninth and tenth transistors and a collector connected to the positive phase signal output terminal and the negative phase signal output terminal of the second differential amplifier. A fourteenth transistor;
A third current source having one end connected to the emitters of the ninth and tenth transistors and the other end connected to a second power supply voltage;
A fourth current source having one end connected to the emitters of the thirteenth and fourteenth transistors and the other end connected to a second power supply voltage;
An eighth resistor having one end connected to the emitter of the eleventh transistor and the other end connected to the collector of the ninth transistor and the base of the thirteenth transistor;
A ninth resistor having one end connected to the emitter of the twelfth transistor and the other end connected to the collector of the tenth transistor and the base of the fourteenth transistor;
A tenth resistor having one end connected to the first power supply voltage and the other end connected to the base of the eleventh transistor and the collector of the thirteenth transistor;
A differential amplifier having one end connected to the first power supply voltage and the other end connected to the base of the twelfth transistor and the collector of the fourteenth transistor circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012213560A JP5469222B1 (en) | 2012-09-27 | 2012-09-27 | Differential amplifier connection circuit and differential amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2012213560A JP5469222B1 (en) | 2012-09-27 | 2012-09-27 | Differential amplifier connection circuit and differential amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP5469222B1 JP5469222B1 (en) | 2014-04-16 |
| JP2014068291A true JP2014068291A (en) | 2014-04-17 |
Family
ID=50744263
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|---|---|---|---|
| JP2012213560A Active JP5469222B1 (en) | 2012-09-27 | 2012-09-27 | Differential amplifier connection circuit and differential amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5469222B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110191254B (en) * | 2019-05-17 | 2023-10-31 | 东莞康佳电子有限公司 | Gain circuit based on ultra-high definition video signal processing |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02280408A (en) * | 1989-04-21 | 1990-11-16 | Hitachi Ltd | Amplifier circuit |
| JPH06224652A (en) * | 1993-01-26 | 1994-08-12 | Toshiba Corp | Optical reception circuit |
| JPH10247831A (en) * | 1997-03-03 | 1998-09-14 | Nippon Telegr & Teleph Corp <Ntt> | Amplifier circuit |
| JP2010232767A (en) * | 2009-03-26 | 2010-10-14 | Nippon Telegr & Teleph Corp <Ntt> | Differential driving circuit |
| JP2010272919A (en) * | 2009-05-19 | 2010-12-02 | Nippon Telegr & Teleph Corp <Ntt> | Driver circuit |
| JP2011124711A (en) * | 2009-12-09 | 2011-06-23 | Yokogawa Electric Corp | Optical receiver |
-
2012
- 2012-09-27 JP JP2012213560A patent/JP5469222B1/en active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH02280408A (en) * | 1989-04-21 | 1990-11-16 | Hitachi Ltd | Amplifier circuit |
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| JP2010232767A (en) * | 2009-03-26 | 2010-10-14 | Nippon Telegr & Teleph Corp <Ntt> | Differential driving circuit |
| JP2010272919A (en) * | 2009-05-19 | 2010-12-02 | Nippon Telegr & Teleph Corp <Ntt> | Driver circuit |
| JP2011124711A (en) * | 2009-12-09 | 2011-06-23 | Yokogawa Electric Corp | Optical receiver |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5469222B1 (en) | 2014-04-16 |
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