JP2014056972A - Electrostatic breakdown protection circuit and semiconductor integrated circuit - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To protect a prescribed internal circuit disposed on an SOI substrate from electrostatic breakdown regardless of a positive or negative electrostatic surge.SOLUTION: An electrostatic breakdown protection circuit is provided on an SOI substrate 20 equipped with a first transistor TH operating on a first operating voltage and a second transistor TL operating on a second operating voltage lower than the first operating voltage and comprises at least the second transistor. The electrostatic breakdown protection circuit is configured so that resistance values of a source 1L and a drain 6L of the second transistor become smaller than resistance values of a source 1H and a drain 6H of the first transistor. Sources and drains of a plurality of second transistors are connected in series with each other at least between an input terminal and a ground terminal, between an output terminal and a ground terminal, or between a power terminal and a ground terminal.

Description

本発明は、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に配置される静電破壊保護回路及びこれを備える半導体集積回路等に関する。   The present invention relates to an electrostatic breakdown protection circuit disposed on, for example, an SOI (Silicon On Insulator) substrate, a semiconductor integrated circuit including the same, and the like.

近年、電子機器の低消費電力化、高性能化、及び小型化を実現するため、ＳＯＩ基板を使用する半導体集積回路等の開発が盛んに進められている。例えば、ＳＯＩ基板の絶縁膜（以下、「ＢＯＸ層」という。）上の半導体層（以下、「ＳＯＩ層」という。）を薄膜化し、トランジスタのドレインやソース拡散層をＢＯＸ層に到達させる構造がある。この構造により、接合面積を削減し接合容量を低減し、低消費電力化することができる。また、ＳＯＩ基板を用いることで、高電圧動作が必要な半導体素子における高温時の接合リークを低減でき、個々の半導体素子が酸化膜などで絶縁分離している。よって、ラッチアップフリーなどの利点も生かし、レイアウトの縮小にも貢献することができる。   In recent years, in order to realize low power consumption, high performance, and miniaturization of electronic devices, development of semiconductor integrated circuits using an SOI substrate has been actively promoted. For example, a structure in which a semiconductor layer (hereinafter referred to as “SOI layer”) on an insulating film (hereinafter referred to as “BOX layer”) of an SOI substrate is thinned so that the drain and source diffusion layers of the transistor reach the BOX layer. is there. With this structure, the junction area can be reduced, the junction capacitance can be reduced, and the power consumption can be reduced. Further, by using an SOI substrate, junction leakage at a high temperature in a semiconductor element that requires high voltage operation can be reduced, and each semiconductor element is insulated and separated by an oxide film or the like. Therefore, the advantages such as latch-up free can also be utilized and the layout can be reduced.

ＳＯＩ基板を用いる半導体装置、特に電界効果型トランジスタ（以下、「ＭＯＳトランジスタ」という。）による集積回路等において、人体や他のデバイスから発生する静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）に対し、内部回路を保護することが検討されている。   In an integrated circuit using a SOI substrate, particularly an integrated circuit using a field effect transistor (hereinafter referred to as a “MOS transistor”), an internal circuit is provided for electrostatic discharge (ESD) generated from a human body or other devices. Protecting is being considered.

静電気放電（ＥＳＤ）から内部回路を保護する構造及び方法には様々なものがある。例えば、バルク基板に形成される一般的なＭＯＳトランジスタにおいては、ゲートとソースとウェル拡散層を共通としてドレインに静電気サージが印加される構造を備える静電破壊保護素子等がある。Ｎチャンネル（Ｎｃｈ）トランジスタを例にすると、正の静電気サージに場合には、ドレインとウェル拡散層との接合のブレイクダウンの後、バイポーラアクションを伴い電流増幅された大電流がソース側に放電される。大電流は内部回路を迂回するため、静電気サージによる高電圧が内部回路に与えられることを防止できる。また、負の静電気サージに場合には、寄生ダイオードの順方向動作によってウェル拡散層を介して放電される。そのため、ある程度の接合幅があれば電圧上昇もなく、高電圧が内部回路に与えられることを防止できる。   There are a variety of structures and methods for protecting internal circuitry from electrostatic discharge (ESD). For example, in a general MOS transistor formed on a bulk substrate, there is an electrostatic breakdown protection element having a structure in which an electrostatic surge is applied to a drain with a common gate, source, and well diffusion layer. Taking an N-channel (Nch) transistor as an example, in the case of a positive electrostatic surge, after the breakdown of the junction between the drain and well diffusion layer, a large current amplified with a bipolar action is discharged to the source side. The Since the large current bypasses the internal circuit, high voltage due to electrostatic surge can be prevented from being applied to the internal circuit. In the case of a negative electrostatic surge, the parasitic diode is discharged through the well diffusion layer by the forward operation. Therefore, if there is a certain junction width, there is no increase in voltage and it is possible to prevent a high voltage from being applied to the internal circuit.

ところで、高電圧用のＭＯＳトランジスタは、ＢＯＸ層上のＳＯＩ層（シリコン層）にトランジスタを形成する。形成された高電圧用のＭＯＳトランジスタのソース及びドレインの深さは、ＳＯＩ層の厚さで制限される。そのため、ＳＯＩ基板に形成される高電圧用のＭＯＳトランジスタのソース及びドレインは、バルク基板に形成される高電圧用ＭＯＳトランジスタのそれと比較して浅くなる。また、高電圧化のためにドレインとボディとの接合の耐圧を大きくするためには、ドレインの不純物濃度を下げる必要があり、ドレインの抵抗は、ドレイン拡散の深さの制限が伴う。そのため、ＳＯＩ基板の高耐圧用のＭＯＳトランジスタは、バルク基板での高耐圧用のＭＯＳトランジスタと比較して、高抵抗となる。   By the way, a high-voltage MOS transistor forms a transistor in an SOI layer (silicon layer) on a BOX layer. The depth of the source and drain of the formed high-voltage MOS transistor is limited by the thickness of the SOI layer. Therefore, the source and drain of the high voltage MOS transistor formed on the SOI substrate are shallower than that of the high voltage MOS transistor formed on the bulk substrate. In order to increase the breakdown voltage of the junction between the drain and the body in order to increase the voltage, it is necessary to lower the impurity concentration of the drain, and the drain resistance is accompanied by a limitation on the depth of drain diffusion. Therefore, the high breakdown voltage MOS transistor on the SOI substrate has a higher resistance than the high breakdown voltage MOS transistor on the bulk substrate.

高電圧用ＭＯＳトランジスタを用いて、バルク基板と同様の構成の静電破壊保護素子を適用すると、正の静電気サージの場合、バイポーラアクションによる電流増幅した大電流により、高電圧用ＭＯＳトランジスタのドレインは瞬時に熱破壊してしまった。また、同様の構成において、負の静電気サージの場合、寄生ダイオードによる順方向動作で放電するので熱破壊はしにくい。しかしながら、この場合でも、ボディの引き出しのためのオーミックボディ領域をゲート電極と接する一部にしか設けられないため、電流経路が制限された。このように、負の静電気サージの場合、大電流である静電気サージの電流を放電しきれないために電圧が上昇し、内部回路が破壊される。   If an electrostatic breakdown protection element having the same configuration as that of the bulk substrate is applied using a high voltage MOS transistor, the positive voltage surge causes a large current amplified by a bipolar action to cause the drain of the high voltage MOS transistor to The heat was destroyed instantly. Further, in the same configuration, in the case of a negative electrostatic surge, since it is discharged by a forward operation by a parasitic diode, it is difficult to cause thermal destruction. However, even in this case, since the ohmic body region for extracting the body can be provided only in a part in contact with the gate electrode, the current path is limited. In this way, in the case of a negative electrostatic surge, since the electrostatic surge current, which is a large current, cannot be completely discharged, the voltage rises and the internal circuit is destroyed.

このように、ＳＯＩ基板を用いる内部回路に適用する静電破壊保護回路のＭＯＳトランジスタ素子では、バルク基板を用いるそれと比較して、正及び負の静電気サージに対して不利であった。この問題は、特に、例えば比較的薄膜のＳＯＩ層を用いる場合等により顕著となる。   As described above, the MOS transistor element of the electrostatic breakdown protection circuit applied to the internal circuit using the SOI substrate is disadvantageous against positive and negative electrostatic surges as compared with that using the bulk substrate. This problem becomes particularly noticeable when, for example, a relatively thin SOI layer is used.

本発明の目的は、以上の問題を解決し、ＳＯＩ基板に配置される所定の内部回路を正及び負の静電気サージにかかわらず静電破壊から保護することにある。   An object of the present invention is to solve the above problems and to protect a predetermined internal circuit arranged on an SOI substrate from electrostatic breakdown regardless of positive and negative electrostatic surges.

本発明の一態様に係る静電破壊保護回路は、第１動作電圧で動作する第１トランジスタと前記第１動作電圧よりも低い第２動作電圧で動作する第２トランジスタとが搭載されたＳＯＩ基板上に設けられ、少なくとも前記第２トランジスタを備えた静電破壊保護回路であって、前記静電破壊保護回路は、第２トランジスタのソース及びドレインの抵抗値が、前記第１トランジスタのソース及びドレインの抵抗値よりも低くなるように構成され、入力端子と接地端子との間、出力端子と接地端子との間、電源端子と接地端子との間、のいずれか一つの間に、複数の前記第２トランジスタのソース及びドレインが互いに直列接続されることを特徴とする。   An electrostatic breakdown protection circuit according to an aspect of the present invention includes an SOI substrate on which a first transistor that operates at a first operating voltage and a second transistor that operates at a second operating voltage lower than the first operating voltage are mounted. An electrostatic breakdown protection circuit provided at least with the second transistor, wherein the resistance value of the source and drain of the second transistor is the source and drain of the first transistor. Is configured to be lower than the resistance value, and between the input terminal and the ground terminal, between the output terminal and the ground terminal, between the power supply terminal and the ground terminal, a plurality of the above The source and drain of the second transistor are connected in series with each other.

上記構成によれば、ＳＯＩ基板に配置される所定の内部回路を正及び負の静電気サージにかかわらず静電破壊から保護できる。   According to the above configuration, a predetermined internal circuit arranged on the SOI substrate can be protected from electrostatic breakdown regardless of positive and negative electrostatic surges.

（ａ）は本発明の基本構成に係る高電圧用ＭＯＳトランジスタＴＨの平面図、（ｂ）は本発明の基本構成に係る低電圧用ＭＯＳトランジスタＴＬの平面図である。(A) is a plan view of a high-voltage MOS transistor TH according to the basic configuration of the present invention, and (b) is a plan view of a low-voltage MOS transistor TL according to the basic configuration of the present invention. （ａ）は図１（ａ）のＩａ−Ｉａに沿った断面図、（ｂ）は図１（ｂ）のＩｂ−Ｉｂに沿った断面図である。(A) is sectional drawing which followed Ia-Ia of Drawing 1 (a), and (b) is a sectional view which followed Ib-Ib of Drawing 1 (b). 図１（ｂ）の静電破壊保護回路に使用する低電圧用ＭＯＳトランジスタＴＬの結線関係を示す回路図である。It is a circuit diagram which shows the connection relation of the low voltage MOS transistor TL used for the electrostatic breakdown protection circuit of FIG.1 (b). 図１（ｂ）の静電破壊保護回路Ｅ１の回路図である。It is a circuit diagram of the electrostatic breakdown protection circuit E1 of FIG.1 (b). 図１（ｂ）の静電破壊保護回路Ｅ２の回路図である。It is a circuit diagram of the electrostatic breakdown protection circuit E2 of FIG.1 (b). 図３の低電圧用ＭＯＳトランジスタＴＬの正電圧及び負電圧のＴＬＰ測定結果を示す図である。It is a figure which shows the TLP measurement result of the positive voltage of the low voltage MOS transistor TL of FIG. 3, and a negative voltage. 図３の低電圧用ＭＯＳトランジスタＴＬの正電圧時及び負電圧時におけるサージ電圧経路を示す平面図である。FIG. 4 is a plan view showing a surge voltage path at the time of positive voltage and negative voltage of the low voltage MOS transistor TL of FIG. 3. 本発明の第１の実施形態に係る静電破壊保護回路Ｅ１−１〜Ｅ１−３が適用された半導体集積回路の回路図である。1 is a circuit diagram of a semiconductor integrated circuit to which electrostatic discharge protection circuits E1-1 to E1-3 according to a first embodiment of the present invention are applied. 本発明の第２の実施形態に係る静電破壊保護回路Ｅ２−１〜Ｅ２−３が適用された半導体集積回路の回路図である。It is a circuit diagram of the semiconductor integrated circuit to which the electrostatic breakdown protection circuits E2-1 to E2-3 according to the second embodiment of the present invention are applied. 本発明の第３の実施形態に係る静電破壊保護回路の平面図である。It is a top view of the electrostatic breakdown protection circuit which concerns on the 3rd Embodiment of this invention. 図１０Ａ中のＸＡ−ＸＡに沿った断面図である。It is sectional drawing along XA-XA in FIG. 10A. 図１０Ａの静電破壊保護回路の等価回路図である。FIG. 10B is an equivalent circuit diagram of the electrostatic breakdown protection circuit of FIG. 10A. 本発明の第４の実施形態に係る静電破壊保護回路の平面図である。It is a top view of the electrostatic breakdown protection circuit which concerns on the 4th Embodiment of this invention. 図１１Ａ中のＸＩＡ−ＸＩＡに沿った断面図である。It is sectional drawing which followed XIA-XIA in FIG. 11A.

（基本構成）
図１（ａ）は本発明の基本構成に係る高電圧用ＭＯＳトランジスタＴＨの平面図、図１（ｂ）は本発明の基本構成に係る低電圧用ＭＯＳトランジスタＴＬの平面図である。図２（ａ）は図１（ａ）のＩａ−Ｉａに沿った断面図、図２（ｂ）は図１（ｂ）のＩｂ−Ｉｂに沿った断面図である。 (Basic configuration)
FIG. 1A is a plan view of a high voltage MOS transistor TH according to the basic configuration of the present invention, and FIG. 1B is a plan view of a low voltage MOS transistor TL according to the basic configuration of the present invention. 2A is a cross-sectional view taken along line Ia-Ia in FIG. 1A, and FIG. 2B is a cross-sectional view taken along line Ib-Ib in FIG.

ここでは、部分空乏型であってＳＯＩ基板上に配置される高電圧用ＭＯＳトランジスタＴＨと、低電圧用ＭＯＳトランジスタＴＬとが混在された半導体装置に適用する静電破壊保護回路について説明する。ここで、「部分空乏型」とは、ゲートの仕事関数によりボディに形成される空乏層の少なくとも一部が、ボディを占有することをいう。これに対して、「完全空乏型」とは、ゲートの仕事関数によりボディに形成される空乏層の全部が、ボディを占有することをいう。   Here, an electrostatic breakdown protection circuit applied to a semiconductor device in which a high-voltage MOS transistor TH and a low-voltage MOS transistor TL that are partially depleted and arranged on an SOI substrate are mixed will be described. Here, the “partially depleted type” means that at least a part of a depletion layer formed in the body by the work function of the gate occupies the body. On the other hand, “fully depleted type” means that the entire depletion layer formed in the body by the work function of the gate occupies the body.

図１及び図２において、シリコン基板１０、ＢＯＸ層１７、及びＳＯＩ層（半導体層）１９を備えて構成されるＳＯＩ基板２０上に、高電圧用ＭＯＳトランジスタＴＨ、及び低電圧用ＭＯＳトランジスタＴＬが配置される。ＢＯＸ層１７の膜厚は、３０００ｎｍ程度である。ＳＯＩ層１９の膜厚は、５００ｎｍ程度であり、比較的薄膜である。この比較的薄膜なＳＯＩ層１９上に、高電圧用ＭＯＳトランジスタＴＨ、及び低電圧用ＭＯＳトランジスタＴＬの拡散層を形成することで、各拡散層がＢＯＸ層１７まで届くようにその深さが設定されて構成される。各拡散層の詳細については、後述する。   1 and 2, a high-voltage MOS transistor TH and a low-voltage MOS transistor TL are provided on an SOI substrate 20 including a silicon substrate 10, a BOX layer 17, and an SOI layer (semiconductor layer) 19. Be placed. The film thickness of the BOX layer 17 is about 3000 nm. The film thickness of the SOI layer 19 is about 500 nm and is a relatively thin film. By forming the diffusion layers of the high voltage MOS transistor TH and the low voltage MOS transistor TL on the relatively thin SOI layer 19, the depth is set so that each diffusion layer reaches the BOX layer 17. Configured. Details of each diffusion layer will be described later.

高電圧用ＭＯＳトランジスタＴＨは、素子分離膜９により区画されるＳＯＩ基板２０上の素子領域に配置される。高電圧用ＭＯＳトランジスタＴＨは、ソース１Ｈ、ボディ２，４、ドレイン５Ｈ，６Ｈ、ゲート絶縁膜８、及びゲート３を備える。なお、素子分離膜９は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）や、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）等により形成される。   The high voltage MOS transistor TH is disposed in an element region on the SOI substrate 20 defined by the element isolation film 9. The high-voltage MOS transistor TH includes a source 1H, bodies 2 and 4, drains 5H and 6H, a gate insulating film 8, and a gate 3. The element isolation film 9 is formed by, for example, STI (Shallow Trench Isolation), LOCOS (Local Oxidation of Silicon), or the like.

ソース１Ｈは、ＳＯＩ層１９中のＮ型の不純物濃度が、例えば５×１９ｃｍ−３程度のＮ型の拡散層（Ｎ＋型拡散層）である。静電破壊保護回路の素子として利用する場合には、放電電流経路にあたる箇所のソース拡散層１Ｈは、低抵抗がよいので、高濃度（例えば５×１９ｃｍ−３以上）の不純物拡散とすることが望ましい。 The source 1H is an N type diffusion layer (N + type diffusion layer) having an N type impurity concentration in the SOI layer 19 of, for example, about 5 × 19 cm −3 . When used as an element of an electrostatic breakdown protection circuit, the source diffusion layer 1H corresponding to the discharge current path has a low resistance, so that the impurity diffusion of a high concentration (for example, 5 × 19 cm −3 or more) is performed. desirable.

ボディ２，４は、ＳＯＩ層１９中のＰ型の不純物濃度が、例えば１×１７ｃｍ−３程度のＰ型の拡散層（Ｐ＋型拡散層，Ｐ−型拡散層）である。ここで、図１に示す２つのボディ２は、ソース１Ｈを挟むように接するように配置される。そのため、オーミックボディを形成し、ボディ電圧を得ることができる。これは、部分空乏型のトランジスタの基板浮遊効果を抑制するためである。 The bodies 2 and 4 are P type diffusion layers (P + type diffusion layer, P− type diffusion layer) in which the P type impurity concentration in the SOI layer 19 is about 1 × 17 cm −3 , for example. Here, the two bodies 2 shown in FIG. 1 are arranged so as to contact each other with the source 1H interposed therebetween. Therefore, an ohmic body can be formed and a body voltage can be obtained. This is to suppress the substrate floating effect of the partially depleted transistor.

ドレイン５Ｈは、ＳＯＩ層１９中のＮ型の不純物濃度が例えば５×１９ｃｍ−３程度の低濃度のＮ型の拡散層（Ｎ−型拡散層）である。ドレイン６Ｈは、ＳＯＩ層１９中にＮ型の不純物濃度が例えば２×１７ｃｍ−３程度のＮ型の高濃度の拡散層（Ｎ＋型拡散層）である。また、低濃度のＮ型の拡散層（Ｎ−型拡散層）のドレイン５Ｈを設けることで、ドレイン６Ｈの接合耐圧を増大させ、例えば５０Ｖ程度の耐圧を確保している。このように、高電圧用ＭＯＳトランジスタＴＨでは、耐圧を確保するために、低濃度ドレイン５Ｈが配置されることで、オーミックドレイン６Ｈがゲート３とは離れて設けられる。ドレイン６Ｈの抵抗は、例えば１ＫΩ/□程度となる。そのため、ドレイン６Ｈの抵抗値は、後述するように、低電圧用ＭＯＳトランジスタＴＬのドレイン６Ｌの抵抗値よりも高くなるように構成される。 The drain 5H is a low-concentration N-type diffusion layer (N-type diffusion layer) in which the N-type impurity concentration in the SOI layer 19 is, for example, about 5 × 19 cm −3 . The drain 6H is an N-type high-concentration diffusion layer (N + -type diffusion layer) having an N-type impurity concentration of, for example, about 2 × 17 cm −3 in the SOI layer 19. Further, by providing the drain 5H of the low-concentration N-type diffusion layer (N− type diffusion layer), the junction breakdown voltage of the drain 6H is increased, and a breakdown voltage of, for example, about 50V is secured. Thus, in the high-voltage MOS transistor TH, the ohmic drain 6H is provided away from the gate 3 by disposing the low-concentration drain 5H in order to ensure a withstand voltage. The resistance of the drain 6H is, for example, about 1 KΩ / □. Therefore, the resistance value of the drain 6H is configured to be higher than the resistance value of the drain 6L of the low-voltage MOS transistor TL, as will be described later.

ゲート絶縁膜８は、ボディ４上に設けられ、例えばシリコン酸化膜等により形成される。ゲート３は、ゲート絶縁膜８上に設けられ、例えばポリシリコン等により形成される。   The gate insulating film 8 is provided on the body 4 and is formed of, for example, a silicon oxide film. The gate 3 is provided on the gate insulating film 8 and is formed of, for example, polysilicon.

低電圧用ＭＯＳトランジスタＴＬは、高電圧用ＭＯＳトランジスタＴＨの動作電圧よりも低い動作電圧で動作するＭＯＳトランジスタである。低電圧用ＭＯＳトランジスタＴＬは、低濃度ドレイン５Ｈを備えておらず、またソース１Ｌ及びドレイン６Ｌの抵抗値は、高電圧用ＭＯＳトランジスタＴＨのソース１Ｈ及びドレイン６Ｈの抵抗値よりも低くなるように構成される。ソース１Ｌの抵抗値は、例えば４０Ω/□程度であり、高電圧用ＭＯＳトランジスタＴＨのソース１Ｈの抵抗値よりも低くなるように構成される。   The low voltage MOS transistor TL is a MOS transistor that operates at an operating voltage lower than the operating voltage of the high voltage MOS transistor TH. The low voltage MOS transistor TL does not include the low concentration drain 5H, and the resistance values of the source 1L and the drain 6L are lower than the resistance values of the source 1H and the drain 6H of the high voltage MOS transistor TH. Composed. The resistance value of the source 1L is, for example, about 40Ω / □, and is configured to be lower than the resistance value of the source 1H of the high-voltage MOS transistor TH.

また、低電圧用ＭＯＳトランジスタＴＬは、例えば１０Ｖ程度の耐圧で構成されるため、ボディ４の不純物濃度は、例えば１×１７ｃｍ−３程度である。ドレイン６Ｌは、低濃度の不純物拡散層であるドレイン５Ｈが設けられていない。ドレイン６Ｌの不純物濃度は、例えば５×１９ｃｍ−３以上となるように構成される。そのため、ドレイン６Ｌの抵抗値は、ソース６Ｌと同様に、例えば４０Ω/□程度となるように構成される。よって、ドレイン６Ｌの抵抗値も、高電圧用ＭＯＳトランジスタＴＨのドレイン６Ｈの抵抗値（１ＫΩ/□程度）より、低抵抗となるように構成される。低電圧用ＭＯＳトランジスタＴＬのその他の構成については、上記高電圧用ＭＯＳトランジスタＴＨと同様であるため、詳細な説明を省略する。 Further, since the low voltage MOS transistor TL is configured with a breakdown voltage of, for example, about 10 V, the impurity concentration of the body 4 is, for example, about 1 × 17 cm −3 . The drain 6L is not provided with the drain 5H which is a low-concentration impurity diffusion layer. The impurity concentration of the drain 6L is configured to be, for example, 5 × 19 cm −3 or more. Therefore, the resistance value of the drain 6L is configured to be, for example, about 40Ω / □, similarly to the source 6L. Therefore, the resistance value of the drain 6L is configured to be lower than the resistance value (about 1 KΩ / □) of the drain 6H of the high-voltage MOS transistor TH. Since the other configuration of the low voltage MOS transistor TL is the same as that of the high voltage MOS transistor TH, detailed description thereof is omitted.

図３は、図１（ｂ）の静電破壊保護回路に使用する低電圧用ＭＯＳトランジスタＴＬの結線関係を示す回路図である。図３に示すように、第１端子Ｔ１にドレイン１１が電気的に接続され、第２端子Ｔ２にゲート１２、ボディ１４、及びソース１３が電気的に接続される。上記結線関係により、低電圧用ＭＯＳトランジスタＴＬは、ＧＧＮＭＯＳ（Ｇａｔｅ Ｇｒｏｕｎｄｅｄ ＮＭＯＳ）を構成する。   FIG. 3 is a circuit diagram showing a connection relationship of the low-voltage MOS transistor TL used in the electrostatic breakdown protection circuit of FIG. As shown in FIG. 3, the drain 11 is electrically connected to the first terminal T1, and the gate 12, the body 14, and the source 13 are electrically connected to the second terminal T2. The low voltage MOS transistor TL forms a GGNMOS (Gate Grounded NMOS) due to the above-described connection relationship.

低電圧用ＭＯＳトランジスタＴＬのゲート１２は、ソース１３、及びボディ１４と接続されているため、低電圧用ＭＯＳトランジスタＴＬは常にオフ状態である。また、第１端子Ｔ１と第２端子Ｔ２との間に正の高電圧が印加されると、ドレイン１１とボディ１４とのＰＮ接合がブレイクダウンする。そのため、低電圧用ＭＯＳトランジスタＴＬのドレイン１１と、ボディ１４及びソース１３とで構成される寄生バイポーラがオンし、電流増幅することにより大電流を流すことができる。また、第１端子Ｔ１と第２端子Ｔ２との間に負の高電圧が印加されると、低電圧用ＭＯＳトランジスタＴＬのボディ１４とドレイン１１とのＰＮ接合の寄生ダイオードに印加されるバイアスが順方向となり、電流を流すことができる。このように、基本構成に係る低電圧用ＭＯＳトランジスタＴＬによれば、正及び負の静電気サージの電圧印加に対応することができる。   Since the gate 12 of the low voltage MOS transistor TL is connected to the source 13 and the body 14, the low voltage MOS transistor TL is always in the off state. When a positive high voltage is applied between the first terminal T1 and the second terminal T2, the PN junction between the drain 11 and the body 14 is broken down. Therefore, a parasitic bipolar current composed of the drain 11 of the low-voltage MOS transistor TL, the body 14 and the source 13 is turned on, and a large current can flow by amplifying the current. Further, when a negative high voltage is applied between the first terminal T1 and the second terminal T2, the bias applied to the parasitic diode at the PN junction between the body 14 and the drain 11 of the low voltage MOS transistor TL is increased. It becomes a forward direction, and current can flow. As described above, the low-voltage MOS transistor TL according to the basic configuration can cope with voltage application of positive and negative electrostatic surges.

図４は、図１（ｂ）の静電破壊保護回路Ｅ１の回路図である。上記のように、低電圧用ＭＯＳトランジスタＴＬによれば、正及び負の静電気サージの電圧印加に対応することができる。しかしながら、単体の低電圧用ＭＯＳトランジスタＴＬでは、例えば１０Ｖ程度の静電気に対してしか、所定の内部回路を保護することができない。そこで、図４に示すように、静電破壊保護回路Ｅ１は、第１端子Ｔ１と第２端子Ｔ２との間に、複数の低電圧用ＭＯＳトランジスタＴＬ−１，ＴＬ−２，ＴＬ−３，ＴＬ−４，ＴＬ−５の隣接する互いのソース及びドレインが直列接続され、多段（ここでは、５段）とされる。このように、直列接続を多段にすることで、高耐圧化が可能となる。   FIG. 4 is a circuit diagram of the electrostatic breakdown protection circuit E1 of FIG. As described above, the low-voltage MOS transistor TL can cope with voltage application of positive and negative electrostatic surges. However, the single low-voltage MOS transistor TL can protect a predetermined internal circuit only against static electricity of about 10 V, for example. Therefore, as shown in FIG. 4, the electrostatic breakdown protection circuit E1 includes a plurality of low-voltage MOS transistors TL-1, TL-2, TL-3, between the first terminal T1 and the second terminal T2. The adjacent sources and drains of TL-4 and TL-5 are connected in series to form multiple stages (here, five stages). In this way, a high breakdown voltage can be achieved by providing multiple stages of series connection.

第１端子Ｔ１と第２端子Ｔ２との間に正の高電圧が印加されると、静電破壊保護回路Ｅ１の各トランジスタＴＬ−１〜ＴＬ−５は、それぞれ１０Ｖ程度印加されないと電流が流れないように構成される。そのため、静電破壊保護回路Ｅ１では、５０Ｖ程度（＝５×１０Ｖ）の電圧印加まで耐えることができる構成となる。また、静電破壊保護回路Ｅ１は、ＳＯＩ基板２０上に配置されるため、各トランジスタＴＬ−１〜ＴＬ−５は、互いに絶縁分離されている。そのため、バルク基板に配置されるＧＧＮＭＯＳトランジスタと比較して、寄生トランジスタが存在しない。よって、各トランジスタＴＬ−１〜ＴＬ−５の間の隣接する距離や、静電破壊保護回路Ｅ１の周辺回路までの距離等を縮小して配置することが可能となる。また、電流経路にあたるソース１Ｌ及びドレイン６Ｌの抵抗が、上記のように、４０Ω／□程度まで低抵抗化されている。そのため、駆動動作時には、高電圧用ＭＯＳトランジスタＴＨと比較して破壊されにくくなるように構成される。   When a positive high voltage is applied between the first terminal T1 and the second terminal T2, the current flows in each of the transistors TL-1 to TL-5 of the electrostatic breakdown protection circuit E1 unless about 10 V is applied. Configured to not. Therefore, the electrostatic breakdown protection circuit E1 has a configuration capable of withstanding a voltage application of about 50V (= 5 × 10V). In addition, since the electrostatic breakdown protection circuit E1 is disposed on the SOI substrate 20, the transistors TL-1 to TL-5 are insulated and separated from each other. Therefore, there are no parasitic transistors as compared to GGNMOS transistors arranged on the bulk substrate. Therefore, the adjacent distance between the transistors TL-1 to TL-5, the distance to the peripheral circuit of the electrostatic breakdown protection circuit E1, and the like can be reduced and arranged. In addition, the resistance of the source 1L and the drain 6L corresponding to the current path is reduced to about 40Ω / □ as described above. Therefore, it is configured to be less likely to be destroyed during the driving operation as compared with the high voltage MOS transistor TH.

図５は、図１（ｂ）の静電破壊保護回路Ｅ２の回路図である。図５に示すように、静電破壊保護回路Ｅ２は、直列接続されたトランジスタＴＬ−１〜ＴＬ−５により構成される回路に、並列接続されるダイオードＤｉ１を更に備えて構成される。この静電破壊保護回路Ｅ２に係る構成によれば、ダイオードＤｉ１の順方向の電流経路が確保されるため、電流の迂回経路を形成することができる。   FIG. 5 is a circuit diagram of the electrostatic breakdown protection circuit E2 of FIG. As shown in FIG. 5, the electrostatic breakdown protection circuit E2 is configured by further including a diode Di1 connected in parallel to a circuit configured by transistors TL-1 to TL-5 connected in series. According to the configuration related to the electrostatic breakdown protection circuit E2, the forward current path of the diode Di1 is ensured, so that a current bypass path can be formed.

図６は、図３の低電圧用ＭＯＳトランジスタＴＬの正電圧及び負電圧のＴＬＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｌｉｎｅ Ｐｕｌｓｉｎｇ）測定結果を示す図である。図７は、図３の低電圧用ＭＯＳトランジスタＴＬの正電圧時及び負電圧時におけるサージ電圧経路を示す平面図である。   FIG. 6 is a diagram showing the TLP (Transmission Line Pulsing) measurement results of the positive voltage and the negative voltage of the low voltage MOS transistor TL of FIG. FIG. 7 is a plan view showing a surge voltage path when the low voltage MOS transistor TL of FIG.

図７に示すように、正電圧（＋Ｖ）の印加時のサージ電流経路Ｐ１では、ドレイン６Ｌとソース１Ｌと間に電流Ｐ１が流れ、一般的なバルク基板のＭＯＳトランジスタと同様の特性が得られる。具体的には、図６（ａ）に示すように、正電圧（＋Ｖ）の印加時では、印加電圧がブレイクダウン電圧ＢＶを超えると、一旦、ホールド電圧Ｖｈに対応するホールド電流Ｉｈが電流経路に流れる。その後、印加電圧が大きくなると、破壊電圧Ｖｔ２における破壊電流Ｉｔ２に達するまで、電流経路に電流が流れる。   As shown in FIG. 7, in the surge current path P1 when a positive voltage (+ V) is applied, a current P1 flows between the drain 6L and the source 1L, and characteristics similar to those of a general bulk substrate MOS transistor are obtained. . Specifically, as shown in FIG. 6A, when a positive voltage (+ V) is applied, once the applied voltage exceeds the breakdown voltage BV, the hold current Ih corresponding to the hold voltage Vh is once changed to the current path. Flowing into. Thereafter, when the applied voltage increases, a current flows through the current path until the breakdown current It2 at the breakdown voltage Vt2 is reached.

図７に示すように、負電圧（−Ｖ）の印加時のサージ電流経路Ｐ２では、オーミックボディ２とドレイン６Ｌとの間に電流が流れるが、オーミックボディ２が狭いために、流れる電流が制限される。より具体的には、図６（ｂ）に示すように、負電圧（−Ｖ）の印加時では、正電圧（＋Ｖ）と同様のホールド電圧Ｖｈで寄生バイポーラが動作して、ホールド電流Ｉｈが上昇し、破壊電圧Ｖｔ２及び破壊電流Ｉｔ２に至る。このように、基本構成では、静電サージの大電流を流す場合、正電圧（＋Ｖ）及び負電圧（−Ｖ）ともに、同じ動作で電流を流すことが可能である。   As shown in FIG. 7, in the surge current path P2 when a negative voltage (−V) is applied, a current flows between the ohmic body 2 and the drain 6L. However, since the ohmic body 2 is narrow, the flowing current is limited. Is done. More specifically, as shown in FIG. 6B, when a negative voltage (−V) is applied, the parasitic bipolar operates with a hold voltage Vh similar to the positive voltage (+ V), and the hold current Ih is It rises and reaches a breakdown voltage Vt2 and a breakdown current It2. Thus, in the basic configuration, when a large current of electrostatic surge is passed, it is possible to flow the current with the same operation for both the positive voltage (+ V) and the negative voltage (−V).

ここで、図５に示した静電気保護回路Ｅ２は、低電圧用ＭＯＳトランジスタＴＬ−１〜ＴＬ−５が直接接続された回路と並列に接続されたダイオードＤｉ１を更に備える。この静電気保護回路Ｅ２の第１端子Ｔ１と第２端子Ｔ２との間に正電圧（＋Ｖ）が印加された場合、ＰＮ接合ダイオードＤｉ１のブレイクダウン電圧は、低電圧用ＭＯＳトランジスタＴＬ−１〜ＴＬ−５が直接接続されて構成される回路のブレイクダウン電圧よりも、大きく設定される。この場合、ブレイクダウン時の静電サージの電流は、ＰＮ接合ダイオードＤｉ１には流れず、低電圧用ＭＯＳトランジスタＴＬ−１〜ＴＬ−５が直接接続されてなる回路の電流経路に流れる。   Here, the electrostatic protection circuit E2 shown in FIG. 5 further includes a diode Di1 connected in parallel with the circuit to which the low voltage MOS transistors TL-1 to TL-5 are directly connected. When a positive voltage (+ V) is applied between the first terminal T1 and the second terminal T2 of the electrostatic protection circuit E2, the breakdown voltage of the PN junction diode Di1 is the low voltage MOS transistors TL-1 to TL. -5 is set to be larger than the breakdown voltage of the circuit configured by being directly connected. In this case, the current of the electrostatic surge at the time of breakdown does not flow to the PN junction diode Di1, but flows to the current path of the circuit in which the low voltage MOS transistors TL-1 to TL-5 are directly connected.

一方、静電気保護回路Ｅ２の第１端子Ｔ１と第２端子Ｔ２との間に負電圧（−Ｖ）が印加された場合、ＰＮ接合ダイオードＤｉ１が順方向となる。そのため、静電サージの電流は、より優先的に、ダイオードＤｉ１に電流が流れる。   On the other hand, when a negative voltage (−V) is applied between the first terminal T1 and the second terminal T2 of the electrostatic protection circuit E2, the PN junction diode Di1 is in the forward direction. Therefore, the current of the electrostatic surge flows more preferentially in the diode Di1.

（第１の実施形態）
図８は、本発明の第１の実施形態に係る静電破壊保護回路Ｅ１−１，Ｅ１−２，Ｅ１−３が適用された半導体集積回路の回路図である。図８に示すように、第１の実施形態は、保護対象の３つの内部回路３１，３２，３３に対して、それぞれ３つの静電破壊保護回路Ｅ１−１，Ｅ１−２，Ｅ１−３を適用した半導体集積回路の実施形態である。 (First embodiment)
FIG. 8 is a circuit diagram of a semiconductor integrated circuit to which the electrostatic breakdown protection circuits E1-1, E1-2, and E1-3 according to the first embodiment of the present invention are applied. As shown in FIG. 8, in the first embodiment, three electrostatic breakdown protection circuits E1-1, E1-2, and E1-3 are respectively provided for the three internal circuits 31, 32, and 33 to be protected. It is an embodiment of the applied semiconductor integrated circuit.

図８に示す第１の実施形態に係る半導体集積回路は、内部回路としての分圧回路３１、レギュレータ及び電圧検出回路３２、出力ドライバ３３と、上記内部回路を静電破壊からそれぞれ保護する静電破壊保護回路Ｅ１−１，Ｅ１−２，Ｅ１−３とを備えて構成される。   The semiconductor integrated circuit according to the first embodiment shown in FIG. 8 includes a voltage dividing circuit 31 as an internal circuit, a regulator and voltage detection circuit 32, an output driver 33, and an electrostatic circuit that protects the internal circuit from electrostatic breakdown. It is configured to include destruction protection circuits E1-1, E1-2, and E1-3.

分圧回路３１は、抵抗素子Ｒ１，Ｒ２から構成され、パッドに与えられる入力電圧Ｖｉｎを所定の比率で分圧してレギュレータ及び電圧検出回路３２に出力するように構成される。レギュレータ及び電圧検出回路３２は、入力電圧を検知し、出力する電圧及び電流を一定に維持するように構成される。出力ドライバ３３は、トランジスタにより構成され、レギュレータ及び電圧検出回路３２の出力ドライバとなるように構成される。出力ドライバ３３のトランジスタは、ゲートがレギュレータ及び電圧検出回路３２に電気的に接続され、電流経路の一端には出力電圧Ｄｏｕｔが与えられ、電流経路の他端及びボディには接地電源電圧ｇｎｄが与えられる。   The voltage dividing circuit 31 includes resistance elements R1 and R2, and is configured to divide the input voltage Vin applied to the pad at a predetermined ratio and output the divided voltage to the regulator and voltage detection circuit 32. The regulator and voltage detection circuit 32 is configured to detect the input voltage and maintain the output voltage and current constant. The output driver 33 is composed of a transistor and is configured to be an output driver of the regulator and voltage detection circuit 32. The transistor of the output driver 33 has a gate electrically connected to the regulator and the voltage detection circuit 32, an output voltage Dout is applied to one end of the current path, and a ground power supply voltage gnd is applied to the other end of the current path and the body. It is done.

静電破壊保護回路Ｅ１−１，Ｅ１−２，Ｅ１−３は、上記内部回路を静電破壊から保護するために配置され、上記基本構成と同様に、直列接続されてなる５つのＭＯＳトランジスタにより構成される。静電破壊保護回路Ｅ１−１の電流経路の一端には入力電圧Ｖｉｎが与えられ、電流経路の他端には接地電源電圧ｇｎｄが与えられる。静電破壊保護回路Ｅ１−２の電流経路の一端には電源電圧Ｖｄｄが与えられ、電流経路の他端には接地電源電圧ｇｎｄが与えられる。静電破壊保護回路Ｅ１−３の電流経路の一端には電源電圧Ｖｄｄが与えられ、電流経路の他端には接地電源電圧ｇｎｄが与えられる。   The electrostatic breakdown protection circuits E1-1, E1-2, and E1-3 are arranged to protect the internal circuit from electrostatic breakdown, and are composed of five MOS transistors connected in series as in the basic configuration. Composed. The input voltage Vin is applied to one end of the current path of the electrostatic breakdown protection circuit E1-1, and the ground power supply voltage gnd is applied to the other end of the current path. The power supply voltage Vdd is applied to one end of the current path of the electrostatic breakdown protection circuit E1-2, and the ground power supply voltage gnd is applied to the other end of the current path. The power supply voltage Vdd is applied to one end of the current path of the electrostatic breakdown protection circuit E1-3, and the ground power supply voltage gnd is applied to the other end of the current path.

上記構成の半導体集積回路において、接地電源電圧ｇｎｄを基準として、高電圧の入力電圧Ｖｉｎ、出力電圧Ｄｏｕｔが印加された場合の静電サージの電流Ｉ１は、図８中の実線で示される。この場合、静電サージ電流Ｉ１は、内部回路３１〜３３を流れることなく、各静電破壊保護回路Ｅ１−１，Ｅ１−２，Ｅ１−３の電流経路を通過する。そのため、静電気破壊から、内部回路３１〜３３を保護することができる。   In the semiconductor integrated circuit having the above configuration, the electrostatic surge current I1 when the high input voltage Vin and the output voltage Dout are applied with the ground power supply voltage gnd as a reference is indicated by a solid line in FIG. In this case, the electrostatic surge current I1 passes through the current paths of the electrostatic breakdown protection circuits E1-1, E1-2, and E1-3 without flowing through the internal circuits 31 to 33. Therefore, the internal circuits 31 to 33 can be protected from electrostatic breakdown.

また、電源電圧Ｖｄｄに基準として接地電源圧を印加し、入力電圧Ｖｉｎ、出力電圧Ｄｏｕｔに高電圧を印加した場合の静電サージの電流Ｉ２は、図中の破線で示される。この場合でも、静電サージ電流Ｉ２は、内部回路３１〜３３を流れることなく、静電破壊保護回路Ｅ１−１及びＥ１−２の電流経路、並びに静電破壊保護回路Ｅ１−３及びＥ１−２の電流経路を通過する。そのため、同様に、静電気破壊から、内部回路３１〜３３を保護することができる。但し、電源電圧Ｖｄｄを基準とする場合では、静電破壊保護回路Ｅ１−２の電流経路に、静電破壊保護回路Ｅ１−１又はＥ１−３を経由した静電サージの電流Ｉ２が通過することになる。   The electrostatic surge current I2 when a ground power supply voltage is applied to the power supply voltage Vdd as a reference and a high voltage is applied to the input voltage Vin and the output voltage Dout is indicated by a broken line in the figure. Even in this case, the electrostatic surge current I2 does not flow through the internal circuits 31 to 33, the current paths of the electrostatic breakdown protection circuits E1-1 and E1-2, and the electrostatic breakdown protection circuits E1-3 and E1-2. Through the current path. Therefore, similarly, the internal circuits 31 to 33 can be protected from electrostatic breakdown. However, when the power supply voltage Vdd is used as a reference, the current I2 of the electrostatic surge passing through the electrostatic breakdown protection circuit E1-1 or E1-3 passes through the current path of the electrostatic breakdown protection circuit E1-2. become.

上記のように、第１の実施形態に係る半導体集積回路の構成及び動作によれば、上記基本構成と同様の効果が得られる。また、第１の実施形態のように構成することで、正及び負の電圧に係らず、所定の内部回路３１〜３３を静電破壊から保護することができる。なお、内部回路に関しては、本実施形態の示したものに限られず、必要に応じて、その他の内部回路を適用することができる。   As described above, according to the configuration and operation of the semiconductor integrated circuit according to the first embodiment, the same effects as those of the basic configuration can be obtained. Further, by configuring as in the first embodiment, it is possible to protect the predetermined internal circuits 31 to 33 from electrostatic breakdown regardless of positive and negative voltages. The internal circuit is not limited to that shown in the present embodiment, and other internal circuits can be applied as necessary.

（第２の実施形態）
図９は、本発明の第２の実施形態に係る静電破壊保護回路Ｅ２−１，Ｅ２−３，Ｅ２−３が適用された半導体集積回路の回路図である。図９に示すように、第２の実施形態に係る半導体集積回路は、更に３つのダイオードＤｉ１，Ｄｉ２，Ｄｉ３を備える点を特徴とする。 (Second Embodiment)
FIG. 9 is a circuit diagram of a semiconductor integrated circuit to which the electrostatic breakdown protection circuits E2-1, E2-3, and E2-3 according to the second embodiment of the present invention are applied. As shown in FIG. 9, the semiconductor integrated circuit according to the second embodiment is characterized in that it further includes three diodes Di1, Di2, and Di3.

ダイオードＤｉ１，Ｄｉ２，Ｄｉ３は、静電破壊保護回路Ｅ２−１，Ｅ２−２，Ｅ２−３が備える直列接続される５段のＭＯＳトランジスタにより構成される回路とそれぞれ並列に接続される。各静電破壊保護回路Ｅ２−１〜Ｅ２−３は、図５に示した静電破壊保護回路２と同様の構成である。ダイオードＤｉ１〜Ｄｉ３は、ダイオードＤｉ１〜Ｄｉ３への印加電圧が順方向に印加されると、電圧上昇が少なく、大電流を流すように構成される。ＰＮ接合ダイオードＤｉ１〜Ｄｉ３のブレイクダウン電圧は、直列接続された５段のＭＯＳトランジスタにより構成される回路のブレイクダウン電圧よりも大きくなるように構成される。   The diodes Di1, Di2, and Di3 are respectively connected in parallel with a circuit configured by five stages of MOS transistors connected in series included in the electrostatic breakdown protection circuits E2-1, E2-2, and E2-3. Each of the electrostatic breakdown protection circuits E2-1 to E2-3 has the same configuration as that of the electrostatic breakdown protection circuit 2 shown in FIG. The diodes Di1 to Di3 are configured so that a large current flows when the voltage applied to the diodes Di1 to Di3 is applied in the forward direction with little voltage increase. The breakdown voltage of the PN junction diodes Di1 to Di3 is configured to be larger than the breakdown voltage of a circuit configured by five stages of MOS transistors connected in series.

上記構成の半導体集積回路において、接地電源電圧ｇｎｄを基準として高電圧の入力電圧Ｖｉｎ及び出力電圧Ｄｏｕｔを印加した場合の静電サージ電流は、上記図８と同様であるため、図９において図示を省略している。この場合、ブレイクダウン時の静電サージ電流は、ＰＮ接合ダイオードＤｉ１〜Ｄｉ３には流れず、各静電破壊保護回路Ｅ２−１〜Ｅ２−３の電流経路に流れる。   In the semiconductor integrated circuit having the above configuration, the electrostatic surge current when the high input voltage Vin and the output voltage Dout are applied with the ground power supply voltage gnd as a reference is the same as that in FIG. Omitted. In this case, the electrostatic surge current at the time of breakdown does not flow through the PN junction diodes Di1 to Di3, but flows through the current paths of the electrostatic breakdown protection circuits E2-1 to E2-3.

一方、電源電圧Ｖｄｄに基準として接地電源圧を印加し、入力電圧Ｖｉｎ、出力電圧Ｄｏｕｔを印加した場合の静電サージの電流Ｉ３は、図中の破線で示される。この場合、静電サージの電流Ｉ３は、内部回路３１〜３３を通過することなく、静電破壊保護回路Ｅ２−１及びＥ２−２の電流経路、並びに静電破壊保護回路Ｅ２−３及びＥ２−２の電流経路を通過する。ここで、第２の実施形態では、各静電破壊保護回路Ｅ２−１〜Ｅ２−３は、ダイオードＤｉ１〜Ｄｉ３をそれぞれ備える。そのため、図９に示す電圧関係において、静電破壊保護回路Ｅ２−１及びＥ２−３の場合には、電流Ｉ３は、電流経路として直列接続された５段のＭＯＳトランジスタを通過する。これに対して、静電破壊保護回路Ｅ２−２の場合には、ダイオードＤｉ２への印加電圧が順方向となるため、電流Ｉ３は、ダイオードＤｉ２をより優先的に通過する。なお、静電サージ電流を順方向電流で流すダイオードは電圧上昇が少なく能力が高いので、直列接続された５段のＭＯＳトランジスタの方の性能で、静電破壊保護回路Ｅ２−１〜Ｅ２−３の能力が決定されることになる。   On the other hand, the electrostatic surge current I3 when the ground power supply voltage is applied to the power supply voltage Vdd and the input voltage Vin and the output voltage Dout are applied is indicated by a broken line in the figure. In this case, the electrostatic surge current I3 does not pass through the internal circuits 31 to 33, and the current paths of the electrostatic breakdown protection circuits E2-1 and E2-2 and the electrostatic breakdown protection circuits E2-3 and E2- Through two current paths. Here, in the second embodiment, each of the electrostatic breakdown protection circuits E2-1 to E2-3 includes diodes Di1 to Di3, respectively. 9, in the case of the electrostatic breakdown protection circuits E2-1 and E2-3, the current I3 passes through five stages of MOS transistors connected in series as a current path. On the other hand, in the case of the electrostatic breakdown protection circuit E2-2, since the voltage applied to the diode Di2 is forward, the current I3 passes through the diode Di2 more preferentially. Since the diode that causes the electrostatic surge current to flow in the forward direction has little increase in voltage and has a high capability, the electrostatic breakdown protection circuits E2-1 to E2-3 have the performance of the 5-stage MOS transistor connected in series. The ability of will be determined.

上記のように、第２の実施形態に係る静電破壊保護回路Ｅ２−１〜Ｅ２−３は、ダイオードＤｉ１〜Ｄｉ３を備える。そのため、ダイオードＤｉ１〜Ｄｉ３への印加電圧が順方向電圧である場合には、サージ電流を、直列接続される５段のＭＯＳトランジスタの電流経路よりも、ダイオードＤｉ１〜Ｄｉ３の方により優先的に通過させることができる。換言すれば、静電破壊保護回路Ｅ２−１〜Ｅ２−３は、ダイオードＤｉ１〜Ｄｉ３によるサージ電流の迂回経路を更に備えるように構成される。また、正の電圧印加（＋Ｖ印加）の場合では、静電保護回路Ｅ２−２のダイオードＤｉ２への電圧印加が順方向となる。一方、負の電圧印加（−Ｖ印加）の場合では、静電保護回路Ｅ２−３のダイオードＤｉ３への電圧印加が順方向となる。このように、各静電破壊保護回路Ｅ２−１〜Ｅ２−３が同じ構成を備えることで、正及び負の静電気サージにかかわらず静電破壊から内部回路３１〜３３を保護することができる。   As described above, the electrostatic breakdown protection circuits E2-1 to E2-3 according to the second embodiment include the diodes Di1 to Di3. Therefore, when the applied voltage to the diodes Di1 to Di3 is a forward voltage, the surge current is preferentially passed through the diodes Di1 to Di3 rather than the current path of the five-stage MOS transistors connected in series. Can be made. In other words, the electrostatic breakdown protection circuits E2-1 to E2-3 are configured to further include a bypass path for surge current by the diodes Di1 to Di3. In the case of positive voltage application (+ V application), voltage application to the diode Di2 of the electrostatic protection circuit E2-2 is in the forward direction. On the other hand, in the case of negative voltage application (-V application), voltage application to the diode Di3 of the electrostatic protection circuit E2-3 is in the forward direction. Thus, by providing each electrostatic breakdown protection circuit E2-1 to E2-3 with the same configuration, the internal circuits 31 to 33 can be protected from electrostatic breakdown regardless of positive and negative electrostatic surges.

（第３の実施形態）
図１０Ａは、本発明の第３の実施形態に係る静電破壊保護回路の平面図である。図１０Ｂは、図１０Ａ中のＸＡ−ＸＡに沿った断面図である。図１０Ｃは、図１０Ａに示す静電破壊保護回路の等価回路図である。図１０Ｃに示すように、第３の実施形態は、直列接続される３段のＭＯＳトランジスタＴＬ−１，ＴＬ−２，ＴＬ−３にてなる回路と並列に接続されるＰＮ接合ダイオードＤｉ１とを備えたことを特徴としている。 (Third embodiment)
FIG. 10A is a plan view of an electrostatic breakdown protection circuit according to the third embodiment of the present invention. 10B is a cross-sectional view taken along the line XA-XA in FIG. 10A. FIG. 10C is an equivalent circuit diagram of the electrostatic breakdown protection circuit shown in FIG. 10A. As shown in FIG. 10C, the third embodiment includes a PN junction diode Di1 connected in parallel to a circuit composed of three stages of MOS transistors TL-1, TL-2, and TL-3 connected in series. It is characterized by having prepared.

図１０Ａの平面図において、ＭＯＳトランジスタＴＬ−１〜ＴＬ−３の構成は、図１及び図２で示した低電圧用ＭＯＳトランジスタＴＬと同様である。ＭＯＳトランジスタＴＬ−１〜ＴＬ−３は、図４と同様の結線関係で、メタル配線等により、第１端子Ｔ１、第２端子Ｔ２に電気的に接続される。また、隣接する各ＭＯＳトランジスタＴＬ−１〜ＴＬ−３は、素子分離膜９により、互いに絶縁分離されている。   In the plan view of FIG. 10A, the configuration of the MOS transistors TL-1 to TL-3 is the same as that of the low-voltage MOS transistor TL shown in FIGS. The MOS transistors TL-1 to TL-3 are electrically connected to the first terminal T1 and the second terminal T2 through metal wiring or the like in the same connection relationship as in FIG. The adjacent MOS transistors TL-1 to TL-3 are insulated from each other by the element isolation film 9.

図１０Ｂの前記の断面図に示すように、Ｎ＋型拡散層１Ｌは、ダイオードＤｉ１のＰＮ接合を構成するＮ型拡散層と、ＭＯＳトランジスタＴＬ−１を構成するドレインの拡散層１Ｌとで共有される。このように、Ｎ＋型拡散層１ＬをダイオードＤｉ１のＰＮ接合を構成するＮ型拡散層と、ＭＯＳトランジスタＴＬ−１を構成するドレインの拡散層１Ｌとで共有化させることで、レイアウト面積を縮小化できる。   As shown in the sectional view of FIG. 10B, the N + type diffusion layer 1L is shared by the N type diffusion layer constituting the PN junction of the diode Di1 and the drain diffusion layer 1L constituting the MOS transistor TL-1. The Thus, the layout area can be reduced by sharing the N + type diffusion layer 1L with the N type diffusion layer constituting the PN junction of the diode Di1 and the drain diffusion layer 1L constituting the MOS transistor TL-1. it can.

ＰＮ接合ダイオードＤｉ１を構成するＰ＋型拡散層４７は、ＭＯＳトランジスタＴＬ−１のゲート３とは、隔離された領域に設けられる。さらに第３の実施形態では、所望の耐圧とするために、Ｐ＋型拡散層４７とＭＯＳトランジスタＴＬ−１のゲート３との間に、低濃度領域５５が配置される。低濃度領域５５は、ダイオードＤｉ１を構成するＰ＋型拡散層４７に隣接して設けられるＰ−型拡散層５１と、ＭＯＳトランジスタＴＬ−１のドレイン１Ｌに隣接して設けられるＮ−型拡散層５２とにより構成される。   The P + type diffusion layer 47 constituting the PN junction diode Di1 is provided in a region isolated from the gate 3 of the MOS transistor TL-1. Furthermore, in the third embodiment, a low concentration region 55 is arranged between the P + type diffusion layer 47 and the gate 3 of the MOS transistor TL-1 in order to obtain a desired breakdown voltage. The low concentration region 55 includes a P− type diffusion layer 51 provided adjacent to the P + type diffusion layer 47 constituting the diode Di1, and an N− type diffusion layer 52 provided adjacent to the drain 1L of the MOS transistor TL-1. It consists of.

上記のように、第３の実施形態によれば、上記基本構成及び第１、第２の実施形態と同様の効果が得られる。図１０Ｂに示すように、Ｎ＋型拡散層１Ｌは、ダイオードＤｉ１のＰＮ接合を構成するＮ型拡散層と、ＭＯＳトランジスタＴＬ−１を構成するドレインの拡散層１Ｌとで共有される。そのため、レイアウト面積を縮小化できる。Ｐ＋型拡散層４７とＭＯＳトランジスタＴＬ−１のゲート３との間に低濃度領域５５が配置されため、所望の耐圧を得ることができる。また、必要に応じて、第３の実施形態に係る静電破壊保護回路のレイアウトを適用することが可能である。   As described above, according to the third embodiment, the same effects as those of the basic configuration and the first and second embodiments can be obtained. As shown in FIG. 10B, the N + type diffusion layer 1L is shared by the N type diffusion layer forming the PN junction of the diode Di1 and the drain diffusion layer 1L forming the MOS transistor TL-1. Therefore, the layout area can be reduced. Since the low concentration region 55 is disposed between the P + type diffusion layer 47 and the gate 3 of the MOS transistor TL-1, a desired breakdown voltage can be obtained. Moreover, it is possible to apply the layout of the electrostatic breakdown protection circuit according to the third embodiment as necessary.

（第４の実施形態）
図１１Ａは、本発明の第４の実施形態に係る静電破壊保護回路の平面図である。図１１Ｂは、図１１Ａ中のＸＩＡ−ＸＩＡに沿った断面図である。図１１Ａ，図１１Ｂに示すように、第４の実施形態の構成は、隣接する各ＭＯＳトランジスタＴＬ−１〜ＴＬ−３のうち互いに隣接する２つのＭＯＳトランジスタ間において、絶縁分離する素子分離膜を設けていない点を特徴とする。上記構成のように、素子分離膜を設けずに、ドレイン１Ｌとボディ４とソース６Ｌとを順次接触させて配置することで、レイアウトを縮小化することができる。なお、ここでは、ソースとドレインとが接触した部分を６Ｌと表現している。 (Fourth embodiment)
FIG. 11A is a plan view of an electrostatic breakdown protection circuit according to a fourth embodiment of the present invention. FIG. 11B is a cross-sectional view along XIA-XIA in FIG. 11A. As shown in FIGS. 11A and 11B, the configuration of the fourth embodiment is such that an element isolation film for insulating and separating between two adjacent MOS transistors among the adjacent MOS transistors TL-1 to TL-3. The feature is that it is not provided. As in the above configuration, the layout can be reduced by arranging the drain 1L, the body 4 and the source 6L in contact with each other without providing an element isolation film. Here, the portion where the source and the drain are in contact with each other is expressed as 6L.

なお、薄膜のＳＯＩ基板２０を用いる場合に、第４の実施形態に係る構成を適用するためには、ソース及びドレイン６Ｌとドレイン１Ｌとを構成する拡散層の深さをＢＯＸ層１７に達するように構成することが望ましい。   In the case where the thin SOI substrate 20 is used, in order to apply the configuration according to the fourth embodiment, the depth of the diffusion layer constituting the source and drain 6L and the drain 1L reaches the BOX layer 17. It is desirable to configure.

また、以上の基本構成及び第１乃至第４の実施形態に係る静電破壊保護回路Ｅ１，Ｅ２を備える半導体集積回路を搭載する電子機器についても、同様の効果が得られることは勿論である。電子機器としては、必要に応じて、例えば、携帯端末や、車載用の電子端末等がある。   In addition, it goes without saying that the same effect can be obtained for an electronic apparatus including a semiconductor integrated circuit including the above basic configuration and the electrostatic breakdown protection circuits E1 and E2 according to the first to fourth embodiments. As an electronic device, there exist a portable terminal, a vehicle-mounted electronic terminal, etc. as needed.

２０…ＳＯＩ基板、
１０…半導体基板、
１７…ＢＯＸ層、
１９…ＳＯＩ層（半導体層）、
ＴＨ…第１トランジスタ、
ＴＬ…第２トランジスタ、
３…ゲート、
２，４…ボディ、
Ｄｉ１，Ｄｉ２，Ｄｉ３…ダイオード、
Ｅ１，Ｅ２…静電破壊保護回路、
３１，３２，３３…内部回路。 20 ... SOI substrate,
10: Semiconductor substrate,
17 ... BOX layer,
19 ... SOI layer (semiconductor layer),
TH ... 1st transistor,
TL ... second transistor,
3 ... Gate,
2,4 ... Body
Di1, Di2, Di3 ... diodes,
E1, E2 ... ESD protection circuit,
31, 32, 33... Internal circuit.

特開２０１１−０４０６９０号公報JP 2011-040690A 特許４８００６０５号公報Japanese Patent No. 48006065 特開２０００−２８６４２４号公報JP 2000-286424 A

Claims (7)

第１動作電圧で動作する第１トランジスタと前記第１動作電圧よりも低い第２動作電圧で動作する第２トランジスタとが搭載されたＳＯＩ基板上に設けられ、少なくとも前記第２トランジスタを備えた静電破壊保護回路であって、
前記静電破壊保護回路は、第２トランジスタのソース及びドレインの抵抗値が、前記第１トランジスタのソース及びドレインの抵抗値よりも低くなるように構成され、
入力端子と接地端子との間、出力端子と接地端子との間、電源端子と接地端子との間、のいずれか一つの間に、複数の前記第２トランジスタのソース及びドレインが互いに直列接続されることを特徴とする静電破壊保護回路。 A first transistor that operates at a first operating voltage and a second transistor that operates at a second operating voltage lower than the first operating voltage are provided on an SOI substrate, and at least a static transistor including the second transistor is provided. An electric breakdown protection circuit,
The electrostatic breakdown protection circuit is configured such that the resistance value of the source and drain of the second transistor is lower than the resistance value of the source and drain of the first transistor,
Between the input terminal and the ground terminal, between the output terminal and the ground terminal, between the power supply terminal and the ground terminal, the sources and drains of the plurality of second transistors are connected in series with each other. An electrostatic breakdown protection circuit. 複数の前記第２トランジスタが直列接続されてなる回路に並列接続されるダイオードを更に具備することを特徴とする請求項１に記載の静電破壊保護回路。   The electrostatic breakdown protection circuit according to claim 1, further comprising a diode connected in parallel to a circuit in which a plurality of the second transistors are connected in series. 前記各第２トランジスタは、前記ソース、ゲート、及びボディが電気的に接続されることを特徴とする請求項１又は２に記載の静電破壊保護回路。   The electrostatic breakdown protection circuit according to claim 1, wherein each of the second transistors is electrically connected to the source, the gate, and the body. 前記ダイオードは、ＰＮ接合された不純物拡散層で構成されることを特徴とする請求項２又は３に記載の静電破壊保護回路。   The electrostatic breakdown protection circuit according to claim 2, wherein the diode is formed of an impurity diffusion layer having a PN junction. 前記ダイオードのブレイクダウン電圧は、前記複数の第２トランジスタが直列接続されてなる回路のブレイクダウン電圧よりも大きくなるように構成されることを特徴とする請求項２乃至４のいずれかに記載の静電破壊保護回路。   5. The diode breakdown voltage according to claim 2, wherein the breakdown voltage of the diode is configured to be larger than a breakdown voltage of a circuit in which the plurality of second transistors are connected in series. 6. ESD protection circuit. 前記ＳＯＩ基板は、半導体基板と、前記半導体基板上に設けられるＢＯＸ層と、前記ＢＯＸ層上に設けられる半導体層とを備え、
前記第２トランジスタは、その第１導電型ボディの深さが前記ＢＯＸ層まで達し、前記半導体層中に設けられる第１導電型のボディを備え、
前記ソース及び前記ドレインは、その拡散層の深さが前記ＢＯＸ層まで達し、前記ボディを挟むように隣接して前記半導体層中に設けられる第２導電型拡散層であることを特徴とする請求項１乃至５のいずれかに記載の静電破壊保護回路。 The SOI substrate includes a semiconductor substrate, a BOX layer provided on the semiconductor substrate, and a semiconductor layer provided on the BOX layer,
The second transistor includes a first conductivity type body provided in the semiconductor layer, the depth of the first conductivity type body reaching the BOX layer.
The source and the drain are second conductivity type diffusion layers provided in the semiconductor layer adjacent to each other so that the depth of the diffusion layer reaches the BOX layer and sandwich the body. Item 6. The electrostatic breakdown protection circuit according to any one of Items 1 to 5. 請求項１乃至６のいずれかに記載の静電破壊保護回路と、
前記静電破壊保護回路により静電破壊から保護される所定の内部回路とを具備することを特徴とする半導体集積回路。 An electrostatic breakdown protection circuit according to any one of claims 1 to 6,
And a predetermined internal circuit protected from electrostatic breakdown by the electrostatic breakdown protection circuit.
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