JP2014052890A - 電源回路 - Google Patents

Abstract

【課題】低い電源電圧で所定の出力電圧を出力することが可能な電源回路を提供する。
【解決手段】電源回路１００は、アンプ回路（エラーアンプ）ＡＣと、検出回路ＤＣと、出力回路ＯＣと、第１のスイッチ回路ＳＷ１と、第２のスイッチ回路ＳＷ２と、を備える。アンプ回路ＡＣは、基準電流源ＩＢＩＡＳと、アンプ用定電流源ＩＡと、第２導電型の第１のアンプ用ＭＯＳトランジスタＭＡ１と、第１導電型の第２のアンプ用ＭＯＳトランジスタＭＡ２と、第１導電型の第３のアンプ用ＭＯＳトランジスタＭＡ３と、第１導電型の第４のアンプ用ＭＯＳトランジスタＭＡ４と、第１導電型の第５のアンプ用ＭＯＳトランジスタＭＡ５と、第２導電型の第６のアンプ用ＭＯＳトランジスタＭＡ６と、第２導電型の第７のアンプ用ＭＯＳトランジスタＭＡ７と、を有する。
【選択図】図１

Description

電源回路に関する。

従来のＤＣ−ＤＣコンバータ等のドライバ回路の電源は、高速な負荷応答特性が要求される。このため、ＩＣに出力素子のゲートに接続された外部端子を設けて、この外部端子とＩＣの外部のデカップリングコンデンサとを接続して対応している。

しかし、ＩＣの小型化や外部接続部品を削減するために、上記デカップリングコンデンサを使用しない方式も提案されている。

特開平１１−３１２３８８号公報

低い電源電圧で所定の出力電圧を出力することが可能な電源回路を提供する。

実施形態に従った電源回路は、一端が電源に接続され、他端が第１ノードに接続されたアンプ用定電流源と、一端が前記アンプ用定電流源の他端に接続され、他端が接地に接続された第２導電型の第１のアンプ用ＭＯＳトランジスタと、を有し、前記第１ノードから制御信号を出力するアンプ回路を備える。電源回路は、一端が前記電源に接続され、他端が第２ノードに接続された検出用定電流源と、一端が前記第２ノードに接続され、他端が接地に接続され、ゲートが前記第１のアンプ用ＭＯＳトランジスタのゲートに接続された第２導電型の検出用ＭＯＳトランジスタと、を有する検出回路を備える。電源回路は、一端が前記電源に接続され、ゲートが前記第１ノードに接続された第２導電型の第１の出力用ＭＯＳトランジスタと、一端が前記電源に接続された第１の出力用定電流源と、一端が前記第１の出力用定電流源の他端に接続され、他端が前記接地に接続され、ゲートが前記第１の出力用ＭＯＳトランジスタの他端に接続された第１導電型の第２の出力用ＭＯＳトランジスタと、一端が電源に接続され、他端が第１の出力端子に接続され、ゲートが前記第１の出力用定電流源の他端に接続された第１導電型の第３の出力用ＭＯＳトランジスタと、前記第１の出力端子と前記接地との間に接続された第１のコンデンサと、前記第１の出力用ＭＯＳトランジスタの他端と前記接地との間に接続され、前記第１の出力用ＭＯＳトランジスタの他端と前記接地との間の電圧を分圧した分圧電圧を出力する分圧回路と、を有する出力回路を備える。電源回路は、一端が電源に接続され、他端が第１の出力端子に接続され、前記検出電圧が規定電圧よりも高い場合には、オンし、一方、前記検出電圧が前記規定電圧よりも低い場合には、オフする第１のスイッチ回路と、を備える。

前記アンプ回路は、前記分圧電圧が基準電圧に近づくように、前記第１のアンプ用ＭＯＳトランジスタのゲート電圧を制御して前記制御信号により前記第３の出力用ＭＯＳトランジスタの動作を制御する。

図１は、第１の実施形態に係る電源回路１００の構成の一例を示す回路図である。 図２は、電源電圧ＶＩＮと、基準電圧ＶＲＥＦおよび分圧電圧ＶＦＢとの関係の一例を示す特性図である。 図３は、電源電圧ＶＩＮと、電圧ＶＡおよび第１の出力電圧ＶＢとの関係の一例を示す特性図である。 図４は、第２の実施形態に係る電源回路２００の構成の一例を示す回路図である。 図５は、第３の実施形態に係る電源回路３００の構成の一例を示す回路図である。 図６は、電源電圧ＶＩＮと、各電圧との関係の一例を示す特性図である。 図７は、図６の領域Ｘを拡大した図である。 図８は、第４の実施形態に係る電源回路４００の構成の一例を示す回路図である。

以下、実施形態について図面に基づいて説明する。

第１の実施形態

図１は、第１の実施形態に係る電源回路１００の構成の一例を示す回路図である。

図１に示すように、電源回路１００は、アンプ回路（エラーアンプ）ＡＣと、検出回路ＤＣと、出力回路ＯＣと、第１のスイッチ回路ＳＷ１と、第２のスイッチ回路ＳＷ２と、を備える。この電源回路１００は、電源から電源電圧ＶＩＮが供給され、第１の出力端子ＴＢから第１の出力電圧ＶＢを出力し、第２の出力端子ＴＣから第２の出力電圧ＶＣを出力するようになっている。

そして、アンプ回路ＡＣは、例えば、基準電流源ＩＢＩＡＳと、アンプ用定電流源ＩＡと、第２導電型の第１のアンプ用ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）ＭＡ１と、第１導電型の第２のアンプ用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＡ２と、第１導電型の第３のアンプ用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＡ３と、第１導電型の第４のアンプ用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＡ４と、第１導電型の第５のアンプ用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＡ５と、第２導電型の第６のアンプ用ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）ＭＡ６と、第２導電型の第７のアンプ用ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）ＭＡ７と、を有する。

アンプ用定電流源ＩＡは、一端が電源に接続され、他端が第１ノードＴＡに接続されている。

このアンプ用定電流源ＩＡは、一端（ソース）が電源に接続され、他端（ドレイン）が第１のアンプ用ＭＯＳトランジスタＭＡ１の一端（ドレイン）に接続され、ゲートが第２のアンプ用ＭＯＳトランジスタＭＡ２のゲートに接続された第１導電型のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）である。

すなわち、アンプ用定電流源ＩＡは、第２のアンプ用ＭＯＳトランジスタＭＡ２に流れる電流（基準電流源ＩＢＩＡＳの出力電流）をカレントミラーした電流が流れるようになっている。

また、第１のアンプ用ＭＯＳトランジスタＭＡ１は、一端（ドレイン）がアンプ用定電流源ＩＡの他端に接続され、他端（ソース）が接地に接続されている。

第２のアンプ用ＭＯＳトランジスタＭＡ２は、一端（ソース）が電源に接続され、ダイオード接続されている。

基準電流源ＩＢＩＡＳは、第２のアンプ用ＭＯＳトランジスタの他端（ドレイン）と接地との間に接続されている。

第３のアンプ用ＭＯＳトランジスタＭＡ３は、一端（ソース）が電源に接続され、ゲートが第２のアンプ用ＭＯＳトランジスタＭＡ２のゲートに接続されている。この第３のアンプ用ＭＯＳトランジスタＭＡ３は、第２のアンプ用ＭＯＳトランジスタＭＡ２に流れる電流（基準電流源ＩＢＩＡＳの出力電流）をカレントミラーした電流が流れるようになっている。

第４のアンプ用ＭＯＳトランジスタＭＡ４は、一端（ソース）が第３のアンプ用ＭＯＳトランジスタＭＡ３の他端（ドレイン）に接続され、他端（ドレイン）が第１のアンプ用ＭＯＳトランジスタＭＡ１のゲートに接続され、ゲートに基準電圧ＶＲＥＦが供給されるようになっている。

第５のアンプ用ＭＯＳトランジスタＭＡ５は、一端（ソース）が第３のアンプ用ＭＯＳトランジスタＭＡ３の他端（ドレイン）に接続され、ゲートに分圧電圧ＶＦＢが供給されるようになっている。

第６のアンプ用ＭＯＳトランジスタＭＡ６は、一端（ドレイン）が第４のアンプ用ＭＯＳトランジスタＭＡ４の他端（ドレイン）に接続され、他端（ソース）が接地に接続されている。

第７のアンプ用ＭＯＳトランジスタＭＡ７は、一端が第５のアンプ用ＭＯＳトランジスタＭＡ５の他端に接続され、他端が接地に接続され、ダイオード接続されている。

このようなアンプ回路ＡＣは、減電圧領域では、第１のアンプ用ＭＯＳトランジスタＭＡ１をオフし、一方、レギュレーション領域では、分圧電圧ＶＦＢが基準電圧ＶＲＥＦに近づくように、第１のアンプ用ＭＯＳトランジスタＭＡ１のゲート電圧を制御して制御信号ＳＡにより第３の出力用ＭＯＳトランジスタＭＯ３の動作を制御するようになっている。

これにより、アンプ回路ＡＣは、第１ノードＴＡから制御信号ＳＡを出力するようになっている。

なお、減電圧領域は、電源回路１００の内部回路が正常動作を始めるよりも電源電圧ＶＩＮが低い領域である。また、レギュレーション領域は、電源回路１００の内部回路が正常動作する領域である。

検出回路ＤＣは、検出用定電流源ＩＤと、第２導電型の検出用ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）ＭＤと、インバータＩＮＶ１と、を有する。

検出用定電流源ＩＤは、一端が電源に接続され、他端が第２ノードＴＤに接続されている。この検出用定電流源ＩＤは、第２のアンプ用ＭＯＳトランジスタＭＡ２に流れる電流（基準電流源ＩＢＩＡＳの出力電流）をカレントミラーした電流が流れるようになっている。

検出用ＭＯＳトランジスタＭＤは、一端（ドレイン）が第２ノードＴＤに接続され、他端（ソース）が接地に接続され、ゲートが第１のアンプ用ＭＯＳトランジスタＭＡ１のゲートに接続されている。

インバータＩＮＶ１は、入力が第２ノードＴＤに接続され、出力が第１のスイッチ用ＭＯＳトランジスタおよび第２のスイッチ用ＭＯＳトランジスタのゲートに接続されている。

このインバータＩＮＶ１は、検出電圧ＶＤが入力され、検出電圧ＶＤを反転した信号ｂＶＤを出力するようになっている。

この検出回路ＤＣは、電源回路１００が正常値を出力しているか否か（減電圧領域であるか、若しくはレギュレーション領域であるか）を検出し、この検出結果を検出電圧ＶＤとして出力するようになっている。

検出電圧ＶＤが予め設定された規定電圧以上である場合は、減電圧領域となり、検出電圧ＶＤが規定電圧未満である場合は、レギュレーション領域となる。なお、この規定電圧は、インバータＩＮＶ１の閾値電圧で調整される。

また、出力回路ＯＣは、第２導電型の第１の出力用ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）ＭＯ１と、第１導電型の第２の出力用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＯ２と、第１導電型の第３の出力用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＯ３と、第１導電型の第４の出力用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＯ４と、第１導電型の第５の出力用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＯ５と、第１の出力用定電流源ＩＯ１と、第２の出力用定電流源ＩＯ２と、第１のコンデンサＣ１と、第２のコンデンサＣ２と、分圧回路ＲＣと、を有する。

第１の出力用ＭＯＳトランジスタＭＯ１は、一端（ドレイン）が電源に接続され、ゲートが第１ノードＴＡに接続されている。

第１の出力用定電流源ＩＯ１は、一端が電源に接続されている。

この第１の出力用定電流源ＩＯ１は、例えば、一端（ソース）が電源に接続され、他端（ドレイン）が第３の出力用ＭＯＳトランジスタＭＯ３のゲートに接続された第１導電型のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）である。第１の出力用定電流源ＩＯ１は、第２のアンプ用ＭＯＳトランジスタＭＡ２に流れる電流（基準電流源ＩＢＩＡＳの出力電流）をカレントミラーした電流が流れるようになっている。

第２の出力用ＭＯＳトランジスタＭＯ２は、一端（ソース）が第１の出力用定電流源ＩＯ１の他端に接続され、他端（ドレイン）が接地に接続され、ゲートが第１の出力用ＭＯＳトランジスタＭＯ１の他端（ソース）に接続されている。

第３の出力用ＭＯＳトランジスタＭＯ３は、一端（ドレイン）が電源に接続され、他端（ソース）が第１の出力端子ＴＢに接続され、ゲートが第１の出力用定電流源ＩＯ１の他端に接続されている。

第１のコンデンサＣ１は、第１の出力端子ＴＢと接地との間に接続されている。

第２の出力用定電流源ＩＯ２は、一端が電源に接続されている。

この第２の出力用定電流源ＩＯ２は、例えば、一端（ソース）が電源に接続され、他端（ドレイン）が第５の出力用ＭＯＳトランジスタＭＯ５のゲートに接続された第１導電型のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）である。第２の出力用定電流源ＩＯ２は、第２のアンプ用ＭＯＳトランジスタＭＡ２に流れる電流（基準電流源ＩＢＩＡＳの出力電流）をカレントミラーした電流が流れるようになっている。

第４の出力用ＭＯＳトランジスタＭＯ４は、一端（ソース）が第２の出力用定電流源ＩＯ２の他端に接続され、他端（ドレイン）が接地に接続され、ゲートが第１の出力用ＭＯＳトランジスタＭＯ１の他端（ソース）に接続されている。

第５の出力用ＭＯＳトランジスタＭＯ５は、一端（ソース）が電源に接続され、他端（ドレイン）が第２の出力端子ＴＣに接続され、ゲートが第２の出力用定電流源ＩＯ２の他端に接続されている。

第２のコンデンサＣ２は、第２の出力端子ＴＣと接地との間に接続されている。

分圧回路ＲＣは、第１の出力用ＭＯＳトランジスタＭＯ１の他端（ソース）と接地との間に接続されている。この分圧回路ＲＣは、第１の出力用ＭＯＳトランジスタＭＯ１の他端（ソース）と接地との間の電圧を分圧した分圧電圧ＶＦＢを出力するようになっている。
この分圧回路ＲＣは、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、を有する。

第１の抵抗Ｒ１は、一端が第１の出力用ＭＯＳトランジスタＭＯ１の他端（ソース）に接続され、他端が第５のアンプ用ＭＯＳトランジスタＭＡ５のゲートに接続されている。

第２の抵抗Ｒ２は、第１の抵抗Ｒ１の他端と接地との間に接続されている。

この分圧回路ＲＣは、第１の抵抗Ｒ１と第２の抵抗Ｒ２との間の電圧を、分圧電圧ＶＦＢとして第５のアンプ用ＭＯＳトランジスタＭＡ５のゲートに出力するようになっている。

また、第１のスイッチ回路ＳＷ１は、一端が電源に接続され、他端が第１の出力端子ＴＢに接続されている。

この第１のスイッチ回路ＳＷ１は、第２ノードＴＤの検出電圧ＶＤに応じてオンまたはオフに制御されるようになっている。例えば、第１のスイッチ回路ＳＷ１は、検出電圧ＶＤが規定電圧よりも高い場合には、オンし、一方、検出電圧ＶＤが規定電圧よりも低い場合には、オフする。

この第１のスイッチ回路ＳＷ１は、例えば、一端（ソース）が電源に接続され、他端（ドレイン）が第１の出力端子ＴＢに接続され、ゲートに検出電圧ＶＤに応じた信号ｂＶＤが供給される第１導電型の第１のスイッチ用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）である。

第２のスイッチ回路ＳＷ２は、一端が電源に接続され、他端が第２の出力端子ＴＣに接続されている。

この第２のスイッチ回路ＳＷ２は、検出電圧ＶＤに応じて、第１のスイッチ回路ＳＷ１の動作に同期してオンまたはオフに制御されるようになっている。

この第２のスイッチ回路ＳＷ２は、例えば、一端（ソース）が電源に接続され、他端（ドレイン）が第２の出力端子ＴＣに接続され、ゲートに検出電圧ＶＤに応じた信号ｂＶＤが供給される第１導電型の第２のスイッチ用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）である。

第１、第２のスイッチ回路ＳＷ１、ＳＷ２は、減電圧領域において、第３、第５の出力用ＭＯＳトランジスタＭＯ３、ＭＯ５の代わりに、電源回路１００の出力素子として動作するようになっている。

なお、電源回路１００において、第２の出力用ＭＯＳトランジスタＭＯ２のゲート−ソース電圧ＶＧＳ≒第３の出力用ＭＯＳトランジスタＭＯ３のゲート−ソース電圧ＶＧＳとすると、電圧ＶＡ≒第１の出力電圧ＶＢとなる。これにより、電圧ＶＡと第１の出力電圧ＶＢを分離しつつ、ほぼ同電位の電源出力を得ることができる。

また、第１の出力電圧ＶＢは、負荷電流により変動する場合がある。しかし、フィードバックされないため発振等の懸念が無く安定である。そして、ドライバ回路用途限定で電源回路１００が使用される場合には、スイッチング時に第１の出力電圧ＶＢが低下しても殆ど影響が無い。

次に、以上のような構成を有する電源回路１００の動作について説明する。ここで、図２は、電源電圧ＶＩＮと、基準電圧ＶＲＥＦおよび分圧電圧ＶＦＢとの関係の一例を示す特性図である。また、図３は、電源電圧ＶＩＮと、電圧ＶＡおよび第１の出力電圧ＶＢとの関係の一例を示す特性図である。なお、第２の出力電圧ＶＢを特性は、図３に示す第１の出力電圧ＶＢの特性と同様になる。

図２に示す減電圧領域では、既述のように、第１のアンプ用ＭＯＳトランジスタＭＡ１はオフされているため、第１のアンプ用ＭＯＳトランジスタＭＡ１のゲート−ソース電圧ＶＧＳ≒0Ｖとなる。

また、検出用ＭＯＳトランジスタＭＤは、第１のアンプ用ＭＯＳトランジスタＭＡ１とゲート−ソース電圧ＶＧＳが共通である。このため、検出用ＭＯＳトランジスタＭＤは、減電圧領域においてオフする。これにより、検出電圧ＶＤは、“Ｈｉｇｈ”レベル（既述の規定電圧以上）となる。

そして、インバータＩＮＶ１は、検出電圧ＶＤを反転出力し、第１、第２のスイッチ回路ＳＷ１、ＳＷ２をオンさせるよう動作する。
既述のように、第１、第２のスイッチ回路ＳＷ１、ＳＷ２は、第３、第５の出力用ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）ＭＯ３、ＭＯ５と反対の極性を持った素子（ｐＭＯＳトランジスタ）である。

そして、第３、第５の出力用ＭＯＳトランジスタＭＯ３、ＭＯ５がリニア動作するのに対し、第１、第２のスイッチ回路ＳＷ１、ＳＷ２はスイッチ動作となる。このため、第１のスイッチ回路ＳＷ１のドレイン−ソース電圧ＶＤＳ≒0Ｖ，第２のスイッチ回路ＳＷ２のドレイン−ソース電圧ＶＤＳ≒0Ｖとなる。

したがって、減電圧領域（電源回路が正常動作を始めるよりも低い電源電圧ＶＩＮが印加された場合）において、第１の出力電圧ＶＢ≒電源電圧ＶＩＮ、第２の出力電圧ＶＣ≒電源電圧ＶＩＮとなる（図２、図３）。

ここで、例えば、第１の出力電圧ＶＢ及び第２の出力電圧ＶＣが４Ｖまで許容できると想定する。この場合、従来の構成では電源電圧ＶＩＮ≧５Ｖが必要であるのに対し、本実施形態に係る電源回路１００では、電源電圧ＶＩＮ≧４Ｖで使用可能となる。すなわち、本実施形態に係る電源回路１００では、電源電圧ＶＩＮの印加条件を約１Ｖ改善できる。

そして、電圧ＶＡ=５Ｖが正常動作する設定であるとすると、電源電圧ＶＩＮ≧６Ｖで減電圧領域の検出が解除される。そして、レギュレーション領域において、第３、第５の出力用ＭＯＳトランジスタＭＯ３、ＭＯ５が動作し、第１、第２のスイッチ回路ＳＷ１、ＳＷ２がオフすることとなる（図２）。

図２に示すように、第１の出力電圧ＶＢ及び第２の出力電圧ＶＣは、減電圧検出が解除されるまで電源電圧ＶＩＮと同電位となるので、本実施形態では最大で６Ｖを出力する。

一般的には、プロセスのゲート耐圧保証範囲はＶＧＳ=７Ｖ程度までを許容する場合が多く、上記実施形態でも問題ない場合が多い。しかし、もっと保証範囲が狭い場合等は、これに合わせて動作条件を任意に設定することができる。例えば、電圧ＶＡ=４.５Ｖに設定した場合、第１の出力電圧ＶＢ及び第２の出力電圧ＶＣの最大出力電圧は５.５Ｖとなる。

以上のように、電源電圧１００において、エラーアンプ出力を利用している為、バイアス電流の増加を最小限に抑えつつ高速応答を得られる。これにより、急峻な電源電圧ＶＩＮの変動においても、第１、第２の出力電圧ＶＢ、ＶＣ上昇を抑えることができる。

すなわち、本実施形態に係る電源回路によれば、より低い電源電圧で所定の出力電圧を出力することができる。

特に、ドライバ回路及びハイサイドスイッチ／ローサイドスイッチを、より低い電源回路で動作させることができる。

第２の実施形態

第１の実施形態では、２つ出力端子から２つの出力電圧が出力される構成について説明した。

この第２の実施形態では、１つ出力端子から１つの出力電圧が出力される構成について説明する。
ここで、図４は、第２の実施形態に係る電源回路２００の構成の一例を示す回路図である。なお、図４において、図１の符号と同じ符号は、第１の実施形態と同様の構成を示す。

図４に示すように、電源回路２００は、アンプ回路（エラーアンプ）ＡＣと、検出回路ＤＣと、出力回路ＯＣと、第１のスイッチ回路ＳＷ１と、を備える。
すなわち、電源回路２００は、第１の実施形態と比較して、第２のスイッチ回路ＳＷ２が省略されている。

また、出力回路ＯＣは、第２導電型の第１の出力用ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）ＭＯ１と、第１導電型の第２の出力用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＯ２と、第１導電型の第３の出力用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＯ３と、第１の出力用定電流源ＩＯ１と、第１のコンデンサＣ１と、分圧回路ＲＣと、を有する。

すなわち、出力回路ＯＣは、第１の実施形態と比較して、第２の出力用定電流源ＩＯ２と、第１導電型の第４の出力用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＯ４と、第１導電型の第５の出力用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＯ５と、第２のコンデンサＣ２と、が省略されている。

このように、この電源回路２００は、電源から電源電圧ＶＩＮが供給され、１つの第１の出力端子ＴＢから第１の出力電圧ＶＢを出力するようになっている。

なお、電源回路２００のその他の構成および機能は、第１の実施形態と同様である。

また、以上のような構成を有する電源回路２００の動作は、出力電圧が１つになった点以外、第１の実施形態と同様である。
すなわち、本実施形態に係る電源回路によれば、第１の実施形態と同様に、より低い電源電圧で所定の出力電圧を出力することができる。

第３の実施形態

第３の実施形態では、第１の実施形態の構成に対して、電圧ＶＡの設定値にヒステリシスを適用する構成を追加した例について説明する。

ここで、図５は、第３の実施形態に係る電源回路３００の構成の一例を示す回路図である。なお、図５おいて、図１の符号と同じ符号は、第１の実施形態と同様の構成を示す。

図５に示すように、電源回路３００は、第１の実施形態と同様に、アンプ回路（エラーアンプ）ＡＣと、検出回路ＤＣと、出力回路ＯＣと、第１のスイッチ回路ＳＷ１と、第２のスイッチ回路ＳＷ２と、を備える。この電源回路１００は、電源から電源電圧ＶＩＮが供給され、第１の出力端子ＴＢから第１の出力電圧ＶＢを出力し、第２の出力端子ＴＣから第２の出力電圧ＶＣを出力するようになっている。

ここで、出力回路ＯＣは、第２導電型の第１の出力用ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）ＭＯ１と、第１導電型の第２の出力用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＯ２と、第１導電型の第３の出力用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＯ３と、第１導電型の第４の出力用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＯ４と、第１導電型の第５の出力用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＯ５と、第１の出力用定電流源ＩＯ１と、第２の出力用定電流源ＩＯ２と、第１のコンデンサＣ１と、第２のコンデンサＣ２と、分圧回路ＲＣと、抵抗回路ＨＣと、を有する。

すなわち、出力回路ＯＸは、第１の実施形態と比較して、抵抗回路ＨＣをさらに有する。

抵抗回路ＨＣは、第１の抵抗Ｒ１の他端と接地との間に接続されている。

この抵抗回路ＨＣは、検出電圧ＶＤが既述の規定電圧よりも高い場合には、抵抗値が増加し、一方、検出電圧ＶＤが規定電圧よりも低い場合には、抵抗値が減少するようになっている。

この抵抗回路ＨＣは、例えば、第３のスイッチ回路ＳＷ３と、第３の抵抗Ｒ３と、を有する。

第３のスイッチ回路ＳＷ３は、第１の抵抗Ｒ１の他端と接地との間に接続されている。この３のスイッチ回路ＳＷ３は、第１の抵抗Ｒ１の他端と接地との間で、第３の抵抗Ｒ３と直列に接続され、ゲートに検出電圧ＶＤに基づいた電圧ｂＶＤが供給される（ゲートがインバータＩＮＶ１の出力に接続されている）第２導電型のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）である。

例えば、第３のスイッチ回路ＳＷ３は、第１のスイッチ回路ＳＷ１がオンするときにオフし、一方、第１のスイッチ回路ＳＷ１がオフするときにオンする。すなわち、第３のスイッチ回路ＳＷ３は、第１のスイッチ回路ＳＷ１の動作に対して相補的にオンまたはオフに制御されるようになっている。

また、第３の抵抗Ｒ３は、第１の抵抗Ｒ１の他端と接地との間で、第３のスイッチ回路ＳＷ３と直列に接続されている。

このような構成を有する抵抗回路ＨＣは、検出電圧ＶＤが既述の規定電圧よりも高い場合、すなわち、検出電圧ＶＤが“Ｈｉｇｈ”レベル（電圧ｂＶＤが“Ｌｏｗ”レベル）の場合、第３のスイッチ回路ＳＷ３はオフする。これにより、抵抗回路ＨＣの抵抗値が増加する。

一方、抵抗回路ＨＣは、検出電圧ＶＤが既述の規定電圧よりも低い場合、すなわち、検出電圧ＶＤが“Ｌｏｗ”レベル（電圧ｂＶＤが“Ｈｉｇｈ”レベル）の場合、第３のスイッチ回路ＳＷ３はオフする。これにより、抵抗回路ＨＣの抵抗値が減少する。

なお、電源回路３００のその他の構成および機能は、第１の実施形態と同様である。

次に、以上のような構成を有する電源回路３００の動作について説明する。ここで、図６は、電源電圧ＶＩＮと、各電圧との関係の一例を示す特性図である。また、図７は、図６の領域Ｘを拡大した図である。なお、第２の出力電圧ＶＢを特性は、図６、図７に示す第１の出力電圧ＶＢの特性と同様になる。

既述のように、抵抗回路ＨＣは、検出電圧ＶＤが既述の規定電圧よりも高い場合には、抵抗値が増加し、一方、検出電圧ＶＤが規定電圧よりも低い場合には、抵抗値が減少する。

したがって、図６、図７に示すように、電圧ＶＡがヒステリシス特性を有することとなる。これにより、減電圧領域とレギュレーション領域との間におけるインバータＩＮＶ１の動作、すなわち、第１のスイッチ回路ＳＷ１の動作のチャタリングが防止される。

結果として、減電圧領域とレギュレーション領域との間における第１の出力電圧ＶＢのチャタリングが抑制される。

なお、電源回路３００のその他の動作および機能は、第１の実施形態と同様である。

以上のように、本実施形態に係る電源回路によれば、出力電圧のチャタリングを抑制しつつ、より低い電源電圧で所定の出力電圧を出力することができる。

第４の実施形態

第３の実施形態では、２つ出力端子から２つの出力電圧が出力される構成について説明した。

この第４の実施形態では、１つ出力端子から１つの出力電圧が出力される構成について説明する。

ここで、図８は、第４の実施形態に係る電源回路４００の構成の一例を示す回路図である。なお、図８において、図５の符号と同じ符号は、第３の実施形態と同様の構成を示す。

図８に示すように、電源回路４００は、アンプ回路（エラーアンプ）ＡＣと、検出回路ＤＣと、出力回路ＯＣと、第１のスイッチ回路ＳＷ１と、を備える。
すなわち、電源回路４００は、第３の実施形態と比較して、第２のスイッチ回路ＳＷ２が省略されている。

また、出力回路ＯＣは、第２導電型の第１の出力用ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）ＭＯ１と、第１導電型の第２の出力用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＯ２と、第１導電型の第３の出力用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＯ３と、第１の出力用定電流源ＩＯ１と、第１のコンデンサＣ１と、分圧回路ＲＣと、抵抗回路ＨＣと、を有する。

すなわち、出力回路ＯＣは、第３の実施形態と比較して、第２の出力用定電流源ＩＯ２と、第１導電型の第４の出力用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＯ４と、第１導電型の第５の出力用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＯ５と、第２のコンデンサＣ２と、が省略されている。

このように、この電源回路４００は、電源から電源電圧ＶＩＮが供給され、１つの第１の出力端子ＴＢから第１の出力電圧ＶＢを出力するようになっている。

なお、電源回路４００のその他の構成および機能は、第３の実施形態と同様である。

また、以上のような構成を有する電源回路４００の動作は、出力電圧が１つになった点以外、第１の実施形態と同様である。
すなわち、本実施形態に係る電源回路によれば、第３の実施形態と同様に、出力電圧のチャタリングを抑制しつつ、低い電源電圧で所定の出力電圧を出力することができる。

なお、実施形態は例示であり、発明の範囲はそれらに限定されない。

１００、２００、３００、４００ 電源回路
ＡＣ アンプ回路（エラーアンプ）
ＤＣ 検出回路
ＯＣ 出力回路
ＳＷ１ 第１のスイッチ回路
ＳＷ２ 第２のスイッチ回路

Claims (8)

1. 一端が電源に接続され、他端が第１ノードに接続されたアンプ用定電流源と、一端が前記アンプ用定電流源の他端に接続され、他端が接地に接続された第２導電型の第１のアンプ用ＭＯＳトランジスタと、を有し、前記第１ノードから制御信号を出力するアンプ回路と、
   一端が前記電源に接続され、他端が第２ノードに接続された検出用定電流源と、一端が前記第２ノードに接続され、他端が接地に接続され、ゲートが前記第１のアンプ用ＭＯＳトランジスタのゲートに接続された第２導電型の検出用ＭＯＳトランジスタと、を有する検出回路と、
   一端が前記電源に接続され、ゲートが前記第１ノードに接続された第２導電型の第１の出力用ＭＯＳトランジスタと、一端が前記電源に接続された第１の出力用定電流源と、一端が前記第１の出力用定電流源の他端に接続され、他端が前記接地に接続され、ゲートが前記第１の出力用ＭＯＳトランジスタの他端に接続された第１導電型の第２の出力用ＭＯＳトランジスタと、一端が電源に接続され、他端が第１の出力端子に接続され、ゲートが前記第１の出力用定電流源の他端に接続された第１導電型の第３の出力用ＭＯＳトランジスタと、前記第１の出力端子と前記接地との間に接続された第１のコンデンサと、前記第１の出力用ＭＯＳトランジスタの他端と前記接地との間に接続され、前記第１の出力用ＭＯＳトランジスタの他端と前記接地との間の電圧を分圧した分圧電圧を出力する分圧回路と、を有する出力回路と、
   一端が電源に接続され、他端が第１の出力端子に接続され、前記検出電圧が規定電圧よりも高い場合には、オンし、一方、前記検出電圧が前記規定電圧よりも低い場合には、オフする第２ノード第１のスイッチ回路と、を備え、
   前記アンプ回路は、前記分圧電圧が基準電圧に近づくように、前記第１のアンプ用ＭＯＳトランジスタのゲート電圧を制御して前記制御信号により前記第３の出力用ＭＯＳトランジスタの動作を制御する
   ことを特徴とする電源回路。
2. 前記電源回路は、一端が前記電源に接続され、他端が第２の出力端子に接続され、前記検出電圧に応じて、前記第１のスイッチ回路の動作に同期してオンまたはオフに制御される第２のスイッチ回路をさらに備え、
   前記出力回路は、
   一端が前記電源に接続された第２の出力用定電流源と、
   一端が前記第２の出力用定電流源の他端に接続され、他端が前記接地に接続され、ゲートが前記第１の出力用ＭＯＳトランジスタの他端に接続された第１導電型の第４の出力用ＭＯＳトランジスタと、
   一端が前記電源に接続され、他端が前記第２の出力端子に接続され、ゲートが前記第２の出力用定電流源の他端に接続された第１導電型の第５の出力用ＭＯＳトランジスタと、
   前記第２の出力端子と前記接地との間に接続された第２のコンデンサと、をさらに有することを特徴とする請求項１または２に記載の電源回路。
3. 前記第１のスイッチ回路は、一端が前記電源に接続され、他端が前記第１の出力端子に接続され、ゲートに前記検出電圧に応じた信号が供給される第１導電型の第１のスイッチ用ＭＯＳトランジスタであることを特徴とする請求項１または２に記載の電源回路。
4. 前記第２のスイッチ回路は、一端が前記電源に接続され、他端が前記第２の出力端子に接続され、ゲートに前記検出電圧に応じた信号が供給される第１導電型の第２のスイッチ用ＭＯＳトランジスタである
   ことを特徴とする請求項２に記載の電源回路。
5. 前記分圧回路は、
   一端が前記第１の出力用ＭＯＳトランジスタの他端に接続された第１の抵抗と、
   前記第１の抵抗の他端と前記接地との間に接続された第２の抵抗と、を有し、
   前記第１の抵抗と前記第２の抵抗との間の電圧を、前記分圧電圧として出力することを特徴とする請求項１から４のいずれか一項に記載の電源回路。
6. 前記出力回路は、前記第１の抵抗の他端と前記接地との間に接続された抵抗回路をさらに有し、
   前記抵抗回路は、前記検出電圧が前記規定電圧よりも高い場合には、抵抗値が増加し、一方、前記検出電圧が前記規定電圧よりも低い場合には、抵抗値が減少することを特徴とする請求項５に記載の電源回路。
7. 前記抵抗回路は、
   前記第１の抵抗の他端と前記接地との間に接続され、前記第１のスイッチ回路の動作に対して相補的にオンまたはオフに制御される第３のスイッチ回路と、
   前記第１の抵抗の他端と前記接地との間で、前記第３のスイッチ回路と直列に接続された第３の抵抗と、を有することを特徴とする請求項６に記載の電源回路。
8. 前記第３のスイッチ回路は、前記第１の抵抗の他端と前記接地との間で、前記第３の抵抗と直列に接続され、ゲートに前記検出電圧に基づいた電圧が供給される第２導電型のＭＯＳトランジスタであることを特徴とする請求項７に記載の電源回路。

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