JP2014052890A - 電源回路 - Google Patents
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Abstract
【課題】低い電源電圧で所定の出力電圧を出力することが可能な電源回路を提供する。
【解決手段】電源回路100は、アンプ回路(エラーアンプ)ACと、検出回路DCと、出力回路OCと、第1のスイッチ回路SW1と、第2のスイッチ回路SW2と、を備える。アンプ回路ACは、基準電流源IBIASと、アンプ用定電流源IAと、第2導電型の第1のアンプ用MOSトランジスタMA1と、第1導電型の第2のアンプ用MOSトランジスタMA2と、第1導電型の第3のアンプ用MOSトランジスタMA3と、第1導電型の第4のアンプ用MOSトランジスタMA4と、第1導電型の第5のアンプ用MOSトランジスタMA5と、第2導電型の第6のアンプ用MOSトランジスタMA6と、第2導電型の第7のアンプ用MOSトランジスタMA7と、を有する。
【選択図】図1
【解決手段】電源回路100は、アンプ回路(エラーアンプ)ACと、検出回路DCと、出力回路OCと、第1のスイッチ回路SW1と、第2のスイッチ回路SW2と、を備える。アンプ回路ACは、基準電流源IBIASと、アンプ用定電流源IAと、第2導電型の第1のアンプ用MOSトランジスタMA1と、第1導電型の第2のアンプ用MOSトランジスタMA2と、第1導電型の第3のアンプ用MOSトランジスタMA3と、第1導電型の第4のアンプ用MOSトランジスタMA4と、第1導電型の第5のアンプ用MOSトランジスタMA5と、第2導電型の第6のアンプ用MOSトランジスタMA6と、第2導電型の第7のアンプ用MOSトランジスタMA7と、を有する。
【選択図】図1
Description
電源回路に関する。
従来のDC−DCコンバータ等のドライバ回路の電源は、高速な負荷応答特性が要求される。このため、ICに出力素子のゲートに接続された外部端子を設けて、この外部端子とICの外部のデカップリングコンデンサとを接続して対応している。
しかし、ICの小型化や外部接続部品を削減するために、上記デカップリングコンデンサを使用しない方式も提案されている。
低い電源電圧で所定の出力電圧を出力することが可能な電源回路を提供する。
実施形態に従った電源回路は、一端が電源に接続され、他端が第1ノードに接続されたアンプ用定電流源と、一端が前記アンプ用定電流源の他端に接続され、他端が接地に接続された第2導電型の第1のアンプ用MOSトランジスタと、を有し、前記第1ノードから制御信号を出力するアンプ回路を備える。電源回路は、一端が前記電源に接続され、他端が第2ノードに接続された検出用定電流源と、一端が前記第2ノードに接続され、他端が接地に接続され、ゲートが前記第1のアンプ用MOSトランジスタのゲートに接続された第2導電型の検出用MOSトランジスタと、を有する検出回路を備える。電源回路は、一端が前記電源に接続され、ゲートが前記第1ノードに接続された第2導電型の第1の出力用MOSトランジスタと、一端が前記電源に接続された第1の出力用定電流源と、一端が前記第1の出力用定電流源の他端に接続され、他端が前記接地に接続され、ゲートが前記第1の出力用MOSトランジスタの他端に接続された第1導電型の第2の出力用MOSトランジスタと、一端が電源に接続され、他端が第1の出力端子に接続され、ゲートが前記第1の出力用定電流源の他端に接続された第1導電型の第3の出力用MOSトランジスタと、前記第1の出力端子と前記接地との間に接続された第1のコンデンサと、前記第1の出力用MOSトランジスタの他端と前記接地との間に接続され、前記第1の出力用MOSトランジスタの他端と前記接地との間の電圧を分圧した分圧電圧を出力する分圧回路と、を有する出力回路を備える。電源回路は、一端が電源に接続され、他端が第1の出力端子に接続され、前記検出電圧が規定電圧よりも高い場合には、オンし、一方、前記検出電圧が前記規定電圧よりも低い場合には、オフする第1のスイッチ回路と、を備える。
前記アンプ回路は、前記分圧電圧が基準電圧に近づくように、前記第1のアンプ用MOSトランジスタのゲート電圧を制御して前記制御信号により前記第3の出力用MOSトランジスタの動作を制御する。
以下、実施形態について図面に基づいて説明する。
図1は、第1の実施形態に係る電源回路100の構成の一例を示す回路図である。
図1に示すように、電源回路100は、アンプ回路(エラーアンプ)ACと、検出回路DCと、出力回路OCと、第1のスイッチ回路SW1と、第2のスイッチ回路SW2と、を備える。この電源回路100は、電源から電源電圧VINが供給され、第1の出力端子TBから第1の出力電圧VBを出力し、第2の出力端子TCから第2の出力電圧VCを出力するようになっている。
そして、アンプ回路ACは、例えば、基準電流源IBIASと、アンプ用定電流源IAと、第2導電型の第1のアンプ用MOSトランジスタ(nMOSトランジスタ)MA1と、第1導電型の第2のアンプ用MOSトランジスタ(pMOSトランジスタ)MA2と、第1導電型の第3のアンプ用MOSトランジスタ(pMOSトランジスタ)MA3と、第1導電型の第4のアンプ用MOSトランジスタ(pMOSトランジスタ)MA4と、第1導電型の第5のアンプ用MOSトランジスタ(pMOSトランジスタ)MA5と、第2導電型の第6のアンプ用MOSトランジスタ(nMOSトランジスタ)MA6と、第2導電型の第7のアンプ用MOSトランジスタ(nMOSトランジスタ)MA7と、を有する。
アンプ用定電流源IAは、一端が電源に接続され、他端が第1ノードTAに接続されている。
このアンプ用定電流源IAは、一端(ソース)が電源に接続され、他端(ドレイン)が第1のアンプ用MOSトランジスタMA1の一端(ドレイン)に接続され、ゲートが第2のアンプ用MOSトランジスタMA2のゲートに接続された第1導電型のMOSトランジスタ(pMOSトランジスタ)である。
すなわち、アンプ用定電流源IAは、第2のアンプ用MOSトランジスタMA2に流れる電流(基準電流源IBIASの出力電流)をカレントミラーした電流が流れるようになっている。
また、第1のアンプ用MOSトランジスタMA1は、一端(ドレイン)がアンプ用定電流源IAの他端に接続され、他端(ソース)が接地に接続されている。
第2のアンプ用MOSトランジスタMA2は、一端(ソース)が電源に接続され、ダイオード接続されている。
基準電流源IBIASは、第2のアンプ用MOSトランジスタの他端(ドレイン)と接地との間に接続されている。
第3のアンプ用MOSトランジスタMA3は、一端(ソース)が電源に接続され、ゲートが第2のアンプ用MOSトランジスタMA2のゲートに接続されている。この第3のアンプ用MOSトランジスタMA3は、第2のアンプ用MOSトランジスタMA2に流れる電流(基準電流源IBIASの出力電流)をカレントミラーした電流が流れるようになっている。
第4のアンプ用MOSトランジスタMA4は、一端(ソース)が第3のアンプ用MOSトランジスタMA3の他端(ドレイン)に接続され、他端(ドレイン)が第1のアンプ用MOSトランジスタMA1のゲートに接続され、ゲートに基準電圧VREFが供給されるようになっている。
第5のアンプ用MOSトランジスタMA5は、一端(ソース)が第3のアンプ用MOSトランジスタMA3の他端(ドレイン)に接続され、ゲートに分圧電圧VFBが供給されるようになっている。
第6のアンプ用MOSトランジスタMA6は、一端(ドレイン)が第4のアンプ用MOSトランジスタMA4の他端(ドレイン)に接続され、他端(ソース)が接地に接続されている。
第7のアンプ用MOSトランジスタMA7は、一端が第5のアンプ用MOSトランジスタMA5の他端に接続され、他端が接地に接続され、ダイオード接続されている。
このようなアンプ回路ACは、減電圧領域では、第1のアンプ用MOSトランジスタMA1をオフし、一方、レギュレーション領域では、分圧電圧VFBが基準電圧VREFに近づくように、第1のアンプ用MOSトランジスタMA1のゲート電圧を制御して制御信号SAにより第3の出力用MOSトランジスタMO3の動作を制御するようになっている。
これにより、アンプ回路ACは、第1ノードTAから制御信号SAを出力するようになっている。
なお、減電圧領域は、電源回路100の内部回路が正常動作を始めるよりも電源電圧VINが低い領域である。また、レギュレーション領域は、電源回路100の内部回路が正常動作する領域である。
検出回路DCは、検出用定電流源IDと、第2導電型の検出用MOSトランジスタ(nMOSトランジスタ)MDと、インバータINV1と、を有する。
検出用定電流源IDは、一端が電源に接続され、他端が第2ノードTDに接続されている。この検出用定電流源IDは、第2のアンプ用MOSトランジスタMA2に流れる電流(基準電流源IBIASの出力電流)をカレントミラーした電流が流れるようになっている。
検出用MOSトランジスタMDは、一端(ドレイン)が第2ノードTDに接続され、他端(ソース)が接地に接続され、ゲートが第1のアンプ用MOSトランジスタMA1のゲートに接続されている。
インバータINV1は、入力が第2ノードTDに接続され、出力が第1のスイッチ用MOSトランジスタおよび第2のスイッチ用MOSトランジスタのゲートに接続されている。
このインバータINV1は、検出電圧VDが入力され、検出電圧VDを反転した信号bVDを出力するようになっている。
この検出回路DCは、電源回路100が正常値を出力しているか否か(減電圧領域であるか、若しくはレギュレーション領域であるか)を検出し、この検出結果を検出電圧VDとして出力するようになっている。
検出電圧VDが予め設定された規定電圧以上である場合は、減電圧領域となり、検出電圧VDが規定電圧未満である場合は、レギュレーション領域となる。なお、この規定電圧は、インバータINV1の閾値電圧で調整される。
また、出力回路OCは、第2導電型の第1の出力用MOSトランジスタ(nMOSトランジスタ)MO1と、第1導電型の第2の出力用MOSトランジスタ(pMOSトランジスタ)MO2と、第1導電型の第3の出力用MOSトランジスタ(pMOSトランジスタ)MO3と、第1導電型の第4の出力用MOSトランジスタ(pMOSトランジスタ)MO4と、第1導電型の第5の出力用MOSトランジスタ(pMOSトランジスタ)MO5と、第1の出力用定電流源IO1と、第2の出力用定電流源IO2と、第1のコンデンサC1と、第2のコンデンサC2と、分圧回路RCと、を有する。
第1の出力用MOSトランジスタMO1は、一端(ドレイン)が電源に接続され、ゲートが第1ノードTAに接続されている。
第1の出力用定電流源IO1は、一端が電源に接続されている。
この第1の出力用定電流源IO1は、例えば、一端(ソース)が電源に接続され、他端(ドレイン)が第3の出力用MOSトランジスタMO3のゲートに接続された第1導電型のMOSトランジスタ(pMOSトランジスタ)である。第1の出力用定電流源IO1は、第2のアンプ用MOSトランジスタMA2に流れる電流(基準電流源IBIASの出力電流)をカレントミラーした電流が流れるようになっている。
第2の出力用MOSトランジスタMO2は、一端(ソース)が第1の出力用定電流源IO1の他端に接続され、他端(ドレイン)が接地に接続され、ゲートが第1の出力用MOSトランジスタMO1の他端(ソース)に接続されている。
第3の出力用MOSトランジスタMO3は、一端(ドレイン)が電源に接続され、他端(ソース)が第1の出力端子TBに接続され、ゲートが第1の出力用定電流源IO1の他端に接続されている。
第1のコンデンサC1は、第1の出力端子TBと接地との間に接続されている。
第2の出力用定電流源IO2は、一端が電源に接続されている。
この第2の出力用定電流源IO2は、例えば、一端(ソース)が電源に接続され、他端(ドレイン)が第5の出力用MOSトランジスタMO5のゲートに接続された第1導電型のMOSトランジスタ(pMOSトランジスタ)である。第2の出力用定電流源IO2は、第2のアンプ用MOSトランジスタMA2に流れる電流(基準電流源IBIASの出力電流)をカレントミラーした電流が流れるようになっている。
第4の出力用MOSトランジスタMO4は、一端(ソース)が第2の出力用定電流源IO2の他端に接続され、他端(ドレイン)が接地に接続され、ゲートが第1の出力用MOSトランジスタMO1の他端(ソース)に接続されている。
第5の出力用MOSトランジスタMO5は、一端(ソース)が電源に接続され、他端(ドレイン)が第2の出力端子TCに接続され、ゲートが第2の出力用定電流源IO2の他端に接続されている。
第2のコンデンサC2は、第2の出力端子TCと接地との間に接続されている。
分圧回路RCは、第1の出力用MOSトランジスタMO1の他端(ソース)と接地との間に接続されている。この分圧回路RCは、第1の出力用MOSトランジスタMO1の他端(ソース)と接地との間の電圧を分圧した分圧電圧VFBを出力するようになっている。
この分圧回路RCは、第1の抵抗R1と、第2の抵抗R2と、を有する。
この分圧回路RCは、第1の抵抗R1と、第2の抵抗R2と、を有する。
第1の抵抗R1は、一端が第1の出力用MOSトランジスタMO1の他端(ソース)に接続され、他端が第5のアンプ用MOSトランジスタMA5のゲートに接続されている。
第2の抵抗R2は、第1の抵抗R1の他端と接地との間に接続されている。
この分圧回路RCは、第1の抵抗R1と第2の抵抗R2との間の電圧を、分圧電圧VFBとして第5のアンプ用MOSトランジスタMA5のゲートに出力するようになっている。
また、第1のスイッチ回路SW1は、一端が電源に接続され、他端が第1の出力端子TBに接続されている。
この第1のスイッチ回路SW1は、第2ノードTDの検出電圧VDに応じてオンまたはオフに制御されるようになっている。例えば、第1のスイッチ回路SW1は、検出電圧VDが規定電圧よりも高い場合には、オンし、一方、検出電圧VDが規定電圧よりも低い場合には、オフする。
この第1のスイッチ回路SW1は、例えば、一端(ソース)が電源に接続され、他端(ドレイン)が第1の出力端子TBに接続され、ゲートに検出電圧VDに応じた信号bVDが供給される第1導電型の第1のスイッチ用MOSトランジスタ(pMOSトランジスタ)である。
第2のスイッチ回路SW2は、一端が電源に接続され、他端が第2の出力端子TCに接続されている。
この第2のスイッチ回路SW2は、検出電圧VDに応じて、第1のスイッチ回路SW1の動作に同期してオンまたはオフに制御されるようになっている。
この第2のスイッチ回路SW2は、例えば、一端(ソース)が電源に接続され、他端(ドレイン)が第2の出力端子TCに接続され、ゲートに検出電圧VDに応じた信号bVDが供給される第1導電型の第2のスイッチ用MOSトランジスタ(pMOSトランジスタ)である。
第1、第2のスイッチ回路SW1、SW2は、減電圧領域において、第3、第5の出力用MOSトランジスタMO3、MO5の代わりに、電源回路100の出力素子として動作するようになっている。
なお、電源回路100において、第2の出力用MOSトランジスタMO2のゲート−ソース電圧VGS≒第3の出力用MOSトランジスタMO3のゲート−ソース電圧VGSとすると、電圧VA≒第1の出力電圧VBとなる。これにより、電圧VAと第1の出力電圧VBを分離しつつ、ほぼ同電位の電源出力を得ることができる。
また、第1の出力電圧VBは、負荷電流により変動する場合がある。しかし、フィードバックされないため発振等の懸念が無く安定である。そして、ドライバ回路用途限定で電源回路100が使用される場合には、スイッチング時に第1の出力電圧VBが低下しても殆ど影響が無い。
次に、以上のような構成を有する電源回路100の動作について説明する。ここで、図2は、電源電圧VINと、基準電圧VREFおよび分圧電圧VFBとの関係の一例を示す特性図である。また、図3は、電源電圧VINと、電圧VAおよび第1の出力電圧VBとの関係の一例を示す特性図である。なお、第2の出力電圧VBを特性は、図3に示す第1の出力電圧VBの特性と同様になる。
図2に示す減電圧領域では、既述のように、第1のアンプ用MOSトランジスタMA1はオフされているため、第1のアンプ用MOSトランジスタMA1のゲート−ソース電圧VGS≒0Vとなる。
また、検出用MOSトランジスタMDは、第1のアンプ用MOSトランジスタMA1とゲート−ソース電圧VGSが共通である。このため、検出用MOSトランジスタMDは、減電圧領域においてオフする。これにより、検出電圧VDは、“High”レベル(既述の規定電圧以上)となる。
そして、インバータINV1は、検出電圧VDを反転出力し、第1、第2のスイッチ回路SW1、SW2をオンさせるよう動作する。
既述のように、第1、第2のスイッチ回路SW1、SW2は、第3、第5の出力用MOSトランジスタ(nMOSトランジスタ)MO3、MO5と反対の極性を持った素子(pMOSトランジスタ)である。
既述のように、第1、第2のスイッチ回路SW1、SW2は、第3、第5の出力用MOSトランジスタ(nMOSトランジスタ)MO3、MO5と反対の極性を持った素子(pMOSトランジスタ)である。
そして、第3、第5の出力用MOSトランジスタMO3、MO5がリニア動作するのに対し、第1、第2のスイッチ回路SW1、SW2はスイッチ動作となる。このため、第1のスイッチ回路SW1のドレイン−ソース電圧VDS≒0V,第2のスイッチ回路SW2のドレイン−ソース電圧VDS≒0Vとなる。
したがって、減電圧領域(電源回路が正常動作を始めるよりも低い電源電圧VINが印加された場合)において、第1の出力電圧VB≒電源電圧VIN、第2の出力電圧VC≒電源電圧VINとなる(図2、図3)。
ここで、例えば、第1の出力電圧VB及び第2の出力電圧VCが4Vまで許容できると想定する。この場合、従来の構成では電源電圧VIN≧5Vが必要であるのに対し、本実施形態に係る電源回路100では、電源電圧VIN≧4Vで使用可能となる。すなわち、本実施形態に係る電源回路100では、電源電圧VINの印加条件を約1V改善できる。
そして、電圧VA=5Vが正常動作する設定であるとすると、電源電圧VIN≧6Vで減電圧領域の検出が解除される。そして、レギュレーション領域において、第3、第5の出力用MOSトランジスタMO3、MO5が動作し、第1、第2のスイッチ回路SW1、SW2がオフすることとなる(図2)。
図2に示すように、第1の出力電圧VB及び第2の出力電圧VCは、減電圧検出が解除されるまで電源電圧VINと同電位となるので、本実施形態では最大で6Vを出力する。
一般的には、プロセスのゲート耐圧保証範囲はVGS=7V程度までを許容する場合が多く、上記実施形態でも問題ない場合が多い。しかし、もっと保証範囲が狭い場合等は、これに合わせて動作条件を任意に設定することができる。例えば、電圧VA=4.5Vに設定した場合、第1の出力電圧VB及び第2の出力電圧VCの最大出力電圧は5.5Vとなる。
以上のように、電源電圧100において、エラーアンプ出力を利用している為、バイアス電流の増加を最小限に抑えつつ高速応答を得られる。これにより、急峻な電源電圧VINの変動においても、第1、第2の出力電圧VB、VC上昇を抑えることができる。
すなわち、本実施形態に係る電源回路によれば、より低い電源電圧で所定の出力電圧を出力することができる。
特に、ドライバ回路及びハイサイドスイッチ/ローサイドスイッチを、より低い電源回路で動作させることができる。
第1の実施形態では、2つ出力端子から2つの出力電圧が出力される構成について説明した。
この第2の実施形態では、1つ出力端子から1つの出力電圧が出力される構成について説明する。
ここで、図4は、第2の実施形態に係る電源回路200の構成の一例を示す回路図である。なお、図4において、図1の符号と同じ符号は、第1の実施形態と同様の構成を示す。
ここで、図4は、第2の実施形態に係る電源回路200の構成の一例を示す回路図である。なお、図4において、図1の符号と同じ符号は、第1の実施形態と同様の構成を示す。
図4に示すように、電源回路200は、アンプ回路(エラーアンプ)ACと、検出回路DCと、出力回路OCと、第1のスイッチ回路SW1と、を備える。
すなわち、電源回路200は、第1の実施形態と比較して、第2のスイッチ回路SW2が省略されている。
すなわち、電源回路200は、第1の実施形態と比較して、第2のスイッチ回路SW2が省略されている。
また、出力回路OCは、第2導電型の第1の出力用MOSトランジスタ(nMOSトランジスタ)MO1と、第1導電型の第2の出力用MOSトランジスタ(pMOSトランジスタ)MO2と、第1導電型の第3の出力用MOSトランジスタ(pMOSトランジスタ)MO3と、第1の出力用定電流源IO1と、第1のコンデンサC1と、分圧回路RCと、を有する。
すなわち、出力回路OCは、第1の実施形態と比較して、第2の出力用定電流源IO2と、第1導電型の第4の出力用MOSトランジスタ(pMOSトランジスタ)MO4と、第1導電型の第5の出力用MOSトランジスタ(pMOSトランジスタ)MO5と、第2のコンデンサC2と、が省略されている。
このように、この電源回路200は、電源から電源電圧VINが供給され、1つの第1の出力端子TBから第1の出力電圧VBを出力するようになっている。
なお、電源回路200のその他の構成および機能は、第1の実施形態と同様である。
また、以上のような構成を有する電源回路200の動作は、出力電圧が1つになった点以外、第1の実施形態と同様である。
すなわち、本実施形態に係る電源回路によれば、第1の実施形態と同様に、より低い電源電圧で所定の出力電圧を出力することができる。
すなわち、本実施形態に係る電源回路によれば、第1の実施形態と同様に、より低い電源電圧で所定の出力電圧を出力することができる。
第3の実施形態では、第1の実施形態の構成に対して、電圧VAの設定値にヒステリシスを適用する構成を追加した例について説明する。
ここで、図5は、第3の実施形態に係る電源回路300の構成の一例を示す回路図である。なお、図5おいて、図1の符号と同じ符号は、第1の実施形態と同様の構成を示す。
図5に示すように、電源回路300は、第1の実施形態と同様に、アンプ回路(エラーアンプ)ACと、検出回路DCと、出力回路OCと、第1のスイッチ回路SW1と、第2のスイッチ回路SW2と、を備える。この電源回路100は、電源から電源電圧VINが供給され、第1の出力端子TBから第1の出力電圧VBを出力し、第2の出力端子TCから第2の出力電圧VCを出力するようになっている。
ここで、出力回路OCは、第2導電型の第1の出力用MOSトランジスタ(nMOSトランジスタ)MO1と、第1導電型の第2の出力用MOSトランジスタ(pMOSトランジスタ)MO2と、第1導電型の第3の出力用MOSトランジスタ(pMOSトランジスタ)MO3と、第1導電型の第4の出力用MOSトランジスタ(pMOSトランジスタ)MO4と、第1導電型の第5の出力用MOSトランジスタ(pMOSトランジスタ)MO5と、第1の出力用定電流源IO1と、第2の出力用定電流源IO2と、第1のコンデンサC1と、第2のコンデンサC2と、分圧回路RCと、抵抗回路HCと、を有する。
すなわち、出力回路OXは、第1の実施形態と比較して、抵抗回路HCをさらに有する。
抵抗回路HCは、第1の抵抗R1の他端と接地との間に接続されている。
この抵抗回路HCは、検出電圧VDが既述の規定電圧よりも高い場合には、抵抗値が増加し、一方、検出電圧VDが規定電圧よりも低い場合には、抵抗値が減少するようになっている。
この抵抗回路HCは、例えば、第3のスイッチ回路SW3と、第3の抵抗R3と、を有する。
第3のスイッチ回路SW3は、第1の抵抗R1の他端と接地との間に接続されている。この3のスイッチ回路SW3は、第1の抵抗R1の他端と接地との間で、第3の抵抗R3と直列に接続され、ゲートに検出電圧VDに基づいた電圧bVDが供給される(ゲートがインバータINV1の出力に接続されている)第2導電型のMOSトランジスタ(nMOSトランジスタ)である。
例えば、第3のスイッチ回路SW3は、第1のスイッチ回路SW1がオンするときにオフし、一方、第1のスイッチ回路SW1がオフするときにオンする。すなわち、第3のスイッチ回路SW3は、第1のスイッチ回路SW1の動作に対して相補的にオンまたはオフに制御されるようになっている。
また、第3の抵抗R3は、第1の抵抗R1の他端と接地との間で、第3のスイッチ回路SW3と直列に接続されている。
このような構成を有する抵抗回路HCは、検出電圧VDが既述の規定電圧よりも高い場合、すなわち、検出電圧VDが“High”レベル(電圧bVDが“Low”レベル)の場合、第3のスイッチ回路SW3はオフする。これにより、抵抗回路HCの抵抗値が増加する。
一方、抵抗回路HCは、検出電圧VDが既述の規定電圧よりも低い場合、すなわち、検出電圧VDが“Low”レベル(電圧bVDが“High”レベル)の場合、第3のスイッチ回路SW3はオフする。これにより、抵抗回路HCの抵抗値が減少する。
なお、電源回路300のその他の構成および機能は、第1の実施形態と同様である。
次に、以上のような構成を有する電源回路300の動作について説明する。ここで、図6は、電源電圧VINと、各電圧との関係の一例を示す特性図である。また、図7は、図6の領域Xを拡大した図である。なお、第2の出力電圧VBを特性は、図6、図7に示す第1の出力電圧VBの特性と同様になる。
既述のように、抵抗回路HCは、検出電圧VDが既述の規定電圧よりも高い場合には、抵抗値が増加し、一方、検出電圧VDが規定電圧よりも低い場合には、抵抗値が減少する。
したがって、図6、図7に示すように、電圧VAがヒステリシス特性を有することとなる。これにより、減電圧領域とレギュレーション領域との間におけるインバータINV1の動作、すなわち、第1のスイッチ回路SW1の動作のチャタリングが防止される。
結果として、減電圧領域とレギュレーション領域との間における第1の出力電圧VBのチャタリングが抑制される。
なお、電源回路300のその他の動作および機能は、第1の実施形態と同様である。
以上のように、本実施形態に係る電源回路によれば、出力電圧のチャタリングを抑制しつつ、より低い電源電圧で所定の出力電圧を出力することができる。
第3の実施形態では、2つ出力端子から2つの出力電圧が出力される構成について説明した。
この第4の実施形態では、1つ出力端子から1つの出力電圧が出力される構成について説明する。
ここで、図8は、第4の実施形態に係る電源回路400の構成の一例を示す回路図である。なお、図8において、図5の符号と同じ符号は、第3の実施形態と同様の構成を示す。
図8に示すように、電源回路400は、アンプ回路(エラーアンプ)ACと、検出回路DCと、出力回路OCと、第1のスイッチ回路SW1と、を備える。
すなわち、電源回路400は、第3の実施形態と比較して、第2のスイッチ回路SW2が省略されている。
すなわち、電源回路400は、第3の実施形態と比較して、第2のスイッチ回路SW2が省略されている。
また、出力回路OCは、第2導電型の第1の出力用MOSトランジスタ(nMOSトランジスタ)MO1と、第1導電型の第2の出力用MOSトランジスタ(pMOSトランジスタ)MO2と、第1導電型の第3の出力用MOSトランジスタ(pMOSトランジスタ)MO3と、第1の出力用定電流源IO1と、第1のコンデンサC1と、分圧回路RCと、抵抗回路HCと、を有する。
すなわち、出力回路OCは、第3の実施形態と比較して、第2の出力用定電流源IO2と、第1導電型の第4の出力用MOSトランジスタ(pMOSトランジスタ)MO4と、第1導電型の第5の出力用MOSトランジスタ(pMOSトランジスタ)MO5と、第2のコンデンサC2と、が省略されている。
このように、この電源回路400は、電源から電源電圧VINが供給され、1つの第1の出力端子TBから第1の出力電圧VBを出力するようになっている。
なお、電源回路400のその他の構成および機能は、第3の実施形態と同様である。
また、以上のような構成を有する電源回路400の動作は、出力電圧が1つになった点以外、第1の実施形態と同様である。
すなわち、本実施形態に係る電源回路によれば、第3の実施形態と同様に、出力電圧のチャタリングを抑制しつつ、低い電源電圧で所定の出力電圧を出力することができる。
すなわち、本実施形態に係る電源回路によれば、第3の実施形態と同様に、出力電圧のチャタリングを抑制しつつ、低い電源電圧で所定の出力電圧を出力することができる。
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
100、200、300、400 電源回路
AC アンプ回路(エラーアンプ)
DC 検出回路
OC 出力回路
SW1 第1のスイッチ回路
SW2 第2のスイッチ回路
AC アンプ回路(エラーアンプ)
DC 検出回路
OC 出力回路
SW1 第1のスイッチ回路
SW2 第2のスイッチ回路
Claims (8)
- 一端が電源に接続され、他端が第1ノードに接続されたアンプ用定電流源と、一端が前記アンプ用定電流源の他端に接続され、他端が接地に接続された第2導電型の第1のアンプ用MOSトランジスタと、を有し、前記第1ノードから制御信号を出力するアンプ回路と、
一端が前記電源に接続され、他端が第2ノードに接続された検出用定電流源と、一端が前記第2ノードに接続され、他端が接地に接続され、ゲートが前記第1のアンプ用MOSトランジスタのゲートに接続された第2導電型の検出用MOSトランジスタと、を有する検出回路と、
一端が前記電源に接続され、ゲートが前記第1ノードに接続された第2導電型の第1の出力用MOSトランジスタと、一端が前記電源に接続された第1の出力用定電流源と、一端が前記第1の出力用定電流源の他端に接続され、他端が前記接地に接続され、ゲートが前記第1の出力用MOSトランジスタの他端に接続された第1導電型の第2の出力用MOSトランジスタと、一端が電源に接続され、他端が第1の出力端子に接続され、ゲートが前記第1の出力用定電流源の他端に接続された第1導電型の第3の出力用MOSトランジスタと、前記第1の出力端子と前記接地との間に接続された第1のコンデンサと、前記第1の出力用MOSトランジスタの他端と前記接地との間に接続され、前記第1の出力用MOSトランジスタの他端と前記接地との間の電圧を分圧した分圧電圧を出力する分圧回路と、を有する出力回路と、
一端が電源に接続され、他端が第1の出力端子に接続され、前記検出電圧が規定電圧よりも高い場合には、オンし、一方、前記検出電圧が前記規定電圧よりも低い場合には、オフする第2ノード第1のスイッチ回路と、を備え、
前記アンプ回路は、前記分圧電圧が基準電圧に近づくように、前記第1のアンプ用MOSトランジスタのゲート電圧を制御して前記制御信号により前記第3の出力用MOSトランジスタの動作を制御する
ことを特徴とする電源回路。 - 前記電源回路は、一端が前記電源に接続され、他端が第2の出力端子に接続され、前記検出電圧に応じて、前記第1のスイッチ回路の動作に同期してオンまたはオフに制御される第2のスイッチ回路をさらに備え、
前記出力回路は、
一端が前記電源に接続された第2の出力用定電流源と、
一端が前記第2の出力用定電流源の他端に接続され、他端が前記接地に接続され、ゲートが前記第1の出力用MOSトランジスタの他端に接続された第1導電型の第4の出力用MOSトランジスタと、
一端が前記電源に接続され、他端が前記第2の出力端子に接続され、ゲートが前記第2の出力用定電流源の他端に接続された第1導電型の第5の出力用MOSトランジスタと、
前記第2の出力端子と前記接地との間に接続された第2のコンデンサと、をさらに有することを特徴とする請求項1または2に記載の電源回路。 - 前記第1のスイッチ回路は、一端が前記電源に接続され、他端が前記第1の出力端子に接続され、ゲートに前記検出電圧に応じた信号が供給される第1導電型の第1のスイッチ用MOSトランジスタであることを特徴とする請求項1または2に記載の電源回路。
- 前記第2のスイッチ回路は、一端が前記電源に接続され、他端が前記第2の出力端子に接続され、ゲートに前記検出電圧に応じた信号が供給される第1導電型の第2のスイッチ用MOSトランジスタである
ことを特徴とする請求項2に記載の電源回路。 - 前記分圧回路は、
一端が前記第1の出力用MOSトランジスタの他端に接続された第1の抵抗と、
前記第1の抵抗の他端と前記接地との間に接続された第2の抵抗と、を有し、
前記第1の抵抗と前記第2の抵抗との間の電圧を、前記分圧電圧として出力することを特徴とする請求項1から4のいずれか一項に記載の電源回路。 - 前記出力回路は、前記第1の抵抗の他端と前記接地との間に接続された抵抗回路をさらに有し、
前記抵抗回路は、前記検出電圧が前記規定電圧よりも高い場合には、抵抗値が増加し、一方、前記検出電圧が前記規定電圧よりも低い場合には、抵抗値が減少することを特徴とする請求項5に記載の電源回路。 - 前記抵抗回路は、
前記第1の抵抗の他端と前記接地との間に接続され、前記第1のスイッチ回路の動作に対して相補的にオンまたはオフに制御される第3のスイッチ回路と、
前記第1の抵抗の他端と前記接地との間で、前記第3のスイッチ回路と直列に接続された第3の抵抗と、を有することを特徴とする請求項6に記載の電源回路。 - 前記第3のスイッチ回路は、前記第1の抵抗の他端と前記接地との間で、前記第3の抵抗と直列に接続され、ゲートに前記検出電圧に基づいた電圧が供給される第2導電型のMOSトランジスタであることを特徴とする請求項7に記載の電源回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2012197617A JP2014052890A (ja) | 2012-09-07 | 2012-09-07 | 電源回路 |
Applications Claiming Priority (1)
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JP2014052890A true JP2014052890A (ja) | 2014-03-20 |
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JP2012197617A Pending JP2014052890A (ja) | 2012-09-07 | 2012-09-07 | 電源回路 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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CN109075783A (zh) * | 2016-04-21 | 2018-12-21 | 株式会社索思未来 | 半导体集成电路 |
-
2012
- 2012-09-07 JP JP2012197617A patent/JP2014052890A/ja active Pending
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CN109075783A (zh) * | 2016-04-21 | 2018-12-21 | 株式会社索思未来 | 半导体集成电路 |
CN109075783B (zh) * | 2016-04-21 | 2022-03-15 | 株式会社索思未来 | 半导体集成电路 |
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