JP2014045004A - Esd protection circuit and electronic apparatus - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a new and improved ESD protection circuit that suits if a large signal is handled and has a reduced circuit scale.SOLUTION: The ESD protection circuit provided includes an electrostatic discharge section having a stack configuration of a plurality of switching elements connected in series. The electrostatic discharge section is disposed between an input terminal and a ground terminal. Each of the switching elements includes, at least, a first terminal, a second terminal, and a third terminal for switching between a continuity state and a discontinuity state between the first terminal and the second terminal, has the first terminal and the third terminal connected by resistor positioned between the first terminal and the third terminal and also the second terminal and the ground terminal connected by resistor, and switches between the continuity state and the discontinuity state according to a voltage value applied to the input terminal.

Description

本発明は、ＥＳＤ保護回路及び電子機器に関する。   The present invention relates to an ESD protection circuit and an electronic device.

半導体集積回路は、素子の微細化及び高密度化と並行して高集積化が進んでいることにより、静電放電（ＥＳＤ：Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）によってもたらされるダメージに対して弱くなっている。例えば、外部接続用パッド（外部パッド）から侵入する静電放電により、入力回路、出力回路、入出力回路及び内部回路などの素子が破壊され、素子の性能が低下する可能性が高くなっている。   A semiconductor integrated circuit is weak against damage caused by electrostatic discharge (ESD) due to progress of high integration in parallel with miniaturization and high density of elements. For example, elements such as an input circuit, an output circuit, an input / output circuit, and an internal circuit are destroyed due to electrostatic discharge entering from an external connection pad (external pad), and there is a high possibility that the performance of the element deteriorates. .

このため、半導体集積回路には、ＩＣの機能に関係ないが、外部接続用パッドと、入力回路、出力回路、入出力回路又は内部回路との間に、静電気による静電放電から半導体素子を保護するためのＥＳＤ保護回路を半導体集積回路の各パッドに施すことが、信頼性上必須となりつつある。このＥＳＤ保護回路は、静電気によって素子自体が熱破壊されず、かつ内部回路に静電気が入る前に素早く電荷を引き抜き、内部回路を過電圧から保護することが必須条件となる。   For this reason, the semiconductor integrated circuit has no relation to the function of the IC, but the semiconductor element is protected from electrostatic discharge due to static electricity between the external connection pad and the input circuit, output circuit, input / output circuit or internal circuit. It is becoming essential for reliability to provide an ESD protection circuit for each pad of a semiconductor integrated circuit. In the ESD protection circuit, it is an essential condition that the element itself is not thermally destroyed by static electricity and that the internal circuit is protected from overvoltage by quickly extracting charges before static electricity enters the internal circuit.

このようなＥＳＤ保護回路としては、ダイオードをスタックさせた回路が代表的である（例えば特許文献１等参照）。ダイオードをスタックさせたＥＳＤ保護回路の動作例は後述するが、パッドに大電圧が印加された場合にダイオードをスタックさせたＥＳＤ保護回路に、降伏現象により電流が流れることで、半導体素子を保護するものである。   A typical example of such an ESD protection circuit is a circuit in which a diode is stacked (see, for example, Patent Document 1). An example of the operation of the ESD protection circuit in which the diodes are stacked will be described later. When a large voltage is applied to the pad, a current flows through the ESD protection circuit in which the diodes are stacked, thereby protecting the semiconductor element. Is.

特開２００９−２２４８０３号公報JP 2009-224803 A

しかしながら、例えば無線通信用の集積回路の高周波パッド、特に１０Ｖ以上の大信号を取り扱うパッドにおいては、ＥＳＤ保護回路として従来のようにダイオードを使う場合、信号を劣化させないためにスタック数を多くしなければならない。スタック数の増加はそのまま回路面積の増大に繋がり、小型化が望まれる無線通信用の集積回路のＥＳＤ保護回路としては、ダイオードをスタックさせた回路は相応しく無い。   However, for example, in a high-frequency pad of an integrated circuit for wireless communication, particularly a pad that handles a large signal of 10 V or more, when a diode is used as an ESD protection circuit as in the past, the number of stacks must be increased in order not to deteriorate the signal. I must. An increase in the number of stacks directly leads to an increase in circuit area, and a circuit in which diodes are stacked is not suitable as an ESD protection circuit for an integrated circuit for wireless communication that is desired to be downsized.

そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、大信号を取り扱う場合に適し、かつ回路規模を削減することが可能な、新規かつ改良されたＥＳＤ保護回路及び電子機器を提供することにある。   Therefore, the present invention has been made in view of the above problems, and the object of the present invention is a new and improved that is suitable for handling large signals and can reduce the circuit scale. It is to provide an ESD protection circuit and an electronic device.

上記課題を解決するために、本発明のある観点によれば、複数のスイッチング素子が直列に接続されたスタック構成を有する静電気放電部を備え、前記静電気放電部は、入力端子と接地端子との間に設けられ、各前記スイッチング素子は、少なくとも第１の端子、第２の端子、及び前記第１の端子と前記第２の端子との間の導通状態と非導通状態とを切り替える第３の端子を備え、いずれも前記第１の端子と前記第３の端子との間、及び前記第２の端子と前記接地端子とが抵抗で接続されており、前記入力端子に印加される電圧値によって導通状態と非導通状態とが切り替わることを特徴とする、ＥＳＤ保護回路が提供される。   In order to solve the above-described problem, according to an aspect of the present invention, an electrostatic discharge unit having a stack configuration in which a plurality of switching elements are connected in series is provided, and the electrostatic discharge unit includes an input terminal and a ground terminal. Each of the switching elements is provided with a third terminal that switches at least a first terminal, a second terminal, and a conductive state and a non-conductive state between the first terminal and the second terminal. Each having a terminal, both of which are connected between the first terminal and the third terminal, and the second terminal and the ground terminal by resistors, and depending on the voltage value applied to the input terminal An ESD protection circuit is provided, wherein the ESD protection circuit is switched between a conductive state and a non-conductive state.

かかる構成によれば、静電気放電部は、複数のスイッチング素子が直列に接続されたスタック構成を有する。そして各スイッチング素子は、少なくとも第１の端子、第２の端子、及び前記第１の端子と前記第２の端子との間の導通状態と非導通状態とを切り替える第３の端子を備えており、第１の端子と第３の端子との間、及び第２の端子と前記接地端子とが抵抗で接続されており、入力端子に印加される電圧値によって導通状態と非導通状態とが切り替わる。その結果、かかるＥＳＤ保護回路は、大信号を取り扱う場合に適し、かつ回路規模を削減することが可能となる。   According to such a configuration, the electrostatic discharge unit has a stack configuration in which a plurality of switching elements are connected in series. Each switching element includes at least a first terminal, a second terminal, and a third terminal that switches between a conductive state and a non-conductive state between the first terminal and the second terminal. The first terminal and the third terminal, and the second terminal and the ground terminal are connected by a resistor, and the conductive state and the non-conductive state are switched depending on the voltage value applied to the input terminal. . As a result, such an ESD protection circuit is suitable for handling a large signal, and the circuit scale can be reduced.

前記スイッチング素子は、ｎチャネルのＭＯＳＦＥＴであってもよい。   The switching element may be an n-channel MOSFET.

前記ｎチャネルのＭＯＳＦＥＴは、全て同じ特性を有していてもよい。   The n-channel MOSFETs may all have the same characteristics.

前記ｎチャネルのＭＯＳＦＥＴは、前記入力端子に近いものほど低いスレッショルド電圧を有していてもよい。   The n-channel MOSFET may have a lower threshold voltage as it is closer to the input terminal.

前記ｎチャネルのＭＯＳＦＥＴは、前記入力端子に近いものほど高いスレッショルド電圧を有していてもよい。   The n-channel MOSFET may have a higher threshold voltage as it is closer to the input terminal.

前記スイッチング素子は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成されていてもよい。   The switching element may be formed on an SOI (Silicon On Insulator) substrate.

前記スイッチング素子は、前記入力端子の直下にレイアウトされていてもよい。   The switching element may be laid out immediately below the input terminal.

前記静電気放電素子は、ｎチャネルのバルクＣＭＯＳＦＥＴであってもよい。   The electrostatic discharge element may be an n-channel bulk CMOSFET.

また、上記課題を解決するために、本発明の別の観点によれば、上記ＥＳＤ保護回路を備えることを特徴とする、電子機器が提供される。   In order to solve the above problem, according to another aspect of the present invention, an electronic apparatus including the ESD protection circuit is provided.

以上説明したように本発明によれば、大信号を取り扱う場合に適し、かつ回路規模を削減することが可能な、新規かつ改良されたＥＳＤ保護回路を提供することができる。   As described above, according to the present invention, it is possible to provide a new and improved ESD protection circuit that is suitable for handling a large signal and can reduce the circuit scale.

従来のダイオードをスタックさせて構成するＥＳＤ保護回路の例を示す説明図である。It is explanatory drawing which shows the example of the ESD protection circuit comprised by stacking the conventional diode. 本発明の一実施形態にかかるＥＳＤ保護回路１００の構成例を示す説明図である。It is explanatory drawing which shows the structural example of the ESD protection circuit 100 concerning one Embodiment of this invention. 本発明の一実施形態にかかるＥＳＤ保護回路１００を備えた検査装置２００の回路構成例を示す説明図である。It is explanatory drawing which shows the circuit structural example of the test | inspection apparatus 200 provided with the ESD protection circuit 100 concerning one Embodiment of this invention. 本発明の一実施形態にかかるＥＳＤ保護回路１００のＭＯＳＦＥＴ１１０のドレイン電位Ｖｄ、ゲート電位Ｖｇ、ソース電位Ｖｓの時間軸に添った変化例を示す説明図である。It is explanatory drawing which shows the example of a change along the time-axis of drain potential Vd of MOSFET110 of the ESD protection circuit 100 concerning one Embodiment of this invention, gate potential Vg, and source potential Vs. 一般的なＥＳＤ保護回路を備えた電子機器の回路構成例を示す説明図である。It is explanatory drawing which shows the circuit structural example of the electronic device provided with the general ESD protection circuit. 一般的なＥＳＤ保護回路を備えた電子機器の回路構成例を示す説明図である。It is explanatory drawing which shows the circuit structural example of the electronic device provided with the general ESD protection circuit.

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。   Exemplary embodiments of the present invention will be described below in detail with reference to the accompanying drawings. In addition, in this specification and drawing, about the component which has the substantially same function structure, duplication description is abbreviate | omitted by attaching | subjecting the same code | symbol.

＜１．従来のＥＳＤ保護回路例＞
まず、一般的なＥＳＤ保護回路を備えた電子機器の回路構成例について説明する。図５は、一般的なＥＳＤ保護回路を備えた電子機器の回路構成例を示す説明図である。図５を用いて一般的なＥＳＤ保護回路を備えた電子機器の回路構成例を示すとともに、ＥＳＤパルスの印加モデルについても示す。 <1. Example of conventional ESD protection circuit>
First, a circuit configuration example of an electronic device including a general ESD protection circuit will be described. FIG. 5 is an explanatory diagram illustrating a circuit configuration example of an electronic device including a general ESD protection circuit. FIG. 5 shows an example of a circuit configuration of an electronic device provided with a general ESD protection circuit, and also shows an application model of an ESD pulse.

図５に示したＥＳＤパルスの印加モデルは、高圧電源ＨＶによってキャパシタＣ１に帯電した高圧静電気が、人体や気中などの抵抗体Ｒｓを経由して半導体装置１に流れ込むモデルである。半導体装置１には、信号端子２と接地端子３に接続される内部回路４の入力側に、ＥＳＤ保護回路５が設けられる。   The ESD pulse application model shown in FIG. 5 is a model in which high-voltage static electricity charged in the capacitor C1 by the high-voltage power supply HV flows into the semiconductor device 1 via the resistor Rs such as the human body or the air. The semiconductor device 1 is provided with an ESD protection circuit 5 on the input side of the internal circuit 4 connected to the signal terminal 2 and the ground terminal 3.

図６は、ＥＳＤ電流Ｉｅｓｄが半導体装置１に流れ込む様子を示す説明図である。図５に示したＥＳＤパルスの印加モデルでは、図６に示すように、半導体装置１には印加したＥＳＤパルスによってＥＳＤ電流Ｉｅｓｄが流れ込む。   FIG. 6 is an explanatory diagram showing how the ESD current Iesd flows into the semiconductor device 1. In the ESD pulse application model shown in FIG. 5, the ESD current Iesd flows into the semiconductor device 1 by the applied ESD pulse, as shown in FIG.

このＥＳＤパルスの印加では、ＥＳＤ電流Ｉｅｓｄのピーク値が数Ａオーダー、持続時間が数μｓｅｃであり、半導体装置１にＥＳＤ電流Ｉｅｓｄが強制的に流入する。従って、ＥＳＤ保護回路５は、低抵抗でそのＥＳＤ電流Ｉｅｓｄをバイパスさせて、内部回路４に過電圧が印加しないようにする必要がある。   In the application of the ESD pulse, the peak value of the ESD current Iesd is on the order of several A and the duration is several μsec, and the ESD current Iesd forcibly flows into the semiconductor device 1. Therefore, the ESD protection circuit 5 needs to bypass the ESD current Iesd with a low resistance so that an overvoltage is not applied to the internal circuit 4.

このように内部回路４に過電圧が印加しないようなＥＳＤ保護回路の構成が多数提案されてきている。その中で代表的なのが、後述する、ダイオードをスタックさせて構成するＥＳＤ保護回路である。   In this way, many configurations of ESD protection circuits have been proposed so that an overvoltage is not applied to the internal circuit 4. A typical example is an ESD protection circuit formed by stacking diodes, which will be described later.

次に、従来のダイオードをスタックさせて構成するＥＳＤ保護回路の例を説明する。図１は、従来のダイオードをスタックさせて構成するＥＳＤ保護回路の例を示す説明図である。図１には、パッド１０と接地端子ＧＮＤとの間に、直列に接続させたダイオード１１、１２からなるＥＳＤ保護回路５の例が示されている。   Next, an example of an ESD protection circuit configured by stacking conventional diodes will be described. FIG. 1 is an explanatory diagram showing an example of an ESD protection circuit configured by stacking conventional diodes. FIG. 1 shows an example of an ESD protection circuit 5 including diodes 11 and 12 connected in series between a pad 10 and a ground terminal GND.

図１に示したＥＳＤ保護回路は、通常時はダイオード１１には電流は流れない。しかし、パッド１０にＥＳＤによって大電圧がかかると、降伏現象によりダイオード１１に電流が流れるようになる。従って、図１に示したＥＳＤ保護回路は、パッド１０にＥＳＤによって大電圧がかかった場合であっても、後段の半導体集積回路を適切に保護することができる。   In the ESD protection circuit shown in FIG. 1, no current flows through the diode 11 during normal operation. However, when a large voltage is applied to the pad 10 by ESD, a current flows through the diode 11 due to a breakdown phenomenon. Therefore, the ESD protection circuit shown in FIG. 1 can appropriately protect the subsequent semiconductor integrated circuit even when a large voltage is applied to the pad 10 by ESD.

例えば、１つのダイオード１１の降伏電圧が０．７Ｖである場合に、そのダイオード１１を直列に３つ接続すると、パッド１０に２．１Ｖ以上の電圧がかかった場合に、降伏現象によってダイオード１１に電流が流れるようになる。   For example, when the breakdown voltage of one diode 11 is 0.7 V, when three diodes 11 are connected in series, when a voltage of 2.1 V or more is applied to the pad 10, a breakdown phenomenon causes the diode 11 to Current will flow.

しかし、無線通信用の集積回路の高周波パッド、特に１０Ｖ以上の大信号を取り扱うパッドにおいては、ＥＳＤ保護回路として図１に示したようにダイオードをスタックさせた回路を使用する場合、信号を劣化させないためにスタック数を多くしなければならない。また、正負両方の電圧に対応させるためにも、図１に示したように、ダイオードのスタック構成をアンチパラレルにする必要がある。   However, in a high-frequency pad of an integrated circuit for wireless communication, particularly a pad that handles a large signal of 10 V or more, when a circuit in which a diode is stacked as shown in FIG. 1 is used as an ESD protection circuit, the signal is not deteriorated. Therefore, the number of stacks must be increased. In order to cope with both positive and negative voltages, the diode stack configuration must be anti-parallel as shown in FIG.

例えば、１０Ｖ以上の大信号を取り扱うパッドにおいて、上述した降伏電圧が０．７Ｖのダイオードを用いようとすると、ダイオードを少なくとも１５個直列に接続させなければならない。図１に示したように、ダイオードのスタック構成をアンチパラレルにする必要があるため、少なくとも１５個直列に接続させたダイオードを２列用意しなければならない。   For example, in a pad that handles a large signal of 10 V or more, if the above-described diode having a breakdown voltage of 0.7 V is used, at least 15 diodes must be connected in series. As shown in FIG. 1, since the diode stack configuration needs to be anti-parallel, at least 15 diodes connected in series must be prepared in two rows.

ダイオードのスタック数の増加はそのまま回路面積の増大に繋がり、小型化が望まれる無線通信用の集積回路のＥＳＤ保護回路としては、図１に示したようなダイオードをスタックさせた回路は相応しく無い。   An increase in the number of stacked diodes directly leads to an increase in circuit area, and a circuit in which diodes are stacked as shown in FIG. 1 is not suitable as an ESD protection circuit for an integrated circuit for wireless communication where downsizing is desired.

そこで、以下で説明する本発明の実施形態では、ゲート端子に抵抗を接続したＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；電界効果トランジスタ）をスタックして配置したＥＳＤ保護回路を示す。ＦＥＴをスタックして配置することで、同じ段数のダイオードによるＥＳＤ保護回路に比べて、回路規模を小規模にすることができる。   Therefore, an embodiment of the present invention described below shows an ESD protection circuit in which FETs (Field Effect Transistors) having resistors connected to gate terminals are stacked. By arranging the FETs in a stacked manner, the circuit scale can be reduced as compared with the ESD protection circuit having the same number of stages of diodes.

＜２．本発明の一実施形態＞
図２は、本発明の一実施形態にかかるＥＳＤ保護回路１００の構成例を示す説明図である。以下、図２を用いて本発明の一実施形態にかかるＥＳＤ保護回路１００の構成例について説明する。 <2. One Embodiment of the Present Invention>
FIG. 2 is an explanatory diagram showing a configuration example of the ESD protection circuit 100 according to the embodiment of the present invention. Hereinafter, a configuration example of the ESD protection circuit 100 according to the embodiment of the present invention will be described with reference to FIG.

図２に示したように、本発明の一実施形態にかかるＥＳＤ保護回路１００は、入力パッド端子１０１と接地端子ＧＮＤとの間に、ｎチャネルのＭＯＳＦＥＴ１１０を直列に接続したスタック構成を有し、各ＭＯＳＦＥＴ１１０のゲートを、抵抗Ｒ１を介して接地端子ＧＮＤに接続した構成を有する。また本発明の一実施形態にかかるＥＳＤ保護回路１００は、各ＭＯＳＦＥＴ１１０のソースとドレインとの間を、抵抗Ｒ２を介して接続した構成を有する。   As shown in FIG. 2, the ESD protection circuit 100 according to the embodiment of the present invention has a stack configuration in which an n-channel MOSFET 110 is connected in series between an input pad terminal 101 and a ground terminal GND. Each MOSFET 110 has a configuration in which the gate of each MOSFET 110 is connected to the ground terminal GND via a resistor R1. The ESD protection circuit 100 according to the embodiment of the present invention has a configuration in which the source and drain of each MOSFET 110 are connected via a resistor R2.

ＭＯＳＦＥＴ１１０は、本発明のスイッチング素子の一例であり、スレッショルド電圧Ｖｔｈ以上の電圧がゲートにかかっていなければ各ＭＯＳＦＥＴ１１０はオフ状態となり、ドレイン−ソース間に電流が流れない。従って、入力パッド端子１０１に、所定値以上の電圧がかかっていなければ、入力パッド端子１０１からＭＯＳＦＥＴ１１０を介して接地端子ＧＮＤへ電流が流れない。   The MOSFET 110 is an example of the switching element of the present invention, and each MOSFET 110 is turned off and no current flows between the drain and source unless a voltage higher than the threshold voltage Vth is applied to the gate. Therefore, unless a voltage higher than a predetermined value is applied to the input pad terminal 101, no current flows from the input pad terminal 101 via the MOSFET 110 to the ground terminal GND.

一方、各ＭＯＳＦＥＴ１１０のゲートにスレッショルド電圧Ｖｔｈ以上の電圧がかかる状態になれば、各ＭＯＳＦＥＴ１１０はオン状態となり、ドレイン−ソース間に電流が流れるようになる。従って、入力パッド端子１０１に、所定値以上の電圧がかかると、入力パッド端子１０１からＭＯＳＦＥＴ１１０を介して接地端子ＧＮＤへ電流が流れるようになる。   On the other hand, when a voltage higher than the threshold voltage Vth is applied to the gate of each MOSFET 110, each MOSFET 110 is turned on, and a current flows between the drain and the source. Therefore, when a voltage higher than a predetermined value is applied to the input pad terminal 101, a current flows from the input pad terminal 101 to the ground terminal GND via the MOSFET 110.

その結果、図２に示した本発明の一実施形態にかかるＥＳＤ保護回路１００は、図示しない後段の集積回路に大きな電圧が印加されることによる素子の破壊を防ぐことができる。   As a result, the ESD protection circuit 100 according to the embodiment of the present invention shown in FIG. 2 can prevent the element from being destroyed due to a large voltage applied to a subsequent integrated circuit (not shown).

各ＭＯＳＦＥＴ１１０のゲートと接地端子ＧＮＤとの間に設けられる抵抗Ｒ１、及び各ＭＯＳＦＥＴ１１０のソースとドレインとの間に設けられる抵抗Ｒ２は、比較的大きな電気抵抗（例えば１〜数１０ｋΩ程度以上）のものが用いられることが望ましい。   The resistor R1 provided between the gate of each MOSFET 110 and the ground terminal GND and the resistor R2 provided between the source and drain of each MOSFET 110 have relatively large electrical resistance (eg, about 1 to several tens of kΩ or more). Is preferably used.

そして、各ＭＯＳＦＥＴ１１０のソースとドレインとの間に設けられる抵抗Ｒ２は、初期状態（ＥＳＤ保護回路１００に電流が流れていない状態）で、ＭＯＳＦＥＴ１１０間の電位を適切な値に保つために設けられる抵抗である。初期状態においてＭＯＳＦＥＴ１１０間の電位を適切な値に保っておくことで、入力パッド端子１０１に大電圧が印加された際に、適切にＥＳＤ保護回路１００に電流をバイパスさせることができる。   A resistor R2 provided between the source and drain of each MOSFET 110 is a resistor provided to keep the potential between the MOSFETs 110 at an appropriate value in an initial state (a state in which no current flows through the ESD protection circuit 100). It is. By maintaining the potential between the MOSFETs 110 at an appropriate value in the initial state, the ESD protection circuit 100 can be appropriately bypassed when a large voltage is applied to the input pad terminal 101.

以上、図２を用いて本発明の一実施形態にかかるＥＳＤ保護回路１００の構成例について説明した。なお、図２に示したＥＳＤ保護回路は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成されたＭＯＳＦＥＴ１１０から構成されていてもよい。ＳＯＩ基板は，Ｓｉ基板と表面Ｓｉ層の間にＳｉＯ２を挿入した構造の基板である。シリコン基板が一般的なバルクシリコンの場合、シリコンｐ基板上に形成されるｎチャネルＭＯＳＦＥＴではソース・ドレイン領域がｎとなり、ｎチャネルＭＯＳＦＥＴとシリコン基板との境界でＰＮダイオードが形成される。この場合、負のサージ電圧または高周波信号の電圧が掛かると、そのＰＮダイオードを通じて放電されることもあり、その高周波信号のリークおよびＥＳＤ耐性の設計時の予測が困難となる。一方、ＳＯＩ基板上に形成されたＭＯＳＦＥＴの場合、ＳｉＯ２酸化膜によって基板とＭＯＳＦＥＴとが分離しているため、一般的なバルクシリコンの場合で形成されるＰＮダイオードが存在しない。従って、ＳＯＩ基板上にＭＯＳＦＥＴを形成すると、例えばサージ電圧が負電圧の場合であっても正電圧と同等に放電することが可能になり、高周波信号のリークおよび正負同等のＥＳＤ耐性の設計時の予測が容易になる。次に、本発明の一実施形態にかかるＥＳＤ保護回路１００が、静電気による静電放電から半導体素子を適切に保護することができることを説明する。 The configuration example of the ESD protection circuit 100 according to the embodiment of the present invention has been described above with reference to FIG. Note that the ESD protection circuit shown in FIG. 2 may include a MOSFET 110 formed on an SOI (Silicon On Insulator) substrate. The SOI substrate is a substrate having a structure in which SiO 2 is inserted between the Si substrate and the surface Si layer. When the silicon substrate is general bulk silicon, the source / drain region is n in the n-channel MOSFET formed on the silicon p substrate, and a PN diode is formed at the boundary between the n-channel MOSFET and the silicon substrate. In this case, when a negative surge voltage or a high-frequency signal voltage is applied, it may be discharged through the PN diode, making it difficult to predict the leakage of the high-frequency signal and the ESD tolerance during design. On the other hand, in the case of the MOSFET formed on the SOI substrate, since the substrate and the MOSFET are separated by the SiO 2 oxide film, there is no PN diode formed in the case of general bulk silicon. Therefore, when the MOSFET is formed on the SOI substrate, for example, even when the surge voltage is a negative voltage, it is possible to discharge the same voltage as the positive voltage. Prediction becomes easy. Next, it will be described that the ESD protection circuit 100 according to the embodiment of the present invention can appropriately protect a semiconductor element from electrostatic discharge due to static electricity.

図３は、本発明の一実施形態にかかるＥＳＤ保護回路１００を備えた検査装置２００の回路構成例を示す説明図である。図３には、ＥＳＤ保護回路１００の前段にＨＢＭ（Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ）による検査回路２１０が設けられた構成が図示されている。なお、図３には、ＥＳＤ保護回路１００の内、入力端に最も近いＭＯＳＦＥＴ１１０のみが図示されている。   FIG. 3 is an explanatory diagram showing a circuit configuration example of the inspection apparatus 200 including the ESD protection circuit 100 according to the embodiment of the present invention. FIG. 3 shows a configuration in which an inspection circuit 210 using an HBM (Human Body Model) is provided in the previous stage of the ESD protection circuit 100. FIG. 3 shows only the MOSFET 110 closest to the input terminal in the ESD protection circuit 100.

図３に示した検査回路２１０には、スイッチ２１１と、抵抗Ｒ１１と、キャパシタＣ１１とが直列に接続されている構成を有する。抵抗Ｒ１１の抵抗値は例えば１．５ｋΩであり、キャパシタＣ１１の容量は例えば１００ｐＦである。そして検査回路２１０には１ｋＷの電力が供給されているとする。   The inspection circuit 210 shown in FIG. 3 has a configuration in which a switch 211, a resistor R11, and a capacitor C11 are connected in series. The resistance value of the resistor R11 is 1.5 kΩ, for example, and the capacitance of the capacitor C11 is 100 pF, for example. Assume that 1 kW of power is supplied to the inspection circuit 210.

ＥＳＤ保護回路１００の検査のためにスイッチ２１１がオンされると、ＥＳＤ保護回路１００の入力電圧Ｖｉｎが上昇する。ここで、ＭＯＳＦＥＴ１１０のゲート−ドレイン間の寄生容量Ｃｇｄ（またはゲート−ソース間の寄生容量Ｃｇｓ）と抵抗Ｒ１とを乗じた値が十分大きければ、ＭＯＳＦＥＴ１１０のゲート電位Ｖｇは、
Ｖｇ＝（Ｖｄ＋Ｖｓ）／２ ・・・（１）
となる。なお、この数式（１）において、ＶｄはＭＯＳＦＥＴ１１０のドレイン電位であり、ＶｓはＭＯＳＦＥＴ１１０のソース電位である。 When the switch 211 is turned on for the inspection of the ESD protection circuit 100, the input voltage Vin of the ESD protection circuit 100 increases. Here, if the value obtained by multiplying the gate-drain parasitic capacitance Cgd (or the gate-source parasitic capacitance Cgs) of the MOSFET 110 and the resistor R1 is sufficiently large, the gate potential Vg of the MOSFET 110 is
Vg = (Vd + Vs) / 2 (1)
It becomes. In Equation (1), Vd is the drain potential of the MOSFET 110, and Vs is the source potential of the MOSFET 110.

そしてスイッチ２１１がオンされ、キャパシタＣ１に蓄えられた電荷がＥＳＤ保護回路１００へ流れることでＥＳＤ保護回路１００の入力電圧Ｖｉｎが上昇すると、同時に、ＭＯＳＦＥＴ１１０のドレイン−ソース間電圧Ｖｄｓは、
Ｖｄｓ＝Ｖｉｎ／Ｎ ・・・（２）
となる。なお、この数式（２）において、Ｎは、直列に接続されたＭＯＳＦＥＴ１１０の数である。 When the switch 211 is turned on and the charge stored in the capacitor C1 flows to the ESD protection circuit 100 and the input voltage Vin of the ESD protection circuit 100 rises, at the same time, the drain-source voltage Vds of the MOSFET 110 becomes
Vds = Vin / N (2)
It becomes. In Equation (2), N is the number of MOSFETs 110 connected in series.

すると、ＭＯＳＦＥＴ１１０のゲート−ソース間電圧Ｖｇｓは、次第に上昇していく。そして、ＭＯＳＦＥＴ１１０のゲート−ソース間電圧ＶｇｓがＭＯＳＦＥＴ１１０のスレッショルド電圧Ｖｔｈ以上になると、スタック構成されたＭＯＳＦＥＴ１１０はオン状態となり、ＭＯＳＦＥＴ１１０のドレイン−ソース間に電流が流れるようになる。   Then, the gate-source voltage Vgs of the MOSFET 110 gradually increases. When the gate-source voltage Vgs of the MOSFET 110 becomes equal to or higher than the threshold voltage Vth of the MOSFET 110, the stacked MOSFETs 110 are turned on, and a current flows between the drain and source of the MOSFET 110.

ＭＯＳＦＥＴ１１０はオン状態となり、ＭＯＳＦＥＴ１１０のドレイン−ソース間に電流が流れるようになると、次第にＭＯＳＦＥＴ１１０のドレイン電位Ｖｄ及びソース電位Ｖｓも低下を始める。従って、ＥＳＤ保護回路１００の入力電圧Ｖｉｎの入力電圧も急激に低下する。   When the MOSFET 110 is turned on and a current flows between the drain and source of the MOSFET 110, the drain potential Vd and the source potential Vs of the MOSFET 110 gradually start to decrease. Therefore, the input voltage Vin of the ESD protection circuit 100 also decreases rapidly.

ＥＳＤ保護回路１００は、このように動作することで、静電気による静電放電から半導体素子を適切に保護することができる。   By operating in this way, the ESD protection circuit 100 can appropriately protect the semiconductor element from electrostatic discharge due to static electricity.

静電気による静電放電からの、ＥＳＤ保護回路１００による半導体素子の保護を、グラフを用いてより詳細に説明する。図４は、本発明の一実施形態にかかるＥＳＤ保護回路１００のＭＯＳＦＥＴ１１０のドレイン電位Ｖｄ、ゲート電位Ｖｇ、ソース電位Ｖｓの時間軸に添った変化例を示す説明図である。   The protection of the semiconductor element by the ESD protection circuit 100 from electrostatic discharge due to static electricity will be described in more detail using a graph. FIG. 4 is an explanatory diagram illustrating a change example along the time axis of the drain potential Vd, the gate potential Vg, and the source potential Vs of the MOSFET 110 of the ESD protection circuit 100 according to the embodiment of the present invention.

上述したように、ＭＯＳＦＥＴ１１０のゲート電位Ｖｇは、
Ｖｇ＝（Ｖｄ＋Ｖｓ）／２ ・・・（１）
の関係を有する。 As described above, the gate potential Vg of the MOSFET 110 is
Vg = (Vd + Vs) / 2 (1)
Have the relationship.

また、スイッチ２１１がオンされ、ＥＳＤ保護回路１００の入力電圧Ｖｉｎが上昇すると、ＭＯＳＦＥＴ１１０のドレイン−ソース間電圧Ｖｄｓは、
Ｖｄｓ＝Ｖｉｎ／Ｎ ・・・（３）
となる。つまり、スイッチ２１１がオンされ、ＥＳＤ保護回路１００の入力電圧Ｖｉｎが上昇すると、ＥＳＤ保護回路１００のＭＯＳＦＥＴ１１０のドレイン電位Ｖｄ、ゲート電位Ｖｇ、ソース電位Ｖｓは、例えばｔ＝ｔ０の時点までは図４に示したように上昇していく。 When the switch 211 is turned on and the input voltage Vin of the ESD protection circuit 100 is increased, the drain-source voltage Vds of the MOSFET 110 is
Vds = Vin / N (3)
It becomes. That is, when the switch 211 is turned on and the input voltage Vin of the ESD protection circuit 100 increases, the drain potential Vd, the gate potential Vg, and the source potential Vs of the MOSFET 110 of the ESD protection circuit 100 are, for example, those shown in FIG. 4 until t = t0. As shown in the figure.

やがて、ｔ＝ｔ０の時点でＭＯＳＦＥＴ１１０のゲート電位Ｖｇとソース電位Ｖｓとの電位差であるゲート−ソース間電圧ＶｇｓがＭＯＳＦＥＴ１１０のスレッショルド電圧Ｖｔｈ以上になると、スタック構成されたＭＯＳＦＥＴ１１０はオン状態となり、ＭＯＳＦＥＴ１１０のドレイン−ソース間に電流が流れるようになる。つまり、ＭＯＳＦＥＴ１１０のドレイン電位Ｖｄ、ゲート電位Ｖｇ、ソース電位Ｖｓが、図４に示したように急激に低下し、接地電位に近づいていく。   Eventually, when the gate-source voltage Vgs, which is the potential difference between the gate potential Vg and the source potential Vs of the MOSFET 110, becomes equal to or higher than the threshold voltage Vth of the MOSFET 110 at time t = t0, the stacked MOSFET 110 is turned on. Current flows between the drain and the source. That is, the drain potential Vd, the gate potential Vg, and the source potential Vs of the MOSFET 110 rapidly decrease as shown in FIG. 4 and approach the ground potential.

もし、ＭＯＳＦＥＴ１１０のゲート−ドレイン間の寄生容量Ｃｇｄ（またはゲート−ソース間の寄生容量Ｃｇｓ）と抵抗Ｒ１とを乗じた値が十分大きければ、１／（Ｃｇｄ×Ｒｇ）は、ＭＯＳＦＥＴ１１０のドレイン電位Ｖｄの周波数成分よりも遥かに小さいものとなる。従って、図２に示したＥＳＤ保護回路１００は、無線通信用の集積回路の高周波パッド、特に１０Ｖ以上の大信号を取り扱うパッドにおけるＥＳＤ保護回路として適切なものである。   If the value obtained by multiplying the parasitic capacitance Cgd between the gate and the drain of the MOSFET 110 (or the parasitic capacitance Cgs between the gate and the source) and the resistor R1 is sufficiently large, 1 / (Cgd × Rg) is equal to the drain potential Vd of the MOSFET 110. It is much smaller than the frequency component. Therefore, the ESD protection circuit 100 shown in FIG. 2 is suitable as an ESD protection circuit in a high frequency pad of an integrated circuit for wireless communication, particularly a pad that handles a large signal of 10 V or more.

以上、本発明の一実施形態にかかるＥＳＤ保護回路１００が、静電気による静電放電から半導体素子を適切に保護することができることを説明した。なお、上述の説明では、ＥＳＤ保護回路１００の入力電圧Ｖｉｎが正の極性を有する場合について説明したが、ＥＳＤ保護回路１００の入力電圧Ｖｉｎ「負の極性を有する場合にも、同様に本発明の一実施形態にかかるＥＳＤ保護回路１００が、静電気による静電放電から半導体素子を適切に保護することができることは言うまでもない。   As described above, it has been described that the ESD protection circuit 100 according to the embodiment of the present invention can appropriately protect the semiconductor element from electrostatic discharge due to static electricity. In the above description, the case where the input voltage Vin of the ESD protection circuit 100 has a positive polarity has been described. However, the case where the input voltage Vin of the ESD protection circuit 100 “has a negative polarity” is similarly applied. It goes without saying that the ESD protection circuit 100 according to the embodiment can appropriately protect the semiconductor element from electrostatic discharge due to static electricity.

なお、本発明の一実施形態にかかるＥＳＤ保護回路１００は、回路図で示すと、例えば図２に示されているような構成を有するが、回路レイアウトは、後段の保護すべき半導体素子との兼ね合いを考慮して様々な形態を採りうることは言うまでもない。例えば、ＭＯＳＦＥＴ１１０を、入力パッド端子１０１の直下にレイアウトするようにしてもよい。   The ESD protection circuit 100 according to an embodiment of the present invention has a configuration as shown in FIG. 2, for example, in a circuit diagram, but the circuit layout is the same as that of a semiconductor element to be protected at a later stage. Needless to say, various forms can be taken into consideration. For example, the MOSFET 110 may be laid out immediately below the input pad terminal 101.

また、本発明の一実施形態にかかるＥＳＤ保護回路１００における、スタック構成されたＭＯＳＦＥＴ１１０は、全て同じ特性（スレッショルド電圧）を有していてもよく、異なる特性（スレッショルド電圧）を有していてもよい。スタック構成されたＭＯＳＦＥＴ１１０を異なる特性とする場合には、ＥＳＤ保護回路１００は、入力パッド端子１０１に近いＭＯＳＦＥＴ１１０から順にスレッショルド電圧が大きくなるようにスタック構成させてもよく、またＥＳＤ保護回路１００は、入力パッド端子１０１に近いＭＯＳＦＥＴ１１０から順にスレッショルド電圧が小さくなるようにスタック構成させてもよい。   In the ESD protection circuit 100 according to the embodiment of the present invention, the stacked MOSFETs 110 may all have the same characteristic (threshold voltage) or may have different characteristics (threshold voltage). Good. When the stacked MOSFET 110 has different characteristics, the ESD protection circuit 100 may be stacked so that the threshold voltage increases in order from the MOSFET 110 close to the input pad terminal 101. A stack may be configured so that the threshold voltage decreases in order from the MOSFET 110 close to the input pad terminal 101.

＜３．まとめ＞
以上説明したように本発明の一実施形態に係るＥＳＤ保護回路１００は、ｎチャネルのＭＯＳＦＥＴ１１０が直列に接続されたスタック構成を有し、入力電圧が上昇して、ＭＯＳＦＥＴ１１０のゲート電位Ｖｇとソース電位Ｖｓとの電位差であるゲート−ソース間電圧ＶｇｓがＭＯＳＦＥＴ１１０のスレッショルド電圧Ｖｔｈ以上になると、ＭＯＳＦＥＴ１１０はオン状態となり、ＭＯＳＦＥＴ１１０のドレイン−ソース間に電流が流れる。 <3. Summary>
As described above, the ESD protection circuit 100 according to the embodiment of the present invention has a stack configuration in which the n-channel MOSFETs 110 are connected in series, and the input voltage rises to increase the gate potential Vg and the source potential of the MOSFET 110. When the gate-source voltage Vgs, which is a potential difference from Vs, becomes equal to or higher than the threshold voltage Vth of the MOSFET 110, the MOSFET 110 is turned on, and a current flows between the drain and source of the MOSFET 110.

ＭＯＳＦＥＴ１１０がオン状態になり、ＭＯＳＦＥＴ１１０のドレイン−ソース間に電流が流れることで、本発明の一実施形態に係るＥＳＤ保護回路１００は、静電気による静電放電があっても、速やかに電流を接地電位へ流すことができるので、静電気による静電放電から半導体素子を適切に保護することができる。   When the MOSFET 110 is turned on and a current flows between the drain and the source of the MOSFET 110, the ESD protection circuit 100 according to the embodiment of the present invention can quickly discharge the current to the ground potential even if there is electrostatic discharge due to static electricity. Therefore, the semiconductor element can be appropriately protected from electrostatic discharge due to static electricity.

また本発明の一実施形態に係るＥＳＤ保護回路１００は、図１に示した、ダイオードを使用した従来のＥＳＤ保護回路のようにアンチパラレルの構成を採る必要がなく、ダイオードを使用した従来のＥＳＤ保護回路と比べて、同じ電圧を保護しようとする場合の回路面積が小さく済む。従って、本発明の一実施形態に係るＥＳＤ保護回路１００は、無線通信用の集積回路の高周波パッド、特に１０Ｖ以上の大信号を取り扱うパッドにおけるＥＳＤ保護回路として非常に適切である。   Further, the ESD protection circuit 100 according to an embodiment of the present invention does not need to adopt an anti-parallel configuration like the conventional ESD protection circuit using a diode shown in FIG. Compared with the protection circuit, the circuit area for protecting the same voltage can be reduced. Therefore, the ESD protection circuit 100 according to an embodiment of the present invention is very suitable as an ESD protection circuit in a high frequency pad of an integrated circuit for wireless communication, particularly a pad that handles a large signal of 10 V or more.

また、ダイオードを使用した従来のＥＳＤ保護回路は、ダイオードを作る場合にダイオード用のマスクが必要となり、製造コストが増加するおそれがある。これに対して本発明の一実施形態に係るＥＳＤ保護回路１００は、ダイオード用のマスクを必要としないので、ダイオードを作ることが考慮されていない場合にも使用することができる。   In addition, a conventional ESD protection circuit using a diode requires a mask for the diode when the diode is manufactured, which may increase the manufacturing cost. On the other hand, since the ESD protection circuit 100 according to the embodiment of the present invention does not require a mask for the diode, it can be used even when it is not considered to make a diode.

以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。   The preferred embodiments of the present invention have been described in detail above with reference to the accompanying drawings, but the present invention is not limited to such examples. It is obvious that a person having ordinary knowledge in the technical field to which the present invention pertains can come up with various changes or modifications within the scope of the technical idea described in the claims. Of course, it is understood that these also belong to the technical scope of the present invention.

例えば、ＭＯＳＦＥＴ１１０にバルクＣＭＯＳデバイスを用いても良い。ＭＯＳＦＥＴ１１０にバルクＣＭＯＳデバイスを用いる場合は、電位のアイソレートのために、バルク端子を、抵抗を介して接地端子に接続させてもよい。ＭＯＳＦＥＴ１１０にバルクＣＭＯＳデバイスを用い、バルク端子を、抵抗を介して接地端子に接続させることで、電位をアイソレートさせて、静電気による静電放電から半導体素子を適切に保護することができる。   For example, a bulk CMOS device may be used for the MOSFET 110. When a bulk CMOS device is used for the MOSFET 110, the bulk terminal may be connected to the ground terminal via a resistor for potential isolation. By using a bulk CMOS device for the MOSFET 110 and connecting the bulk terminal to the ground terminal via a resistor, the potential can be isolated and the semiconductor element can be appropriately protected from electrostatic discharge due to static electricity.

１００ ＥＳＤ保護回路
１０１ 入力パッド端子
１１０ ＭＯＳＦＥＴ
２００ 検査装置
２１０ 検査回路
２１１ スイッチ
100 ESD protection circuit 101 Input pad terminal 110 MOSFET
200 Inspection Device 210 Inspection Circuit 211 Switch

Claims (9)

複数のスイッチング素子が直列に接続されたスタック構成を有する静電気放電部を備え、
前記静電気放電部は、入力端子と接地端子との間に設けられ、
各前記スイッチング素子は、少なくとも第１の端子、第２の端子、及び前記第１の端子と前記第２の端子との間の導通状態と非導通状態とを切り替える第３の端子を備え、いずれも前記第１の端子と前記第３の端子との間、及び前記第２の端子と前記接地端子とが抵抗で接続されており、前記入力端子に印加される電圧値によって導通状態と非導通状態とが切り替わることを特徴とする、ＥＳＤ保護回路。 An electrostatic discharge unit having a stack configuration in which a plurality of switching elements are connected in series,
The electrostatic discharge unit is provided between an input terminal and a ground terminal,
Each of the switching elements includes at least a first terminal, a second terminal, and a third terminal that switches between a conductive state and a non-conductive state between the first terminal and the second terminal, Also, the first terminal and the third terminal, and the second terminal and the ground terminal are connected by resistors, and the conductive state and the non-conductive state depend on the voltage value applied to the input terminal. An ESD protection circuit, wherein the state is switched. 前記スイッチング素子は、ｎチャネルのＭＯＳＦＥＴであることを特徴とする、請求項１に記載のＥＳＤ保護回路。   The ESD protection circuit according to claim 1, wherein the switching element is an n-channel MOSFET. 前記ｎチャネルのＭＯＳＦＥＴは、全て同じ特性を有することを特徴とする、請求項２に記載のＥＳＤ保護回路。   3. The ESD protection circuit according to claim 2, wherein the n-channel MOSFETs all have the same characteristics. 前記ｎチャネルのＭＯＳＦＥＴは、前記入力端子に近いものほど低いスレッショルド電圧を有することを特徴とする、請求項２に記載のＥＳＤ保護回路。   3. The ESD protection circuit according to claim 2, wherein the n-channel MOSFET has a lower threshold voltage as it is closer to the input terminal. 前記ｎチャネルのＭＯＳＦＥＴは、前記入力端子に近いものほど高いスレッショルド電圧を有することを特徴とする、請求項２に記載のＥＳＤ保護回路。   The ESD protection circuit according to claim 2, wherein the n-channel MOSFET has a higher threshold voltage as it is closer to the input terminal. 前記スイッチング素子は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成されることを特徴とする、請求項１に記載のＥＳＤ保護回路。   The ESD protection circuit according to claim 1, wherein the switching element is formed on an SOI (Silicon On Insulator) substrate. 前記スイッチング素子は、前記入力端子の直下にレイアウトされることを特徴とする、請求項１に記載のＥＳＤ保護回路。   The ESD protection circuit according to claim 1, wherein the switching element is laid out immediately below the input terminal. 前記スイッチング素子は、ｎチャネルのバルクＣＭＯＳＦＥＴであることを特徴とする、請求項１に記載のＥＳＤ保護回路。   The ESD protection circuit according to claim 1, wherein the switching element is an n-channel bulk CMOSFET. 請求項１に記載のＥＳＤ保護回路を備えることを特徴とする、電子機器。
An electronic device comprising the ESD protection circuit according to claim 1.
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