JP2014044993A - Semiconductor device and manufacturing method of the same - Google Patents
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Abstract
Description
本発明は、半導体装置及びその製造方法に関わり、特に、高誘電率、低リーク電流特性を備えたキャパシタを有するDRAM(Dynamic Random Access Memory)に関する。 The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a DRAM (Dynamic Random Access Memory) having a capacitor having high dielectric constant and low leakage current characteristics.
コンピューター及び他の電子機器において、高速動作が可能な半導体記憶装置としてDRAMが用いられている。DRAMは、メモリセルアレイと、それを駆動するための周辺回路とで主に構成される。メモリセルアレイは、マトリックス状に複数配列された、一つのスイッチングトランジスタと一つのキャパシタを単位構成要素として構成されている。 In computers and other electronic devices, DRAM is used as a semiconductor memory device capable of high-speed operation. A DRAM is mainly composed of a memory cell array and peripheral circuits for driving the memory cell array. The memory cell array includes a single switching transistor and a single capacitor that are arranged in a matrix as unit components.
他の半導体装置と同様に、DRAMにおいても高集積化の要求を満たすために、個々のセルの微細化が進められている。その結果、キャパシタを形成するために許容される平面面積が縮小され、記憶装置として必要な容量を確保することが困難となってきた。この問題の対策として、電極構造の立体化、上下部電極の金属材料化(MIM構造)、容量絶縁膜の高誘電率化などの検討が進められてきた。この結果、技術レベルの標準指標として用いられる最小加工寸法(F値)が70nm以下となる領域のDRAMでは、電極構造の立体化は必須構成となっており、また、上下部電極の金属材料化は既に実用化に至っている。したがって、これらの技術開発に基づくキャパシタのさらなる特性向上は期待が薄くなっている。今後のさらなる微細化に対しては、最後に残された容量絶縁膜の高誘電率化によって、キャパシタの特性を向上させる検討が主流となっている。 Similar to other semiconductor devices, miniaturization of individual cells is being promoted in order to meet the demand for higher integration in DRAMs. As a result, the planar area allowed for forming the capacitor has been reduced, and it has become difficult to ensure the capacity necessary for the storage device. As countermeasures for this problem, studies have been made on three-dimensional electrode structures, metal materials for upper and lower electrodes (MIM structure), and higher dielectric constants of capacitive insulating films. As a result, in a DRAM having a minimum processing dimension (F value) of 70 nm or less, which is used as a standard indicator at the technical level, the electrode structure must be three-dimensional, and the upper and lower electrodes are made of metal materials. Has already been put to practical use. Therefore, further improvement in the characteristics of the capacitor based on these technological developments is less expected. For further miniaturization in the future, the mainstream is to improve the characteristics of the capacitor by increasing the dielectric constant of the last capacitive insulating film.
半導体記憶装置としてキャパシタに要求される特性には、(1)大きな容量が得られること、すなわち誘電率が高いこと(後述するEOTが小さいこと)、(2)容量絶縁膜のリーク電流が小さいこと、が挙げられる。しかし、一般的に言えることであるが、大きな誘電率を有する高誘電体膜は絶縁破壊耐性が小さく、リーク電流が大きい特性を示す。すなわち、高誘電率化と低リーク電流化はトレードオフの関係にある。より微細化されたメモリセルを実現するためには、高誘電体膜を用いてもリーク電流が増大せず、信頼性に優れたキャパシタ構造及びその製造技術の開発が望まれている。 The characteristics required for a capacitor as a semiconductor memory device include (1) a large capacitance, that is, a high dielectric constant (small EOT described later), and (2) a small leakage current of the capacitive insulating film. . However, as can be generally said, a high dielectric film having a large dielectric constant has low dielectric breakdown resistance and high leakage current. That is, there is a trade-off between increasing the dielectric constant and reducing the leakage current. In order to realize a more miniaturized memory cell, there is a demand for the development of a capacitor structure having excellent reliability and a manufacturing technique thereof that does not increase leakage current even when a high dielectric film is used.
特許文献1には高誘電体膜として、STO(ストロンチウムチタニウムオキサイド)膜を用い、上下部電極としてTiN(窒化チタン)を用いる構成において、リーク電流を防止する方策が開示されている。具体的には、下部電極と誘電体及び誘電体と上部電極の間に、例えばTiSiN(チタニウムシリコンナイトライド)などの非晶質導電体からなるバッファー電極層を介在させる平坦キャパシタの構成が記載されている。バッファー電極層に非晶質導電体を用いて下部電極を覆うことにより、下部電極表面の凹凸を減少させてリーク電流を低減する効果があるとされている。 Patent Document 1 discloses a measure for preventing leakage current in a configuration in which an STO (strontium titanium oxide) film is used as a high dielectric film and TiN (titanium nitride) is used as upper and lower electrodes. Specifically, a configuration of a flat capacitor is described in which a buffer electrode layer made of an amorphous conductor such as TiSiN (titanium silicon nitride) is interposed between the lower electrode and the dielectric, and the dielectric and the upper electrode. ing. By covering the lower electrode with an amorphous conductor in the buffer electrode layer, it is said that there is an effect of reducing the leakage current by reducing irregularities on the surface of the lower electrode.
また、DRAMのキャパシタとして、MIM構造、例えば、TiN/ZrO2/TiN構造のキャパシタが用いられるようになってきた。 Further, as a capacitor of DRAM, an MIM structure, for example, a capacitor having a TiN / ZrO 2 / TiN structure has been used.
DRAMはキャパシタ形成後に、不可避な工程として450℃〜500℃程度の熱処理が存在するが、このとき、酸化ジルコニウム膜単体の誘電体膜では充分な熱安定性が得られず、熱処理後にリーク電流が増大するなどの問題が発生する。 In DRAM, heat treatment at 450 ° C. to 500 ° C. exists as an inevitable process after capacitor formation, but at this time, sufficient thermal stability cannot be obtained with a dielectric film of a single zirconium oxide film, and leakage current does not occur after heat treatment. Problems such as an increase occur.
そこで、熱安定性を付加するさまざまな試みが成されており、誘電体膜の多層化、例えば、ZAZ構造(ZrO2/Al2O3/ZrO2、ZAZのZはZrO2層、AはAl2O3層をそれぞれ意味する。)や、Al2O3とZrO2の膜を交互に複数回積層した構造を有するもの等がある。 Therefore, various attempts to add thermal stability have been made. For example, a multilayered dielectric film, for example, a ZAZ structure (ZrO 2 / Al 2 O 3 / ZrO 2 , Z of ZAZ is a ZrO 2 layer, A is An Al 2 O 3 layer), or a structure in which Al 2 O 3 and ZrO 2 films are alternately stacked a plurality of times.
これらの構造は、誘電率の高い酸化ジルコニウム(ZrO2)と、誘電率は高くないが熱安定性に優れる酸化アルミニウム(Al2O3)を組み合わせることで、所望の特性を得ようとするものである。 These structures are intended to obtain desired characteristics by combining zirconium oxide (ZrO 2 ) having a high dielectric constant and aluminum oxide (Al 2 O 3 ) that is not high in dielectric constant but excellent in thermal stability. It is.
例えば、特許文献2には、F70nm以下のDRAM用として、AZ構造、ZA構造、ZAZ構造や、ZrO2薄膜とAl2O3薄膜を交互に積層した多重誘電膜の形成方法が開示されている。 For example, Patent Document 2 discloses a method for forming an AZ structure, a ZA structure, a ZAZ structure, or a multi-dielectric film in which ZrO 2 thin films and Al 2 O 3 thin films are alternately stacked for a DRAM of F70 nm or less. .
上記特許文献1の図8に第1実施例として記載された平坦キャパシタは、TiN膜からなる第1電極層83a及び非晶質導電層のTiSiN膜からなる第2電極層83bを有する下部電極層83と、SiN膜からなる第1の誘電体層84a、STO膜からなる第2の誘電体層84b及びSiN膜からなる第3の誘電体層84cを有する誘電体層84と、非晶質導電層のTiSiN膜からなる第3電極層85a及びTiN膜からなる第4電極層85bを有する上部電極85を備える構成となっている。上記構成において、第2電極層83b及び第3電極層85aとなる非晶質導電体のTiSiNは、スパッタ法、あるいは熱CVD(Chemical Vapor Deposition)法で堆積しても良いとされている。熱CVD法の場合には、原料としてTiCl4、NH3、SiH4を用い、堆積温度は約520℃で良いとされている。しかし、スパッタ法では平坦キャパシタに用いる場合は問題ないが、段差被覆性が悪いために、立体構造キャパシタへの適用は困難となる問題がある。また、熱CVD法では3種類の原料ガスを用いていることから、立体構造における深い孔の底に至るまで、膜厚均一性や組成均一性の確保が困難となることが危惧される。 The flat capacitor described as the first embodiment in FIG. 8 of Patent Document 1 includes a lower electrode layer having a first electrode layer 83a made of a TiN film and a second electrode layer 83b made of a TiSiN film of an amorphous conductive layer. 83, a first dielectric layer 84a made of an SiN film, a second dielectric layer 84b made of an STO film, and a third dielectric layer 84c made of an SiN film, and an amorphous conductive layer The upper electrode 85 has a third electrode layer 85a made of a TiSiN film and a fourth electrode layer 85b made of a TiN film. In the above configuration, it is said that TiSiN, which is an amorphous conductor serving as the second electrode layer 83b and the third electrode layer 85a, may be deposited by sputtering or thermal CVD (Chemical Vapor Deposition). In the case of the thermal CVD method, TiCl 4 , NH 3 , SiH 4 is used as a raw material, and the deposition temperature may be about 520 ° C. However, the sputtering method has no problem when used for a flat capacitor, but has a problem that it is difficult to apply to a three-dimensional structure capacitor due to poor step coverage. In addition, since three types of source gases are used in the thermal CVD method, it is feared that it is difficult to ensure film thickness uniformity and composition uniformity up to the bottom of deep holes in the three-dimensional structure.
さらに、特許文献1では高誘電体膜となるSTO膜の上下にシリコン窒化膜(SiN膜)を形成しており、その膜厚は各々2nmで良いとされている。SiN膜は非晶質であることで表面の平坦性を維持することができ、SiN膜/STO膜/SiN膜からなる容量絶縁膜のリーク電流の増大は抑制されると考えられる。しかし、SiN膜の誘電率はシリコン酸化膜の誘電率の高々2倍であり、容量絶縁膜全体としては高誘電率のSTO膜を用いる効果は皆無に近い結果となる。すなわち、特許文献1に記載されている、厚さ2nmのSiN膜/厚さ4nmのSTO膜/厚さ2nmのSiN膜からなる容量絶縁膜では、SiN膜の誘電率が8、STO膜の誘電率が100であることを考慮するとEOT(Equivalent Oxide Thickness:SiO2の誘電率4で等価換算した膜厚)は、1nm+0.16nm+1nmで2.16nmとなる。STO膜が単層膜であればEOTは0.16nmとなって大きな容量を得ることができるが、上下部に位置する物理膜厚が4nmのSiN膜が積層された途端にEOTは13.5倍に厚くなってしまい、容量は1桁以上小さな値となってしまう。このようなキャパシタ構造では、リーク電流の抑制及び信頼性の確保は可能と推定されるが、大きな容量を得ることはできず、EOTで0.9nmより小さい値が要求されるF値が40nm以下の高集積記憶装置への適用は困難となる問題がある。 Further, in Patent Document 1, silicon nitride films (SiN films) are formed above and below the STO film serving as a high dielectric film, and the film thickness may be 2 nm each. Since the SiN film is amorphous, the flatness of the surface can be maintained, and it is considered that an increase in leakage current of the capacitive insulating film composed of SiN film / STO film / SiN film is suppressed. However, the dielectric constant of the SiN film is at most twice the dielectric constant of the silicon oxide film, and the effect of using the high dielectric constant STO film as a whole is almost zero. That is, in the capacitive insulating film described in Patent Document 1 consisting of a 2 nm thick SiN film / a 4 nm thick STO film / a 2 nm thick SiN film, the SiN film has a dielectric constant of 8, and the STO film has a dielectric constant. Considering that the rate is 100, EOT (Equivalent Oxide Thickness: equivalent film thickness of SiO 2 with a dielectric constant of 4) is 2.16 nm at 1 nm + 0.16 nm + 1 nm. If the STO film is a single layer film, EOT is 0.16 nm and a large capacity can be obtained. However, as soon as SiN films having a physical film thickness of 4 nm positioned at the upper and lower parts are stacked, the EOT is 13. It will be five times thicker and the capacity will be one order of magnitude smaller. In such a capacitor structure, it is presumed that leakage current can be suppressed and reliability can be ensured. However, a large capacity cannot be obtained, and an F value that requires a value smaller than 0.9 nm in EOT is 40 nm or less. There is a problem that it is difficult to apply to a highly integrated memory device.
また、上記特許文献1の図12に第2実施例として記載された平坦キャパシタは、上記第1実施例の構成に対して、第1の誘電体層84a(SiN)と第3の誘電体層84c(SiN)を有していない点のみが異なっている。すなわち、第2の誘電体84b(STO)が、非晶質導電体のTiSiNからなる第3の電極層85aに接触している構成となっている。この構成では、高誘電体膜であるSTO膜のみで誘電体膜84を構成しているので、EOTは小さくなり、大きな容量を得ることができる。しかし、上述のように、非晶質導電体のTiSiNをCVD法で形成する温度は520℃とされており、段落[0036]に記載されているように、STO膜の結晶化アニール温度400〜600℃に該当している。すなわち、第3の電極層85aが成膜される直前の予備加熱ステップにおいてSTO膜は結晶化しており、結晶化したSTO上に第3の電極層85aが形成されることを意味している。 Further, the flat capacitor described as the second embodiment in FIG. 12 of Patent Document 1 has a first dielectric layer 84a (SiN) and a third dielectric layer compared to the configuration of the first embodiment. The only difference is that it does not have 84c (SiN). That is, the second dielectric 84b (STO) is in contact with the third electrode layer 85a made of amorphous SiSiN. In this configuration, since the dielectric film 84 is composed only of the STO film which is a high dielectric film, the EOT is reduced and a large capacity can be obtained. However, as described above, the temperature for forming the amorphous conductor TiSiN by the CVD method is 520 ° C., and as described in paragraph [0036], the crystallization annealing temperature of the STO film is 400 to 400 ° C. It corresponds to 600 ° C. That is, the STO film is crystallized in the preheating step immediately before the third electrode layer 85a is formed, which means that the third electrode layer 85a is formed on the crystallized STO.
このことは、段落[0038]に、STO膜の表面モフォロジーが悪化する場合があり、と記載されているようにリーク電流が増大する問題がある。第1実施例ではSTOの表面モフォロジーが悪化してもその上に誘電体膜のSINが表面モフォロジーを改善するように形成され、さらにその上に電極が形成されるのでリーク電流は増大しない。しかし、第2実施例では、表面モフォロジーが悪化したSTO膜の上に直接電極が形成されることとなるので、リーク電流の増大を回避することは困難となる。 This has the problem that the leakage current increases as described in paragraph [0038] that the surface morphology of the STO film may deteriorate. In the first embodiment, even if the surface morphology of the STO deteriorates, the SIN of the dielectric film is formed on the surface so as to improve the surface morphology, and the electrode is further formed thereon, so that the leakage current does not increase. However, in the second embodiment, an electrode is directly formed on the STO film having a deteriorated surface morphology, so it is difficult to avoid an increase in leakage current.
一方、特許文献2で説明したZAZ構造は、リーク電流を抑制できる、優れたキャパシタ構造である。 On the other hand, the ZAZ structure described in Patent Document 2 is an excellent capacitor structure that can suppress leakage current.
しかし、DRAMキャパシタのリーク電流密度の許容を1Vのバイアス下で1E−7(A/cm2)とすると、ZAZ構造のキャパシタのEOTは0.9nmが限界であった。 However, assuming that the tolerance of the leakage current density of the DRAM capacitor is 1E-7 (A / cm 2 ) under a bias of 1 V, the EOT of the capacitor having the ZAZ structure has a limit of 0.9 nm.
前記のように、最小加工寸法F値が40nm以下に縮小されるDRAMにおいては、EOTを0.9nmより小さくして、単位電極面積当たりの容量を大きくすることが要求されている。さらに世代が進むと、EOTをさらに0.7nmより小さくする必要がある。 As described above, in a DRAM in which the minimum processing dimension F value is reduced to 40 nm or less, it is required to increase the capacity per unit electrode area by making EOT smaller than 0.9 nm. As generations further advance, EOT needs to be further reduced to less than 0.7 nm.
ZAZ構造でEOTを小さくしにくい理由は、比誘電率の低い(ε=8.9)酸化アルミニウム(Al2O3)を誘電体の一部に用いているのが一因であるが、これまでのところ、結晶化した酸化ジルコニウム単層を誘電体膜としたキャパシタは、EOTは小さくできるものの、リーク電流が大きく、実用化は困難であった。 The reason why it is difficult to reduce the EOT with the ZAZ structure is that aluminum oxide (Al 2 O 3 ) having a low relative dielectric constant (ε = 8.9) is used as a part of the dielectric, So far, a capacitor using a crystallized zirconium oxide single layer as a dielectric film has a large leakage current, but it is difficult to put it to practical use, although the EOT can be reduced.
上記問題に鑑み、本発明は、誘電体膜を用いるキャパシタにおいて、EOTが低く、リーク電流特性に優れた信頼性の高いキャパシタを備える半導体装置、及びその製造方法を提供する。 In view of the above problems, the present invention provides a semiconductor device including a highly reliable capacitor having a low EOT and excellent leakage current characteristics in a capacitor using a dielectric film, and a manufacturing method thereof.
すなわち、本発明の一実施形態によれば、
半導体基板上に、
前記半導体基板に接続される下部電極と、
前記下部電極に接して前記下部電極を覆う誘電体膜と、
前記誘電体膜に接して前記誘電体膜を覆う上部電極と
を有するキャパシタを含む半導体記憶装置であって、
前記誘電体膜は、前記下部電極に接する第1の酸化チタン膜と、前記上部電極と接する第2の酸化チタン膜と、前記第1及び第2の酸化チタン膜との間に挿入された酸化ジルコニウム膜を含み、前記第1及び第2の酸化チタン膜中、又は第2の酸化チタン膜中に1原子層以下の酸化アルミニウム膜を含む半導体装置が提供される。
That is, according to one embodiment of the present invention,
On the semiconductor substrate,
A lower electrode connected to the semiconductor substrate;
A dielectric film in contact with the lower electrode and covering the lower electrode;
A semiconductor memory device including a capacitor having an upper electrode in contact with the dielectric film and covering the dielectric film,
The dielectric film is an oxide inserted between the first titanium oxide film in contact with the lower electrode, the second titanium oxide film in contact with the upper electrode, and the first and second titanium oxide films. There is provided a semiconductor device including a zirconium film and including an aluminum oxide film of one atomic layer or less in the first and second titanium oxide films or in the second titanium oxide film.
また、本発明の別の実施形態によれば、
キャパシタを備える半導体装置の製造方法であって、
前記キャパシタの形成方法が、
半導体基板上に、下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に上部電極を形成する工程と
を備え、
前記誘電体膜を形成する工程は、原子層堆積(ALD)法で前記下部電極に接する第1の酸化チタン膜と、前記上部電極と接する第2の酸化チタン膜と、前記第1及び第2の酸化チタン膜との間に挿入された酸化ジルコニウム膜を成膜する工程を含み、
前記第1及び第2の酸化チタン膜を成膜する工程中、又は第2の酸化チタン膜を成膜する工程中に、第1の酸化アルミニウム含有層を形成するALDサイクルを、1サイクル実施する半導体装置の製造方法が提供される。
Also, according to another embodiment of the present invention,
A method of manufacturing a semiconductor device including a capacitor,
A method for forming the capacitor comprises:
Forming a lower electrode on the semiconductor substrate;
Forming a dielectric film on the lower electrode;
Forming an upper electrode on the dielectric film,
The step of forming the dielectric film includes a first titanium oxide film in contact with the lower electrode by an atomic layer deposition (ALD) method, a second titanium oxide film in contact with the upper electrode, and the first and second layers. Including a step of forming a zirconium oxide film inserted between the titanium oxide film and
One ALD cycle for forming the first aluminum oxide-containing layer is carried out during the step of forming the first and second titanium oxide films or the step of forming the second titanium oxide film. A method for manufacturing a semiconductor device is provided.
本発明によれば、EOTが低く、リーク電流特性に優れた誘電体膜を提供でき、半導体素子の微細化に有利となる。 According to the present invention, a dielectric film having a low EOT and excellent leakage current characteristics can be provided, which is advantageous for miniaturization of semiconductor elements.
以下、本発明の実施の形態について説明するが、本発明はこれらの実施の形態のみに限定されるものではない。 Hereinafter, although embodiment of this invention is described, this invention is not limited only to these embodiment.
まず、EOTを小さくする目的で、酸化チタン(TiO2及びその非化学量論組成TiOx(x<2)。以下、合わせてTiOという)と酸化ジルコニウム(ZrO2及びその非化学量論組成ZrOx(x<2)。以下、合わせてZrOという)との積層構造として、TiO/ZrO/TiO構造(図2参照。以下、TZT構造という)について検討した。TiOは高い比誘電率(ε≒80:但し、ルチル結晶体)により、EOTを低減できることが期待される。しかしながら、ルチル結晶体を得るためには通常700℃以上の高温での熱処理を必要とするため、単層TiOの使用には様々な問題を解決する必要がある。アナターゼ結晶体のTiOはルチルTiOよりも比誘電率に劣るものの、立方晶系ZrO(ε≒45)と同等以上の比誘電率を有する。そこで、これらを組み合わせたTZT構造では、下部電極側TiO膜(第1の酸化チタン膜、以下、第1のTiO膜102A)によりZrO膜結晶化時の下部電極への影響(下部電極の酸化等)を抑制し、上部電極側TiO膜(第2の酸化チタン膜、以下、第2のTiO膜102B)により、上部電極成膜時のZrO膜への影響(ZrO膜中のクラック発生等)を抑制することができ、EOTについても0.6nm程度まで小さくすることができる。しかしながら、図1に示す500℃、6時間の熱付加後のEOT−リーク電流(J(mA/cm2)at +1V)特性(EOT−J特性という)からわかる通り、リーク電流値が著しく増加するという問題がある。これは、TZT構造では、500℃の熱付加によって、TiOとZrOが相互拡散してZrTiOxが生成し、ZrTiOx生成によるリークパス形成と、誘電体として機能していたZrOの実行膜厚の減少によるリーク増大が考えられる。このため、リークパスの生成や実行膜厚の減少を抑制することが必要である。
First, for the purpose of reducing EOT, titanium oxide (TiO 2 and its non-stoichiometric composition TiO x (x <2), hereinafter referred to as TiO) and zirconium oxide (ZrO 2 and its non-stoichiometric composition ZrO). A TiO / ZrO / TiO structure (see FIG. 2, hereinafter referred to as a TZT structure) was studied as a laminated structure with x (x <2), hereinafter referred to as ZrO together. TiO is expected to be able to reduce EOT due to its high relative dielectric constant (ε≈80: where rutile crystal). However, since heat treatment at a high temperature of 700 ° C. or higher is usually required to obtain a rutile crystal, various problems need to be solved when using a single layer TiO. Although TiO of anatase crystal is inferior in relative dielectric constant to rutile TiO, it has a relative dielectric constant equal to or higher than that of cubic ZrO (ε≈45). Therefore, in the TZT structure in which these are combined, the lower electrode side TiO film (first titanium oxide film, hereinafter referred to as the
従来、ZrO中に1原子層〜数原子層程度の酸化アルミニウム(Al2O3)を挟み込んだZAZ構造あるいはAl2O3を多層に含むZrO/Al2O3/ZrO/Al2O3/ZrO(以下、ZAZAZ構造という)とすることでリーク電流を抑制することが提案されている。これらをTZT構造と組み合わせた、TZAZT構造(図3)またはTZAZAZT構造(図4)についてEOT−J特性を検討すると、図1に示すように、リーク電流値はTZTの場合よりも改善されるものの、EOTが大きくなっている。これは、背景技術に示したZAZ構造と同様にAl2O3の低い比誘電率が影響している。また、ZrO膜をAl2O3層105で分断することによってZrO膜の実行膜厚が減少するサイズ効果もEOTの上昇に影響するものと考えられる。なお、グラフのバラツキは、Al2O3層105の厚みによるもので、Al2O3層105の厚みが厚くなるほど、EOTが増加する。
また、注目すべきは、TZAZT構造では、EOTの上昇に伴ってJ特性が改善されているのに対し、TZAZAZT構造ではEOTが上昇してもJ特性がほとんど変化していないことである。つまり、1層のAl2O3層105を挿入したTZAZT構造に比較して、多層のAl2O3層105を挿入したTZAZAZT構造ではAl2O3層105の膜厚が小さくても十分にJ特性を改善しているといえる。
Conventionally, ZrO / Al 2 O 3 / ZrO / Al 2 O 3 / ZAZ structure in which aluminum oxide (Al 2 O 3 ) of about 1 atomic layer to several atomic layers is sandwiched in ZrO or Al 2 O 3 in multiple layers It has been proposed to suppress leakage current by using ZrO (hereinafter referred to as a ZAZAZ structure). Examining the EOT-J characteristics of the TZAZT structure (FIG. 3) or the TZAZAZT structure (FIG. 4) in which these are combined with the TZT structure, the leakage current value is improved as compared with the case of TZT as shown in FIG. , EOT is getting bigger. This is influenced by the low dielectric constant of Al 2 O 3 as in the ZAZ structure shown in the background art. In addition, it is considered that the size effect that the effective film thickness of the ZrO film decreases by dividing the ZrO film by the Al 2 O 3 layer 105 also affects the increase in EOT. Incidentally, the variation of the graph, due to the thickness of the Al 2 O 3
Also, it should be noted that in the TZATZT structure, the J characteristic is improved as the EOT increases, whereas in the TZAZZT structure, the J characteristic is hardly changed even if the EOT is increased. In other words, compared to the TZATZT structure in which one Al 2 O 3 layer 105 is inserted, the TZAZZT structure in which the multilayer Al 2 O 3 layer 105 is inserted is sufficient even if the thickness of the Al 2 O 3 layer 105 is small. It can be said that the J characteristic is improved.
なお、これらのTZT構造、TZAZT構造、TZAZAZT構造は、窒化チタン(TiN)下部電極101上に原子層堆積法(Atomic Layer Deposition:ALD法)により第1のTiO膜102A、ZrO膜103、Al2O3層105を含むZrO膜103及び第2のTiO膜102Bを形成し、TiN上部電極104を形成したもので、上下のTiO膜102はそれぞれ0.5nm程度、ZrO膜(単層、ZAZ構造、ZAZAZ構造)は6nm程度、合計7nm程度の誘電体膜を形成した。
Note that these TZT structure, TZATZT structure, and TZAZZT structure are formed on the titanium nitride (TiN)
そこで、本発明者らは、TZAZT構造とTZAZAZT構造との違いを踏まえた上で、ZrO中にAl2O3を挟み込むのではなく、上下層のTiO中にそれぞれ1原子層以下のAl2O3を挟み込むことで、EOTの低下を抑制し、リーク電流値の増大を抑えることが可能であることを見いだした。 Accordingly, the present inventors have, after consideration of the differences between TZAZT structure and TZAZAZT structure, rather than sandwiching the Al 2 O 3 in ZrO, Al 2 O below each one atomic layer in the TiO upper and lower layer It has been found that by sandwiching 3 , it is possible to suppress a decrease in EOT and to suppress an increase in leakage current value.
ここで、「1原子層以下」とは、Al2O3の1原子層以外に、Al2O3とTiO(又はZrO)の混在する1原子層であることで、実質的にAl2O3が1原子層未満となる場合を含むことを意味する。また、「1原子層」とはALD法における1サイクル、すなわち、(1)原料(プリカーサ)供給、吸着、(2)パージ、(3)反応ガス(酸化ガス)供給、酸化、(4)パージの1サイクルを実施することで形成されるもので、Al2O3とTiOの混在する1原子層は(1)の原料供給、吸着において、AlプリカーサとTiプリカーサとを順次又は同時に供給して吸着させることで形成することができる。特に本発明ではAl2O3とTiOの混在する1原子層を形成することが好ましい。 Here, "1 atomic layer or less", in addition to one atomic layer of Al 2 O 3, it is mixed to one atomic layer of Al 2 O 3 and TiO (or ZrO), substantially Al 2 O 3 is meant to include the case where less than 1 atomic layer. “One atomic layer” means one cycle in the ALD method, that is, (1) raw material (precursor) supply, adsorption, (2) purge, (3) reaction gas (oxidation gas) supply, oxidation, (4) purge The one atomic layer in which Al 2 O 3 and TiO are mixed is supplied with the Al precursor and the Ti precursor sequentially or simultaneously in the raw material supply and adsorption of (1). It can be formed by adsorption. In the present invention, it is particularly preferable to form a monoatomic layer in which Al 2 O 3 and TiO are mixed.
図5は、本発明の第1の実施例に係るキャパシタの積層構造を示す断面図である。第1の実施例に係るキャパシタでは、図2に示すTZT構造において、第1のTiO膜102A、第2のTiO膜102Bそれぞれの中間に1原子層以下のAl2O3含有層105aを挟み込んだ構造を有する。
FIG. 5 is a cross-sectional view showing the multilayer structure of the capacitor according to the first embodiment of the present invention. In the capacitor according to the first embodiment, in the TZT structure shown in FIG. 2, an Al 2 O 3 containing layer 105a of one atomic layer or less is sandwiched between the
図6は、本発明の第2の実施例に係るキャパシタの積層構造を示す断面図である。第2の実施例に係るキャパシタでは、図5の場合よりも、Al2O3含有層105aをZrO膜103近傍に寄せて形成した状態を示す。
FIG. 6 is a cross-sectional view showing a multilayer structure of a capacitor according to the second embodiment of the present invention. In the capacitor according to the second example, a state in which the Al 2 O 3 containing layer 105a is formed closer to the vicinity of the
図7は、本発明の第3の実施例に係るキャパシタの積層構造を示す断面図である。第3の実施例に係るキャパシタでは、図5の場合と同様に第1のTiO膜102A、第2のTiO膜102Bそれぞれの中間に1原子層以下のAl2O3含有層105aを挟み込むと同時に、Al2O3含有層105bを第1のTiO膜102A、第2のTiO膜102Bそれぞれとの界面近傍のZrO膜103中に形成した状態を示す。ZrO膜103中にAl2O3含有層105bを形成する位置は、第1のTiO膜102A、第2のTiO膜102Bそれぞれとの界面から0.5nm以下の範囲であることが好ましい。特に、ZrO膜103成膜の最初のALDサイクルから、数サイクルの間にAlプリカーサを使用するサイクルを実施することが好ましい。Al2O3含有層105bは、Al2O3含有層105aと同様にAl2O3の1原子層以外に、Al2O3とZrOの混在する1原子層とすることができ、好ましくはAl2O3とZrOの混在する1原子層である。
FIG. 7 is a cross-sectional view showing a multilayer structure of a capacitor according to the third embodiment of the present invention. In the capacitor according to the third embodiment, the Al 2 O 3 containing layer 105a of one atomic layer or less is sandwiched between the
図8〜図10は、本発明の第4〜第6の実施例にかかるキャパシタの積層構造を示す断面図である。第4〜第6の実施例に係るキャパシタでは、第1〜第3の実施例において第2のTiO膜102Bの中間に1原子層以下のAl2O3含有層105aを挟み込んでいるが、第1のTiO膜102A中にはAl2O3含有層105aを挟み込んでいない構造を有する。第6の実施例では、Al2O3含有層105bも第2のTiO膜102B側のみであり、第1のTiO膜102A側には形成していない。
8 to 10 are cross-sectional views showing the multilayer structure of capacitors according to fourth to sixth embodiments of the present invention. In the capacitors according to the fourth to sixth embodiments, the Al 2 O 3 containing layer 105a of one atomic layer or less is sandwiched between the
第1〜第6の実施例で得られたキャパシタの特性を図1に示す(Ex1〜Ex6)。いずれも目的とする許容リーク(1E−08A/cm2以下)と許容EOT(0.7以下)を満たすことが確認された。なお、第1の実施例と第2の実施例との比較から、TiO膜中に形成するAl2O3含有層105aはTiO膜102の膜厚の中央部付近に形成する方がEOTの増加を抑制できることが理解できる。また、第3の実施例からZrO膜103中にAl2O3含有層105bを挿入することでさらにJ特性の改善効果があることがわかる。第4〜第6の実施例から分かるように、上部電極側の第2のTiO膜102BにのみAl2O3含有層105aを形成した場合であっても、許容リークと許容EOTを満足することができる。
The characteristics of the capacitors obtained in the first to sixth examples are shown in FIG. 1 (Ex1 to Ex6). In both cases, it was confirmed that the target allowable leak (1E-08 A / cm 2 or less) and allowable EOT (0.7 or less) were satisfied. From the comparison between the first embodiment and the second embodiment, the Al 2 O 3 containing layer 105a formed in the TiO film is formed near the center of the thickness of the TiO film 102 and the EOT increases. Can be understood. Further, it can be seen from the third example that the insertion of the Al 2 O 3 containing layer 105b into the
なお、本発明において、TiO膜102、ZrO膜103の厚みは上記例で示した0.5nmと6nmに限定されるものではなく、許容リークと許容EOTにより適宜調整することができる。好ましくは、第1のTiO膜102Aは0.1〜0.5nmの範囲、第2のTiO膜102Bは0.5〜2nmの範囲、ZrO膜103は4〜8nmの範囲の厚みであることが望ましい。また、一方が第1の実施例に示したように膜厚の中央部付近にAl2O3含有層105aを有し、他方が第2の実施例に示したようにZrO膜103との界面近傍にAl2O3含有層105aを有する構成であってもよい。
In the present invention, the thicknesses of the TiO film 102 and the
本発明に係るキャパシタは、図5〜図10に示すように、下部電極101としてのTiN膜上に順次、ALD法にて第1のTiO膜102A、ZrO膜103、第2のTiO膜102Bを誘電体膜として形成し、これら誘電体膜形成のALDサイクル中に1原子層のAl2O3含有層105a若しくはAl2O3含有層105aとAl2O3含有層105bを形成する工程を追加して形成される。TiO形成用のプリカーサとしては、TiCl4などの無機原料やTDMAT(テトラキスジメチルアミノチタン:Ti〔N(CH3)2〕4)、TDEAT(テトラキスジエチルアミノチタン:Ti〔N(C2H5)2〕4)、TTIP(チタンテトライソプロポキシド:Ti(OCHMe2)4)、TiMCTA(メチルシクロペンタジエニルトリスジメチルアミノチタン:(MeCp)Ti(NMe2)3などの有機原料を用いることができる。ZrO形成用のプリカーサとしては、有機金属錯体であるTEMAZ(テトラキスエチルメチルアミノジルコニウム:Zr[N(CH3)CH2CH3]4)、CpTMAZ(シクロペンタジエニル・トリス(ジメチルアミノ)ジルコニウム:ZrCp(NMe2)3)またはMCpTMAZ(メチルシクロペンタジエニル・トリス(ジメチルアミノ)ジルコニウム:Zr(MeCp)(NMe2)3)などを用いることができる。Al2O3形成用のプリカーサとしては、TMA(トリス(ジメチルアミノ)アルミニウム:Al(N(CH3)2)3)などを用いることができる。反応ガス(酸化ガス)としては、酸素(O2)、オゾン(O3)、水蒸気(H2O)などを用いることができる。Al2O3含有層105aとAl2O3含有層105bをTiO又はZrOとの混合層として形成する場合、嵩高い構造を有するTiMCTA、CpTMAZ、MCpTMAZを用いることで、Al2O3のTiO又はZrO中への分散性がより優れ、好ましい結果を与える。
As shown in FIGS. 5 to 10, the capacitor according to the present invention sequentially forms the first TiO film 102 </ b> A, the
通常、ALD法における成膜温度は、使用するプリカーサが熱分解しない温度範囲で実施される。プリカーサが熱分解する温度では、1原子層毎の成膜が困難となり、膜厚制御性、膜厚均一性が損なわれる。このため、ALD法で成膜直後のZrO膜103は、結晶粒の小さな微結晶状態あるいは非結晶状態となる場合があり、そのままでは所望のEOTを獲得することができない場合がある。そこで、ZrO膜103に対して二次的な結晶成長を促す熱処理を行うことが好ましい。但し、この熱処理は、ALD法における成膜温度よりも高い温度で実施されるが、ZrO膜103中にクラックを発生させる原因となり、リーク特性を悪化させる場合がある。TZT構造の場合、第2のTiO膜102Bを形成した状態で熱処理を行うと、ZrO膜103中にクラックが発生することを抑制することができる。このような熱処理として、上部電極104として形成するTiN膜のCVD成膜時の熱付加を適用することができる。CVD法によるTiN膜成膜は、380〜600℃の範囲の基板温度で実施されることから、この成膜時の熱付加によりZrO膜103の二次的な結晶成長を行うことができる。もちろん、別途、熱処理を行ってもよい。さらに、ZrO膜103成膜の途中に二次的な結晶成長を促す熱処理を行い、発生するクラックをその上に形成するZrO膜で修復する方法を採用することもできる。修復に利用したZrO膜は上層のTiO膜形成後に熱処理することで二次的な結晶成長を促すことができる。
Usually, the film formation temperature in the ALD method is carried out in a temperature range in which the precursor to be used is not thermally decomposed. At a temperature at which the precursor is thermally decomposed, film formation for each atomic layer becomes difficult, and film thickness controllability and film thickness uniformity are impaired. For this reason, the
(応用例)
第1〜第3の実施例のキャパシタ構造を立体構造に適用した半導体記憶装置について図11〜13を用いて説明する。
(Application examples)
A semiconductor memory device in which the capacitor structures of the first to third embodiments are applied to a three-dimensional structure will be described with reference to FIGS.
初めに、半導体記憶装置となるDRAMの全体構成の概略について図11の断面模式図を用いて説明する。 First, an outline of the overall configuration of a DRAM serving as a semiconductor memory device will be described with reference to a schematic cross-sectional view of FIG.
p型シリコン基板201にnウエル202が形成され、その内部に第一のpウエル203が形成されている。また、nウエル202以外の領域に第二のpウエル204が形成され、素子分離領域205で第一のpウエル203と分離されている。第一のpウエル203は複数のメモリセルが配置されるメモリセル領域を、第二のpウエル204は周辺回路領域を各々便宜的に示している。
An n-well 202 is formed in a p-
第一のpウエル203には個々のメモリセルの構成要素でワード線となるゲート電極を備えたスイッチングトランジスタ206及び207が形成されている。トランジスタ206は、ドレイン208、ソース209とゲート絶縁膜210を介してゲート電極211で構成されている。ゲート電極211は、多結晶シリコン上にタングステンシリサイドを積層したポリサイド構造若しくはタングステンを積層したポリメタル構造からなっている。トランジスタ207は、ソース209を共通としドレイン212、ゲート絶縁膜210を介してゲート電極211で各々構成されている。トランジスタは第一の層間絶縁膜213で被覆されている。
In the first p-well 203, switching
ソース209に接続するように第一の層間絶縁膜213の所定の領域に設けられたコンタクト孔を多結晶シリコン214で充填している。多結晶シリコン214の表面には、金属シリサイド215が設けられている。金属シリサイド215に接続するように窒化タングステン及びタングステンからなるビット線216が設けられている。ビット線216は第二の層間絶縁膜219で被覆されている。
A contact hole provided in a predetermined region of the first
トランジスタのドレイン208及び212に接続するように第一の層間絶縁膜213及び第二の層間絶縁膜219の所定の領域にコンタクト孔を設けた後シリコンで充填し、シリコンプラグ220が形成されている。シリコンプラグ220の上部には金属からなる導体プラグ221が設けられている。
Contact holes are formed in predetermined regions of the first
導体プラグ221に接続するようにキャパシタが形成される。下部電極を形成するための第三の層間絶縁膜222a、第四の層間絶縁膜222bが第二の層間絶縁膜219上に積層して設けられる。第四の層間絶縁膜222bを周辺回路領域に残存させ、メモリセル領域に王冠型の下部電極223を形成した後、メモリセル領域の第四の層間絶縁膜222bは除去されている。誘電体膜224が下部電極223の内壁及び第四の層間絶縁膜222bを除去して露出した外壁を覆うように設けられ、さらに上部電極225がメモリセル領域全体を覆うように設けられ、キャパシタが構成されている。下部電極223の上端部側面の一部には、支持膜222cが設けられている。支持膜222cは隣接する複数の下部電極の一部を接続するように設けられており、これにより、機械的強度を増加させて下部電極自身の倒壊を回避している。支持膜222cの下方は空間となっているので、その空間内に露出している下部電極表面にも誘電体膜224及び上部電極225が設けられている。図11には301と302の二つのキャパシタが示されている。下部電極223には段差被覆性に優れたCVD法で形成する窒化チタン(TiN)膜を用いる。キャパシタは、第五の層間絶縁膜226で被覆されている。なお、プラグ材料は、キャパシタの下部電極に合わせて変更可能であり、シリコンに限ることはなく、キャパシタの下部電極と同一材料もしくは異なる材料の金属で構成することもできる。また、誘電体膜224及び上部電極225の詳細な構成については後述する製造工程で説明する。
A capacitor is formed so as to be connected to the
一方、第二のpウエル204には周辺回路を構成するトランジスタがソース209、ドレイン212、ゲート絶縁膜210、ゲート電極211からなって設けられている。ドレイン212に接続するように、第一の層間絶縁膜213の所定の領域に設けられたコンタクト孔を金属シリサイド216及びタングステン217で充填している。タングステン217に接続するように、窒化タングステン及びタングステンからなる第一の配線層218が設けられている。該第一の配線層218の一部は、第二の層間絶縁膜219、第三の層間絶縁膜222a、第四の層間絶縁膜222b及び第五の層間絶縁膜226を貫通して設けられる金属ビアプラグ227を介してアルミニウム又は銅からなる第二の配線層230に接続されている。また、メモリセル領域に設けられたキャパシタの上部電極225は、一部の領域で周辺回路領域に引き出し配線228として引き出され、第五の層間絶縁膜226の所定の領域に形成された金属プラグ229を介して、アルミニウム又は銅からなる第二の配線層230に接続されている。以下、層間絶縁膜の形成、コンタクトの形成、配線層の形成を必要に応じて繰り返し、DRAMを構成している。
On the other hand, the second p-well 204 is provided with a transistor constituting a peripheral circuit including a
図12は、図11の断面模式図において、X−Xで示した位置の概略平面図であり、誘電体膜及び上部電極は省略している。また、図12のY−Yで示した線分領域は、図11のX−X線分領域に相当している。個々の下部電極223の外側の全領域を覆う支持膜222cには複数の下部電極に跨るように、メモリセル領域全域にわたり複数の開口231が設けられている。個々の下部電極223は、その外周の一部がいずれかの開口231に接する構成となる。開口以外の支持膜は連続しているので、個々の下部電極は支持膜を介して連結されることになり、縦/横比の横方向の長さを拡大できるので下部電極自身の倒壊を回避することができる。集積度が高くなり、セルが微細化されると、キャパシタの下部電極の縦/横比(アスペクト比)が大きくなり、下部電極を支持する手段が備えられていないと、下部電極は製造途中で倒壊してしまう場合がある。図12ではキャパシタ301と302が対向する間の領域を中心にして6つの下部電極に跨るように開口231が設けられている例を示している。したがって、図11においても、図12に対応してキャパシタ301の上部、302の上部、及び301と302の間の上部には支持膜が設けられていない構成となっている。
FIG. 12 is a schematic plan view of the position indicated by XX in the schematic cross-sectional view of FIG. 11, and the dielectric film and the upper electrode are omitted. Moreover, the line segment area | region shown by YY of FIG. 12 is corresponded to the XX line segment area | region of FIG. A plurality of
このように、支持膜が設けられることで、支持膜下の下部電極表面に誘電体膜や上部電極を形成するためには、より一層カバレジの良い成膜方法が必要となる。 In this way, by providing the support film, in order to form the dielectric film and the upper electrode on the surface of the lower electrode under the support film, a film forming method with better coverage is required.
以下、上記半導体記憶装置となるDRAMの製造工程の内、キャパシタ製造工程以外の工程は省略し、本発明に係るキャパシタの製造工程を抜き出して説明することとする。図13(図13−1〜図13−5)に、図11に示す一つのキャパシタについて工程断面図を示す。なお、説明のため、半導体基板201上のトランジスタや第一の層間絶縁膜等は省略している。
In the following description, steps other than the capacitor manufacturing process are omitted from the manufacturing process of the DRAM serving as the semiconductor memory device, and the capacitor manufacturing process according to the present invention is extracted and described. FIG. 13 (FIGS. 13-1 to 13-5) is a process sectional view of one capacitor shown in FIG. For the sake of explanation, the transistor, the first interlayer insulating film, and the like on the
まず、単結晶シリコンからなる半導体基板201上に第二の層間絶縁膜219を形成した(工程(a))。その後、所定の位置にコンタクトホールを開口後、バリヤメタル221a及びメタル221bを全面に形成した。次に、CMP法を用いて第二の層間絶縁膜上に形成されているバリヤメタル221a及びメタル221bを除去して、導体プラグ221を形成した。続いて、窒化シリコン膜からなる第三の層間絶縁膜222a、酸化シリコン膜からなる第四の層間絶縁膜222b及び窒化シリコン膜からなる支持膜222cを全面に積層形成した。
First, a second
次に、工程(b)に示すように、リソグラフィ技術とドライエッチング技術を用いて、支持膜222c、第四の層間絶縁膜222b及び第三の層間絶縁膜222aにシリンダホール232を形成した。シリンダホールは平面視で直径60nmの円となるように形成した。また、隣接するシリンダホールとの最近接間隔も60nmとなるように形成した。これによりシリンダホール底面には導体プラグ221の上面が露出する。
Next, as shown in step (b), a
次に、工程(c)に示すように、シリンダホール232の内面を含む全面に、キャパシタの下部電極材料となるTiN膜223aを形成した。TiN膜は、TiCl4とNH3を原料ガスとするCVD法により、形成温度380℃〜650℃の範囲で形成することができる。本応用例では450℃で形成した。膜厚は10nmとした。なお、TiN膜は、上記原料ガスを用いてALD法により形成することもできる。TiN膜223aを形成することにより、新たなシリンダホール232aが形成される。
Next, as shown in step (c), a
次に、工程(d)に示すように、シリンダホール232aを埋設するように、シリコン酸化膜などの保護膜234を全面に形成した。その後、CMP法により支持膜222cの上面に形成されている保護膜234及びTiN膜223aを除去して下部電極223を形成した。
Next, as shown in step (d), a
次に、支持膜222cに開口231を形成した(工程(e))。図12の平面図に示したように、開口231のパターンは、下部電極の内側に残存している保護膜234の一部と、下部電極223の一部と、第四の層間絶縁膜222bの一部とに跨るように形成する。したがって、開口231を形成するドライエッチングでは、第四の層間絶縁膜222b上に形成されている支持膜222cの他、保護膜234及び下部電極223も上端の一部が除去される。
Next, an
次に、工程(f)に示すように、開口231内に露出した第四の層間絶縁膜222bを除去した。例えば、フッ化水素酸溶液(HF液)を用いてエッチングすると、支持膜222cは窒化シリコン膜で形成されているので、ほとんどエッチングされないが、酸化シリコン膜で形成されている第四の層間絶縁膜222b及び保護膜234は全て除去される。溶液エッチングなので開口231の直下のみならず、支持膜222cの下に位置する酸化シリコン膜も除去される。これにより、下部電極223と下部電極223を支持する支持膜222cが中空状態で残存し、下部電極223表面が露出している。
Next, as shown in step (f), the fourth
このエッチング時、窒化シリコン膜からなる第三の層間絶縁膜222aはエッチングストッパーとして機能し、第二の層間絶縁膜219がエッチングされるのを防止している。
During this etching, the third
次に、工程(g)に示すように、誘電体膜224を形成した。誘電体膜224は、第1〜第6の実施例で示した構造を、ALD法を用いて形成することができる。これら構造は、各パラメータを所望の特性が得られるように最適化される。ALD法で形成する膜は段差被覆性に優れているので、誘電体膜224は中空状態で露出している下部電極表面のいずれの部位にも形成される。
Next, as shown in step (g), a
次に、工程(h)に示すように、第一の上部電極225aとなるTiN膜を形成した。下部電極の場合と同様に、TiCl4とNH3を原料ガスとするCVD法により、温度450℃で形成した。膜厚は10nmとした。CVD法で形成するTiN膜も極めて段差被覆性が良いので、中空状態の空間に入り込んで誘電体膜224表面のいずれの部位にも形成することができる。
Next, as shown in step (h), a TiN film to be the first
第一の上部電極225aは、450℃で形成しているが、誘電体膜224は上層TiO膜で保護された状態で熱処理を受けるので、ZrO膜にクラックやリークパスが発生してリーク電流が増大する問題を回避することができる。
Although the first
次に、第二の上部電極225bとなるボロンドープシリコンゲルマニウム膜(B−SiGe膜)を形成した(工程(i))。工程(h)の第一の上部電極225aを形成した段階では、中空状態が解消されておらず、至る所に空間が残存している。この状態でプレートとなるタングステンをPVD法で形成すると、PVD法は段差被覆性が悪いために空間を埋めきることができず、半導体記憶装置が完成した段階でも、キャパシタの周囲には空間が残存することとなる。このような空間の残存は機械的強度の低下を招き、後工程のパッケージング時に生じるストレスによりキャパシタの特性が変動する問題をもたらす。したがって、B−SiGe膜を形成することの目的は、残存している空間を埋め込んで消滅させ、機械的ストレスに対する耐性を向上させることにある。
Next, a boron-doped silicon germanium film (B-SiGe film) to be the second
B−SiGe膜は、ゲルマン(GeH4)とモノシラン(SiH4)と三塩化ホウ素(BCl3)を原料ガスとするCVD法により形成することができる。この方法により形成するB−SiGe膜は段差被覆性に優れており、中空空間を埋設することができる。ただし、このCVD法では形成温度として420〜500℃を必要とし、生産性を考慮してバッチ方式で形成する場合には6時間程度の熱処理がキャパシタに加えられることとなる。図1に示したリーク特性は、この工程における熱処理を想定したものである。第二の上部電極225cとなるB−SiGe膜を形成する工程において、最大500℃の熱処理が加わったとしても、本発明の誘電体膜構造を採用することにより、低EOTを確保しつつ低リーク電流のキャパシタを提供することができる。
The B-SiGe film can be formed by a CVD method using germane (GeH 4 ), monosilane (SiH 4 ), and boron trichloride (BCl 3 ) as source gases. The B-SiGe film formed by this method is excellent in step coverage and can bury a hollow space. However, this CVD method requires a formation temperature of 420 to 500 ° C., and heat treatment for about 6 hours is applied to the capacitor when forming in a batch method in consideration of productivity. The leak characteristics shown in FIG. 1 assume heat treatment in this step. Even when heat treatment at a maximum of 500 ° C. is applied in the step of forming the B-SiGe film to be the second
第二の上部電極225bとなるB−SiGe膜を形成した後、メモリセル領域全体を覆う給電プレートとして用いるため、第三の上部電極225cとなるタングステン膜(W膜)を形成した。W膜は、温度が25〜300℃のPVD法で形成するので、誘電体膜のリーク電流が増大するような熱的影響は及ぼさない。以下、図11に示したように、第五の層間絶縁膜226の形成工程及びその後の工程を実施してDRAMからなる半導体記憶装置を製造する。
After forming the B-SiGe film to be the second
上記のように、全体構成となる図11に示した上部電極225は、詳細構成となる図13(i)(図13−5)に示したように、第一の上部電極225aとなる多結晶TiN膜と、第二の上部電極225bとなるB−SiGe膜と、第三の上部電極225cとなるW膜で構成される。なお、本応用例で説明したDRAMは、超高密度の最先端DRAMを形成する場合の構成とその製造方法であって、平坦キャパシタや立体構造であっても倒壊防止用の支持膜222cを必要としないキャパシタを用いる場合には、上記のB−SiGeの形成工程は不要となり500℃のPAの影響は軽減される。
As described above, the
101 下部電極
102 TiO膜
102A 第1のTiO膜
102B 第2のTiO膜
103 ZrO膜
104 上部電極
105 Al2O3層
105a TiO膜中のAl2O3含有層(1原子層以下)
105b ZrO膜中のAl2O3含有層(1原子層以下)
101 lower electrode 102
105b Al 2 O 3 containing layer in ZrO film (1 atomic layer or less)
Claims (20)
前記半導体基板に接続される下部電極と、
前記下部電極に接して前記下部電極を覆う誘電体膜と、
前記誘電体膜に接して前記誘電体膜を覆う上部電極と
を有するキャパシタを含む半導体装置であって、
前記誘電体膜は、前記下部電極に接する第1の酸化チタン膜と、前記上部電極と接する第2の酸化チタン膜と、前記第1及び第2の酸化チタン膜との間に挿入された酸化ジルコニウム膜を含み、前記第1及び第2の酸化チタン膜中、又は第2の酸化チタン膜中に1原子層以下の酸化アルミニウムを含む半導体装置。 On the semiconductor substrate,
A lower electrode connected to the semiconductor substrate;
A dielectric film in contact with the lower electrode and covering the lower electrode;
A semiconductor device including a capacitor having an upper electrode in contact with the dielectric film and covering the dielectric film,
The dielectric film is an oxide inserted between the first titanium oxide film in contact with the lower electrode, the second titanium oxide film in contact with the upper electrode, and the first and second titanium oxide films. A semiconductor device including a zirconium film and including aluminum oxide having one atomic layer or less in the first and second titanium oxide films or in the second titanium oxide film.
前記キャパシタの形成方法が、
半導体基板上に、下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に上部電極を形成する工程と
を備え、
前記誘電体膜を形成する工程は、原子層堆積(ALD)法で前記下部電極に接する第1の酸化チタン膜と、前記上部電極と接する第2の酸化チタン膜と、前記第1及び第2の酸化チタン膜との間に挿入された酸化ジルコニウム膜を成膜する工程を含み、
前記第1及び第2の酸化チタン膜を成膜する工程中に、又は、第2の酸化チタン膜を成膜する工程中に、第1の酸化アルミニウム含有層を形成するALDサイクルを、それぞれ1サイクルずつ実施する半導体装置の製造方法。 A method of manufacturing a semiconductor device including a capacitor,
A method for forming the capacitor comprises:
Forming a lower electrode on the semiconductor substrate;
Forming a dielectric film on the lower electrode;
Forming an upper electrode on the dielectric film,
The step of forming the dielectric film includes a first titanium oxide film in contact with the lower electrode by an atomic layer deposition (ALD) method, a second titanium oxide film in contact with the upper electrode, and the first and second layers. Including a step of forming a zirconium oxide film inserted between the titanium oxide film and
Each of the ALD cycles for forming the first aluminum oxide-containing layer during the step of forming the first and second titanium oxide films or during the step of forming the second titanium oxide film is performed by 1 each. A method for manufacturing a semiconductor device, which is carried out cycle by cycle.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012185099A JP2014044993A (en) | 2012-08-24 | 2012-08-24 | Semiconductor device and manufacturing method of the same |
Applications Claiming Priority (1)
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Publication Number | Publication Date |
---|---|
JP2014044993A true JP2014044993A (en) | 2014-03-13 |
Family
ID=50396083
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012185099A Pending JP2014044993A (en) | 2012-08-24 | 2012-08-24 | Semiconductor device and manufacturing method of the same |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2014044993A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2012
- 2012-08-24 JP JP2012185099A patent/JP2014044993A/en active Pending
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