JP2012124254A - Capacitor, method of manufacturing the same and semiconductor device - Google Patents
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Abstract
Description
本発明は、キャパシタ、キャパシタの製造方法および半導体装置に関する。 The present invention relates to a capacitor, a method for manufacturing a capacitor, and a semiconductor device.
近年、ＤＲＡＭでは微細化が進んでおり、設計ルール４０ｎｍ以降の世代では、キャパシタ用の誘電体膜として誘電率の高い絶縁膜が必要となっている。現在、その候補の１つとしてＳｒＴｉＯx（チタン酸ストロンチウム；以下、「ＳＴＯ」と記載）の利用が検討されている（特許文献１）。 In recent years, miniaturization has progressed in DRAMs, and in the generations after the design rule of 40 nm, an insulating film having a high dielectric constant is required as a dielectric film for capacitors. Currently, the use of SrTiO x (strontium titanate; hereinafter referred to as “STO”) is being studied as one of the candidates (Patent Document 1).
しかしながら、ＳＴＯ膜は１００ｎｍ程度の厚膜では高い誘電率を示すが、薄膜化するに従い誘電率の低下することが知られている。これは薄膜化することによって、結晶化に必要な温度が上昇して十分な結晶化が進行せず、ＳＴＯ膜の改質が十分に行われないためと考えられる。また、薄膜化するに従いキャパシタのリーク電流も増加してしまう。このため、微細化したＤＲＡＭのメモリセルに適した誘電体膜としての利用が困難であった。 However, although the STO film has a high dielectric constant when it is about 100 nm thick, it is known that the dielectric constant decreases as the thickness is reduced. This is presumably because the temperature required for crystallization rises and sufficient crystallization does not proceed and the STO film is not sufficiently modified by reducing the thickness. Also, the capacitor leakage current increases as the film thickness decreases. For this reason, it has been difficult to use it as a dielectric film suitable for a memory cell of a miniaturized DRAM.
一実施形態は、
下部電極と、
Ｓｒ／Ｔｉの原子組成比が１．２以上１．６以下の範囲であるチタン酸ストロンチウムからなる第1領域と、Ｓｒ／Ｔｉの原子組成比が０．８以上１．２未満の範囲であるチタン酸ストロンチウムからなる第２領域と、を有する容量絶縁膜と、
上部電極と、
をこの順に有するキャパシタに関する。
One embodiment is:
A lower electrode;
A first region made of strontium titanate having an Sr / Ti atomic composition ratio in the range of 1.2 to 1.6, and an Sr / Ti atomic composition ratio in the range of 0.8 to less than 1.2. A capacitive insulating film having a second region made of strontium titanate;
An upper electrode;
In this order.
他の実施形態は、
下部電極を形成する工程と、
１回以上の下記工程（１）と、１回以上の下記工程（２）とを有する、第１領域及び第２領域を形成する工程と、
（１）ＡＬＤ法により、チタン酸ストロンチウムからなる第1領域を形成する工程、
（２）ＡＬＤ法により、チタン酸ストロンチウムからなると共に前記第1領域よりもＳｒ／Ｔｉの原子組成比が小さい第２領域を形成する工程、
前記第1と第２の領域に対してアニール処理を行うことにより、第1と第２の領域を有する容量絶縁膜を形成する工程と、
上部電極を形成する工程と、
を有し、
前記アニール処理後において、前記第1領域のＳｒ／Ｔｉの原子組成比が１．２以上１．６以下の範囲となり、前記第２領域のＳｒ／Ｔｉの原子組成比が０．８以上１．２未満の範囲となるように、前記工程（１）の第1領域の形成、前記工程（２）の第２領域の形成、及び前記アニール処理を行う、キャパシタの製造方法に関する。
Other embodiments are:
Forming a lower electrode;
The step of forming the first region and the second region, comprising the following step (1) one or more times and the following step (2) one or more times;
(1) forming a first region made of strontium titanate by an ALD method;
(2) forming a second region made of strontium titanate and having a smaller atomic composition ratio of Sr / Ti than the first region by ALD;
Forming a capacitive insulating film having first and second regions by annealing the first and second regions;
Forming an upper electrode;
Have
After the annealing, the Sr / Ti atomic composition ratio in the first region is in the range of 1.2 to 1.6, and the Sr / Ti atomic composition ratio in the second region is 0.8 to 1. The present invention relates to a method for manufacturing a capacitor, wherein the formation of the first region in the step (1), the formation of the second region in the step (2), and the annealing treatment are performed so that the range is less than 2.
ＳＴＯ膜を容量絶縁膜として用いたキャパシタにおいて、静電容量が大きく、リーク特性に優れたキャパシタを容易に形成できる。これにより、データ保持特性にすぐれ、集積度の高いＤＲＡＭ等の半導体装置を容易に形成することができる。 In a capacitor using an STO film as a capacitor insulating film, a capacitor having a large capacitance and excellent leakage characteristics can be easily formed. As a result, a semiconductor device such as a DRAM having excellent data retention characteristics and a high degree of integration can be easily formed.
以下、添付図面を参照しながら、本発明の好ましい実施例について詳細に説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following examples are specific examples shown for a deeper understanding of the present invention, and the present invention is not limited to these examples.
（第1実施例）
図１に、本実施例のキャパシタの断面模式図を示す。ルテニウム（Ｒｕ）等の金属膜からなる下部電極１および上部電極２の間に、ＳＴＯ膜３を挟んでキャパシタが形成されている。ＳＴＯ膜３は、含有されているＳｒ元素のＴｉ元素に対する組成比（Ｓｒ／Ｔｉ）が異なる第１領域３ａと第２領域３ｂとから構成されている。
(First Example)
FIG. 1 is a schematic cross-sectional view of the capacitor of this example. A capacitor is formed with an STO film 3 sandwiched between a lower electrode 1 and an upper electrode 2 made of a metal film such as ruthenium (Ru). The STO film 3 is composed of a first region 3a and a second region 3b having different composition ratios (Sr / Ti) of the contained Sr element to the Ti element.
第１領域３ａは、ＳＴＯ膜の組成比（Ｓｒ／Ｔｉ）が１．２以上１．６以下の範囲に設定されている領域である。本実施例では、主として組成比（Ｓｒ／Ｔｉ）が１．５５となるように形成した。第２領域３ｂは、第１領域３ａとは異なる組成比（Ｓｒ／Ｔｉ）に設定され、その組成比（Ｓｒ／Ｔｉ）が０．８以上１．２未満の範囲に設定されている領域である。本実施例では、主として組成比（Ｓｒ／Ｔｉ）が１．０となるように形成した。 The first region 3a is a region in which the composition ratio (Sr / Ti) of the STO film is set in the range of 1.2 to 1.6. In this example, it was mainly formed so that the composition ratio (Sr / Ti) was 1.55. The second region 3b is a region in which a composition ratio (Sr / Ti) different from that of the first region 3a is set, and the composition ratio (Sr / Ti) is set in a range of 0.8 or more and less than 1.2. is there. In this example, the composition ratio (Sr / Ti) was mainly set to 1.0.
具体的なＳＴＯ膜の組成比を図２に示す。図２は１０ｎｍの膜厚のＳＴＯ膜を形成した場合の組成比（Ｓｒ／Ｔｉ）を、膜厚方向の位置依存を示したものである。第１領域３ａと第２領域３ｂの境界部分では、組成比（Ｓｒ／Ｔｉ）がなだらかに変化する。この例では、膜厚０ｎｍ以上３ｎｍ以下の部分が第１領域３ａで、膜厚３ｎｍを超え１０ｎｍ以下の部分が第２領域３ｂとなっている。 A specific composition ratio of the STO film is shown in FIG. FIG. 2 shows the position dependency in the film thickness direction of the composition ratio (Sr / Ti) when an STO film having a film thickness of 10 nm is formed. At the boundary between the first region 3a and the second region 3b, the composition ratio (Sr / Ti) changes gently. In this example, a portion having a thickness of 0 nm to 3 nm is the first region 3a, and a portion having a thickness exceeding 3 nm and not more than 10 nm is the second region 3b.
本実施例のキャパシタで用いるＳＴＯ膜の具体的な製造方法を説明する。まず、ルテニウム等の金属膜を用いて、半導体基板（図示せず）上に下部電極１を形成する。下部電極としてはルテニウムの他に、白金（Ｐｔ）や、窒化チタン（ＴｉＮ）等も使用可能である。 A specific method for manufacturing the STO film used in the capacitor of this example will be described. First, the lower electrode 1 is formed on a semiconductor substrate (not shown) using a metal film such as ruthenium. In addition to ruthenium, platinum (Pt), titanium nitride (TiN), or the like can be used as the lower electrode.
次にＡＬＤ法を用いて、下部電極１上にＳＴＯ膜の第１領域３ａとなる部分の形成を行う。図３にＡＬＤ法のシーケンスを示す。 Next, a portion to be the first region 3a of the STO film is formed on the lower electrode 1 by using the ALD method. FIG. 3 shows a sequence of the ALD method.
工程Ｓ１：
ＡＬＤ装置の反応室の温度を３００℃に設定し、Ｓｒ原料ガスを１０秒間、供給する。Ｓｒ原料ガスとしては、Ｓｒ（ＤＰＭ）2を例示できる。他のＳｒ原料ガスとして、Ｓｒ（Ｃ5（ＣＨ3）5）2、Ｓｒ（ＭＥＴＨＤ）2、Ｓｒ（Ｏｅｔ）2、Ｓｒ（Ｏｐｒ）2、Ｓｒ（ＨｆＡ）2等を用いることもできる。供給されたＳｒ原料は、下部電極１の表面に化学的に吸着し、概略Ｓｒ原子１層分の薄膜が形成される。
Step S1:
The temperature of the reaction chamber of the ALD apparatus is set to 300 ° C., and Sr source gas is supplied for 10 seconds. An example of the Sr source gas is Sr (DPM) 2 . As other Sr source gas, Sr (C 5 (CH 3 ) 5 ) 2 , Sr (METHD) 2 , Sr (Oet) 2 , Sr (Opr) 2 , Sr (HfA) 2 or the like can be used. The supplied Sr raw material is chemically adsorbed on the surface of the lower electrode 1, and a thin film of approximately one layer of Sr atoms is formed.
工程Ｓ２：
反応室にパージガスとして窒素（Ｎ2）を供給し、工程Ｓ１で吸着せずに残存しているＳｒ原料ガスを反応室から排出する。
Step S2:
Nitrogen (N 2 ) is supplied as a purge gas to the reaction chamber, and the Sr source gas remaining without being adsorbed in step S1 is discharged from the reaction chamber.
工程Ｓ３：
反応室の温度を３００℃に設定したまま、酸化ガスとしてオゾン（Ｏ3）（第１の酸化ガスに相当する）を反応室に１０秒間程度供給する。供給されたオゾンによって、工程Ｓ１で下部電極表面に吸着しているＳｒ原子が酸化される。
Step S3:
While the temperature of the reaction chamber is set at 300 ° C., ozone (O 3 ) (corresponding to the first oxidizing gas) is supplied to the reaction chamber for about 10 seconds as an oxidizing gas. The supplied ozone oxidizes Sr atoms adsorbed on the surface of the lower electrode in step S1.
工程Ｓ４：
反応室にパージガスとして窒素（Ｎ2）を供給し、工程Ｓ３で酸化反応に寄与せずに残存しているオゾンガスを反応室から排出する。
Step S4:
Nitrogen (N 2 ) is supplied as a purge gas to the reaction chamber, and ozone gas remaining without contributing to the oxidation reaction is discharged from the reaction chamber in step S3.
工程Ｓ５：
反応室の温度を３００℃に設定したまま、Ｔｉ原料ガスを１０秒間、供給する。Ｔｉ原料ガスとしては、Ｔｉ（ＯＣＨ（ＣＨ3）2）4を例示できる。他のＴｉ原料ガスとして、Ｔｉ（ＭＭＰ）4［テトラキス（１−メトキシ−２−エチル−２−プロポキシ）チタン］、ＴｉＯ（ｔｍｈｄ）2［ｔｍｈｄは２，２，６，６−テトラメチルヘブタン−３，５−ジオシを示す］、Ｔｉ（ｄｅｐｄ）（ｔｍｈｄ）2［ｄｅｐｄはジエチルペンタジオールを示す］等を用いることもできる。供給されたＴｉ原料は、下地の表面に化学的に吸着し、概略Ｔｉ原子１層分の薄膜が形成される。
Step S5:
Ti source gas is supplied for 10 seconds while the temperature of the reaction chamber is set to 300 ° C. An example of the Ti source gas is Ti (OCH (CH 3 ) 2 ) 4 . As other Ti source gases, Ti (MMP) 4 [tetrakis (1-methoxy-2-ethyl-2-propoxy) titanium], TiO (tmhd) 2 [tmhd is 2,2,6,6-tetramethylhebutane −3,5-dioxy], Ti (depd) (tmhd) 2 [depd represents diethylpentadiol], and the like can also be used. The supplied Ti raw material is chemically adsorbed on the surface of the base, and a thin film of approximately one Ti atom layer is formed.
工程Ｓ６：
反応室にパージガスとして窒素（Ｎ2）を供給し、工程Ｓ５で吸着せずに残存しているＴｉ原料ガスを反応室から排出する。
Step S6:
Nitrogen (N 2 ) is supplied as a purge gas to the reaction chamber, and the remaining Ti raw material gas not adsorbed in step S5 is discharged from the reaction chamber.
工程Ｓ７：
反応室の温度を３００℃に設定したまま、酸化ガスとしてオゾン（Ｏ3）（第２の酸化ガスに相当する）を反応室に１０秒間程度供給する。供給されたオゾンによって、工程Ｓ５で表面に吸着しているＴｉ原子が酸化される。
Step S7:
While the temperature of the reaction chamber is set at 300 ° C., ozone (O 3 ) (corresponding to the second oxidizing gas) is supplied to the reaction chamber for about 10 seconds as an oxidizing gas. Ti atoms adsorbed on the surface in step S5 are oxidized by the supplied ozone.
工程Ｓ８：
反応室にパージガスとして窒素（Ｎ2）を供給し、工程Ｓ７で酸化反応に寄与せずに残存しているオゾンガスを反応室から排出する。
Step S8:
Nitrogen (N 2 ) is supplied as a purge gas to the reaction chamber, and the ozone gas remaining without contributing to the oxidation reaction is discharged from the reaction chamber in step S7.
本実施例では、工程Ｓ１〜Ｓ８を連続して１回実施することにより、約０．０５ｎｍ程度の膜厚を有するＳＴＯ膜が形成される。また、工程Ｓ１〜Ｓ４を１サイクルとして、そのサイクルをＬ回（Ｌは１以上の整数）実施し、工程Ｓ５〜Ｓ８を１サイクルとして、そのサイクルをＭ回（Ｍは１以上の整数）実施し、各サイクルの回数（ＬとＭ）を変更することで、ＳＴＯ膜の組成比（Ｓｒ／Ｔｉ）を変更することができる。最終的に成膜されるＳＴＯの膜厚は、全体のサイクルをＮ回（Ｎは１以上の整数）実施するとして、各サイクルの実施回数Ｌ、Ｍ、Ｎを変更することで調節することができる。本実施例では、第１領域３ａの組成比（Ｓｒ／Ｔｉ）が主として約１．５５となるようにし、膜厚が約３ｎｍとなるように形成した。なお、第１領域３ａを形成する際の工程Ｓ１〜Ｓ４を第1のサイクル、工程Ｓ５〜Ｓ８を第２のサイクルとしたとき、ＳＴＯ膜の組成比（Ｓｒ／Ｔｉ）を１．２以上１．６以下の範囲とするためには、第２のサイクルのサイクル数に対する第１のサイクルのサイクル数の比が０．５５〜０．７５であることが好ましい。 In this example, the STO film having a film thickness of about 0.05 nm is formed by performing the steps S1 to S8 once in succession. Further, the steps S1 to S4 are defined as one cycle, the cycle is performed L times (L is an integer of 1 or more), the steps S5 to S8 are performed as one cycle, and the cycle is performed M times (M is an integer of 1 or more). The composition ratio (Sr / Ti) of the STO film can be changed by changing the number of cycles (L and M). The film thickness of the STO film finally formed can be adjusted by changing the number of executions L, M, and N of each cycle, assuming that the entire cycle is executed N times (N is an integer of 1 or more). it can. In the present example, the composition ratio (Sr / Ti) of the first region 3a is mainly about 1.55, and the film thickness is about 3 nm. When the steps S1 to S4 when forming the first region 3a are the first cycle and the steps S5 to S8 are the second cycle, the composition ratio (Sr / Ti) of the STO film is 1.2 or more and 1 In order to obtain a range of .6 or less, the ratio of the number of cycles of the first cycle to the number of cycles of the second cycle is preferably 0.55 to 0.75.
ＳＴＯ膜の第１領域３ａの堆積後に、引き続き、第２領域３ｂの形成を行う。第２領域３ｂの形成時に工程Ｓ３及びＳ７で使用するオゾン（Ｏ3）はそれぞれ、第３及び第４の酸化ガスに相当する。第２領域３ｂの形成は、第１領域３ａと同様にＡＬＤ法を用いて、サイクル数の設定を調節して組成比（Ｓｒ／Ｔｉ）の設定を行う。本実施例では、第２領域３ｂの組成比（Ｓｒ／Ｔｉ）が主として約１．０となるようにし、第２領域３ｂ部分の膜厚が約７ｎｍとなるように形成した。なお、第２領域３ｂを形成する際の工程Ｓ１〜Ｓ４を第３のサイクル、工程Ｓ５〜Ｓ８を第４のサイクルとしたとき、ＳＴＯ膜の組成比（Ｓｒ／Ｔｉ）を０．８以上１．２未満の範囲とするためには、第４のサイクルのサイクル数に対する第３のサイクルのサイクル数の比が０．４０〜０．５５であることが好ましい。 After the deposition of the first region 3a of the STO film, the second region 3b is subsequently formed. The ozone (O 3 ) used in steps S3 and S7 when forming the second region 3b corresponds to the third and fourth oxidizing gases, respectively. For the formation of the second region 3b, the composition ratio (Sr / Ti) is set by adjusting the number of cycles using the ALD method in the same manner as the first region 3a. In this example, the composition ratio (Sr / Ti) of the second region 3b was mainly about 1.0, and the film thickness of the second region 3b was about 7 nm. When the steps S1 to S4 when forming the second region 3b are the third cycle and the steps S5 to S8 are the fourth cycle, the composition ratio (Sr / Ti) of the STO film is 0.8 or more and 1 In order to make the range less than .2, the ratio of the number of cycles of the third cycle to the number of cycles of the fourth cycle is preferably 0.40 to 0.55.
以上の工程により堆積されたＳＴＯ膜３は非晶質状態であり、引き続き結晶化のアニールを行う。結晶化のアニール処理には、ファーネス型の熱処理装置を用い、６００℃の窒素雰囲気で１０分間の処理を例示できる。アニール温度は５００〜７００℃の範囲で設定が可能である。 The STO film 3 deposited by the above steps is in an amorphous state, and crystallization annealing is subsequently performed. An example of the crystallization annealing treatment is a furnace type heat treatment apparatus and a treatment for 10 minutes in a nitrogen atmosphere at 600 ° C. The annealing temperature can be set in the range of 500 to 700 ° C.
結晶化のアニール処理には、ランプアニール装置を用いることも可能であり、５００〜７００℃の窒素雰囲気で１０秒〜１０分間の範囲の加熱処理を行えばよく、好ましいアニール条件として、６００℃の窒素雰囲気で１分間の処理を例示できる。 A lamp annealing apparatus can be used for the annealing treatment for crystallization, and a heat treatment in a nitrogen atmosphere of 500 to 700 ° C. may be performed in a range of 10 seconds to 10 minutes. A treatment for 1 minute can be exemplified in a nitrogen atmosphere.
また、結晶化のアニール処理に際しては、下部電極として耐酸化性を備えた材料（例えば白金、ルテニウム等）を用いている場合には、酸素ガスを含有した雰囲気でアニール処理を実施してもよい。酸素ガスを含有した雰囲気でアニール処理を実施することにより、ＳＴＯ膜が改質されてリーク特性をさらに改善（リーク電流を低減）することが可能となるため好ましい。 In the crystallization annealing process, if a material having oxidation resistance (for example, platinum, ruthenium, etc.) is used as the lower electrode, the annealing process may be performed in an atmosphere containing oxygen gas. . It is preferable to perform the annealing process in an atmosphere containing oxygen gas because the STO film is modified and leakage characteristics can be further improved (leakage current is reduced).
アニール処理によって第１領域３ａおよび第２領域３ｂのＳＴＯ膜が結晶化すると共に、第１領域３ａと第２領域３ｂの境界部分でも反応が生じ、図２に示したように組成比（Ｓｒ／Ｔｉ）がなだらかに変化する領域が形成される。以上の工程により、トータルで１０ｎｍの厚さを有するＳＴＯ膜３が形成される。 The STO film in the first region 3a and the second region 3b is crystallized by the annealing process, and a reaction occurs at the boundary portion between the first region 3a and the second region 3b. As shown in FIG. 2, the composition ratio (Sr / A region where Ti) gradually changes is formed. Through the above steps, the STO film 3 having a total thickness of 10 nm is formed.
なお、アニール処理は、第１領域３ａの形成後と、第２領域３ｂの形成後に、それぞれ独立して２回実施してもよい。独立してアニール処理を実施する場合には、必ずしも同じ条件でアニールを行わなくてもよい。 The annealing treatment may be performed twice independently after the formation of the first region 3a and after the formation of the second region 3b. When the annealing process is performed independently, the annealing does not necessarily have to be performed under the same conditions.
ＳＴＯ膜３上に、金属膜を用いて上部電極２を形成すればキャパシタが完成する。上部電極２としては、ルテニウム、白金（Ｐｔ）、窒化チタン（ＴｉＮ）等を使用可能である。また下部電極１と上部電極２は必ずしも同じ金属材料でなくてもかまわない。 If the upper electrode 2 is formed on the STO film 3 using a metal film, a capacitor is completed. As the upper electrode 2, ruthenium, platinum (Pt), titanium nitride (TiN) or the like can be used. The lower electrode 1 and the upper electrode 2 do not necessarily have to be the same metal material.
以下では、ＳＴＯ膜の組成比（Ｓｒ／Ｔｉ）が１．２以上１．６以下の範囲に設定されている、第１領域３ａの特性について説明する。図４にＳＴＯ膜の組成比（Ｓｒ／Ｔｉ）に対する結晶化温度を示す。測定は、各組成比のＳＴＯ膜を用意し、窒素雰囲気でのアニールを各設定温度の条件で１０分間、実施（昇温速度は１０℃／分に設定）して、Ｘ線回折法を用いて結晶化の有無を判定した。電極にはルテニウムを用いた。 Hereinafter, the characteristics of the first region 3a in which the composition ratio (Sr / Ti) of the STO film is set in the range of 1.2 to 1.6 will be described. FIG. 4 shows the crystallization temperature relative to the composition ratio (Sr / Ti) of the STO film. For measurement, STO films with various composition ratios were prepared, and annealing in a nitrogen atmosphere was performed for 10 minutes under the conditions of each set temperature (the temperature increase rate was set to 10 ° C./min), and the X-ray diffraction method was used. Thus, the presence or absence of crystallization was determined. Ruthenium was used for the electrode.
ＳＴＯ膜厚が３ｎｍの場合には、Ｓｒ／Ｔｉ＝１．０の試料では約６５０℃から結晶化し、Ｓｒ／Ｔｉ＝１．６の試料では約５４０℃で結晶化する。膜厚を５ｎｍまで厚くすると、どの組成比においても結晶化温度は下がり、Ｓｒの含有比が多い（Ｓｒリッチ）ほど、結晶化温度の下がる傾向も維持される。すなわち、ＳＴＯの膜厚を薄くした場合でも、Ｓｒの含有比を増やすことで、結晶化温度を低下させることが可能となる。なお、Ｓｒ／Ｔｉ＝１．６以上では、ほぼ一定の結晶化温度となる。 When the STO film thickness is 3 nm, the Sr / Ti = 1.0 sample is crystallized from about 650 ° C., and the Sr / Ti = 1.6 sample is crystallized at about 540 ° C. When the film thickness is increased to 5 nm, the crystallization temperature decreases at any composition ratio, and the tendency for the crystallization temperature to decrease as the Sr content ratio increases (Sr rich) is maintained. That is, even when the STO film thickness is reduced, the crystallization temperature can be lowered by increasing the Sr content ratio. When Sr / Ti = 1.6 or more, the crystallization temperature is almost constant.
図５にＳＴＯ膜の組成比（Ｓｒ／Ｔｉ）に対するリーク特性を示す。縦軸は、キャパシタ電極間に１Ｖの電圧を印加した場合の、単位面積あたりのリーク電流の測定値を示す。キャパシタの電極にはルテニウムを用いた。測定には膜厚２０ｎｍのＳＴＯ膜を用い、結晶化アニールは６５０℃の窒素雰囲気で１０分間、実施した。図５より、Ｓｒの含有比を増やすに従ってリーク電流が低下し、Ｓｒ／Ｔｉ＝１．６以上では、ほぼ一定のリーク電流値となる。ＳＴＯ膜に含有されるＳｒ比を増加させるに従い、結晶化温度が低下し、リーク電流の少ない良好な特性の誘電体膜を容易に形成することが可能となる。 FIG. 5 shows the leakage characteristics with respect to the composition ratio (Sr / Ti) of the STO film. The vertical axis shows the measured value of leakage current per unit area when a voltage of 1 V is applied between the capacitor electrodes. Ruthenium was used for the capacitor electrode. For the measurement, an STO film having a thickness of 20 nm was used, and crystallization annealing was performed in a nitrogen atmosphere at 650 ° C. for 10 minutes. As shown in FIG. 5, the leakage current decreases as the Sr content ratio is increased. When Sr / Ti = 1.6 or more, the leakage current value is almost constant. As the Sr ratio contained in the STO film is increased, the crystallization temperature is lowered and it becomes possible to easily form a dielectric film having good characteristics with little leakage current.
図６に、ＳＴＯ膜の組成比（Ｓｒ／Ｔｉ）に対する比誘電率を示す。ＳＴＯの結晶化アニールは６５０℃の窒素雰囲気で１０分間、実施した。キャパシタの電極にはルテニウムを用いた。図６より、Ｓｒ／Ｔｉ＝１．０以上では誘電率が低下し、Ｓｒ／Ｔｉ＝１．６以上ではほぼ一定の誘電率となることが分かる。 FIG. 6 shows the relative dielectric constant with respect to the composition ratio (Sr / Ti) of the STO film. Crystallization annealing of STO was performed in a nitrogen atmosphere at 650 ° C. for 10 minutes. Ruthenium was used for the capacitor electrode. From FIG. 6, it can be seen that the dielectric constant decreases when Sr / Ti = 1.0 or more, and becomes almost constant when Sr / Ti = 1.6 or more.
図５、図６より、ＳＴＯ膜に含有されるＳｒ比を増加させるに従い、リーク電流は低下するものの、誘電率も低下してしまう。このため例えば、Ｓｒ／Ｔｉ＝１．６となる組成比のＳＴＯを単層で用いた場合には、キャパシタの静電容量が低下してしまうため、例えば設計ルール４０ｎｍ世代以降の微細化したＤＲＡＭのメモリセルに用いることはできない。 5 and 6, as the Sr ratio contained in the STO film is increased, the leakage current is decreased, but the dielectric constant is also decreased. For this reason, for example, when a single layer of STO having a composition ratio of Sr / Ti = 1.6 is used, the capacitance of the capacitor is reduced. The memory cell cannot be used.
そこで、本発明者はＳｒ／Ｔｉの組成比を変えた少なくとも２つ以上の領域の積層構造でＳＴＯ膜を形成することを検討した。この結果、組成比（Ｓｒ／Ｔｉ）が１．２以上１．６以下の範囲に設定されている領域と、ＳＴＯ膜の組成比（Ｓｒ／Ｔｉ）が０．８以上１．２未満の範囲に設定されている少なくとも２つの領域を有するように形成することで、静電容量とリーク特性の双方で必要な特性を満たすことが可能なＳＴＯ膜を形成することができた。 Therefore, the present inventor has studied to form an STO film with a laminated structure of at least two or more regions in which the composition ratio of Sr / Ti is changed. As a result, the region where the composition ratio (Sr / Ti) is set in the range of 1.2 or more and 1.6 or less, and the range where the composition ratio (Sr / Ti) of the STO film is 0.8 or more and less than 1.2. Thus, an STO film capable of satisfying the required characteristics in terms of both capacitance and leakage characteristics can be formed.
本実施例で用いるＳＴＯ膜は、Ｓｒ／Ｔｉの組成比を変えた少なくとも２つ以上の領域を有していればよい。別の例として、図７にＳＴＯ膜３の中央部に組成比（Ｓｒ／Ｔｉ）が０．８以上１．２未満の範囲に設定されている第２領域３ｂを備え、その上下に組成比（Ｓｒ／Ｔｉ）が１．２以上１．６以下の範囲に設定されている第１領域３ａを備えた場合を示す。 The STO film used in this embodiment only needs to have at least two regions with different Sr / Ti composition ratios. As another example, the second region 3b in which the composition ratio (Sr / Ti) is set in the range of 0.8 or more and less than 1.2 is provided in the center of the STO film 3 in FIG. The case where the 1st area | region 3a in which (Sr / Ti) is set to the range of 1.2 or more and 1.6 or less is provided is shown.
図８に、このＳＴＯ膜中の組成比（Ｓｒ／Ｔｉ）の分布を示す。下部電極の界面から膜厚３ｎｍまでの範囲が第１領域３ａであり、膜厚３ｎｍを超え７ｎｍ未満までの範囲が第２領域３ｂであり、膜厚７ｎｍ以上１０ｎｍ以下までの範囲が第１領域３ａとなっている。３層の領域を有する場合にも、先に説明したＡＬＤ法を用いて、異なる組成比の領域を順次堆積して行くことでＳＴＯ膜３が形成される。 FIG. 8 shows the distribution of the composition ratio (Sr / Ti) in this STO film. The range from the interface of the lower electrode to the film thickness of 3 nm is the first region 3a, the range from the thickness of 3 nm to less than 7 nm is the second region 3b, and the range of the film thickness from 7 nm to 10 nm is the first region. It is 3a. Even in the case of having three-layer regions, the STO film 3 is formed by sequentially depositing regions having different composition ratios using the ALD method described above.
さらに別の例として、図９に、ＳＴＯ膜３の中央部に組成比（Ｓｒ／Ｔｉ）が１．２以上１．６以下の範囲に設定されている第１領域３ａを備え、その上下に組成比（Ｓｒ／Ｔｉ）が０．８以上１．２未満の範囲に設定されている第２領域３ｂを備えた場合を示す。 As yet another example, FIG. 9 includes a first region 3a in which the composition ratio (Sr / Ti) is set in the range of 1.2 to 1.6 at the center of the STO film 3, and above and below it. The case where the 2nd area | region 3b by which the composition ratio (Sr / Ti) is set to the range of 0.8 or more and less than 1.2 is provided is shown.
図１０に、このＳＴＯ膜中の組成比（Ｓｒ／Ｔｉ）の分布を示す。下部電極の界面から膜厚３ｎｍ未満の範囲が第２領域３ｂであり、膜厚３ｎｍ以上７ｎｍ以下までの範囲が第１領域３ａであり、膜厚７ｎｍを超え１０ｎｍ以下までの範囲が第２領域３ｂとなっている。この場合にも、先に説明したＡＬＤ法を用いて、異なる組成比の領域を順次堆積して行くことでＳＴＯ膜３が形成される。 FIG. 10 shows the distribution of the composition ratio (Sr / Ti) in this STO film. The range from the interface of the lower electrode to the thickness of less than 3 nm is the second region 3b, the range from the thickness of 3 nm to 7 nm is the first region 3a, and the range from the thickness of 7 nm to 10 nm is the second region. It is 3b. Also in this case, the STO film 3 is formed by sequentially depositing regions having different composition ratios using the ALD method described above.
さらに、第１領域３ａおよび第２領域３ｂを、それぞれ２つ以上の複数層、設けるようにＳＴＯ膜を形成してもよい。ＳＴＯ膜の結晶化アニールは、ＳＴＯ膜の全体が形成された後に１回だけ実施、または各領域の形成後にそれぞれ独立して実施のいずれでもよい。 Furthermore, the STO film may be formed so that each of the first region 3a and the second region 3b includes two or more layers. The crystallization annealing of the STO film may be performed only once after the entire STO film is formed, or may be performed independently after forming each region.
また、図１に示した第１領域３ａおよび第２領域３ｂが１つずつの場合には、どちらの領域を下方に配置してもよい。すなわち、第２領域の上方に第１領域が配置された膜構造としてもよい。また、組成比（Ｓｒ／Ｔｉ）が１．２以上１．６以下の範囲に設定されている第１領域の膜厚を厚くするほどＳＴＯ膜全体の誘電率が低下するため、ＳＴＯ膜中の第１領域のトータル膜厚は全体の膜厚中の５０％以下とすることが好ましく、３０％以下とすることがさらに好ましい。 Moreover, when there is one first region 3a and one second region 3b shown in FIG. 1, either region may be arranged below. That is, a film structure in which the first region is disposed above the second region may be employed. Further, since the dielectric constant of the entire STO film decreases as the film thickness of the first region in which the composition ratio (Sr / Ti) is set in the range of 1.2 to 1.6 is increased, The total film thickness of the first region is preferably 50% or less of the total film thickness, and more preferably 30% or less.
図１１に、図１、７、９で示した構造のＳＴＯ膜を用いたキャパシタで測定した静電容量とリーク電流の特性を示す。キャパシタの電極にはルテニウムを用いた。横軸および縦軸は、設計ルール４０ｎｍ世代のＤＲＡＭで想定されるＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ：ＳｉＯ２膜換算膜厚）およびリーク電流の許容値で規格化した値を示す。破線で示した四角内が、静電容量およびリーク電流の双方共に許容範囲内である領域を示す。比較例１として、Ｓｒ／Ｔｉ＝１．２の単層構造のＳＴＯ膜の場合を示す。比較例２として、Ｓｒ／Ｔｉ＝１．６の単層構造のＳＴＯ膜の場合を示す。 FIG. 11 shows the characteristics of capacitance and leakage current measured with a capacitor using the STO film having the structure shown in FIGS. Ruthenium was used for the capacitor electrode. The horizontal axis and the vertical axis indicate values normalized by an EOT (Equivalent Oxide Thickness) equivalent to a design rule 40 nm generation DRAM and an allowable value of leakage current. The inside of the square shown with a broken line shows the area | region where both an electrostatic capacitance and a leak current are in tolerance | permissible_range. As Comparative Example 1, a case of an STO film having a single layer structure of Sr / Ti = 1.2 is shown. As Comparative Example 2, a case of an STO film having a single layer structure of Sr / Ti = 1.6 is shown.
本実施例のＳＴＯ膜を用いたキャパシタでは、図１、７、９のいずれの構造でも、静電容量およびリーク電流の双方共に許容範囲内である良好な特性が得られている。これに対して、従来の単層構造のＳＴＯ膜の場合には、規格範囲外であり、設計ルール４０ｎｍ世代のＤＲＡＭのメモリセル用のキャパシタとして用いることができないことが分かる。 In the capacitor using the STO film of this example, good characteristics that both the capacitance and the leakage current are within the allowable range are obtained in any of the structures of FIGS. On the other hand, it can be seen that the conventional STO film having a single layer structure is out of the standard range and cannot be used as a capacitor for a memory cell of a DRAM having a design rule of 40 nm generation.
（第２実施例）
本実施例を半導体デバイスに適用した具体例として、ＤＲＡＭ素子のメモリセルを構成するキャパシタ素子の容量絶縁膜に用いた場合について説明する。図１２は、本発明を適用した半導体装置であるＤＲＡＭ素子について、メモリセル部の平面レイアウトを示す概念図である。図１２の右手側は、後述する、ワード配線Ｗとなるゲート電極１０５とサイドウォール１０５ｂとを切断する面を基準とした透過断面図として示している。また、簡略化のために、キャパシタ素子の記載は図５においては省略し、断面図（図１３）にのみ記載した。
(Second embodiment)
As a specific example in which the present embodiment is applied to a semiconductor device, a case where it is used for a capacitor insulating film of a capacitor element constituting a memory cell of a DRAM element will be described. FIG. 12 is a conceptual diagram showing a planar layout of a memory cell portion for a DRAM element which is a semiconductor device to which the present invention is applied. The right-hand side of FIG. 12 is shown as a transmission cross-sectional view based on a plane that cuts a gate electrode 105 and the side wall 105b, which will be described later, as the word line W. For simplification, the description of the capacitor element is omitted in FIG. 5 and is shown only in the cross-sectional view (FIG. 13).
図１３は、メモリセル部（図１２）のＡ−Ａ’線に対応する断面模式図である。尚、これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。メモリセル部は、図１３に示すように、メモリセル用のＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ１に複数のコンタクトプラグを介して接続されたキャパシタ素子Ｃａｐとから概略構成されている。 FIG. 13 is a schematic cross-sectional view corresponding to the line A-A ′ of the memory cell portion (FIG. 12). These drawings are for explaining the structure of the semiconductor device, and the size, dimensions, etc. of the respective parts shown in the drawings are different from the dimensional relationships of the actual semiconductor device. As shown in FIG. 13, the memory cell portion is roughly configured by a memory cell MOS transistor Tr1 and a capacitor element Cap connected to the MOS transistor Tr1 via a plurality of contact plugs.
図１２、図１３において、半導体基板１０１は、所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１０１には、素子分離領域１０３が形成されている。素子分離領域１０３は、半導体基板１０１の表面にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法によりシリコン酸化膜（ＳｉＯ2）等の絶縁膜を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。本実施形態では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。 12 and 13, the semiconductor substrate 101 is formed of silicon (Si) containing a P-type impurity having a predetermined concentration. An element isolation region 103 is formed on the semiconductor substrate 101. The element isolation region 103 is formed in a portion other than the active region K by embedding an insulating film such as a silicon oxide film (SiO 2 ) by a STI (Shallow Trench Isolation) method on the surface of the semiconductor substrate 101, and is adjacent to the active region K. The area K is insulated and separated. In this embodiment, an example in which the present invention is applied to a cell structure in which 2-bit memory cells are arranged in one active region K is shown.
本実施例では、図１２に示す平面構造のように、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されており、一般に６Ｆ２型メモリセルと呼ばれるレイアウトに沿って配列されている。各活性領域Ｋの両端部と中央部には個々に不純物拡散層が形成され、ＭＯＳトランジスタＴｒ１のソース・ドレイン領域として機能する。ソース・ドレイン領域（不純物拡散層）の真上に配置されるように基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置が規定されている。 In this embodiment, a plurality of elongated strip-like active regions K are arranged in a diagonally downward right direction with a predetermined interval as in the planar structure shown in FIG. Arranged along the layout called. Impurity diffusion layers are individually formed at both ends and the center of each active region K and function as source / drain regions of the MOS transistor Tr1. The positions of the substrate contact portions 205a, 205b, and 205c are defined so as to be disposed immediately above the source / drain regions (impurity diffusion layers).
図１２の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線１０６が延設され、このビット配線１０６が縦（Ｙ）方向に所定の間隔で複数配置されている。また、図１２の縦（Ｙ）方向に延在する直線形状のワード配線Ｗが配置されている。個々のワード配線Ｗは図１２の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線Ｗは各活性領域Ｋと交差する部分において、図１３に示されるゲート電極１０５を含むように構成されている。本実施例では、ＭＯＳトランジスタＴｒ１は、溝型のゲート電極を備えている。 In the horizontal (X) direction of FIG. 12, bit lines 106 are extended in a polygonal line shape (curved shape), and a plurality of bit lines 106 are arranged at predetermined intervals in the vertical (Y) direction. In addition, linear word lines W extending in the vertical (Y) direction of FIG. 12 are arranged. A plurality of individual word lines W are arranged at predetermined intervals in the horizontal (X) direction of FIG. 12, and the word lines W are configured to include the gate electrodes 105 shown in FIG. Has been. In this embodiment, the MOS transistor Tr1 includes a groove-type gate electrode.
図１３の断面構造に示すように、半導体基板１０１において素子分離領域１０３に区画された活性領域Ｋにソース・ドレイン領域として機能する不純物拡散層１０８が離間して形成され、個々の不純物拡散層１０８の間に、溝型のゲート電極１０５が形成されている。 As shown in the cross-sectional structure of FIG. 13, an impurity diffusion layer 108 functioning as a source / drain region is formed in the active region K partitioned by the element isolation region 103 in the semiconductor substrate 101 so as to be separated from each other. Between these, a trench-type gate electrode 105 is formed.
ゲート電極１０５は、多結晶シリコン膜と金属膜との多層膜により半導体基板１０１の上部に突出するように形成されており、多結晶シリコン膜はＣＶＤ法での成膜時にリン等の不純物を含有させて形成することができる。ゲート電極用の金属膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。 The gate electrode 105 is formed so as to protrude above the semiconductor substrate 101 by a multilayer film of a polycrystalline silicon film and a metal film, and the polycrystalline silicon film contains impurities such as phosphorus at the time of film formation by the CVD method. Can be formed. As the metal film for the gate electrode, a refractory metal such as tungsten (W), tungsten nitride (WN), tungsten silicide (WSi), or the like can be used.
また、ゲート電極１０５と半導体基板１０１との間にはゲート絶縁膜１０５ａが形成されている。また、ゲート電極１０５の側壁には窒化シリコン（Ｓｉ3Ｎ4）などの絶縁膜によるサイドウォール１０５ｂが形成されている。ゲート電極１０５上にも窒化シリコンなどの絶縁膜１０５ｃが形成されており、ゲート電極１０５の上面を保護している。 A gate insulating film 105 a is formed between the gate electrode 105 and the semiconductor substrate 101. Further, a sidewall 105 b made of an insulating film such as silicon nitride (Si 3 N 4 ) is formed on the sidewall of the gate electrode 105. An insulating film 105 c such as silicon nitride is also formed on the gate electrode 105 to protect the upper surface of the gate electrode 105.
不純物拡散層１０８は、半導体基板１０１にＮ型不純物として、例えばリンを導入することで形成されている。不純物拡散層１０８と接触するように基板コンタクトプラグ１０９が形成されている。この基板コンタクトプラグ１０９は、図１２に示した基板コンタクト部２０５ｃ、２０５ａ、２０５ｂの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ１０９の横（Ｘ）方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール１０５ｂによって規定される、セルフアライン構造となっている。 The impurity diffusion layer 108 is formed by introducing, for example, phosphorus as an N-type impurity into the semiconductor substrate 101. A substrate contact plug 109 is formed so as to be in contact with the impurity diffusion layer 108. The substrate contact plugs 109 are respectively disposed at the positions of the substrate contact portions 205c, 205a, and 205b shown in FIG. 12, and are formed of, for example, polycrystalline silicon containing phosphorus. The width of the substrate contact plug 109 in the lateral (X) direction has a self-aligned structure defined by the sidewall 105b provided in the adjacent gate wiring W.
図１３に示すように、ゲート電極上の絶縁膜１０５ｃ及び基板コンタクトプラグ１０９を覆うように第１の層間絶縁膜１０４が形成され、第１の層間絶縁膜１０４を貫通するようにビット線コンタクトプラグ１０４Ａが形成されている。ビット線コンタクトプラグ１０４Ａは、基板コンタク部２０５ａの位置に配置され、基板コンタクトプラグ１０９と導通している。ビット線コンタクトプラグ１０４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。ビット線コンタクトプラグ１０４Ａに接続するようにビット配線１０６が形成されている。ビット配線１０６は窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で構成されている。 As shown in FIG. 13, a first interlayer insulating film 104 is formed so as to cover the insulating film 105 c on the gate electrode and the substrate contact plug 109, and the bit line contact plug penetrates the first interlayer insulating film 104. 104A is formed. The bit line contact plug 104A is disposed at the position of the substrate contact portion 205a and is electrically connected to the substrate contact plug 109. The bit line contact plug 104A is formed by stacking tungsten (W) or the like on a barrier film (TiN / Ti) made of a stacked film of titanium (Ti) and titanium nitride (TiN). Bit wiring 106 is formed so as to be connected to bit line contact plug 104A. The bit wiring 106 is composed of a laminated film made of tungsten nitride (WN) and tungsten (W).
ビット配線１０６を覆うように、第２の層間絶縁膜１０７が形成されている。第１の層間絶縁膜１０４及び第２の層間絶縁膜１０７を貫通して、基板コンタクトプラグ１０９に接続するように容量コンタクトプラグ１０７Ａが形成されている。容量コンタクトプラグ１０７Ａは、基板コンタクト部２０５ｂ、２０５ｃの位置に配置される。 A second interlayer insulating film 107 is formed so as to cover the bit wiring 106. A capacitor contact plug 107A is formed so as to penetrate the first interlayer insulating film 104 and the second interlayer insulating film 107 and connect to the substrate contact plug 109. The capacitor contact plug 107A is disposed at the position of the substrate contact portions 205b and 205c.
第２の層間絶縁膜１０７上には、窒化シリコンを用いた第３の層間絶縁膜１１１およびシリコン酸化膜を用いた第４の層間絶縁膜１１２が形成されている。第３の層間絶縁膜１１１および第４の層間絶縁膜１１２を貫通して、容量コンタクトプラグ１０７Ａと接続するようにキャパシタ素子Ｃａｐが形成されている。 On the second interlayer insulating film 107, a third interlayer insulating film 111 using silicon nitride and a fourth interlayer insulating film 112 using a silicon oxide film are formed. Capacitor element Cap is formed so as to penetrate through third interlayer insulating film 111 and fourth interlayer insulating film 112 and to be connected to capacitive contact plug 107A.
キャパシタ素子Ｃａｐは下部電極１１３と上部電極１１５の間に、第１実施例で詳細に説明した方法を用いて容量絶縁膜１１４を形成する。すなわち、ルテニウム膜を用いて下部電極を１１３と上部電極１１５を形成し、ＳＴＯ膜を容量絶縁膜１１４として挟んだ構造となっている。下部電極１１３が容量コンタクトプラグ１０７Ａと導通している。 In the capacitor element Cap, a capacitive insulating film 114 is formed between the lower electrode 113 and the upper electrode 115 by using the method described in detail in the first embodiment. In other words, the lower electrode 113 and the upper electrode 115 are formed using a ruthenium film, and the STO film is sandwiched between the capacitor insulating films 114. The lower electrode 113 is electrically connected to the capacitor contact plug 107A.
第４の層間絶縁膜１１２上には、酸化シリコン等で形成した第５の層間絶縁膜１２０、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の配線層１２１、表面保護膜１２２が形成されている。キャパシタ素子の上部電極１１５には、所定の電位が与えられており、キャパシタ素子に保持された電荷の有無を判定することによって、情報の記憶動作を行うＤＲＡＭ素子として機能する。 On the fourth interlayer insulating film 112, a fifth interlayer insulating film 120 formed of silicon oxide or the like, an upper wiring layer 121 formed of aluminum (Al), copper (Cu), or the like, and a surface protective film 122 are formed. Has been. A predetermined potential is applied to the upper electrode 115 of the capacitor element, and functions as a DRAM element that performs an information storage operation by determining the presence or absence of electric charge held in the capacitor element.
次に、キャパシタ素子Ｃａｐの具体的な形成方法について説明する。図１４〜１６に、第３の層間絶縁膜１１１から上の部分のみを断面図として記載した。まず、図１４に示したように、第３の層間絶縁膜１１１および第４の層間絶縁膜１１２を、所定の膜厚で堆積した後に、フォトリソグラフィ技術を用いて、キャパシタ素子を形成するための開孔１１２Ａを形成する。ドライエッチング技術またはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用いて、下部電極１１３を開孔１１２Ａの内壁部分にのみ残すように形成する。下部電極の材料としては、ルテニウムを用いたが、他の金属膜でもよい。 Next, a specific method for forming the capacitor element Cap will be described. 14-16, only the upper part from the 3rd interlayer insulation film 111 was described as sectional drawing. First, as shown in FIG. 14, after the third interlayer insulating film 111 and the fourth interlayer insulating film 112 are deposited with a predetermined film thickness, a capacitor element is formed using a photolithography technique. An opening 112A is formed. Using a dry etching technique or a CMP (Chemical Mechanical Polishing) technique, the lower electrode 113 is formed so as to remain only on the inner wall portion of the opening 112A. Ruthenium was used as the material for the lower electrode, but other metal films may be used.
次に、図１５に示したようにＡＬＤ法を用いて、組成比（Ｓｒ／Ｔｉ）の異なる領域を少なくとも２つ以上有するＳＴＯ膜を堆積して容量絶縁膜１１４を形成する。ＳＴＯ膜の膜厚は７〜１０ｎｍ程度となるようにする。例えば、ＳＴＯ膜の膜厚が７ｎｍの場合は、第１領域が３ｎｍ、第２領域が４ｎｍになるようにするのが好ましい。 Next, as shown in FIG. 15, an ALD method is used to deposit an STO film having at least two regions having different composition ratios (Sr / Ti) to form a capacitor insulating film 114. The thickness of the STO film is set to about 7 to 10 nm. For example, when the thickness of the STO film is 7 nm, the first region is preferably 3 nm and the second region is 4 nm.
次に、図１６に示したように、容量絶縁膜１１４の表面を覆い、開孔（１１２Ａ）内を充填するように、下部電極と同じ金属膜を堆積して、上部電極１１５を形成する。上部電極１１５の材料は下部電極１１３と異なっていてもよい。また、下部および上部電極は複数の金属の積層膜で形成してもよい。これにより、キャパシタ素子Ｃａｐが完成する。 Next, as shown in FIG. 16, the same metal film as the lower electrode is deposited so as to cover the surface of the capacitor insulating film 114 and fill the opening (112A), thereby forming the upper electrode 115. The material of the upper electrode 115 may be different from that of the lower electrode 113. Further, the lower and upper electrodes may be formed of a laminated film of a plurality of metals. Thereby, the capacitor element Cap is completed.
本実施例を適用することにより、リーク電流値が少なく、静電容量値の大きいキャパシタ素子を形成することが可能となる。本実施例を用いてＤＲＡＭ素子を形成することにより、高集積化（微細化）した場合でも、データの保持特性に優れた高性能の素子を容易に形成できる。 By applying this embodiment, a capacitor element having a small leakage current value and a large capacitance value can be formed. By forming a DRAM device using this embodiment, a high-performance device having excellent data retention characteristics can be easily formed even when the integration is increased (miniaturization).
１ 下部電極
３ ＳＴＯ膜
３ａ 第１領域
３ｂ 第２領域
１０１ 半導体基板
１０３ 素子分離領域
１０４ 第１の層間絶縁膜
１０４Ａ ビット線コンタクトプラグ
１０５ ゲート電極
１０５ａ ゲート絶縁膜
１０５ｂ サイドウォール
１０５ｃ 絶縁膜
１０６ ビット配線
１０７ 第２の層間絶縁膜
１０７Ａ 容量コンタクトプラグ
１０８ 不純物拡散層
１０９ 基板コンタクトプラグ
１１１ 第３の層間絶縁膜
１１２ 第４の層間絶縁膜
１１２Ａ 開孔
１１３ 下部電極
１１４ 容量絶縁膜
１１５ 上部電極
１２０ 第５の層間絶縁膜
１２１ 配線層
１２２ 表面保護膜
２０５ａ、２０５ｂ、２０５ｃ 基板コンタクト部
Ｃａｐ キャパシタ素子
Ｋ 活性領域
Ｔｒ１ ＭＯＳトランジスタ
Ｗ ワード配線
DESCRIPTION OF SYMBOLS 1 Lower electrode 3 STO film | membrane 3a 1st area | region 3b 2nd area | region 101 Semiconductor substrate 103 Element isolation area 104 1st interlayer insulation film 104A Bit line contact plug 105 Gate electrode 105a Gate insulation film 105b Side wall 105c Insulation film 106 Bit wiring 107 Second interlayer insulating film 107A Capacitor contact plug 108 Impurity diffusion layer 109 Substrate contact plug 111 Third interlayer insulating film 112 Fourth interlayer insulating film 112A Open hole 113 Lower electrode 114 Capacitor insulating film 115 Upper electrode 120 Fifth interlayer Insulating film 121 Wiring layer 122 Surface protective film 205a, 205b, 205c Substrate contact part Cap Capacitor element K Active region Tr1 MOS transistor W Word wiring
Claims (17)
Ｓｒ／Ｔｉの原子組成比が１．２以上１．６以下の範囲であるチタン酸ストロンチウムからなる第1領域と、Ｓｒ／Ｔｉの原子組成比が０．８以上１．２未満の範囲であるチタン酸ストロンチウムからなる第２領域と、を有する容量絶縁膜と、
上部電極と、
をこの順に有するキャパシタ。 A lower electrode;
A first region made of strontium titanate having an Sr / Ti atomic composition ratio in the range of 1.2 to 1.6, and an Sr / Ti atomic composition ratio in the range of 0.8 to less than 1.2. A capacitive insulating film having a second region made of strontium titanate;
An upper electrode;
Capacitors in this order.
前記第1領域と前記第２領域は交互に積層されている、請求項１に記載のキャパシタ。 The capacitive insulating film has a plurality of the first regions and a plurality of the second regions,
The capacitor according to claim 1, wherein the first region and the second region are alternately stacked.
前記ＭＯＳトランジスタの第1不純物拡散層に電気的に接続された、請求項１〜５の何れか1項に記載の前記キャパシタと、
前記ＭＯＳトランジスタの第２不純物拡散層に電気的に接続されたビット線と、
を有し、
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を構成する、半導体装置。 A MOS transistor;
The capacitor according to claim 1, wherein the capacitor is electrically connected to a first impurity diffusion layer of the MOS transistor;
A bit line electrically connected to the second impurity diffusion layer of the MOS transistor;
Have
A semiconductor device constituting a DRAM (Dynamic Random Access Memory).
１回以上の下記工程（１）と、１回以上の下記工程（２）とを有する、第１領域及び第２領域を形成する工程と、
（１）ＡＬＤ法により、チタン酸ストロンチウムからなる第1領域を形成する工程、
（２）ＡＬＤ法により、チタン酸ストロンチウムからなると共に前記第1領域よりもＳｒ／Ｔｉの原子組成比が小さい第２領域を形成する工程、
前記第1と第２の領域に対してアニール処理を行うことにより、第1と第２の領域を有する容量絶縁膜を形成する工程と、
上部電極を形成する工程と、
を有し、
前記アニール処理後において、前記第1領域のＳｒ／Ｔｉの原子組成比が１．２以上１．６以下の範囲となり、前記第２領域のＳｒ／Ｔｉの原子組成比が０．８以上１．２未満の範囲となるように、前記工程（１）の第1領域の形成、前記工程（２）の第２領域の形成、及び前記アニール処理を行う、キャパシタの製造方法。 Forming a lower electrode;
The step of forming the first region and the second region, comprising the following step (1) one or more times and the following step (2) one or more times;
(1) forming a first region made of strontium titanate by an ALD method;
(2) forming a second region made of strontium titanate and having a smaller atomic composition ratio of Sr / Ti than the first region by ALD;
Forming a capacitive insulating film having first and second regions by annealing the first and second regions;
Forming an upper electrode;
Have
After the annealing, the Sr / Ti atomic composition ratio in the first region is in the range of 1.2 to 1.6, and the Sr / Ti atomic composition ratio in the second region is 0.8 to 1. A method for manufacturing a capacitor, wherein the formation of the first region in the step (1), the formation of the second region in the step (2), and the annealing treatment are performed so that the range is less than 2.
下記工程（ａ１）〜（ａ４）からなる第1のサイクルを行う工程と、
（ａ１）Ｓｒ原料ガスを供給することにより、Ｓｒ原料を堆積させる工程、
（ａ２）前記Ｓｒ原料ガスをパージする工程、
（ａ３）第１の酸化ガスを供給することにより、前記Ｓｒ原料を酸化する工程、
（ａ４）前記第１の酸化ガスをパージする工程、
下記工程（ｂ１）〜（ｂ４）からなる第２のサイクルを行う工程と、
（ｂ１）Ｔｉ原料ガスを供給することにより、Ｔｉ原料を堆積させる工程、
（ｂ２）前記Ｔｉ原料ガスをパージする工程、
（ｂ３）第２の酸化ガスを供給することにより、前記Ｔｉ原料を酸化する工程、
（ｂ４）前記第２の酸化ガスをパージする工程、
を有し、
前記第２のサイクルのサイクル数に対する前記第１のサイクルのサイクル数の比が０．５５〜０．７５である、請求項７に記載のキャパシタの製造方法。 The step of forming the first region in the step (1) includes:
Performing a first cycle comprising the following steps (a1) to (a4);
(A1) a step of depositing Sr source material by supplying Sr source gas;
(A2) purging the Sr source gas,
(A3) a step of oxidizing the Sr raw material by supplying a first oxidizing gas;
(A4) purging the first oxidizing gas;
Performing a second cycle comprising the following steps (b1) to (b4);
(B1) a step of depositing a Ti raw material by supplying a Ti raw material gas;
(B2) a step of purging the Ti source gas,
(B3) a step of oxidizing the Ti raw material by supplying a second oxidizing gas;
(B4) purging the second oxidizing gas;
Have
The method of manufacturing a capacitor according to claim 7, wherein a ratio of a cycle number of the first cycle to a cycle number of the second cycle is 0.55 to 0.75.
下記工程（ｃ１）〜（ｃ４）からなる第３のサイクルを行う工程と、
（ｃ１）Ｓｒ原料ガスを供給することにより、Ｓｒ原料を堆積させる工程、
（ｃ２）前記Ｓｒ原料ガスをパージする工程、
（ｃ３）第３の酸化ガスを供給することにより、前記Ｓｒ原料を酸化する工程、
（ｃ４）前記第３の酸化ガスをパージする工程、
下記工程（ｄ１）〜（ｄ４）からなる第４のサイクルを行う工程と、
（ｄ１）Ｔｉ原料ガスを供給することにより、Ｔｉ原料を堆積させる工程、
（ｄ２）前記Ｔｉ原料ガスをパージする工程、
（ｄ３）第４の酸化ガスを供給することにより、前記Ｔｉ原料を酸化する工程、
（ｄ４）前記第４の酸化ガスをパージする工程、
を有し、
前記第４のサイクルのサイクル数に対する前記第３のサイクルのサイクル数の比が０．４０〜０．５５である、請求項７又は８に記載のキャパシタの製造方法。 The step of forming the second region in the step (2) includes:
Performing a third cycle comprising the following steps (c1) to (c4);
(C1) a step of depositing the Sr source material by supplying the Sr source gas;
(C2) purging the Sr source gas,
(C3) a step of oxidizing the Sr raw material by supplying a third oxidizing gas;
(C4) purging the third oxidizing gas;
Performing a fourth cycle comprising the following steps (d1) to (d4);
(D1) a step of depositing a Ti material by supplying a Ti material gas;
(D2) a step of purging the Ti source gas,
(D3) a step of oxidizing the Ti raw material by supplying a fourth oxidizing gas;
(D4) purging the fourth oxidizing gas;
Have
The method for manufacturing a capacitor according to claim 7 or 8, wherein a ratio of a cycle number of the third cycle to a cycle number of the fourth cycle is 0.40 to 0.55.
前記工程（１）をこの順に有する、請求項７〜９の何れか１項に記載のキャパシタの製造方法。 The step of forming the first region and the second region includes the step (1), the step (2),
The method for manufacturing a capacitor according to claim 7, comprising the steps (1) in this order.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010272525A JP2012124254A (en) | 2010-12-07 | 2010-12-07 | Capacitor, method of manufacturing the same and semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023042386A1 (en) * | 2021-09-17 | 2023-03-23 | 株式会社Kokusai Electric | Semiconductor device manufacturing method, substrate processing apparatus, program, and coating method |
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2010
- 2010-12-07 JP JP2010272525A patent/JP2012124254A/en active Pending
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