JP2014035617A5 - - Google Patents
Download PDFInfo
- Publication number
- JP2014035617A5 JP2014035617A5 JP2012175841A JP2012175841A JP2014035617A5 JP 2014035617 A5 JP2014035617 A5 JP 2014035617A5 JP 2012175841 A JP2012175841 A JP 2012175841A JP 2012175841 A JP2012175841 A JP 2012175841A JP 2014035617 A5 JP2014035617 A5 JP 2014035617A5
- Authority
- JP
- Japan
- Prior art keywords
- unit
- core
- write
- side input
- synchronized
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000001360 synchronised Effects 0.000 description 3
Description
<コア側入力部100>
コア側入出力部100は、読み出しI/F回路6Rの動作クロックが読み出しアービタ3Rのそれと同期している一方、モジュールコア5の動作クロックとは非同期であるとの例に応じて、設けられている。このため、読み出しI/F回路6Rの動作クロックがモジュールコア5のそれと同期している場合には、コア側入出力部100は省略可能である。図5の例によれば、コア側入出力部100は、入力用の非同期FIFO(First In First Out)部101と、出力用の非同期FIFO部102とを含んでいる。
コア側入出力部100は、読み出しI/F回路6Rの動作クロックが読み出しアービタ3Rのそれと同期している一方、モジュールコア5の動作クロックとは非同期であるとの例に応じて、設けられている。このため、読み出しI/F回路6Rの動作クロックがモジュールコア5のそれと同期している場合には、コア側入出力部100は省略可能である。図5の例によれば、コア側入出力部100は、入力用の非同期FIFO(First In First Out)部101と、出力用の非同期FIFO部102とを含んでいる。
書き込み管理部230は、書き込み対象データおよび書き込み先領域を、書き込みラインFIFO部ごとに決定し、その決定は所定の書き込み条件に従って行われる。書き込み条件については後述する。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012175841A JP6117494B2 (ja) | 2012-08-08 | 2012-08-08 | 画像処理インターフェース回路 |
US13/854,340 US9552619B2 (en) | 2012-08-08 | 2013-04-01 | Image processing apparatus and image processing interface circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012175841A JP6117494B2 (ja) | 2012-08-08 | 2012-08-08 | 画像処理インターフェース回路 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2014035617A JP2014035617A (ja) | 2014-02-24 |
JP2014035617A5 true JP2014035617A5 (ja) | 2015-09-10 |
JP6117494B2 JP6117494B2 (ja) | 2017-04-19 |
Family
ID=50284592
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012175841A Active JP6117494B2 (ja) | 2012-08-08 | 2012-08-08 | 画像処理インターフェース回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6117494B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6884530B2 (ja) * | 2016-08-31 | 2021-06-09 | 株式会社メガチップス | 画像処理装置及び第1調整回路 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06266612A (ja) * | 1993-03-17 | 1994-09-22 | Toshiba Corp | Dmaコントローラ |
JPH10326342A (ja) * | 1997-05-27 | 1998-12-08 | Canon Inc | メモリ制御回路 |
JP4384124B2 (ja) * | 2002-12-26 | 2009-12-16 | キヤノン株式会社 | 画像処理装置及び画像処理方法 |
KR101034493B1 (ko) * | 2004-01-09 | 2011-05-17 | 삼성전자주식회사 | 화상 변환 장치, 화상 변환을 위한 직접 메모리 액세스장치 및 화상 변환을 지원하는 카메라 인터페이스 |
JP4956282B2 (ja) * | 2007-05-30 | 2012-06-20 | 株式会社リコー | 画像処理装置 |
JP2012146032A (ja) * | 2011-01-07 | 2012-08-02 | Konica Minolta Business Technologies Inc | 画像メモリ制御装置および画像処理装置 |
-
2012
- 2012-08-08 JP JP2012175841A patent/JP6117494B2/ja active Active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2012038829A3 (en) | Low latency first-in-first-out (fifo) buffer | |
WO2010051621A8 (en) | Bridge device having a virtual page buffer | |
JP2014519789A5 (ja) | ||
CN104657366B (zh) | 海量日志写入数据库的方法、装置和日志容灾系统 | |
GB2492205A (en) | Querying performance data on a parallel computer system having compute nodes | |
JP2013097792A5 (ja) | ||
US10025732B2 (en) | Preserving deterministic early valid across a clock domain crossing | |
JP2014191020A5 (ja) | ||
WO2012050904A3 (en) | Host based write ordering for asynchronous replication | |
JP2013534680A5 (ja) | ||
JP5544446B2 (ja) | クロックゲーティングのためにフリットを利用する技法 | |
GB2517361A (en) | Queuing data for multiple readers and writers | |
WO2015176475A1 (zh) | Fifo数据缓存器及其进行时延控制的方法、计算机存储介质 | |
GB201300008D0 (en) | Continuous read burst support at high clock rates | |
WO2014105481A3 (en) | System and method for selectively routing cached objects | |
WO2015086442A3 (de) | Verfahren zum übertragen eines minimalen und/oder eines maximalen wertes eines batteriesystemparameters und batteriesystem zur ausführung eines solchen verfahrens | |
WO2014169883A3 (zh) | 虚拟输出队列授权管理方法、装置及计算机存储介质 | |
EP2523099A3 (en) | Selective routing of local memory accesses and device thereof | |
GB2493654A (en) | Storing data in any of a plurality of buffers in a memory controller | |
JP2017021749A5 (ja) | ||
GB201305241D0 (en) | Distributed reorder buffers | |
EA201590756A1 (ru) | Система сетевого принтера | |
JP2014035617A5 (ja) | ||
JP2015522188A5 (ja) | ||
GB201309677D0 (en) | A method providing adhoc network state to support distributed scheduling |