JP2014033290A

JP2014033290A - Semiconductor device

Info

Publication number: JP2014033290A
Application number: JP2012171619A
Authority: JP
Inventors: Hiroshi Tobisaka; 浩志鳶坂; Minoru Nishio; 実西尾; Morio Iwamizu; 守生岩水; Hideki Iwata; 英樹岩田
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2012-08-02
Filing date: 2012-08-02
Publication date: 2014-02-20
Anticipated expiration: 2032-08-02
Also published as: JP5958156B2

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device that reduces a loss by suppressing a parasitic action and continuously maintains a voltage of an ST terminal at a normal voltage during a normal operation of a control circuit.SOLUTION: A gate charge blocking diode 12, which is a part of a gate circuit 11, is inserted in a gate wire 18 connecting an IN terminal and a gate 2a of an output stage nMOSFET 1, so that a turn-off time of an output stage nMOSFET 1a becomes longer than a turn-on time of an output stage nMOSFET 1c complementary thereto. This can suppress a parasitic action to reduce a loss, and can maintain a voltage of the ST terminal at a normal voltage during a normal operation.

Description

この発明は、相互インダクタンス負荷（鉄心入り複数コイルなど）に流れる負荷電流を制御する半導体装置に関する。 The present invention relates to a semiconductor device that controls a load current flowing in a mutual inductance load (such as a plurality of coils with an iron core).

図６は、ステッピングモータの要部構成図であり、同図（ａ）は全体図、同図（ｂ）はロータ９７とコイル９０の配置図である。ステッピングモータはロータ９７とロータ９７を回す４つのコイル９０（９１〜９４）を備える。制御回路５０１ａ〜５０１ｄは前記のコイル９１〜９４に流れる各電流を制御するｎＭＯＳＦＥＴ（制御回路５０１ａ〜５０１ｄの出力段ｎＭＯＳＦＥＴ５１ａ〜５１ｄ）と、図示しない各種検出回路（過熱検出回路、過電流検出回路など）および保護回路を備える。この他に、電源としてのバッテリーＢが必要になる。前記のコイル９１〜９４はロータ９７の周りに４つ配置され、対向する２つのコイル９１，９３（または９２，９４）は同一の例えば鉄心９５，９６にそれぞれ巻かれて相互インダクタンスを有する。そのため、この鉄心入りコイル９１，９３または鉄心入りコイル９２，９４を相互インダクタンス負荷と称する。同一の鉄心９５に巻かれた２つのコイル（１対のコイル９１，９３）にそれぞれ接続する１対の出力段ｎＭＯＳＦＥＴ５１ａ,５１ｃは互いにコンプリメンタリー動作（相補動作：一方がオンするとき、他方はオフするという動作のこと）する。また、同一の鉄心９６に巻かれた２つのコイル（１対のコイル９２，９４）にそれぞれ接続する１対の出力段ｎＭＯＳＦＥＴ５１ｂ,５１ｄも互いにコンプリメンタリー動作する。このコイル９１〜９４をロータ９７の周りに４つ配置してロータ９７に回転力を与える。前記の１つのコイル９０と１つの制御回路５０１の出力段ｎＭＯＳＦＥＴ５１で１つのアームを構成する。尚、符号９０はコイル９１〜９４付けた総称の符号であり、５１は出力段ｎＭＯＳＦＥＴ５１ａ〜５１ｄに付けた総称の符号である。また、同様に５０１は制御回路５０１ａ〜５０１ｄに付けた総称の符号である。 6A and 6B are configuration diagrams of a main part of the stepping motor. FIG. 6A is an overall view, and FIG. The stepping motor includes a rotor 97 and four coils 90 (91 to 94) that rotate the rotor 97. The control circuits 501a to 501d include nMOSFETs (output stages nMOSFETs 51a to 51d of the control circuits 501a to 501d) for controlling the currents flowing through the coils 91 to 94, and various detection circuits (overheat detection circuit, overcurrent detection circuit, etc.) not shown. ) And a protection circuit. In addition, a battery B as a power source is required. Four coils 91 to 94 are arranged around the rotor 97, and two opposing coils 91 and 93 (or 92 and 94) are wound around the same iron cores 95 and 96, for example, and have mutual inductance. For this reason, the iron-core coils 91 and 93 or the iron-core coils 92 and 94 are referred to as mutual inductance loads. A pair of output stage nMOSFETs 51a and 51c connected to two coils (a pair of coils 91 and 93) wound around the same iron core 95 are complementary to each other (complementary operation: when one is on, the other is off. To do that). Also, the pair of output stage nMOSFETs 51b and 51d connected to the two coils (the pair of coils 92 and 94) wound around the same iron core 96 also perform complementary operations. Four coils 91 to 94 are arranged around the rotor 97 to apply a rotational force to the rotor 97. The one coil 90 and the output stage nMOSFET 51 of one control circuit 501 constitute one arm. Reference numeral 90 is a generic symbol attached to the coils 91 to 94, and 51 is a generic symbol assigned to the output stage nMOSFETs 51a to 51d. Similarly, reference numeral 501 denotes a generic code attached to the control circuits 501a to 501d.

このステッピングモータは４つのアームで制御される。第１アーム〜第４アームには相互インダクタンス負荷であるコイル９１〜９４をそれぞれ通る負荷電流が流れる。各アームにはそれぞれ１つの制御回路５０１が設けられている。これらのアームを備えたステッピングモータは、例えば、自動車の排ガス再循環などに用いられる。そのため、以下、アームのことをＥＧＲと称す。ＥＧＲとはＥｘａｕｓｔＧａｓＲｅｃｉｒｕｌａｔｉｏｎ（排ガス再循環）の略である。また、前記の第１アーム〜第４アームは、ここではＥＧＲ１〜ＥＧＲ４と称し、それぞれはコイル９１〜９４と出力段ｎＭＯＳＦＥＴ５１ａ〜５１ｄで構成される。 This stepping motor is controlled by four arms. Load currents flowing through the coils 91 to 94, which are mutual inductance loads, flow through the first to fourth arms. Each arm is provided with one control circuit 501. Stepping motors equipped with these arms are used, for example, for exhaust gas recirculation of automobiles. Therefore, hereinafter, the arm is referred to as EGR. EGR is an abbreviation for Exhaust Gas Recirculation. The first to fourth arms are referred to herein as EGR1 to EGR4, and each of the first to fourth arms includes coils 91 to 94 and output stage nMOSFETs 51a to 51d.

制御回路５０１は入力端子であるＩＮ端子（ＩＮ）、出力端子であるＯＵＴ端子（ＯＵＴ）、ステータス端子(状態出力端子)であるＳＴ端子（ＳＴ）、グランド端子であるＧＮＤ端子（ＧＮＤ）の４つの端子を有している。 The control circuit 501 includes an IN terminal (IN) as an input terminal, an OUT terminal (OUT) as an output terminal, an ST terminal (ST) as a status terminal (state output terminal), and a GND terminal (GND) as a ground terminal. Has two terminals.

図７は、図６で示す制御回路５０１の詳細回路図である。制御回路５０１は、ＯＵＴ端子の電圧を分圧する分圧抵抗６４，６５、寄生ダイオード部５３とｎＭＯＳＦＥＴ部５２で構成される出力段ｎＭＯＳＦＥＴ５１、出力段ｎＭＯＳＦＥＴ５１のドレイン５２ｂとゲート５２ａの間に接続するダイナミッククランプツェナーダイオード５４を備える。このダイナミッククランプツェナーダイオード５４は、互いに逆直列接続するツェナーダイオード５４ａ，５４ｂで構成される。 FIG. 7 is a detailed circuit diagram of the control circuit 501 shown in FIG. The control circuit 501 is a dynamic circuit connected between the voltage dividing resistors 64 and 65 for dividing the voltage at the OUT terminal, the output stage nMOSFET 51 including the parasitic diode section 53 and the nMOSFET section 52, and the drain 52b and the gate 52a of the output stage nMOSFET 51. A clamp Zener diode 54 is provided. The dynamic clamp Zener diode 54 is composed of Zener diodes 54a and 54b connected in reverse series with each other.

また、出力段ｎＭＯＳＦＥＴ５１のゲート５２ａに接続し保護動作時ゲート電荷引き抜き回路５５（図８）を構成するｎＭＯＳＦＥＴ５５ａと、ｎＭＯＳＦＥＴ５５ａのドレイン（符号なし）に接続しゲート回路６１を構成する抵抗６３およびスピードアップダイオード６２（これらは並列接続される）と、抵抗６３に接続し定電流源５６ａからなる通常動作時ゲート電荷引き抜き回路５６を備える。 Further, the nMOSFET 55a connected to the gate 52a of the output stage nMOSFET 51 and constituting the gate charge extraction circuit 55 (FIG. 8) at the time of protection operation, the resistor 63 constituting the gate circuit 61 connected to the drain (not shown) of the nMOSFET 55a and the speed-up. A normal operation gate charge extraction circuit 56 including a diode 62 (these are connected in parallel) and a constant current source 56 a connected to the resistor 63 is provided.

また、定電流源５６ａと抵抗６３の接続点６３ａに接続し、過熱検出回路５９、過電流検出回路６０のそれぞれに接続するロジック回路５７を備える。ＳＴ端子に接続するツェナーダイオード６６ｂおよび寄生ダイオードを内蔵するｎＭＯＳＦＥＴ５８ａ、５８ｂからなるＳＴ−ＭＯＳ回路５８を備える。 In addition, a logic circuit 57 is provided which is connected to a connection point 63 a between the constant current source 56 a and the resistor 63 and is connected to each of the overheat detection circuit 59 and the overcurrent detection circuit 60. An ST-MOS circuit 58 including a Zener diode 66b connected to the ST terminal and nMOSFETs 58a and 58b incorporating a parasitic diode is provided.

また、ツェナーダイオード６６ｃのカソードとロジック回路５７に接続するＩＮ端子、各ｎＭＯＳＦＥＴのソースに接続するＧＮＤ端子、出力段ｎＭＯＳＦＥＴ５１のドレインおよび分圧抵抗６４，６５に接続するＯＵＴ端子を備える。 Also, an IN terminal connected to the cathode of the Zener diode 66c and the logic circuit 57, a GND terminal connected to the source of each nMOSFET, a drain of the output stage nMOSFET 51, and an OUT terminal connected to the voltage dividing resistors 64 and 65 are provided.

図８は、ｎ半導体基板７０に図６の制御回路５０１を形成した従来の半導体装置５００の要部断面図である。
半導体装置５００は、ｎ半導体基板７０の表面層に形成される複数のｐウェル領域７１，７３，７６と、その一つのｐウェル領域７６の表面層に形成されるロジック回路５７、図示しない過熱検出回路５９、過電流検出回路６０、保護動作時ゲート電荷引き抜き回路５５の横型ｎＭＯＳＦＥＴ５５ａおよび通常動作時ゲート電荷引き抜き回路５６を備える。他のｐウェル領域７１の表面層に形成される出力段ｎＭＯＳＦＥＴ５１のｎソース領域７２（ソース５２ｃ）と、さらに別のｐウェル領域７３の表面層に形成されるダイナミッククランプツェナーダイオード５４を構成するツェナーダイオード５４ａ（ｎ半導体基板７０内に形成）のｎカソード領域７４と、ｎ半導体基板７０の表面層に形成されるＧＮＤと接続するｎ^＋領域７５を備える。前記のｐウェル領域７６に形成される横型のｎＭＯＳＦＥＴ５８ｂのｎドレイン領域７９に抵抗６７ｅを介して接続するＳＴ端子（ＳＴ）と、出力段ｎＭＯＳＦＥＴ５１のゲート５２ａとゲート回路６１を構成する抵抗６３およびスピードアップダイオード６２を介して接続するＩＮ端子（ＩＮ）を備える。出力段ｎＭＯＳＦＥＴ５１のｎソース領域７２、保護動作時ゲート電荷引き抜き回路５５を構成する横型ｎＭＯＳＦＥＴ５５ａのｎソース領域（符号なし）、通常動作時ゲート電荷引き抜き回路５６を構成する定電流源５６ａとなるデプレッションＭＯＳＦＥＴ５６ｂのｎソース領域７８、ロジック回路５７の横型ｎＭＯＳＦＥＴ５７ａ、５７ｂのｎソース領域（符号なし）およびＳＴ端子（ＳＴ）に接続するｎＭＯＳＦＥＴ５８ｂのｎソース領域７９およびｐウェル領域７０がそれぞれ接続するＧＮＤ端子（ＧＮＤ）を備える。ＳＴ−ＭＯＳ回路５８は横型のｎＭＯＳＦＥＴ５８ａ、５８ｂで構成される。横型のｎＭＯＳＦＥＴ５５ａのｎドレイン領域（符号なし）および横型のｎＭＯＳＦＥＴ５６ａのｎドレイン領域７７はゲート配線６８に接続する。ＩＮ端子とＧＮＤ端子に接続するサージ保護用のツェナーダイオード８１と、ＧＮＤ端子とＳＴ端子に接続するツェナーダイオード８２を備える。 FIG. 8 is a cross-sectional view of a main part of a conventional semiconductor device 500 in which the control circuit 501 of FIG. 6 is formed on an n semiconductor substrate 70.
The semiconductor device 500 includes a plurality of p well regions 71, 73, 76 formed on the surface layer of the n semiconductor substrate 70, a logic circuit 57 formed on the surface layer of the one p well region 76, and an overheat detection (not shown). A circuit 59, an overcurrent detection circuit 60, a lateral nMOSFET 55a of the gate charge extraction circuit 55 in the protection operation, and a gate charge extraction circuit 56 in the normal operation are provided. Zener constituting an n source region 72 (source 52c) of the output stage nMOSFET 51 formed in the surface layer of another p well region 71 and a dynamic clamp Zener diode 54 formed in the surface layer of another p well region 73. An n cathode region 74 of a diode 54 a (formed in the n semiconductor substrate 70) and an n ⁺ region 75 connected to GND formed on the surface layer of the n semiconductor substrate 70 are provided. The ST terminal (ST) connected to the n drain region 79 of the lateral nMOSFET 58b formed in the p well region 76 via the resistor 67e, the resistor 52 and the speed constituting the gate 52a of the output stage nMOSFET 51 and the gate circuit 61, and the speed. An IN terminal (IN) connected via the up diode 62 is provided. An n-source region 72 of the output stage nMOSFET 51, an n-source region (not shown) of the lateral nMOSFET 55a constituting the gate charge extraction circuit 55 in the protection operation, and a depletion MOSFET 56b serving as a constant current source 56a constituting the gate charge extraction circuit 56 in the normal operation. N source region 78, n source region (not indicated) of lateral nMOSFETs 57a and 57b of logic circuit 57, and n terminal region 79 of nMOSFET 58b connected to ST terminal (ST) and GND terminal (GND) to which p well region 70 is connected, respectively. ). The ST-MOS circuit 58 includes lateral nMOSFETs 58a and 58b. The n drain region (not shown) of the lateral nMOSFET 55 a and the n drain region 77 of the lateral nMOSFET 56 a are connected to the gate wiring 68. A surge protection Zener diode 81 connected to the IN terminal and the GND terminal, and a Zener diode 82 connected to the GND terminal and the ST terminal are provided.

また、出力段ｎＭＯＳＦＥＴ５１のｐウェル領域７１とｎソース領域７２（ソース５２ｃ）は共にグランドＧＮＤに接続する。このｐウェル領域７１とｎ半導体基板７０で出力段ｎＭＯＳＦＥＴ５１の寄生ダイオード５３を形成する。 The p-well region 71 and the n-source region 72 (source 52c) of the output stage nMOSFET 51 are both connected to the ground GND. The p well region 71 and the n semiconductor substrate 70 form a parasitic diode 53 of the output stage nMOSFET 51.

図７の過熱検出回路５９、過電流検出回路６０、ロジック回路５７、保護動作時ゲート電荷引き抜き回路５５および通常動作時ゲート電荷引き抜き回路５６は、図８のｐウェル領域内７６に形成され、それぞれが一定の距離離すことで自己分離されている。 The overheat detection circuit 59, overcurrent detection circuit 60, logic circuit 57, protection operation gate charge extraction circuit 55 and normal operation gate charge extraction circuit 56 in FIG. 7 are formed in the p-well region 76 in FIG. Are separated by a certain distance.

図９は、図６のＥＧＲ１〜ＥＧＲ４の動作波形図であり、同図（ａ）は各ＶＩＮ波形図、同図（ｂ）は同図（ａ）のＥＧＲ３のＩＯＵＴ３波形図である。同図（ｂ）のＤ部のＩＯＵＴ３の波形は同図（ａ）のＣ部におけるＥＧＲ３のＶＩＮ３に対応するＩＯＵＴ３の波形である。 9A and 9B are operation waveform diagrams of EGR1 to EGR4 in FIG. 6. FIG. 9A is a VIN waveform diagram, and FIG. 9B is an IOUT3 waveform diagram of EGR3 in FIG. The waveform of IOUT3 in part D in FIG. 5B is the waveform of IOUT3 corresponding to VIN3 of EGR3 in part C in FIG.

ＥＧＲ１のＶＩＮ１に対してＥＧＲ２のＶＩＮ２、ＥＧＲ２のＶＩＮ２に対してＥＧＲ３のＶＩＮ３、ＥＧＲ３のＶＩＮ３に対してＥＧＲ４のＶＩＮ４の位相は、ＶＩＮのパルス幅の半分の時間だけそれぞれ遅れがある。このＶＩＮはゲート配線６８を伝達されて出力段ｎＭＯＳＦＥＴ５１のゲート電圧となる。このＶＩＮがＨレベルのときにＥＧＲの出力段ｎＭＯＳＦＥＴ５１には負荷電流が流れる。ＥＧＲ１〜ＥＧＲ４が順にオン状態になることでロータ９７が回転し、コイル９０とロータ９７からなるステッピングモータが回転動作する。このステッピングモータが回転動作することで、例えば、図示しない自動車の排ガスを流す経路に設けられた弁の開閉が行なわれ、排ガスの再循環が行なわれる。 The phase of VIN2 of EGR2 relative to VIN1 of EGR1, VIN3 of EGR3 relative to VIN2 of EGR2, and the phase of VIN4 of EGR4 relative to VIN3 of EGR3 are delayed by a half time of the pulse width of VIN. This VIN is transmitted through the gate wiring 68 and becomes the gate voltage of the output stage nMOSFET 51. When this VIN is at the H level, a load current flows through the output stage nMOSFET 51 of the EGR. When the EGR1 to EGR4 are sequentially turned on, the rotor 97 is rotated, and the stepping motor including the coil 90 and the rotor 97 is rotated. By rotating this stepping motor, for example, a valve provided in a route for flowing exhaust gas of an automobile (not shown) is opened and closed, and exhaust gas is recirculated.

ＥＧＲ１を構成する出力段ｎＭＯＳＦＥＴ５１ａとＥＧＲ３を構成する出力段ｎＭＯＳＦＥＴ５１ｃは一方がオン状態のとき他方はオフ状態となるコンプリメンタリー動作（相補動作）をする。つまり、ＥＧＲ１とＥＧＲ３は相補関係にある。そのため、ＥＧＲ１のＶＩＮ１の立下り時点がＥＧＲ３のＶＩＮ３の立ち上がり時点となる（Ｃの箇所）また、ＥＧＲ２とＥＧＲ４も同様にコンプリメンタリー動作をする。 The output stage nMOSFET 51a constituting the EGR1 and the output stage nMOSFET 51c constituting the EGR3 perform a complementary operation (complementary operation) in which one is turned on and the other is turned off. That is, EGR1 and EGR3 are in a complementary relationship. Therefore, the falling time point of VIN1 of EGR1 becomes the rising time point of VIN3 of EGR3 (location C). EGR2 and EGR4 also perform complementary operations.

図１０は、ＥＧＲ３の制御回路５０１ｃのＶＩＮ３，ＶＳＴ３，ＶＯＵＴ３，ＩＯＵＴ３の波形図とＥＧＲ１の制御回路５０１ａのＶＩＮ１，ＶＳＴ１，ＶＯＵＴ１，ＩＯＵＴ１の波形図である。ＶＩＮは入力される入力電圧（ゲート電圧、制御電圧ともいう）、ＶＳＴはＳＴ端子の電圧、ＶＯＵＴはＯＵＴ端子の電圧で出力段ｎＭＯＳＦＥＴ５１のドレイン電圧、ＩＯＵＴはＯＵＴ端子に流れる電流であり出力段ｎＭＯＳＦＥＴ５１に流れるドレイン電流である。このＩＯＵＴはＥＧＲのコイル９０（相互インダクタンス負荷）に流れる負荷電流である。 FIG. 10 is a waveform diagram of VIN3, VST3, VOUT3, IOUT3 of the control circuit 501c of EGR3, and a waveform diagram of VIN1, VST1, VOUT1, IOUT1 of the control circuit 501a of EGR1. VIN is an input voltage (also referred to as a gate voltage or a control voltage), VST is a voltage at the ST terminal, VOUT is a voltage at the OUT terminal, a drain voltage of the output stage nMOSFET 51, IOUT is a current flowing through the OUT terminal, and an output stage nMOSFET 51 The drain current flowing through This IOUT is a load current flowing through the coil 90 (mutual inductance load) of the EGR.

図１０において、ＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａがオンからオフに変わる時点（ＶＯＵＴ１の立ち上がり時点）では、ＥＧＲ３の出力段ｎＭＯＳＦＥＴ５１ｃはオフからオンに移行する過程（ＶＯＵＴ３の立ち下がり過程）にある。この過程ではＥＧＲ３の出力段ｎＭＯＳＦＥＴ５１ｃのチャネルは開いていない。それは、ＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａがオンからオフに変わる時間（ターンオフ時間）がＥＧＲ３の出力段ｎＭＯＳＦＥＴ５１ｃがオフからオンに変わる時間（ターンオン時間）より早いためである。スピードアップダイオード６２でＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａのゲート電荷Ｑが効率よく引き抜かれるため、ＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａのターンオフ時間は短くなる。ＥＧＲ３の出力段ｎＭＯＳＦＥＴ５１ｃのチャネルが開いていない状態で、ＥＧＲ１のコイル９１との相互インダクタンスの影響によりＥＧＲ３のコイル９３にはグランドＧＮＤからバッテリーＢに向かって逆向きの電流（逆電流）が流れる。この逆電流は相互インダクタンスの影響がなくなるまで続き、影響がなくなった時点（順電流が逆電流を上回った時点）でバッテリーＢからグランドＧＮＤに向う電流（順電流）に切り替る。この逆電流はバッテリーＢを充電する（回生される）。 In FIG. 10, at the time when the output stage nMOSFET 51a of EGR1 changes from on to off (when VOUT1 rises), the output stage nMOSFET 51c of EGR3 is in the process of changing from off to on (falling process of VOUT3). In this process, the channel of the output stage nMOSFET 51c of EGR3 is not open. This is because the time when the output stage nMOSFET 51a of EGR1 changes from on to off (turn-off time) is earlier than the time when the output stage nMOSFET 51c of EGR3 changes from off to on (turn-on time). Since the gate charge Q of the output stage nMOSFET 51a of the EGR1 is efficiently extracted by the speed-up diode 62, the turn-off time of the output stage nMOSFET 51a of the EGR1 is shortened. In the state where the channel of the output stage nMOSFET 51c of the EGR3 is not open, a reverse current (reverse current) flows from the ground GND to the battery B through the coil 93 of the EGR3 due to the influence of the mutual inductance with the coil 91 of the EGR1. This reverse current continues until the influence of the mutual inductance disappears, and when the influence disappears (when the forward current exceeds the reverse current), the current is switched from the battery B to the ground GND (forward current). This reverse current charges (regenerates) the battery B.

図１１は、ＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａがオフ期間にＥＧＲ３の半導体装置５００ｃに流れる逆電流の電流経路（ホ、ヘ）を示す図である。ＥＧＲ３の半導体装置５００ｃに流れる逆電流の経路は、出力段ｎＭＯＳＦＥＴ５１ｃの寄生ダイオード５３に流れる電流の経路（ホ）とｐウェル領域７６からｎ半導体基板７０に流れる電流の経路（へ）になる。この逆電流が流れ始める時点で出力段ｎＭＯＳＦＥＴ５１ｃのチャネルが閉じていると、その後も逆電流の影響により出力段ｎＭＯＳＦＥＴ５１ｃのチャネルは、逆電流が流れている期間閉じたままの状態になる。これは、逆電流の影響でＩＮ端子に正規の入力電圧が印加されても出力段ｎＭＯＳＦＥＴ５１ｃのゲート５２ａに伝達される電圧が低下してゲートしきい値電圧に到達しないためと推定される。ＳＴ−ＭＯＳ回路５８を構成するｎＭＯＳＦＥＴ５８ａ，５８ｂが形成される領域ではｎソース領域７９（ｎコレクタ領域）、ｐウェル領域７６（ｐベース領域）およびｎ半導体基板７０（ｎエミッタ領域）で構成される寄生トランジスタ８８が形成されている。そのため、ｐウェル領域７６からｎ半導体基板７０に流れる電流（経路へ）は寄生トランジスタ８８のベース電流となる。このベース電流が流れることで寄生トランジスタ８８がオンしてＳＴ端子の電圧はｎ半導体基板７０と同電位になる。そのため、逆電流が流れている期間はＳＴ端子の電圧はｎ半導体基板７０と同電位のＬレベル（およそ−０．６Ｖ）となる。 FIG. 11 is a diagram showing a current path (e, f) of a reverse current flowing through the semiconductor device 500c of EGR3 during the off period of the output stage nMOSFET 51a of EGR1. The path of the reverse current flowing through the semiconductor device 500c of the EGR3 becomes a path of current flowing through the parasitic diode 53 of the output stage nMOSFET 51c (e) and a path of current flowing from the p-well region 76 to the n semiconductor substrate 70. If the channel of the output stage nMOSFET 51c is closed at the time when the reverse current begins to flow, the channel of the output stage nMOSFET 51c remains closed during the period in which the reverse current flows due to the influence of the reverse current. This is presumably because the voltage transmitted to the gate 52a of the output stage nMOSFET 51c decreases and does not reach the gate threshold voltage even if a normal input voltage is applied to the IN terminal due to the reverse current. In the region where the nMOSFETs 58a and 58b constituting the ST-MOS circuit 58 are formed, it is composed of an n source region 79 (n collector region), a p well region 76 (p base region), and an n semiconductor substrate 70 (n emitter region). A parasitic transistor 88 is formed. Therefore, the current (to the path) flowing from the p well region 76 to the n semiconductor substrate 70 becomes the base current of the parasitic transistor 88. When the base current flows, the parasitic transistor 88 is turned on and the voltage at the ST terminal becomes the same potential as that of the n semiconductor substrate 70. Therefore, during the period in which the reverse current flows, the voltage at the ST terminal is at the L level (approximately −0.6 V) that is the same potential as that of the n semiconductor substrate 70.

図１２は、ＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａのターンオフ動作を説明した図である。ＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ｃのゲート５２ａに蓄積したゲート電荷Ｑは、経路（ト）を経由して通常動作時ゲート電荷引き抜き回路５６を構成するデプレッションＭＯＳＦＥＴ５６ｂを介してグランドＧＮＤ側に抜けて行く経路（リ）と、ＩＮ端子（ＩＮ）側にスピードアップダイオード６２を介して抜けて行く経路（チ）がある。この２つの経路（チ、リ）でゲート電荷Ｑは効率よく引き抜かれるので出力段ｎＭＯＳＦＥＴ５１ａのターンオフは早くなる。 FIG. 12 is a diagram illustrating the turn-off operation of the output stage nMOSFET 51a of EGR1. The gate charge Q accumulated in the gate 52a of the output stage nMOSFET 51c of the EGR1 passes through the path (g) to the ground GND side via the depletion MOSFET 56b that constitutes the gate charge extraction circuit 56 during normal operation. ) And a path (H) that goes out via the speed-up diode 62 on the IN terminal (IN) side. Since the gate charge Q is efficiently extracted through these two paths (H and L), the turn-off of the output stage nMOSFET 51a is accelerated.

また、特許文献１では、出力トランジスタにオン電流が流れている場合、第２トランジスタは、出力トランジスタのソースに供給された電源電圧を第１トランジスタのバックゲートに供給する。一方、出力トランジスタにおいてオン電流の逆方向の負電流が流れている場合、第２トランジスタは、出力トランジスタのドレインに供給された電源電圧を第１トランジスタのバックゲートに供給する。これによって、誘導性負荷の逆起電力による負荷駆動装置における誤動作を防止することが開示されている。 In Patent Document 1, when an on-current flows through the output transistor, the second transistor supplies the power supply voltage supplied to the source of the output transistor to the back gate of the first transistor. On the other hand, when a negative current opposite to the on-state current flows in the output transistor, the second transistor supplies the power supply voltage supplied to the drain of the output transistor to the back gate of the first transistor. Thus, it is disclosed to prevent malfunction in the load driving device due to the counter electromotive force of the inductive load.

特開２０１１−２３９２４２号公報JP2011-239242A

前記の図６の制御回路５０１ａでは、ＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａのターンオフがＥＧＲ３の出力段ｎＭＯＳＦＥＴ５１ｃのターンオンより早い。そのため、ＥＧＲ３の出力段ｎＭＯＳＦＥＴ５１ｃがターンオンする前にＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａはターンオフする。前記したように、ＥＧＲ３の出力段ｎＭＯＳＦＥＴ５１ｃのチャネルが閉じたまま、相互インダクタンスの影響で、前記したように出力段ｎＭＯＳＦＥＴ５１ｃの寄生ダイオード５３とｐウェル領域７６からｎ半導体基板７０への経路（へ）で逆電流が流れる。経路（へ）の電流が前記の寄生トランジスタ８８のゲートに流れて寄生トランジスタ８８をオンさせる。寄生トランジスタ８８がオンすることでＳＴ端子（ＳＴ）の電圧はｎ半導体基板７０と同電位（Ｌレベル：およそ−０．６Ｖ）になる。 In the control circuit 501a of FIG. 6, the turn-off of the output stage nMOSFET 51a of EGR1 is earlier than the turn-on of the output stage nMOSFET 51c of EGR3. Therefore, the output stage nMOSFET 51a of EGR1 is turned off before the output stage nMOSFET 51c of EGR3 is turned on. As described above, the path from the parasitic diode 53 and the p-well region 76 of the output stage nMOSFET 51c to the n semiconductor substrate 70 is affected by the mutual inductance while the channel of the output stage nMOSFET 51c of the EGR3 is closed. Reverse current flows. A current in the path flows to the gate of the parasitic transistor 88 to turn on the parasitic transistor 88. When the parasitic transistor 88 is turned on, the voltage of the ST terminal (ST) becomes the same potential as the n semiconductor substrate 70 (L level: approximately −0.6 V).

本来、ＳＴ端子の電圧がＨレベルであるべき期間にＬレベルになるため、ＳＴ端子の電圧が入力されるマイコン（ＭＣ）に誤検出が生じる。
この発明の目的は、前記の課題を解決して、寄生動作を抑制することができる半導体装置を提供することができる。さらに、制御回路の通常動作時にＳＴ端子の電圧を常時正規の電圧に維持することができる半導体装置を提供することにある。 Originally, since the ST terminal voltage is at the L level during the period when it should be at the H level, erroneous detection occurs in the microcomputer (MC) to which the ST terminal voltage is input.
An object of the present invention is to solve the above-described problems and provide a semiconductor device capable of suppressing parasitic operation. It is another object of the present invention to provide a semiconductor device capable of constantly maintaining the voltage at the ST terminal at a normal voltage during normal operation of a control circuit.

前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、相互インダクタンスを有する負荷に流れる電流を制御する出力段スイッチング素子を有する制御回路を備えた半導体装置において、前記出力段スイッチング素子のゲートとカソードが電気的に接続され、前記制御回路の入力端子にアノードが電気的に接続され、ターンオフ時の前記出力段スイッチング素子のゲート電荷の引き抜きを阻止するダイオードを有する構成とする。 In order to achieve the above object, according to the first aspect of the present invention, in a semiconductor device comprising a control circuit having an output stage switching element for controlling a current flowing in a load having a mutual inductance. A diode that electrically connects a gate and a cathode of the output stage switching element, an anode is electrically connected to an input terminal of the control circuit, and prevents extraction of a gate charge of the output stage switching element at turn-off. It is set as the structure which has.

また、特許請求の範囲の請求項２記載の発明によれば、請求項１に記載の発明において、前記出力段スイッチング素子が、ＭＯＳデバイスであるとよい。
また、特許請求の範囲の請求項３記載の発明によれば、請求項２に記載の発明において、前記ＭＯＳデバイスは、第１導電型の半導体基板の表面層に形成された第２導電型のベース領域と、該ベース領域に形成されたソース領域と、前記半導体基板と前記ソース領域との間の前記ベース領域の表面上に絶縁膜を介して形成されたゲート電極とを有するＭＯＳＦＥＴであるとよい。 According to the invention described in claim 2, it is preferable that in the invention described in claim 1, the output stage switching element is a MOS device.
According to the invention described in claim 3 of the claims, in the invention described in claim 2, the MOS device has a second conductivity type formed on a surface layer of a semiconductor substrate of the first conductivity type. A MOSFET having a base region, a source region formed in the base region, and a gate electrode formed on the surface of the base region between the semiconductor substrate and the source region via an insulating film Good.

また、特許請求の範囲の請求項４に記載の発明によれば、請求項１〜３のいずれか一項に記載の発明において、前記ダイオードが、半導体基板上に絶縁膜を介してポリシリコンで形成されるとよい。 According to the invention described in claim 4 of the claims, in the invention described in any one of claims 1 to 3, the diode is made of polysilicon via an insulating film on a semiconductor substrate. It may be formed.

また、特許請求の範囲の請求項５に記載の発明によれば、請求項１〜４のいずれか一項に記載の発明において、前記制御回路は、第１導電型の半導体基板の表面層に形成される第２導電型のウェル領域内に形成され、該ウェル領域の表面層に形成される横型ＭＯＳＦＥＴの第１導電型のドレイン領域と電気的に接続されるＳＴ端子を備え、該ＳＴ端子は、抵抗を介して電源と接続される端子である構成とするとよい。 According to the invention described in claim 5 of the claims, in the invention described in any one of claims 1 to 4, the control circuit is provided on the surface layer of the semiconductor substrate of the first conductivity type. An ST terminal formed in a well region of the second conductivity type formed and electrically connected to the drain region of the first conductivity type of the lateral MOSFET formed in the surface layer of the well region, the ST terminal Is preferably a terminal connected to a power supply through a resistor.

また、特許請求の範囲の請求項６に記載の発明によれば、請求項２〜５のいずれか一項に記載の発明において、前記出力段ＭＯＳデバイスのゲート電荷をグランドに引き抜くゲート電荷引き抜き回路を有するとい。 According to the invention described in claim 6, the gate charge extracting circuit for extracting the gate charge of the output stage MOS device to the ground in the invention described in any one of claims 2 to 5. If you have.

また、特許請求の範囲の請求項７に記載の発明によれば、請求項６に記載の発明において、前記ゲート電荷引き抜き回路が定電流源で構成されるとよい。
According to the seventh aspect of the present invention, in the sixth aspect of the present invention, the gate charge extracting circuit may be constituted by a constant current source.

また、特許請求の範囲の請求項８に記載の発明によれば、請求項７に記載の発明において、前記定電流源が、ゲートとドレインとを短絡したデプレッションｎ型ＭＯＳＦＥＴで構成されるとよい。 According to the invention described in claim 8 of the claims, in the invention described in claim 7, the constant current source may be composed of a depletion n-type MOSFET in which a gate and a drain are short-circuited. .

この発明によると、ＩＮ端子と出力段ＭＯＳＦＥＴのゲートを結ぶ配線にゲート回路の一部であるゲート電荷阻止ダイオードを挿入することで、コンプリメンタリー動作にある出力段ＭＯＳＦＥＴのターンオフ時間をターンオン時間より長くする。これによって、寄生動作を抑制することができ損失が低減できる。また、通常動作時のＳＴ端子の電圧を常時正規の電圧に維持することができる。 According to this invention, the turn-off time of the output stage MOSFET in the complementary operation is made longer than the turn-on time by inserting the gate charge blocking diode which is a part of the gate circuit into the wiring connecting the IN terminal and the gate of the output stage MOSFET. To do. As a result, parasitic operation can be suppressed and loss can be reduced. In addition, the ST terminal voltage during normal operation can always be maintained at a normal voltage.

この発明の第１実施例に係る半導体装置１００の要部断面図である。1 is a fragmentary cross-sectional view of a semiconductor device 100 according to a first embodiment of the present invention; 図１の半導体装置１００に形成される制御回路１０１の要部回路図である。FIG. 2 is a main part circuit diagram of a control circuit 101 formed in the semiconductor device 100 of FIG. 1. ＥＧＲ１の出力段ｎＭＯＳＦＥＴ１（１ａ）のターンオフ動作を説明した図である。It is a figure explaining the turn-off operation | movement of the output stage nMOSFET1 (1a) of EGR1. ＥＧＲ３の制御回路１０１（１０１ｃ）のＶＩＮ３、ＶＳＴ３、ＶＯＵＴ３、ＩＯＵＴ３とＥＧＲ１の制御回路１０１（１０１ａ）のＶＩＮ１、ＶＳＴ１、ＶＯＵＴ１、ＩＯＵＴ１の各波形図とＩＯＵＴの全体波形図を示し、同図（ａ）は各波形図、同図（ｂ）はＩＯＵＴ３の全体波形図である。A waveform diagram of VIN3, VST3, VOUT3, IOUT3 of the control circuit 101 (101c) of EGR3 and VIN1, VST1, VOUT1, IOUT1 of the control circuit 101 (101a) of EGR1 and an overall waveform diagram of IOUT are shown. ) Is a waveform diagram, and FIG. 6B is an overall waveform diagram of IOUT3. ＥＧＲ３の制御回路１０１（１０１ｃ）を形成する半導体装置１００（１００ｃ）に逆電流が流れるときの経路（ニ）を説明する図である。It is a figure explaining the path | route (d) when a reverse current flows into the semiconductor device 100 (100c) which forms the control circuit 101 (101c) of EGR3. ステッピングモータの要部構成図であり、（ａ）は全体図、（ｂ）はロータ９７とコイル９０の配置図である。It is a principal part block diagram of a stepping motor, (a) is a general view, (b) is a layout view of a rotor 97 and a coil 90. 図６で示す制御回路５０１の詳細回路図である。It is a detailed circuit diagram of the control circuit 501 shown in FIG. 図８は、ｎ半導体基板７０に図６の制御回路５０１を形成した従来の半導体装置５００の要部断面図である。FIG. 8 is a cross-sectional view of a main part of a conventional semiconductor device 500 in which the control circuit 501 of FIG. 6 is formed on an n semiconductor substrate 70. 図６のＥＧＲ１〜ＥＧＲ４の動作波形図であり、（ａ）は各ＶＩＮ波形図、（ｂ）は（ａ）のＥＧＲ３のＩＯＵＴ波形図である。FIG. 7 is an operation waveform diagram of EGR1 to EGR4 in FIG. 6, (a) is a VIN waveform diagram, and (b) is an IOUT waveform diagram of EGR3 in (a). ＥＧＲ３の制御回路１０１（１０１ｃ）のＶＩＮ３，ＶＳＴ３，ＶＯＵＴ３，ＩＯＵＴ３の波形図とＥＧＲ１の制御回路１０１（１０１ａ）のＶＩＮ１，ＶＳＴ１，ＶＯＵＴ１，ＩＯＵＴ１の波形図である。4 is a waveform diagram of VIN3, VST3, VOUT3, IOUT3 of the control circuit 101 (101c) of EGR3, and a waveform diagram of VIN1, VST1, VOUT1, IOUT1 of the control circuit 101 (101a) of EGR1. ＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１（５１ａ）がオフ期間にＥＧＲ３の半導体装置５００（５００ｃ）に流れる逆電流の電流経路（ホ、ヘ）を示す図である。It is a figure which shows the electric current path | route (e, f) of the reverse current which the output stage nMOSFET51 (51a) of EGR1 flows into the semiconductor device 500 (500c) of EGR3 in an OFF period. ＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１（５１ａ：図６参照）のターンオフ動作を説明した図である。It is a figure explaining the turn-off operation | movement of the output stage nMOSFET51 (51a: refer FIG. 6) of EGR1.

実施の形態を以下の実施例で説明する。
＜実施例１＞
図１は、この発明の第１実施例に係る半導体装置１００の要部断面図である。ここではステッピングモータに用いられる半導体装置１００を例に上げたが、これに限らず、相互インダクタンス負荷を駆動する半導体装置であれば適用できる。相互インダクタンス負荷とは鉄心入り複数コイルなどの相互インダクタンスを有する負荷のことである。また、尚、図中の符号で１００ｂ，１００ｄはそれぞれＥＧＲ２，ＥＧＲ４を構成する半導体装置に付した符号である。また、半導体装置１００は半導体装置１００ａ〜１００ｄの総称である。半導体装置１００ａ〜１００ｄはＥＧＲ１〜４を構成する制御回路１０１ａ〜１０１ｄをそれぞれ形成した半導体装置である。また、図１は、図８と基本的に回路構成は同じであり、図８のスピードアップダイオード６２をゲート電荷引き抜き阻止ダイオード１２に代えた点が異なる。 Embodiments will be described in the following examples.
<Example 1>
FIG. 1 is a cross-sectional view of a principal part of a semiconductor device 100 according to the first embodiment of the present invention. Here, the semiconductor device 100 used for the stepping motor is taken as an example. However, the present invention is not limited to this, and any semiconductor device that drives a mutual inductance load can be applied. The mutual inductance load is a load having a mutual inductance such as a plurality of coils including iron cores. In addition, reference numerals 100b and 100d in the figure are reference numerals attached to the semiconductor devices constituting EGR2 and EGR4, respectively. The semiconductor device 100 is a general term for the semiconductor devices 100a to 100d. The semiconductor devices 100a to 100d are semiconductor devices in which control circuits 101a to 101d constituting the EGRs 1 to 4 are formed. Further, FIG. 1 is basically the same in circuit configuration as FIG. 8 except that the speed-up diode 62 in FIG.

半導体装置１００は、ｎ半導体基板２０の表面層に形成される複数のｐウェル領域２１，２３，２６と、そのうちの一つのｐウェル領域２６の表面層に形成された保護動作時ゲート電荷引き抜き回路５、通常動作時ゲート電荷引き抜き回路６、ロジック回路７およびＳＴ−ＭＯＳ回路８を備える。保護動作時ゲート電荷引き抜き回路５、通常動作時ゲート電荷引き抜き回路６、ロジック回路７およびＳＴ−ＭＯＳ回路８は、横型ｎＭＯＳＦＥＴ５ａ，６ｂ，７ａ，７ｂ、８ａ,８ｂで構成される。他のｐウェル領域２１の表面層に形成される出力段ｎＭＯＳＦＥＴ１のｎソース領域２２（ｎＭＯＳＦＥＴ部２のｎソース領域）と、さらに別のｐウェル領域２３の表面層に形成されるダイナミッククランプツェナーダイオード４を構成するツェナーダイオード４ａのｎカソード領域２４を備える。また、ｎ半導体基板２０の表面層に形成される前記のｎカソード領域２４と接続するｎ^＋領域２５を備える。 The semiconductor device 100 includes a plurality of p well regions 21, 23, 26 formed in the surface layer of the n semiconductor substrate 20, and a gate charge extraction circuit for protection operation formed in the surface layer of one of the p well regions 26. 5. A gate charge extraction circuit 6 in normal operation, a logic circuit 7 and an ST-MOS circuit 8 are provided. The gate charge extraction circuit 5 at the time of protection operation, the gate charge extraction circuit 6 at the time of normal operation, the logic circuit 7 and the ST-MOS circuit 8 are composed of lateral nMOSFETs 5a, 6b, 7a, 7b, 8a and 8b. An n-source region 22 of the output stage nMOSFET 1 formed in the surface layer of the other p-well region 21 (an n-source region of the nMOSFET portion 2) and a dynamic clamp Zener diode formed in the surface layer of another p-well region 23 4 is provided with an n cathode region 24 of a Zener diode 4a. Further, an n ⁺ region 25 connected to the n cathode region 24 formed on the surface layer of the n semiconductor substrate 20 is provided.

前記のｐウェル領域２６に形成されるＳＴ−ＭＯＳ回路８を構成する横型のｎＭＯＳＦＥＴ６ｂのｎドレイン領域２９に抵抗１７ｅを介して接続するＳＴ端子（ＳＴ）と、出力段ｎＭＯＳＦＥＴ１のゲート２ａとゲート回路１１を構成する抵抗１３およびゲート電荷引き抜き阻止ダイオード１２を介して接続するＩＮ端子（ＩＮ）とを備え、ＳＴ端子（ＳＴ）は抵抗１７ｄを介してバッテリー（電源）Ｂと電気的に接続される。出力段ｎＭＯＳＦＥＴ１のｎソース領域２２、保護動作時ゲート電荷引き抜き回路５を構成するｎＭＯＳＦＥＴ５ａのｎソース領域、通常動作時ゲート電荷引き抜き回路６を構成するで定電流源６ａ（図２参照）となるデプレッションＭＯＳＦＥＴ６ｂのｎソース領域２８、ロジック回路７のエンハンスメントＭＯＳＦＥＴ７ａのｎソース領域およびＳＴ端子（ＳＴ）に接続するＳＴ−ＭＯＳ回路８のｎＭＯＳＦＥＴ８ａ，８ｂのｎソース領域２９およびｐウェル領域２６がそれぞれ接続するＧＮＤ端子（ＧＮＤ）を備える。ＩＮ端子とＧＮＤ端子に接続するサージ保護用のツェナーダイオード３１と、ＧＮＤ端子とＳＴ端子に接続するツェナーダイオード３２と、ｐウェル領域２６と出力段ｎＭＯＳＦＥＴ１のゲート２ａと接続するダイナミッククランプツェナーダイオード４を備える。 An ST terminal (ST) connected via a resistor 17e to an n drain region 29 of a lateral nMOSFET 6b constituting the ST-MOS circuit 8 formed in the p well region 26, a gate 2a and a gate circuit of the output stage nMOSFET 1 11 and an IN terminal (IN) connected via a gate charge extraction blocking diode 12, and the ST terminal (ST) is electrically connected to a battery (power source) B via a resistor 17d. . The depletion that becomes the constant current source 6a (see FIG. 2) by configuring the n source region 22 of the output stage nMOSFET 1, the n source region of the nMOSFET 5a constituting the gate charge extraction circuit 5 in the protection operation, and the gate charge extraction circuit 6 in the normal operation. The n source region 28 of the MOSFET 6b, the n source region of the enhancement MOSFET 7a of the logic circuit 7, and the n source region 29 and the p well region 26 of the nMOSFETs 8a and 8b of the ST-MOS circuit 8 connected to the ST terminal (ST) are respectively connected. A terminal (GND) is provided. A surge protection Zener diode 31 connected to the IN terminal and the GND terminal, a Zener diode 32 connected to the GND terminal and the ST terminal, a dynamic clamp Zener diode 4 connected to the p well region 26 and the gate 2a of the output stage nMOSFET 1 Prepare.

前記のゲート電荷引き抜き阻止ダイオード１２はｎ半導体基板２０上に絶縁膜を介して形成される、例えば、ポリシリコンのｐｎダイオードであり、アノードはＩＮ端子（ＩＮ）側に接続し、カソードは通常動作時ゲート電荷引き抜き回路６を介して出力段ｎＭＯＳＦＥＴ１のゲート２ａ側に接続する。つまり、ＩＮ端子と出力段ｎＭＯＳＦＥＴ１のゲート２ａを結ぶゲート配線１８にゲート電荷阻止ダイオードを挿入する。このゲート配線１８にはロジック回路７を構成するデプレッションＭＯＳＦＥＴ７ｂのｎドレイン領域（符号なし）、通常動作時ゲート電荷引き抜き回路６を構成するデプレッションＭＯＳＦＥＴ６ｂのｎドレイン領域２７および保護動作時ゲート電荷引き抜き回路５を構成する横型のｎＭＯＳＦＥＴ５ａのｎドレイン領域（符号なし）もそれぞれ接続する。 The gate charge extraction blocking diode 12 is formed on an n semiconductor substrate 20 via an insulating film, for example, a polysilicon pn diode, the anode is connected to the IN terminal (IN) side, and the cathode is normally operated. When connected to the gate 2a side of the output stage nMOSFET 1 through the gate charge extracting circuit 6. That is, a gate charge blocking diode is inserted into the gate wiring 18 connecting the IN terminal and the gate 2a of the output stage nMOSFET 1. The gate wiring 18 includes an n drain region (no symbol) of the depletion MOSFET 7b constituting the logic circuit 7, an n drain region 27 of the depletion MOSFET 6b constituting the gate charge extraction circuit 6 during normal operation, and a gate charge extraction circuit 5 during the protection operation. Are connected to n drain regions (not shown) of the lateral nMOSFET 5a.

前記のゲート電荷引き抜き阻止ダイオード１２はｎ半導体基板２０に、例えば、絶縁分離構造を形成してその絶縁分離構造で囲まれたｎ半導体基板内に形成してもよい。
また、ＳＴ端子（ＳＴ）は例えば外部の１０ｋΩの抵抗１７ｄを介して５Ｖの電源に接続し、またＳＴ端子（ＳＴ）は外部のマイコンに接続する。 The gate charge extraction blocking diode 12 may be formed in the n semiconductor substrate 20 in, for example, an n semiconductor substrate formed with an isolation structure and surrounded by the isolation structure.
The ST terminal (ST) is connected to a 5V power source via an external 10 kΩ resistor 17d, for example, and the ST terminal (ST) is connected to an external microcomputer.

尚、図中の符号で１７ａ，１７ｂ，１７ｃはゲート配線１８に挿入されるサージ抑制用の抵抗であり、４ａ，４ｂはダイナミッククランプツェナーダイオード４を構成するツェナダイオードである。ツェナーダイオード４ａはｎ半導体基板２０内に形成され、ツェナーダイオード４ｂはｎ半導体基板２０上に絶縁膜を介してポリシリコンで形成される。 Reference numerals 17a, 17b, and 17c are surge suppression resistors inserted into the gate wiring 18, and 4a and 4b are Zener diodes constituting the dynamic clamp Zener diode 4. The Zener diode 4a is formed in the n semiconductor substrate 20, and the Zener diode 4b is formed on the n semiconductor substrate 20 with polysilicon through an insulating film.

また、前記の出力段ｎＭＯＳＦＥＴ１（１ａ〜１ｄ）をＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に代えても構わない。さらにバイポーラトランジスタに代える場合もある。この場合はゲート電荷Ｑの引き抜きはゲート電流の引き抜きとなる。 The output stage nMOSFET 1 (1a to 1d) may be replaced with an IGBT (insulated gate bipolar transistor). In some cases, a bipolar transistor may be used. In this case, the extraction of the gate charge Q is the extraction of the gate current.

図２は、図１の半導体装置１００に形成される制御回路１０１の要部回路図である。制御回路１０１は、ＯＵＴ端子（ＯＵＴ）の電圧を分圧する分圧抵抗１４，１５、寄生ダイオード３と縦型のｎＭＯＳＦＥＴ部２からなる出力段ｎＭＯＳＦＥＴ１、出力段ｎＭＯＳＦＥＴ１のドレイン２ｂ（縦型のｎＭＯＳＦＥＴ部２のドレイン）とゲート２ａ（縦型のｎＭＯＳＦＥＴ部２のゲート）の間に接続するダイナミッククランプツェナーダイオード４を備える。出力段ｎＭＯＳＦＥＴ１のゲート２ａに接続する保護動作時ゲート電荷引き抜き回路５を構成するｎＭＯＳＦＥＴ５ａと、ｎＭＯＳＦＥＴ５ａのドレインに接続しゲート回路１１を構成する抵抗１３およびゲート電荷引き抜き阻止ダイオード１２と、抵抗１３に接続す通常動作時ゲート引き抜き回路６を構成する定電流源６ａを備える。定電流源６ａは図１で示すデプレッションＭＯＳＦＥＴ６ｂで構成される。また、ゲート配線１８に接続し、過熱検出回路９、過電流検出回路１０のそれぞれに接続するロジック回路７を備える。ＳＴ端子（ＳＴ）に接続するツェナダイオード１６ｂおよびＳＴ−ＭＯＳ回路８を構成する寄生ダイオードを内蔵するｎＭＯＳＦＥＴ８ａ，８ｂを備える。ツェナーダイオード３１とロジック回路７に接続するＩＮ端子（ＩＮ）、各ｎＭＯＳＦＥＴのソースに接続するＧＮＤ端子（ＧＮＤ）、出力段ｎＭＯＳＦＥＴ１のドレイン２ｂおよび分圧抵抗１４，１５に接続するＯＵＴ端子（ＯＵＴ）を備える。この制御回路１０１は前記した４端子（ＩＮ，ＳＴ，ＯＵＴ，ＧＮＤ）を備える。前記のデプレッションＭＯＳＦＥＴ６ｂはゲートとソースを短絡して定電流源６ａを構成する。この定電流源６ａは、通常のオフ動作時（通常動作時）に、ＥＧＲの出力段ｎＭＯＳＦＥＴ１のゲート電荷を引き抜く働きをするゲート電荷引き抜き回路６である。 FIG. 2 is a principal circuit diagram of the control circuit 101 formed in the semiconductor device 100 of FIG. The control circuit 101 includes voltage dividing resistors 14 and 15 that divide the voltage at the OUT terminal (OUT), an output stage nMOSFET 1 composed of a parasitic diode 3 and a vertical nMOSFET section 2, and a drain 2 b (vertical nMOSFET section) of the output stage nMOSFET 1. 2) and a dynamic clamp Zener diode 4 connected between the gate 2a (the gate of the vertical nMOSFET portion 2). The nMOSFET 5a constituting the gate charge extraction circuit 5 connected to the gate 2a of the output stage nMOSFET 1 and the resistor 13 and the gate charge extraction preventing diode 12 constituting the gate circuit 11 connected to the drain of the nMOSFET 5a and the resistor 13 are connected. A constant current source 6a constituting the gate extraction circuit 6 during normal operation is provided. The constant current source 6a is composed of a depletion MOSFET 6b shown in FIG. In addition, a logic circuit 7 connected to the gate wiring 18 and connected to each of the overheat detection circuit 9 and the overcurrent detection circuit 10 is provided. A Zener diode 16b connected to the ST terminal (ST) and nMOSFETs 8a and 8b incorporating a parasitic diode constituting the ST-MOS circuit 8 are provided. IN terminal (IN) connected to zener diode 31 and logic circuit 7, GND terminal (GND) connected to the source of each nMOSFET, drain 2b of output stage nMOSFET 1 and OUT terminal (OUT) connected to voltage dividing resistors 14 and 15 Is provided. The control circuit 101 has the four terminals (IN, ST, OUT, GND) described above. The depletion MOSFET 6b forms a constant current source 6a by short-circuiting the gate and the source. The constant current source 6a is a gate charge extracting circuit 6 that functions to extract the gate charge of the output stage nMOSFET 1 of the EGR during a normal off operation (normal operation).

図２の過熱検出回路９、過電流検出回路１０、ロジック回路および保護動作時ゲート電荷引き抜き回路５は、図１のｐウェル領域２０内に形成され、それぞれが一定距離離れて自己分離されている。 The overheat detection circuit 9, the overcurrent detection circuit 10, the logic circuit, and the protection operation gate charge extraction circuit 5 shown in FIG. 2 are formed in the p-well region 20 shown in FIG. 1, and are separated from each other by a certain distance. .

尚、図中の符号で１８はＩＮ端子と出力段ｎＭＯＳＦＥ１のゲート２ａを結ぶゲート配線であり、１９は断線検出ラインである。
図３は、ＥＧＲ１の出力段ｎＭＯＳＦＥＴ１ａのターンオフ動作を説明した図である。尚、符号１ａ，１ｃはＥＧＲ１，３を構成する制御回路１０１ａ，１０１ｃを形成した半導体装置１００ａ、１００ｃの出力段ｎＭＯＳＦＥＴに付した符号である。出力段ｎＭＯＳＦＥＴ１ａのゲート２ａに蓄積した電荷Ｑは、ＥＧＲ１を構成する出力段ｎＭＯＳＦＥＴ１ａのオフ時には通常動作時ゲート電荷引き抜き回路６を構成するデプレッションＭＯＳＦＥＴ６ｂを介してグランド（ＧＮＤ）側に抜けて行く経路（イ）がある。このとき、ＩＮ端子（ＩＮ）側にゲート配線１８を通って抜けて行く経路（ロ）はゲート電荷引き抜き阻止ダイオード１２で阻止される。そのため、従来に比べてゲート電荷Ｑの引き抜きは遅くなり、出力段ｎＭＯＳＦＥＴ１ａのターンオフは遅くなる。つまり、ロジック回路７と出力段ｎＭＯＳＦＥＴ１ａのゲートを結ぶゲート配線１８にゲート回路１１を構成するゲート電荷引き抜き阻止ダイオード１２を挿入することで、ＥＧＲ１の出力段ｎＭＯＳＦＥＴ１ａのターンオフをＥＧＲ３の出力段ｎＭＯＳＦＥＴ１ｃのターンオンより遅くする。これは、制御回路１０１にゲート電荷引き抜き阻止ダイオード１２を設けることで、出力段ｎＭＯＳＦＥＴ１のターンオフ時間をターンオン時間より遅くする。 In the figure, reference numeral 18 is a gate wiring connecting the IN terminal and the gate 2a of the output stage nMOSFE1, and 19 is a disconnection detection line.
FIG. 3 is a diagram for explaining the turn-off operation of the output stage nMOSFET 1a of the EGR1. Reference numerals 1a and 1c are reference numerals attached to output stage nMOSFETs of the semiconductor devices 100a and 100c in which the control circuits 101a and 101c constituting the EGRs 1 and 3 are formed. The charge Q accumulated in the gate 2a of the output stage nMOSFET 1a passes to the ground (GND) side via the depletion MOSFET 6b constituting the gate charge extraction circuit 6 during normal operation when the output stage nMOSFET 1a constituting the EGR1 is off ( There is a). At this time, the path (b) that passes through the gate wiring 18 to the IN terminal (IN) side is blocked by the gate charge extraction blocking diode 12. Therefore, the extraction of the gate charge Q is delayed as compared with the conventional case, and the turn-off of the output stage nMOSFET 1a is delayed. That is, by inserting the gate charge extraction prevention diode 12 constituting the gate circuit 11 into the gate wiring 18 connecting the logic circuit 7 and the gate of the output stage nMOSFET 1a, the turn-off of the output stage nMOSFET 1a of EGR1 is turned on of the output stage nMOSFET 1c of EGR3. Make it slower. This is because the turn-off time of the output stage nMOSFET 1 is made slower than the turn-on time by providing the gate charge extraction prevention diode 12 in the control circuit 101.

一方、過熱検出回路９や過電流検出回路１０が動作した場合には、保護動作時ゲート電荷引き抜き回路５のｎＭＯＳＦＥＴ５ａがオンして従来と同じようにゲート電荷Ｑを引き抜く。 On the other hand, when the overheat detection circuit 9 or the overcurrent detection circuit 10 operates, the nMOSFET 5a of the gate charge extraction circuit 5 is turned on during the protection operation, and the gate charge Q is extracted as in the conventional case.

図４は、ＥＧＲ３の制御回路１０１ｃのＶＩＮ３、ＶＳＴ３、ＶＯＵＴ３、ＩＯＵＴ３とＥＧＲ１の制御回路１０１ａのＶＩＮ１、ＶＳＴ１、ＶＯＵＴ１、ＩＯＵＴ１の各波形図とＩＯＵＴの全体波形図を示し、同図（ａ）は各波形図、同図（ｂ）はＩＯＵＴ３の全体波形図である。同図（ｂ）は同図（ａ）のＩＯＵＴ３波形の全体波形であり、同図（ｂ）のＡ部が同図（ａ）のＩＯＵＴ３波形である。また、ＥＧＲ３およびＥＧＲ１の構成は図６の構成と同じである。ＶＩＮ１，３は入力される入力電圧（ゲート電圧、制御電圧）、ＶＳＴ１，３はＳＴ端子の電圧、ＶＯＵＴ１，３は出力端子の電圧で出力段ｎＭＯＳＦＥＴ１ａ，１ｃのドレイン電圧、ＩＯＵＴ１，３は出力段ｎＭＯＳＦＥＴ１ａ，１ｃに流れるドレイン電流でＥＧＲ１，３のコイル９１，９３（相互インダクタンス負荷）に流れる負過電流である。 4 shows VIN3, VST3, VOUT3, IOUT3 of the EGR3 control circuit 101c, and VIN1, VST1, VOUT1, IOUT1 waveform diagrams of the EGR1 control circuit 101a and an overall waveform diagram of IOUT. FIG. Each waveform diagram, (b) in the figure, is an overall waveform diagram of IOUT3. FIG. 4B shows the entire waveform of the IOUT3 waveform in FIG. 4A, and the portion A in FIG. 2B shows the IOUT3 waveform in FIG. The configurations of EGR3 and EGR1 are the same as those in FIG. VIN1 and 3 are input voltages (gate voltage and control voltage), VST1 and 3 are ST terminal voltages, VOUT1 and 3 are output terminal voltages, drain voltages of the output stages nMOSFETs 1a and 1c, and IOUT1 and 3 are output stages. This is a negative overcurrent that flows through the coils 91 and 93 (mutual inductance loads) of the EGRs 1 and 3 due to the drain current flowing through the nMOSFETs 1a and 1c.

図５は、ＥＧＲ３の制御回路１０１ｃを形成する半導体装置１００ｃに逆電流が流れるときの経路（ニ）を説明する図である。逆電流はＥＧＲ３の出力段ｎＭＯＳＦＥＴ１ｃを構成するｎＭＯＳＦＥＴ部２のチャネル２ｄ（出力段ｎＭＯＳＦＥＴ１ｃのチャネルである）を通って流れる。 FIG. 5 is a diagram illustrating a path (d) when a reverse current flows through the semiconductor device 100c forming the control circuit 101c of the EGR3. The reverse current flows through the channel 2d of the nMOSFET portion 2 constituting the output stage nMOSFET 1c of the EGR 3 (which is the channel of the output stage nMOSFET 1c).

図４および図５において、ＥＧＲ１の出力段ｎＭＯＳＦＥＴ１ａがオンからオフに変わる時点（ＶＯＵＴ１の立ち上がり時点）では、ゲート電荷引き抜き阻止ダイオード１２を接続することによって、立ち上がりが遅くなる。つまり、出力段ｎＭＯＳＦＥＴ１ａのターンオフ時間がおそくなる。一方、ＥＧＲ３はオフからオンに移行する過程（ＶＯＵＴ３の立下り時点）は従来と同じ時点で切り替りる。この時点ではＥＧＲ１の出力段ｎＭＯＳＦＥＴ１ａはまだオフしていないので、ＥＧＲ３には逆電流（ＩＯＵＴ３の向きがＧＮＤからコイル９３側へ流れる向き）は流れず、ＥＧＲ３の出力段ｎＭＯＳＦＥＴ１ｃにはチャネル２ｄを通して小さな順電流が流れる（Ｆ１）。その状態でＥＧＲ１の出力段ｎＭＯＳＦＥＴ１ａがオフすると、相互インダクタンスの影響で、ＥＧＲ３には経路（ニ）で逆電流が流れる（Ｋ）。この逆電流はＥＧＲ３の出力段ｎＭＯＳＦＥＴ１ｃのチャネル２ｄが開いた状態で流れる。チャネル抵抗は寄生ダイオード３を通して流れる電流の経路（ホ）の抵抗およびｐウェル領域２６とｎ半導体基板２０を通して流れる電流の経路（ヘ）の抵抗より小さいため、図５に示すように、殆どはチャネル２ｄを介して経路（ニ）で流れる。そうするとｐウェル領域２６とｎ半導体基板２０を通して経路（ヘ）で流れる電流が無くなり、寄生トランジスタ３３は動作しなくなり損失が低減できる。また、ＳＴ端子（ＳＴ）の電圧はＬレベルに低下しないで正規の電圧が確保される。 4 and 5, at the time when the output stage nMOSFET 1a of EGR1 changes from ON to OFF (when VOUT1 rises), the rise is delayed by connecting the gate charge extraction preventing diode 12. That is, the turn-off time of the output stage nMOSFET 1a is slow. On the other hand, the process in which EGR3 shifts from OFF to ON (at the time when VOUT3 falls) switches at the same time as before. At this time, since the output stage nMOSFET 1a of EGR1 is not yet turned off, no reverse current flows in EGR3 (the direction in which IOUT3 flows from GND to the coil 93), and the output stage nMOSFET 1c of EGR3 is small through channel 2d. A forward current flows (F1). In this state, when the output stage nMOSFET 1a of the EGR1 is turned off, a reverse current flows through the path (d) through the EGR3 due to the mutual inductance (K). This reverse current flows with the channel 2d of the output stage nMOSFET 1c of the EGR 3 open. Since the channel resistance is smaller than the resistance of the current path (e) flowing through the parasitic diode 3 and the resistance of the current path (f) flowing through the p-well region 26 and the n semiconductor substrate 20, most of the channel resistance is shown in FIG. It flows through the route (d) through 2d. As a result, there is no current flowing in the path (f) through the p-well region 26 and the n semiconductor substrate 20, and the parasitic transistor 33 does not operate and the loss can be reduced. Further, the voltage at the ST terminal (ST) is maintained at a normal voltage without being lowered to the L level.

つまり、制御回路１０１において、ＩＮ端子（ＩＮ）と出力段ｎＭＯＳＦＥＴ１のゲート２ａを結ぶゲート配線２８にゲート回路１１の一部であるゲート電荷引き抜き阻止ダイオード１２を挿入することで、コンプリメンタリー動作にあるＥＧＲ３の出力段ｎＭＯＳＦＥＴ１ｃのターンオフ時間をＥＧＲ１の出力段ｎＭＯＳＦＥＴ１ａのターンオン時間より長くする（遅くする）。これによって、通常動作時のＳＴ端子の電圧を常時正規の電圧に維持することができる。 In other words, in the control circuit 101, the gate charge extraction prevention diode 12 which is a part of the gate circuit 11 is inserted into the gate wiring 28 connecting the IN terminal (IN) and the gate 2a of the output stage nMOSFET 1 to achieve the complementary operation. The turn-off time of the output stage nMOSFET 1c of EGR3 is made longer (slower) than the turn-on time of the output stage nMOSFET 1a of EGR1. As a result, the voltage at the ST terminal during normal operation can always be maintained at a normal voltage.

ＳＴ端子の電圧が正規の電圧を維持することで、この電圧が入力されるマイコンでの誤検出を防止することができる。 By maintaining the normal voltage at the ST terminal, it is possible to prevent erroneous detection in a microcomputer to which this voltage is input.

１，１ａ、１ｃ出力段ｎＭＯＳＦＥＴ
２ｎＭＯＳＦＥＴ部
２ａゲート
２ｂドレイン
２ｃソース
３寄生ダイオード
４ダイナミッククランプツェナーダイオード
４ａ，４ｂ，３１，３２ツェナーダイオード
５保護動作時ゲート電荷引き抜き回路
５ａｎＭＯＳＦＥＴ
６通常動作時ゲート電荷引き抜き回路
６ａ定電流源
６ｂデプレッションＭＯＳＦＥＴ
７ロジック回路
７ａ，８ａ,８ｂ横型ｎＭＯＳＦＥＴ
７ｂデプレッションＭＯＳＦＥＴ
８ＳＴ−ＭＯＳ回路
９過熱検出回路
１０過電流検出回路
１１ゲート回路
１２ゲート電荷引き抜き阻止ダイオード
１３抵抗
１７ａ〜１７ｅ抵抗
１８ゲート配線
１９断線検出ライン
２０ｎ半導体基板
２１，２３，２６ｐウェル領域
２２ｎソース領域
２４ｎカソード領域
２７ｎドレイン領域
２８ｎソース領域
３３寄生トランジスタ
ＩＮＩＮ端子
ＳＴＳＴ端子
ＯＵＴＯＵＴ端子
ＧＮＤＧＮＤ端子
１００、１００ａ〜１００ｄ半導体装置
１０１、１０１ａ〜１０１ｄ制御回路 1,1a, 1c Output stage nMOSFET
2 nMOSFET portion 2a gate 2b drain 2c source 3 parasitic diode 4 dynamic clamp Zener diode 4a, 4b, 31, 32 Zener diode 5 gate charge extraction circuit 5a for n-type protection operation 5a nMOSFET
6 Normal operation gate charge extraction circuit 6a Constant current source 6b Depletion MOSFET
7 Logic circuit 7a, 8a, 8b Horizontal nMOSFET
7b Depletion MOSFET
8 ST-MOS circuit 9 Overheat detection circuit 10 Overcurrent detection circuit 11 Gate circuit 12 Gate charge extraction prevention diode 13 Resistance 17a to 17e Resistance 18 Gate wiring 19 Disconnection detection line 20 n Semiconductor substrate 21, 23, 26 p well region 22 n Source region 24 n Cathode region 27 n Drain region 28 n Source region 33 Parasitic transistor IN IN terminal ST ST terminal OUT OUT terminal GND GND terminal 100, 100a to 100d Semiconductor device 101, 101a to 101d Control circuit

Claims

In a semiconductor device including a control circuit having an output stage switching element that controls a current flowing through a load having a mutual inductance,
A gate and a cathode of the output stage switching element are electrically connected, an anode is electrically connected to an input terminal of the control circuit, and a diode for preventing extraction of the gate charge of the output stage switching element at the time of turn-off is provided. A semiconductor device.

The semiconductor device according to claim 1, wherein the output stage switching element is a MOS device.

The MOS device includes a second conductivity type base region formed in a surface layer of a first conductivity type semiconductor substrate, a source region formed in the base region, and between the semiconductor substrate and the source region. The semiconductor device according to claim 2, wherein the semiconductor device is a MOSFET having a gate electrode formed on the surface of the base region with an insulating film interposed therebetween.

The semiconductor device according to claim 1, wherein the diode is formed of polysilicon on a semiconductor substrate via an insulating film.

The control circuit is formed in a second conductivity type well region formed in the surface layer of the first conductivity type semiconductor substrate, and the first conductivity type drain of the lateral MOSFET formed in the surface layer of the well region. 5. The semiconductor device according to claim 1, further comprising an ST terminal electrically connected to the region, wherein the ST terminal is a terminal connected to a power source through a resistor. .

6. The semiconductor device according to claim 2, further comprising a gate charge extracting circuit that extracts a gate charge of the output stage MOS device to the ground.

The semiconductor device according to claim 6, wherein the gate charge extraction circuit includes a constant current source.

The semiconductor device according to claim 7, wherein the constant current source includes a depletion n-type MOSFET in which a gate and a source are short-circuited.