JP2014033115A - Nitride semiconductor element - Google Patents
Nitride semiconductor element Download PDFInfo
- Publication number
- JP2014033115A JP2014033115A JP2012173403A JP2012173403A JP2014033115A JP 2014033115 A JP2014033115 A JP 2014033115A JP 2012173403 A JP2012173403 A JP 2012173403A JP 2012173403 A JP2012173403 A JP 2012173403A JP 2014033115 A JP2014033115 A JP 2014033115A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating film
- nitride semiconductor
- drain
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
この発明は、MIS(Metal-Insulator-Semiconductor)構造を有する窒化物半導体素子に関する。 The present invention relates to a nitride semiconductor device having a MIS (Metal-Insulator-Semiconductor) structure.
特許文献1は、チャネル層としてのp−GaN層上にアンドープGaN電子走行層を積層し、この電子走行層上にn−AlGaN層を積層してヘテロ接合を形成し、さらに、n−AlGaN層上にソース電極およびドレイン電極を形成したHEMT構造のGaN系電界効果トランジスタを開示している。ゲート電極直下において、n−AlGaN層および電子走行層が除去されていて、ゲート電極は、SiO2からなる絶縁膜を介してp−GaN層に対向している。n−AlGaN層との界面付近において電子走行層内に生じる二次元電子ガスは、ゲート電極部において分離されており、したがって、ノーマリオフ型の電界効果トランジスタとなっている。 In Patent Document 1, an undoped GaN electron transit layer is laminated on a p-GaN layer as a channel layer, an n-AlGaN layer is laminated on the electron transit layer to form a heterojunction, and an n-AlGaN layer A HEMT structure GaN-based field effect transistor having a source electrode and a drain electrode formed thereon is disclosed. Immediately below the gate electrode, the n-AlGaN layer and the electron transit layer are removed, and the gate electrode faces the p-GaN layer through an insulating film made of SiO 2 . The two-dimensional electron gas generated in the electron transit layer in the vicinity of the interface with the n-AlGaN layer is separated in the gate electrode portion, and thus is a normally-off type field effect transistor.
非特許文献1は、ゲート絶縁膜として酸化シリコン膜を用いたGaNMOSFETを開示している。このGaNMOSFETは、ヘテロ構造を有しておらず、p型またはn型のGaN層にソース電極およびドレイン電極を接合させ、それらの間にMOSゲート構造が形成されている。 Non-Patent Document 1 discloses a GaN MOSFET using a silicon oxide film as a gate insulating film. This GaN MOSFET does not have a heterostructure, and a source electrode and a drain electrode are joined to a p-type or n-type GaN layer, and a MOS gate structure is formed between them.
GaN層と酸化シリコンゲート絶縁膜との間には良好な界面を形成することができない。そのため、特許文献1および非特許文献1のいずれの構成であっても、十分なドレイン電流を得るためには、高いゲート電圧(たとえば20V)を印加する必要がある。また、特許文献1に記載されているようなHEMT構造では、閾値の制御が容易ではない。
そこで、この発明の目的は、ノーマリオフ型で低閾値でかつ閾値の制御が容易な構造の窒化物半導体素子を提供することである。
A good interface cannot be formed between the GaN layer and the silicon oxide gate insulating film. Therefore, a high gate voltage (for example, 20 V) needs to be applied in order to obtain a sufficient drain current regardless of the configurations of Patent Document 1 and Non-Patent Document 1. Further, in the HEMT structure described in Patent Document 1, it is not easy to control the threshold value.
SUMMARY OF THE INVENTION An object of the present invention is to provide a nitride semiconductor device having a normally-off type, a low threshold value, and a structure in which the threshold value can be easily controlled.
上記の目的を達成するための請求項1記載の発明は、p型窒化物半導体層と、前記p型窒化物半導体層上に間隔を開けて形成された一対のn型窒化物半導体層からなるソース層およびドレイン層と、前記ソース層およびドレイン層の間の領域において前記p型窒化物半導体層の表面に形成されたSiNからなる第1絶縁膜と、前記ソース層およびドレイン層の間の領域において前記第1絶縁膜の上に形成されたゲート電極とを含む、窒化物半導体素子である。 In order to achieve the above object, an invention according to claim 1 comprises a p-type nitride semiconductor layer and a pair of n-type nitride semiconductor layers formed on the p-type nitride semiconductor layer with a space therebetween. A first insulating film made of SiN formed on a surface of the p-type nitride semiconductor layer in a region between the source layer and the drain layer, and a region between the source layer and the drain layer; And a gate electrode formed on the first insulating film.
この構成によれば、p型窒化物半導体層上に一対のn型窒化物半導体層が形成されており、それらがソース層およびドレイン層となっている。ソース層およびドレイン層の間において、p型窒化物半導体層の表面には、SiNからなる第1絶縁層が形成されており、その第1絶縁層の上にゲート電極が形成されている。これにより、ソース層およびドレイン層の間にMISゲート構造が形成されている。SiNからなる第1絶縁層は、ゲート電極とp型窒化物半導体層との間に介在されるゲート絶縁膜として機能する。 According to this configuration, the pair of n-type nitride semiconductor layers is formed on the p-type nitride semiconductor layer, and these serve as a source layer and a drain layer. Between the source layer and the drain layer, a first insulating layer made of SiN is formed on the surface of the p-type nitride semiconductor layer, and a gate electrode is formed on the first insulating layer. Thereby, the MIS gate structure is formed between the source layer and the drain layer. The first insulating layer made of SiN functions as a gate insulating film interposed between the gate electrode and the p-type nitride semiconductor layer.
この構造により、窒化物半導体を用いて、ノーマリオフ型のnチャンネルトランジスタが実現される。すなわち、ゲート電極に閾値電圧以上の制御電圧を印加することにより、ソース層とドレイン層との間を接続するチャネルがp型窒化物半導体層の表面付近に形成される。制御電圧を取り除けば、チャネルが消失し、ソース−ドレイン間が遮断される。
閾値電圧は、p型窒化物半導体層の不純物濃度によって制御できる。これにより、閾値電圧を制御可能な構造の窒化物半導体トランジスタを実現できる。
With this structure, a normally-off n-channel transistor is realized using a nitride semiconductor. That is, by applying a control voltage equal to or higher than the threshold voltage to the gate electrode, a channel connecting the source layer and the drain layer is formed near the surface of the p-type nitride semiconductor layer. If the control voltage is removed, the channel disappears and the source-drain is interrupted.
The threshold voltage can be controlled by the impurity concentration of the p-type nitride semiconductor layer. Thereby, a nitride semiconductor transistor having a structure capable of controlling the threshold voltage can be realized.
また、ゲート絶縁膜が、SiNからなっているので、窒化物半導体層とゲート絶縁膜との間に、良好な界面を形成できる。そのため、閾値電圧を低くすることができる。
請求項2記載の発明は、前記第1絶縁膜が、前記ソース層およびドレイン層と接している、請求項1に記載の窒化物半導体素子である。この構成によれば、第1絶縁層がソース層およびドレイン層と接していることにより、ゲート電極を、ソース層からドレイン層に至る領域に配置することができる。それにより、ゲート電極に閾値電圧以上の制御電圧を印加したときに、ソース層およびドレイン層を確実に接続するチャネルを形成できる。
Further, since the gate insulating film is made of SiN, a good interface can be formed between the nitride semiconductor layer and the gate insulating film. Therefore, the threshold voltage can be lowered.
The invention according to
請求項3記載の発明は、前記p型窒化物半導体層のアクセプタ濃度が1×1015cm−3以上1×1019cm−3以下である、請求項1または2に記載の窒化物半導体素子である。この構成によれば、低閾値のトランジスタを実現できる。具体的には、閾値電圧を+1V〜+5V程度とすることができる。
アクセプタとしては、Mgが用いられてもよい。
The invention according to
Mg may be used as the acceptor.
請求項4記載の発明は、前記第1絶縁膜の直下における前記p型窒化物半導体層の表面の酸素濃度が1×1018cm−3以下である、請求項1〜3のいずれか一項に記載の窒化物半導体素子である。
この構成によれば、第1絶縁膜の直下におけるp型窒化物半導体層の表面の酸素濃度が低いので、界面準位を抑制できる。それによって、低閾値の素子を実現でき、かつ閾値電圧を正確に制御できる。酸素濃度が1×1018cm−3以下という条件は、実質的に自然酸化膜が存在していない場合に成立する。このような低酸素濃度は、p型窒化物半導体層の形成から第1絶縁膜の形成までの工程を、酸素濃度が制御された環境内で実行することによって実現できる。たとえば、窒素等の不活性ガスを充満させた環境内でp型窒化物半導体層の形成から第1絶縁膜の形成までの工程を行えばよい。また、p型窒化物半導体層の表面から自然酸化膜を除去する洗浄工程から第1絶縁膜の形成までの工程を、酸素濃度が制御された環境内(たとえば不活性ガスを充満させた環境内)で実行することによっても、p型窒化物半導体層の表面の酸素濃度を同様に低くすることができる。
According to a fourth aspect of the present invention, the oxygen concentration of the surface of the p-type nitride semiconductor layer immediately below the first insulating film is 1 × 10 18 cm −3 or less. The nitride semiconductor device described in 1.
According to this configuration, since the oxygen concentration on the surface of the p-type nitride semiconductor layer immediately below the first insulating film is low, the interface state can be suppressed. Thereby, a low threshold element can be realized, and the threshold voltage can be accurately controlled. The condition that the oxygen concentration is 1 × 10 18 cm −3 or less is established when the natural oxide film is not substantially present. Such a low oxygen concentration can be realized by executing the steps from the formation of the p-type nitride semiconductor layer to the formation of the first insulating film in an environment in which the oxygen concentration is controlled. For example, the steps from the formation of the p-type nitride semiconductor layer to the formation of the first insulating film may be performed in an environment filled with an inert gas such as nitrogen. Further, the steps from the cleaning step for removing the natural oxide film from the surface of the p-type nitride semiconductor layer to the formation of the first insulating film are performed in an environment in which the oxygen concentration is controlled (for example, in an environment filled with an inert gas). ), The oxygen concentration on the surface of the p-type nitride semiconductor layer can be similarly lowered.
請求項5記載の発明は、前記ソース層に接するソース電極と、前記ドレイン層に接するドレイン電極と、前記第1絶縁膜と前記ソース電極との間、および前記第1絶縁膜と前記ドレイン電極との間に介在するように形成された第2絶縁膜とをさらに含む、請求項1〜4のいずれか一項に記載の窒化物半導体素子である。
この構成によれば、第1絶縁膜とソース電極およびドレイン電極との間に第2絶縁膜が設けられている。第2絶縁膜は、ソース層およびドレイン層を確実に覆う領域にまで形成できる。そのため、ゲート電極は、ソース層およびドレイン層と確実にオーバーラップする領域にまで延ばすことができ、かつ、ソース電極およびドレイン電極はチャネル領域(p型窒化物半導体層においてチャネルが形成される領域)から離れた位置でソース層およびドレイン層にそれぞれ接合できる。これにより、ゲート電極に閾値電圧以上の制御電圧を印加することによって、ソース層およびドレイン層を接続するチャネルを確実に形成できる。
According to a fifth aspect of the present invention, the source electrode in contact with the source layer, the drain electrode in contact with the drain layer, the first insulating film and the source electrode, and the first insulating film and the drain electrode The nitride semiconductor device according to claim 1, further comprising a second insulating film formed so as to be interposed between the first and second insulating films.
According to this configuration, the second insulating film is provided between the first insulating film and the source and drain electrodes. The second insulating film can be formed up to a region that reliably covers the source layer and the drain layer. Therefore, the gate electrode can be extended to a region that surely overlaps with the source layer and the drain layer, and the source electrode and the drain electrode are channel regions (regions in which a channel is formed in the p-type nitride semiconductor layer). It can be joined to the source layer and the drain layer at positions away from each other. Thus, a channel connecting the source layer and the drain layer can be reliably formed by applying a control voltage equal to or higher than the threshold voltage to the gate electrode.
請求項6記載の発明は、前記第2絶縁膜が、前記第1絶縁膜と前記ゲート電極との間に介在するように形成されている、請求項5に記載の窒化物半導体素子である。また、請求項7記載の発明は、前記第1絶縁膜と前記ゲート電極との間に介在するように形成された第2絶縁膜をさらに含む、請求項1〜4のいずれか一項に記載の窒化物半導体素子である。このように、第1絶縁膜および第2絶縁膜を含む積層絶縁膜によりゲート絶縁膜を構成することもできる。
A sixth aspect of the present invention is the nitride semiconductor device according to the fifth aspect, wherein the second insulating film is formed so as to be interposed between the first insulating film and the gate electrode. The invention according to
請求項8記載の発明は、前記第1絶縁膜と前記ゲート電極との間における前記第2絶縁膜の膜厚が、それ以外の部分の前記第2絶縁膜の膜厚以下である、請求項6または7に記載の窒化物半導体素子である。この構成によれば、ゲート電極直下では第2絶縁膜の膜厚が小さく、ゲート電極直下以外では第2絶縁膜の膜厚が大きい。それによって、小さいゲート電圧により、大電流を制御可能となる。その一方で、第2絶縁膜の厚膜部分によって、高耐圧化、低寄生容量化が期待できる。 According to an eighth aspect of the present invention, the film thickness of the second insulating film between the first insulating film and the gate electrode is equal to or smaller than the film thickness of the second insulating film in other portions. 6. The nitride semiconductor device according to 6 or 7. According to this configuration, the thickness of the second insulating film is small immediately under the gate electrode, and the thickness of the second insulating film is large except under the gate electrode. Thereby, a large current can be controlled by a small gate voltage. On the other hand, high breakdown voltage and low parasitic capacitance can be expected due to the thick film portion of the second insulating film.
請求項9記載の発明は、前記ソース層に接するソース電極と、前記ドレイン層に接するドレイン電極とを含み、前記ゲート電極と前記ソース電極との距離が、前記ゲート電極と前記ドレイン電極との間の距離よりも短い、請求項1〜8のいずれか一項に記載の窒化物半導体素子である。この構成により、ゲート電極のドレイン側端部に高電界域が生じることを抑制できるので、ゲート−ドレイン間耐圧を向上できる。
The invention according to
請求項10記載の発明は、前記ソース層およびドレイン層が、前記p型窒化物半導体層の表面からn型不純物を導入して形成されたn型拡散層である、請求項1〜9のいずれか一項に記載の窒化物半導体素子である。この構成により、p型窒化物半導体層の表面からn型不純物を導入する簡単な工程で、ノーマリオフ型および低閾値で、しかも閾値電圧を高精度に制御可能な窒化物半導体デバイスを実現できる。 The invention according to claim 10 is any one of claims 1 to 9, wherein the source layer and the drain layer are n-type diffusion layers formed by introducing an n-type impurity from the surface of the p-type nitride semiconductor layer. The nitride semiconductor device according to claim 1. With this configuration, it is possible to realize a normally-off type nitride semiconductor device that can control the threshold voltage with high accuracy with a simple process of introducing an n-type impurity from the surface of the p-type nitride semiconductor layer with a low threshold.
請求項11記載の発明は、前記ソース層およびドレイン層が、前記p型窒化物半導体層の表面にn型窒化物半導体層をエピタキシャル成長させたエピタキシャル成長層である、請求項1〜9のいずれか一項に記載の窒化物半導体素子である。この構成によっても、ノーマリオフ型および低閾値で、しかも閾値電圧を高精度に制御可能な窒化物半導体デバイスを実現できる。 According to an eleventh aspect of the present invention, the source layer and the drain layer are epitaxially grown layers obtained by epitaxially growing an n-type nitride semiconductor layer on the surface of the p-type nitride semiconductor layer. The nitride semiconductor device according to item. Also with this configuration, it is possible to realize a normally-off type nitride semiconductor device that has a low threshold and can control the threshold voltage with high accuracy.
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、この発明の第1の実施形態に係る窒化物半導体素子の構成を説明するための断面図である。
窒化物半導体素子1は、下地基板としてのシリコン基板2と、シリコン基板2の表面に形成されたバッファ層3と、バッファ層3上にエピタキシャル成長されたp型窒化物半導体層4とを含む。p型窒化物半導体層4は、たとえば、p型GaNからなる。p型窒化物半導体層4の表層部には、間隔を開けて形成された一対のn型窒化物半導体層からなるソース層5およびドレイン層6が形成されている。ソース層5およびドレイン層6は、この実施形態では、n型GaNからなる。これらのソース層5およびドレイン層6の間のp型窒化物半導体層4は、チャネル領域7を提供している。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a cross-sectional view for explaining the structure of a nitride semiconductor device according to the first embodiment of the present invention.
The nitride semiconductor device 1 includes a
ソース層5およびドレイン層6は、p型窒化物半導体層4にn型不純物(たとえばSi)をイオン注入によって導入して形成されており、窒化物半導体層4の表面と面一に連なる表面を有している。ソース層5およびドレイン層6は、それらの表面付近において不純物濃度が最大となり、表面から深い位置ほど低くなる不純物濃度プロファイルを有している。
The
たとえば、p型窒化物半導体層4は、エピタキシャル成長時のp型不純物(アクセプタ。たとえばMg)の添加量を制御することによって、そのアクセプタ濃度が1×1015cm−3以上1×1019cm−3以下とされていてもよい。また、p型窒化物半導体層4の層厚は1μm程度であってもよい。また、ソース層5およびドレイン層6の層厚は、50nm以下であってもよい。このようにソース層5およびドレイン層6の層厚を小さくすることによって、表面の不純物濃度を高くすることができる。
For example, the p-type
p型窒化物半導体層4において、ソース層5およびドレイン層6の間の表層部は、ソース層5およびドレイン層6の間を電気的に接続するチャネルが形成されるチャネル領域7である。
p型窒化物半導体層4の表面には、チャネル領域7を覆うように第1絶縁膜11が形成されている。第1絶縁膜11は、SiNからなっている。第1絶縁膜11は、チャネル領域7からソース層5およびドレイン層6へとはみ出して形成されており、ソース層5およびドレイン層6において、チャネル領域7に隣接する一部の領域の表面に接し、それらの領域の表面を覆っている。第1絶縁膜11の直下におけるp型窒化物半導体層4の表面の酸素濃度は、1×1018cm−3以下であり、ここには、実質的に自然酸化膜が存在していない。第1絶縁膜11の厚さは、30nm程度であってもよい。
In the p-type
A first insulating
第1絶縁膜11を覆うように、第2絶縁膜12が形成されている。第2絶縁膜12は、第1絶縁膜11を覆い、さらに、第1絶縁膜11外の領域にまで延びて、ソース層5およびドレイン層6の表面に接している。第2絶縁膜12には、ソース層5およびドレイン層6の直上に、ソースコンタクト孔8およびドレインコンタクト孔9がそれぞれ形成されている。ソースコンタクト孔8にはソース電極15が埋め込まれており、このソース電極15はソース層5にオーミック接触している。同様に、ドレインコンタクト孔9にはドレイン電極16が埋め込まれており、このドレイン電極16はドレイン層6にオーミック接触している。第2絶縁膜12は、第1絶縁膜11とソース電極15との間に介在され、かつ第1絶縁膜11とドレイン電極16との間に介在されている。
A second insulating
第2絶縁膜12は、第1絶縁膜11上に形成された薄膜部12aと、それ以外の領域に形成された厚膜部12bとを有している。厚膜部12bは、p型窒化物半導体層4、ソース層5およびドレイン層6の表面(すなわち、窒化物半導体層の表面)に接し、それらの表面を保護している。第2絶縁膜12は、たとえば、SiN、SiO2、Al2O3、HfOなどの絶縁材料からなっている。薄膜部12aの厚さは20nm程度、厚膜部12bの厚さは200nm程度であってもよい。
The second insulating
チャネル領域7の上方には、ゲート電極17が配置されている。ゲート電極17は、第1絶縁膜11および第2絶縁膜の薄膜部12aを挟んで、チャネル領域7に対向している。すなわち、第1絶縁膜11および第2絶縁膜の薄膜部12aは、ゲート絶縁膜として機能している。ゲート電極17は、チャネル領域7からソース層5およびドレイン層6の上方の領域にまではみ出し、ソース層5およびドレイン層6とそれぞれオーバーラップしたオーバーラップ領域35,36を有している。オーバーラップ領域35,36において、チャネル領域7に近い各部分領域35a,36aでは、ゲート電極17は、第1および第2絶縁膜11,12を介してソース層5およびドレイン層6に対向している。チャネル領域7から比較的遠い各部分領域35b,36bでは、ゲート電極17は、第2絶縁膜12のみを介してソース層5およびドレイン層6に対向している。ゲート電極17は、たとえば、p型窒化物半導体層4側から順にNi層およびAu層を積層した積層金属膜からなっていてもよい。
A
窒化物半導体素子1は、さらに、ゲート電極17を覆う層間絶縁膜20を有している。層間絶縁膜20および第2絶縁膜12を貫通するように、コンタクト孔18,19が形成されている。これらのコンタクト孔18,19は、ソース電極15およびドレイン電極16を露出させるように形成されている。コンタクト孔18,19には、ソース配線25およびドレイン配線26がそれぞれ入り込み、ソース電極15およびドレイン電極16にそれぞれ接続されている。ソース配線25およびドレイン配線26は、層間絶縁膜20上で引き回されている。層間絶縁膜20は、SiN、SiO2、Al2O3、HfOなどの絶縁材料からなっている。
The nitride semiconductor device 1 further includes an
ソース電極15およびドレイン電極16は、たとえば、p型窒化物半導体層4の表面から順にTi層およびAl層を積層した積層金属膜からなっていてもよいし、Ti層、Al層、Ni層およびAu層を順に積層した積層金属膜からなっていてもよい。ソース配線25および.ドレイン配線26は、たとえば、Alからなっていてもよい。
図2は、窒化物半導体素子1の構成を説明するための図解的な平面図であり、ソース配線25およびドレイン配線26などの配置を示している。図1は、図2の切断面線I−Iにおける断面に対応している。
The
FIG. 2 is a schematic plan view for explaining the configuration of the nitride semiconductor device 1, and shows the arrangement of the
p型窒化物半導体層4には、複数のソース層5およびドレイン層6が所定方向に沿って交互に配列されて形成されており、各隣接する対のソース層5およびドレイン層6の間にゲート電極17が配置されている。ソース層5およびドレイン層6の上にソース電極15およびドレイン電極16がそれぞれ配置されている。ゲート電極17は、隣接するソース電極15およびドレイン電極16の間において、ソース電極15までの距離よりもドレイン電極16までの距離が長くなるように、ソース電極15寄りに配置されている。
In the p-type
複数のゲート電極17は、ゲート配線27によって共通に接続されている。複数のソース電極15は、ソース配線25に共通に接続されている。複数のドレイン電極16は、ドレイン配線26によって共通に接続されている。ゲート配線27は、ゲート電極17と同じレイヤに配置されており、ソース配線25およびドレイン配線26は、層間絶縁膜20を挟んで、ゲート配線27よりも上のレイヤに配置されている。
The plurality of
図3A〜図3Fは、窒化物半導体素子1の製造工程例を説明するための断面図である。
図3Aに示すように、シリコン基板2上にバッファ層3およびp型窒化物半導体層4がエピタキシャル成長させられる。p型窒化物半導体層4のエピタキシャル成長の際には、アクセプタ(p型不純物)として、たとえばMgが添加される。その添加量の制御によって、1×1015cm−3以上1×1019cm−3以下のアクセプタ濃度を有するp型窒化物半導体層4がエピタキシャル成長させられる。
3A to 3F are cross-sectional views for explaining an example of a manufacturing process of the nitride semiconductor device 1.
As shown in FIG. 3A, the
次に、図3Bに示すように、p型窒化物半導体層4の表面にSiNからなる第1絶縁膜11が形成される。第1絶縁膜11の形成は、たとえば、熱CVD(化学的気相成長)法によって行われる。原料ガスとしては、シラン、アンモニア、水素、窒素等が用いられてもよい。p型窒化物半導体層4の形成から第1絶縁膜11の形成までの各工程は、酸素濃度が制御された雰囲気中、たとえば窒素等の不活性ガスが充満した環境中で行われることが好ましい。あるいは、p型窒化物半導体層4の表面の自然酸化膜を除去する洗浄工程から第1絶縁膜11の形成までの各工程が、酸素濃度が制御された雰囲気中、たとえば窒素等の不活性ガスが充満した環境中で行われてもよい。これにより、第1絶縁膜11と接するp型窒化物半導体層4の表面における酸素濃度は、1×1018cm−3以下となり、p型窒化物半導体層4の表面には自然酸化膜が実質的に存在しない状態となる。
Next, as shown in FIG. 3B, a first insulating
次いで、図3Cに示すように、第1絶縁膜11が選択エッチングされ、ソース層5およびドレイン層6を形成すべき領域に開口11a,11bが形成される。さらに、図3Dに示すように、フォトリソグラフィによって、チャネル領域7に対応する領域にレジストマスク30が形成される。このレジストマスク30をマスクとしたイオン注入により、p型窒化物半導体層4にn型不純物(たとえばSi)が導入される。その後、注入されたイオンを活性化するためのアニール(熱処理)を行うことにより、図3Dに示すように、ソース層5およびドレイン層6が形成される。
Next, as shown in FIG. 3C, the first insulating
レジストマスク30は、開口11a,11bからやや後退した位置に端縁を有している。そのため、第1絶縁膜11の周縁部には、この第1絶縁膜11を通過してp型窒化物半導体層4に不純物イオンが注入される。そのため、第1絶縁膜11の周縁部は、ソース層5およびドレイン層6の周縁部と重なり合うことになる。
次いで、図3Eに示すように、スパッタリングおよび選択エッチングによって、ソース電極15およびドレイン電極16が、ソース層5およびドレイン層6にそれぞれ接合するように形成される。このとき、第1絶縁膜11の開口11a,11bの縁とソース電極15およびドレイン電極16の縁との間には、それぞれ間隔が確保される。
The resist
Next, as shown in FIG. 3E, the
次に、図3Fに示すように、全面に第2絶縁膜12が形成される。ソース電極15およびドレイン電極16が先に形成されているので、結果として、第2絶縁膜12には、ソースコンタクト孔8およびドレインコンタクト孔9が形成されることになる。そして、第2絶縁膜12上に、ゲート電極17が、たとえばめっき法によって形成される。
その後は、図1に示すように、たとえばSiN、SiO2等からなる層間絶縁膜20が形成され、層間絶縁膜20および第2絶縁膜12を貫通するにコンタクト孔18,19が形成される。そして、ソース配線25およびドレイン配線26がたとえばめっき法および選択エッチングによって形成されると、図1に示す構造が得られる。
Next, as shown in FIG. 3F, the second insulating
Thereafter, as shown in FIG. 1, an
以上のように、この実施形態によれば、p型窒化物半導体層4上に一対のn型窒化物半導体層が形成されており、それらがソース層5およびドレイン層6となっている。ソース層5およびドレイン層6の間のp型窒化物半導体層4は、チャネル領域7となっている。チャネル領域7の表面には、SiNからなる第1絶縁膜11が形成されており、その第1絶縁膜11が第2絶縁膜12で覆われている。そして、第1および第2絶縁膜11,12の上にゲート電極17が形成されている。これにより、ソース層5およびドレイン層6の間にMISゲート構造が形成されている。第1および第2絶縁膜11,12は、ゲート電極17とチャネル領域7との間に介在されるゲート絶縁膜として機能する。
As described above, according to this embodiment, a pair of n-type nitride semiconductor layers are formed on the p-type
この構造により、窒化物半導体を用いて、ノーマリオフ型のnチャンネルMISFETが実現される。すなわち、ゲート電極17に閾値電圧以上の制御電圧を印加することにより、ソース層5とドレイン層6との間を接続するチャネルがチャネル領域7の表面付近に形成される。制御電圧を取り除けば、チャネルが消失し、ソース−ドレイン間が遮断される。
With this structure, a normally-off n-channel MISFET is realized using a nitride semiconductor. That is, by applying a control voltage equal to or higher than the threshold voltage to the
なお、n型窒化物半導体層にp型ソース層およびp型ソース層を形成してpチャンネル型MISFETを構成することが考えられるかもしれないが、この構造では、ゲートに電圧を印加しない状態でソース−ドレイン間が導通してしまうので、ノーマリオフ型にならない。
閾値電圧は、p型窒化物半導体層4の不純物濃度(アクセプタ濃度)によって制御できる。これにより、閾値電圧を制御可能な構造の窒化物半導体トランジスタを実現できる。より具体的には、p型窒化物半導体層4のアクセプタ濃度を1×1015cm−3以上1×1019cm−3以下とすることにより、閾値電圧を+1V〜+5V程度とすることができる。
Although it may be considered to form a p-channel MISFET by forming a p-type source layer and a p-type source layer in an n-type nitride semiconductor layer, in this structure, no voltage is applied to the gate. Since the source-drain is electrically connected, the normally-off type is not obtained.
The threshold voltage can be controlled by the impurity concentration (acceptor concentration) of the p-type
また、ゲート絶縁膜が、p型窒化物半導体層4に接する第1絶縁膜11を有し、この第1絶縁膜11がSiNからなっているので、p型窒化物半導体層4とゲート絶縁膜との間に、良好な界面を形成できる。そのため、閾値電圧を低くすることができる。しかも、この実施形態では、第1絶縁膜11の直下のチャネル領域7の表面の酸素濃度が1×1018cm−3以下である。これにより、界面準位を抑制でき、それによって、低閾値の素子を実現できるうえに、閾値電圧を正確に制御できる。
Further, since the gate insulating film has the first insulating
また、この実施形態では、第1絶縁膜11が、ソース層5およびドレイン層6と接しているので、ゲート電極17は、ソース層5からドレイン層6とOバッテリラップするオーバーラップ領域35,36を有することができる。それにより、ゲート電極17に閾値電圧以上の制御電圧を印加したときに、ソース層5およびドレイン層6を確実に接続するチャネルを形成できる。さらに、この実施形態では、第2絶縁膜12が、第1絶縁膜11とソース電極15およびドレイン電極16との間に入り込み、ソース層5およびドレイン層6を覆っている。そのため、ソース層5およびドレイン層6と確実にオーバーラップする領域にまで延ばしてゲート電極17を形成することができ、かつ、ソース電極15およびドレイン電極16はチャネル領域7から離れた位置でソース層5およびドレイン層6にそれぞれ接合できる。これにより、ゲート電極17に閾値電圧以上の制御電圧を印加することによって、ソース層5およびドレイン層6を接続するチャネルを確実に形成できる。
In this embodiment, since the first insulating
また、この実施形態では、第2絶縁膜12は、第1絶縁膜11とともにゲート絶縁膜を構成しており、第1絶縁膜11とゲート電極17との間に薄膜部12aを有し、窒化物半導体層の表面に接する部分に厚膜部12bを有している。これにより、ゲート電極17からの電界がチャネル領域7に伝わりやすくなり、その一方で、厚膜部12bによって素子表面を確実に保護できる。
In this embodiment, the second insulating
また、この実施形態では、ゲート電極17とソース電極15との距離が、ゲート電極17とドレイン電極16との間の距離よりも短い。これにより、ゲート電極17のドレイン側端部に高電界域が生じることを抑制できるので、ゲート−ドレイン間耐圧を向上できる。
さらにまた、この実施形態では、ソース層5およびドレイン層6が、p型窒化物半導体層4の表面からn型不純物を導入して形成されたn型拡散層からなっている。そのため、p型窒化物半導体層4の表面からn型不純物を導入する簡単な工程で、ノーマリオフ型および低閾値で、しかも閾値電圧を高精度に制御可能な窒化物半導体素子1を作製できる。
In this embodiment, the distance between the
Furthermore, in this embodiment, the
図4は、この発明の第2の実施形態に係る窒化物半導体素子の構成を説明するための断面図である。
窒化物半導体素子51は、下地基板としてのシリコン基板52と、シリコン基板52の表面に形成されたバッファ層53と、バッファ層53上にエピタキシャル成長されたp型窒化物半導体層54とを含む。p型窒化物半導体層54は、たとえば、p型GaNからなる。p型窒化物半導体層54の表層部には、間隔を開けて一対の凹部63,64が形成されている。そして、凹部63,64の間のp型窒化物半導体層54が、チャネル領域57を提供している。
FIG. 4 is a cross-sectional view for explaining the structure of a nitride semiconductor device according to the second embodiment of the present invention.
凹部63,64の底面から、一対のn型窒化物半導体層からなるソース層55およびドレイン層56がエピタキシャル成長させられている。ソース層55およびドレイン層56は、n型不純物(たとえばSi)を添加しながらn型窒化物半導体をエピタキシャル成長させて形成されている。ソース層55およびドレイン層56は、この実施形態では、n型GaNからなる。この実施形態では、ソース層55およびドレイン層56は、p型窒化物半導体層54の表面よりも突出した表面を有している。ソース層55およびドレイン層56は、深さ方向に関して一様な不純物濃度プロファイルを有している。
A
たとえば、p型窒化物半導体層54は、エピタキシャル成長時のp型不純物(アクセプタ。たとえばMg)の添加量を制御することによって、そのアクセプタ濃度が1×1015cm−3以上1×1019cm−3以下とされていてもよい。また、p型窒化物半導体層54の層厚は1μm程度であってもよい。また、ソース層55およびドレイン層56の層厚は、50nm程度であってもよい。
For example, the p-type
p型窒化物半導体層54の表面には、チャネル領域57を覆うように第1絶縁膜61が形成されている。第1絶縁膜61は、SiNからなっている。第1絶縁膜61は、この実施形態では、ソース層55およびドレイン層56の間に形成されており、ソース層55およびドレイン層56の表面よりも低い表面を有している。第1絶縁膜61の直下におけるp型窒化物半導体層54(チャネル領域57)の表面の酸素濃度は、1×1018cm−3以下であり、ここには、実質的に自然酸化膜が存在していない。第1絶縁膜61の厚さは、30nm程度であってもよい。
A first insulating
第1絶縁膜61を覆うように、第2絶縁膜62が形成されている。第2絶縁膜62は、第1絶縁膜61を覆い、さらに、第1絶縁膜61外の領域にまで延びて、ソース層55およびドレイン層56の表面に接している。第2絶縁膜62には、ソース層55およびドレイン層56の直上に、ソースコンタクト孔58およびドレインコンタクト孔59がそれぞれ形成されている。ソースコンタクト孔58にはソース電極65が埋め込まれており、ソース電極65はソース層55にオーミック接触している。同様に、ドレインコンタクト孔59にはドレイン電極66が埋め込まれており、ドレイン電極66はドレイン層56にオーミック接触している。第2絶縁膜62は、第1絶縁膜61とソース電極65との間に介在され、かつ第1絶縁膜61とドレイン電極66との間に介在されている。
A second insulating
第2絶縁膜62は、たとえば、SiN、SiO2、Al2O3、HfOなどの絶縁材料からなっている。第2絶縁膜62の厚さは200nm程度であってもよい。
チャネル領域57の上方には、ゲート電極67が配置されている。ゲート電極67は、第1絶縁膜61および第2絶縁膜62を挟んで、チャネル領域57に対向している。すなわち、第1絶縁膜61および第2絶縁膜62は、ゲート絶縁膜として機能している。ゲート電極67は、チャネル領域57からソース層55およびドレイン層56の上方の領域にまではみ出し、ソース層55およびドレイン層56とそれぞれオーバーラップしたオーバーラップ領域85,86を有している。このオーバーラップ領域85,86において、ゲート電極67は、第2絶縁膜62を介してソース層55およびドレイン層56に対向している。ゲート電極67は、たとえば、p型窒化物半導体層4側から順にNi層およびAu層を積層した積層金属膜からなっていてもよい。
The second insulating
A
窒化物半導体素子51は、さらに、ゲート電極67を覆う層間絶縁膜70を有している。層間絶縁膜70および第2絶縁膜62を貫通するように、コンタクト孔68,69が形成されている。これらのコンタクト孔68,69は、ソース電極65およびドレイン電極66を露出させるように形成されている。コンタクト孔68,69には、ソース配線75およびドレイン配線76がそれぞれ入り込み、ソース電極65およびドレイン電極66にそれぞれ接続されている。ソース配線75およびドレイン配線76は、層間絶縁膜70上で引き回されている。層間絶縁膜70は、SiN、SiO2、Al2O3、HfOなどの絶縁材料からなっている。
The
ソース電極65およびドレイン電極66は、たとえば、p型窒化物半導体層54の表面から順にTi層およびAl層を積層した積層金属膜からなっていてもよいし、Ti層、Al層、Ni層およびAu層を順に積層した積層金属膜からなっていてもよい。ソース配線75および.ドレイン配線76は、たとえば、Alからなっていてもよい。
ソース電極65、ドレイン電極66、ゲート電極67、ソース配線75、ドレイン配線76、およびゲート配線の平面レイアウトは、前述の第1の実施形態の場合と同様であってもよい。
The
The planar layout of the
図5A〜図5Fは、窒化物半導体素子51の製造工程例を説明するための断面図である。
図5Aに示すように、シリコン基板52上にバッファ層53およびp型窒化物半導体層54がエピタキシャル成長させられる。p型窒化物半導体層54のエピタキシャル成長の際には、アクセプタ(p型不純物)として、たとえばMgが添加される。その添加量の制御によって、1×1015cm−3以上1×1019cm−3以下のアクセプタ濃度を有するp型窒化物半導体層4がエピタキシャル成長させられる。
5A to 5F are cross-sectional views for explaining an example of a manufacturing process of the
As shown in FIG. 5A, the
次に、図5Bに示すように、p型窒化物半導体層54の表面にSiNからなる第1絶縁膜61が形成される。第1絶縁膜61の形成は、たとえば、熱CVD(化学的気相成長)法によって行われる。原料ガスとしては、シラン、アンモニア、水素、窒素等が用いられてもよい。p型窒化物半導体層4の形成から第1絶縁膜61の形成までの各工程は、酸素濃度が制御された雰囲気中、たとえば窒素等の不活性ガスが充満した環境中で行われることが好ましい。あるいは、p型窒化物半導体層54の表面の自然酸化膜を除去する洗浄工程から第1絶縁膜61の形成までの各工程が、酸素濃度が制御された雰囲気中、たとえば窒素等の不活性ガスが充満した環境中で行われてもよい。これにより、第1絶縁膜61と接するp型窒化物半導体層54の表面における酸素濃度は、1×1018cm−3以下となり、p型窒化物半導体層54の表面には自然酸化膜が実質的に存在しない状態となる。
Next, as shown in FIG. 5B, a first insulating
次いで、図5Cに示すように、第1絶縁膜61の上に、フォトリソグラフィによって、レジストマスク80が形成される。レジストマスク80は、凹部63,64に対応する領域を露出するパターンに形成される。レジストマスク80をマスクとして第1絶縁膜61がエッチングされ、さらにp型窒化物半導体層54の表層部分がエッチングされる。これにより、p型窒化物半導体層54に凹部63,64が形成され、その間に、チャネル領域57が形成される。
Next, as illustrated in FIG. 5C, a resist
次いで、図5Dに示すように、凹部63,64の表面から窒化物半導体がエピタキシャル成長させられる。その際、n型不純物(たとえばSi)を添加することにより、n型窒化物半導体層からなるソース層55およびドレイン層56が凹部63,64にエピタキシャル成長する。このエピタキシャル成長は、ソース層55およびドレイン層56の表面が第1絶縁膜61の表面よりも高くなるまで続けられる。
Next, as shown in FIG. 5D, a nitride semiconductor is epitaxially grown from the surfaces of the
次いで、図5Eに示すように、スパッタリングおよび選択エッチングによって、ソース電極65およびドレイン電極66が、ソース層55およびドレイン層56にそれぞれ接合するように形成される。このとき、第1絶縁膜61の縁とソース電極65およびドレイン電極66の縁との間には、それぞれ間隔が確保される。
次に、図5Fに示すように、全面に第2絶縁膜62が形成される。ソース電極65およびドレイン電極66が先に形成されているので、結果として、第2絶縁膜62には、ソースコンタクト孔58およびドレインコンタクト孔59が形成されることになる。そして、第2絶縁膜62上に、ゲート電極67が、たとえばめっき法によって形成される。
Next, as shown in FIG. 5E, the
Next, as shown in FIG. 5F, a second insulating
その後は、図4に示すように、たとえばSiN、SiO2等からなる層間絶縁膜70が形成され、層間絶縁膜70および第2絶縁膜62を貫通するコンタクト孔68,69が形成される。そして、ソース配線75およびドレイン配線76がたとえばめっき法および選択エッチングによって形成されると、図4に示す構造が得られる。
この第2の実施形態においても、第1の実施形態と同様の効果が得られ、ノーマリオフ型および低閾値で、しかも閾値電圧を高精度に制御可能な窒化物半導体素子1を提供できる。
Thereafter, as shown in FIG. 4, an
Also in the second embodiment, the same effect as that of the first embodiment can be obtained, and it is possible to provide the nitride semiconductor device 1 that is normally-off type, has a low threshold, and can control the threshold voltage with high accuracy.
以上、この発明の実施形態について説明してきたが、この発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、第1絶縁膜および第2絶縁膜を積層したゲート絶縁膜を例示したが、ゲート電極17,67の直下には第2絶縁膜を配置せずに、第1絶縁膜だけでゲート絶縁膜を構成してもよい。また、前述の第2の実施形態では、ソース層55およびドレイン層56がp型窒化物半導体層54の表面から突出しているが、ソース層55およびドレイン層56の表面がp型窒化物半導体層54の表面にチャネル領域57の表面)と面一であってもよいし、それらの表面がチャネル領域57よりも低くてもよい。これらの場合には、第1絶縁膜61は、チャネル領域57の表面を覆うだけでなく、ソース層55およびドレイン層56のチャネル領域57に隣接する領域にまで延びて形成されていてもよい。
As mentioned above, although embodiment of this invention was described, this invention can also be implemented with another form. For example, in the above-described embodiment, the gate insulating film in which the first insulating film and the second insulating film are stacked is illustrated. However, the first insulating film is not disposed immediately below the
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 In addition, various design changes can be made within the scope of matters described in the claims.
1 窒化物半導体素子
2 シリコン基板
3 バッファ層
4 p型窒化物半導体層
5 ソース層
6 ドレイン層
7 チャネル領域
8 ソースコンタクト孔
9 ドレインコンタクト孔
11 第1絶縁膜
12 第2絶縁膜
12a 薄膜部
12b 厚膜部
15 ソース電極
16 ドレイン電極
17 ゲート電極
18 コンタクト孔
19 コンタクト孔
20 層間絶縁膜
25 ソース配線
26 ドレイン配線
27 ゲート配線
35 オーバーラップ領域
36 オーバーラップ領域
51 窒化物半導体素子
52 シリコン基板
53 バッファ層
54 p型窒化物半導体層
55 ソース層
56 ドレイン層
57 チャネル領域
58 ソースコンタクト孔
59 ドレインコンタクト孔
61 第1絶縁膜
62 第2絶縁膜
63 凹部
64 凹部
65 ソース電極
66 ドレイン電極
67 ゲート電極
68 コンタクト孔
69 コンタクト孔
70 層間絶縁膜
75 ソース配線
76 ドレイン配線
85 オーバーラップ領域
86 オーバーラップ領域
DESCRIPTION OF SYMBOLS 1
Claims (11)
前記p型窒化物半導体層上に間隔を開けて形成された一対のn型窒化物半導体層からなるソース層およびドレイン層と、
前記ソース層およびドレイン層の間の領域において前記p型窒化物半導体層の表面に形成されたSiNからなる第1絶縁膜と、
前記ソース層およびドレイン層の間の領域において前記第1絶縁膜の上に形成されたゲート電極とを含む、窒化物半導体素子。 a p-type nitride semiconductor layer;
A source layer and a drain layer made of a pair of n-type nitride semiconductor layers formed on the p-type nitride semiconductor layer at intervals,
A first insulating film made of SiN formed on a surface of the p-type nitride semiconductor layer in a region between the source layer and the drain layer;
A nitride semiconductor device including a gate electrode formed on the first insulating film in a region between the source layer and the drain layer.
前記ドレイン層に接するドレイン電極と、
前記第1絶縁膜と前記ソース電極との間、および前記第1絶縁膜と前記ドレイン電極との間に介在するように形成された第2絶縁膜とをさらに含む、請求項1〜4のいずれか一項に記載の窒化物半導体素子。 A source electrode in contact with the source layer;
A drain electrode in contact with the drain layer;
5. The apparatus according to claim 1, further comprising a second insulating film formed so as to be interposed between the first insulating film and the source electrode and between the first insulating film and the drain electrode. The nitride semiconductor device according to claim 1.
前記ドレイン層に接するドレイン電極とを含み、
前記ゲート電極と前記ソース電極との距離が、前記ゲート電極と前記ドレイン電極との間の距離よりも短い、請求項1〜8のいずれか一項に記載の窒化物半導体素子。 A source electrode in contact with the source layer;
A drain electrode in contact with the drain layer,
The nitride semiconductor device according to any one of claims 1 to 8, wherein a distance between the gate electrode and the source electrode is shorter than a distance between the gate electrode and the drain electrode.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012173403A JP6150322B2 (en) | 2012-08-03 | 2012-08-03 | Nitride semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012173403A JP6150322B2 (en) | 2012-08-03 | 2012-08-03 | Nitride semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014033115A true JP2014033115A (en) | 2014-02-20 |
JP6150322B2 JP6150322B2 (en) | 2017-06-21 |
Family
ID=50282700
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012173403A Active JP6150322B2 (en) | 2012-08-03 | 2012-08-03 | Nitride semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6150322B2 (en) |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11501463A (en) * | 1995-12-28 | 1999-02-02 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | Method of manufacturing high voltage semiconductor device using GaN-AlN as base material and manufactured semiconductor device |
JP2003133432A (en) * | 2001-10-25 | 2003-05-09 | Toshiba Corp | Semiconductor device and manufacturing method thereof |
JP2007335677A (en) * | 2006-06-15 | 2007-12-27 | Furukawa Electric Co Ltd:The | Normally-off field-effect transistor using group iii nitride semiconductor and its manufacturing method |
WO2008041277A1 (en) * | 2006-09-29 | 2008-04-10 | Fujitsu Limited | Compound semiconductor device and process for producing the same |
JP2008103408A (en) * | 2006-10-17 | 2008-05-01 | Furukawa Electric Co Ltd:The | Nitride compound semiconductor transistor and manufacturing method thereof |
JP2008130903A (en) * | 2006-11-22 | 2008-06-05 | Matsushita Electric Ind Co Ltd | Semiconductor memory, and its manufacturing method |
JP2009032796A (en) * | 2007-07-25 | 2009-02-12 | Rohm Co Ltd | Nitride semiconductor device and manufacturing method therefor |
JP2011210780A (en) * | 2010-03-29 | 2011-10-20 | Oki Electric Industry Co Ltd | GaN-MIS TRANSISTOR, GaN-IGBT AND METHOD FOR MANUFACTURING THEM |
-
2012
- 2012-08-03 JP JP2012173403A patent/JP6150322B2/en active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11501463A (en) * | 1995-12-28 | 1999-02-02 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | Method of manufacturing high voltage semiconductor device using GaN-AlN as base material and manufactured semiconductor device |
JP2003133432A (en) * | 2001-10-25 | 2003-05-09 | Toshiba Corp | Semiconductor device and manufacturing method thereof |
JP2007335677A (en) * | 2006-06-15 | 2007-12-27 | Furukawa Electric Co Ltd:The | Normally-off field-effect transistor using group iii nitride semiconductor and its manufacturing method |
WO2008041277A1 (en) * | 2006-09-29 | 2008-04-10 | Fujitsu Limited | Compound semiconductor device and process for producing the same |
JP2008103408A (en) * | 2006-10-17 | 2008-05-01 | Furukawa Electric Co Ltd:The | Nitride compound semiconductor transistor and manufacturing method thereof |
JP2008130903A (en) * | 2006-11-22 | 2008-06-05 | Matsushita Electric Ind Co Ltd | Semiconductor memory, and its manufacturing method |
JP2009032796A (en) * | 2007-07-25 | 2009-02-12 | Rohm Co Ltd | Nitride semiconductor device and manufacturing method therefor |
JP2011210780A (en) * | 2010-03-29 | 2011-10-20 | Oki Electric Industry Co Ltd | GaN-MIS TRANSISTOR, GaN-IGBT AND METHOD FOR MANUFACTURING THEM |
Also Published As
Publication number | Publication date |
---|---|
JP6150322B2 (en) | 2017-06-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9837519B2 (en) | Semiconductor device | |
TWI770134B (en) | Semiconductor device and manufacturing method of semiconductor device | |
JP6572423B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
JP5487615B2 (en) | Field effect semiconductor device and manufacturing method thereof | |
JP5200936B2 (en) | Field effect transistor and manufacturing method thereof | |
US8884380B2 (en) | Semiconductor device and method of manufacturing the same | |
JP6401053B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
JP6627408B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
US10396149B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
JP2008305816A (en) | Semiconductor device and manufacturing method therefor | |
JP2008277640A (en) | Nitride semiconductor element | |
US9099341B2 (en) | Field effect transistor | |
JP2011155221A (en) | Semiconductor device and method of manufacturing the same | |
JP2018110164A (en) | Semiconductor device | |
JP6496149B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
JP2019169551A (en) | Nitride semiconductor device | |
CN112018107A (en) | Nitride semiconductor device | |
JP2011176195A (en) | Nitride semiconductor device | |
JP5827529B2 (en) | Nitride semiconductor device and manufacturing method thereof | |
JP2011129775A (en) | Nitride semiconductor element | |
JP4645753B2 (en) | Semiconductor device having group III nitride semiconductor | |
JP5993632B2 (en) | GaN-based semiconductor device | |
JP2019134041A (en) | Nitride semiconductor device | |
JP2010232503A (en) | Semiconductor device, and method for manufacturing semiconductor device | |
JP2014212156A (en) | Semiconductor device, and method of manufacturing the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150803 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160805 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160908 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161104 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170427 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170518 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6150322 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |