JP2014033076A - 磁気抵抗効果素子 - Google Patents
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Abstract
【課題】データ保持特性の劣化を抑制しつつ、書き込み電流を低減する。
【解決手段】本実施形態による磁気抵抗効果素子は、膜面に対して垂直方向の磁気異方性を有し、磁化方向が可変の記憶層31と、膜面に対して垂直方向の磁気異方性を有し、磁化方向が不変の参照層33と、前記記憶層と前記参照層との間に形成されたトンネルバリア層32と、を具備する。前記記憶層は、Co1−xFexB(0.4≦x<0.6)で構成され、0.7nm以上1.0nm未満の膜厚を有する。
【選択図】 図3
【解決手段】本実施形態による磁気抵抗効果素子は、膜面に対して垂直方向の磁気異方性を有し、磁化方向が可変の記憶層31と、膜面に対して垂直方向の磁気異方性を有し、磁化方向が不変の参照層33と、前記記憶層と前記参照層との間に形成されたトンネルバリア層32と、を具備する。前記記憶層は、Co1−xFexB(0.4≦x<0.6)で構成され、0.7nm以上1.0nm未満の膜厚を有する。
【選択図】 図3
Description
本発明の実施形態は、磁気抵抗効果素子に関する。
強磁性体を有する磁気抵抗効果素子(Magnetoresistive element)を記憶素子として備えるスピン注入型MRAM(Magnetic Random Access Memory)が提案されている。このMRAMは、磁気抵抗効果素子に注入する電流にて磁性層の磁化方向を変化させることにより、磁気抵抗効果素子の電気抵抗を高抵抗状態/低抵抗状態の2つの状態にコントロールして情報を記憶するメモリである。
スピン注入型MRAMにおいて、磁性層の磁化方向を反転させる反転電流(書き込み電流)を小さくすることはメモリ動作上で非常に重要である。一方、スピン注入型MRAMにおいて、不揮発性メモリとして書き込んだデータを保つために、P状態とAP状態との間の反転エネルギーバリアを大きくする必要がある。反転電流を小さくすることと、反転エネルギーバリアを大きくすることとは、相反するものである。このため、これらを両立させることは困難である。
データ保持特性の劣化を抑制しつつ、書き込み電流を低減する磁気抵抗効果素子を提供する。
本実施形態による磁気抵抗効果素子は、膜面に対して垂直方向の磁気異方性を有し、磁化方向が可変の記憶層と、膜面に対して垂直方向の磁気異方性を有し、磁化方向が不変の参照層と、前記記憶層と前記参照層との間に形成されたトンネルバリア層と、を具備する。前記記憶層は、Co1−xFexB(0.4≦x<0.6)で構成され、0.7nm以上1.0nm未満の膜厚を有する。
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。
<MRAM構成例>
図1および図2を用いて、MARMの構成例について説明する。
図1および図2を用いて、MARMの構成例について説明する。
図1は、MARMのメモリセルを示す回路図である。
図1に示すように、メモリセルアレイMA内のメモリセルは、磁気抵抗効果素子MTJとスイッチ素子(例えば、FET)Tとの直列接続体を備える。直列接続体の一端(磁気抵抗効果素子MTJの一端)は、ビット線BLAに接続され、直列接続体の他端(スイッチ素子Tの一端)は、ビット線BLBに接続される。スイッチ素子Tの制御端子、例えば、FETのゲート電極は、ワード線WLに接続される。
ワード線WLの電位は、第1の制御回路11により制御される。また、ビット線BLA,BLBの電位は、第2の制御回路12により制御される。
図2は、MARMのメモリセルの構造を示す断面図である。
図2に示すように、メモリセルは、半導体基板21上に配置されたスイッチ素子Tおよび磁気抵抗効果素子MTJで構成される。
半導体基板21は、例えば、シリコン基板であり、その導電型は、P型でもN型でもどちらでもよい。半導体基板21内には、素子分離絶縁層22として、例えば、STI構造のSiO2(酸化シリコン)層が配置される。
半導体基板21の表面領域、具体的には、素子分離絶縁層22により取り囲まれた素子領域(アクティブエリア)内には、スイッチ素子Tが配置される。本例では、スイッチ素子Tは、FETであり、半導体基板21内の2つのソース/ドレイン拡散層23と、それらの間のチャネル領域上に配置されるゲート電極24とを有する。ゲート電極24は、ワード線WLとして機能する。
スイッチ素子Tは、層間絶縁層(例えば、SiO2)25により覆われる。コンタクトホールは、層間絶縁層25内に設けられ、コンタクトビア(CB)26は、そのコンタクトホール内に配置される。コンタクトビア26は、例えば、W、Cuなどの金属材料から形成される。
コンタクトビア26の下面は、スイッチ素子に接続される。本例では、コンタクトビア26は、ソース/ドレイン拡散層23に直接接触している。
コンタクトビア26上には、下部電極(LE)27が配置される。下部電極27は、例えば、Ta(10nm)/Ru(5nm)/Ta(5nm)の積層構造を有する。
下部電極27上、すなわち、コンタクトビア26の直上には、磁気抵抗効果素子MTJが配置される。本実施形態に係る磁気抵抗効果素子MTJについての詳細は、後述する。
磁気抵抗効果素子MTJ上には、上部電極(UE)28が配置される。上部電極28は、例えばTiNで構成される。上部電極28は、ビア(例えば、Cu)29を介して、ビット線(例えば、Cu)BLAに接続される。
<実施形態>
図3乃至図8を用いて、本実施形態に係る磁気抵抗効果素子MTJについて説明する。本実施形態では、記憶層31における膜厚およびFe組成比を調整することで、反転エネルギーバリアΔEを大きく保ったまま反転電流Icを小さくする。これにより、データ保持特性の劣化を抑制しつつ、書き込み電流を低減することができる。以下に、本実施形態に係る磁気抵抗効果素子MTJについて詳説する。
図3乃至図8を用いて、本実施形態に係る磁気抵抗効果素子MTJについて説明する。本実施形態では、記憶層31における膜厚およびFe組成比を調整することで、反転エネルギーバリアΔEを大きく保ったまま反転電流Icを小さくする。これにより、データ保持特性の劣化を抑制しつつ、書き込み電流を低減することができる。以下に、本実施形態に係る磁気抵抗効果素子MTJについて詳説する。
[構造]
まず、図3を用いて、本実施形態に係る磁気抵抗効果素子MTJの構造について説明する。
まず、図3を用いて、本実施形態に係る磁気抵抗効果素子MTJの構造について説明する。
図3は、本実施形態に係る磁気抵抗効果素子MTJの構造を示す断面図である。
図3に示すように、磁気抵抗効果素子MTJは、記憶層31、トンネルバリア層32、および参照層33等を備える。
記憶層31は、下部電極27上に、図示せぬ下地層を介して形成される。記憶層31は、磁化方向が可変の強磁性層であり、膜面(上面/下面)に対して垂直またはほぼ垂直となる垂直磁化を有する。記憶層31は、後述するトンネルバリア層32との界面において膜面に対して垂直またはほぼ垂直となる垂直磁化を有する。ここで、磁化方向が可変とは、所定の書き込み電流に対して磁化方向が変わることを示す。また、ほぼ垂直とは、残留磁化の方向が膜面に対して、45°<θ≦90°の範囲内にあることを意味する。
また、記憶層31は、例えばCoおよびFeを含む強磁性体で構成される。また、飽和磁化や結晶配向性などを調整する目的で、強磁性体にBが添加される。なお、強磁性体にCまたはSiなどの元素が添加されてもよい。また、記憶層31の膜厚は0.7nm以上1.2nm未満程度であるが、その膜厚はFe組成比に応じて調整される。本実施形態に係る記憶層31における膜厚およびFe組成比の実施例の詳細に関しては、後述する。
トンネルバリア層32は、記憶層31上に形成される。トンネルバリア層32は、非磁性層であり、例えばMgOで構成される。
参照層33は、トンネルバリア層32上に形成される。参照層33は、磁化方向が不変の強磁性層であり、膜面に対して垂直またはほぼ垂直となる垂直磁化を有する。ここで、磁化方向が不変とは、所定の書き込み電流に対して磁化方向が変わらないことを示す。すなわち、参照層33は、記憶層31よりも磁化方向の反転エネルギーバリアが大きい。
また、参照層33は、例えばCo、Fe、B、Ni、Ir、Pt、Mn、またはRuのうち1つ以上の元素を含む強磁性体で構成される。参照層33は、例えばCo1−YFeYB(0<Y<1、例えばY=0.9)で構成される。
参照層33上には、ハードマスク34が形成される。ハードマスク34は、導電性を有する金属材料で構成され、例えば、TiNで構成される。また、これに限らず、Ti、Ta、またはWのいずれかを含む膜、もしくはこれらの積層膜で構成されてもよい。
ハードマスク34上には、上部電極28が形成される。上部電極28が金属材料で構成されるハードマスク34に接するように形成されることで、ハードマスク34を介して上部電極28と磁気抵抗効果素子MTJとを電気的に接続される。
記憶層31、トンネルバリア層32、参照層33、およびハードマスク34の平面形状は、例えば円形である。このため、磁気抵抗効果素子MTJは、ピラー状に形成される。
なお、図示はしないが、参照層33とトンネルバリア層32との界面に、界面層が形成されてもよい。界面層は、下部で接するトンネルバリア層32との間で格子整合性を図る。界面層は、例えば、参照層33と同一材料で構成されるが、その組成比は異なっていてもよい。
また、参照層33上に、図示せぬスペーサ層(例えば、Ru等)を介してシフト調整層が形成されてもよい。シフト調整層は、磁化方向が不変の磁性層であり、膜面に対して垂直またはほぼ垂直となる垂直磁化を有する。また、その磁化方向は、参照層33の磁化方向と反対方向である。これにより、シフト調整層は、記憶層31にかかる参照層33からの漏洩磁界を打ち消すことができる。言い換えると、シフト調整層は、参照層33からの漏れ磁場による記憶層31に対する反転特性のオフセットを逆方向へ調整する効果を有する。このシフト調整層は、例えば、Ni、Fe、Co等の磁性材料とCu、Pd、Pt等の非磁性材料との積層構造からなる人工格子などから構成される。
また、記憶層31と参照層33とは、平面において寸法差を有してもよい。例えば、記憶層31の平面における直径は、参照層33の直径より大きくてもよい。これにより、記憶層31と参照層33との間の電気的ショートを防止することができる。なお、磁気抵抗効果素子MTJの平面形状は、円形に限らず、正方形、長方形、または楕円形などであってもよい。
また、記憶層31と参照層33は配置が逆になっていてもよい。すなわち、下部電極27上に順に、参照層33、トンネルバリア層32、および記憶層31が形成されてもよい。
[動作例]
次に、磁気抵抗効果素子MTJの動作例について説明する。
次に、磁気抵抗効果素子MTJの動作例について説明する。
磁気抵抗効果素子MTJは、例えばスピン注入型の磁気抵抗効果素子である。したがって、磁気抵抗効果素子MTJにデータを書き込む場合、または磁気抵抗効果素子MTJからデータを読み出す場合、磁気抵抗効果素子MTJは、膜面に垂直な方向において、双方向に電流が通電される。
より具体的には、磁気抵抗効果素子MTJへのデータの書き込みは、以下のように行われる。
上部電極28側から電子(参照層33から記憶層31へ向かう電子)が供給される場合、参照層33の磁化方向と同じ方向にスピン偏極された電子が記憶層31に注入される。この場合、記憶層31の磁化方向は、参照層33の磁化方向と同じ方向に揃えられる。これにより、参照層33の磁化方向と記憶層31の磁化方向とが、平行配列となる。この平行配列のとき、磁気抵抗効果素子MTJの抵抗値は最も小さくなる。この場合を例えばデータ“0”と規定する。
一方、下部電極27側から電子(記憶層31から参照層33へ向かう電子)が供給される場合、参照層33により反射されることで参照層33の磁化方向と反対方向にスピン偏極された電子とが記憶層31に注入される。この場合、記憶層31の磁化方向は、参照層33の磁化方向と反対方向に揃えられる。これにより、参照層33の磁化方向と記憶層31磁化方向とが、反平行配列となる。この反平行配列のとき、磁気抵抗効果素子MTJの抵抗値は最も大きくなる。この場合を例えばデータ“1”と規定する。
また、データの読み出しは、以下のように行われる。
磁気抵抗効果素子MTJに、読み出し電流が供給される。この読み出し電流は、記憶層32の磁化方向が反転しない値(書き込み電流よりも小さい値)に設定される。この時の磁気抵抗効果素子MTJの抵抗値の変化を検出することにより、メモリ動作可能な半導体装置となる。
[実施例]
次に、本実施形態に係る記憶層31における膜厚およびFe組成比の実施例1〜3について説明する。
次に、本実施形態に係る記憶層31における膜厚およびFe組成比の実施例1〜3について説明する。
実施例1では、記憶層31は、Co1−xFexB(0.4≦x<0.6、例えばx=0.5)で構成される。このとき、記憶層31の膜厚は、0.7nm以上1nm未満に調整される。
実施例2では、記憶層31は、Co1−xFexB(0.6≦x<0.8、例えばx=0.7)で構成される。このとき、記憶層31の膜厚は、0.7nm以上1.1nm未満に調整される。
実施例3では、記憶層31は、Co1−xFexB(0.8≦x<1.0、例えばx=0.9)で構成される。このとき、記憶層31の膜厚は、0.7nm以上1.2nm未満に調整される。
実施例1〜3における記憶層31の膜厚の上限は、記憶層31における垂直磁気異方性磁界が0にならないことを考慮して決定されたものである。一方、実施例1〜3における記憶層31の膜厚の下限は、十分なMR(magneto resistivity)比を有すること、および成膜技術の限界を考慮して決定されたものである。詳細は後述するが、上記膜厚の範囲は、ΔEが一定に保たれる範囲である。
記憶層31における膜厚およびFe組成比を上記範囲に設定することで、反転エネルギーバリアΔEを大きく保ったまま反転電流Icを小さくすることができる。また、記憶層31の膜厚は、上記範囲内においてできる限り大きく設定することが望ましい。これにより、反転エネルギーバリアΔEを大きく保ったまま反転電流Icをより小さくすることができる。
実施例1〜3における記憶層31の膜厚およびFe組成比の根拠については後述する。
[記憶層の膜厚およびFe組成比の根拠]
次に、図4乃至図8を用いて、本実施形態における記憶層31の膜厚およびFe組成比の根拠について説明する。
次に、図4乃至図8を用いて、本実施形態における記憶層31の膜厚およびFe組成比の根拠について説明する。
ここで、eは電気素量、αは摩擦係数、Msは飽和磁化、hバーはプランク定数を2πで割った定数、g(θ)はスピン注入効率、Vは記憶層31の体積、kはボルツマン係数、Tは温度、Hkeffは磁気異方性磁界を示している。
(1)式および(2)式に示すように、反転電流Icおよび反転エネルギーバリアΔEはともに、Hkeffに依存している。すなわち、Hkeffを調整することで、反転電流Icおよび反転エネルギーバリアΔEを制御することができる。
図4乃至図7は、記憶層31の膜厚に対する各パラメータの実験結果を示している。より具体的には、図4は記憶層31の膜厚とHk(Hkeff)およびHcとの関係を示すグラフであり、図5は記憶層31の膜厚とIcとの関係を示すグラフであり、図6は記憶層31の膜厚とΔEとの関係を示すグラフであり、図7は記憶層31の膜厚とIc/ΔEとの関係を示すグラフである。ここでは、記憶層31がCo1−xFexB(x=0.5)で構成された場合について示している。
なお、Hcは、Hkと同様に磁化反転の磁気パラメータを示すものであり、保磁力である。より具体的には、Hcは素子単位での記憶層31で測定される磁化反転の磁気パラメータであり、Hkは素子化前の膜単位での記憶層31で測定される磁化反転の磁気パラメータである。理想的に、単磁区で磁化反転する場合、HcとHkとは等しくなる。本実施形態では、記憶層31はトンネルバリア層32との界面において垂直磁気異方性を有し、その界面における垂直磁気異方性磁界(Hk)によってΔEやIcが決まる。
図4に示すように、記憶層31の膜厚を0.5nmから0.7nmの間で厚くすると、HcおよびHkは大きくなる。これは、以下の理由によるものだと考えられる。記憶層31は、その膜厚が0.5nm程度では、成膜状態が不十分である。このため、MR比等の特性も悪い。記憶層31の膜厚を0.7nm程度まで厚くすることで、十分な成膜状態になり、MR比等の特性も良好となる。その結果、記憶層31においてトンネルバリア層32との界面における磁化反転の磁気パラメータ(Hk,Hc)が大きくなる。すなわち、記憶層31の膜厚を0.5nmから0.7nmの間で厚くすると、記憶層31は磁化反転が起こりにくくなる。
一方、記憶層31の膜厚を0.7nm以上で厚くすると、HkおよびHcは小さくなる。これは、以下の理由によるものだと考えられる。記憶層31の膜厚を0.7nmより厚くしても界面における垂直磁気異方性磁界自体の大きさは変わらない。しかし、記憶層31の膜厚を0.7nm以上で厚くすると、記憶層31においてトンネルバリア層32との界面以外における材料(CoFeB)本来の面内磁気異方性の寄与が大きくなる。これにより、界面における垂直磁気異方性と界面以外における材料本来の面内磁気異方性とが相殺される。その結果、記憶層31の膜厚を0.7nmより厚くすると、記憶層31の磁化反転の磁気パラメータ(Hk,Hc)は小さくなり、磁化反転が起こりやすくなる。
また、記憶層31の膜厚を1nm程度まで厚くすると、磁化反転の磁気パラメータ(Hk,Hc)は0になる。
図5に示すように、Icは、HcおよびHkに依存する。すなわち、記憶層31の膜厚を0.5nmから0.7nmの間で厚くすると、Icは大きくなる。また、記憶層31の膜厚を0.7nm以上で厚くすると、Icは小さくなる。これは、上記(1)式に示すように、IcがHkと比例関係にあるためである。また、図示はしないが、記憶層31の膜厚を1nm程度まで厚くすると、Icは0になる。
図6に示すように、記憶層31の膜厚を0.5nmから0.7nmの間で厚くすると、ΔEは大きくなる。これは、上記(2)式に示すように、ΔEがHkに依存しているためである。
一方、記憶層31の膜厚を0.7nm以上で厚くしても、ΔEは変化しない。より具体的には、記憶層31の膜厚が0.7nm以上1.0nm未満において、ΔEは一定である。これは、以下の理由によるものだと考えられる。上述したように、記憶層31の膜厚を0.7nm以上にすると、Hkが小さくなる。しかし、記憶層31の体積Vは大きくなる。上記(2)式に示すように、ΔEは、HkおよびVに比例する。記憶層31の膜厚が0.7nm以上1.0nm未満において、Hkの減少とVの増加とは相殺しあう。その結果、ΔEは、一定になる。
また、図示はしないが、記憶層31の膜厚を1nm程度まで厚くすると、ΔEは0になる。
図5および図6から考慮すると、図7に示すように、記憶層31の膜厚を厚くすると、Ic/ΔEは小さくなる。すなわち、ΔEに対してIcが小さくなる。本実施形態では、データ保持特性の劣化を抑制しつつ、書き込み電流を低減するために、反転エネルギーバリアΔEを一定に保ちながら、反転電流Icを小さくする必要がある。このため、記憶層31の膜厚を、ΔEが一定に保たれる0.7nm以上1.0nm未満に設定する。さらに、Icを小さくするために、Hkが0にならない程度に記憶層31の膜厚をできる限り厚く設定することが望ましい。
このように、記憶層31がCo1−xFexB(x=0.5)で構成される場合、記憶層31の膜厚を0.7nm以上1.0nm未満においてできる限り厚く設定することで、上記効果を得ることができる。
図4乃至図7では、記憶層31がCo1−xFexB(x=0.5)で構成される場合について説明した。以下では、記憶層31におけるFe組成比を変えた場合(記憶層31がCo1−xFexB(x=0.7または0.9)で構成される場合)について説明する。
図8は、記憶層31におけるFe組成比の変化に伴う記憶層31の膜厚とHkとの関係を示すグラフであり、計算結果を示すものである。
図8に示すように、記憶層31の膜厚を0.7nm以上において、記憶層31のFe組成比を大きくすると、垂直磁気異方性磁界(Hk)が大きくなる。これにより、Hkが0になる記憶層31の膜厚が厚くなる。すなわち、記憶層31の膜厚の上限を大きくすることができる。より具体的には、記憶層31がCo1−xFexB(x=0.7)で構成される場合、記憶層31の膜厚を1.1nm程度まで厚くすると、Hkは0になる。また、記憶層31がCo1−xFexB(x=0.9)で構成される場合、記憶層31の膜厚を1.2nm程度まで厚くすると、Hkは0になる。
一方、記憶層31のFe組成比を大きくしても、成膜状態やMR比特性は変わらない。すなわち、記憶層31の膜厚の下限は変わらず、0.7nm程度である。
このため、記憶層31がCo1−xFexB(x=0.7)で構成される場合、記憶層31の膜厚が0.7nm以上1.1nm未満においてΔEが一定に保たれる。また、記憶層31がCo1−xFexB(x=0.9)で構成される場合、記憶層31の膜厚が0.7nm以上1.2nm未満においてΔEが一定に保たれる。
このように、記憶層31がCo1−xFexB(x=0.7)で構成される場合、記憶層31の膜厚を0.7nm以上1.1nm未満においてできる限り厚く設定することで、上記効果を得ることができる。また、記憶層31がCo1−xFexB(x=0.9)で構成される場合、記憶層31の膜厚を0.7nm以上1.2nm未満においてできる限り厚く設定することで、上記効果を得ることができる。
[効果]
上記実施形態によれば、磁気抵抗効果素子MTJにおける記憶層31の膜厚およびFe組成比を調整する。より具体的には、記憶層31がCo1−xFexB(0.4≦x<0.6、例えばx=0.5)で構成される場合、記憶層31の膜厚は0.7nm以上1nm未満に調整される。また、記憶層31がCo1−xFexB(0.6≦x<0.8、例えばx=0.7)で構成される場合、記憶層31の膜厚は0.7nm以上1.1nm未満に調整される。また、記憶層31がCo1−xFexB(0.8≦x<1.0、例えばx=0.9)で構成される場合、記憶層31の膜厚は0.7nm以上1nm未満に調整される。このように、記憶層31の膜厚およびFe組成比を調整することで、反転エネルギーバリアΔEを大きく保ったまま反転電流Icを小さくする。これにより、データ保持特性の劣化を抑制しつつ、書き込み電流を低減することができる。
上記実施形態によれば、磁気抵抗効果素子MTJにおける記憶層31の膜厚およびFe組成比を調整する。より具体的には、記憶層31がCo1−xFexB(0.4≦x<0.6、例えばx=0.5)で構成される場合、記憶層31の膜厚は0.7nm以上1nm未満に調整される。また、記憶層31がCo1−xFexB(0.6≦x<0.8、例えばx=0.7)で構成される場合、記憶層31の膜厚は0.7nm以上1.1nm未満に調整される。また、記憶層31がCo1−xFexB(0.8≦x<1.0、例えばx=0.9)で構成される場合、記憶層31の膜厚は0.7nm以上1nm未満に調整される。このように、記憶層31の膜厚およびFe組成比を調整することで、反転エネルギーバリアΔEを大きく保ったまま反転電流Icを小さくする。これにより、データ保持特性の劣化を抑制しつつ、書き込み電流を低減することができる。
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
31…記憶層、32…トンネルバリア層、33…参照層
Claims (5)
- 膜面に対して垂直方向の磁気異方性を有し、磁化方向が可変の記憶層と、
膜面に対して垂直方向の磁気異方性を有し、磁化方向が不変の参照層と、
前記記憶層と前記参照層との間に形成されたトンネルバリア層と、
を具備し、
前記記憶層は、Co1−xFexB(0.4≦x<0.6)で構成され、0.7nm以上1.0nm未満の膜厚を有することを特徴とする磁気抵抗効果素子。 - 膜面に対して垂直方向の磁気異方性を有し、磁化方向が可変の記憶層と、
膜面に対して垂直方向の磁気異方性を有し、磁化方向が不変の参照層と、
前記記憶層と前記参照層との間に形成されたトンネルバリア層と、
を具備し、
前記記憶層は、Co1−xFexB(0.6≦x<0.8)で構成され、0.7nm以上1.1nm未満の膜厚を有することを特徴とする磁気抵抗効果素子。 - 膜面に対して垂直方向の磁気異方性を有し、磁化方向が可変の記憶層と、
膜面に対して垂直方向の磁気異方性を有し、磁化方向が不変の参照層と、
前記記憶層と前記参照層との間に形成されたトンネルバリア層と、
を具備し、
前記記憶層は、Co1−xFexB(0.8≦x<1.0)で構成され、0.9nm以上1.2nm未満の膜厚を有することを特徴とする磁気抵抗効果素子。 - 前記記憶層は、前記トンネルバリア層との界面において膜面に対して垂直方向の磁気異方性を有することを特徴とする請求項1乃至請求項3のいずれか1項に記載の磁気抵抗効果素子。
- 前記トンネルバリア層はMgOで構成され、前記参照層はCo1−YFeYB(0<Y<1)で構成されることを特徴とする請求項1乃至請求項4のいずれか1項に記載の磁気抵抗効果素子。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012172771A JP2014033076A (ja) | 2012-08-03 | 2012-08-03 | 磁気抵抗効果素子 |
US13/777,694 US20140035073A1 (en) | 2012-08-03 | 2013-02-26 | Magneto-resistive element |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012172771A JP2014033076A (ja) | 2012-08-03 | 2012-08-03 | 磁気抵抗効果素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2014033076A true JP2014033076A (ja) | 2014-02-20 |
Family
ID=50024648
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012172771A Pending JP2014033076A (ja) | 2012-08-03 | 2012-08-03 | 磁気抵抗効果素子 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20140035073A1 (ja) |
JP (1) | JP2014033076A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9461240B2 (en) * | 2015-02-26 | 2016-10-04 | Kabushiki Kaisha Toshiba | Magnetoresistive memory device |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8372661B2 (en) * | 2007-10-31 | 2013-02-12 | Magic Technologies, Inc. | High performance MTJ element for conventional MRAM and for STT-RAM and a method for making the same |
JP4724196B2 (ja) * | 2008-03-25 | 2011-07-13 | 株式会社東芝 | 磁気抵抗効果素子及び磁気ランダムアクセスメモリ |
JP5483025B2 (ja) * | 2009-01-30 | 2014-05-07 | 日本電気株式会社 | 磁気メモリ素子、磁気メモリ |
US8324697B2 (en) * | 2010-06-15 | 2012-12-04 | International Business Machines Corporation | Seed layer and free magnetic layer for perpendicular anisotropy in a spin-torque magnetic random access memory |
-
2012
- 2012-08-03 JP JP2012172771A patent/JP2014033076A/ja active Pending
-
2013
- 2013-02-26 US US13/777,694 patent/US20140035073A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20140035073A1 (en) | 2014-02-06 |
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