JP2014028036A - Game machine - Google Patents
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Abstract
Description
本発明は、回胴遊技機（スロットマシン）や弾球遊技機（パチンコ機）に代表される遊技台に関する。 The present invention relates to a game machine represented by a spinning machine (slot machine) and a ball game machine (pachinko machine).
従来の遊技台（例えば、スロットマシン、パチンコ機）は、図柄表示部の有効入賞ラインに沿って所定の図柄の組合せを停止表示させることで、遊技者が所定の利益を獲得できるように構成されていたり、遊技領域に設けられた所定の入賞口に遊技球を進入させることで、遊技者が所定の利益を獲得できるように構成されている。
このような遊技台では、遊技の興趣が高められなければ遊技者に飽きられることから遊技制御が複雑になる傾向にある。さらに、遊技者による不正な行為、静電気ノイズなどの外乱、プログラムのコーディングミスなど様々な要因で、遊技制御が不安定になる場合があるが、このような問題点を解決するために、リセット受信からソフト起動までの時間をランダム化させる遊技台が提案されている（例えば、特許文献１参照）。
Conventional game machines (for example, slot machines, pachinko machines) are configured so that a player can obtain a predetermined profit by stopping and displaying a predetermined combination of symbols along an effective winning line of a symbol display unit. Or by allowing a game ball to enter a predetermined prize opening provided in the game area, so that the player can obtain a predetermined profit.
In such a game stand, game control tends to be complicated because the player is bored if the interest of the game is not enhanced. In addition, game control may become unstable due to various factors such as illegal acts by players, disturbances such as electrostatic noise, and coding errors in the program. In order to solve such problems, reset reception There has been proposed a game machine that randomizes the time from software startup to software startup (see, for example, Patent Document 1).
しかしながら、特許文献１記載の遊技台では、電源投入時の不正行為を有効に阻止することができるものの、他のタイミングや要因については更なる改良が求められている。
However, although the gaming machine described in
本発明は、このような従来の問題点を解決するためになされたものであって、安定した遊技制御をおこなうことができる遊技台を提供することを目的とする。 The present invention has been made to solve such conventional problems, and an object of the present invention is to provide a game table capable of performing stable game control.
上記目的は、
ウォッチドッグタイマが少なくとも内蔵されたマイクロプロセッサと、
低電圧信号出力条件の成立があった場合に、低電圧信号を少なくとも出力可能な電圧監視手段と、
を備えた遊技台であって、
前記低電圧信号出力条件は、監視している電源ラインの電圧が基準電圧よりも低いことを少なくとも含むものであり、
前記遊技台は、ぱちんこ機またはスロットマシンであり、
前記ウォッチドッグタイマは、起動条件の成立があった場合に、少なくとも起動可能なものであり、
前記ウォッチドッグタイマは、前記電圧監視手段による前記低電圧信号の出力が停止された後で、起動されるものである、
ことを特徴とする遊技台
によって達成される。
The above purpose is
A microprocessor with at least a built-in watchdog timer;
Voltage monitoring means capable of outputting at least a low voltage signal when a low voltage signal output condition is satisfied;
A game machine equipped with
The low voltage signal output condition includes at least that the voltage of the power supply line being monitored is lower than a reference voltage,
The game table is a pachinko machine or a slot machine,
The watchdog timer can be started at least when a start condition is established,
The watchdog timer is started after the output of the low voltage signal by the voltage monitoring means is stopped.
This is achieved by a game stand characterized by that.
本発明に係る遊技台によれば、安定した遊技制御をおこなうことができる。 According to the gaming machine according to the present invention, stable game control can be performed.
＜実施形態１＞
以下、図面を用いて、本発明の実施形態１に係る遊技台（パチンコ機１００）について詳細に説明する。
<
Hereinafter, the gaming machine (pachinko machine 100) according to
＜全体構成＞
まず、図１を用いて、本発明の実施形態１に係るパチンコ機１００の全体構成について説明する。なお、同図はパチンコ機１００を正面側（遊技者側）から見た外観斜視図である。
<Overall configuration>
First, the overall configuration of the
パチンコ機１００は、外部的構造として、外枠１０２と、本体１０４と、前面枠扉１０６と、球貯留皿付扉１０８と、発射装置１１０と、遊技盤２００と、をその前面に備える。
As an external structure, the
外枠１０２は、遊技機設置営業店に設けられた設置場所（島設備等）へと固定させるための縦長方形状から成る木製の枠部材である。本体１０４は、内枠と呼ばれ、外枠１０２の内部に備えられ、ヒンジ部１１２を介して外枠１０２に回動自在に装着された縦長方形状の遊技機基軸体となる部材である。また、本体１０４は、枠状に形成され、内側に空間部１１４を有している。また、本体１０４が開放された場合、本体１０４の開放を検出する不図示の内枠開放センサを備える。
The
前面枠扉１０６は、ロック機能付きで且つ開閉自在となるようにパチンコ機１００の前面側となる本体１０４の前面に対しヒンジ部１１２を介して装着され、枠状に構成されることでその内側を開口部とした扉部材である。なお、この前面枠扉１０６には、開口部にガラス製又は樹脂製の透明板部材１１８が設けられ、前面側には、スピーカ１２０や枠ランプ１２２が取り付けられている。前面枠扉１０６の後面と遊技盤２００の前面とで遊技領域１２４を区画形成する。また、前面枠扉１０６が開放された場合、前面枠扉１０６の開放を検出する不図示の前面枠扉開放センサを備える。
The
球貯留皿付扉１０８は、パチンコ機１００の前面において本体１０４の下側に対して、ロック機能付きで且つ開閉自在となるように装着された扉部材である。球貯留皿付扉１０８は、複数の遊技球（以下、単に「球」と称する場合がある）が貯留可能で且つ発射装置１１０へと遊技球を案内させる通路が設けられている上皿１２６と、上皿１２６に貯留しきれない遊技球を貯留する下皿１２８と、遊技者の操作によって上皿１２６に貯留された遊技球を下皿１２８へと排出させる球抜ボタン１３０と、遊技者の操作によって下皿１２８に貯留された遊技球を遊技球収集容器（俗称、ドル箱）へと排出させる球排出レバー１３２と、遊技者の操作によって発射装置１１０へと案内された遊技球を遊技盤２００の遊技領域１２４へと打ち出す球発射ハンドル１３４と、遊技者の操作によって各種演出装置２０６の演出態様に変化を与えるチャンスボタン１３６と、チャンスボタン１３６を発光させるチャンスボタンランプ１３８と、遊技店に設置されたカードユニット（ＣＲユニット）に対して球貸し指示を行う球貸操作ボタン１４０と、カードユニットに対して遊技者の残高の返却指示を行う返却操作ボタン１４２と、遊技者の残高やカードユニットの状態を表示する球貸表示部１４４と、を備える。また、下皿１２８が満タンであることを検出する不図示の下皿満タンセンサを備える。
The
発射装置１１０は、本体１０４の下方に取り付けられ、球発射ハンドル１３４が遊技者に操作されることによって回動する発射杆１４６と、遊技球を発射杆１４６の先端で打突する発射槌１４８と、を備える。
The
遊技盤２００は、前面に遊技領域１２４を有し、本体１０４の空間部１１４に臨むように、所定の固定部材を用いて本体１０４に着脱自在に装着されている。なお、遊技領域１２４は、遊技盤２００を本体１０４に装着した後、開口部から観察することができる。
The
図２は、図１のパチンコ機１００を背面側から見た外観図である。パチンコ機１００の背面上部には、上方に開口した開口部を有し、遊技球を一時的に貯留するための球タンク１５０と、この球タンク１５０の下方に位置し、球タンク１５０の底部に形成した連通孔を通過して落下する球を背面右側に位置する払出装置１５２に導くためのタンクレール１５４とを配設している。
FIG. 2 is an external view of the
払出装置１５２は、筒状の部材からなり、その内部には、不図示の払出モータとスプロケットと払出センサとを備えている。スプロケットは、払出モータによって回転可能に構成されており、タンクレール１５４を通過して払出装置１５２内に流下した遊技球を一時的に滞留させると共に、払出モータを駆動して所定角度だけ回転することにより、一時的に滞留した遊技球を払出装置１５２の下方へ１個ずつ送り出すように構成している。
The
払出センサは、スプロケットが送り出した遊技球の通過を検知するためのセンサであり、遊技球が通過しているときにハイまたはローの何れか一方の信号を、遊技球が通過していないときはハイまたはローの何れか他方の信号を払出制御部６００へ出力する。なお、この払出センサを通過した遊技球は、不図示の球レールを通過してパチンコ機１００の表側に配設した上皿１２６に到達するように構成しており、パチンコ機１００は、この構成により遊技者に対して球の払い出しを行う。
The payout sensor is a sensor for detecting the passage of the game ball sent out by the sprocket. When the game ball is passing, either a high signal or a low signal is passed. Either the high signal or the low signal is output to the dispensing
払出装置１５２の図中左側には、遊技全般の制御処理を行う主制御部３００を構成する主基板１５６を収納する主基板ケース１５８、主制御部３００が生成した処理情報に基づいて演出に関する制御処理を行う第１副制御部４００を構成する第１副基板１６０を収納する第１副基板ケース１６２、第１副制御部４００が生成した処理情報に基づいて演出に関する制御処理を行う第２副制御部５００を構成する第２副基板１６４を収納する第２副基板ケース１６６、遊技球の払出に関する制御処理を行う払出制御部６００を構成するとともに遊技店員の操作によってエラーを解除するエラー解除スイッチ１６８を備える払出基板１７０を収納する払出基板ケース１７２、遊技球の発射に関する制御処理を行う発射制御部６３０を構成する発射基板１７４を収納する発射基板ケース１７６、各種電気的遊技機器に電源を供給する電源制御部６６０を構成するとともに遊技店員の操作によって電源をオンオフする電源スイッチ１７８と電源投入時に操作されることによってＲＷＭクリア信号を主制御部３００に出力するＲＷＭクリアスイッチ１８０とを備える電源基板１８２を収納する電源基板ケース１８４、および払出制御部６００とカードユニットとの信号の送受信を行うＣＲインターフェース部１８６を配設している。
On the left side of the
図３は、遊技盤２００を正面から見た略示正面図である。遊技盤２００には、外レール２０２と内レール２０４とを配設し、遊技球が転動可能な遊技領域１２４を区画形成している。
FIG. 3 is a schematic front view of the
遊技領域１２４の略中央には、演出装置２０６を配設している。この演出装置２０６には、略中央に装飾図柄表示装置２０８を配設し、その周囲に、普通図柄表示装置２１０と、第１特別図柄表示装置２１２と、第２特別図柄表示装置２１４と、普通図柄保留ランプ２１６と、第１特別図柄保留ランプ２１８と、第２特別図柄保留ランプ２２０と、高確中ランプ２２２を配設している。なお、以下、普通図柄を「普図」、特別図柄を「特図」と称する場合がある。
An
演出装置２０６は、演出可動体２２４を動作して演出を行うものであり、詳細については後述する。装飾図柄表示装置２０８は、装飾図柄ならびに演出に用いる様々な表示を行うための表示装置であり、本実施例では液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）によって構成する。この装飾図柄表示装置２０８は、左図柄表示領域２０８ａ、中図柄表示領域２０８ｂ、右図柄表示領域２０８ｃおよび演出表示領域２０８ｄの４つの表示領域に分割し、左図柄表示領域２０８ａ、中図柄表示領域２０８ｂおよび右図柄表示領域２０８ｃはそれぞれ異なった装飾図柄を表示し、演出表示領域２０８ｄは演出に用いる画像を表示する。さらに、各表示領域２０８ａ、２０８ｂ、２０８ｃ、２０８ｄの位置や大きさは、装飾図柄表示装置２０８の表示画面内で自由に変更することを可能としている。なお、装飾図柄表示装置２０８として液晶表示装置を採用しているが、液晶表示装置でなくとも、種々の演出や種々の遊技情報を表示可能に構成されていればよく、例えば、ドットマトリクス表示装置、７セグメント表示装置、有機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）表示装置、リール（ドラム）式表示装置、リーフ式表示装置、プラズマディスプレイ、プロジェクタを含む他の表示デバイスを採用してもよい。
The
普図表示装置２１０は、普図の表示を行うための表示装置であり、本実施例では７セグメントＬＥＤによって構成する。第１特図表示装置２１２および第２特図表示装置２１４は、特図の表示を行うための表示装置であり、本実施例では７セグメントＬＥＤによって構成する。
The general
普図保留ランプ２１６は、保留している普図変動遊技（詳細は後述）の数を示すためのランプであり、本実施例では、普図変動遊技を所定数（例えば、２つ）まで保留することを可能としている。第１特図保留ランプ２１８および第２特図保留ランプ２２０は、保留している特図変動遊技（詳細は後述）の数を示すためのランプであり、本実施例では、特図変動遊技を所定数（例えば、４つ）まで保留することを可能としている。高確中ランプ２２２は、遊技状態が大当りが発生し易い高確率状態であること、または高確率状態になることを示すためのランプであり、遊技状態を大当りが発生し難い低確率状態から高確率状態にする場合に点灯し、高確率状態から低確率状態にする場合に消灯する。
The
また、この演出装置２０６の周囲には、所定の球進入口、例えば、一般入賞口２２６と、普図始動口２２８と、第１特図始動口２３０と、第２特図始動口２３２と、可変入賞口２３４を配設している。
In addition, there are predetermined ball entrances, for example, a
一般入賞口２２６は、本実施例では遊技盤２００に複数配設しており、この一般入賞口２２６への入球を所定の球検出センサ（図示省略）が検出した場合（一般入賞口２２６に入賞した場合）、払出装置１５２を駆動し、所定の個数（例えば、１０個）の球を賞球として上皿１２６に排出する。上皿１２６に排出した球は遊技者が自由に取り出すことが可能であり、これらの構成により、入賞に基づいて賞球を遊技者に払い出すようにしている。なお、一般入賞口２２６に入球した球は、パチンコ機１００の裏側に誘導した後、遊技島側に排出する。本実施例では、入賞の対価として遊技者に払い出す球を「賞球」、遊技者に貸し出す球を「貸球」と区別して呼ぶ場合があり、「賞球」と「貸球」を総称して「球（遊技球）」と呼ぶ。
In this embodiment, a plurality of general winning
普図始動口２２８は、ゲートやスルーチャッカーと呼ばれる、遊技領域１２４の所定の領域を球が通過したか否かを判定するための装置で構成しており、本実施例では遊技盤２００の左側に１つ配設している。普図始動口２２８を通過した球は一般入賞口２２６に入球した球と違って、遊技島側に排出することはない。球が普図始動口２２８を通過したことを所定の球検出センサが検出した場合、パチンコ機１００は、普図表示装置２１０による普図変動遊技を開始する。
The
第１特図始動口２３０は、本実施例では遊技盤２００の中央に１つだけ配設している。この第１特図始動口２３０への入球を所定の球検出センサが検出した場合、後述する払出装置１５２を駆動し、所定の個数（例えば、３個）の球を賞球として上皿１２６に排出するとともに、第１特図表示装置２１２による特図変動遊技を開始する。なお、第１特図始動口２３０に入球した球は、パチンコ機１００の裏側に誘導した後、遊技島側に排出する。
In the present embodiment, only one first special
第２特図始動口２３２は、電動チューリップ（電チュー）と呼ばれ、本実施例では第１特図始動口２３０の真下に１つだけ配設している。この第２特図始動口２３２は、左右に開閉自在な羽根部材２３２ａを備え、羽根部材２３２ａの閉鎖中は球の入球が不可能であり、普図変動遊技に当選し、普図表示装置２１０が当り図柄を停止表示した場合に羽根部材２３２ａが所定の時間間隔、所定の回数で開閉する。第２特図始動口２３２への入球を所定の球検出センサが検出した場合、払出装置１５２を駆動し、所定の個数（例えば、４個）の球を賞球として上皿１２６に排出するとともに、第２特図表示装置２１４による特図変動遊技を開始する。なお、第２特図始動口２３２に入球した球は、パチンコ機１００の裏側に誘導した後、遊技島側に排出する。
The second special
可変入賞口２３４は、大入賞口またはアタッカーと呼ばれ、本実施例では遊技盤２００の中央部下方に１つだけ配設している。この可変入賞口２３４は、開閉自在な扉部材２３４ａを備え、扉部材２３４ａの閉鎖中は球の入球が不可能であり、特図変動遊技に当選して特図表示装置が大当り図柄を停止表示した場合に扉部材２３４ａが所定の時間間隔（例えば、開放時間２９秒、閉鎖時間１．５秒）、所定の回数（例えば１５回）で開閉する。可変入賞口２３４への入球を所定の球検出センサが検出した場合、払出装置１５２を駆動し、所定の個数（例えば、１５個）の球を賞球として上皿１２６に排出する。なお、可変入賞口２３４に入球した球は、パチンコ機１００の裏側に誘導した後、遊技島側に排出する。
The variable winning
さらに、これらの入賞口や始動口の近傍には、風車と呼ばれる円盤状の打球方向変換部材２３６や、遊技釘２３８を複数個、配設していると共に、内レール２０４の最下部には、いずれの入賞口や始動口にも入賞しなかった球をパチンコ機１００の裏側に誘導した後、遊技島側に排出するためのアウト口を設けている。
Further, a plurality of disc-shaped hitting
このパチンコ機１００は、遊技者が上皿１２６に貯留している球を発射レールの発射位置に供給し、遊技者の操作ハンドルの操作量に応じた強度で発射モータを駆動し、発射杆１４６および発射槌１４８によって外レール２０２、内レール２０４を通過させて遊技領域１２４に打ち出す。そして、遊技領域１２４の上部に到達した球は、打球方向変換部材２３６や遊技釘２３８等によって進行方向を変えながら下方に落下し、入賞口（一般入賞口２２６、可変入賞口２３４）や始動口（第１特図始動口２３０、第２特図始動口２３２）に入賞するか、いずれの入賞口や始動口にも入賞することなく、または普図始動口２２８を通過するのみでアウト口２４０に到達する。
This
＜演出装置２０６＞
次に、パチンコ機１００の演出装置２０６について説明する。
<Directing
Next, the
この演出装置２０６の前面側には、遊技球の転動可能な領域にワープ装置２４２およびステージ２４４を配設し、遊技球の転動不可能な領域に演出可動体２２４を配設している。また、演出装置２０６の背面側には、装飾図柄表示装置２０８および遮蔽装置２４６（以下、扉と称する場合がある）を配設している。すなわち、演出装置２０６において、装飾図柄表示装置２０８および遮蔽手段は、ワープ装置２４２、ステージ２４４、および演出可動体２２４の後方に位置することとなる。
On the front side of the
ワープ装置２４２は、演出装置２０６の左上方に設けたワープ入口２４２ａに入った遊技球を演出装置２０６の前面下方のステージ２４４にワープ出口２４２ｂから排出する。ステージ２４４は、ワープ出口２４２ｂから排出された球や遊技盤２００の釘などによって乗り上げた球などが転動可能であり、ステージ２４４の中央部には、通過した球が第１特図始動口２３０へ入球し易くなるスペシャルルート２４４ａを設けている。
The warp device 242 discharges the game balls that have entered the
演出可動体２２４は、本実施形態では人間の右腕の上腕と前腕を模した上腕部２２４ａと前腕部２２４ｂとからなり、肩の位置に上腕部２２４ａを回動させる不図示の上腕モータと肘の位置に前腕部２２４ｂを回動させる不図示の前腕モータを備える。演出可動体２２４は、上腕モータと前腕モータによって装飾図柄表示装置２０８の前方を移動する。
In this embodiment, the effect
遮蔽装置２４６は、格子状の左扉２４６ａおよび右扉２４６ｂからなり、装飾図柄表示装置２０８および前面ステージ２４４の間に配設する。左扉２４６ａおよび右扉２４６ｂの上部には、不図示の２つのプーリに巻き回したベルトをそれぞれ固定している。すなわち、左扉２４６ａおよび右扉２４６ｂは、モータによりプーリを介して駆動するベルトの動作に伴って左右にそれぞれ移動する。遮蔽手段は、左扉２４６ａおよび右扉２４６ｂを閉じた状態ではそれぞれの内側端部が重なり、遊技者が装飾図柄表示装置２０８を視認し難いように遮蔽する。左扉２４６ａおよび右扉２４６ｂを開いた状態ではそれぞれの内側端部が装飾図柄表示装置２０８の表示画面の外側端部と若干重なるが、遊技者は装飾図柄表示装置２０８の表示の全てを視認可能である。また、左扉２４６ａおよび右扉２４６ｂは、それぞれ任意の位置で停止可能であり、例えば、表示した装飾図柄がどの装飾図柄であるかを遊技者が識別可能な程度に、装飾図柄の一部だけを遮蔽するようなことができる。なお、左扉２４６ａおよび右扉２４６ｂは、格子の孔から後方の装飾図柄表示装置２０８の一部を視認可能にしてもよいし、格子の孔の障子部分を半透明のレンズ体で塞ぎ、後方の装飾図柄表示装置２０８による表示を漠然と遊技者に視認させるようにしてもよいし、格子の孔の障子部分を完全に塞ぎ（遮蔽し）、後方の装飾図柄表示装置２０８を全く視認不可にしてもよい。
The
＜制御部＞
次に、図４を用いて、このパチンコ機１００の制御部の回路構成について詳細に説明する。なお、同図は制御部の回路ブロック図を示したものである。
<Control unit>
Next, the circuit configuration of the control unit of the
パチンコ機１００の制御部は、大別すると、主に遊技の進行（例えば、遊技者による操作の検出、遊技状態の遷移、遊技媒体の払出制御、当否判定など）を制御する主制御部３００と、主制御部３００が送信するコマンド信号（以下、単に「コマンド」と呼ぶ）に応じて主に演出の制御を行う第１副制御部４００と、第１副制御部４００より送信されたコマンドに基づいて各種機器を制御する第２副制御部５００と、主制御部３００が送信するコマンドに応じて主に遊技球の払い出しに関する制御を行う払出制御部６００と、遊技球の発射制御を行う発射制御部６３０と、パチンコ機１００に供給される電源を制御する電源制御部６６０と、によって構成している。
The control unit of the
＜主制御部＞
まず、パチンコ機１００の主制御部３００について説明する。
<Main control unit>
First, the
主制御部３００は、主制御部３００の全体を制御する基本回路３０２を備えており、この基本回路３０２には、ＣＰＵ３０４と、制御プログラムや各種データを記憶するためのＲＯＭ３０６と、一時的にデータを記憶するためのＲＡＭ３０８と、各種デバイスの入出力を制御するためのＩ／Ｏ３１０と、時間や回数等を計測するためのカウンタタイマ３１２と、プログラム処理の異常を監視するＷＤＴ３１４を搭載している。なお、ＲＯＭ３０６やＲＡＭ３０８については他の記憶装置を用いてもよく、この点は後述する第１副制御部４００についても同様である。この基本回路３０２のＣＰＵ３０４は、水晶発振器３１６ｂが出力する所定周期のクロック信号をシステムクロックとして入力して動作する。
The
また、基本回路３０２には、水晶発振器３１６ａが出力するクロック信号を受信する度に０〜６５５３５の範囲で数値を変動させるハードウェア乱数カウンタとして使用しているカウンタ回路３１８（この回路には２つのカウンタを内蔵しているものとする）と、所定の球検出センサ、例えば各始動口、入賞口、可変入賞口を通過する遊技球を検出するセンサや、前面枠扉開放センサや内枠開放センサや下皿満タンセンサを含む各種センサ３２０が出力する信号を受信し、増幅結果や基準電圧との比較結果をカウンタ回路３１８および基本回路３０２に出力するためのセンサ回路３２２と、所定の図柄表示装置、例えば第１特図表示装置２１２や第２特図表示装置２１４の表示制御を行うための駆動回路３２４と、所定の図柄表示装置、例えば普図表示装置２１０の表示制御を行うための駆動回路３２６と、各種状態表示部３２８（例えば、普図保留ランプ２１６、第１特図保留ランプ２１８、第２特図保留ランプ２２０、高確中ランプ２２２等）の表示制御を行うための駆動回路３３０と、所定の可動部材、例えば第２特図始動口２３２の羽根部材２３２ａや可変入賞口２３４の扉部材２３４ａ等を開閉駆動する各種ソレノイド３３２を制御するための駆動回路３３４を接続している。
In addition, the
なお、第１特図始動口２３０に球が入賞したことを球検出センサ３２０が検出した場合には、センサ回路３２２は球を検出したことを示す信号をカウンタ回路３１８に出力する。この信号を受信したカウンタ回路３１８は、第１特図始動口２３０に対応するカウンタのそのタイミングにおける値をラッチし、ラッチした値を、第１特図始動口２３０に対応する内蔵のカウンタ値記憶用レジスタに記憶する。また、カウンタ回路３１８は、第２特図始動口２３２に球が入賞したことを示す信号を受信した場合も同様に、第２特図始動口２３２に対応するカウンタのそのタイミングにおける値をラッチし、ラッチした値を、第２特図始動口２３２に対応する内蔵のカウンタ値記憶用レジスタに記憶する。
When the
さらに、基本回路３０２には、情報出力回路３３６を接続しており、主制御部３００は、この情報出力回路３３６を介して、外部のホールコンピュータ（図示省略）等が備える情報入力回路３５０にパチンコ機１００の遊技情報（例えば、遊技状態）を出力する。
Further, an
また、主制御部３００には、電源制御部６６０から主制御部３００に供給している電源の電圧値を監視する電圧監視回路３３８を設けており、この電圧監視回路３３８は、電源の電圧値が所定の値（本実施例では９Ｖ）未満である場合に電圧が低下したことを示す低電圧信号を基本回路３０２に出力する。
In addition, the
また、主制御部３００には、電源が投入されると起動信号（リセット信号）を出力する起動信号出力回路（リセット信号出力回路）３４０を設けており、ＣＰＵ３０４は、この起動信号出力回路３４０から起動信号を入力した場合に、遊技制御を開始する（詳細は後述する）。
In addition, the
また、主制御部３００は、第１副制御部４００にコマンドを送信するための出力インタフェースと、払出制御部６００にコマンドを送信するための出力インタフェースをそれぞれ備えており、この構成により、第１副制御部４００および払出制御部６００との通信を可能としている。なお、主制御部３００と第１副制御部４００および払出制御部６００との情報通信は一方向の通信であり、主制御部３００は第１副制御部４００および払出制御部６００にコマンド等の信号を送信できるように構成しているが、第１副制御部４００および払出制御部６００からは主制御部３００にコマンド等の信号を送信できないように構成している。
The
＜副制御部＞
次に、パチンコ機１００の第１副制御部４００について説明する。第１副制御部４００は、主に主制御部３００が送信したコマンド等に基づいて第１副制御部４００の全体を制御する基本回路４０２を備えており、この基本回路４０２には、ＣＰＵ４０４と、制御プログラムや各種演出データを記憶するためのＲＯＭ４０６と、一時的にデータを記憶するためのＲＡＭ４０８と、各種デバイスの入出力を制御するためのＩ／Ｏ４１０と、時間や回数等を計測するためのカウンタタイマ４１２を搭載している。この基本回路４０２のＣＰＵ４０４は、水晶発信器４１４が出力する所定周期のクロック信号をシステムクロックとして入力して動作する。なお、ＲＯＭ４０６は、制御プログラムと各種演出データとを別々のＲＯＭに記憶させてもよい。
<Sub control unit>
Next, the first
また、基本回路４０２には、スピーカ１２０（およびアンプ）の制御を行うための音源ＩＣ４１６と、各種ランプ４１８（例えば、チャンスボタンランプ１３８）の制御を行うための駆動回路４２０と、遮蔽装置２４６の駆動制御を行うための駆動回路４３２と、遮蔽装置２４６の現在位置を検出する遮蔽装置センサ４３０と、チャンスボタン１３６の押下を検出するチャンスボタン検出センサ４２６と、遮蔽装置センサ４３０やチャンスボタン検出センサ４２６からの検出信号を基本回路４０２に出力するセンサ回路４２８と、ＣＰＵ４０４からの信号に基づいてＲＯＭ４０６に記憶された画像データ等を読み出してＶＲＡＭ４３６のワークエリアを使用して表示画像を生成して装飾図柄表示装置２０８に画像を表示するＶＤＰ４３４（ビデオ・ディスプレイ・プロセッサー）と、を接続している。
The
次に、パチンコ機１００の第２副制御部５００について説明する。第２副制御部５００は、第１副制御部４００が送信した制御コマンドを入力インタフェースを介して受信し、この制御コマンドに基づいて第２副制御部５００の全体を制御する基本回路５０２を備えており、この基本回路５０２は、ＣＰＵ５０４と、一時的にデータを記憶するためのＲＡＭ５０８と、各種デバイスの入出力を制御するためのＩ／Ｏ５１０と、時間や回数等を計測するためのカウンタタイマ５１２を搭載している。基本回路５０２のＣＰＵ５０４は、水晶発振器５１４が出力する所定周期のクロック信号をシステムクロックとして入力して動作し、第２副制御部５００の全体を制御するための制御プログラム及びデータ、画像表示用のデータ等が記憶されたＲＯＭ５０６が設けられている。
Next, the second
また、基本回路５０２には、演出可動体２２４の駆動制御を行うための駆動回路５１６と、演出可動体２２４の現在位置を検出する演出可動体センサ４２４と、演出可動体センサ４２４からの検出信号を基本回路５０２に出力するセンサ回路５１８と、遊技盤用ランプ５３２の制御を行うための遊技盤用ランプ駆動回路５３０と、遊技台枠用ランプ５４２の制御を行うための遊技台枠用ランプ駆動回路５４０と、遊技盤用ランプ駆動回路５３０と遊技台枠用ランプ駆動回路５４０との間でシリアル通信による点灯制御を行うシリアル通信制御回路５２０と、を接続している。
The
＜払出制御部、発射制御部、電源制御部＞
次に、パチンコ機１００の払出制御部６００、発射制御部６３０、電源制御部６６０について説明する。
<Discharge control unit, launch control unit, power supply control unit>
Next, the
払出制御部６００は、主に主制御部３００が送信したコマンド等の信号に基づいて払出装置１５２の払出モータ６０２を制御すると共に、払出センサ６０４が出力する制御信号に基づいて賞球または貸球の払い出しが完了したか否かを検出すると共に、インタフェース部６０６を介して、パチンコ機１００とは別体で設けられたカードユニット６０８との通信を行う。
The
発射制御部６３０は、払出制御部６００が出力する、発射許可または停止を指示する制御信号や、球発射ハンドル１３４内に設けた発射強度出力回路が出力する、遊技者による球発射ハンドル１３４の操作量に応じた発射強度を指示する制御信号に基づいて、発射杆１４６および発射槌１４８を駆動する発射モータ６３２の制御や、上皿１２６から発射装置１１０に球を供給する球送り装置６３４の制御を行う。
The
電源制御部６６０は、パチンコ機１００に外部から供給される交流電源を直流化し、所定の電圧に変換して主制御部３００、第１副制御部４００等の各制御部や払出装置１５２等の各装置に供給する。さらに、電源制御部６６０は、外部からの電源が断たれた後も所定の部品（例えば主制御部３００のＲＡＭ３０８等）に所定の期間（例えば１０日間）電源を供給するための蓄電回路（例えば、コンデンサ）を備えている。なお、本実施形態では、電源制御部６６０から払出制御部６００と第２副制御部５００に所定電圧を供給し、払出制御部６００から主制御部３００と第２副制御部５００と発射制御部６３０に所定電圧を供給しているが、各制御部や各装置に他の電源経路で所定電圧を供給してもよい。
The
＜図柄の種類＞
次に、図５（ａ）〜（ｃ）を用いて、パチンコ機１００の第１特別図柄表示装置２１２、第２特別図柄表示装置２１４、装飾図柄表示装置２０８、普通図柄表示装置２１０が停止表示する特図および普図の種類について説明する。同図（ａ）は特図の停止図柄態様の一例を示したものである。
<Type of design>
Next, using FIGS. 5A to 5C, the first special
第１特図始動口２３０に球が入球したことを第１始動口センサが検出したことを条件として特図１変動遊技が開始され、第２特図始動口２３２に球が入球したことを第２始動口センサが検出したことを条件として特図２変動遊技が開始される。特図１変動遊技が開始されると、第１特別図柄表示装置２１２は、７個のセグメントの全点灯と、中央の１個のセグメントの点灯を繰り返す「特図１の変動表示」を行う。また、特図２変動遊技が開始されると、第２特別図柄表示装置２１４は、７個のセグメントの全点灯と、中央の１個のセグメントの点灯を繰り返す「特図２の変動表示」を行う。これらの「特図１の変動表示」および「特図２の変動表示」が本発明にいう図柄の変動表示の一例に相当する。そして、特図１の変動開始前に決定した変動時間（本発明にいう変動時間が相当）が経過すると、第１特別図柄表示装置２１２は特図１の停止図柄態様を停止表示し、特図２の変動開始前に決定した変動時間（これも本発明にいう変動時間が相当）が経過すると、第２特別図柄表示装置２１４は特図２の停止図柄態様を停止表示する。したがって、「特図１の変動表示」を開始してから特図１の停止図柄態様を停止表示するまで、あるいは「特図２の変動表示」を開始してから特図２の停止図柄態様を停止表示するまでが本発明にいう図柄変動停止表示の一例に相当し、以下、この「特図１又は２の変動表示」を開始してから特図１又は２の停止図柄態様を停止表示するまでの一連の表示を図柄変動停止表示と称する。後述するように、図柄変動停止表示は複数回、連続して行われることがある。同図（ａ）には、図柄変動停止表示における停止図柄態様として「特図Ａ」から「特図Ｊ」までの１０種類の特図が示されており、図中の白抜きの部分が消灯するセグメントの場所を示し、黒塗りの部分が点灯するセグメントの場所を示している。
The special figure 1 variable game is started on the condition that the first start port sensor detects that the ball has entered the first special
「特図Ａ」は１５ラウンド（１５Ｒ）特別大当り図柄であり、「特図Ｂ」は１５Ｒ大当り図柄である。本実施形態のパチンコ機１００では、後述するように、特図変動遊技における大当りか否かの決定はハードウェア乱数の抽選によって行い、特別大当りか否かの決定はソフトウェア乱数の抽選によって行う。大当りと特別大当りの違いは、次回の特図変動遊技で、大当りに当選する確率が高い（特別大当り）か低い（大当り）かの違いである。以下、この大当りに当選する確率が高い状態のことを特図高確率状態と称し、その確率が低い状態のことを特図低確率状態と称する。また、１５Ｒ特別大当り遊技終了後および１５Ｒ大当り遊技終了後はいずれも時短状態に移行する。時短については詳しくは後述するが、時短状態に移行する状態のことを普図高確率状態と称し、時短状態に移行しない状態のことを普図低確率状態と称する。１５Ｒ特別大当り図柄である「特図Ａ」は、特図高確率普図高確率状態であり、１５Ｒ大当り図柄である「特図Ｂ」は、特図低確率普図高確率状態である。これらの「特図Ａ」および「特図Ｂ」は、遊技者に付与する利益量が相対的に大きな利益量になる図柄である。
“Special figure A” is a 15 round (15R) special jackpot symbol, and “Special figure B” is a 15R jackpot symbol. In the
「特図Ｃ」は突然確変と称される２Ｒ大当り図柄であり、特図高確率普図高確率状態である。すなわち、１５Ｒである「特図Ａ」と比べて、「特図Ｃ」は２Ｒである点が異なる。「特図Ｄ」は突然時短と称される２Ｒ大当り図柄であり、特図低確率普図高確率状態である。すなわち、１５Ｒである「特図Ｂ」と比べて、「特図Ｄ」は２Ｒである点が異なる。 “Special figure C” is a 2R jackpot symbol called sudden probability change, and is a special figure high probability normal figure high probability state. That is, “Special Figure C” is 2R compared to “Special Figure A” which is 15R. “Special figure D” is a 2R jackpot symbol called sudden time reduction, and is a special figure low probability normal figure high probability state. That is, “Special Figure D” is 2R compared to “Special Figure B” which is 15R.
「特図Ｅ」は隠れ確変と称される２Ｒ大当り図柄であり、特図高確率普図低確率状態である。「特図Ｆ」は突然通常と称される２Ｒ大当り図柄であり、特図低確率普図低確率状態である。これら「特図Ｅ」および「特図Ｆ」はいずれも、２Ｒであるとともに、時短状態に移行しない状態である。 “Special figure E” is a 2R jackpot symbol called hidden probability change, and is a special figure high probability normal figure low probability state. "Special figure F" is a 2R jackpot symbol suddenly called normal, and is a special figure low probability normal figure low probability state. These “special drawing E” and “special drawing F” are both 2R and are in a state in which they do not shift to the time-saving state.
「特図Ｇ」は第１小当り図柄であり、「特図Ｈ」は第２小当り図柄であり、何れも特図低確率普図低確率状態である。ここにいう小当りは、２Ｒ時短無し大当りと同じものに相当する。すなわち、この「特図Ｇ」、「特図Ｈ」は「特図Ｆ」と同じ状態であるが、両者では装飾図柄表示装置２０８に表示される演出が異なり、あえて、同じ状態でも「特図Ｇ」、「特図Ｈ」と「特図Ｆ」を設けておくことで、遊技の興趣を高めている。
“Special figure G” is the first small hit symbol, and “Special figure H” is the second small hit symbol, both of which are in the special figure low probability normal figure low probability state. The small hit here corresponds to the same as the big hit with no short time at 2R. That is, “Special Figure G” and “Special Figure H” are in the same state as “Special Figure F”, but the effects displayed on the decorative
また、「特図Ｉ」は第１はずれ図柄であり、「特図Ｊ」は第２はずれ図柄であり、遊技者に付与する利益量が相対的に小さな利益量になる図柄である。 In addition, “Special Figure I” is a first off symbol, and “Special Figure J” is a second off symbol, and the profit amount given to the player is a relatively small profit amount.
なお、本実施形態のパチンコ機１００には、１５Ｒ特別大当り図柄として「特図Ａ」以外の図柄も用意されており、１５Ｒ大当り図柄等の他の図柄についても同様である。
In the
図５（ｂ）は装飾図柄の一例を示したものである。本実施形態の装飾図柄には、「装飾１」〜「装飾１０」の１０種類がある。第１特図始動口２３０または第２特図始動口２３２に球が入賞したこと、すなわち、第１特図始動口２３０に球が入球したことを第１始動口センサが検出したこと、あるいは第２特図始動口２３２に球が入球したことを第２始動口センサが検出したことを条件にして、装飾図柄表示装置２０８の左図柄表示領域２０８ａ、中図柄表示領域２０８ｂ、右図柄表示領域２０８ｃの各図柄表示領域に、「装飾１」→「装飾２」→「装飾３」→・・・・「装飾９」→「装飾１０」→「装飾１」→・・・の順番で表示を切り替える「装飾図柄の変動表示」を行う。そして、「特図Ｂ」の１５Ｒ大当りを報知する場合には、図柄表示領域２０８ａ〜２０８ｃに１５Ｒ大当りに対応する、同じ装飾図柄が３つ並んだ図柄組合せ（例えば「装飾１−装飾１−装飾１」や「装飾２−装飾２−装飾２」等）を停止表示する。「特図Ａ」の１５Ｒ特別大当りを報知する場合には、同じ奇数の装飾図柄が３つ並んだ図柄組合せ（例えば「装飾３−装飾３−装飾３」や「装飾７−装飾７−装飾７」等）を停止表示する。
FIG. 5B shows an example of a decorative design. There are 10 types of decoration patterns of the present embodiment: “
また、「特図Ｅ」の隠れ確変と称される２Ｒ大当り、「特図Ｆ」の突然通常と称される２Ｒ大当り、あるいは「特図Ｇ」の第１小当り、「特図Ｈ」の第２小当りを報知する場合には、「装飾１−装飾２−装飾３」を停止表示する。さらに、「特図Ｃ」の突然確変と称される２Ｒ大当り、あるいは「特図Ｄ」の突然時短と称される２Ｒ大当りを報知する場合には、「装飾１−装飾３−装飾５」を停止表示する。一方、「特図Ｉ」の第１はずれ、「特図Ｊ」の第２はずれを報知する場合には、図柄表示領域２０８ａ〜２０８ｃに同図（ｂ）に示す図柄組合せ以外の図柄組合せを停止表示する。
In addition, the 2R big hit called “hidden probability change” of “special drawing E”, the 2R big hit called “special drawing F” suddenly normal, or the first small hit of “special drawing G”, “special drawing H” When notifying the second small hit, “decoration 1-
図５（ｃ）は普図の停止表示図柄の一例を示したものである。本実施形態の普図の停止表示態様には、当り図柄である「普図Ａ」と、外れ図柄である「普図Ｂ」の２種類がある。普図始動口２２８を球が通過したことを上述のゲートセンサが検出したことに基づいて、普通図柄表示装置２１０は、７個のセグメントの全点灯と、中央の１個のセグメントの点灯を繰り返す「普図の変動表示」を行う。そして、普図変動遊技の当選を報知する場合には「普図Ａ」を停止表示し、普図変動遊技の外れを報知する場合には「普図Ｂ」を停止表示する。この同図（ｃ）においても、図中の白抜きの部分が消灯するセグメントの場所を示し、黒塗りの部分が点灯するセグメントの場所を示している。
FIG.5 (c) shows an example of the usual stop display symbol. In the present embodiment, there are two types of stoppage display modes for ordinary maps, “general diagram A” which is a winning symbol and “general symbol B” which is a missed symbol. Based on the fact that the above-mentioned gate sensor has detected that a sphere has passed through the general-purpose start opening 228, the normal
＜主制御部の基本回路＞
次に、上述の主制御部３００の基本回路３０２について詳細に説明する。図６は、主制御部３００から基本回路３０２の主要部のみを抜き出して示した図である。
<Basic circuit of main control unit>
Next, the
主制御部３００の基本回路３０２は、主制御部３００全体の制御を行うＣＰＵ３０４と、ＣＰＵ３０４が実行する制御プログラムやＣＰＵ３０４が参照する各種データを記憶するためのＲＯＭ３０６と、ＣＰＵ３０４が一時的にデータを記憶するためのＲＡＭ３０８と、を有している。
The
＜主制御部のＣＰＵの内蔵レジスタ＞
ＣＰＵ３０４は、カウンタ回路、タイマ回路、シリアル通信回路、乱数回路、演算回路、リセット／割込みコントローラ等を制御するための制御レジスタのほか、ＣＰＵ３０４が制御プログラムを実行する際に使用するレジスタなどの内蔵レジスタを備える。内蔵レジスタには、本発明の特徴点の一つであるＴレジスタ（特殊レジスタ）と、汎用レジスタと、プログラムカウンタ（ＰＣ）、命令レジスタ等が含まれる。汎用レジスタの種類は特に限定されないが、本実施形態では、Ｉレジスタ、Ａレジスタ、Ｆレジスタ、Ｂレジスタ、Ｃレジスタ、Ｄレジスタ、Ｅレジスタ、Ｈレジスタ、Ｌレジスタの８ビットレジスタを備えており、ＢレジスタとＣレジスタ、ＤレジスタとＥレジスタ、ＨレジスタとＬレジスタは、それぞれ、１６ビット長の演算が可能なＢＣレジスタ、ＤＥレジスタ、ＨＬレジスタの１６ビットレジスタ（ペアレジスタ）としても機能するように構成されている。
<Built-in register of CPU of main control unit>
The
また、本実施形態では、内蔵デバイスが出力する割込みベクタ（所定のデバイスから読み込んだ割込みベクタ）の値を下位８ビット、Ｉレジスタ（割込みベクタレジスタ、インタラプトレジスタ）の内容を上位８ビットとした合計１６ビットのアドレスを、割込処理のアドレスとして読み込んで、後述する割込処理に分岐（ジャンプ）するように構成している。例えば、Ｉレジスタの値が００Ｈ、割込みベクタの値が６０Ｈのときに割込処理の要求が発生した場合には、００６０Ｈ（上位バイトがＩレジスタの００Ｈ、下位バイトが割込みベクタの６０Ｈ）で示されるアドレスに記憶された値（例えば、１２Ｈ）を下位バイト、続く００６１Ｈで示されるアドレスに記憶された値（例えば、０４Ｈ）を上位バイトとする２バイトのアドレス（例えば、０４１２Ｈ）がＰＣにロードされ、このアドレスを先頭アドレスとする割込処理に分岐（ジャンプ）するように構成している。 In this embodiment, the value of the interrupt vector (interrupt vector read from a predetermined device) output from the built-in device is the lower 8 bits, and the content of the I register (interrupt vector register, interrupt register) is the upper 8 bits. A 16-bit address is read as an interrupt processing address, and is branched (jumped) to an interrupt processing to be described later. For example, when an interrupt processing request is generated when the value of the I register is 00H and the value of the interrupt vector is 60H, this is indicated by 0060H (the upper byte is 00H of the I register and the lower byte is 60H of the interrupt vector). A 2-byte address (for example, 0412H) is loaded to the PC with the value (for example, 12H) stored at the address to be stored as the lower byte, and the value (for example, 04H) stored at the address indicated by 0061H as the upper byte. Thus, a branch (jump) is made to an interrupt process using this address as the head address.
Ｆレジスタは、命令が実行されると、その実行結果に従ってＦレジスタ内のビット７から順にＳフラグ（サインフラグ）、Ｚフラグ（ゼロフラグ）、ＳＺフラグ（セカンドゼロフラグ）、Ｈフラグ（ハーフキャリフラグ）、ビット３（空きビット）、Ｐ／Ｖフラグ（パリティ／オーバーフローフラグ）、Ｎフラグ（サブトラクトフラグ）、Ｃフラグ（キャリーフラグ）の各フラグが、１または０に変化したり、あるいは変化しなかったりする。ＳＺフラグは、Ｚフラグが変化する命令ではＺフラグ同様に変化するとともに、Ｚ８０互換命令の全てのＬＤ命令、全ての１６ビット算術演算命令（ＩＮＣ命令、ＤＥＣ命令も含む）、ローテートシフト命令のＲＬＣＡ命令、ＲＬＡ命令、ＲＲＣＡ命令、ＲＲＡ命令、「ＩＮ Ａ，（ｎ）」命令で変化する。
When an instruction is executed, the F register sequentially executes the S flag (sign flag), Z flag (zero flag), SZ flag (second zero flag), H flag (half carry flag) from
なお、１６ビット演算命令のＡＤＣ命令、ＳＢＣ命令は、Ｚフラグが変化し、他の命令ではＺフラグは変化せず、１６ビット演算命令の全てでＳＺフラグは変化する。また、「ＩＮ Ａ，（ｎ）」命令は、ＳＺフラグが変化し、Ｚフラグが変化しない。Ｆレジスタ内のＳＺフラグや空きビットの位置は上記したビット以外のビットであってもよい。なお、後述する特殊命令の場合にＳＺフラグが変化しないようにしてもよい。 Note that the 16-bit arithmetic instruction ADC instruction and SBC instruction change the Z flag, the other instructions do not change the Z flag, and the 16-bit arithmetic instruction changes the SZ flag. In addition, in the “INA, (n)” instruction, the SZ flag changes and the Z flag does not change. The position of the SZ flag or empty bit in the F register may be a bit other than the above-described bits. Note that the SZ flag may not be changed in the case of a special instruction described later.
また、本実施形態では、Ａ、Ｆ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ、Ｌの各汎用レジスタ（主レジスタ）に対応する補助レジスタ（裏レジスタ）として、Ａ´、Ｆ´、Ｂ´、Ｃ´、Ｄ´、Ｅ´、Ｈ´、Ｌ´の各汎用レジスタを備えているが、特殊レジスタであるＴレジスタのみ補助レジスタを備えていない。よって、Ｔレジスタの使用用途は限定され、Ｔレジスタの使用頻度は汎用レジスタに比べて低くなるため、不用意にＴレジスタの値が書き換えられてしまうような事態（Ｔレジスタの内容が破壊されてしまうような事態）を未然に防止できる場合がある。なお、補助レジスタの値は各種命令によって直接読み書きすることができず、特殊な交換命令（ＥＸ命令、ＥＸＸ命令）によって主レジスタの値と補助レジスタの値を交換することのみが許されている。ここでは、説明の便宜上、レジスタの値をＰＵＳＨ命令・ＰＯＰ命令等の命令で変更し易いレジスタを汎用レジスタとしたが、これに限らず、Ａレジスタ（アキュムレータ）とＦレジスタ（フラグレジスタ）など特別な役割を持つレジスタを汎用レジスタに含めなくてもよい。 In the present embodiment, A ′, F ′, B ′, A ′, F ′, B ′, A ′, F ′, B ′, A, F, B, C, D, E, H, and L are used as auxiliary registers (back registers) corresponding to the general-purpose registers (main registers). Each of the general-purpose registers C ′, D ′, E ′, H ′, and L ′ is provided, but only the T register that is a special register is not provided with an auxiliary register. Therefore, the usage of the T register is limited, and the usage frequency of the T register is lower than that of the general-purpose register. Therefore, a situation in which the value of the T register is inadvertently rewritten (the contents of the T register are destroyed). Situation) can be prevented in advance. Note that the value of the auxiliary register cannot be directly read / written by various instructions, and only the value of the main register and the value of the auxiliary register are allowed to be exchanged by a special exchange instruction (EX instruction, EXX instruction). Here, for convenience of explanation, a register whose register value can be easily changed by an instruction such as a PUSH instruction / POP instruction is a general-purpose register. However, the present invention is not limited to this, and special registers such as an A register (accumulator) and an F register (flag register) It is not necessary to include a register having a special role in the general-purpose register.
また、ここでは、ＴレジスタをＣＰＵ３０４に内蔵する例を示したが、例えば、ＣＰＵ３０４の外部に設けてもよいし、ＣＰＵ３０４とは別体のＲＡＭ３０８の一部に設けてもよい。すなわち、Ｔレジスタは、制御プログラムを記憶するための記憶手段（本実施形態ではＲＯＭ３０６）と物理的に異なる場所に設けられていることが好ましい。さらには、Ｔレジスタに（後述する）特定の値を書き込む処理を行う制御部と、ＲＯＭ３０６から制御プログラムを読み出して遊技制御を行う制御部と、が異なることが好ましい。制御部を異ならせることで、制御プログラムの改造と特定の値の不正取得の両方を行うことを困難にすることができるためである。
Although an example in which the T register is built in the
＜主制御部のＣＰＵのメモリ空間とＩ／Ｏ空間＞
次に、図７を用いて、主制御部３００のＣＰＵ３０４のメモリ空間とＩ／Ｏ空間について説明する。なお、同図（ａ）はＣＰＵ３０４のメモリマップを示した図であり、同図（ｂ）はＣＰＵ３０４のＩ／Ｏマップを示した図である。
<Memory space and I / O space of CPU of main controller>
Next, the memory space and I / O space of the
主制御部３００のＣＰＵ３０４は、上述の内蔵レジスタ、ＲＯＭ３０６、ＲＡＭ３０８などにアクセスするためのメモリ空間と、上述のＩ／Ｏ３１０との間で制御信号の入出力を行うためのＩ／Ｏ空間を有している。具体的には、同図（ａ）のメモリマップに示すように、主制御部３００のＲＯＭ３０６のアドレス／データ信号線は、メモリ空間のＲＯＭ領域（本実施形態では、００００Ｈ〜２ＦＦＦＨ（Ｈは１６進数を示す。以下、同じ）のうち、００００Ｈ〜２ＦＢＦＨ。２ＦＣ０Ｈ〜２ＦＦＦＨはプログラム管理エリア）に割り当てられ、ＣＰＵ３０４は、このＲＯＭ領域を指定してＲＯＭ３０６からのデータの読み出しを行う。また、本実施形態では、ＲＯＭ領域を第一領域〜第八領域の８つの領域に分けて管理を行っており、第一領域は００００Ｈから始まる領域としている。
The
また、内蔵レジスタのアドレス／データ信号線は、メモリ空間のレジスタエリア（本実施形態では、ＦＥ００Ｈ〜ＦＥＢＦＨ）に割り当てられ、ＣＰＵ３０４は、このレジスタエリアを介して内蔵レジスタからのデータの読み出しやレジスタへのデータの書き込みを行う。
The address / data signal line of the built-in register is assigned to a register area in the memory space (in this embodiment, FE00H to FEBFH), and the
また、ＲＡＭ３０８のアドレス／データ信号線は、メモリ空間のＲＷＭ領域（本実施形態では、Ｆ０００Ｈ〜Ｆ３ＦＦＨ）に割り当てられ、ＣＰＵ３０４は、このＲＷＭ領域を指定してＲＡＭ３０８からのデータの読み出しやＲＡＭ３０８へのデータの書き込みを行う。なお、メモリ空間の他の領域（本実施形態では、３０００Ｈ〜ＥＦＦＦＨ、Ｆ４００Ｈ〜ＦＤＦＦＨ、ＦＥＣ０Ｈ〜ＦＦＦＦＨ）は非使用領域とされている。
Further, the address / data signal line of the
また、同図（ｂ）のＩ／Ｏマップに示すように、主制御部３００のＩ／Ｏ３１０は、Ｉ／Ｏ空間のワークエリア（本実施形態では、００Ｈ〜ＢＦＨ）に割り当てられ、ＣＰＵ３０４は、このＩ／Ｏ空間を介して、Ｉ／Ｏ３１０との間で制御信号の入出力を行う。なお、Ｉ／Ｏ空間の他の領域（本実施形態では、Ｃ０Ｈ〜ＦＦＨ）は非使用領域とされている。
Also, as shown in the I / O map of FIG. 10B, the I /
＜初期化処理＞
次に、図８を用いて、主制御部３００の初期化処理について説明する。なお、同図は初期化処理の流れを示すフローチャートである。
<Initialization process>
Next, the initialization process of the
上述したように、主制御部３００には、電源が投入されると起動信号（システムリセット信号）を出力する起動信号出力回路（リセット信号出力回路）３４０を設けている。この起動信号を入力した基本回路３０２のＣＰＵ３０４は、後述するセキュリティモードまたはユーザモードに移行する前に、この初期化処理を実行する。
As described above, the
具体的には、ステップＳ５１では、ＣＰＵ３０４に内蔵されたＴレジスタに、特定の値（本実施形態では、上述のＲＷＭ領域の先頭アドレスＦ０００Ｈの上位バイトであるＦ０Ｈ）を記憶する。ステップＳ５２では、Ｔレジスタ以外の他のレジスタに初期値をセットした後にステップＳ５３に進み、後述する主制御部メイン処理を実行する。
Specifically, in step S51, a specific value (in this embodiment, F0H, which is the upper byte of the start address F000H of the RWM area described above) is stored in the T register built in the
なお、Ｔレジスタに記憶する特定の値はＦ０Ｈに限定されないことは言うまでもなく、例えば、上述のレジスタエリアの先頭アドレス（本実施形態ではＦＥ００Ｈ）の上位バイトであるＦＥＨをＴレジスタに記憶するように構成すれば、後述するＲＡＭ３０８へのアクセスと同様の原理で、内蔵レジスタへのアクセス効率を高めることができる場合がある。また、第一のタイミングではＴレジスタにＲＷＭ領域の先頭アドレスの上位バイトを設定し、その後（または、その前）の第二のタイミングでＴレジスタにレジスタエリアの先頭アドレスの上位バイトを設定するように構成してもよい。また、所定条件が成立している場合（例えば、所定の端子にＬレベルの信号が入力されている場合）にはＴレジスタにＲＷＭ領域の先頭アドレスの上位バイトを設定し、所定条件が成立していない場合には、Ｔレジスタにレジスタエリアの先頭アドレスの上位バイトを設定するように構成してもよい。
Needless to say, the specific value stored in the T register is not limited to F0H. For example, FEH, which is the upper byte of the start address of the register area (FE00H in this embodiment), is stored in the T register. If configured, the access efficiency to the built-in register may be improved by the same principle as the access to the
また、この初期化処理において制御プログラムによらずに（自動的に）ＴレジスタにＲＷＭ領域の先頭アドレスの上位バイトを設定（または／およびＴレジスタにレジスタエリアの先頭アドレスの上位バイトを設定）し、この初期化処理後に制御プログラム（例えば、後述するステップＳ１０１の初期設定１処理、ステップＳ１０７の初期設定２処理、ステップＳ１１３の初期化処理など）によって（手動で）Ｔレジスタにレジスタエリアの先頭アドレスの上位バイトを設定（または／およびＴレジスタにＲＷＭ領域の先頭アドレスの上位バイトを設定）するように構成してもよい。
In this initialization process, the upper byte of the start address of the RWM area is set in the T register (or / and the upper byte of the start address of the register area is set in the T register) without depending on the control program. Then, after this initialization processing, the start address of the register area in the T register (manually) by a control program (for example,
ここで、上述のリセット割込みには、システムリセット割込み（システムリセット端子に一定期間のリセット信号を入力するなど、外部イベントが要因となって行われるリセット割込み）と、ユーザリセット割込み（ユーザリセット端子に一定期間のリセット信号を入力するなど、外部イベントが要因となって行われるリセット割り込みや、ＷＤＴのタイムアウトや指定エリア外のアクセスなど、内部イベントが要因となって行われるリセット割込み）の２種類の割込みがある。システムリセット割込みによるリセットでは、制御レジスタや汎用レジスタを含む全ての内部回路が初期化され（例えば、レジスタに応じた初期値（例えばＩレジスタに００Ｈがセットされる））、ユーザリセット割込みによるリセットでは、内部回路の一部が初期化される。 Here, the above-mentioned reset interrupt includes a system reset interrupt (a reset interrupt caused by an external event such as inputting a reset signal for a certain period to the system reset terminal) and a user reset interrupt (a user reset terminal). There are two types of reset interrupts that are triggered by an external event, such as inputting a reset signal for a certain period, and reset interrupts that are triggered by an internal event, such as a WDT timeout or access outside a specified area) There is an interrupt. In a reset by a system reset interrupt, all internal circuits including a control register and a general-purpose register are initialized (for example, an initial value corresponding to the register (for example, 00H is set in the I register)). A part of the internal circuit is initialized.
図９は、システムリセット後の起動処理のタイムチャートである。システムリセット（ＸＳＲＳＴ端子に所定期間（例えば、システムクロックの４周期分の期間）以上のＬレベルの信号が入力された後にＨレベルの信号が入力された場合）による初期化処理を実行した後は、所定条件が成立している場合（例えば、所定の端子にＬレベルの信号が入力されている場合）はセキュリティモードに移行し、所定条件が成立していない場合はユーザモードに移行する。ここで、セキュリティモードは、ユーザプログラムの認証を行うモードである。具体的には、システムリセット入力時にユーザプログラムを基に計算された認証コードが正しいかどうかの再計算を行い、結果（セキュリティチェックの結果）がＯＫ（異常なし）の場合、このモードを終了して自動的にユーザモードに移行可能とし、セキュリティチェックの結果がＮＧ（異常あり）の場合、ＣＰＵ３０４が停止するように構成している。なお、認証コードは、ＲＯＭ書き込み時にユーザプログラム（以下、「制御プログラム」と称する場合がある）とともにＲＯＭ３０６に書き込まれる。
FIG. 9 is a time chart of the startup process after system reset. After executing an initialization process by a system reset (when an H level signal is input after an L level signal is input to the XSRST terminal for a predetermined period (for example, a period of four cycles of the system clock)) When the predetermined condition is satisfied (for example, when an L level signal is input to a predetermined terminal), the process shifts to the security mode, and when the predetermined condition is not satisfied, the process shifts to the user mode. Here, the security mode is a mode for authenticating the user program. Specifically, when the system reset is input, re-calculate whether the authentication code calculated based on the user program is correct. If the result (security check result) is OK (no abnormality), this mode is terminated. When the security check result is NG (abnormal), the
このセキュリティモードにおいてセキュリティチェックが終了した後、一定の期間の経過を待つ固定延長処理（以下、「固定遅延機能」ともいう）が終了したときにＸＲＳＴＯ端子からＨレベルのリセット出力を出力し、その後、ランダムな期間の経過を待つランダム延長処理（以下、「ランダム遅延機能」ともいう）が終了した場合にユーザモードに移行するように構成されている（固定延長処理とランダム延長処理を合わせて「セキュリティモード延長処理」や「セキュリティモード延長機能」ともいう）。ユーザモードは、ＲＯＭのリセットアドレス（上述のＲＯＭ領域の第一領域の先頭アドレスである００００Ｈ）からユーザプログラムを実行するモードであり、後述する主制御部メイン処理が開始される。なお、本実施形態では、ＣＰＵ３０４がユーザプログラムを実行する際に１回の処理（１ステート）で命令レジスタに読みこむデータのバイト長を１バイト（８ビット）長としているが、１ステート当りのデータ長は特に限定されず、例えば、１６ビット長や３２ビット長でもよい。
After the security check is finished in this security mode, when the fixed extension process (hereinafter also referred to as “fixed delay function”) waiting for a certain period of time is finished, an H level reset output is output from the XRSTO terminal, and thereafter When the random extension process (hereinafter also referred to as “random delay function”) that waits for the passage of a random period is completed, it is configured to shift to the user mode (a combination of the fixed extension process and the random extension process) Security mode extension processing ”or“ security mode extension function ”). The user mode is a mode in which the user program is executed from the reset address of the ROM (0000H, which is the first address of the first area of the ROM area described above), and main control unit main processing described later is started. In this embodiment, when the
また、本実施形態では、上述の初期化処理はセキュリティモードやユーザモードへの移行前に（自動的に（制御プログラムによらずに））実行されるように構成しているが、セキュリティモードやユーザモードへの移行後に実行されるよう構成してもよい。また、リセットの種類（ユーザリセット割込みの場合には割込み要因の種類）によって、初期化処理の実行タイミングが異なるように構成してもよい。 In the present embodiment, the above-described initialization process is configured to be executed (automatically (regardless of the control program)) before shifting to the security mode or the user mode. You may comprise so that it may be performed after transfering to user mode. Further, the initialization processing execution timing may be different depending on the type of reset (the type of interrupt factor in the case of a user reset interrupt).
具体的には、直前に発生したリセット要因を管理するためのレジスタ（内蔵レジスタのうちの一つである）を参照して、直前に発生したリセット要因が（１）システムリセットであるか否か、（２）ＷＤＴのタイムアウトによるユーザリセットであるか否か、（３）指定エリア外のアクセスによるユーザリセットであるか否か、を判定し、判定結果に応じて初期化処理の実行タイミングを決定するように構成してもよい。また、初期化処理でセットされる特定の値と初期値は、リセットの種類やレジスタの種類によって異なるように構成してもよい（例えば、汎用レジスタはシステムリセットでもユーザリセットでも初期値として００Ｈがセットされ、Ｔレジスタはシステムリセット時は特定の値としてＦ０Ｈがセットされるがユーザリセット時は初期化されないように構成してもよい）。 Specifically, referring to a register (one of the built-in registers) for managing the reset factor that occurred immediately before, whether or not the reset factor that occurred immediately before is (1) a system reset. (2) It is determined whether or not a user reset is caused by a timeout of WDT, and (3) whether or not a user reset is caused by access outside the designated area, and the execution timing of the initialization process is determined according to the determination result. You may comprise. In addition, the specific value and the initial value set in the initialization process may be configured to be different depending on the type of reset and the type of register (for example, a general-purpose register has 00H as an initial value in both system reset and user reset). The T register is set such that F0H is set as a specific value at the time of system reset, but may not be initialized at the time of user reset).
また、セキュリティモードの時間は、設定した時間分だけ延長することも、ランダムな時間分だけ延長することも可能である。ランダムな時間分だけ延長することにより、不正行為者はユーザプログラムの開始タイミングが狙いにくくなる場合がある。また、ユーザリセット（例えばＷＤＴのタイムアウトによるリセット）からユーザプログラムの実行開始までの時間をランダムな時間に設定可能な構成としてもよい。このような構成とすれば、ユーザプログラムの開始タイミングを狙った不正行為を未然に防止できる場合がある。 The security mode time can be extended by a set time or can be extended by a random time. By extending by a random amount of time, it may be difficult for the fraudster to aim at the start timing of the user program. Moreover, it is good also as a structure which can set the time from user reset (for example, reset by timeout of WDT) to the start of execution of a user program to random time. With such a configuration, there is a case where fraud aimed at the start timing of the user program can be prevented in advance.
＜主制御部メイン処理＞
次に、図１０を用いて、主制御部３００のＣＰＵ３０４が実行する主制御部メイン処理について説明する。なお、同図は主制御部メイン処理の流れを示すフローチャートである。
<Main control unit main processing>
Next, main control unit main processing executed by the
ステップＳ１０１では、初期設定１を行う。この初期設定１では、ＣＰＵ３０４のスタックポインタ（ＳＰ）へのスタック初期値の設定（仮設定）、割込マスクの設定、Ｉ／Ｏ３１０の初期設定、ＲＡＭ３０８に記憶する各種変数の初期設定、ＷＤＴ３１４の起動やタイマアウト時間の設定、Ｔレジチェック処理（詳細は後述）等を行う。本実施形態では、ＷＤＴ３１４のタイムアウト時間として３２．８ｍｓに相当する数値を初期値として設定する。なお、ここでは、ＷＤＴ３１４の起動とタイムアウト時間の設定を、主制御部メイン処理のメインループに入る直前で行う例を示したが、例えば、上述の初期化処理など、他の処理の中で行ってもよい。また、ステップＳ１０３では、ＷＤＴ３１４のカウンタの値をクリアし、ＷＤＴ３１４による時間計測を再始動（リスタート）する。なお、ＷＤＴ３１４のクリア＆リスタートをメインループ開始直後に行う例を示したが、例えば、後述する主制御部タイマ割込処理の中で定期的に行ってもよい。
In step S101,
また、図示は省略するが、基本回路３０２は、ＷＤＴ３１４を制御するレジスタとして、スタートレジスタとクリアレジスタを備えている。スタートレジスタは、ＷＤＴ３１４の起動／停止を制御するための８ビット長のレジスタであり、ＷＤＴ３１４を起動するときには起動を指示する値（例えば、ＣＣＨ）を設定し（書き込み）、ＷＤＴ３１４を停止するときには停止を指示する値（例えば、３３Ｈ）を設定するように構成されている。
Although not shown, the
また、このスタートレジスタは、リセット時にプログラム管理エリアに「ソフトウェアによる起動」を設定（選択）したときに有効となるレジスタであり、その場合、停止を指示する値（例えば、３３Ｈ）が初期値として設定される。したがって、「ソフトウェアによる起動」を設定（選択）したときにＷＤＴ３１４を起動するためには、遊技制御プログラムによって（手動で）起動を指示する値（例えば、ＣＣＨ）を設定する必要がある。一方、リセット時に「ソフトウェアによる起動」を設定（選択）しなかったときは、スタートレジスタには、起動を指示する値（例えば、ＣＣＨ）が遊技制御プログラムによらずに（自動的に）初期値として設定され、遊技制御プログラムによらずに（自動的に）ＷＤＴ３１４が起動される。
This start register is valid when “start by software” is set (selected) in the program management area at the time of resetting. In this case, a stop instruction value (for example, 33H) is set as an initial value. Is set. Therefore, in order to activate
クリアレジスタは、ＷＤＴ３１４のクリアとリスタートを制御するための８ビット長のレジスタであり、所定の第一の値（例えば、５５Ｈ）を設定した後に、所定の第二の値（例えば、ＡＡＨ）を設定したときにＷＤＴ３１４がクリアされ、直後にリスタートされる。なお、クリアレジスタの値を読み込んだときは、所定の固定値（例えば、ＦＦＨ）が読みだされる。また、詳細は後述するが、本実施形態では、ＣＰＵ３０４の所定記憶領域に、４ビット長の設定値データ００００Ｂ〜１０００Ｂのいずれかを予め設定することによって、ＷＤＴ３１４のタイムアウト時間を自由に設定できるように構成されている（図１１５参照）。なお、ＷＤＴが手動起動される前（停止された状態で）にクリアレジスタに第一の値、第二の値の順に値が設定されたとしてもＷＤＴ３１４は上記したクリアとリスタートの処理を実行しないように構成されている。
The clear register is an 8-bit register for controlling clearing and restarting of the
ステップＳ１０５では、低電圧信号がオンであるか否か、すなわち、電圧監視回路３３８が、電源制御部６６０から主制御部３００に供給している電源の電圧値が所定の値（本実施形態では９Ｖ）未満である場合に電圧が低下したことを示す低電圧信号を出力しているか否かを監視する。そして、低電圧信号がオンの場合（ＣＰＵ３０４が電源の遮断を検知した場合）にはステップＳ１０３に戻り、低電圧信号がオフの場合（ＣＰＵ３０４が電源の遮断を検知していない場合）にはステップＳ１０７に進む。なお、電源が投入された直後で未だ上記所定の値（９Ｖ）に達しない場合にもステップＳ１０３に戻り、供給電圧がその所定の値以上になるまで、ステップＳ１０５は繰り返し実行される。
In step S105, whether or not the low voltage signal is on, that is, the voltage value of the power supply that the
ステップＳ１０７では、初期設定２を行う。この初期設定２では、後述する主制御部タイマ割込処理を定期毎に実行するための周期を決める数値をカウンタタイマ３１２に設定する処理、Ｉ／Ｏ３１０の所定のポート（例えば試験用出力ポート、第１副制御部４００への出力ポート）からクリア信号を出力する処理、ＲＡＭ３０８への書き込みを許可する設定等を行う。
In step S107,
ステップＳ１０９では、電源の遮断前（電断前）の状態に復帰するか否かの判定を行い、電断前の状態に復帰しない場合（主制御部３００の基本回路３０２を初期状態にする場合）には初期化処理（ステップＳ１１３）に進む。
In step S109, it is determined whether or not to return to the state before power interruption (before power interruption), and the state before power interruption is not restored (when the
具体的には、最初に、電源基板に設けたＲＷＭクリアスイッチ１８０を遊技店の店員などが操作した場合に送信されるＲＡＭクリア信号がオン（操作があったことを示す）であるか否か、すなわちＲＡＭクリアが必要であるか否かを判定し、ＲＡＭクリア信号がオンの場合（ＲＡＭクリアが必要な場合）には、基本回路３０２を初期状態にすべくステップＳ１１３に進む。一方、ＲＡＭクリア信号がオフの場合（ＲＡＭクリアが必要でない場合）には、ＲＡＭ３０８に設けた電源ステータス記憶領域に記憶した電源ステータスの情報を読み出し、この電源ステータスの情報がサスペンドを示す情報であるか否かを判定する。そして、電源ステータスの情報がサスペンドを示す情報でない場合には、基本回路３０２を初期状態にすべくステップＳ１１３に進み、電源ステータスの情報がサスペンドを示す情報である場合には、ＲＡＭ３０８の所定の領域（例えば全ての領域）に記憶している１バイトデータを初期値が０である１バイト構成のレジスタに全て加算することによりチェックサムを算出し、算出したチェックサムの結果が特定の値（例えば０）であるか否か（チェックサムの結果が正常であるか否か）を判定する。そして、チェックサムの結果が特定の値（例えば０）の場合（チェックサムの結果が正常である場合）には電断前の状態に復帰すべくステップＳ１１１に進み、チェックサムの結果が特定の値（例えば０）以外である場合（チェックサムの結果が異常である場合）には、パチンコ機１００を初期状態にすべくステップＳ１１３に進む。同様に電源ステータスの情報が「サスペンド」以外の情報を示している場合にもステップＳ１１３に進む。
Specifically, first, a RAM clear signal transmitted when a store clerk or the like of an amusement store operates the RWM
ステップＳ１１１では、復電時処理を行う。この復電時処理では、電断時にＲＡＭ３０８に設けられたスタックエリアに記憶しておいたスタックポインタの値を読み出し、スタックポインタに再設定（本設定）する。また、後述するように、電断時にＲＡＭ３０８に設けられたレジスタ退避領域に記憶しておいた所定のレジスタの値を読み出し、これらのレジスタに再設定した後、割込許可（ＥＩ）の設定を行う。以降、ＣＰＵ３０４が、再設定後のスタックポインタやレジスタに基づいて制御プログラムを実行する結果、パチンコ機１００は電源断時の状態に復帰する。すなわち、電断直前にタイマ割込処理（後述）に分岐する直前に行った（ステップＳ１１５内の所定の）命令の次の命令から処理を再開する。
In step S111, power recovery processing is performed. In this power recovery process, the value of the stack pointer stored in the stack area provided in the
本実施形態に係るＣＰＵ３０４は、ＰＵＳＨ命令として、「ＰＵＳＨ ＴＩ」命令、「ＰＵＳＨ ＡＬＬ」命令、「ＰＵＳＨ ＧＲＰ」命令を備えている。「ＰＵＳＨ ＴＩ」命令は、Ｔ、Ｉレジスタに記憶されている値を上述のスタックエリアに退避させる命令であり、具体的には、ＰＵＳＨ命令実行時のスタックポインタをＳＰとした場合、ＰＵＳＨ命令実行時にＴレジスタに記憶されている値を、（ＳＰ−１）で示されるアドレスに退避させ、ＰＵＳＨ命令実行時にＩレジスタに記憶されている値を、（ＳＰ−２）で示されるアドレスに退避させる。また、「ＰＵＳＨ ＡＬＬ」命令は、ＰＵＳＨ命令実行時にＴ、Ｉ、Ａ、Ｆ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ、Ｌ、ＩＸＨ、ＩＸＬ、ＩＹＨ、ＩＹＬレジスタに記憶されている値を、この順番でスタックエリアに退避させる命令である。また、「ＰＵＳＨ ＧＲＰ」命令は、ＰＵＳＨ命令実行時にＡ、Ｆ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ、Ｌレジスタに記憶されている値を、この順番でスタックエリアに退避させる命令である。
The
また、ＣＰＵ３０４は、ＰＯＰ命令として、「ＰＯＰ ＴＩ」命令、「ＰＯＰ ＡＬＬ」命令、「ＰＯＰ ＧＲＰ」命令を備えている。「ＰＯＰ ＴＩ」命令は、スタックエリアに記憶されている値をＴ、Ｉレジスタに復帰させる（ＲＡＭ３０８の記憶領域からＴ、Ｉレジスタにデータをロードする）命令であり、具体的には、ＰＯＰ命令実行時のスタックポインタをＳＰとした場合、ＰＯＰ命令実行時に（ＳＰ−１）で示されるアドレスに記憶されている値をＴレジスタに復帰させ、ＰＯＰ命令実行時に（ＳＰ−２）で示されるアドレスに記憶されている値をＩレジスタに復帰させる。また、「ＰＯＰ ＡＬＬ」命令は、ＰＯＰ命令実行時にスタックエリアに記憶されている値を、Ｔ、Ｉ、Ａ、Ｆ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ、Ｌ、ＩＸＨ、ＩＸＬ、ＩＹＨ、ＩＹＬレジスタに復帰させる命令である。また、「ＰＵＳＨ ＧＲＰ」命令は、ＰＯＰ命令実行時にスタックエリアに記憶された値を、Ａ、Ｆ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ、Ｌレジスタに復帰させる命令である。
In addition, the
なお、Ｔレジスタをスタックエリアから復帰させるためには、「ＰＯＰ ＴＩ」命令を使用する必要があるが、Ｉレジスタを使用しない場合でも、Ｉレジスタにもスタックエリアの値が復帰されてしまうことになる。このように、Ｔレジスタをオペランドとする命令の汎用性を無くすことによって（使い難くすることによって）、Ｔレジスタをオペランドとする命令が多用されることを未然に防ぐことができ、Ｔレジスタの値が不用意に書き替ってしまうような事態（Ｔレジスタの内容が破壊されてしまうような事態）を回避できる場合がある。 In order to restore the T register from the stack area, it is necessary to use the “POP TI” instruction. However, even if the I register is not used, the value of the stack area is also restored to the I register. Become. In this way, by eliminating the generality of the instruction using the T register as an operand (making it difficult to use), it is possible to prevent the instruction using the T register as an operand from being frequently used. May be rewritten inadvertently (a situation where the contents of the T register are destroyed).
また、ＣＰＵ３０４は、割込み要求の受付を許可する命令（ＥＩ命令）と、割込み要求の受付を禁止する命令（ＤＩ命令）を備えており、上述の「ＰＯＰ ＴＩ」命令は、ＤＩ命令によって割込み要求の受付が禁止されている場合にのみ実行するように構成され、ＥＩ命令によって割込み要求の受付が許可されている場合に実行しないように構成されている。このように、割込み要求の受付が許可されている状態において「ＰＯＰ ＴＩ」命令の実行しないように構成すれば、「ＰＯＰ ＴＩ」命令の実行によって、割込みベクタレジスタやインタラプトレジスタとして機能するＩレジスタに、スタックエリアから予期しない値が復帰されてしまうおそれがなく、割込み処理を確実に実行することで信頼性の高い遊技制御を行うことができる場合がある。
The
また、ＣＰＵ３０４は、上述の命令の他にも、８ビットロード（転送）命令、１６ビットロード（転送）命令、スタック操作命令（１６ビットロード命令の一種）、８ビット算術論理演算命令、１６ビット算術論理演算命令、乗算・除算命令、アキュムレータ操作命令、ＭＰＵコントロール命令、交換命令、ブロック転送命令、ブロックサーチ命令、ビット操作命令、ローテート・シフト命令、無条件ジャンプ命令・条件付きジャンプ命令、コール命令・リターン命令、入出力命令、複合命令などを備えている。
In addition to the above-described instructions, the
本実施形態では、電断時には、「ＰＵＳＨ ＧＲＰ」命令によってＴ、Ｉレジスタを含まない、Ａ、Ｆ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ、Ｌレジスタの値をスタックエリアに退避（記憶）させ、復電時には、「ＰＯＰ ＧＲＰ」命令によってＴ、Ｉレジスタを含まない、Ａ、Ｆ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ、Ｌレジスタの値をスタックエリアから復帰させるように構成しており、Ｔレジスタについては「ＰＵＳＨ ＧＲＰ」命令による退避と「ＰＯＰ ＧＲＰ」命令による復帰の両方ができないように構成している（これらの命令のオペランドとしてＴレジスタが指定できないように構成している）。また、本実施形態では、加算命令（ＩＮＣ命令）や減算命令（ＤＥＣ命令）のオペランドとしてもＴレジスタが指定できないように構成している。後述するように、ＴレジスタはＲＡＭ３０８へのアクセスにおいて重要な役割を果たす特殊レジスタであるが、コーディングミスなどによってＴレジスタに予期しない値が設定されてしまうような事態を確実に回避することができ、安定した遊技制御が可能である。また、ＴレジスタについてはＰＵＳＨ命令による退避とＰＯＰ命令による復帰の両方を行わないため、電断時や復帰時の処理を速めることができる場合がある。
In this embodiment, when power is interrupted, the values of the A, F, B, C, D, E, H, and L registers that do not include the T and I registers are saved (stored) in the stack area by the “PUSH GRP” instruction. When power is restored, the “POP GRP” instruction is used to restore the values of the A, F, B, C, D, E, H, and L registers from the stack area, not including the T and I registers. The T register is configured so that both saving by the “PUSH GRP” instruction and restoration by the “POP GRP” instruction cannot be performed (the T register cannot be specified as an operand of these instructions). In this embodiment, the T register cannot be specified as an operand of an addition instruction (INC instruction) or a subtraction instruction (DEC instruction). As will be described later, the T register is a special register that plays an important role in accessing the
また、主制御部３００における基本回路３０２に搭載されているＲＡＭ３０８には、送信情報記憶領域が設けられている。このステップＳ１１１では、その送信情報記憶領域に、復電コマンドをセットする。この復電コマンドは、電源断時の状態に復帰したことを表すコマンドであり、後述する、主制御部３００のタイマ割込処理におけるステップＳ２３３において、第１副制御部４００へ送信される。また、ステップＳ１１６では、ＲＡＭクリアの場合はＲＡＭクリアした後に、ＲＡＭクリアしない場合は各レジスタへデータを復帰させた後に、ＷＤＴ３１４の起動開始を行う。
The
ステップＳ１１３では、初期化処理を行う。この初期化処理では、割込禁止（ＤＩ）の設定、スタックポインタへのスタック初期値の設定（本設定）、ＲＡＭ３０８の全ての記憶領域の初期化などを行う。さらにここで、主制御部３００のＲＡＭ３０８に設けられた送信情報記憶領域に正常復帰コマンドをセットする。この正常復帰コマンドは、主制御部３００の初期化処理（ステップＳ１１３）が行われたことを表すコマンドであり、復電コマンドと同じく、主制御部３００のタイマ割込処理におけるステップＳ２３３において、第１副制御部４００へ送信される。また、ステップＳ１１４では、ＲＡＭクリアの場合はＲＡＭクリアした後に、ＲＡＭクリアしない場合は各レジスタへデータを復帰させた後に、ＷＤＴ３１４の起動開始を行う。
In step S113, initialization processing is performed. In this initialization processing, interrupt prohibition (DI) setting, stack initial value setting to the stack pointer (this setting), initialization of all storage areas of the
ステップＳ１１５では、割込禁止の設定を行った後、基本乱数初期値更新処理を行う。この基本乱数初期値更新処理では、普図当選乱数カウンタ、および特図乱数値カウンタの初期値をそれぞれ生成するための２つの初期値生成用乱数カウンタと、普図タイマ乱数値、および特図タイマ乱数値それぞれを生成するための２つの乱数カウンタを更新する。例えば、普図タイマ乱数値として取り得る数値範囲が０〜１００とすると、ＲＡＭ３０８に設けた普図タイマ乱数値を生成するための乱数カウンタ記憶領域から値を取得し、取得した値に１を加算してから元の乱数カウンタ記憶領域に記憶する。このとき、取得した値に１を加算した結果が１０１であれば０を元の乱数カウンタ記憶領域に記憶する。他の初期値生成用乱数カウンタ、乱数カウンタもそれぞれ同様に更新する。なお、初期値生成用乱数カウンタは、後述するステップＳ２０７でも更新する。主制御部３００は、所定の周期ごとに開始するタイマ割込処理を行っている間を除いて、ステップＳ１１５の処理を繰り返し実行する。
In step S115, after setting for prohibition of interruption, a basic random number initial value update process is performed. In this basic random number initial value update process, two initial value generation random number counters for generating the initial values of the ordinary figure winning random number counter and the special figure random value counter, the ordinary figure timer random number value, and the special figure timer, respectively. Two random number counters for generating each random value are updated. For example, if the range of values that can be taken as a normal timer random number value is 0 to 100, a value is acquired from a random number counter storage area for generating a normal timer random value provided in the
＜Ｔレジチェック処理＞
図１１（ａ）は、初期設定１で行うＴレジチェック処理の流れを示すフローチャートであり、同図（ｂ）は、Ｔレジチェック処理のプログラムリストの一例である。
<T cash register check processing>
FIG. 11A is a flowchart showing the flow of the T registration check process performed in the
このＴレジチェック処理のステップＳ１３１では、Ｔレジスタの値をＡレジスタにセットし（ＬＤ Ａ，Ｔ）、次のステップＳ１３２では、Ａレジスタの値が特定の値（Ｆ０Ｈ）に一致するか否かを判定し（ＳＵＢ Ｆ０Ｈ、ＪＰ Ｚ，ＳＥＩＪＹＯＵ）、一致しない場合（異常の場合；Ａレジスタの値から特定の値（Ｆ０Ｈ）を減算した値が０以外の値となりＺフラグが０になった場合）にはステップＳ１３３に進み、一致した場合（正常の場合；Ａレジスタの値から特定の値（Ｆ０Ｈ）を減算した値が０となりＺフラグが１になった場合）には、Ｔレジスタの値が正常であると判定してＴレジチェック処理を終了し、後続の処理に進む。ステップＳ１３３では、Ｔレジスタの値が異常であると判定してＴレジスタに特定の値（Ｆ０Ｈ）をセットした後に（ＬＤ Ｔ，Ｆ０Ｈ）、Ｔレジチェック処理を終了して後続の処理に進む。 In step S131 of the T registration check process, the value of the T register is set in the A register (LD A, T). In the next step S132, whether or not the value of the A register matches a specific value (F0H). (SUB F0H, JP Z, SEIJYOU) If they do not match (in case of abnormality; the value obtained by subtracting a specific value (F0H) from the value in register A becomes a value other than 0 and the Z flag becomes 0) ) Proceeds to step S133, and if they match (if normal; the value obtained by subtracting a specific value (F0H) from the value of the A register becomes 0 and the Z flag becomes 1), the value of the T register Is determined to be normal, the T registration check process is terminated, and the process proceeds to the subsequent process. In step S133, after determining that the value of the T register is abnormal and setting a specific value (F0H) in the T register (LD T, F0H), the T registration check process is terminated and the process proceeds to the subsequent process.
なお、Ｔレジチェック処理は図１１に示す処理に限定されるものではなく、例えば、図１２に示すような処理でもよい。図１２（ａ）は、変形例に係るＴレジチェック処理の流れを示すフローチャートであり、同図（ｂ）は、変形例に係るＴレジチェック処理のプログラムリストの一例である。 Note that the T-registration check process is not limited to the process shown in FIG. 11, and may be a process shown in FIG. 12, for example. FIG. 12A is a flowchart showing a flow of a T-registration check process according to the modification, and FIG. 12B is an example of a program list of the T-registration check process according to the modification.
この変形例に係るＴレジチェック処理では、上記ステップＳ１３３の処理に替えて、ステップＳ１３５のエラー処理を行うように構成している。具体的には、ステップＳ１３２においてＡレジスタの値が特定の値（Ｆ０Ｈ）に一致しないと判定した場合（異常の場合；Ａレジスタの値から特定の値（Ｆ０Ｈ）を減算した値が０以外の値となりＺフラグが０になった場合）にはステップＳ１３５に進みエラー処理を行う（ＳＵＢ Ｆ０Ｈ、ＪＰ ＮＺ，ｍｏＥｒｒｏｒ）。このエラー処理の内容は特に限定されないが、例えば、無限ループに入って後続の主制御部メイン処理を実行しないように構成したり、後続の主制御部メイン処理において液晶表示装置やスピーカなどを用いてエラーを報知したりすることが考えられる。なお、Ｔレジチェック処理の実行タイミングは初期設定１に限らない。また、Ｔレジチェック処理の実行タイミングは初期設定１（ＷＤＴリスタート前、低電圧信号〜処理前）でのみ実行するようにしてもよい。
In the T-registration check process according to this modification, the error process in step S135 is performed instead of the process in step S133. Specifically, when it is determined in step S132 that the value of the A register does not match the specific value (F0H) (in the case of abnormality; the value obtained by subtracting the specific value (F0H) from the value of the A register is other than 0) If the value becomes Z and the Z flag becomes 0), the process proceeds to step S135 and error processing is performed (SUB F0H, JP NZ, moError). The content of this error processing is not particularly limited. For example, the error processing is configured not to enter the infinite loop and execute the subsequent main control unit main processing, or to use a liquid crystal display device or a speaker in the subsequent main control unit main processing. It may be possible to report an error. The execution timing of the T registration check process is not limited to the
＜ＬＤ命令＞
次に、主制御部３００が備えるＬＤ命令について説明する。ＬＤ命令（ＬＤ ＯＰ１，ＯＰ２）は、第１オペランドＯＰ１で示されるレジスタに、第２オペランドＯＰ２で示されるレジスタに記憶された値（または、第２オペランドＯＰ２で示されるイミディエイト値（即値または直値ともいう。以下同じ）を記憶するための命令である。例えば、上述のＴレジチェック処理の実行前にＴレジスタにＦ０Ｈが記憶されている状態で「ＬＤ Ａ，Ｔ」の命令を実行した場合、Ａレジスタには第２オペランドで示されるＴレジスタに記憶された値、すなわちＦ０Ｈが記憶される。また、「ＬＤ Ａ，Ｆ０Ｈ」の命令を実行した場合にも、Ａレジスタには第２オペランドで示されるイミディエイト値、すなわちＦ０Ｈが記憶される。
<LD instruction>
Next, the LD command provided in the
一方、第１オペランドＯＰ１をＴレジスタとするＬＤ命令では、第２オペランドはイミディエイト値に限定されており、第２オペランドにレジスタを設定することは禁止されている（機械語にアセンブルされる過程でエラーとなりアセンブルすることができない）。ＣＰＵ３０４用のアセンブラでエラーが発生するのは、ＣＰＵ３０４に当該命令が備えられていないからである。上記ＬＤ命令の場合と同様に、例えば既述のＴレジスタに関する「ＰＵＳＨ ＧＲＰ」命令による退避と「ＰＯＰ ＧＲＰ」命令による復帰の両方ができないように構成している（これらの命令のオペランドとしてＴレジスタが指定できないように構成している）というのは、アセンブリでエラーとなることであり、ＣＰＵ３０４用の命令のオペランドとして指定できない、つまり、ＣＰＵ３０４はＴレジスタに関し「ＰＵＳＨ ＧＲＰ」命令と「ＰＯＰ ＧＲＰ」命令を備えていないのである。
したがって、上述のＴレジチェック処理で説明したように、第２オペランドをイミディエイト値とするＬＤ命令（先の例では「ＬＤ Ｔ，Ｆ０Ｈ」）のプログラミング（コーディング）は認められるが、第２オペランドにレジスタを設定するＬＤ命令（例えば「ＬＤ Ｔ，Ａ」）のプログラミング（コーディング）は認められない。このように、第１オペランドＯＰ１をＴレジスタとするＬＤ命令では、Ｔレジスタに対して直値でデータを転送するよう構成されているので、セットしているデータを確認し易くなる場合がある。また、Ｔレジスタに対して他のレジスタを介してデータを転送できないように構成されているので、Ｔレジスタの値を不用意に変更することができなくなる結果、コーディングミスの発生を減少させることができる場合がある。
On the other hand, in the LD instruction using the first operand OP1 as a T register, the second operand is limited to an immediate value, and setting a register in the second operand is prohibited (in the process of being assembled into a machine language). Error and cannot be assembled). The error occurs in the assembler for the
Therefore, as described in the above-described T-registration check process, programming (coding) of an LD instruction (“LD T, F0H” in the above example) having the second operand as an immediate value is permitted, but the second operand Programming (coding) of an LD instruction (eg, “LD T, A”) that sets a register is not allowed. As described above, the LD instruction using the first operand OP1 as the T register is configured to transfer data as a direct value to the T register, so that the set data may be easily confirmed. Further, since data is not transferred to the T register via another register, the value of the T register cannot be inadvertently changed, thereby reducing the occurrence of coding errors. There are cases where it is possible.
図１３はプログラムリストからＬＤ命令のみを抜き出して示した図である。この例では、５つのＬＤ命令を使用しているが、例えば、（４）のＬＤ命令「ＬＤ Ｂ，Ａ」の実行後にＢレジスタに記憶される値についてデバッグでトレースを行う場合を考える。この場合、ＬＤ命令「ＬＤ Ｂ，Ａ」の第２オペランドであるＡレジスタについて、プログラムリストを遡ってトレースすることが必要であるが、例えば、「ＬＤ Ａ」という検索キーでプログラムリストの検索を行った場合、（１）のＬＤ命令「ＬＤ Ａ，Ｂ」に加えて（３）のＬＤ命令「ＬＤ Ａ，Ｈ」がヒットすることになる。すなわち、第１オペランドにＡレジスタを設定したＬＤ命令は、第２オペランドにレジスタを設定することと、第２オペランドをイミディエイト値とすることの両方が認められているため使用頻度が高く、コーディングの見直し作業や、デバッグ（例えば、Ａレジスタのトレースなど）の効率を低下させる一因となり得る。なお、ここでは、最も利用頻度が高いＡレジスタについて説明したが、Ｔレジスタを除く他のレジスタを利用した場合にも同様のことが言える。 FIG. 13 shows only the LD command extracted from the program list. In this example, five LD instructions are used. For example, let us consider a case in which tracing is performed by debugging with respect to a value stored in the B register after execution of the LD instruction “LD B, A” in (4). In this case, it is necessary to trace back the program list for the A register which is the second operand of the LD instruction “LD B, A”. For example, the search of the program list can be performed using the search key “LD A”. If this is done, the LD instruction “LD A, H” in (3) will be hit in addition to the LD instruction “LD A, B” in (1). That is, the LD instruction with the A register set to the first operand is frequently used because it is permitted to set the register to the second operand and to set the second operand to an immediate value. This can contribute to a reduction in the efficiency of review work and debugging (for example, tracing of the A register). Although the A register having the highest use frequency has been described here, the same can be said when other registers other than the T register are used.
一方、第１オペランドにＴレジスタを設定したＬＤ命令は、第２オペランドにレジスタを設定することが禁止され、第２オペランドをイミディエイト値とすることのみが認められているため、Ａレジスタを利用したＬＤ命令よりも相対的に使用頻度が低く、コーディングの見直し作業や、デバッグ（例えば、Ｔレジスタのトレースなど）の効率を高めることが可能となり、制御プログラムの開発効率が向上する場合がある。なお、Ｔレジスタは、ＩＮＣ命令やＤＥＣ命令（算術論理演算命令）でＴレジスタの値を変化させることを可能にしてもよい。 On the other hand, the LD instruction in which the T register is set in the first operand is prohibited from setting the register in the second operand, and only the second operand is allowed to have an immediate value. The frequency of use is relatively lower than that of the LD instruction, and it becomes possible to increase the efficiency of coding review work and debugging (for example, T register tracing), and the control program development efficiency may be improved. Note that the T register may change the value of the T register with an INC instruction or a DEC instruction (arithmetic logic operation instruction).
＜主制御部タイマ割込処理＞
次に、図１４を用いて、主制御部３００のＣＰＵ３０４が実行する主制御部タイマ割込処理について説明する。なお、同図は主制御部タイマ割込処理の流れを示すフローチャートである。
<Main control unit timer interrupt processing>
Next, a main control unit timer interrupt process executed by the
主制御部３００は、所定の周期（本実施形態では約２ｍｓに１回）でタイマ割込信号を発生するカウンタタイマ３１２を備えており、このタイマ割込信号を契機として主制御部タイマ割込処理を所定の周期で開始する。なお、タイマ割込み周期は設定により適宜変更することが可能である。
The
ステップＳ２０１では、タイマ割込開始処理を行う。このタイマ割込開始処理では、ＣＰＵ３０４の各レジスタの値をスタック領域に一時的に退避する処理などを行う。
In step S201, a timer interrupt start process is performed. In this timer interrupt start process, a process of temporarily saving each register value of the
ステップＳ２０３では、ＷＤＴ３１４のカウント値が初期設定値（本実施形態では３２．８ｍｓ）を超えてＷＤＴ割込が発生しないように（処理の異常を検出しないように）、ＷＤＴを定期的に（本実施形態では、主制御部タイマ割込の周期である約２ｍｓに１回）リスタートを行う。
In step S203, the WDT is periodically updated (so that the count value of the
ステップＳ２０５では、入力ポート状態更新処理を行う。この入力ポート状態更新処理では、Ｉ／Ｏ３１０の入力ポートを介して、上述の前面枠扉開放センサや内枠開放センサや下皿満タンセンサ、各種の球検出センサを含む各種センサ３２０の検出信号を入力して検出信号の有無を監視し、ＲＡＭ３０８に各種センサ３２０ごとに区画して設けた信号状態記憶領域に記憶する。球検出センサの検出信号を例にして説明すれば、前々回のタイマ割込処理（約４ｍｓ前）で検出した各々の球検出センサの検出信号の有無の情報を、ＲＡＭ３０８に各々の球検出センサごとに区画して設けた前回検出信号記憶領域から読み出し、この情報をＲＡＭ３０８に各々の球検出センサごとに区画して設けた前々回検出信号記憶領域に記憶し、前回のタイマ割込処理（約２ｍｓ前）で検出した各々の球検出センサの検出信号の有無の情報を、ＲＡＭ３０８に各々の球検出センサごとに区画して設けた今回検出信号記憶領域から読み出し、この情報を上述の前回検出信号記憶領域に記憶する。また、今回検出した各々の球検出センサの検出信号を、上述の今回検出信号記憶領域に記憶する。
In step S205, input port state update processing is performed. In this input port state update process, the detection signals of
また、ステップＳ２０５では、上述の前々回検出信号記憶領域、前回検出信号記憶領域、および今回検出信号記領域の各記憶領域に記憶した各々の球検出センサの検出信号の有無の情報を比較し、各々の球検出センサにおける過去３回分の検出信号の有無の情報が入賞判定パターン情報と一致するか否かを判定する。一個の遊技球が一つの球検出センサを通過する間に、約２ｍｓという非常に短い間隔で起動を繰り返すこの主制御部タイマ割込処理は何回か起動する。このため、主制御部タイマ割込処理が起動する度に、上述のステップＳ２０５では、同じ遊技球が同じ球検出センサを通過したことを表す検出信号を確認することになる。この結果、上述の前々回検出信号記憶領域、前回検出信号記憶領域、および今回検出信号記領域それぞれに、同じ遊技球が同じ球検出センサを通過したことを表す検出信号が記憶される。すなわち、遊技球が球検出センサを通過し始めたときには、前々回検出信号無し、前回検出信号有り、今回検出信号有りになる。本実施形態では、球検出センサの誤検出やノイズを考慮して、検出信号無しの後に検出信号が連続して２回記憶されている場合には、入賞があったと判定する。図４に示す主制御部３００のＲＯＭ３０６には、入賞判定パターン情報（本実施形態では、前々回検出信号無し、前回検出信号有り、今回検出信号有りであることを示す情報）が記憶されている。このステップＳ２０５では、各々の球検出センサにおいて過去３回分の検出信号の有無の情報が、予め定めた入賞判定パターン情報（本実施形態では、前々回検出信号無し、前回検出信号有り、今回検出信号有りであることを示す情報）と一致した場合に、一般入賞口２２６、可変入賞口２３４、第１特図始動口２３０、および第２特図始動口２３２への入球、または普図始動口２２８の通過があったと判定する。すなわち、これらの入賞口２２６、２３４やこれらの始動口２３０、２３２、２２８への入賞があったと判定する。例えば、一般入賞口２２６への入球を検出する一般入賞口センサにおいて過去３回分の検出信号の有無の情報が上述の入賞判定パターン情報と一致した場合には、一般入賞口２２６へ入賞があったと判定し、以降の一般入賞口２２６への入賞に伴う処理を行うが、過去３回分の検出信号の有無の情報が上述の入賞判定パターン情報と一致しなかった場合には、以降の一般入賞口２２６への入賞に伴う処理を行わずに後続の処理に分岐する。なお、主制御部３００のＲＯＭ３０６には、入賞判定クリアパターン情報（本実施形態では、前々回検出信号有り、前回検出信号無し、今回検出信号無しであることを示す情報）が記憶されている。入賞が一度あったと判定した後は、各々の球検出センサにおいて過去３回分の検出信号の有無の情報が、その入賞判定クリアパターン情報に一致するまで入賞があったとは判定せず、入賞判定クリアパターン情報に一致すれば、次からは上記入賞判定パターン情報に一致するか否かの判定を行う。なお、入賞判定パターン情報は上記例に限らず適宜変更してもよい。例えば、入賞判定パターン情報として、前々回の１つ前の回での検出信号無し、前々回検出信号有り、前回検出信号有り、今回検出信号有りであってもよいし、前々回の１つ前の回での検出信号有り、前々回検出信号有り、前回検出信号有り、今回検出信号無しであってもよい。
Further, in step S205, the information on the presence or absence of the detection signal of each sphere detection sensor stored in each storage area of the above-mentioned detection signal storage area, the previous detection signal storage area, and the current detection signal storage area is compared. It is determined whether or not the information on the presence or absence of detection signals for the past three times in the ball detection sensor matches the winning determination pattern information. This main control unit timer interrupt process that is repeatedly started at a very short interval of about 2 ms while one game ball passes one ball detection sensor is started several times. For this reason, every time the main control unit timer interrupt process is activated, in step S205 described above, a detection signal indicating that the same game ball has passed the same ball detection sensor is confirmed. As a result, a detection signal indicating that the same game ball has passed the same ball detection sensor is stored in each of the detection signal storage area, the previous detection signal storage area, and the current detection signal storage area. That is, when the game ball starts to pass through the ball detection sensor, there is no detection signal before, a previous detection signal, and a current detection signal. In the present embodiment, in consideration of erroneous detection of the sphere detection sensor and noise, it is determined that there is a prize when the detection signal is stored twice continuously after no detection signal. The
ステップＳ２０７およびステップＳ２０９では、基本乱数初期値更新処理および基本乱数更新処理を行う。これらの基本乱数初期値更新処理および基本乱数更新処理では、上記ステップＳ１１５で行った初期値生成用乱数カウンタの値の更新を行い、次に主制御部３００で使用する、普図当選乱数値、特図１乱数値、および特図２乱数値をそれぞれ生成するための２つの乱数カウンタを更新する。例えば、普図当選乱数値として取り得る数値範囲が０〜１００とすると、ＲＡＭ３０８に設けた普図当選乱数値を生成するための乱数カウンタ記憶領域から値を取得し、取得した値に１を加算してから元の乱数カウンタ記憶領域に記憶する。このとき、取得した値に１を加算した結果が１０１であれば０を元の乱数カウンタ記憶領域に記憶する。また、取得した値に１を加算した結果、乱数カウンタが一周していると判定した場合にはそれぞれの乱数カウンタに対応する初期値生成用乱数カウンタの値を取得し、乱数カウンタの記憶領域にセットする。例えば、０〜１００の数値範囲で変動する普図当選乱数値生成用の乱数カウンタから値を取得し、取得した値に１を加算した結果が、ＲＡＭ３０８に設けた所定の初期値記憶領域に記憶している前回設定した初期値と等しい値（例えば７）である場合に、普図当選乱数値生成用の乱数カウンタに対応する初期値生成用乱数カウンタから値を初期値として取得し、普図当選乱数値生成用の乱数カウンタにセットすると共に、普図当選乱数値生成用の乱数カウンタが次に１周したことを判定するために、今回設定した初期値を上述の初期値記憶領域に記憶しておく。また、普図当選乱数値生成用の乱数カウンタが次に１周したことを判定するための上述の初期値記憶領域とは別に、特図乱数生成用の乱数カウンタが１周したことを判定するための初期値記憶領域をＲＡＭ３０８に設けている。なお、本実施形態では特図１の乱数値を取得するためのカウンタと特図２の乱数値を取得するためのカウンタとを別に設けたが、同一のカウンタを用いてもよい。
In step S207 and step S209, basic random number initial value update processing and basic random number update processing are performed. In these basic random number initial value update processing and basic random number update processing, the value of the initial value generation random number counter performed in step S115 is updated, and then the normal winning random number value used in the
ステップＳ２１１では、演出乱数更新処理を行う。この演出乱数更新処理では、主制御部３００で使用する演出用乱数値を生成するための乱数カウンタを更新する。
In step S211, effect random number update processing is performed. In this effect random number update process, a random number counter for generating an effect random number used by the
ステップＳ２１３では、タイマ更新処理を行う。このタイマ更新処理では、普通図柄表示装置２１０に図柄を変動・停止表示する時間を計時するための普図表示図柄更新タイマ、第１特別図柄表示装置２１２に図柄を変動・停止表示する時間を計時するための特図１表示図柄更新タイマ、第２特図表示装置２１４に図柄を変動・停止表示する時間を計時するための特図２表示図柄更新タイマ、所定の入賞演出時間、所定の開放時間、所定の閉鎖時間、所定の終了演出期間などを計時するためのタイマなどを含む各種タイマを更新する。
In step S213, timer update processing is performed. In this timer update process, the normal symbol display symbol update timer for timing the time for the symbol to be changed / stopped on the normal
ステップＳ２１５では、入賞口カウンタ更新処理を行う。この入賞口カウンタ更新処理では、入賞口２２６、２３４や始動口２３０、２３２、２２８に入賞があった場合に、ＲＡＭ３０８に各入賞口ごと、あるいは各始動口ごとに設けた賞球数記憶領域の値を読み出し、１を加算して、元の賞球数記憶領域に設定する。
In step S215, winning prize counter update processing is performed. In this winning opening counter updating process, when winning
また、ステップＳ２１７では、入賞受付処理を行う。この入賞受付処理では、第１特図始動口２３０、第２特図始動口２３２、普図始動口２２８および可変入賞口２３４への入賞があったか否かを判定する。ここでは、ステップＳ２０５における入賞判定パターン情報と一致するか否かの判定結果を用いて判定する。第１特図始動口２３０へ入賞があった場合且つＲＡＭ３０８に設けた対応する保留数記憶領域が満タンでない場合、カウンタ回路３１８の当選用カウンタ値記憶用レジスタから値を特図１当選乱数値として取得するとともに特図１乱数値生成用の乱数カウンタから値を特図１乱数値として取得して対応する乱数値記憶領域に格納する。第２特図始動口２３２へ入賞があった場合且つＲＡＭ３０８に設けた対応する保留数記憶領域が満タンでない場合、カウンタ回路３１８の当選用カウンタ値記憶用レジスタから値を特図２当選乱数値として取得するとともに特図２乱数値生成用の乱数カウンタから値を特図２乱数値として取得して対応する乱数値記憶領域に格納する。普図始動口２２８へ入賞があった場合且つＲＡＭ３０８に設けた対応する保留数記憶領域が満タンでない場合、普図当選乱数値生成用の乱数カウンタから値を普図当選乱数値として取得して対応する乱数値記憶領域に格納する。可変入賞口２３４へ入賞があった場合には、可変入賞口用の入賞記憶領域に、可変入賞口２３４に球が入球したことを示す情報を格納する。
In step S217, a winning acceptance process is performed. In this winning acceptance process, it is determined whether or not there has been a winning at the first special
ステップＳ２１９では、払出要求数送信処理を行う。なお、払出制御部６００に出力する出力予定情報および払出要求情報は、例えば１バイトで構成しており、ビット７にストローブ情報（オンの場合、データをセットしていることを示す）、ビット６に電源投入情報（オンの場合、電源投入後一回目のコマンド送信であることを示す）、ビット４〜５に暗号化のための今回加工種別（０〜３）、およびビット０〜３に暗号化加工後の払出要求数を示すようにしている。
In step S219, a payout request number transmission process is performed. Note that the output schedule information and the payout request information output to the
ステップＳ２２１では、普図状態更新処理を行う。この普図状態更新処理は、普図の状態に対応する複数の処理のうちの１つの処理を行う。例えば、普図変動表示の途中（上述する普図表示図柄更新タイマの値が１以上）における普図状態更新処理では、普通図柄表示装置２１０を構成する７セグメントＬＥＤの点灯と消灯を繰り返す点灯・消灯駆動制御を行う。この制御を行うことで、普通図柄表示装置２１０は普図の変動表示（普図変動遊技）を行う。
In step S221, a normal state update process is performed. This normal state update process performs one of a plurality of processes corresponding to the normal state. For example, in the normal state update process in the middle of the normal symbol display (the above-described general symbol display symbol update timer value is 1 or more), the 7-segment LED constituting the normal
また、普図変動表示時間が経過したタイミング（普図表示図柄更新タイマの値が１から０になったタイミング）における普図状態更新処理では、当りフラグがオンの場合には、当り図柄の表示態様となるように普通図柄表示装置２１０を構成する７セグメントＬＥＤの点灯・消灯駆動制御を行い、当りフラグがオフの場合には、外れ図柄の表示態様となるように普通図柄表示装置２１０を構成する７セグメントＬＥＤの点灯・消灯駆動制御を行う。また、主制御部３００のＲＡＭ３０８には、普図状態更新処理に限らず各種の処理において各種の設定を行う設定領域が用意されている。ここでは、上記点灯・消灯駆動制御を行うとともに、その設定領域に普図停止表示中であることを示す設定を行う。この制御を行うことで、普通図柄表示装置２１０は、当り図柄（図５（ｃ）に示す普図Ａ）および外れ図柄（図５（ｃ）に示す普図Ｂ）いずれか一方の図柄の確定表示を行う。さらにその後、所定の停止表示期間（例えば５００ｍ秒間）、その表示を維持するためにＲＡＭ３０８に設けた普図停止時間管理用タイマの記憶領域に停止期間を示す情報を設定する。この設定により、確定表示された図柄が所定期間停止表示され、普図変動遊技の結果が遊技者に報知される。
Also, in the normal state update process at the timing when the normal symbol change display time has elapsed (the timing at which the value of the general symbol display symbol update timer has changed from 1 to 0), if the hit flag is on, the hit symbol is displayed. The normal
また、普図変動遊技の結果が当りであれば、後述するように、普図当りフラグがオンされる。この普図当りフラグがオンの場合には、所定の停止表示期間が終了したタイミング（普図停止時間管理用タイマの値が１から０になったタイミング）における普図状態更新処理では、ＲＡＭ３０８の設定領域に普図作動中を設定するとともに、所定の開放期間（例えば２秒間）、第２特図始動口２３２の羽根部材２３２ａの開閉駆動用のソレノイド（３３２）に、羽根部材２３２ａを開放状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた羽根開放時間管理用タイマの記憶領域に開放期間を示す情報を設定する。
Further, if the result of the usual figure variable game is a hit, the usual figure hit flag is turned on as will be described later. When the usual figure hit flag is on, in the usual figure state update process at the timing when the predetermined stop display period ends (when the usual figure stop time management timer value changes from 1 to 0), The normal operation is set in the setting area, and the
また、所定の開放期間が終了したタイミング（羽根開放時間管理用タイマの値が１から０になったタイミング）で開始する普図状態更新処理では、所定の閉鎖期間（例えば５００ｍ秒間）、羽根部材の開閉駆動用のソレノイド３３２に、羽根部材を閉鎖状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた羽根閉鎖時間管理用タイマの記憶領域に閉鎖期間を示す情報を設定する。
In the usual state update process that starts at the timing when the predetermined opening period ends (the timing when the value of the blade opening time management timer is changed from 1 to 0), the blade member has a predetermined closing period (for example, 500 milliseconds). A signal for holding the blade member in the closed state is output to the opening /
また、所定の閉鎖期間が終了したタイミング（羽根閉鎖時間管理用タイマの値が１から０になったタイミング）で開始する普図状態更新処理では、ＲＡＭ３０８の設定領域に普図非作動中を設定する。さらに、普図変動遊技の結果が外れであれば、後述するように、普図外れフラグがオンされる。この普図外れフラグがオンの場合には、上述した所定の停止表示期間が終了したタイミング（普図停止時間管理用タイマの値が１から０になったタイミング）における普図状態更新処理でも、ＲＡＭ３０８の設定領域に普図非作動中を設定する。普図非作動中の場合における普図状態更新処理では、何もせずに次のステップＳ２２３に移行するようにしている。
Further, in the normal state update process that starts at the timing when the predetermined closing period ends (when the value of the blade closing time management timer is changed from 1 to 0), the non-operating state is set in the setting area of the
ステップＳ２２３では、普図関連抽選処理を行う。この普図関連抽選処理では、普図変動遊技および第２特図始動口２３２の開閉制御を行っておらず（普図の状態が非作動中）、且つ、保留している普図変動遊技の数が１以上である場合に、上述の乱数値記憶領域に記憶している普図当選乱数値に基づいた乱数抽選により普図変動遊技の結果を当選とするか、不当選とするかを決定する当り判定をおこない、当選とする場合にはＲＡＭ３０８に設けた当りフラグにオンを設定する。不当選の場合には、当りフラグにオフを設定する。また、当り判定の結果に関わらず、次に上述の普図タイマ乱数値生成用の乱数カウンタの値を普図タイマ乱数値として取得し、取得した普図タイマ乱数値に基づいて複数の変動時間のうちから普図表示装置２１０に普図を変動表示する時間を１つ選択し、この変動表示時間を、普図変動表示時間として、ＲＡＭ３０８に設けた普図変動時間記憶領域に記憶する。なお、保留している普図変動遊技の数は、ＲＡＭ３０８に設けた普図保留数記憶領域に記憶するようにしており、当り判定をするたびに、保留している普図変動遊技の数から１を減算した値を、この普図保留数記憶領域に記憶し直すようにしている。また当り判定に使用した乱数値を消去する。
In step S223, a general drawing related lottery process is performed. In this general map-related lottery process, the open / close control of the general map variable game and the second special
次いで、特図１および特図２それぞれについての特図状態更新処理を行うが、最初に、特図２についての特図状態更新処理（特図２状態更新処理）を行う（ステップＳ２２５）。この特図２状態更新処理は、特図２の状態に応じて、次の８つの処理のうちの１つの処理を行う。例えば、特図２変動表示の途中（上述の特図２表示図柄更新タイマの値が１以上）における特図２状態更新処理では、第２特別図柄表示装置２１４を構成する７セグメントＬＥＤの点灯と消灯を繰り返す点灯・消灯駆動制御を行う。この制御を行うことで、第２特別図柄表示装置２１４は特図２の変動表示（特図２変動遊技）を行う。また、コマンド設定送信処理（ステップＳ２３３）で回転開始設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶してから処理を終了する。
Next, the special figure state update process for each of the special figure 1 and the special figure 2 is performed. First, the special figure state update process (the special figure 2 state update process) for the special figure 2 is performed (step S225). In the special figure 2 state update process, one of the following eight processes is performed in accordance with the state of the special figure 2. For example, in the special figure 2 state update process in the middle of the special figure 2 fluctuation display (the value of the above-mentioned special figure 2 display symbol update timer is 1 or more), the 7-segment LED constituting the second special
また、主制御部３００のＲＡＭ３０８の当否判定結果記憶領域には、１５Ｒ大当りフラグ、２Ｒ大当りフラグ、第１小当りフラグ、第２小当りフラグ、第１はずれフラグ、第２はずれフラグ、特図確率変動フラグ、および普図確率変動フラグそれぞれのフラグが用意されている。特図２変動表示時間が経過したタイミング（特図２表示図柄更新タイマの値が１から０になったタイミング）で開始する特図２状態更新処理では、１５Ｒ大当りフラグはオン、特図確率変動フラグもオン、普図確率変動フラグもオンの場合には図５（ａ）に示す特図Ａ、１５Ｒ大当りフラグはオン、特図確率変動フラグはオフ、普図確率変動フラグはオンの場合には特図Ｂ、２Ｒ大当りフラグはオン、特図確率変動フラグもオン、普図確率変動フラグもオンの場合には特図Ｃ、２Ｒ大当りフラグはオン、特図確率変動フラグはオフ、普図確率変動フラグはオンの場合には特図Ｄ、２Ｒ大当りフラグはオン、特図確率変動フラグもオン、普図確率変動フラグはオンの場合には特図Ｅ、２Ｒ大当りフラグはオン、特図確率変動フラグはオフ、普図確率変動フラグもオフの場合には特図Ｆ、第１小当りフラグがオンの場合には特図Ｇ、第２小当りフラグがオンの場合には特図Ｈ、第１はずれフラグがオンの場合には特図Ｉ、第２はずれフラグがオンの場合には特図Ｉそれぞれの態様となるように、第２特別図柄表示装置２１４を構成する７セグメントＬＥＤの点灯・消灯駆動制御を行い、ＲＡＭ３０８の設定領域に特図２停止表示中であることを表す設定を行う。この制御を行うことで、第２特別図柄表示装置２１４は、１５Ｒ特別大当り図柄（特図Ａ）、１５Ｒ大当り図柄（特図Ｂ）、突然確変図柄（特図Ｃ）、突然時短図柄（特図Ｄ）、隠れ確変図柄（特図Ｅ）、突然通常図柄（特図Ｆ）、第１小当り図柄（特図Ｇ）、第２小当り図柄（特図Ｈ）、第１はずれ図柄（特図Ｉ）、および第２はずれ図柄（特図Ｊ）のいずれか一つの図柄の確定表示を行う。さらにその後、所定の停止表示期間（例えば５００ｍ秒間）その表示を維持するためにＲＡＭ３０８に設けた特図２停止時間管理用タイマの記憶領域に停止期間を示す情報を設定する。この設定により、確定表示された特図２が所定期間停止表示され、特図２変動遊技の結果が遊技者に報知される。また、ＲＡＭ３０８に設けられた時短回数記憶部に記憶された時短回数が１以上であれば、その時短回数から１を減算し、減算結果が１から０となった場合は、特図確率変動中（詳細は後述）でなければ、時短フラグをオフする。さらに、大当り遊技中（特別遊技状態中）にも、時短フラグをオフする。
In addition, in the
また、コマンド設定送信処理（ステップＳ２３３）で回転停止設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶するとともに、変動表示を停止する図柄が特図２であることを示す特図２識別情報を、後述するコマンドデータに含める情報としてＲＡＭ３０８に追加記憶してから処理を終了する。
Further, the special transmission information indicating that the rotation stop setting transmission process is executed in the command setting transmission process (step S233) is additionally stored in the above-described transmission information storage area, and the design for stopping the variable display is shown in FIG. The special figure 2 identification information indicating the presence is additionally stored in the
また、特図２変動遊技の結果が大当りであれば、後述するように、大当りフラグがオンされる。この大当りフラグがオンの場合には、所定の停止表示期間が終了したタイミング（特図２停止時間管理用タイマの値が１から０になったタイミング）における特図２状態更新処理では、ＲＡＭ３０８の設定領域に特図２作動中を設定するとともに、所定の入賞演出期間（例えば３秒間）すなわち装飾図柄表示装置２０８による大当りを開始することを遊技者に報知する画像を表示している期間待機するためにＲＡＭ３０８に設けた特図２待機時間管理用タイマの記憶領域に入賞演出期間を示す情報を設定する。また、コマンド設定送信処理（ステップＳ２３３）で入賞演出設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶する。
If the result of the special figure 2 variable game is a big hit, the big hit flag is turned on as will be described later. When the jackpot flag is on, in the special figure 2 state update process at the timing when the predetermined stop display period ends (the timing when the special figure 2 stop time management timer value changes from 1 to 0), the
また、所定の入賞演出期間が終了したタイミング（特図２待機時間管理用タイマの値が１から０になったタイミング）で開始する特図２状態更新処理では、所定の開放期間（例えば２９秒間、または可変入賞口２３４に所定球数（例えば１０球）の遊技球の入賞を検出するまで）可変入賞口２３４の扉部材２３４ａの開閉駆動用のソレノイド（３３２）に、扉部材２３４ａを開放状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた扉開放時間管理用タイマの記憶領域に開放期間を示す情報を設定する。また、コマンド設定送信処理（ステップＳ２３３）で大入賞口開放設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶する。
Further, in the special figure 2 state update process that starts at the timing when the predetermined winning effect period ends (the timing when the value of the special figure 2 standby time management timer changes from 1 to 0), a predetermined release period (for example, 29 seconds) Alternatively, the door member 234a is opened to the solenoid (332) for opening and closing the door member 234a of the
また、所定の開放期間が終了したタイミング（扉開放時間管理用タイマの値が１から０になったタイミング）で開始する特図２状態更新処理では、所定の閉鎖期間（例えば１．５秒間）可変入賞口２３４の扉部材２３４ａの開閉駆動用のソレノイド（３３２）に、扉部材２３４ａを閉鎖状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた扉閉鎖時間管理用タイマの記憶領域に閉鎖期間を示す情報を設定する。また、コマンド設定送信処理（ステップＳ２３３）で大入賞口閉鎖設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶する。
In the special figure 2 state update process that starts at the timing when the predetermined opening period ends (the timing when the door opening time management timer value changes from 1 to 0), the predetermined closing period (for example, 1.5 seconds) A signal for holding the door member 234a in a closed state is output to a solenoid (332) for opening and closing the door member 234a of the
また、この扉部材の開放・閉鎖制御を所定回数（本実施例では１５ラウンドか２ラウンド）繰り返し、終了したタイミングで開始する特図２状態更新処理では、所定の終了演出期間（例えば３秒間）すなわち装飾図柄表示装置２０８による大当りを終了することを遊技者に報知する画像を表示している期間待機するように設定するためにＲＡＭ３０８に設けた演出待機時間管理用タイマの記憶領域に演出待機期間を示す情報を設定する。また、普図確率変動フラグがオンに設定されていれば、この大当り遊技の終了と同時に、ＲＡＭ３０８に設けられた時短回数記憶部に時短回数１００回をセットするともに、ＲＡＭ３０８に設けられた時短フラグをオンする。なお、その普図確率変動フラグがオフに設定されていれば、時短回数記憶部に時短回数をセットすることもなく、また時短フラグをオンすることもない。ここにいう時短とは、特図変動遊技における大当りを終了してから、次の大当りを開始するまでの時間を短くするため、パチンコ機が遊技者にとって有利な状態になることをいう。この時短フラグがオンに設定されていると、普図高確率状態である。普図高確率状態では普図低確率状態に比べて、普図変動遊技に大当りする可能性が高い。また、普図高確率状態の方が、普図低確率状態に比べて普図変動遊技の変動時間および特図変動遊技の変動時間は短くなる。さらに、普図高確率状態では普図低確率状態に比べて、第２特別始動口２３２の一対の羽根部材２３２ａの１回の開放における開放時間が長くなりやすい。加えて、普図高確率状態では普図低確率状態に比べて、一対の羽根部材２３２ａは多く開きやすい。また、上述のごとく、時短フラグは、大当り遊技中（特別遊技状態中）にはオフに設定される。したがって、大当り遊技中には、普図低確率状態が維持される。これは、大当り遊技中に普図高確率状態であると、大当り遊技中に可変入賞口２３４に所定の個数、遊技球が入球するまでの間に第２特図始動口２３２に多くの遊技球が入球し、大当り中に獲得することができる遊技球の数が多くなってしまい射幸性が高まってしまうという問題があり、これを解決するためのものである。
In addition, in the special figure 2 state update process that starts at the timing when the door member opening / closing control is repeated a predetermined number of times (15 rounds or 2 rounds in this embodiment) and finished, a predetermined end effect period (eg, 3 seconds) In other words, the effect waiting period is stored in the storage area of the effect waiting time management timer provided in the
さらに、コマンド設定送信処理（ステップＳ２３３）で終了演出設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶する。 Further, predetermined transmission information indicating that the end effect setting transmission process is executed in the command setting transmission process (step S233) is additionally stored in the transmission information storage area.
また、所定の終了演出期間が終了したタイミング（演出待機時間管理用タイマの値が１から０になったタイミング）で開始する特図２状態更新処理では、ＲＡＭ３０８の設定領域に特図２非作動中を設定する。さらに、特図２変動遊技の結果が外れであれば、後述するように、はずれフラグがオンされる。このはずれフラグがオンの場合には、上述した所定の停止表示期間が終了したタイミング（特図２停止時間管理用タイマの値が１から０になったタイミング）における特図２状態更新処理でも、ＲＡＭ３０８の設定領域に特図２非作動中を設定する。特図２非作動中の場合における特図２状態更新処理では、何もせずに次のステップＳ２２７に移行するようにしている。
In the special figure 2 state update process that starts at the timing when the predetermined end production period ends (the timing when the production standby time management timer value changes from 1 to 0), the special figure 2 is not activated in the setting area of the
続いて、特図１についての特図状態更新処理（特図１状態更新処理）を行う（ステップＳ２２７）。この特図１状態更新処理では、特図１の状態に応じて、上述の特図２状態更新処理で説明した各処理を行う。この特図１状態更新処理で行う各処理は、上述の特図２状態更新処理で説明した内容の「特図２」を「特図１」と読み替えた処理と同一であるため、その説明は省略する。なお、特図２状態更新処理と特図１状態更新処理の順番は逆でもよい。 Subsequently, special figure state update processing (special figure 1 state update process) for special figure 1 is performed (step S227). In the special figure 1 state update process, each process described in the special figure 2 state update process is performed according to the state of the special figure 1. Each process performed in the special figure 1 state update process is the same as the process in which “special figure 2” in the contents described in the special figure 2 state update process is replaced with “special figure 1”. Omitted. The order of the special figure 2 state update process and the special figure 1 state update process may be reversed.
ステップＳ２２５およびステップＳ２２７における特図状態更新処理が終了すると、今度は、特図１および特図２それぞれについての特図関連抽選処理を行う。ここでも先に、特図２についての特図関連抽選処理（特図２関連抽選処理）を行い（ステップＳ２２９）、その後で、特図１についての特図関連抽選処理（特図１関連抽選処理）を行う（ステップＳ２３１）。これらの特図関連抽選処理についても、主制御部３００が特図２関連抽選処理を特図１関連抽選処理よりも先に行うことで、特図２変動遊技の開始条件と、特図１変動遊技の開始条件が同時に成立した場合でも、特図２変動遊技が先に変動中となるため、特図１変動遊技は変動を開始しない。また、装飾図柄表示装置２０８による、特図変動遊技の大当り判定の結果の報知は、第１副制御部４００によって行われ、第２特図始動口２３２への入賞に基づく抽選の抽選結果の報知が、第１特図始動口２３０への入賞に基づく抽選の抽選結果の報知よりも優先して行われる。
When the special figure state update process in step S225 and step S227 is completed, a special figure related lottery process for each of special figure 1 and special figure 2 is performed. Also here, first, a special drawing related lottery process for special figure 2 (a
ステップＳ２３３では、コマンド設定送信処理を行い、各種のコマンドが第１副制御部４００に送信される。なお、第１副制御部４００に送信する出力予定情報は例えば１６ビットで構成しており、ビット１５はストローブ情報（オンの場合、データをセットしていることを示す）、ビット１１〜１４はコマンド種別（本実施形態では、基本コマンド、図柄変動開始コマンド、図柄変動停止コマンド、入賞演出開始コマンド、終了演出開始コマンド、大当りラウンド数指定コマンド、復電コマンドなどコマンドの種類を特定可能な情報）、ビット０〜１０はコマンドデータ（コマンド種別に対応する所定の情報）で構成している。
In step S233, command setting transmission processing is performed, and various commands are transmitted to the first
具体的には、ストローブ情報は上述のコマンド送信処理でオン、オフするようにしている。また、コマンド種別が図柄変動開始コマンドの場合であればコマンドデータに、１５Ｒ大当りフラグや２Ｒ大当りフラグの値、特図確率変動フラグの値、特図関連抽選処理で選択したタイマ番号などを示す情報を含み、図柄変動停止コマンドの場合であれば、１５Ｒ大当りフラグや２Ｒ大当りフラグの値、特図確率変動フラグの値などを含み、入賞演出コマンドおよび終了演出開始コマンドの場合であれば、特図確率変動フラグの値などを含み、大当りラウンド数指定コマンドの場合であれば特図確率変動フラグの値、大当りラウンド数などを含むようにしている。コマンド種別が基本コマンドを示す場合は、コマンドデータにデバイス情報、第１特図始動口２３０への入賞の有無、第２特図始動口２３２への入賞の有無、可変入賞口２３４への入賞の有無などを含む。
Specifically, the strobe information is turned on and off in the command transmission process described above. If the command type is a symbol variation start command, the command data includes information such as the value of the 15R jackpot flag or 2R jackpot flag, the value of the special figure probability variation flag, the timer number selected in the special figure related lottery process, and the like. In the case of the symbol variation stop command, the value of the 15R jackpot flag, the 2R jackpot flag, the value of the special figure probability variation flag, and the like are included. In the case of a jackpot round number designation command, the value of the special variation probability flag, the number of jackpot rounds, and the like are included. When the command type indicates a basic command, device information in the command data, presence / absence of winning at the first special
また、上述の回転開始設定送信処理では、コマンドデータにＲＡＭ３０８に記憶している、１５Ｒ大当りフラグや２Ｒ大当りフラグの値、特図確率変動フラグの値、特図１関連抽選処理および特図２関連抽選処理で選択したタイマ番号、保留している第１特図変動遊技または第２特図変動遊技の数などを示す情報を設定する。上述の回転停止設定送信処理では、コマンドデータにＲＡＭ３０８に記憶している、１５Ｒ大当りフラグや２Ｒ大当りフラグの値、特図確率変動フラグの値などを示す情報を設定する。上述の入賞演出設定送信処理では、コマンドデータに、ＲＡＭ３０８に記憶している、入賞演出期間中に装飾図柄表示装置２０８・各種ランプ４１８・スピーカ１２０に出力する演出制御情報、特図確率変動フラグの値、保留している第１特図変動遊技または第２特図変動遊技の数などを示す情報を設定する。上述の終了演出設定送信処理では、コマンドデータに、ＲＡＭ３０８に記憶している、演出待機期間中に装飾図柄表示装置２０８・各種ランプ４１８・スピーカ１２０に出力する演出制御情報、特図確率変動フラグの値、保留している第１特図変動遊技または第２特図変動遊技の数などを示す情報を設定する。上述の大入賞口開放設定送信処理では、コマンドデータにＲＡＭ３０８に記憶している大当りラウンド数、特図確率変動フラグの値、保留している第１特図変動遊技または第２特図変動遊技の数などを示す情報を設定する。上述の大入賞口閉鎖設定送信処理では、コマンドデータにＲＡＭ３０８に記憶している大当りラウンド数、特図確率変動フラグの値、保留している第１特図変動遊技または第２特図変動遊技の数などを示す情報を設定する。また、このステップＳ２３３では一般コマンド特図保留増加処理も行われる。この一般コマンド特図保留増加処理では、コマンドデータにＲＡＭ３０８の送信用情報記憶領域に記憶している特図識別情報（特図１または特図２を示す情報）、予告情報（事前予告情報、偽事前予告情報、または事前予告無情報のいずれか）を設定する。
In the rotation start setting transmission process described above, the value of the 15R big hit flag or 2R big hit flag, the value of the special figure probability variation flag, the special figure 1 related lottery process, and the special figure 2 related are stored in the
第１副制御部４００では、受信した出力予定情報に含まれるコマンド種別により、主制御部３００における遊技制御の変化に応じた演出制御の決定が可能になるとともに、出力予定情報に含まれているコマンドデータの情報に基づいて、演出制御内容を決定することができるようになる。
In the first
ステップＳ２３５では、外部出力信号設定処理を行う。この外部出力信号設定処理では、ＲＡＭ３０８に記憶している遊技情報を、情報出力回路３３６を介してパチンコ機１００とは別体の情報入力回路３５０に出力する。
In step S235, an external output signal setting process is performed. In this external output signal setting process, the game information stored in the
ステップＳ２３７では、デバイス監視処理を行う。このデバイス監視処理では、ステップＳ２０５において信号状態記憶領域に記憶した各種センサの信号状態を読み出して、所定のエラーの有無、例えば前面枠扉開放エラーの有無または下皿満タンエラーの有無などを監視し、前面枠扉開放エラーまたは下皿満タンエラーを検出した場合に、第１副制御部４００に送信すべき送信情報に、前面枠扉開放エラーの有無または下皿満タンエラーの有無を示すデバイス情報を設定する。また、各種ソレノイド３３２を駆動して第２特図始動口２３２や、可変入賞口２３４の開閉を制御したり、表示回路３２４、３２６、３３０を介して普通図柄表示装置２１０、第１特別図柄表示装置２１２、第２特別図柄表示装置２１４、各種状態表示部３２８などに出力する表示データを、Ｉ／Ｏ３１０の出力ポートに設定する。また、払出要求数送信処理（ステップＳ２１９）で設定した出力予定情報を出力ポート（Ｉ／Ｏ３１０）を介して第１副制御部４００に出力する。
In step S237, device monitoring processing is performed. In this device monitoring process, the signal states of the various sensors stored in the signal state storage area in step S205 are read, and the presence or absence of a predetermined error, for example, the presence or absence of a front frame door opening error or the presence or absence of a full tray error is monitored. When the front frame door opening error or the lower pan full error is detected, the transmission information to be transmitted to the first
ステップＳ２３９では、低電圧信号がオンであるか否かを監視する。そして、低電圧信号がオンの場合（電源の遮断を検知した場合）にはステップＳ２４３に進み、低電圧信号がオフの場合（電源の遮断を検知していない場合）にはステップＳ２４１に進む。 In step S239, it is monitored whether or not the low voltage signal is on. Then, when the low voltage signal is on (when power supply cutoff is detected), the process proceeds to step S243, and when the low voltage signal is off (when power supply cutoff is not detected), the process proceeds to step S241.
ステップＳ２４１では、タイマ割込終了処理を行う。このタイマ割込終了処理では、ステップＳ２０１で一時的に退避した各レジスタの値を元の各レジスタに設定したり、割込許可の設定などを行い、その後、主制御部メイン処理に復帰する。 In step S241, timer interrupt end processing is performed. In this timer interrupt end process, the value of each register temporarily saved in step S201 is set in each original register, interrupt permission is set, and the like, and then the process returns to the main process of the main control unit.
一方、ステップＳ２４３では、復電時に電断時の状態に復帰するための特定の変数やスタックポインタを復帰データとしてＲＡＭ３０８の所定の領域に退避し、入出力ポートの初期化等の電断処理を行い、その後、主制御部メイン処理に復帰する。
On the other hand, in step S243, a specific variable or stack pointer for returning to the power-off state at the time of power recovery is saved in a predetermined area of the
＜第１副制御部４００の処理＞
次に、図１５を用いて、第１副制御部４００の処理について説明する。なお、同図（ａ）は、第１副制御部４００のＣＰＵ４０４が実行するメイン処理のフローチャートである。同図（ｂ）は、第１副制御部４００のストローブ割込み処理のフローチャートである。同図（ｃ）は、第１副制御部４００のタイマ変数更新割込処理のフローチャートである。同図（ｄ）は、第１副制御部４００の画像制御処理のフローチャートである。
<Processing of
Next, processing of the first
まず、同図（ａ）のステップＳ３０１では、各種の初期設定を行う。電源投入が行われると、まずＳ３０１で初期化処理が実行される。この初期化処理では、入出力ポートの初期設定や、ＲＡＭ４０８内の記憶領域の初期化処理等を行う。
First, in step S301 in FIG. 9A, various initial settings are performed. When power is turned on, an initialization process is first executed in S301. In this initialization processing, initialization of input / output ports, initialization processing of a storage area in the
ステップＳ３０３では、タイマ変数が１０以上か否かを判定し、タイマ変数が１０となるまでこの処理を繰り返し、タイマ変数が１０以上となったときには、ステップＳ３０５の処理に移行する。ステップＳ３０５では、タイマ変数に０を代入する。 In step S303, it is determined whether or not the timer variable is 10 or more. This process is repeated until the timer variable becomes 10, and when the timer variable becomes 10 or more, the process proceeds to step S305. In step S305, 0 is substituted into the timer variable.
ステップＳ３０７では、コマンド処理を行う。第１副制御部４００のＣＰＵ４０４は、主制御部３００からコマンドを受信したか否かを判別する。
In step S307, command processing is performed. The
ステップＳ３０９では、演出制御処理を行う。例えば、Ｓ３０７で新たなコマンドがあった場合には、このコマンドに対応する演出データをＲＯＭ４０６から読み出す等の処理を行い、演出データの更新が必要な場合には演出データの更新処理を行う。
In step S309, effect control processing is performed. For example, when there is a new command in S307, processing such as reading the effect data corresponding to this command from the
ステップＳ３１１では、チャンスボタンの押下を検出していた場合、ステップＳ３０９で更新した演出データをチャンスボタンの押下に応じた演出データに変更する処理を行う。ステップＳ３１３では、Ｓ３０９で読み出した演出データの中にＶＤＰ４３４への命令がある場合には、この命令をＶＤＰ４３４に出力する（詳細は後述）。
If it is detected in step S311 that the chance button has been pressed, the effect data updated in step S309 is changed to effect data corresponding to the press of the chance button. In step S313, if there is a command to
ステップＳ３１５では、Ｓ３０９で読み出した演出データの中に音源ＩＣ４１６への命令がある場合には、この命令を音源ＩＣ４１６に出力する。ステップＳ３１７では、Ｓ３０９で読み出した演出データの中に各種ランプ４１８への命令がある場合には、この命令を駆動回路４２０に出力する。
In step S315, if there is a command to the
ステップＳ３１９では、Ｓ３０９で読み出した演出データの中に遮蔽装置２４６への命令がある場合には、この命令を駆動回路４３２に出力する。ステップＳ３２１では、Ｓ３０９で読み出した演出データの中に第２副制御部５００に送信する制御コマンドがある場合には、この制御コマンドを出力する設定を行い、Ｓ３０３へ戻る。
In step S <b> 319, if there is a command to the
次に、同図（ｂ）を用いて、第１副制御部４００のコマンド受信割込処理について説明する。このコマンド受信割込処理は、第１副制御部４００が、主制御部３００が出力するストローブ信号を検出した場合に実行する処理である。コマンド受信割込処理のステップＳ４０１では、主制御部３００が出力したコマンドを未処理コマンドとしてＲＡＭ４０８に設けたコマンド記憶領域に記憶する。
Next, the command reception interrupt process of the first
次に、同図（ｃ）を用いて、第１副制御部４００のＣＰＵ４０４によって実行する第１副制御部タイマ割込処理について説明する。第１副制御部４００は、所定の周期（本実施例では２ｍｓに１回）でタイマ割込を発生するハードウェアタイマを備えており、このタイマ割込を契機として、タイマ割込処理を所定の周期で実行する。
Next, the first sub control unit timer interrupt process executed by the
第１副制御部タイマ割込処理のステップＳ５０１では、第１副制御部メイン処理におけるステップＳ３０３において説明したＲＡＭ４０８のタイマ変数記憶領域の値に、１を加算して元のタイマ変数記憶領域に記憶する。従って、ステップＳ３０３において、タイマ変数の値が１０以上と判定されるのは２０ｍｓ毎（２ｍｓ×１０）となる。
In step S501 of the first sub-control unit timer interrupt process, 1 is added to the value of the timer variable storage area of the
第１副制御部タイマ割込処理のステップＳ５０３では、ステップＳ３１９で設定された第２副制御部５００への制御コマンドの送信や、演出用乱数値の更新処理等を行う。
In step S503 of the first sub control unit timer interrupt process, a control command is transmitted to the second
次に、同図（ｄ）を用いて、第１副制御部４００のメイン処理におけるステップＳ３１３の画像制御処理について説明する。同図は、画像制御処理の流れを示すフローチャートを示した図である。
Next, the image control process in step S313 in the main process of the first
ステップＳ６０１では、画像データの転送指示を行う。ここでは、ＣＰＵ４０４は、まず、ＶＲＡＭ４３６の表示領域Ａと表示領域Ｂの描画領域の指定をスワップする。これにより、描画領域に指定されていない表示領域に記憶された１フレームの画像が装飾図柄表示装置２０８に表示される。次に、ＣＰＵ４０４は、ＶＤＰ４３４のアトリビュートレジスタに、位置情報等テーブルに基づいてＲＯＭ座標（ＲＯＭ４０６の転送元アドレス）、ＶＲＡＭ座標（ＶＲＡＭ４３６の転送先アドレス）などを設定した後、ＲＯＭ４０６からＶＲＡＭ４３６への画像データの転送開始を指示する命令を設定する。ＶＤＰ４３４は、アトリビュートレジスタに設定された命令に基づいて画像データをＲＯＭ４０６からＶＲＡＭ４３６に転送する。その後、ＶＤＰ４３６は、転送終了割込信号をＣＰＵ４０４に対して出力する。
In step S601, an instruction to transfer image data is issued. Here, the
ステップＳ６０３では、ＶＤＰ４３４からの転送終了割込信号が入力されたか否かを判定し、転送終了割込信号が入力された場合はステップＳ６０５に進み、そうでない場合は転送終了割込信号が入力されるのを待つ。ステップＳ６０５では、演出シナリオ構成テーブルおよびアトリビュートデータなどに基づいて、パラメータ設定を行う。ここでは、ＣＰＵ４０４は、ステップＳ６０１でＶＲＡＭ４３６に転送した画像データに基づいてＶＲＡＭ４３６の表示領域ＡまたはＢに表示画像を形成するために、表示画像を構成する画像データの情報（ＶＲＡＭ４３６の座標軸、画像サイズ、ＶＲＡＭ座標（配置座標）など）をＶＤＰ４３４に指示する。ＶＤＰ４３４はアトリビュートレジスタに格納された命令に基づいてアトリビュートに従ったパラメータ設定を行う。
In step S603, it is determined whether or not a transfer end interrupt signal from the
ステップＳ６０７では、描画指示を行う。この描画指示では、ＣＰＵ４０４は、ＶＤＰ４３４に画像の描画開始を指示する。ＶＤＰ４３４は、ＣＰＵ４０４の指示に従ってフレームバッファにおける画像描画を開始する。
In step S607, a drawing instruction is performed. In this drawing instruction, the
ステップＳ６０９では、画像の描画終了に基づくＶＤＰ４３４からの生成終了割込み信号が入力されたか否かを判定し、生成終了割込み信号が入力された場合はステップＳ６１１に進み、そうでない場合は生成終了割込み信号が入力されるのを待つ。ステップＳ６１１では、ＲＡＭ４０８の所定の領域に設定され、何シーンの画像を生成したかをカウントするシーン表示カウンタをインクリメント（＋１）して処理を終了する。
In step S609, it is determined whether or not a generation end interrupt signal from the
＜第２副制御部５００の処理＞
次に、図１６を用いて、第２副制御部５００の処理について説明する。なお、同図（ａ）は、第２副制御部５００のＣＰＵ５０４が実行するメイン処理のフローチャートである。同図（ｂ）は、第２副制御部５００のコマンド受信割込処理のフローチャートである。同図（ｃ）は、第２副制御部５００のタイマ割込処理のフローチャートである。
<Processing of
Next, the processing of the second
まず、同図（ａ）のステップＳ７０１では、各種の初期設定を行う。電源投入が行われると、まずＳ７０１で初期化処理が実行される。この初期化処理では、入出力ポートの初期設定や、ＲＡＭ５０８内の記憶領域の初期化処理等を行う。
First, in step S701 in FIG. 9A, various initial settings are performed. When the power is turned on, first, initialization processing is executed in S701. In this initialization processing, initial setting of input / output ports, initialization processing of a storage area in the
ステップＳ７０３では、タイマ変数が１０以上か否かを判定し、タイマ変数が１０となるまでこの処理を繰り返し、タイマ変数が１０以上となったときには、ステップＳ７０５の処理に移行する。 In step S703, it is determined whether or not the timer variable is 10 or more, and this process is repeated until the timer variable becomes 10. When the timer variable becomes 10 or more, the process proceeds to step S705.
ステップＳ７０５では、タイマ変数に０を代入する。ステップＳ７０７では、コマンド処理を行う。第２副制御部５００のＣＰＵ５０４は、第１副制御部４００のＣＰＵ４０４からコマンドを受信したか否かを判別する。ステップＳ７０９では、演出制御処理を行う。例えば、Ｓ７０７で新たなコマンドがあった場合には、このコマンドに対応する演出データをＲＯＭ５０６から読み出す等の処理を行い、演出データの更新が必要な場合には演出データの更新処理を行う。
In step S705, 0 is assigned to the timer variable. In step S707, command processing is performed. The
ステップＳ７１１では、第１副制御部４００からの遊技盤用ランプ５３２や遊技台枠用ランプ５４２への命令がある場合には、この命令をシリアル通信制御回路５２０に出力する。
In step S <b> 711, if there is a command from the first
ステップＳ７１３では、第１副制御部４００からの演出可動体２２４への命令がある場合には、この命令を駆動回路５１６に出力し、Ｓ７０３に戻る。
次に、同図（ｂ）を用いて、第２副制御部５００のコマンド受信割込処理について説明する。このコマンド受信割込処理は、第２副制御部５００が、第１副制御部４００が出力するストローブ信号を検出した場合に実行する処理である。コマンド受信割込処理のステップＳ８０１では、第１副制御部４００が出力したコマンドを未処理コマンドとしてＲＡＭ５０８に設けたコマンド記憶領域に記憶する。
In step S713, if there is a command from the first
Next, the command reception interrupt process of the second
次に、同図（ｃ）を用いて、第２副制御部５００のＣＰＵ５０４によって実行する第２副制御部タイマ割込処理について説明する。第２副制御部５００は、所定の周期（本実施例では２ｍｓに１回）でタイマ割込を発生するハードウェアタイマを備えており、このタイマ割込を契機として、タイマ割込処理を所定の周期で実行する。
Next, the second sub control unit timer interrupt process executed by the
第２副制御部タイマ割込処理のステップＳ９０１では、第２副制御部メイン処理におけるステップＳ７０３において説明したＲＡＭ５０８のタイマ変数記憶領域の値に、１を加算して元のタイマ変数記憶領域に記憶する。従って、ステップＳ７０３において、タイマ変数の値が１０以上と判定されるのは２０ｍｓ毎（２ｍｓ×１０）となる。第２副制御部タイマ割込処理のステップＳ９０３では、演出用乱数値の更新処理等を行う。
In step S901 of the second sub control unit timer interrupt process, 1 is added to the value of the timer variable storage area of the
＜主制御部のＲＯＭ＞
次に、図１７を用いて、主制御部３００のＲＯＭ３０６に記憶されるデータの種類について説明する。なお、同図は、上述のＲＯＭ３０６に記憶されるデータの一例を示した図である。
<ROM of main controller>
Next, the types of data stored in the
ＲＯＭ３０６の記憶領域に対応するＲＯＭ領域（本実施形態では、００００Ｈ〜２ＦＦＦＨの１６Ｋバイト領域）は、ＲＯＭ制御領域（本実施形態では、００００Ｈ〜０ＢＢ０Ｈ）、非使用領域（本実施形態では、０ＢＢ１Ｈ〜０ＦＦＦＨ）、ＲＯＭデータ領域（本実施形態では、１０００Ｈ〜１８ＦＤＨ）およびその他領域（本実施形態では、１８ＦＥＨ〜２ＦＦＦＨ）で構成されている。このＲＯＭ制御領域に対応するＲＯＭ３０６の記憶領域には、ＣＰＵ３０４が実行する複数種類の命令それぞれに対応する命令データ（オペコード）やＣＰＵ３０４がそれぞれの命令を実行するために必要な補足データ（オペランド）によって構成される制御プログラム用のデータ（単に、制御プログラムデータと称する場合がある）が記憶され、非使用領域に対応するＲＯＭ３０６の記憶領域には、特定値（本実施形態では、００Ｈ）が一律に記憶され、ＲＯＭデータ領域に対応するＲＯＭ３０６の記憶領域には、上記の制御プログラムによって参照される参照データ（例えば、上述の各種抽選データ）が記憶されている。また、その他領域に対応するＲＯＭ３０６の記憶領域には、制御プログラムを管理するための管理データ（例えば、制御プログラムデータの最終アドレスを示すデータ）などが記憶されている。なお、本実施形態では、ＲＯＭ領域の各々のアドレスに対応するＲＯＭ３０６の記憶領域には、１バイト（８ビット）のデータが記憶可能であり、上述の各データ（命令データ、補足データ、参照データ、管理データ）が１バイトを超えるバイト数（例えば、２バイト）のデータである場合には、ＲＯＭ制御領域の連続する複数のアドレスに対応するＲＯＭ３０６の記憶領域に１バイト毎に分割して記憶している。
The ROM area corresponding to the storage area of the ROM 306 (in this embodiment, a 16 Kbyte area from 0000H to 2FFFH) is a ROM control area (in this embodiment, 0000H to 0BB0H), a non-use area (in this embodiment, 0BB1H to 0FFFH), ROM data area (1000H to 18FDH in this embodiment), and other areas (18FEH to 2FFFH in this embodiment). The storage area of the
また、制御プログラムは、複数のサブルーチンによって構成されており、後述するＣＡＬＬ命令やＥＸＥＳＵＢ（ＥＸＥＣＵＴＥ ＳＵＢＲＯＵＴＩＮＥ）命令などによってサブルーチンの先頭アドレスに移動して、当該サブルーチンを順次実行することが可能になっている。 Further, the control program is composed of a plurality of subroutines, and it is possible to move to the top address of the subroutine by a CALL instruction, an EXESUB (EXECUTE SUBBROUTINE) instruction, which will be described later, and execute the subroutine sequentially. .
ところで、遊技台の分野では、制御プログラムの検査効率化の観点から、制御プログラムデータを記憶する記憶領域を制限する必要があり、本実施形態では、上述の通りＲＯＭ制御領域を００００Ｈ〜０ＢＢ０Ｈに制限している。また、不正改造の抑止の観点から、制御プログラムデータ間に非使用領域や非使用のデータを設けないようにＲＯＭ制御領域の若いアドレスに詰めて制御用プログラムデータを記憶する必要があるため、開発段階で非使用となった制御プログラムデータの記憶領域を埋めるために別の制御プログラムデータを分割して割り当てるなどの作業が発生し、結果としてサブルーチンを呼び出す制御プログラムデータが多数必要となってくる。さらに、制御プログラムの開発効率を向上させるためや、制御プログラムのデバッグ作業等のメンテナンス作業を簡便にするためにもサブルーチンを多用しているため、サブルーチンを呼び出す制御プログラムデータが多数必要となってくる。 By the way, in the field of gaming machines, it is necessary to limit the storage area for storing control program data from the viewpoint of improving the inspection efficiency of the control program. In this embodiment, the ROM control area is limited to 0000H to 0BB0H as described above. doing. In addition, from the viewpoint of preventing unauthorized modification, it is necessary to store control program data in a young address in the ROM control area so that no unused area or unused data is provided between control program data. In order to fill the storage area of the control program data that is not used at the stage, work such as dividing and assigning another control program data occurs, and as a result, a lot of control program data for calling a subroutine is required. Furthermore, since subroutines are frequently used to improve control program development efficiency and to simplify maintenance work such as control program debugging, a large amount of control program data is required to call the subroutines. .
このような開発環境の中で遊技の興趣を高めることを可能にするためには、ＲＯＭ制御領域に対応するＲＯＭ３０６の記憶領域に記憶されている従来の制御プログラムデータ（例えば、上述のサブルーチンを呼び出す制御プログラムデータ）を圧縮し、ＲＯＭ制御領域に対応するＲＯＭ３０６の記憶領域に新しい制御プログラムデータを追加することが可能な記憶領域を確保することが必要となってくる。
In order to enhance the interest of the game in such a development environment, conventional control program data stored in the storage area of the
特に、所定の周期（例えば、１０ｍｓ）毎に所定の処理を実行するタイマ割込み処理を実行するための制御プログラムには、複数の遊技制御処理のうちランダムに発生する複数の外部情報（各センサの変化等）を検出する処理（例えば、入力ポート状態更新処理（ステップＳ２０５））や外部情報の検出結果に基づいた処理（例えば、デバイス監視処理（ステップＳ２３７））など多くのサブルーチンを呼び出すための制御プログラムデータが含まれているため、このタイマ割込み処理を実行するための制御プログラムに含まれるサブルーチンを呼び出す制御プログラムデータの圧縮が必要となってくる。 In particular, a control program for executing a timer interrupt process for executing a predetermined process at a predetermined period (for example, 10 ms) includes a plurality of external information randomly generated from a plurality of game control processes (for each sensor). Control for invoking many subroutines, such as processing for detecting changes (for example, input port state update processing (step S205)) and processing based on detection results of external information (for example, device monitoring processing (step S237)) Since the program data is included, it is necessary to compress the control program data for calling a subroutine included in the control program for executing the timer interrupt process.
また、安定した遊技制御をおこなえるようにするためには、上述のタイマ割込み処理を重点的に安定化させなければならない。具体的には、コーディングミスを抑止すること、所定の周期（例えば、１０ｍｓ）毎に所定の処理を実行させるために（リアルタイム性を確保するために）処理速度を向上させることなどが必須となるため、サブルーチンを呼び出す制御プログラムに関する工夫が必要となる（詳細は後述する）。 In addition, in order to be able to perform stable game control, the above-described timer interrupt process must be focused and stabilized. Specifically, it is indispensable to suppress coding mistakes and to improve processing speed in order to execute predetermined processing at predetermined intervals (for example, 10 ms) (to ensure real-time performance). Therefore, it is necessary to devise a control program for calling a subroutine (details will be described later).
＜主制御部の命令データ＞
次に、主制御部３００の命令データについて説明する。図１８は、主制御部３００の命令データの構成の一例を示した図である。また、図１９（ａ）は、主制御部３００の命令データの上位ビットと下位ビットを示した図であり、同図（ｂ）は、命令データテーブルの一例を示した図である。
<Command data of main control unit>
Next, the command data of the
主制御部３００の命令データは、例えば、命令データが１バイト（８ビット）のデータによって構成される場合には、最大で２５６パターン定義することが可能である。なお、定義された命令データはＲＯＭ３０６に記憶されているものではなく、ＣＰＵ３０４にハード的に組み込まれているものである。また、１バイトの命令データについて、各々を上位４ビットと下位４ビットによって分類分けすると、上記パターンと命令データの関係性は、図１９（ｂ）に示される通りとなる。例えば、「ＩＮＣ ＢＣ（ＢＣレジスタを１つ加算する命令）」に使用されるＩＮＣ（命令データ）は、上位ビット０Ｈ（００００Ｂ）、下位ビット３Ｈ（００１１Ｂ）に割り当てられ、「ＤＥＣ Ｂ（Ｂレジスタを１つ減算する命令）」に使用されるＤＥＣ（命令データ）は、上位ビット０Ｈ（００００Ｂ）、下位ビット５Ｈ（０１０１Ｂ）に割り当てられている。
For example, when the instruction data is composed of 1-byte (8-bit) data, the instruction data of the
なお、１バイト長で定義可能な２５６パターンの命令データを上回るパターン数の命令データを割り当てる方法として、例えば、上記１バイトで定義される２５６パターンのうち１パターンに対してさらに新たな１バイトで定義される２５６パターンを対応付けることで最大５１１パターン（２５５パターン（１バイトの命令データ）＋２５６パターン（２バイトの命令データ））の命令データを定義する方法があるが、拡張した命令データは、２バイトのデータによって構成されるため、この命令を使用すると、上述の１バイトの命令データを使用するよりもＲＯＭ制御領域に対応するＲＯＭ３０６の記憶領域を圧迫してしまう。
In addition, as a method of allocating instruction data having a pattern number exceeding 256 patterns of instruction data that can be defined by 1 byte length, for example, a new one byte is added to one pattern among the 256 patterns defined by 1 byte. There is a method of defining instruction data of up to 511 patterns (255 patterns (1 byte instruction data) +256 patterns (2 bytes instruction data)) by associating 256 patterns to be defined. Since this instruction is used because it is composed of byte data, the storage area of the
そこで、本実施形態では、図１９（ｂ）の太線で囲った領域、すなわち、上位ビット１Ｈ（０００１Ｂ）と下位ビット８Ｈ（１０００Ｂ）〜ＦＨ（１１１１Ｂ）の組合せと、上位ビット３Ｈ（００１１Ｂ）と下位ビット８Ｈ（１０００Ｂ）〜ＦＨ（１１１１Ｂ）の組合せからなる領域を、後述するＥＸＥＳＵＢ命令を割り当てるための特別な領域としている。このように、従来、命令データが割り当てられていない、または、割り当てられていた命令データが削除された空き領域を特別な領域として利用することで、限られたハードウェア資源（例えば、１バイトで定義可能なパターン（２５６パターン））を有効利用することができ、命令データによるＲＯＭ制御領域に対応するＲＯＭ３０６の記憶領域の圧迫を抑制することができる。
Therefore, in this embodiment, the region surrounded by the thick line in FIG. 19B, that is, the combination of the
また、命令データは、アセンブル後の機械語のチェックを簡便にするためにも役割ごとにグループ化（一の上位ビットに対して連続する複数の下位ビットの組合せからなる領域、または、一の下位ビットに対して連続する複数の上位ビットの組合せからなる領域に、同系統の役割を持つ命令データを割り当てる）して命令データテーブルに割り当てている（例えば、上位ビット８Ｈ（１０００Ｂ）と下位ビット０Ｈ（００００Ｂ）〜７Ｈ（０１１１Ｂ）の組合せで定義される部分におけるＡＤＤ命令）。近年では、チップの開発負担を軽減するため、従来の命令データテーブルに割り当てている命令データの削減、または削減した命令データを割り当てていた部分への新たな命令データを追加するなどしてチップの開発を行う。このため、アセンブル後の機械語のチェックを簡便にしつつも、データ圧縮のために命令データを新たに追加する際には、追加する同系統の命令データをグループにして割り当てていく必要があり、本実施形態では、ＥＸＥＳＵＢ命令をグループにして特別な領域に割り当てることで解決を図っている。さらに、小分けされた特別な領域に対して新たな命令データを効率良く割り当てるためには、追加する命令データのグループを小分けのグループにして割り当てていく必要があり、本実施形態では、さらに、ＥＸＥＳＵＢ命令を小分けのグループにして小分けされた特別な領域に割り当てることで解決を図っている。
Also, the instruction data is grouped by role (an area consisting of a combination of a plurality of lower bits consecutive to one upper bit or one lower bit for easy checking of the machine language after assembly. An instruction data having the same system role is assigned to an area composed of a combination of a plurality of consecutive upper bits with respect to a bit and assigned to an instruction data table (for example,
＜ＣＡＬＬ命令＞
次に、上述の制御プログラムの一つであるＣＡＬＬ命令について説明する。図２０は、ＣＡＬＬ命令によるアドレスの移動の一例を概念的に示したものであり、図２１は、ＣＡＬＬ命令の命令データと補足データの一例を示したものである。
<CALL instruction>
Next, a CALL instruction which is one of the above control programs will be described. FIG. 20 conceptually shows an example of address movement by the CALL instruction, and FIG. 21 shows an example of instruction data and supplementary data of the CALL instruction.
例えば、実行中の制御プログラムのアドレスが０７００Ｈで、移動先のサブルーチンの先頭アドレスが０３ＦＦＨの場合には、図２０の符号Ｘで示すように、両者の相対アドレス（移動元のアドレスと移動先のアドレスの差）は、０３０１Ｈ（＝０７００Ｈ−０３ＦＦＨ）であり、この相対アドレスは２バイトのデータで表現可能である。ここで、この制御プログラムをＣＡＬＬ命令によって表現すると、図２１（ａ）に示すように、ＣＡＬＬ命令を示す１バイトの命令データと移動先のアドレスを示す２バイトの補足データで合計３バイトの制御プログラムデータが必要となる。 For example, when the address of the control program being executed is 0700H and the start address of the transfer destination subroutine is 03FFH, the relative addresses of the two (the transfer source address and the transfer destination address) are indicated by the symbol X in FIG. The address difference is 0301H (= 0700H-03FFH), and this relative address can be expressed by 2-byte data. Here, when this control program is expressed by a CALL instruction, as shown in FIG. 21A, a total of 3 bytes of control is performed with 1 byte of instruction data indicating the CALL instruction and 2 bytes of supplementary data indicating the destination address. Program data is required.
また、実行中の制御プログラムのアドレスが０７００Ｈで、移動先のサブルーチンの先頭アドレスが０７５ＦＨの場合には、図２０の符号Ｙで示すように、両者の相対アドレスは、００５ＦＨ（＝０７５ＦＨ−０３ＦＦＨ）であり、この相対アドレスは１バイトのデータで表現可能である。この場合であっても、この制御プログラムをＣＡＬＬ命令によって表現すると、図２１（ｂ）に示すように、ＣＡＬＬ命令を示す１バイトの命令データと移動先のアドレスを示す２バイトの補足データで合計３バイトの制御プログラムデータが必要である。 Further, when the address of the control program being executed is 0700H and the start address of the destination subroutine is 075FH, the relative address of both is 005FH (= 075FH-03FFH), as indicated by the symbol Y in FIG. The relative address can be expressed by 1-byte data. Even in this case, if this control program is expressed by a CALL instruction, as shown in FIG. 21B, a total of 1 byte of instruction data indicating the CALL instruction and 2 bytes of supplementary data indicating the destination address is added. 3-byte control program data is required.
すなわち、ＣＡＬＬ命令を実行するための制御プログラムは、移動先のアドレス（２バイトで定義可能な記憶領域（００００Ｈ〜ＦＦＦＦＨ）内の任意のアドレス）に関わらず、３バイトの制御プログラムデータが必要となる。 That is, the control program for executing the CALL instruction requires 3 bytes of control program data regardless of the destination address (any address in the storage area (0000H to FFFFH) that can be defined by 2 bytes). Become.
なお、ＣＡＬＬ命令を実行する際にＣＰＵ３０４は、具体的に、ＰＣレジスタ（プログラムカウンタ）に記憶されているデータ（２バイト）をスタックエリアに記憶させる処理を実行した後に、ＣＡＬＬ命令を実行するための補足データ（移動先のサブルーチンの先頭アドレスを示すデータ（２バイト））をＰＣレジスタ（プログラムカウンタ）に記憶させる処理（サブルーチンの先頭アドレスに移動）を実行することで、サブルーチンを呼び出すことが可能となる。
When executing the CALL instruction, the
＜ＥＸＥＳＵＢ命令＞
次に、上述の制御プログラムの一つであるＥＸＥＳＵＢ命令について説明する。図２２（ａ）は、ＥＸＥＳＵＢ命令の構成の一例を示した図であり、同図（ｂ）は、図１９（ｂ）の空き領域に対してＥＸＥＳＵＢ命令を割り当てた命令データテーブルを示した図である。
<EXESUB instruction>
Next, the EXESUB instruction, which is one of the above control programs, will be described. FIG. 22A is a diagram showing an example of the configuration of the EXESUB instruction, and FIG. 22B is a diagram showing an instruction data table in which the EXESUB instruction is assigned to the free area of FIG. 19B. It is.
ＥＸＥＳＵＢ命令は、上述のＣＡＬＬ命令同様にサブルーチンを呼び出すことが可能となる命令という点では同じであるが、命令データ／補足データの構造および制御プログラムデータに必要な記憶容量が異なる（詳細は後述する）。 The EXESUB instruction is the same as the above CALL instruction in that it can call a subroutine, but the structure of instruction data / supplementary data and the storage capacity required for control program data are different (details will be described later) ).
＜ＥＸＥＳＵＢ命令／命令データ＞
ＥＸＥＳＵＢ命令の命令データは、本実施形態では、最上位ビット７（ＭＳＢ）から最下位ビット０（ＬＳＢ）の順番で、ビット７の０（固定値）、ビット６の０（固定値）、ビット５のα（可変値）、ビット４の１（固定値）、ビット３の１（固定値）、ビット２のβ（可変値）、ビット１のγ（可変値）、ビット０のδ（可変値）の合計８ビット（１バイト）で構成されている。すなわち、ＥＸＥＳＵＢ命令は上述の可変値を変えることによって定義されるパターン（２の４乗＝１６パターン）の命令データとなる。なお、ビット５のα、ビット２のβ、ビット１のγおよびビット０のδの合計４ビットのデータであるｍは、０Ｈ〜ＦＨの数値範囲を表現可能であり、呼び出すサブルーチンの先頭アドレスを識別可能な識別情報（バイナリ形式）の一部である。
<EXESUB instruction / instruction data>
In the present embodiment, the instruction data of the EXESUB instruction includes 0 (fixed value) of
また、ＥＸＥＳＵＢ命令の命令データは、上述の通り、命令データテーブルのうちの同図（ｂ）に示す太線で囲った領域、すなわち、上位ビット１Ｈ（０００１Ｂ）と下位ビット８Ｈ（１０００Ｂ）〜ＦＨ（１１１１Ｂ）の組合せと、上位ビット３Ｈ（００１１Ｂ）と下位ビット８Ｈ（０１１１Ｂ）〜ＦＨ（１１１１Ｂ）の組合せからなる空き領域（従来、命令データが割り当てられていない、または、割り当てられていた命令データが削除された領域）に割り当てられる。
Further, as described above, the instruction data of the EXESUB instruction is an area surrounded by a thick line in the instruction data table shown in FIG. 5B, that is, the
なお、上述の通り、ＥＸＥＳＵＢ命令の命令データが、可変値のビットと可変値のビットの間に、固定値のビットが入るように構成されていることにより、ＥＸＥＳＵＢ命令の命令データをグループ化しつつ、上述の空き領域に割り当てることが可能になる。よって、ＥＸＥＳＵＢ命令データの機械語のチェックを簡便となり、コーディングミスを抑制することができる。 As described above, the instruction data of the EXESUB instruction is configured such that a fixed value bit is inserted between the variable value bit and the variable value bit, thereby grouping the instruction data of the EXESUB instruction. , It becomes possible to allocate to the above-mentioned free space. Therefore, the machine language of the EXESUB instruction data can be easily checked and coding errors can be suppressed.
さらに、上述の通り、ＥＸＥＳＵＢ命令の命令データが、１または複数の固定値のビット（例えば、上記のビット４、ビット３）を挟んで上位にある可変値のビット数（例えば、１（上記のビット５））と比較して当該固定値のビットを挟んで下位にある可変値のビット数（例えば、３（上記のビット２、ビット１、ビット０））が大きくなる（記憶容量が大きくなる）ように構成されていることにより、ＥＸＥＳＵＢ命令の命令データをグループ化しつつも、きめ細かく上述の空き領域に割り当てることが可能になる。よって、限られたハードウェア資源（例えば、１バイトで定義可能なパターン（２５６パターン））を有効利用することができ、命令データの圧縮によるＲＯＭ制御領域に対応するＲＯＭ３０６の記憶領域に記憶されている従来の制御プログラムデータの圧縮が可能となる。なお、１または複数の固定値のビットを挟んで下位にある可変値のビット数と比較して当該固定値を挟んで上位にある可変値のビット数が大きくなる（記憶容量が大きくなる）ように構成した場合であっても、上述の効果を奏する。
Furthermore, as described above, the instruction data of the EXESUB instruction has a variable value bit number (for example, 1 (above 1) described above) with one or more fixed value bits (for example, the
なお、上述の可変値α、β、γおよびδとＥＸＥＳＵＢ命令の命令データのビット７〜０の対応関係は上述の対応関係に限らず、例えば、ビット４に可変値αを対応させ、同様に、ビット２に可変値β、ビット１に可変地γ、ビット０に可変値δを対応させてもよく、上述した対応関係であればよい。
Note that the correspondence relationship between the above-described variable values α, β, γ, and δ and the
さらに、命令データを構成する可変値α、β、γおよびδの順序は、任意の順序としてもよいが、上述の順序（上位ビットから順にα、β、γ、δ）、すなわち、後述するアドレスｍｎのｍを上位ビットからα、β、γ、δの順に並べることで定義可能になる順序とすることで、ＥＸＥＳＵＢ命令データの機械語のチェックを簡便となり、コーディングミスを抑制することができる。 Furthermore, the order of the variable values α, β, γ, and δ constituting the instruction data may be any order, but the above-described order (α, β, γ, δ in order from the upper bit), that is, an address described later. By setting m in mn to an order that can be defined by arranging α, β, γ, and δ in order from the upper bits, it is possible to easily check the machine language of the EXESUB instruction data and suppress coding errors.
＜ＥＸＥＳＵＢ命令／補足データ＞
ＥＸＥＳＵＢ命令の補足データは、本実施形態では、００Ｈ〜ＦＦＨの数値範囲を示す８ビットのデータであるｎで構成されている。
よって、ＥＸＥＳＵＢ命令は、命令データに含まれる４ビットのデータであるｍと、８ビットの補足データであるｎを、この順番で並べて（ｍを上位、ｎを下位として）構成される合計１２ビットのアドレスｍｎによって定義可能なアドレス領域（００００Ｈ〜０ＦＦＦＨ）に先頭アドレスを持つサブルーチンを呼び出すことができる命令となる。すなわち、ｎは呼び出すサブルーチンの先頭アドレスを識別可能な識別情報（バイナリ形式）から、当該識別情報の一部（ｍ）を除いた情報の少なくとも一部である。
<EXESUB instruction / supplementary data>
In the present embodiment, supplementary data for the EXESUB instruction is composed of n that is 8-bit data indicating a numerical range of 00H to FFH.
Therefore, the EXESUB instruction has a total of 12 bits configured by arranging m, which is 4-bit data included in the instruction data, and n, which is 8-bit supplemental data, in this order (m is a higher order and n is a lower order). This is an instruction that can call a subroutine having a head address in an address area (0000H to 0FFFH) definable by the address mn. That is, n is at least a part of information obtained by removing a part (m) of the identification information from the identification information (binary format) that can identify the head address of the subroutine to be called.
＜ＥＸＥＳＵＢ命令／サブルーチンの呼び出し＞
図２３は、ＥＸＥＳＵＢ命令によるアドレスの移動の一例を概念的に示した図である。本実施形態では、ｍ（４ビットのデータ）は、同図（ａ）に示すように、ＲＯＭ領域のアドレス００００Ｈ〜２ＦＦＦＨのうち、上位１バイトの下位４ビット（０Ｈ〜ＦＨ）を示し、ｎ（８ビットのデータ）は、同図（ｂ）に示すように、上位アドレスｍによって表現される１００Ｈ単位の記憶領域（０ｍ００Ｈ〜０ｍＦＦＨ：ｍ＝０Ｈ〜ＦＨ）を１ブロックとしたときに、当該１ブロック内のアドレス（００Ｈ〜ＦＦＨ）を示す値である。
<EXESUB instruction / subroutine call>
FIG. 23 is a diagram conceptually showing an example of address movement by the EXESUB instruction. In this embodiment, m (4-bit data) indicates the lower 4 bits (0H to FH) of the upper 1 byte among the
なお、移動先のアドレスを設定可能なアドレス領域を、ｎまたはｍのいずれのデータを上位アドレスのデータとして定義しても、後述する制御プログラムデータの削減の効果は得られるが、上述の通り、命令データに含まれるｍを上位アドレスのデータとして定義することで、図２３（ａ）に示すように、アドレス領域に対してＥＸＥＳＵＢ命令の命令データをグループ化して対応付けることができ、コーディングミスを抑制することができる。 Note that even if the address area where the destination address can be set is defined as either n or m data as upper address data, the effect of reducing the control program data described later can be obtained. By defining m included in the instruction data as upper address data, the instruction data of the EXESUB instruction can be grouped and associated with the address area as shown in FIG. can do.
また、ＥＸＥＳＵＢ命令の命令データは、呼び出すサブルーチンの先頭アドレスの一部を構成するデータであるｍを含んで構成されていることから、移動先のアドレスデータを間違ってしまった場合であっても、間違ってしまったデータが命令データに含まれていれば、制御プログラムの実行が停止されるため、コーディングミスを抑制することができる。 In addition, since the instruction data of the EXESUB instruction is configured to include m which is a part of the head address of the subroutine to be called, even if the destination address data is wrong, If erroneous data is included in the instruction data, execution of the control program is stopped, so that coding errors can be suppressed.
図２４は、ＥＸＥＳＵＢ命令によるサブルーチンの先頭アドレスの呼び出しの一例を示したものであり、図２５は、ＥＸＥＳＵＢ命令の命令データと補足データの一例を示した図である。 FIG. 24 shows an example of calling the top address of a subroutine by the EXESUB instruction, and FIG. 25 shows an example of instruction data and supplement data of the EXESUB instruction.
例えば、実行中の制御プログラムのアドレスが０７００Ｈで、移動先のサブルーチンの先頭アドレスが０３ＦＦＨの場合を挙げる。この制御プログラムをＣＡＬＬ命令で表現すると、上述の通り、図２４の符号Ｘ´で示す両者の相対アドレス（移動元のアドレスと移動先のアドレスの差）は、０３０１Ｈ（＝０７００Ｈ−０３ＦＦＨ）であり、この相対アドレスは２バイトのデータで表現可能であり、１バイトの命令データと２バイトの補足データで合計３バイトの制御プログラムデータが必要である。 For example, suppose that the address of the control program being executed is 0700H and the start address of the transfer destination subroutine is 03FFH. When this control program is expressed by a CALL instruction, as described above, the relative address (the difference between the source address and the destination address) indicated by the symbol X ′ in FIG. 24 is 0301H (= 0700H−03FFH). This relative address can be expressed by 2 bytes of data, and requires 1 byte of instruction data and 2 bytes of supplementary data for a total of 3 bytes of control program data.
一方、この制御プログラムをＥＸＥＳＵＢ命令で表現すると、移動先のアドレスへの移動は概念的にＸ´´で示すものとなり、この相対アドレスは、１バイトのデータで表現可能な００ＦＦＨ（＝０３ＦＦＨ−０３００Ｈ）となる。すなわち、ＥＸＥＳＵＢ命令は、図２５（ａ）に示すように、０００１１０１１Ｂで表される１バイトの命令データと、１１１１１１１１Ｂで表される１バイトの補足データで合計２バイトの制御プログラムデータが必要となる。 On the other hand, when this control program is expressed by an EXESUB instruction, the movement to the destination address is conceptually indicated by X ″, and this relative address is 00FFH (= 03FFH-0300H) that can be expressed by 1-byte data. ) That is, as shown in FIG. 25 (a), the EXESUB instruction requires 1 byte of instruction data represented by 0101101B and 1 byte of supplementary data represented by 11111111B, which requires 2 bytes of control program data. .
また、実行中の制御プログラムのアドレスが０７００Ｈで、呼び出し先のサブルーチンの先頭アドレスが０７５ＦＨの場合を挙げる。この場合は、この制御プログラムがＣＡＬＬ命令またはＥＸＥＳＵＢ命令のいずれで表現する場合であっても、上述の通り、図２４の符号Ｙ´で示すように、両者の相対アドレスは、１バイトで表現可能な００５ＦＨ（＝０Ｃ５ＦＨ−０Ｃ００Ｈ）であり、この相対アドレスは１バイトのデータで表現可能であるが、この制御プログラムをＣＡＬＬ命令で表現すると、１バイトの命令データと２バイトの補足データで合計３バイトの制御プログラムデータが必要となる。 Further, a case where the address of the control program being executed is 0700H and the start address of the subroutine to be called is 075FH will be described. In this case, even if this control program is expressed by either a CALL instruction or an EXESUB instruction, as shown above, the relative address of both can be expressed by 1 byte, as indicated by the symbol Y ′ in FIG. 005FH (= 0C5FH-0C00H), and this relative address can be expressed by 1-byte data. However, when this control program is expressed by a CALL instruction, a total of 3 bytes of 1-byte instruction data and 2 bytes of supplementary data are provided. Byte control program data is required.
一方、この制御プログラムをＥＸＥＳＵＢ命令で表現すると、図２５（ｂ）に示すように、０００１１１１１Ｂで表される１バイトの命令データと、０１０１１１１１Ｂで表される１バイトの補足データの合計２バイトの制御プログラムデータが必要となり、上述のＣＡＬＬ命令よりも、１命令当りのデータを１バイト削減することができる。 On the other hand, when this control program is expressed by an EXESUB instruction, as shown in FIG. 25 (b), a total of 2 bytes of control including 1-byte instruction data represented by 00001111B and 1-byte supplement data represented by 0101111B. Program data is required, and the data per instruction can be reduced by 1 byte compared to the CALL instruction described above.
よって、ＥＸＥＳＵＢ命令を実行するための制御プログラムは、移動先のアドレス（１２ビットで定義可能な記憶領域（００００Ｈ〜０ＦＦＦＨ）内の任意のアドレス）に関わらず、２バイトの制御プログラムデータが必要となり、上述のＣＡＬＬ命令よりも、１命令当りの制御プログラムデータを１バイト削減することができる。 Therefore, the control program for executing the EXESUB instruction requires control program data of 2 bytes regardless of the destination address (any address in the storage area (0000H to 0FFFH) that can be defined by 12 bits). As compared with the above CALL instruction, the control program data per instruction can be reduced by 1 byte.
すなわち、サブルーチンを呼び出す制御プログラムに上述のＥＸＥＳＵＢ命令を用いることで、従来のサブルーチンを呼び出す制御プログラム（例えば、ＣＡＬＬ命令）を圧縮することができ、ＲＯＭ制御領域に対応するＲＯＭ３０６の記憶領域に記憶されている従来の制御プログラムデータを圧縮することが可能となる。
That is, by using the above EXESUB instruction for a control program for calling a subroutine, a control program (for example, a CALL instruction) for calling a conventional subroutine can be compressed and stored in the storage area of the
なお、ＥＸＥＳＵＢ命令を実行する際にＣＰＵ３０４は、具体的に、ＰＣレジスタ（プログラムカウンタ）に記憶されているデータ（２バイト）をスタックエリアに記憶させる処理を実行した後に、ＥＸＥＳＵＢ命令を実行するための補足データ（移動先のサブルーチンの先頭アドレスを示すデータ（２バイト））をＰＣレジスタ（プログラムカウンタ）に記憶させる処理（サブルーチンの先頭アドレスに移動）を実行することで、サブルーチンを呼び出すことが可能となる。
Note that when executing the EXESUB instruction, the
また、サブルーチンを呼び出す制御プログラムに上述のＥＸＥＳＵＢ命令を用いることで、上述制御プログラムの圧縮に起因して従来（例えば、ＣＡＬＬ命令）よりもサブルーチンを呼び出す制御プログラムの処理速度を向上させる（ステート数を少なくする）ことができる。 Further, by using the above EXESUB instruction for the control program for calling the subroutine, the processing speed of the control program for calling the subroutine is improved (the number of states is reduced) than the conventional (for example, CALL instruction) due to the compression of the control program. Less).
さらに、上述のように、ＲＯＭ領域は、上述のＥＸＥＳＵＢ命令によって呼び出すことができる領域（本実施形態では、００００Ｈ〜０ＦＦＦＨ）に対応するＲＯＭ３０６の記憶領域に、全ての制御プログラムデータが記憶されるようにＲＯＭ制御領域（本実施形態では、００００Ｈ〜０ＢＢ１Ｈ）を設け、少なくとも、上述のＥＸＥＳＵＢ命令によって呼び出すことができる領域（本実施形態では、００００Ｈ〜０ＦＦＦＨ）から、制御プログラムデータが記憶されているＲＯＭ制御領域（本実施形態では、００００Ｈ〜０ＢＢ１Ｈ）を除いた領域（本実施形態では、０ＢＢ１Ｈ〜０ＦＦＦＨ）を、非使用領域となるように構成されるとともに、非使用領域の後にＲＯＭデータ領域が続くように構成されている。
Further, as described above, the ROM area stores all control program data in the storage area of the
このようにＲＯＭ領域を構成した遊技台において、サブルーチンを呼び出す制御プログラムに上述のＥＸＥＳＵＢ命令を用いる（ＲＯＭ制御領域に対応するＲＯＭ３０６の記憶領域にＥＸＥＳＵＢ命令の制御プログラムデータを記憶する）ことで、ＣＰＵ３０４が制御プログラムデータおよび非使用データを除くデータを命令データとして直接読み込むことがないため、補足データのコーディングミスによるＣＰＵ３０４の誤作動を防止できる場合がある。
In the gaming machine having the ROM area as described above, the
＜制御プログラムの一例＞
図２６は、上述の主制御部タイマ割込処理の制御プログラムの一例を示したプログラムリストである。なお、「＊＊」はＥＸＥＳＵＢ命令の補足データを示す。
<Example of control program>
FIG. 26 is a program list showing an example of a control program for the above-described main control unit timer interrupt process. “**” indicates supplementary data for the EXESUB instruction.
ＣＰＵ３０４は、タイマ割込み処理を開始すると、まずＷＤＴをリスタートする処理を実行し、所定の処理（詳細は省略）を実行し、その後、ＥＸＥＳＵＢ命令（１）〜（１８）を用いて、それぞれ、以下のサブルーチンを読み出す処理を実行する。入力ポート状態更新処理、基本乱数初期値更新処理、基本乱数更新処理、演出乱数更新処理、タイマ更新処理、入賞口カウンタ更新処理、入賞受付処理、払出要求数送信処理、普図状態更新処理、普図関連抽選処理特図先読み制御処理、特図２状態更新処理、特図１状態更新処理、特図２関連抽選処理、特図１関連抽選処理、コマンド設定送信処理、外部出力信号設定処理、デバイス監視処理、を実行し、その他の処理（詳細は省略）を実行する。なお、詳細は省略するが、上述のＥＸＥＳＵＢ命令（１）〜（１８）によって呼び出されるサブルーチンの先頭アドレスはＲＯＭ制御領域（本実施形態では、００００Ｈ〜０ＢＢ０Ｈ）に含まれている。
When starting the timer interrupt process, the
このように、タイマ割込み処理におけるサブルーチンを呼び出す制御プログラムに上述のＥＸＥＳＵＢ命令を用いる（ＲＯＭ制御領域のうちタイマ割り込み処理の領域に対応するＲＯＭ３０６の記憶領域にＥＸＥＳＵＢ命令の制御プログラムデータを記憶する）ことで、タイマ割込み処理を安定化させることができる。
In this way, the above EXEBUS instruction is used for the control program that calls the subroutine in the timer interrupt processing (the control program data of the EXESUB instruction is stored in the storage area of the
ところで、遊技台の開発では、一般的に従来の制御プログラムの一部を変更（削除や追加など）することで新たな遊技台を開発している。特に、遊技制御の安定化を図るためにできるだけ制御プログラムの変更は避けることが望まれる。 By the way, in the development of a gaming machine, a new gaming machine is generally developed by changing (deleting or adding) a part of a conventional control program. In particular, it is desirable to avoid changing the control program as much as possible in order to stabilize game control.
よって、ＲＯＭ領域（例えば、タイマ割込み処理の領域）におけるサブルーチンを呼び出す制御プログラムすべてに、上述のＥＸＥＳＵＢ命令を用いる必要はなく、必要（例えば、上述の制御プログラムデータの圧縮の要求の有無）に応じて適宜用いればよい。さらに、上述のＥＸＥＳＵＢ命令は、従来の１バイトの命令データと２バイトの補足データで構成される３バイト命令の制御プログラムデータ（例えば、ＣＡＬＬ命令）を、１バイトの命令データと１バイトの補足データで構成される２バイト命令の制御プログラムデータに圧縮した制御プログラムであるが、命令データと補足データで構成される制御プログラムを圧縮する制御プログラムであればよい。すなわち、ＥＸＥＳＵＢ命令は、呼び出すサブルーチンの先頭アドレスを識別可能な識別情報（バイナリ形式）の一部を含んで構成される命令データと、当該識別情報から当該命令データに含まれた識別情報を除いた情報の少なくとも一部で構成される補足データとで構成される制御プログラムであればよく、さらに言えば、上述の命令データおよび補足データそれぞれが、ＣＰＵ３０４が一回の処理で読み込むデータ長（例えば、８ビット）の整数倍であればよい。
Therefore, it is not necessary to use the above EXEBUS instruction for all the control programs that call subroutines in the ROM area (for example, the timer interrupt processing area), depending on necessity (for example, whether or not the above-described control program data is requested to be compressed). May be used as appropriate. Furthermore, the above-described EXESUB instruction is a conventional 3-byte instruction control program data (for example, CALL instruction) composed of 1-byte instruction data and 2-byte supplement data, and 1-byte instruction data and 1-byte supplement. Although the control program is compressed into control program data of 2-byte instructions composed of data, any control program that compresses the control program composed of instruction data and supplemental data may be used. In other words, the EXESUB instruction includes instruction data including a part of identification information (binary format) that can identify the start address of a subroutine to be called, and the identification information included in the instruction data is excluded from the identification information. The control program is composed of supplemental data composed of at least a part of information, and more specifically, each of the above-described instruction data and supplemental data has a data length (for example, read by the
＜ＲＯＭ制御領域の変形例＞
図２７は、ＲＯＭ領域が、上述のＥＸＥＳＵＢ命令（ＥＸＥＳＵＢｍｎ）によって呼び出すことができる領域（本実施形態では、００００Ｈ〜０ＦＦＦＨ）よりも、制御プログラムデータが記憶されているＲＯＭ制御領域（本実施形態では、００００Ｈ〜１１Ｂ８Ｈ）が広くなるように構成されている場合を示した図である。また、図２８（ａ）および（ｂ）は、ＥＸＥＳＵＢ命令（ＥＸＥＳＵＢｍｎ）によって呼び出すことができるサブルーチンの先頭アドレスの領域を拡張した場合の一例を示した図である。
<Modification of ROM control area>
FIG. 27 shows a ROM control area (in this embodiment) in which control program data is stored rather than an area (0000H to 0FFFH in this embodiment) in which the ROM area can be called by the above-described EXEBUS instruction (EXESUBmn). , 0000H to 11B8H) is a diagram showing a case where it is configured to be wide. FIGS. 28A and 28B are diagrams showing an example in which the area of the top address of a subroutine that can be called by the EXESUB instruction (EXESUBmn) is expanded.
例えば、図２７に示すように、ＲＯＭ制御領域（本実施形態では、００００Ｈ〜１１Ｂ８Ｈ）が、ＥＸＥＳＵＢ命令（ＥＸＥＳＵＢｍｎ）で呼び出すことができるサブルーチンの先頭アドレスの領域（本実施形態では、００００Ｈ〜０ＦＦＦＨ）より広い場合、ＲＯＭ制御領域は、ＥＸＥＳＵＢ対象領域（本実施形態では、００００Ｈ〜０ＦＦＦＨ）と、ＥＸＥＳＵＢ非対象領域（例えば、１０００Ｈ〜１１Ｂ８Ｈ）で構成されることとなる。 For example, as shown in FIG. 27, the ROM control area (0000H to 11B8H in this embodiment) is the area of the top address of a subroutine (0000H to 0FFFH in this embodiment) that can be called with the EXEBUS instruction (EXESUBmn). When the area is wider, the ROM control area is composed of an EXESUB target area (0000H to 0FFFH in the present embodiment) and an EXESUB non-target area (for example, 1000H to 11B8H).
この場合、ＥＸＥＳＵＢ非対象領域に対応するアドレスを先頭アドレスに持つサブルーチンを呼び出す命令に上述のＣＡＬＬ命令を用いて補ったとしても、上述の通り、遊技の興趣を高めることを可能にしつつ、安定した遊技制御を実現することは可能である。 In this case, even if the above-mentioned CALL instruction is used to supplement the instruction for calling the subroutine having the address corresponding to the EXESUB non-target area with the above-mentioned CALL instruction, as described above, it is possible to improve the fun of the game while being stable. It is possible to realize game control.
しかし、図２８に示すように、ＥＸＥＳＵＢ命令（ＥＸＥＳＵＢｍｎ）によって呼び出すことができるサブルーチンの先頭アドレスの領域を拡張することで、上述の効果をより高めることが可能になる。 However, as shown in FIG. 28, the above effect can be further enhanced by expanding the area of the top address of the subroutine that can be called by the EXESUB instruction (EXESUBmn).
具体的な手段としては、図２８（ａ）および（ｂ）に示すように、後述する可変値σを用いて、ＥＸＥＳＵＢ命令（ＥＸＥＳＵＢｍｎ）に要する記憶容量を維持しつつ、ＥＸＥＳＵＢ命令（ＥＸＥＳＵＢｍｎ）の命令データを拡張するものである。なお、以下は、同図に新たに追加した可変値σについて説明することとする。 As specific means, as shown in FIGS. 28A and 28B, a variable value σ, which will be described later, is used to maintain the storage capacity required for the EXESUB instruction (EXESUBmn) and to execute the EXEBUS instruction (EXESUBMn). The command data is expanded. In the following, the variable value σ newly added to the figure will be described.
可変値σは、ＥＸＥＳＵＢ命令（後述のＥＸＥＳＵＢｍ´ｎ）を拡張するために用いられ、図２８（ａ）に示すように、ＥＸＥＳＵＢ命令（後述のＥＸＥＳＵＢｍ´ｎ）の命令データ（本実施形態では、８ビット）のビット６を構成する値であり、呼び出すサブルーチンの先頭アドレスを示すアドレスｍ´ｎのうちｍ´の値に応じて変化するものである。 The variable value σ is used to extend the EXESUB instruction (EXESUBm′n, which will be described later). As shown in FIG. 28A, the instruction data of the EXESUB instruction (EXESUBm′n, which will be described later) is used. 8 bits), which changes according to the value of m ′ of the address m′n indicating the start address of the subroutine to be called.
また、命令データテーブルには、図２８（ｂ）に示すように、可変値σによって拡張されたＥＸＥＳＵＢ命令（ＥＸＥＳＵＢｍ´ｎ）が、同図（ｂ）に示す太線で囲った領域、すなわち、上位ビット５Ｈ（０１０１Ｂ）と下位ビット８Ｈ（１０００Ｂ）および９Ｈ（１００１Ｂ）の組合せからなる空き領域に割り当てられている。
In the instruction data table, as shown in FIG. 28 (b), the EXESUB instruction (EXESUBm'n) expanded by the variable value σ is an area surrounded by the bold line shown in FIG. It is allocated to an empty area consisting of a combination of
ここで、ｍ´は、図２２（ａ）で示したｍと同一の役割を持つデータであるが、上述のｍがビット５のα、ビット２のβ、ビット１のγおよびビット０のδの合計４ビットのデータであったのに対して、ｍ´はビット６のσ、ビット５のα、ビット２のβ、ビット１のγおよびビット０のδの合計５ビットのデータである点が異なり、ｍ´は、００Ｈ〜１１Ｈの数値範囲を表現可能なデータであり、呼び出すサブルーチンの先頭アドレスを識別可能な識別情報（バイナリ形式）の一部である。
Here, m ′ is data having the same role as m shown in FIG. 22A, but the above m is α of
このように、上述のＥＸＥＳＵＢ命令（ＥＸＥＳＵＢｍｎ）の命令データのビット６に可変値σを設けたＥＸＥＳＵＢ命令（ＥＸＥＳＵＢｍ´ｎ）を用いて、アドレスｍｎによって定義可能なアドレス領域（０００Ｈ〜ＦＦＦＨ）を拡張（アドレスｍ´ｎによって定義可能なアドレス領域を００００Ｈ〜１１ＦＦＨに）することで、上述のＥＸＥＳＵＢ非対象領域に対応するアドレスを先頭アドレスに持つサブルーチンをＥＸＥＳＵＢ命令（ＥＸＥＳＵＢｍ´ｎ）を用いて呼び出すことができる。
As described above, the address area (000H to FFFH) definable by the address mn is expanded by using the EXESUB instruction (EXESUBm'n) in which the variable value σ is provided in the
なお、上述の可変値σ、α、β、γおよびδとＥＸＥＳＵＢ命令（ＥＸＥＳＵＢｍ´ｎ）の命令データのビット７〜０の対応関係は上述の対応関係に限らず、例えば、ビット５に可変値σを対応させ、同様に、ビット４に可変値α、ビット２に可変値β、ビット１に可変地γ、ビット０に可変値δを対応させてもよく、図２２を用いて説明した対応関係と同じであればよい。
The correspondence relationship between the above-described variable values σ, α, β, γ, and δ and the
さらに、命令データを構成する可変値σ、α、β、γおよびδの順序は、任意の順序としてもよいが、上述の順序（上位ビットから順にσ、α、β、γ、δ）、すなわち、後述するアドレスｍ´ｎのｍ´を上位ビットからσ、α、β、γ、δの順に並べることで定義可能になる順序とすることで、ＥＸＥＳＵＢ命令データの機械語のチェックを簡便となり、コーディングミスを抑制することができる。 Furthermore, the order of the variable values σ, α, β, γ, and δ constituting the instruction data may be any order, but the above-described order (σ, α, β, γ, δ in order from the upper bit), that is, By making the m ′ of the address m′n, which will be described later, the order that can be defined by arranging in the order of σ, α, β, γ, δ from the upper bits, it becomes easy to check the machine language of the EXESUB instruction data. Coding mistakes can be suppressed.
このように、上述のＲＯＭ制御領域（例えば、００００Ｈ〜１１Ｂ８Ｈ）に対応させて上述のＥＸＥＳＵＢ命令（ＥＸＥＳＵＢｍ´ｎ）の命令データを設けることで、ＲＯＭ制御領域に対応するＲＯＭ３０６の記憶領域に記憶されている従来の制御プログラムデータの圧縮が可能となる。
In this way, by providing the above-mentioned EXESUB instruction (EXESUBm'n) corresponding to the above-described ROM control area (for example, 0000H to 11B8H), it is stored in the storage area of the
ところで、図１７および図２７で示したように、制限されたＲＯＭ制御領域の中でも開発された遊技台ごとに設けられたＲＯＭ制御領域が異なる場合があるが、このような遊技台それぞれに対して、上述のＥＸＥＳＵＢｍｎまたはＥＸＥＳＵＢｍ´ｎそれぞれを命令データとして備えているＣＰＵを使い分けて開発を行うことは、開発工数およびコストの観点からも無駄であるとともに、コーディングミスの原因ともなり、安定した遊技制御の実現を困難にしてしまうこととなる。よって、図１７で示したＲＯＭ制御領域を持つ遊技台であっても、ＥＸＥＳＵＢ命令にＥＸＥＳＵＢｍ´ｎを用いた方が望ましい。 By the way, as shown in FIG. 17 and FIG. 27, the ROM control area provided for each developed game machine may be different among the limited ROM control areas. In addition, it is wasteful from the viewpoint of development man-hours and costs, and development of stable game control is not only from the viewpoint of development man-hours and costs, but also to develop using different CPUs each having the above-mentioned EXESUBmn or EXESUBmn'n as instruction data. It will be difficult to realize. Therefore, even in the gaming machine having the ROM control area shown in FIG. 17, it is desirable to use EXESUBm′n for the EXESUB instruction.
この場合であっても、ＥＸＥＳＵＢｍ´ｎによって呼び出すことができる領域（本実施形態では、００００Ｈ〜１１ＦＦＨ）よりも、制御プログラムデータが記憶されているＲＯＭ制御領域（本実施形態では、００００Ｈ〜０ＢＢ１Ｈ）が狭くなるように構成されているため、少なくとも、上述のＥＸＥＳＵＢｍ´ｎによって呼び出すことができる領域から、制御プログラムデータが記憶されているＲＯＭ制御領域を除いた領域（本実施形態では、０ＢＢ１Ｈ〜１１ＦＦＨ）を、hituka用領域で構成するとともに、非使用領域の後にＲＯＭデータ領域が続くように構成すればよい。 Even in this case, the ROM control area (0000H to 0BB1H in this embodiment) stores control program data rather than the area (0000H to 11FFH in this embodiment) that can be called by EXESUBm'n. Therefore, at least the area that can be called by the above-mentioned EXEBUSm′n, except for the ROM control area in which the control program data is stored (in this embodiment, 0BB1H to 11FFH) ) In the hituka area and the ROM data area may follow the non-use area.
＜特図状態更新処理、普図状態更新処理＞
次に、図２９を用いて、上述の特図２状態更新処理（ステップＳ２２５）、特図１状態更新処理（ステップＳ２２７）、普図状態更新処理（ステップＳ２２１）の制御プログラムの一部について説明する。なお、同図（ａ）は特図２状態更新処理および特図１状態更新処理の制御プログラムの一部を抜き出したものであり、同図（ｂ）は普図状態更新処理の制御プログラムの一部を抜き出したものである。
<Special drawing state update processing, general drawing state update processing>
Next, a part of the control program for the above-described special figure 2 state update process (step S225), special figure 1 state update process (step S227), and general figure state update process (step S221) will be described with reference to FIG. To do. FIG. 8A shows a part of the control program for the special figure 2 state update process and the special figure 1 state update process, and FIG. The part is extracted.
例えば、同図（ａ）に示す特図状態更新処理では、まず最初に、「ＬＤ Ｌ，Ｌｏｗ．ｖｂＴｏｋｕｚｕＳｔａｔｕｓ」の命令を実行することによって、同図（ｄ）においてｖｂＴｏｋｕｚｕＳｔａｔｕｓとして定義されたアドレス（この例では、ＲＡＭ３０８に設けた特図ステータス用記憶領域を示すアドレスであるＦ０６０Ｈ）の下位バイト（この例では、６０Ｈ）をＬレジスタに記憶する。
For example, in the special figure state update process shown in FIG. 6A, first, by executing the instruction “LD L, Low.vbTokuzuStatus”, the address defined as vbTokuzuStatus in FIG. In the example, the lower byte (60H in this example) of F060H which is an address indicating the special figure status storage area provided in the
続いて、「ＪＰ ｍｏＲｅａｄＭｅｍｏｒｙ」の命令を実行することによって、同図（ｃ）に示すｍｏＲｅａｄＭｅｍｏｒｙ（メモリ読出し処理）に移動し、当該処理を実行する。このメモリ読み出し処理では、まず最初に「ＬＤ Ｈ，Ｆ０Ｈ」の命令を実行することによってＨレジスタにＦ０Ｈを記憶した後、「ＬＤ Ａ，（ＨＬ）」の命令を実行することによってＨＬレジスタで示されるアドレス（この例では、Ｆ０６０Ｈ）の内容（この例では、特図ステータス）をＡレジスタに記憶する。続いて、「ＡＮＤ Ａ」の命令を実行した後に、読み出し元の特図状態更新処理に戻る。なお、同図（ｂ）に示す普図状態更新処理も共通のサブルーチンであるｍｏＲｅａｄＭｅｍｏｒｙ（メモリ読出し処理）を利用することによって、ＲＡＭ３０８の普図ステータス用記憶領域に記憶された普図ステータスの読みだしを行う。このように、同図（ｃ）に示す従来のメモリ読出し処理を利用した場合には、「ＬＤ Ｈ，Ｆ０Ｈ」という命令により、特図ステータス用記憶領域や普図ステータス用記憶領域のアドレスの上位（Ｆ０Ｈ）が解析され、不正行為を誘発するおそれがある。このため、本実施形態では、同図（ｃ）に示す従来のメモリ読出し処理に替えて、同図（ｅ）に示すメモリ読出し処理を採用する。
Subsequently, by executing the instruction “JP moReadMemory”, the process moves to the moReadMemory (memory read process) shown in FIG. In this memory read processing, F0H is first stored in the H register by executing the instruction “LD H, F0H”, and then indicated by the HL register by executing the instruction “LD A, (HL)”. The content (in this example, F060H) of the address (in this example, F060H) is stored in the A register. Subsequently, after executing the instruction “AND A”, the process returns to the special figure state update process of the reading source. It should be noted that the common figure status update process shown in FIG. 5B also uses the common subroutine moReadMemory (memory read process) to read the common figure status stored in the common figure status storage area of the
この本実施形態に係るメモリ読出し処理では、「ＬＤ Ａ，Ｔ」の命令を実行することによって、Ｔレジスタの値をＡレジスタに記憶するが、上述のように、Ｔレジスタには特定の値（Ｆ０Ｈ）が記憶されているため、ＡレジスタにはＦ０Ｈが記憶される。以降の処理は従来の処理と同様であるが、イミディエイト値を利用する代わりにＴレジスタを利用しているため、特図ステータス用記憶領域や普図ステータス用記憶領域のアドレスの上位（Ｆ０Ｈ）が解析されるおそれが少なく、不正行為を未然に防止できる場合がある。また、イミディエイト値を利用した場合には、例えば、Ｆ０ＨをＦ１Ｈと間違って入力するなど、コーディングミスの可能性が高くなるが、Ｔレジスタを利用すればコーディングミスを未然に防止できる場合がある。 In the memory read processing according to this embodiment, the value of the T register is stored in the A register by executing the instruction “LD A, T”. As described above, a specific value ( Since F0H) is stored, F0H is stored in the A register. The subsequent processing is the same as the conventional processing, but since the T register is used instead of using the immediate value, the upper address (F0H) of the address of the special status status storage area or the normal status storage area is In some cases, there is little risk of analysis and fraud can be prevented. Further, when the immediate value is used, the possibility of a coding error increases, for example, when F0H is mistakenly input as F1H. However, if the T register is used, the coding error may be prevented in advance.
図３０は、図２９（ｃ）に示す従来のメモリ読出し処理の機械語と、図２９（ｅ）に示す本実施形態に係るメモリ読出し処理の機械語と、を比較した図である。従来のメモリ読出し処理における１行目の「ＬＤ Ｈ，Ｆ０Ｈ」命令をアセンブルした場合、機械語は「２６Ｆ０Ｈ」となり「Ｆ０Ｈ」を含むため、従来のメモリ読出し処理では、特図ステータス用記憶領域や普図ステータス用記憶領域のアドレスの上位（Ｆ０Ｈ）が解析されてしまうおそれがある。一方、本実施形態のメモリ読出し処理における１行目の「ＬＤ Ａ，Ｔ」命令をアセンブルした場合、機械語は「ＥＤ０１Ｈ」となり「Ｆ０Ｈ」を含まないため、本実施形態のメモリ読出し処理では、特図ステータス用記憶領域や普図ステータス用記憶領域のアドレスの上位（Ｆ０Ｈ）が解析されるおそれが極めて低く、不正行為を未然に防止できる場合がある。 FIG. 30 is a diagram comparing the machine language of the conventional memory reading process shown in FIG. 29C and the machine language of the memory reading process according to the present embodiment shown in FIG. When the “LD H, F0H” instruction on the first line in the conventional memory read processing is assembled, the machine language is “26F0H” and includes “F0H”. Therefore, in the conventional memory read processing, There is a risk that the upper address (F0H) of the address in the storage area for the normal status is analyzed. On the other hand, when the “LD A, T” instruction on the first line in the memory read processing of the present embodiment is assembled, the machine language is “ED01H” and does not include “F0H”. Therefore, in the memory read processing of the present embodiment, There is a very low possibility that the upper address (F0H) of the special figure status storage area and the general figure status storage area will be analyzed, and it may be possible to prevent fraud.
＜特図１関連抽選処理＞
次に、図３１を用いて、上述の主制御部タイマ割込処理における特図１関連抽選処理について説明する。なお、同図は、特図１関連抽選処理の流れを示すフローチャートである。
<
Next, the special figure 1 related lottery process in the above-mentioned main control part timer interruption process is demonstrated using FIG. In addition, the figure is a flowchart which shows the flow of a special figure 1 related lottery process.
ステップＳ１００１では、特別図柄乱数移行処理を行う。この特別図柄乱数移行処理では、一次記憶した乱数値を、ＲＡＭ３０８に設けた特別図柄関連抽選乱数の格納領域に移行（記憶）する。ステップＳ１００２では、特別図柄当り抽選処理を行う。この特別図柄当り抽選処理では、上述の特図乱数値（特図１乱数値、特図２乱数値）と、ＲＯＭ３０６に予め記憶している特別図柄抽選データを比較する抽選を行い、当該抽選結果に応じて、上述の１５Ｒ大当りフラグ、２Ｒ大当りフラグ、第１小当りフラグ、第２小当りフラグ、第１はずれフラグ、第２はずれフラグ、特図確率変動フラグ、および普図確率変動フラグなどを設定し、特別図柄遊技状態を変動中に設定する。
In step S1001, special symbol random number transfer processing is performed. In this special symbol random number transfer process, the random value stored in the primary is transferred (stored) to the special symbol related lottery random number storage area provided in the
ステップＳ１００３では、表示図柄抽選処理を行う。この表示図柄抽選処理では、ＲＡＭ３０８に記憶している表示図柄判定乱数と、ＲＯＭ３０６に予め記憶している表示図柄抽選データを比較する抽選を行い、当該抽選結果に応じて、１５Ｒ特別大当り図柄（特図Ａ）、１５Ｒ大当り図柄（特図Ｂ）、突然確変図柄（特図Ｃ）、突然時短図柄（特図Ｄ）、隠れ確変図柄（特図Ｅ）、突然通常図柄（特図Ｆ）、第１小当り図柄（特図Ｇ）、第２小当り図柄（特図Ｈ）、第１はずれ図柄（特図Ｉ）、および第２はずれ図柄（特図Ｊ）のいずれか一つの図柄を設定する。
In step S1003, a display symbol lottery process is performed. In this display symbol lottery process, a lottery for comparing the display symbol determination random number stored in the
ステップＳ１００４では、特別図柄変動時間抽選処理を行う（詳細は後述する）。ステップＳ１００５では、特別図柄変動時間設定処理を行う。この特別図柄変動時間設定処理では、上記ステップＳ１００４の特別図柄変動時間抽選処理で取得した変動パターン（パターン番号）に応じたタイマを特別図柄変動タイマとして設定（記憶）する。ステップＳ１００６では、特別図柄保留内情報移行処理を行う。この特別図柄保留内情報移行処理では、特別図柄保留内情報を変動順が先の格納領域に移行（記憶）した後に処理を終了する。 In step S1004, a special symbol variation time lottery process is performed (details will be described later). In step S1005, a special symbol variation time setting process is performed. In this special symbol variation time setting process, a timer corresponding to the variation pattern (pattern number) acquired in the special symbol variation time lottery process in step S1004 is set (stored) as a special symbol variation timer. In step S1006, special symbol on-hold information migration processing is performed. In this special symbol hold information transfer process, the special symbol hold information is transferred (stored) to the previous storage area in the order of change, and then the process ends.
なお、ここでは一例として、上述の主制御部タイマ割込処理における特図１関連抽選処理（ステップＳ２３１）について説明したが、例えば、特図２関連抽選処理（ステップＳ２２９）や普図関連抽選処理（ステップＳ２２３）についても同様の処理を適用することができる。 Here, as an example, the special figure 1 related lottery process (step S231) in the above-described main control unit timer interrupt process has been described. For example, the special figure 2 related lottery process (step S229) and the common figure related lottery process Similar processing can be applied to (step S223).
＜主制御部のデータテーブルと変数記憶領域＞
次に、図３２および図３３を用いて、主制御部３００のＲＯＭ３０６に記憶されるデータテーブルの一部と、ＲＡＭ３０８に設けられる変数記憶領域の一部について説明する。
<Data table and variable storage area of main controller>
Next, a part of the data table stored in the
＜テーブル選択用テーブル＞
図３２（ａ）は、テーブル選択用テーブルの一例を示した図であり、図３３は、主制御部３００のＲＯＭ３０６に記憶されるデータテーブルの定義の一部と、ＲＡＭ３０８に設けられる変数格納領域の定義の一部を示したプログラムリストの一例である。
<Table selection table>
FIG. 32A shows an example of the table selection table. FIG. 33 shows a part of the definition of the data table stored in the
図３２（ａ）に示すテーブル選択用テーブルには、後述する第１変動パターン選択テーブルが記憶されるＲＯＭ３０６のアドレスを示す飛先アドレスが、特図変動遊技の保留数毎に０個用〜３個用の４つに区分けされて記憶されている。具体的には、ＲＯＭデータ領域のアドレス１６００Ｈ〜１６０１Ｈに対応するＲＯＭ３０６の２バイトの記憶領域には、保留数が０の場合に参照する第１変動パターン選択テーブルの飛先アドレスとして１７４ＦＨが記憶されている（１６００ ＤＥＦＢ １７４ＦＨ）。また、ＲＯＭデータ領域のアドレス１６０２Ｈ〜１６０３Ｈに対応するＲＯＭ３０６の２バイトの記憶領域には、保留数が１の場合に参照する第１変動パターン選択テーブルの飛先アドレスとして１７４ＦＨが記憶されている（１６０２ ＤＥＦＢ １７４ＦＨ）。また、ＲＯＭデータ領域のアドレス１６０４Ｈ〜１６０５Ｈに対応するＲＯＭ３０６の２バイトの記憶領域には、保留数が２の場合に参照する第１変動パターン選択テーブルの飛先アドレスとして１７４ＦＨが記憶されている（１６０４ ＤＥＦＢ １７４ＦＨ）。また、ＲＯＭデータ領域のアドレス１６０６Ｈ〜１６０７Ｈに対応するＲＯＭ３０６の２バイトの記憶領域には、保留数が３の場合に参照する第１変動パターン選択テーブルの飛先アドレスとして１７５５Ｈが記憶されている（１６０６ ＤＥＦＢ １７５５Ｈ）。
In the table selection table shown in FIG. 32 (a), the destination address indicating the address of the
＜第１変動パターン選択テーブル＞
図３２（ｂ）は、第１変動パターン選択テーブルの一例を示した図である。この第１変動パターン選択テーブルには、当該テーブルのアドレスと、後述する第２変動パターン選択テーブルが記憶されたアドレスとの差（オフセット）と、乱数の個数が記憶されている。具体的には、ＲＯＭデータ領域のアドレス１７５０Ｈに対応するＲＯＭ３０６の１バイトの記憶領域には、オフセットとしてＡＥＨが記憶されているとともに、このアドレスに連続する１７５１Ｈに対応するＲＯＭ３０６の１バイトの記憶領域には、乱数の個数として２０が記憶され（１７５０Ｈ ＤＥＦＢ ＡＥＨ，２０）、以降のＲＯＭデータ領域のアドレス１７５２Ｈ〜１７５９Ｈに対応するＲＯＭ３０６の記憶領域には、図３２（ｂ）および図３３に示すように、１バイト長のオフセットと、１バイト長の乱数の個数が交互に連続して記憶されている。なお、第１変動パターン選択テーブルにおいて乱数の個数は１０進数で示している。
<First variation pattern selection table>
FIG. 32B is a diagram showing an example of the first variation pattern selection table. This first variation pattern selection table stores the difference (offset) between the address of the table and the address where the second variation pattern selection table described later is stored, and the number of random numbers. Specifically, AEH is stored as an offset in the 1-byte storage area of the
＜第２変動パターン選択テーブル＞
図３２（ｃ）は、第２変動パターン選択テーブルの一例を示した図である。この第２変動パターン選択テーブルには、パターン番号と、乱数の個数が記憶されている。具体的には、ＲＯＭデータ領域のアドレス１８００Ｈに対応するＲＯＭ３０６の１バイトの記憶領域には、パターン番号として０１Ｈが記憶されているとともに、このアドレスに連続する１８０１Ｈで示される１バイトの領域には、乱数の個数として２５５が記憶され（１８００Ｈ ＤＥＦＢ ０１Ｈ，２５５）、以降のＲＯＭデータ領域のアドレス１８０２Ｈ〜１８０ＦＨに対応するＲＯＭ３０６の記憶領域には、図３２（ｃ）および図３３に示すように、１バイト長のパターン番号と、１バイト長の乱数の個数が交互に連続して記憶されている。なお、第２変動パターン選択テーブルにおいて乱数の個数は１０進数で示している。
<Second variation pattern selection table>
FIG. 32C is a diagram showing an example of the second variation pattern selection table. The second variation pattern selection table stores a pattern number and the number of random numbers. Specifically, 01H is stored as a pattern number in the 1-byte storage area of the
＜変数記憶領域＞
図３２（ｄ）は、ＲＷＭ領域のアドレスＦ０４０Ｈ〜Ｆ０４２Ｈに対応するＲＡＭ３０８の記憶領域に設けられる保留数記憶領域、乱数１記憶領域、乱数２記憶領域を示した図である。ＲＷＭ領域のアドレスＦ０４０Ｈに対応するＲＡＭ３０８の１バイトの記憶領域には保留数記憶領域が設けられ（Ｆ０４０ ｖｂＨｏｒｙｕｕＳＰ１ ＤＥＦＳ １）、この保留数記憶領域には保留数が記憶される。また、アドレスＦ０４１Ｈに対応するＲＡＭ３０８の１バイトの記憶領域には乱数１記憶領域が設けられ（Ｆ０４１ ｖｂＲｎｄＨｅｎｄｏｕ１ ＤＥＦＳ １）、この乱数１記憶領域には乱数１が記憶される。また、アドレスＦ０４２Ｈに対応するＲＡＭ３０８の１バイトの記憶領域には乱数２記憶領域が設けられ（Ｆ０４２ ｖｂＲｎｄＨｅｎｄｏｕ２ ＤＥＦＳ １）、この乱数２記憶領域には乱数２が記憶される。
<Variable storage area>
FIG. 32D is a diagram showing a reserved number storage area, a
＜特別図柄変動時間抽選処理＞
次に、図３４および図３５を用いて、上述の特図１関連抽選処理における特別図柄変動時間抽選処理について説明する。なお、図３４は、特別図柄変動時間抽選処理の流れを示すフローチャートであり、図３５は、特別図柄変動時間抽選処理のプログラムリストの一例である。
<Special symbol variation time lottery processing>
Next, the special symbol variation time lottery process in the special figure 1 related lottery process described above will be described with reference to FIGS. 34 and 35. FIG. 34 is a flowchart showing the flow of the special symbol variation time lottery process, and FIG. 35 is an example of a program list of the special symbol variation time lottery process.
ステップＳ１１０１では、演出用乱数取得処理を行う。この演出用乱数取得処理では、上述の特図１関連抽選処理で取得した特図１乱数値（０〜２５５）を、上述の乱数値１記憶領域（ＲＷＭ領域のアドレスＦ０４１Ｈ）に記憶し、上述の特図２関連抽選処理で取得した特図２乱数値（０〜２５５）を、上述の乱数値２記憶領域（ＲＷＭ領域のアドレスＦ０４２Ｈ）に記憶する。
In step S1101, effect random number acquisition processing is performed. In this effect random number acquisition process, the special figure 1 random value (0 to 255) acquired in the special figure 1 related lottery process is stored in the
次のステップＳ１１０２では、上述のテーブル選択用テーブル（図３２（ａ））の先頭アドレス（本実施形態では、１６００Ｈ）を、ＨＬレジスタに転送する（ＬＤ ＨＬ，ｔａｂｌｅＳｅｌｅｃｔＴａｂｌｅ）。これにより、ＨＬレジスタに１６００Ｈが記憶される。 In the next step S1102, the start address (1600H in this embodiment) of the table selection table (FIG. 32A) is transferred to the HL register (LD HL, tableSelectTable). As a result, 1600H is stored in the HL register.
次のステップＳ１１０３では、上述の保留数記憶領域（ＲＷＭ領域のアドレスＦ０４０Ｈ）に記憶された保留数を、Ａレジスタに転送する（ＬＤＴ Ａ，（４０Ｈ））。ここで、「ＬＤＴ Ａ、（ｎ：イミディエイト値）」命令は、図３６に示すように、Ｔレジスタを上位、イミディエイト値を下位で示すアドレスのデータをＡレジスタにロードする命令である。本実施形態では、ＴレジスタにＦ０Ｈを記憶しているため、「ＬＤＴ Ａ，（４０Ｈ）」命令を実行した場合、Ｔレジスタ（Ｆ０Ｈ）を上位、イミディエイト値（４０Ｈ）を下位で示すアドレス（Ｆ０４０Ｈ）のデータ、すなわち保留数記憶領域に記憶された保留数がＡレジスタにロード（転送）される。例えば、保留数記憶領域に記憶された保留数が２の場合には、Ａレジスタに０２Ｈがロード（転送）される。 In the next step S1103, the number of reservations stored in the above-mentioned reservation number storage area (address R040H of the RWM area) is transferred to the A register (LDT A, (40H)). Here, as shown in FIG. 36, the “LDT A, (n: immediate value)” instruction is an instruction for loading data at an address indicating the T register in the higher order and the immediate value in the lower order into the A register. In this embodiment, since F0H is stored in the T register, when the “LDT A, (40H)” instruction is executed, an address (F040H) indicating the T register (F0H) as the higher order and the immediate value (40H) as the lower order. ), That is, the number of holds stored in the hold number storage area is loaded (transferred) to the A register. For example, when the hold number stored in the hold number storage area is 2, 02H is loaded (transferred) to the A register.
次のステップＳ１１０４では、Ａレジスタの値にＡレジスタの値を加算する（ＡＤＤ Ａ，Ａ）。先の例では、Ａレジスタの値（０２Ｈ）にＡレジスタの値（０２Ｈ）を加算することによってＡレジスタに０４Ｈが記憶される。次のステップＳ１１０５では、ＨＬレジスタにＡレジスタの値を加算する（ＡＤＤＴＷＯＯＮＥ ＨＬ，Ａ）。詳細は後述するが、ＡＤＤＴＷＯＯＮＥ命令（ＡＤＤＴＷＯＯＮＥ ＨＬ，Ａ）は、ＨＬレジスタに記憶された２バイト長の値に、Ａレジスタに記憶された１バイト長の値を加算するための命令である。先の例では、ＨＬレジスタ（１６００Ｈ）にＡレジスタの値（０４Ｈ）を加算することによってＨＬレジスタに１６０４Ｈが記憶される。 In the next step S1104, the value of the A register is added to the value of the A register (ADD A, A). In the above example, 04H is stored in the A register by adding the value (02H) of the A register to the value (02H) of the A register. In the next step S1105, the value of the A register is added to the HL register (ADDTWOONE HL, A). Although details will be described later, the ADDTWOONE instruction (ADDTWOONE HL, A) is an instruction for adding the 1-byte length value stored in the A register to the 2-byte length value stored in the HL register. In the previous example, 1604H is stored in the HL register by adding the value (04H) of the A register to the HL register (1600H).
次のステップＳ１１０６では、ＨＬレジスタが示すアドレスの値をＤＥレジスタに転送する（ＬＤＴＷＯ ＤＥ，（ＨＬ））。ここで、「ＬＤＴＷＯ ＤＥ，（ＨＬ）」命令は、図３６に示すように、ＨＬレジスタが示すアドレスのデータをＤＥレジスタにロードする命令である。先の例では、ＨＬレジスタが示すアドレス（１６０４Ｈ）の値（１７４ＦＨ）をＤＥレジスタに転送することによってＤＥレジスタには１７４ＦＨが記憶される。 In the next step S1106, the value of the address indicated by the HL register is transferred to the DE register (LDTWO DE, (HL)). Here, as shown in FIG. 36, the “LDTWO DE, (HL)” instruction is an instruction for loading data at the address indicated by the HL register into the DE register. In the above example, 174FH is stored in the DE register by transferring the value (174FH) of the address (1604H) indicated by the HL register to the DE register.
次のステップＳ１１０７では、ＤＥレジスタの値とＨＬレジスタの値を交換する（ＥＸ ＤＥ，ＨＬ）。先の例では、ＤＥレジスタの値（１７４ＦＨ）とＨＬレジスタの値（１６０４Ｈ）を交換することによって、ＨＬレジスタには１７４ＦＨが記憶され、ＤＥレジスタには１６０４Ｈが記憶される。 In the next step S1107, the value of the DE register and the value of the HL register are exchanged (EX DE, HL). In the above example, 174FH is stored in the HL register and 1604H is stored in the DE register by exchanging the value (174FH) of the DE register with the value (1604H) of the HL register.
次のステップＳ１１０８では、上述の乱数１記憶領域に記憶された乱数１（特別図柄変動時間判定乱数１）をＡレジスタに転送する（ＬＤＴ Ａ，（４１Ｈ））。本実施形態では、ＴレジスタにＦ０Ｈを記憶しているため、「ＬＤＴ Ａ，（４１Ｈ）」命令を実行した場合、Ｔレジスタ（Ｆ０Ｈ）を上位、イミディエイト値（４１Ｈ）を下位で示すアドレス（Ｆ０４１Ｈ）のデータ、すなわち乱数１記憶領域に記憶された乱数１がＡレジスタにロード（転送）される。例えば、乱数１記憶領域に記憶された乱数１が２５０の場合には、Ａレジスタに２５０が記憶される。
In the next step S1108, the random number 1 (special symbol variation time determination random number 1) stored in the
次のステップＳ１１０９では、ＨＬレジスタの値で示されるアドレスの次の連続した２つのアドレスに格納された値をＢＣレジスタに転送する（ＩＮＣＴＥＮＳＯＵ ＢＣ，（ＨＬ））。詳細は後述するが、「ＩＮＣＴＥＮＳＯＵ ＢＣ，（ＨＬ）」命令は、ＨＬレジスタに記憶された２バイト長の値に１を加算し、加算後のＨＬレジスタの値で示されるアドレスに記憶された１バイト長の値を、ＢＣレジスタのうちの下位のＣレジスタに記憶した後に、ＨＬレジスタに記憶された２バイト長の値にさらに１を加算し、加算後のＨＬレジスタの値で示されるアドレスに記憶された１バイト長の値を、ＢＣレジスタのうちの上位のＢレジスタに記憶するための命令である。先の例では、ＨＬレジスタに記憶された２バイト長の値（１７４ＦＨ）に１を加算し、加算後のＨＬレジスタの値（１７５０Ｈ）で示されるアドレスに記憶された１バイト長の値（ＡＥＨ）を、ＢＣレジスタのうちの下位のＣレジスタに記憶した後に、ＨＬレジスタに記憶された２バイト長の値にさらに１を加算し、加算後のＨＬレジスタの値（１７５１Ｈ）で示されるアドレスに記憶された１バイト長の値（２０）を、ＢＣレジスタのうちの上位のＢレジスタに記憶する。 In the next step S1109, the values stored in the two consecutive addresses next to the address indicated by the value of the HL register are transferred to the BC register (INCTENSOU BC, (HL)). As will be described in detail later, the “INCENSOUBC, (HL)” instruction adds 1 to the 2-byte length value stored in the HL register, and 1 stored in the address indicated by the value of the HL register after the addition. After the byte length value is stored in the lower C register of the BC register, 1 is further added to the 2-byte length value stored in the HL register, and the address indicated by the value of the HL register after the addition is added. This is an instruction for storing the stored 1-byte value in the upper B register of the BC registers. In the above example, 1 is added to the 2-byte length value (174FH) stored in the HL register, and the 1-byte length value (AEH) stored at the address indicated by the HL register value (1750H) after the addition. ) Is stored in the lower C register of the BC register, 1 is further added to the 2-byte length value stored in the HL register, and the address indicated by the value (1751H) of the HL register after the addition is added. The stored 1-byte value (20) is stored in the upper B register of the BC registers.
次のステップＳ１１１０では、Ａレジスタの値からＢレジスタの値を減算する（ＳＵＢ Ｂ）。先の例では、Ａレジスタの値（２５０）からＢレジスタの値（２０）を減算する。次のステップＳ１１１１では、ステップＳ１１１０の減算の結果、キャリーが発生したか否か、すなわち減算の結果が負の値になったかどうかを判定し、該当する場合にはステップＳ１１１２に進み、該当しない場合には該当するまでステップＳ１１０９〜Ｓ１１１１の処理を繰り返し実行する（ＪＰ ＮＣ，ＬＯＯＰ０１）。先の例では、ステップＳ１１０９〜Ｓ１１１１の処理を３回繰り返すことによってキャリーが発生し、ステップＳ１１１２に進む際には、Ｂレジスタの値が８、Ｃレジスタ値がＢ０Ｈ、ＨＬレジスタの値が１７５５Ｈになる。 In the next step S1110, the value of the B register is subtracted from the value of the A register (SUB B). In the above example, the value (20) of the B register is subtracted from the value (250) of the A register. In the next step S1111, it is determined whether or not a carry has occurred as a result of the subtraction in step S1110, that is, whether or not the result of the subtraction has become a negative value. Are repeatedly executed until the condition is satisfied (JP NC, LOOP01). In the previous example, a carry is generated by repeating the processing of steps S1109 to S1111 three times, and when proceeding to step S1112, the value of the B register is 8, the value of the C register is B0H, and the value of the HL register is 1755H. Become.
次のステップＳ１１１２では、ＨＬレジスタの値にＣレジスタの値を加算する（ＡＤＤＴＷＯＯＮＥ）。先の例では、ＨＬレジスタの値（１７５５Ｈ）にＣレジスタの値（Ｂ０Ｈ）を加算することによってＨＬレジスタには１８０５Ｈが記憶される。次のステップＳ１１１３では、上述の乱数２記憶領域（本実施形態では、Ｆ０４２Ｈ）に記憶された乱数２（特別図柄変動時間判定乱数２）をＡレジスタに転送する（ＬＤＴ Ａ，（４２Ｈ））。本実施形態では、ＴレジスタにＦ０Ｈを記憶しているため、「ＬＤＴ Ａ，（４２Ｈ）」命令を実行した場合、Ｔレジスタ（Ｆ０Ｈ）を上位、イミディエイト値（４２Ｈ）を下位で示すアドレス（Ｆ０４２Ｈ）のデータ、すなわち乱数２記憶領域に記憶された乱数２がＡレジスタにロード（転送）される。例えば、乱数２が１４８の場合には、Ａレジスタに１４８が記憶される。
In the next step S1112, the value of the C register is added to the value of the HL register (ADDTWOONE). In the above example, 1805H is stored in the HL register by adding the value (B0H) of the C register to the value (1755H) of the HL register. In the next step S1113, the random number 2 (special symbol variation time determination random number 2) stored in the
次のステップＳ１１１４では、ＨＬレジスタの値で示されるアドレスの次の連続した２つのアドレスに格納された値をＢＣレジスタに転送する（ＩＮＣＴＥＮＳＯＵ ＢＣ，（ＨＬ））。先の例では、ＨＬレジスタに記憶された２バイト長の値（１８０５Ｈ）に１を加算し、加算後のＨＬレジスタの値（１８０６Ｈ）で示されるアドレスに記憶された１バイト長の値（０４Ｈ）を、ＢＣレジスタのうちの下位のＣレジスタに記憶した後に、ＨＬレジスタに記憶された２バイト長の値にさらに１を加算し、加算後のＨＬレジスタの値（１８０７Ｈ）で示されるアドレスに記憶された１バイト長の値（１２８）を、ＢＣレジスタのうちの上位のＢレジスタに記憶する。 In the next step S1114, the values stored in the two consecutive addresses next to the address indicated by the value of the HL register are transferred to the BC register (INCTENSOU BC, (HL)). In the previous example, 1 is added to the 2-byte length value (1805H) stored in the HL register, and the 1-byte length value (04H) stored at the address indicated by the HL register value (1806H) after the addition. ) Is stored in the lower C register of the BC register, 1 is further added to the 2-byte length value stored in the HL register, and the address indicated by the value (1807H) of the HL register after the addition is added. The stored 1-byte value (128) is stored in the upper B register of the BC registers.
次のステップＳ１１１５では、Ａレジスタの値からＢレジスタの値を減算する（ＳＵＢ Ｂ）。先の例では、Ａレジスタの値（１４８）からＢレジスタの値（１２８）を減算する。次のステップＳ１１１６では、ステップＳ１１１５の減算の結果、キャリーが発生したか否か、すなわち減算の結果が負の値になったかどうかを判定し、該当する場合にはステップＳ１１１７に進み、該当しない場合には該当するまでステップＳ１１１４〜Ｓ１１１６の処理を繰り返し実行する（ＪＰ ＮＣ，ＬＯＯＰ０２）。先の例では、ステップＳ１１１４〜Ｓ１１１６の処理を２回繰り返すことによってキャリーが発生し、ステップＳ１１１７に進む際には、Ｂレジスタの値が３２、Ｃレジスタの値が０５Ｈ、ＨＬレジスタの値が１８０９Ｈになる。ステップＳ１１１７では、その他の処理を行った後に処理を終了する。なお、ここでは一例として、特図１や特図２に関する処理について説明したが、例えば、普図の保留数や乱数値についても同様の処理を適用することができる。 In the next step S1115, the value of the B register is subtracted from the value of the A register (SUB B). In the above example, the value (128) of the B register is subtracted from the value (148) of the A register. In the next step S1116, it is determined whether or not a carry has occurred as a result of the subtraction in step S1115, that is, whether or not the result of the subtraction has become a negative value. If so, the process proceeds to step S1117. The processing of steps S1114 to S1116 is repeatedly executed until it corresponds (JP NC, LOOP02). In the previous example, a carry is generated by repeating the processing of steps S1114 to S1116 twice, and when proceeding to step S1117, the value of the B register is 32, the value of the C register is 05H, and the value of the HL register is 1809H. become. In step S1117, the process ends after other processes are performed. Here, as an example, the processing related to special figure 1 and special figure 2 has been described, but the same processing can be applied to, for example, the number of reserved figures and random numbers in a normal figure.
＜主制御部の特殊命令＞
次に、図３６および図３７を用いて、主制御部３００が備える特殊命令について説明する。なお、図３６は、主制御部３００が備える命令の一部と、その説明を示した図である。また、図３７（ａ）は、主制御部３００の命令データの上位ビットと下位ビットを示した図であり、同図（ｂ）は、命令データテーブルの一例を示した図である。
<Special instruction of main control unit>
Next, a special command provided in the
＜特殊命令／ＬＤＴ命令＞
特殊命令の一つである「ＬＤＴ Ａ、（ｎ：イミディエイト値）」命令は、上述のとおり、Ｔレジスタを上位、イミディエイト値を下位で示すアドレスのデータをＡレジスタにロードする命令であり、例えば、上述の特別図柄変動時間抽選処理のステップＳ１１０３では、「ＬＤＴ Ａ、（４０Ｈ）」命令を実行することによって、Ｔレジスタ（Ｆ０Ｈ）を上位、イミディエイト値（４０Ｈ）を下位で示すアドレス（Ｆ０４０Ｈ）のデータ、すなわち保留数記憶領域に記憶された保留数をＡレジスタにロード（転送）している。
<Special instruction / LDT instruction>
The “LDT A, (n: immediate value)” instruction, which is one of the special instructions, is an instruction for loading data at an address indicating the T register in the higher order and the immediate value in the lower order as described above. In step S1103 of the special symbol variation time lottery process described above, by executing the “LDT A, (40H)” instruction, the address (F040H) indicating the T register (F0H) as the higher order and the immediate value (40H) as the lower order. Data, that is, the hold count stored in the hold count storage area is loaded (transferred) to the A register.
また、図示はしないが、主制御部３００は、さらに、Ａレジスタに記憶されたデータを、Ｔレジスタを上位、イミディエイト値を下位で示すアドレスにロードするための「ＬＤＴ （ｎ：イミディエイト値），Ａ」命令を備えている。一方、Ｔレジスタを上位、汎用レジスタ（例えば、Ｈレジスタ）を下位で示すアドレスのデータをＡレジスタにロードする命令（例えば、「ＬＤＴ Ａ，Ｈ」のような命令）や、Ａレジスタに記憶されたデータを、Ｔレジスタを上位、汎用レジスタ（例えば、Ｈレジスタ）を下位で示すアドレスにロードするための命令（例えば、「ＬＤＴ Ｈ，Ａ」のような命令）は備えていない。
Although not shown, the
すなわち、ＬＤＴ命令によって指定可能なアドレスの下位バイトは、イミディエイト値に限定されており、汎用レジスタを指定することは禁止されている（機械語にアセンブルされる過程でエラーとなりアセンブルすることができない）。このため、ＬＤＴ命令では、プログラムリストの確認などを行う際にアドレスの確認が容易となる上に、Ｔレジスタの値（アドレスの上位バイト）を不用意に変更することができなくなる結果、コーディングミスや不具合の発生を減少させることができる場合がある。 That is, the lower byte of the address that can be specified by the LDT instruction is limited to an immediate value, and it is prohibited to specify a general-purpose register (an error occurs during the assembly into the machine language and the assembly cannot be performed). . For this reason, the LDT instruction makes it easy to check the address when checking the program list and the like, and the value of the T register (the upper byte of the address) cannot be changed carelessly. And the occurrence of malfunctions may be reduced.
＜特殊命令／ＬＤＴＷＯ命令＞
特殊命令の一つである「ＬＤＴＷＯ ＯＰ１，（ＯＰ２）」命令は、上述のとおり、第２オペランドＯＰ２で示される２つのレジスタが示すアドレスのデータを第１オペランドＯＰ１で示される２つのレジスタにロードする命令であり、「ＬＤＴＷＯ （ＯＰ２），ＯＰ１」命令は、第２オペランドＯＰ２で示される２つのレジスタが示すアドレスに第１オペランドＯＰ１で示される２つのレジスタのデータをロードする命令であり、例えば、上述の特別図柄変動時間抽選処理のステップＳ１１０６では、「ＬＤＴＷＯ ＤＥ，（ＨＬ）」命令を実行することによって、ＨＬレジスタが示すアドレス（１６０４Ｈ）の値（１７４ＦＨ）をＤＥレジスタにロード（転送）してＤＥレジスタには１７４ＦＨを記憶している。ＯＰ２がＨＬレジスタではないＢＣレジスタまたはＤＥレジスタである場合、ＯＰ１がＢＣレジスタ、ＤＥレジスタ、ＨＬレジスタ、ＩＸレジスタ、ＩＹレジスタとなり、ＯＰ２がＨＬレジスタである場合のみ、ＯＰ１がＢＣレジスタ、ＤＥレジスタ、ＨＬレジスタ、ＡＣレジスタ、ＡＥレジスタ、ＢＤレジスタ、ＩＸレジスタ、ＩＹレジスタとなる。ＬＤＴＷＯ命令は、ＡレジスタやＨＬレジスタを保護するのに適している。
<Special instructions / LDTWO instructions>
As described above, the “LDTWO OP1, (OP2)” instruction, which is one of the special instructions, loads the data at the addresses indicated by the two registers indicated by the second operand OP2 into the two registers indicated by the first operand OP1. The “LDTWO (OP2), OP1” instruction is an instruction to load the data of the two registers indicated by the first operand OP1 to the address indicated by the two registers indicated by the second operand OP2, for example, In step S1106 of the special symbol variation time lottery process described above, by executing the “LDTWO DE, (HL)” instruction, the value (174FH) of the address (1604H) indicated by the HL register is loaded (transferred) to the DE register. Thus, 174FH is stored in the DE register. When OP2 is a BC register or DE register that is not an HL register, OP1 becomes a BC register, DE register, HL register, IX register, and IY register, and only when OP2 is an HL register, OP1 becomes a BC register, DE register, HL register, AC register, AE register, BD register, IX register, IY register. The LDTWO instruction is suitable for protecting the A register and the HL register.
また、ＬＤＴＷＯ命令では、必要なステート数は１４ステート、必要なバイト数は２バイトである。一方、従来の命令によってＬＤＴＷＯ命令と同様の処理を行う場合には、図３６に示すように、必要なステート数は１４ステート（＝４＋６＋４）、必要なバイト数は３バイト（＝１＋１＋１）である。したがって、ＨＬレジスタが示すアドレスのデータをＤＥレジスタにロードする場合にＬＤＴＷＯ命令を使用すれば、制御プログラムの処理時間を短縮して制御負担を軽減することができる上に、プログラムコード量を削減することができ、メモリ容量が制限されているＲＯＭの記憶領域を有効に利用することができる場合がある。また、遊技性を高めるためにプログラムコードが増えたとしても、プログラム容量の増加や処理速度の低下を抑止できる場合がある。また、プログラム容量を削減することによって、開発者のコーディングミスやチェックミスを減らし、デバッグが容易で開発効率を高めることが可能となることに加えて、遊技台として適正な機能を有するか否かを外部機関が確認する際にも、確認作業のミスを防止でき、遊技者が安心して遊技を行うことができる遊技台を提供できる場合がある。 In the LDTWO instruction, the required number of states is 14 and the required number of bytes is 2 bytes. On the other hand, when the same processing as the LDTWO instruction is performed by the conventional instruction, as shown in FIG. 36, the required number of states is 14 (= 4 + 6 + 4) and the required number of bytes is 3 (= 1 + 1 + 1). . Therefore, if the LDTWO instruction is used when the address data indicated by the HL register is loaded into the DE register, the processing time of the control program can be shortened and the control burden can be reduced, and the amount of program code can be reduced. In some cases, the storage area of the ROM having a limited memory capacity can be used effectively. Further, even if the program code is increased in order to improve game play, an increase in program capacity and a decrease in processing speed may be suppressed. Also, by reducing the program capacity, it is possible to reduce developer coding errors and check mistakes, facilitate debugging, increase development efficiency, and whether or not it has an appropriate function as a game machine. Even when the external organization confirms, there may be a case where it is possible to prevent a mistake in the confirmation work and to provide a game table that allows the player to play the game with peace of mind.
＜特殊命令／ＡＤＤＴＷＯＯＮＥ命令＞
特殊命令の一つであるＡＤＤＴＷＯＯＮＥ命令（ＡＤＤＴＷＯＯＮＥ ＯＰ１，ＯＰ２）は、第１オペランドＯＰ１で示される２つのレジスタに記憶された２バイト長の値に、第２オペランドＯＰ２で示されるレジスタに記憶された１バイト長の値（または、第２オペランドＯＰ２で示される１バイト長のイミディエイト値）を加算するための命令である。ＡＤＤＴＷＯＯＮＥ命令の命令コードの上位１バイトは固定値（この例ではＥＤＨ）とし、下位バイトは、命令データテーブルの上位ビット４Ｈ（０１００Ｂ）と下位ビット０Ｈ（００００Ｂ）〜２Ｈ（００１０Ｂ）の組合せと、命令データテーブルの上位ビット４Ｈ（０１００Ｂ）と下位ビット４Ｈ（０１００Ｂ）〜７Ｈ（０００１Ｂ）、９Ｈ（１００１Ｈ）の組合せに割り当てている。このように、従来は空き領域とされていた命令の領域を利用することで、限られたハードウェア資源を有効利用することができる上に、空き領域に不正な命令（隠し命令）を埋め込むような不正行為を未然に防止することができ、遊技の公平性を担保できる場合がある。なお、本実施形態では、特殊命令の命令コードを２バイト長としているが、命令コードのバイト長は特に限定されず、例えば１バイト長でもよい。また、ＡＤＤＴＷＯＯＮＥ命令のうちの特定の命令（例えば、「ＡＤＤＴＷＯＯＮＥ ＨＬ，Ａ」命令）のみ、他のＡＤＤＴＷＯＯＮＥ命令よりも命令コードが短く（例えば、１バイト長）てもよい。また、「ＡＤＤＴＷＯＯＮＥ ＯＰ１，Ａ」命令のうちの特定の命令（例えば、「ＡＤＤＴＷＯＯＮＥ ＨＬ，Ａ」命令）のみ、他のＡＤＤＴＷＯＯＮＥ命令よりも命令コードが短く（例えば、１バイト長）てもよい。この場合、該命令の利便性を高めることができる。
<Special instruction / ADDTWOONE instruction>
The ADDTWOONE instruction (ADDTWONE OP1, OP2), which is one of the special instructions, is stored in the register indicated by the second operand OP2 into a 2-byte length value stored in the two registers indicated by the first operand OP1. This is an instruction for adding a 1-byte value (or a 1-byte immediate value indicated by the second operand OP2). The upper 1 byte of the instruction code of the ADDTWOONE instruction is a fixed value (EDH in this example), and the lower byte is a combination of the
「ＡＤＤＴＷＯＯＮＥ ＨＬ，Ｃ」命令を例に挙げると、第１オペランドで示されるペアレジスタＨＬに記憶された２バイト長の値に、第２オペランドで示されるＣレジスタに記憶された１バイト長の値を加算する場合に使用される命令であり、例えば、上述の特別図柄変動時間抽選処理のステップＳ１１１２では、「ＡＤＤＴＷＯＯＮＥ ＨＬ，Ｃ」を実行することによって、ＨＬレジスタに記憶された２バイト長の値（１７５５Ｈ）に、Ｃレジスタに記憶された１バイト長の値（Ｂ０Ｈ）を加算することによって、ＨＬレジスタの値を１８０５Ｈに更新している。なお、ＡＤＤＴＷＯＯＮＥ命令（ＡＤＤＴＷＯＯＮＥ ＯＰ１，ＯＰ２）は、キャリーが発生し難いが、ＨＬレジスタに記憶された２バイト長の値（例えば、ＦＦ０１Ｈ）にＣレジスタに記憶された１バイト長の値（例えば、ＦＦＨ）を加算する場合には、キャリーが発生する。すなわち、ＡＤＤＴＷＯＯＮＥ命令（ＡＤＤＴＷＯＯＮＥ ＯＰ１，ＯＰ２）を実行後にキャリーが発生する場合には、ＨレジスタがＦＦＨであると判断することができる。 Taking the “ADDTWOONE HL, C” instruction as an example, a value of 1 byte length stored in the C register indicated by the second operand is added to a value of 2 bytes length stored in the pair register HL indicated by the first operand. For example, in step S1112 of the special symbol variation time lottery process described above, by executing “ADDTWOONE HL, C”, a 2-byte length value stored in the HL register The value of the HL register is updated to 1805H by adding the 1-byte length value (B0H) stored in the C register to (1755H). It should be noted that the ADDTWOONE instruction (ADDTWOONE OP1, OP2) is less likely to carry, but the 2-byte length value (for example, FF01H) stored in the HL register is a 1-byte length value (for example, FF01H). When adding (FFH), carry occurs. That is, when a carry occurs after execution of the ADDTWONE instruction (ADDTWOONE OP1, OP2), it can be determined that the H register is FFH.
また、「ＡＤＤＴＷＯＯＮＥ ＨＬ，Ｃ」命令では、必要なステート数は８ステート、必要なバイト数は２バイトである。一方、従来の命令によって「ＡＤＤＴＷＯＯＮＥ ＨＬ，Ｃ」命令と同様の処理を行う場合には、図３６に示すように、必要なステート数は２２ステート（＝４＋４＋１０＋４）、必要なバイト数は６バイト（＝１＋１＋３＋１）である。したがって、ＨＬレジスタに記憶された２バイト長の値にＣレジスタに記憶された１バイト長の値を加算する場合に「ＡＤＤＴＷＯＯＮＥ ＨＬ，Ｃ」命令を使用すれば、制御プログラムの処理時間を短縮して制御負担を軽減することができる上に、プログラムコード量を削減することができ、メモリ容量が制限されているＲＯＭの記憶領域を有効に利用することができる場合がある。また、遊技性を高めるためにプログラムコードが増えたとしても、プログラム容量の増加や処理速度の低下を抑止できる場合がある。また、プログラム容量を削減することによって、開発者のコーディングミスやチェックミスを減らし、デバッグが容易で開発効率を高めることが可能となることに加えて、遊技台として適正な機能を有するか否かを外部機関が確認する際にも、確認作業のミスを防止でき、遊技者が安心して遊技を行うことができる遊技台を提供できる場合がある。 Further, in the “ADDTWOONE HL, C” instruction, the required number of states is 8 and the required number of bytes is 2 bytes. On the other hand, when processing similar to that of the “ADDTWOONE HL, C” instruction is performed using a conventional instruction, as shown in FIG. 36, the required number of states is 22 (= 4 + 4 + 10 + 4), and the required number of bytes is 6 bytes ( = 1 + 1 + 3 + 1). Therefore, if the “ADDTWOONE HL, C” instruction is used to add the 1-byte length value stored in the C register to the 2-byte length value stored in the HL register, the processing time of the control program can be shortened. In addition, the control burden can be reduced and the amount of program code can be reduced, so that the storage area of the ROM having a limited memory capacity can be used effectively. Further, even if the program code is increased in order to improve game play, an increase in program capacity and a decrease in processing speed may be suppressed. Also, by reducing the program capacity, it is possible to reduce developer coding errors and check mistakes, facilitate debugging, increase development efficiency, and whether or not it has an appropriate function as a game machine. Even when the external organization confirms, there may be a case where it is possible to prevent a mistake in the confirmation work and to provide a game table that allows the player to play the game with peace of mind.
また、従来ＣＰＵに実行可能に備えられている８ビット演算命令では、「ＡＤＤ Ａ，Ｅ」命令のように、加算結果（「ＳＵＢ Ａ，Ｅ」命令の場合は減算結果）をＡレジスタに入れるしかなかったが、ＡＤＤＴＷＯＯＮＥ命令を実行して「ＡＤＤＴＷＯＯＮＥ ＨＬ，Ｅ」命令とすることで「ＡＤＤ Ｌ，Ｅ」を可能にしており、Ａレジスタを使用せずに温存することができる（使用用途が広いＡレジスタを他の命令で使用することが可能となる結果、プログラム容量を削減できる場合がある）。また、「ＬＤ Ｈ，００Ｈ」命令を実行してＨレジスタに００Ｈを転送した後に、「ＡＤＤＴＷＯＯＮＥ ＨＬ，Ｅ」命令を実行してＬレジスタにＥレジスタの値を加算して「ＳＲＬ Ｈ」命令を実行してＬレジスタが桁あふれしたかどうかをキャリーフラグが立ったか否かで確認することでＡレジスタを使用せずに温存することができる（使用用途が広いＡレジスタを他の命令で使用することが可能となる結果、プログラム容量を削減できる場合がある）。 Further, in the case of an 8-bit arithmetic instruction that is conventionally provided in the CPU, the addition result (subtraction result in the case of the “SUB A, E” instruction) is input to the A register as in the case of the “ADD A, E” instruction. However, by executing the ADDTWOONE instruction and changing it to the “ADDTWOONE HL, E” instruction, “ADD L, E” is enabled, and it can be preserved without using the A register. As a result of using a wide A register for other instructions, the program capacity may be reduced). In addition, after executing “LD H, 00H” instruction and transferring 00H to the H register, “ADDTWONE HL, E” instruction is executed, the value of the E register is added to the L register, and the “SRL H” instruction is issued. Executing and checking whether or not the L register has overflowed can be saved without using the A register by checking whether or not the carry flag is set (use the A register which is widely used for other instructions) As a result, the program capacity may be reduced.
すなわち、「ＡＤＤ Ａ，Ｌ」命令は実行可能であり、「ＡＤＤ Ｌ，Ａ」命令は実行不可能であるが、「ＡＤＤＴＷＯＯＮＥ ＨＬ，Ａ」命令を実行可能にした命令セットを備えたことにより、命令セットにおける命令数を１つ増やすだけで、８ビット演算の加算結果を格納可能なレジスタを増やすことができるとともに、１６ビット−８ビット演算も可能にしており、命令セットを１命令増やすだけで２つの機能を実現可能としている。 In other words, the “ADD A, L” instruction can be executed, the “ADD L, A” instruction cannot be executed, but the “ADDTWONE HL, A” instruction can be executed. By increasing the number of instructions in the instruction set by one, it is possible to increase the number of registers that can store the addition results of 8-bit operations and also enable 16-bit to 8-bit operations. Two functions can be realized.
換言すると、加算命令「特定のレジスタペア←特定のレジスタペア＋特定のレジスタ」を命令セットに含むとともに、特定のレジスタペアの下位側のレジスタを８ビット演算のアキュムレータとは異なるレジスタとした。 In other words, the addition instruction “specific register pair ← specific register pair + specific register” is included in the instruction set, and the lower register of the specific register pair is different from the 8-bit arithmetic accumulator.
従来では、命令セットにおける命令数を増やしたくなかったため、１６ビット演算と８ビット演算しか搭載せず、さらに１６ビットのアキュムレータは複数のレジスタペアのうちの特定レジスタペアのみとし、８ビットのアキュムレータは複数のレジスタのうちの特定レジスタのみとしていたが、上記構成により、少ない命令数の増加で複数の機能を実現することができる。 Conventionally, since it was not desired to increase the number of instructions in the instruction set, only 16-bit arithmetic and 8-bit arithmetic are mounted. Further, the 16-bit accumulator is only a specific register pair among a plurality of register pairs, and the 8-bit accumulator is Although only a specific register among a plurality of registers is used, a plurality of functions can be realized with a small increase in the number of instructions.
また、ＨＬレジスタが０か否かを確認するために従来では、「ＬＤ Ａ，Ｈ」命令でＨレジスタの値をＡレジスタに転送した後に「ＯＲ Ａ，Ｌ」命令を実行後に０フラグが立つか否かでＨＬレジスタが０か否かを確認していた。すなわち、８ビット演算を実行して０か否かを確認しているため、８ビット演算のアキュムレータ（この場合はＡレジスタ）を使用してしまっていた。しかし、「ＡＤＤＴＷＯＯＮＥ ＨＬ，ｎ（００Ｈ）」命令後に０フラグが立つか否かを確認することによってＡレジスタを使用しないで済む。すなわち、「ＡＤＤＴＷＯＯＮＥ ＨＬ，ｎ」命令は、１６ビットレジスタペアに８ビットの直値を加算する機能と、１６ビットレジスタペアが０か否かを確認する機能と、Ａレジスタを温存する機能とを備えている。また、命令に直値を使用しているので、プログラムソースの可読性を向上できる。 Also, in order to check whether the HL register is 0, conventionally, after the value of the H register is transferred to the A register with the “LD A, H” instruction, the “OR A, L” instruction is executed and then the 0 flag is set. Whether or not the HL register is 0 is confirmed. That is, since an 8-bit operation is executed to check whether it is 0, an 8-bit operation accumulator (in this case, the A register) has been used. However, it is not necessary to use the A register by checking whether or not the 0 flag is set after the “ADDTWOONE HL, n (00H)” instruction. That is, the “ADDTWONE HL, n” instruction has a function of adding an 8-bit direct value to a 16-bit register pair, a function of checking whether the 16-bit register pair is 0, and a function of preserving the A register. I have. Further, since direct values are used for the instructions, the readability of the program source can be improved.
＜特殊命令／ＩＮＣＴＥＮＳＯＵ命令＞
特殊命令の一つであるＩＮＣＴＥＮＳＯＵ命令（ＩＮＣＴＥＮＳＯＵ ＯＰ１，ＯＰ２）は、第２オペランドＯＰ２で示される２つのレジスタに記憶された２バイト長の値に１を加算し、加算後の２つのレジスタの値で示されるアドレスに記憶された１バイト長の値を、第１オペランドＯＰ１で示される２つのレジスタのうちの下位のレジスタに記憶した後に、第２オペランドＯＰ２で示される２つのレジスタに記憶された２バイト長の値にさらに１を加算し、加算後の２つのレジスタの値で示されるアドレスに記憶された１バイト長の値を、第１オペランドＯＰ１で示される２つのレジスタのうちの上位のレジスタに記憶するための命令である。ＩＮＣＴＥＮＳＯＵ命令の命令コードの上位１バイトは固定値（この例ではＥＤＨ）とし、下位バイトは、命令データテーブルの上位ビット１Ｈ（０００１Ｂ）と下位ビット８Ｈ（１０００Ｂ）〜９Ｈ（１０００１Ｂ）の組合せと、命令データテーブルの上位ビットＤＨ（１１０１Ｂ）と下位ビット４Ｈ（０１００Ｂ）〜６Ｈ（０１１０Ｂ）の組合せに割り当てている。本例では、第１オペランドＯＰ１にアキュムレータを含む機械命令のコードを連番（例えば、「ＩＮＣＴＥＮＳＯＵ ＡＣ，（ＨＬ）」命令のコードがＥＤＤ４Ｈ、「ＩＮＣＴＥＮＳＯＵ ＡＥ，（ＨＬ）」のコードがＥＤＤ５Ｈ）にしている。また、第１オペランドＯＰ１にアキュムレータを含む命令のうちの特定のＩＮＣＴＥＮＳＯＵ命令の機械命令のコード（例えば、「ＩＮＣＴＥＮＳＯＵ ＡＥ，（ＨＬ）」命令のコードがＥＤＤ５Ｈ）と、第１オペランドＯＰ１にアキュムレータを含まない命令のうちの特定のＩＮＣＴＥＮＳＯＵ命令の機械命令のコード（例えば、「ＩＮＣＴＥＮＳＯＵ ＢＤ，（ＨＬ）」命令のコードがＥＤＤ６Ｈ）を連番にしている。また、第１オペランドＯＰ１にアキュムレータを含まずペアレジスタを含む命令のうちの複数のＩＮＣＴＥＮＳＯＵ命令の機械命令のコード（例えば、「ＩＮＣＴＥＮＳＯＵ ＢＣ，（ＨＬ）」命令のコードがＥＤ１８Ｈ、「ＩＮＣＴＥＮＳＯＵ ＤＥ，（ＨＬ）」命令のコードがＥＤ１９Ｈ）と、第１オペランドＯＰ１にアキュムレータを含まない命令のうちの特定のＩＮＣＴＥＮＳＯＵ命令の機械命令のコード（例えば、「ＩＮＣＴＥＮＳＯＵ ＢＤ，（ＨＬ）」命令のコードがＥＤＤ６Ｈ）とを離れた番号にしている。このように、従来は空き領域とされていた命令の領域を利用することで、限られたハードウェア資源を有効利用することができる上に、空き領域に不正な命令（隠し命令）を埋め込むような不正行為を未然に防止することができ、遊技の公平性を担保できる場合がある。
<Special instruction / INCENSOU instruction>
The INCTENSOU instruction (INCTENSOU OP1, OP2), which is one of the special instructions, adds 1 to the 2-byte length value stored in the two registers indicated by the second operand OP2, and the value of the two registers after the addition The 1-byte length value stored at the address indicated by is stored in the lower register of the two registers indicated by the first operand OP1, and then stored in the two registers indicated by the second operand OP2. 1 is further added to the 2-byte length value, and the 1-byte length value stored in the address indicated by the two register values after the addition is added to the higher order of the two registers indicated by the first operand OP1. This is an instruction for storing in a register. The upper 1 byte of the instruction code of the INCENSOU instruction is a fixed value (EDH in this example), and the lower byte is a combination of the
「ＩＮＣＴＥＮＳＯＵ ＢＣ，（ＨＬ）」命令を例に挙げると、第２オペランドで示されるペアレジスタＨＬに記憶された２バイト長の値に１を加算し、加算後のペアレジスタＨＬの値で示されるアドレス（ＨＬ）に記憶された１バイト長の値を、第１オペランドで示されるペアレジスタＢＣのうちの下位のレジスタＣに記憶した後に、第２オペランドで示されるペアレジスタＨＬに記憶された２バイト長の値にさらに１を加算し、加算後のペアレジスタＨＬの値で示されるアドレス（ＨＬ）に記憶された１バイト長の値を、第１オペランドで示されるペアレジスタＢＣのうちの上位のレジスタＢに記憶するための命令である。ＩＮＣＴＥＮＳＯＵ命令は、ＨＬレジスタの値で示されるアドレスの次以降のアドレスに格納されている値をレジスタに転送するのに適している。また、ＩＮＣＴＥＮＳＯＵ命令は、該命令実行後にＨＬレジスタに記憶された値が示すアドレスに格納された値に基づいて該命令を繰り返すか否かの判断処理を行う場合、繰り返すと判断した場合には該命令でＨＬレジスタにプラス１することでＨＬレジスタに記憶された値が示すアドレスを次のアドレスにできるために該命令を使用するのに適している。 For example, in the case of the “INCENSOU BC, (HL)” instruction, 1 is added to the 2-byte length value stored in the pair register HL indicated by the second operand, and the value is indicated by the value of the pair register HL after the addition. After the 1-byte length value stored in the address (HL) is stored in the lower register C of the pair register BC indicated by the first operand, 2 stored in the pair register HL indicated by the second operand Further, 1 is added to the byte length value, and the 1-byte length value stored in the address (HL) indicated by the value of the pair register HL after the addition is the higher order of the pair register BC indicated by the first operand. This is an instruction for storing in the register B. The INCENSOU instruction is suitable for transferring a value stored in an address subsequent to the address indicated by the value of the HL register to the register. In addition, when the INCENSOU instruction determines whether to repeat the instruction based on the value stored in the address indicated by the value stored in the HL register after execution of the instruction, It is suitable to use the instruction because the address indicated by the value stored in the HL register can be set to the next address by adding 1 to the HL register by the instruction.
例えば、上述の特別図柄変動時間抽選処理のステップＳ１１０９では、「ＩＮＣＴＥＮＳＯＵ ＢＣ，（ＨＬ）」を実行することによって、ＨＬレジスタに記憶された２バイト長の値（１７４ＦＨ）に１を加算し、加算後のＨＬレジスタの値（１７５０Ｈ）で示されるアドレスに記憶された１バイト長の値（ＡＥＨ）を、ＢＣレジスタのうちの下位のＣレジスタに記憶した後に、ＨＬレジスタに記憶された２バイト長の値にさらに１を加算し、加算後のＨＬレジスタの値（１７５１Ｈ）で示されるアドレスに記憶された１バイト長の値（２０）を、ＢＣレジスタのうちの上位のＢレジスタに記憶している。 For example, in step S1109 of the special symbol variation time lottery process described above, 1 is added to the 2-byte length value (174FH) stored in the HL register by executing “INCENSOUBC, (HL)”. The 1-byte length value (AEH) stored at the address indicated by the value (1750H) of the later HL register is stored in the lower C register of the BC register, and then the 2-byte length stored in the HL register. 1 is added to the value of 1 and the 1-byte length value (20) stored at the address indicated by the value of the HL register (1751H) after addition is stored in the upper B register of the BC registers. Yes.
また、「ＩＮＣＴＥＮＳＯＵ ＢＣ，（ＨＬ）」命令では、必要なステート数は１４ステート、必要なバイト数は２バイトである。一方、従来の命令によってＩＮＣＴＥＮＳＯＵ命令と同様の処理を行う場合には、図３６に示すように、必要なステート数は２６ステート（＝６＋７＋６＋７）、必要なバイト数は４バイト（＝１＋１＋１＋１）である。したがって、ＨＬレジスタの値で示されるアドレスの次の連続した２つのアドレスに格納された値をＢＣレジスタに転送する場合に「ＩＮＣＴＥＮＳＯＵ ＢＣ，（ＨＬ）」命令を使用すれば、制御プログラムの処理時間を短縮して制御負担を軽減することができる上に、プログラムコード量を削減することができ、メモリ容量が制限されているＲＯＭの記憶領域を有効に利用することができる場合がある。 In the “INCENSOUBC BC, (HL)” instruction, the required number of states is 14 and the required number of bytes is 2 bytes. On the other hand, when the same processing as the INCENSOU instruction is performed by the conventional instruction, as shown in FIG. 36, the required number of states is 26 states (= 6 + 7 + 6 + 7), and the required number of bytes is 4 bytes (= 1 + 1 + 1 + 1). . Therefore, when the value stored in the next two consecutive addresses after the address indicated by the value of the HL register is transferred to the BC register, the processing time of the control program can be obtained by using the “INCTENSOU BC, (HL)” instruction. In addition, it is possible to reduce the control burden and reduce the amount of program code, and in some cases, it is possible to effectively use the storage area of the ROM with a limited memory capacity.
また、遊技性を高めるためにプログラムコードが増えたとしても、プログラム容量の増加や処理速度の低下を抑止できる場合がある。特に、本実施形態では、ステップＳ１１０９〜Ｓ１１１１のループ処理、またはステップＳ１１１４〜Ｓ１１１６のループ処理においてＩＮＣＴＥＮＳＯＵ命令を繰り返し実行することになるため、処理速度の短縮の効果が高い。また、プログラム容量を削減することによって、開発者のコーディングミスやチェックミスを減らし、デバッグが容易で開発効率を高めることが可能となることに加えて、遊技台として適正な機能を有するか否かを外部機関が確認する際にも、確認作業のミスを防止でき、遊技者が安心して遊技を行うことができる遊技台を提供できる場合がある。 Further, even if the program code is increased in order to improve game play, an increase in program capacity and a decrease in processing speed may be suppressed. In particular, in the present embodiment, the INCENSOOU instruction is repeatedly executed in the loop processing of steps S1109 to S1111 or the loop processing of steps S1114 to S1116, so that the effect of reducing the processing speed is high. Also, by reducing the program capacity, it is possible to reduce developer coding errors and check mistakes, facilitate debugging, increase development efficiency, and whether or not it has an appropriate function as a game machine. Even when the external organization confirms, there may be a case where it is possible to prevent a mistake in the confirmation work and to provide a game table that allows the player to play the game with peace of mind.
＜特殊命令／ＴＥＮＳＯＵＩＮＣ命令＞
特殊命令の一つであるＴＥＮＳＯＵＩＮＣ命令（ＴＥＮＳＯＵＩＮＣ ＯＰ１，ＯＰ２）は、第２オペランドＯＰ２で示される２つのレジスタの値で示されるアドレスに記憶された１バイト長の値を、第１オペランドＯＰ１で示される２つのレジスタのうちの下位のレジスタに記憶し、第２オペランドＯＰ２で示される２つのレジスタに記憶された２バイト長の値に１を加算した後に、第２オペランドＯＰ２で示される２つのレジスタの値で示されるアドレスに記憶された１バイト長の値を、第１オペランドＯＰ１で示される２つのレジスタのうちの上位のレジスタに記憶し、第２オペランドＯＰ２で示される２つのレジスタに記憶された２バイト長の値にさらに１を加算するための命令である。ＴＥＮＳＯＵＩＮＣ命令の命令コードの上位１バイトは固定値（この例ではＥＤＨ）とし、下位バイトは、命令データテーブルの上位ビット１Ｈ（０００１Ｂ）と下位ビット６Ｈ（０１１０Ｂ）〜７Ｈ（０１１１Ｂ）の組合せと、命令データテーブルの上位ビットＤＨ（１１０１Ｂ）と下位ビット０Ｈ（００００Ｂ）〜２Ｈ（００１０Ｂ）の組合せに割り当てている。本例では、第１オペランドＯＰ１にアキュムレータを含む機械命令のコードを連番（例えば、「ＴＥＮＳＯＵＩＮＣ ＡＣ，（ＨＬ）」命令のコードがＥＤＤ０Ｈ、「ＴＥＮＳＯＵＩＮＣ ＡＥ，（ＨＬ）」のコードがＥＤＤ１Ｈ）にしている。また、第１オペランドＯＰ１にアキュムレータを含む命令のうちの特定のＴＥＮＳＯＵＩＮＣ命令の機械命令のコード（例えば、「ＴＥＮＳＯＵＩＮＣ ＡＥ，（ＨＬ）」命令のコードがＥＤＤ１Ｈ）と、第１オペランドＯＰ１にアキュムレータを含まない命令のうちの特定のＴＥＮＳＯＵＩＮＣ命令の機械命令のコード（例えば、「ＴＥＮＳＯＵＩＮＣ ＢＤ，（ＨＬ）」命令のコードがＥＤＤ２Ｈ）を連番にしている。また、第１オペランドＯＰ１にアキュムレータを含まずペアレジスタを含む命令のうちの複数のＴＥＮＳＯＵＩＮＣ命令の機械命令のコード（例えば、「ＴＥＮＳＯＵＩＮＣ ＢＣ，（ＨＬ）」命令のコードがＥＤ１６Ｈ、「ＴＥＮＳＯＵＩＮＣ ＤＥ，（ＨＬ）」命令のコードがＥＤ１７Ｈ）と、第１オペランドＯＰ１にアキュムレータを含まない命令のうちの特定のＴＥＮＳＯＵＩＮＣ命令の機械命令のコード（例えば、「ＴＥＮＳＯＵＩＮＣ ＢＤ，（ＨＬ）」命令のコードがＥＤＤ２Ｈ）とを離れた番号にしている。また、ＴＥＮＳＯＵＩＮＣ命令とＩＮＣＴＥＮＳＯＵ命令は、同一の第１オペランドＯＰ１の命令はＴＥＮＳＯＵＩＮＣ命令のほうがＩＮＣＴＥＮＳＯＵ命令よりも番号が若い（例えば、「ＴＥＮＳＯＵＩＮＣ ＢＣ，（ＨＬ）」命令のコードがＥＤ１６Ｈ、「ＩＮＣＴＥＮＳＯＵ ＢＣ，（ＨＬ）」命令のコードがＥＤ１８Ｈ）。また、第１オペランドＯＰ１にアキュムレータを含むＴＥＮＳＯＵＩＮＣ命令の機械命令のコード（例えば、「ＴＥＮＳＯＵＩＮＣ ＡＣ，（ＨＬ）」命令のコードがＥＤＤ０Ｈ）と、第１オペランドＯＰ１にアキュムレータを含むＩＮＣＴＥＮＳＯＵ命令の機械命令のコード（例えば、「ＩＮＣＴＥＮＳＯＵ ＡＣ，（ＨＬ）」命令のコードがＥＤＤ４Ｈ）とは離れた番号、および／またはＴＥＮＳＯＵＩＮＣ命令とＩＮＣＴＥＮＳＯＵ命令以外の命令の機械命令のコード（例えば、コードＥＤＤ３Ｈ）の前後にしている。
<Special instruction / TENSOUINC instruction>
The TENSOUINC instruction (TENSOUINC OP1, OP2), which is one of the special instructions, indicates the 1-byte length value stored in the address indicated by the two register values indicated by the second operand OP2 by the first operand OP1. Two registers indicated by the second operand OP2 after adding 1 to the 2-byte length value stored in the two registers indicated by the second operand OP2 The 1-byte length value stored at the address indicated by the value is stored in the upper register of the two registers indicated by the first operand OP1, and is stored in the two registers indicated by the second operand OP2. This is an instruction for adding 1 to a 2-byte length value. The upper 1 byte of the instruction code of the TENSOUINC instruction is a fixed value (EDH in this example), and the lower byte is a combination of the
「ＴＥＮＳＯＵＩＮＣ ＢＣ，（ＨＬ）」命令を例に挙げると、第２オペランドで示されるペアレジスタＨＬの値で示されるアドレス（ＨＬ）に記憶された１バイト長の値を、第１オペランドで示されるペアレジスタＢＣのうちの下位のレジスタＣに記憶し、第２オペランドで示されるペアレジスタＨＬに記憶された２バイト長の値に１を加算した後に、第２オペランドで示されるペアレジスタＨＬの値で示されるアドレス（ＨＬ）に記憶された１バイト長の値を、第１オペランドで示されるペアレジスタＢＣのうちの上位のレジスタＢに記憶し、第２オペランドで示されるペアレジスタＨＬに記憶された２バイト長の値にさらに１を加算するための命令である。ＴＥＮＳＯＵＩＮＣ命令は、ＨＬレジスタの値で示されるアドレス以降のアドレスに格納されている値をレジスタに転送するのに適している。また、ＴＥＮＳＯＵＩＮＣ命令は、該命令を実行後にＢレジスタの値が０か否かで該命令を繰り返すか否かの判断処理を行う場合、繰り返すと判断した場合には判断前にＨＬレジスタにプラス１されているために該命令を使用するのに適している。また、繰り返し処理を行わない場合にもＴＥＮＳＯＵＩＮＣ命令後はＨＬレジスタの値をプラス１した状態で次の処理を行うことができるので該命令を使用するのに適している。 Taking the “TENSOUINC BC, (HL)” instruction as an example, the 1-byte length value stored in the address (HL) indicated by the value of the pair register HL indicated by the second operand is indicated by the first operand. The value of the pair register HL indicated by the second operand is stored in the lower register C of the pair register BC and 1 is added to the 2-byte length value stored in the pair register HL indicated by the second operand. 1 byte length value stored in the address (HL) indicated by is stored in the upper register B of the pair register BC indicated by the first operand, and is stored in the pair register HL indicated by the second operand. This is an instruction for adding 1 to a 2-byte length value. The TENSOUINC instruction is suitable for transferring a value stored in an address after the address indicated by the value of the HL register to the register. In addition, when the TENSOUINC instruction determines whether to repeat the instruction depending on whether or not the value of the B register is 0 after the execution of the instruction, if it is determined to repeat, the HL register is incremented by 1 before the determination. Is suitable for using the instruction. Even when the repeated processing is not performed, after the TENSOUINC instruction, the next process can be performed with the value of the HL register added by 1, so that the instruction is suitable.
また、「ＴＥＮＳＯＵＩＮＣ ＢＣ，（ＨＬ）」命令では、必要なステート数は１４ステート、必要なバイト数は２バイトである。一方、従来の命令によってＴＥＮＳＯＵＩＮＣ命令と同様の処理を行う場合には、図３６に示すように、必要なステート数は２６ステート（＝７＋６＋７＋６）、必要なバイト数は４バイト（＝１＋１＋１＋１）である。したがって、ＨＬレジスタの値で示されるアドレスと次のアドレスに格納された値をＢＣレジスタに転送する場合に「ＴＥＮＳＯＵＩＮＣ ＢＣ，（ＨＬ）」命令を使用すれば、制御プログラムの処理時間を短縮して制御負担を軽減することができる上に、プログラムコード量を削減することができ、メモリ容量が制限されているＲＯＭの記憶領域を有効に利用することができる場合がある。また、遊技性を高めるためにプログラムコードが増えたとしても、プログラム容量の増加や処理速度の低下を抑止できる場合がある。また、プログラム容量を削減することによって、開発者のコーディングミスやチェックミスを減らし、デバッグが容易で開発効率を高めることが可能となることに加えて、遊技台として適正な機能を有するか否かを外部機関が確認する際にも、確認作業のミスを防止でき、遊技者が安心して遊技を行うことができる遊技台を提供できる場合がある。なお、ＩＮＣＴＥＮＳＯＵ命令とＴＥＮＳＯＵＩＮＣ命令は、ＣＰＵに両方実行可能に備えるようにしても良いし、何れか一方のみ実行可能に備えるようにしてもよい。 In the “TENSOUINC BC, (HL)” instruction, the required number of states is 14 and the required number of bytes is 2 bytes. On the other hand, when the same processing as the TENSOUINC instruction is performed by the conventional instruction, as shown in FIG. 36, the required number of states is 26 states (= 7 + 6 + 7 + 6), and the required number of bytes is 4 bytes (= 1 + 1 + 1 + 1). . Therefore, when transferring the address indicated by the value of the HL register and the value stored at the next address to the BC register, the processing time of the control program can be shortened by using the “TENSOUINC BC, (HL)” instruction. In addition to reducing the control burden, the amount of program code can be reduced, and the ROM storage area with limited memory capacity can be used effectively. Further, even if the program code is increased in order to improve game play, an increase in program capacity and a decrease in processing speed may be suppressed. Also, by reducing the program capacity, it is possible to reduce developer coding errors and check mistakes, facilitate debugging, increase development efficiency, and whether or not it has an appropriate function as a game machine. Even when the external organization confirms, there may be a case where it is possible to prevent a mistake in the confirmation work and to provide a game table that allows the player to play the game with peace of mind. Note that both the INCENSOU instruction and the TENSOUINC instruction may be provided to be executable in the CPU, or only one of them may be provided to be executable.
＜特殊命令／ＣＰＴ命令＞
特殊命令の一つである「ＣＰＴ Ａ，（ｎ：イミディエイト値）」命令は、Ａレジスタの内容と、Ｔレジスタを上位、イミディエイト値を下位で示すアドレスのデータを比較する命令であり、例えば、ＴレジスタにＦ０Ｈが記憶された状態で「ＣＰＴ Ａ，（４０Ｈ）」を実行した場合、Ａレジスタの内容と、Ｔレジスタを上位、イミディエイト値を下位で示すアドレス（Ｆ０４０Ｈ）のデータが比較される。
＜特殊命令／ＡＤＤＯＮＥＴＷＯ命令＞
特殊命令の一つであるＡＤＤＯＮＥＴＷＯ命令（ＡＤＤＯＮＥＴＷＯ ＯＰ１，ＯＰ２）は、第１オペランドＯＰ１で示されるレジスタに記憶された１バイト長の値に、第２オペランドＯＰ２で示される２つのレジスタに記憶された２バイト長の値（または、第２オペランドＯＰ２で示される２バイト長のイミディエイト値）を加算するための命令である。ＡＤＤＯＮＥＴＷＯ命令の命令コードの上位１バイトは固定値（この例ではＥＤＨ）とし、下位バイトは、命令データテーブルの上位ビット４Ｈ（０１００Ｂ）と下位ビットＡＨ（１０１０Ｂ）の組合せに割り当てている。このように、従来は空き領域とされていた命令の領域を利用することで、限られたハードウェア資源を有効利用することができる上に、空き領域に不正な命令（隠し命令）を埋め込むような不正行為を未然に防止することができ、遊技の公平性を担保できる場合がある。なお、ＡＤＤＯＮＥＴＷＯ命令（ＡＤＤＯＮＥＴＷＯ ＯＰ１，ＯＰ２）は、キャリーが発生し易く、Ａレジスタに記憶された１バイト長の値（例えば、００Ｈ）にＨＬレジスタに記憶された２バイト長の値（例えば、０１００Ｈ）を加算する場合には、キャリーが発生する。すなわち、Ｈレジスタが００Ｈ以外である場合にＡＤＤＯＮＥＴＷＯ命令（ＡＤＤＯＮＥＴＷＯ ＯＰ１，ＯＰ２）を実行することでキャリーを発生させることができる。なお、ＡＤＤＴＷＯＯＮＥ命令とＡＤＤＯＮＥＴＷＯ命令は、ＣＰＵに両方備えるようにしても良いし、何れか一方のみ備えるようにしてもよい。
<Special instruction / CPT instruction>
The “CPT A, (n: immediate value)” instruction, which is one of the special instructions, is an instruction for comparing the contents of the A register with the data at the address indicating the T register as the upper level and the immediate value as the lower level. When “CPT A, (40H)” is executed while F0H is stored in the T register, the contents of the A register are compared with the data at the address (F040H) indicating the T register as the upper level and the immediate value as the lower level. .
<Special Instruction / ADDONETWO Instruction>
The ADDONETWO instruction (ADDONETWO OP1, OP2), which is one of the special instructions, is stored in the two registers indicated by the second operand OP2 in the 1-byte length value stored in the register indicated by the first operand OP1. This is an instruction for adding a 2-byte length value (or an immediate value of 2-byte length indicated by the second operand OP2). The upper 1 byte of the instruction code of the ADDONETWO instruction is a fixed value (EDH in this example), and the lower byte is assigned to a combination of the
＜特殊命令／ＳＵＢＴＷＯＯＮＥ命令＞
特殊命令の一つであるＳＵＢＴＷＯＯＮＥ命令（ＳＵＢＴＷＯＯＮＥ ＯＰ１，ＯＰ２）は、第１オペランドＯＰ１で示される２つのレジスタに記憶された２バイト長の値から、第２オペランドＯＰ２で示されるレジスタに記憶された１バイト長の値（または、第２オペランドＯＰ２で示される１バイト長のイミディエイト値）を減算するための命令である。ＳＵＢＴＷＯＯＮＥ命令の命令コードの上位１バイトは固定値（この例ではＥＤＨ）とし、下位バイトは、命令データテーブルの上位ビット４Ｈ（０１００Ｂ）と下位ビット８Ｈ（１０００Ｂ）の組合せに割り当てている。このように、従来は空き領域とされていた命令の領域を利用することで、限られたハードウェア資源を有効利用することができる上に、空き領域に不正な命令（隠し命令）を埋め込むような不正行為を未然に防止することができ、遊技の公平性を担保できる場合がある。なお、ＳＵＢＴＷＯＯＮＥ命令（ＳＵＢＴＷＯＯＮＥ ＯＰ１，ＯＰ２）は、キャリーが発生し難いが、ＨＬレジスタに記憶された２バイト長の値（例えば、０００１Ｈ）からＡレジスタに記憶された１バイト長の値（例えば、ＦＦＨ）を減算する場合には、キャリーが発生する。すなわち、ＳＵＢＴＷＯＯＮＥ命令（ＳＵＢＴＷＯＯＮＥ ＯＰ１，ＯＰ２）を実行後にキャリーが発生する場合には、Ｈレジスタが００Ｈであると判断することができる。
<Special instruction / SUBTWOONE instruction>
The SUBTWOONE instruction (SUBTWOONE OP1, OP2), which is one of the special instructions, is stored in the register indicated by the second operand OP2 from the 2-byte length value stored in the two registers indicated by the first operand OP1. This is an instruction for subtracting a 1-byte value (or a 1-byte immediate value indicated by the second operand OP2). The upper 1 byte of the instruction code of the SUBTWOONE instruction is a fixed value (EDH in this example), and the lower byte is assigned to a combination of the
＜データテーブルの変形例＞
次に、図３８を用いて、上述のデータテーブルの変形例について説明する。なお、同図は、テーブル選択用テーブル、第１変動パターン選択テーブル、および第２変動パターン選択テーブルの変形例を示した図であり、上記図３２に相当する図である。
<Modification of data table>
Next, a modified example of the above data table will be described with reference to FIG. This figure shows a modification of the table selection table, the first fluctuation pattern selection table, and the second fluctuation pattern selection table, and corresponds to FIG. 32 described above.
同図（ｂ）に示す第１変動パターン選択テーブルでは、上記図３２（ｂ）に示す第１変動パターン選択テーブルに対して、乱数の個数の項目を乱数の上限の項目に変更している。また、同図（ｃ）に示す第２変動パターン選択テーブルでは、上記図３２（ｃ）に示す第２変動パターン選択テーブルに対して、乱数の個数の値を変更している。 In the first variation pattern selection table shown in FIG. 32B, the item of the number of random numbers is changed to the item of the upper limit of the random numbers with respect to the first variation pattern selection table shown in FIG. Further, in the second variation pattern selection table shown in FIG. 11C, the value of the number of random numbers is changed with respect to the second variation pattern selection table shown in FIG.
＜特別図柄変動時間抽選処理の変形例＞
次に、図３９を用いて、上記図３４に示す特別図柄変動時間抽選処理の変形例について説明する。なお、同図は、変形例に係る特別図柄変動時間抽選処理の流れを示すフローチャートである。
<Modified example of special symbol variation time lottery processing>
Next, a modified example of the special symbol variation time lottery process shown in FIG. 34 will be described with reference to FIG. In addition, the figure is a flowchart which shows the flow of the special symbol fluctuation | variation time lottery process which concerns on a modification.
この変形例に係る特別図柄変動時間抽選処理では、上記図３４に示す特別図柄変動時間抽選処理の「ＩＮＣＴＥＮＳＯＵ ＢＣ，（ＨＬ）」命令を用いたステップＳ１１０９の処理やステップＳ１１１４の処理を、「ＩＮＣＴＥＮＳＯＵ ＡＣ，（ＨＬ）」命令を用いたステップＳ１１５０の処理やステップＳ１１５２の処理に変更するとともに、ステップＳ１１５１、Ｓ１１５３において、上述のＣＰＴ命令を利用している。 In the special symbol variation time lottery process according to this modified example, the process of step S1109 and the process of step S1114 using the “INCTENSOU BC, (HL)” command of the special symbol variation time lottery process shown in FIG. The process is changed to the process of step S1150 using the “AC, (HL)” instruction or the process of step S1152, and the above-described CPT instruction is used in steps S1151 and S1153.
具体的には、ステップＳ１１５０では、ＨＬレジスタの値で示されるアドレスの次の連続した２つのアドレスに格納された値をＡＣレジスタに転送する（ＩＮＣＴＥＮＳＯＵ ＡＣ，（ＨＬ））。例えば、ＨＬレジスタの値が１７４ＦＨの場合には、ＨＬレジスタの値で示されるアドレスの次の連続した２つのアドレス（１７５０Ｈ、１７５１Ｈ）に格納された値をＡＣレジスタに転送することによって、Ａレジスタに１９を、ＣレジスタにＡＥＨを記憶する。
Specifically, in step S1150, the values stored in the two consecutive addresses next to the address indicated by the value of the HL register are transferred to the AC register (INCTENSOU AC, (HL)). For example, when the value of the HL register is 174FH, the value stored in the two consecutive addresses (1750H, 1751H) next to the address indicated by the value of the HL register is transferred to the AC register, so that the
次のステップＳ１１５１では、「ＣＰＴ Ａ，（４１Ｈ）」を実行することによって、Ａレジスタの内容と、Ｔレジスタ（Ｆ０Ｈ）を上位、イミディエイト値（４１Ｈ）を下位で示すアドレス（Ｆ０４１Ｈ）のデータ、すなわち、上述の乱数１記憶領域に記憶された乱数１と、を比較する（Ａレジスタの値から乱数１を減算する）。次のステップＳ１１５４では、ステップＳ１１５１の比較（減算）の結果、キャリーが発生しないか否か、すなわち減算の結果が正の値になったかどうかを判定し、該当する場合にはステップＳ１１１２に進み、該当しない場合には該当するまでステップＳ１１５０〜Ｓ１１５１の処理を繰り返し実行する。
In the next step S1151, by executing “CPT A, (41H)”, the contents of the A register, the data of the address (F041H) indicating the T register (F0H) as the upper level, and the immediate value (41H) as the lower level, That is, the
また、ステップＳ１１５２では、ＨＬレジスタの値で示されるアドレスの次の連続した２つのアドレスに格納された値をＡＣレジスタに転送する（ＩＮＣＴＥＮＳＯＵ ＡＣ，（ＨＬ））。例えば、ＨＬレジスタの値が１７ＦＦＨの場合には、ＨＬレジスタの値で示されるアドレスの次の連続した２つのアドレス（１８００Ｈ、１８０１Ｈ）に格納された値をＡＣレジスタに転送することによって、Ａレジスタに２５５を、Ｃレジスタに０１Ｈを記憶する。
In step S1152, the values stored at the two consecutive addresses next to the address indicated by the value of the HL register are transferred to the AC register (INCENSOU AC, (HL)). For example, when the value of the HL register is 17FFH, the value stored in the two consecutive addresses (1800H and 1801H) next to the address indicated by the value of the HL register is transferred to the AC register, so that the
次のステップＳ１１５３では、「ＣＰＴ Ａ，（４２Ｈ）」を実行することによって、Ａレジスタの内容と、Ｔレジスタ（Ｆ０Ｈ）を上位、イミディエイト値（４２Ｈ）を下位で示すアドレス（Ｆ０４２Ｈ）のデータ、すなわち、上述の乱数２記憶領域に記憶された乱数２を比較する（Ａレジスタの値から乱数２を減算する）。次のステップＳ１１５５では、ステップＳ１１５３の比較（減算）の結果、キャリーが発生しないか否か、すなわち減算の結果が正の値になったかどうかを判定し、該当する場合にはステップＳ１１１７に進み、該当しない場合には該当するまでステップＳ１１５２〜Ｓ１１５３の処理を繰り返し実行する。
In the next step S1153, by executing “CPT A, (42H)”, the contents of the A register, the data of the address (F042H) indicating the T register (F0H) as the higher order, and the immediate value (42H) as the lower order, That is, the
＜初期設定処理＞
次に、図４０および図４１を用いて、上述の主制御部メイン処理の初期設定２（ステップＳ１０７）で実行される初期設定処理について説明する。なお、図４０（ａ）は、ＲＯＭ３０６に記憶される初期設定データテーブルの一例を示した図であり、同図（ｂ）は、初期設定処理後のＲＡＭ３０８の記憶領域の一部を示した図であり、同図（ｃ）は、初期設定処理の流れを示すフローチャートである。また、図４１は、初期設定処理のプログラムリストの一例である。
<Initial setting process>
Next, the initial setting process executed in the initial setting 2 (step S107) of the main control unit main process described above will be described using FIG. 40 and FIG. 40A shows an example of the initial setting data table stored in the
ステップＳ１２０１では、上述のＴＥＮＳＯＵＩＮＣ命令（「ＴＥＮＳＯＵＩＮＣ ＢＤ，（ＨＬ）」によって、ＨＬレジスタの値で示されるアドレス（ＨＬ）に記憶された１バイト長の値を、ＢＤレジスタのうちの下位のＤレジスタに記憶し、ＨＬレジスタに記憶された２バイト長の値に１を加算した後に、ＨＬレジスタの値で示されるアドレス（ＨＬ）に記憶された１バイト長の値を、ＢＣレジスタのうちの上位のＢレジスタに記憶し、ＨＬレジスタに記憶された２バイト長の値にさらに１を加算する。例えば、ＨＬレジスタに、同図（ａ）に示す初期設定データテーブルの先頭アドレスである１００ＤＨを設定した場合には、ＤレジスタにはＦ０Ｈが、Ｂレジスタには３が記憶される。 In step S1201, the 1-byte length value stored in the address (HL) indicated by the value of the HL register by the above-described TENSOUINC instruction (“TENSOUINC BD, (HL)”) After adding 1 to the 2-byte length value stored in the HL register, the 1-byte length value stored in the address (HL) indicated by the HL register value is 1 is added to the 2-byte length value stored in the HL register, for example, the initial address of the initial setting data table shown in FIG. In this case, F0H is stored in the D register and 3 is stored in the B register.
次のステップＳ１２０２では、上述のＴＥＮＳＯＵＩＮＣ命令（「ＴＥＮＳＯＵＩＮＣ ＡＥ，（ＨＬ）」によって、ＨＬレジスタの値で示されるアドレス（ＨＬ）に記憶された１バイト長の値を、ＡＥレジスタのうちの下位のＥレジスタに記憶し、ＨＬレジスタに記憶された２バイト長の値に１を加算した後に、ＨＬレジスタの値で示されるアドレス（ＨＬ）に記憶された１バイト長の値を、ＡＥレジスタのうちの上位のＡレジスタに記憶し、ＨＬレジスタに記憶された２バイト長の値にさらに１を加算する。例えば、先の例では、Ｅレジスタには、１００ＦＨに記憶されている値である１７Ｈが、Ａレジスタには、１０１０に記憶されている値である０１Ｈが記憶され、ＨＬレジスタの値は１０１１Ｈに更新される。
In the next step S1202, the 1-byte length value stored in the address (HL) indicated by the value of the HL register by the above-mentioned TENSOUINC instruction (“TENSOUINC AE, (HL)”) After storing 1 in the 2-byte length value stored in the E register and the 2-byte length value stored in the HL register, the 1-byte length value stored in the address (HL) indicated by the HL register value is stored in the AE register. 1 is added to the 2-byte length value stored in the HL register, for example, in the above example, the E register has a
次のステップＳ１２０３では、Ａレジスタの値をＤＥレジスタの値で示されるアドレス（ＤＥ）に記憶する。先の例では、Ａレジスタの値である０１Ｈを、ＤＥレジスタの値で示されるアドレスであるＲＡＭ３０８のＦ０１７Ｈに記憶する（同図（ｂ）参照）。
In the next step S1203, the value of the A register is stored in the address (DE) indicated by the value of the DE register. In the previous example, 01H, which is the value of the A register, is stored in F017H of the
次のステップＳ１２０４では、Ｂレジスタの値から１を減算し、減算結果が０になるまでステップＳ１２０２〜Ｓ１２０３の処理を繰り返し実行し（ステップＳ１２０２の処理のアドレスまで相対ジャンプして処理を実行し）、減算結果が０になった場合にはステップＳ１２０５に進む。 In the next step S1204, 1 is subtracted from the value of the B register, and the processing of steps S1202 to S1203 is repeatedly executed until the subtraction result becomes 0 (relative jump to the processing address of step S1202 is executed). If the subtraction result is 0, the process proceeds to step S1205.
先の例では、Ｂレジスタが２の場合には、ステップＳ１２０２の処理により、Ｅレジスタには、１０１１Ｈに記憶されている値である２０Ｈが、Ａレジスタには、１０１２Ｈに記憶されている値である１６Ｈが記憶され、ＨＬレジスタの値は１０１３Ｈに更新され、ステップＳ１２０３の処理により、Ａレジスタの値である１６Ｈを、ＤＥレジスタの値で示されるアドレスであるＲＡＭ３０８のＦ０２０Ｈに記憶する（同図（ｂ）参照）。
In the above example, when the B register is 2, 20H which is the value stored in 1011H is stored in the E register and the value stored in 1012H is stored in the A register by the processing in step S1202. 16H is stored, the value of the HL register is updated to 1013H, and the value of 16H, which is the value of the A register, is stored in F020H of the
また、Ｂレジスタが１の場合には、ステップＳ１２０２の処理により、Ｅレジスタには、１０１３Ｈに記憶されている値である３ＡＨが、Ａレジスタには、１０１４Ｈに記憶されている値である０６Ｈが記憶され、ＨＬレジスタの値は１０１５Ｈに更新され、ステップＳ１２０３の処理により、Ａレジスタの値である０６Ｈを、ＤＥレジスタの値で示されるアドレスであるＲＡＭ３０８のＦ０３ＡＨに記憶する（同図（ｂ）参照）。なお、上記Ｆ０１７Ｈ、Ｆ０２０Ｈ、Ｆ０３ＡＨに記憶する遊技設定（遊技制御に用いる各種情報）としては、例えば電源ステータス、払出制御コマンド加工種別、表示器表示ステータスなどが挙げられ、また、遊技設定の数は、複数でもよいし、１つのみでもよい。また、初期設定処理（ｍｏＤａｔａＳｅｔ）は、処理開始時のＨＬレジスタの値を異ならせることにより（ＨＬレジスタに設定するアドレスを、初期設定データテーブルとは異なる他のテーブルの先頭アドレスなどに設定することにより）、複数の処理から呼び出し可能な（例えば、ＨＬレジスタを引数として呼び出し可能な）汎用的なデータ設定処理モジュールとして扱ってもよい。この場合、プログラム容量の削減や処理速度の向上を図ることができる。
If the B register is 1, 3AH which is the value stored in 1013H is stored in the E register and 06H which is the value stored in 1014H is stored in the A register by the processing in step S1202. The value of the HL register is updated to 1015H, and the value of 06H, which is the value of the A register, is stored in F03AH of the
この初期設定処理では、ステップＳ１２０１、Ｓ１２０２でＴＥＮＳＯＵＩＮＣ命令を使用しているため、ステート数を従来の２６ステートから１４ステートに削減することができ、処理時間を短縮することができる上に、バイト数を従来の４バイトから２バイトに削減することができ、プログラム容量を削減することができる。特に、この例では、ステップＳ１２０２〜Ｓ２０４のループ処理においてＴＥＮＳＯＵＩＮＣ命令を繰り返し実行することになるため、処理速度の短縮の効果が高い。 In this initial setting process, since the TENSOUINC instruction is used in steps S1201 and S1202, the number of states can be reduced from the conventional 26 states to 14 states, the processing time can be shortened, and the number of bytes can be reduced. Can be reduced from the conventional 4 bytes to 2 bytes, and the program capacity can be reduced. In particular, in this example, since the TENSOUINC instruction is repeatedly executed in the loop processing of steps S1202 to S204, the effect of reducing the processing speed is high.
また、ＴＥＮＳＯＵＩＮＣ命令の中でも、Ａレジスタ（アキュムレータ）と他のレジスタのペアをオペランドとする命令（本実施形態では、ＴＥＮＳＯＵＩＮＣ ＡＣ，（ＨＬ）、ＴＥＮＳＯＵＩＮＣ ＡＥ，（ＨＬ））は、Ａレジスタの値を変更すると同時に、ペアレジスタ（本実施形態では、ＢＣレジスタとＤＥレジスタ）の上位バイトのレジスタ（本実施形態では、ＢレジスタとＤレジスタ）を固定しつつ、ペアレジスタの下位バイトのレジスタ（本実施形態では、ＣレジスタとＥレジスタ）の値だけを変更することができるため、従来よりも高度なプログラミングが可能で、プログラム容量の削減や処理速度の向上を図ることができる。 Also, among the TENSOUINC instructions, the instruction (in this embodiment, TENSOUINC AC, (HL), TENSOUINC AE, (HL)) having a pair of an A register (accumulator) and another register as an operand takes the value of the A register. At the same time, the upper byte register (B register and D register in this embodiment) of the pair register (BC register and DE register in this embodiment) is fixed, while the lower byte register (this embodiment) of the pair register is fixed. In the embodiment, only the values of the C register and the E register can be changed, so that more advanced programming than before can be performed, and the program capacity can be reduced and the processing speed can be improved.
また、ＴＥＮＳＯＵＩＮＣ命令の中でも、第１のペアレジスタ（本実施形態では、ＢＣレジスタ）の上位バイトのレジスタ（本実施形態では、Ｂレジスタ）と、第２のペアレジスタ（本実施形態では、ＤＥレジスタ）の上位バイトのレジスタ（本実施形態では、Ｄレジスタ）のペアをオペランドとする命令（本実施形態では、ＴＥＮＳＯＵＩＮＣ ＢＤ，（ＨＬ））は、第１のペアレジスタと第２のペアレジスタの上位バイトのレジスタの値のみを変更することができるため、従来よりも高度なプログラミングが可能で、プログラム容量の削減や処理速度の向上を図ることができる。 Among the TENSOUINC instructions, the upper byte register (B register in the present embodiment) of the first pair register (BC register in the present embodiment) and the second pair register (DE register in the present embodiment) ) Instruction (TENSOUINC BD, (HL) in this embodiment) having a pair of registers (D register in this embodiment) as operands is higher in the first pair register and the second pair register. Since only the byte register value can be changed, more advanced programming than before is possible, and the program capacity can be reduced and the processing speed can be improved.
また、ＴＥＮＳＯＵＩＮＣ命令の中でも、オペランドにＢレジスタを含む命令（本実施形態では、ＴＥＮＳＯＵＩＮＣ ＢＣ，（ＨＬ）、ＴＥＮＳＯＵＩＮＣ ＢＤ，（ＨＬ））を利用し、かつ、上述の初期設定処理のステップＳ１２０２〜Ｓ１２０４のループ処理のように、Ｂレジスタによってループ処理の回数を判定するように構成すれば、ループ処理のプログラム容量の削減や処理速度の向上を図ることができる。 Also, among the TENSOUINC instructions, instructions including the B register in the operand (TENSOUINC BC, (HL), TENSOUINC BD, (HL) in the present embodiment) are used, and steps S1202 to S1204 of the above-described initial setting process are used. If the B register is used to determine the number of times loop processing is performed as in the case of loop processing, the program capacity of the loop processing can be reduced and the processing speed can be improved.
なお、ＣＰＵ３０４は、ＴＥＮＳＯＵＩＮＣ命令とＩＮＣＴＥＮＳＯＵ命令両方を実行可能であり、遊技制御プログラムは第一の命令（ＴＥＮＳＯＵＩＮＣ）によるテーブルサーチと第二の命令（ＩＮＣＴＥＮＳＯＵ）によるテーブルサーチの両方を実行するようにしてもよい。
Note that the
「テーブルサーチ」は一般的な用語どおりの意味としてもよく、例えば、一または複数の行と一または複数の列から構成されたテーブル（例えば、図３２、図３８の第１変動パターン選択テーブル・第２変動パターン選択テーブル、図４０の初期設定データテーブル）から対応する行を探し出し、その行の一または複数の列の値を取り出す処理を示してもよいし、探し出した行のテーブル内の行の位置（例えば行番号）を導出する処理としてもよい。同様に対応する列を探し出し、その列の一または複数の行の値を取り出す処理を示すものとしてもよいし、探し出した列のテーブル内の列の位置（例えば列番号）を導出する処理としてもよい。 The “table search” may have a meaning according to a general term, for example, a table composed of one or more rows and one or more columns (for example, the first variation pattern selection table of FIG. 32 and FIG. 38). The second variation pattern selection table (initial setting data table of FIG. 40) may be used to search for a corresponding row, and the process of extracting the value of one or more columns of the row may be indicated. It is good also as processing which derives the position (for example, line number). Similarly, a process for finding a corresponding column and extracting a value of one or a plurality of rows of the column may be indicated, or a process for deriving a column position (for example, a column number) in the table of the searched column. Good.
ここで対応する行を探し出す処理は、探している一または複数の値が、テーブル内の特定の行における一または複数の特定の列の値と一致または関係する場合に、当該特定の行を対応する行とするような処理としてもよい。対応する列を探し出す処理も同様としてもよい。 The process of finding the corresponding row here corresponds to the specific row when the value or values you are looking for match or relate to the value of one or more specific columns in the specific row in the table. It is also possible to perform processing such as making a line to be executed. The process for finding the corresponding column may be the same.
＜主制御部の第２特殊命令＞
次に、主制御部３００が備える第２特殊命令について説明する。図４２（ａ）は、主制御部３００が備える第２特殊命令の一部を示した図である。
<Second special instruction of main control unit>
Next, the second special instruction provided in the
＜第２特殊命令／ＣＰＲＴ命令（演算＋リターン命令）＞
第２特殊命令の一つである「ＣＰＲＴＺ ｒ」命令（または、「ＣＰＲＴＺ （ｒｒ）」命令）は、オペランドｒが示すレジスタ（または、オペランド（ｒｒ）が示すペアレジスタｒｒに格納されたアドレス）に記憶された値から０を減算し、Ｚフラグが１にセットされる状態の場合（減算結果が０の場合。以下、同じ）に、スタックポインタＳＰが示すスタック領域ＳＰに記憶されたデータをプログラムカウンタＰＣの下位アドレスに、また、スタックポインタＳＰが示すスタック領域ＳＰ＋１に記憶されたデータをプログラムカウンタＰＣの上位アドレスにそれぞれロード（復帰）した後にスタックポインタＳＰを２つ加算してからＺフラグを１にセットし、Ｚフラグが０にクリアされる状態の場合（減算結果が０以外の場合。以下、同じ）に、後続の処理のアドレスをプログラムカウンタＰＣにセットしてからＺフラグを０にクリアする命令である。なお、プログラムカウンタＰＣをセットするタイミングとＺフラグを０にクリアするタイミングは、逆でもよいし、同時でもよい。
<Second special instruction / CPRT instruction (operation + return instruction)>
The “CPRTZ r” instruction (or “CPRTZ (rr)” instruction), which is one of the second special instructions, is a register indicated by the operand r (or an address stored in the pair register rr indicated by the operand (rr)). 0 is subtracted from the value stored in, and when the Z flag is set to 1 (when the subtraction result is 0, the same applies hereinafter), the data stored in the stack area SP indicated by the stack pointer SP is After loading (returning) the data stored in the lower address of the program counter PC and in the stack area SP + 1 indicated by the stack pointer SP to the upper address of the program counter PC, two stack pointers SP are added and then the Z flag Is set to 1 and the Z flag is cleared to 0 (when the subtraction result is other than 0. The same applies hereinafter) To an instruction for clearing the set the address of the subsequent processing in the program counter PC to Z flag to 0. It should be noted that the timing for setting the program counter PC and the timing for clearing the Z flag to 0 may be reversed or simultaneous.
また、「ＣＰＲＴＮＺ ｒ」命令（または、「ＣＰＲＴＮＺ （ｒｒ）」命令）は、オペランドｒが示すレジスタ（または、オペランド（ｒｒ）が示すペアレジスタｒｒに格納されたアドレス）に記憶された値から０を減算し、Ｚフラグが０にクリアされる状態の場合に、スタックポインタＳＰが示すスタック領域ＳＰに記憶されたデータをプログラムカウンタＰＣの下位アドレスに、また、スタックポインタＳＰが示すスタック領域ＳＰ＋１に記憶されたデータをプログラムカウンタＰＣの上位アドレスにそれぞれロード（復帰）した後にスタックポインタＳＰを２つ加算してからＺフラグを０にクリアし、Ｚフラグが１にセットされる状態の場合に、後続の処理のアドレスをプログラムカウンタＰＣにセットしてからＺフラグを１にセットする命令である。なお、オペランドｒが示すレジスタとしては、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ、Ｌレジスタなどが挙げられ、オペランドｒｒが示すペアレジスタとしては、ＢＣ、ＤＥ、ＨＬなどが挙げられる（次のＣＰＪＲ命令も同様）。 Also, the “CPRTNZ r” instruction (or “CPRTNZ (rr)” instruction) is 0 from the value stored in the register indicated by the operand r (or the address stored in the pair register rr indicated by the operand (rr)). When the Z flag is cleared to 0, the data stored in the stack area SP indicated by the stack pointer SP is stored in the lower address of the program counter PC and in the stack area SP + 1 indicated by the stack pointer SP. When the stored data is loaded (returned) to the upper address of the program counter PC, the stack pointer SP is added by two, the Z flag is cleared to 0, and the Z flag is set to 1. Set the Z flag to 1 after setting the address of subsequent processing in the program counter PC It is an instruction to do. The register indicated by the operand r includes B, C, D, E, H, and L registers, and the pair register indicated by the operand rr includes BC, DE, and HL (the next CPJR instruction) The same).
＜第２特殊命令／ＣＰＪＲ命令（演算＋ジャンプ命令）＞
第２特殊命令の一つである「ＣＰＪＲＺ ｒ、ｅ」命令（または、「ＣＰＪＰＺ （ｒｒ）、ｅ」命令）は、オペランドｒが示すレジスタ（または、オペランド（ｒｒ）が示すペアレジスタｒｒに格納されたアドレス）に記憶された値から０を減算し、Ｚフラグが１にセットされる状態の場合にプログラムカウンタＰＣ＋ｅ（ｅは＋１２７〜−１２８の数値）が示すアドレスにジャンプしてからＺフラグを１にセットし、Ｚフラグが０にクリアされる状態の場合に、後続の処理のアドレスをプログラムカウンタＰＣにセットしてからＺフラグを０にクリアする命令である。また、「ＣＰＪＲＮＺ ｒ、ｅ」命令（または、「ＣＰＪＰＮＺ （ｒｒ）、ｅ」命令）は、オペランドｒが示すレジスタ（または、オペランドｒｒが示すペアレジスタ）に記憶された値から０を減算し、Ｚフラグが０にクリアされる状態の場合にプログラムカウンタＰＣ＋ｅ（ｅは＋１２７〜−１２８の数値）が示すアドレスにジャンプしてからＺフラグを０にクリアし、Ｚフラグが１にセットされる状態の場合に、後続の処理のアドレスをプログラムカウンタＰＣにセットしてからＺフラグを１にセットする命令である。
<Second special instruction / CPJR instruction (operation + jump instruction)>
The “CPJRZ r, e” instruction (or “CPJPZ (rr), e” instruction), which is one of the second special instructions, is stored in the register indicated by the operand r (or the pair register rr indicated by the operand (rr)). 0 is subtracted from the value stored in the stored address), and when the Z flag is set to 1, the Z flag is jumped to the address indicated by the program counter PC + e (e is a value from +127 to -128) Is set to 1 and the Z flag is cleared to 0, the address of the subsequent processing is set in the program counter PC and then the Z flag is cleared to 0. The “CPJRNZ r, e” instruction (or “CPJPNZ (rr), e” instruction) subtracts 0 from the value stored in the register indicated by the operand r (or the pair register indicated by the operand rr), When the Z flag is cleared to 0, after jumping to the address indicated by the program counter PC + e (e is a value from +127 to -128), the Z flag is cleared to 0 and the Z flag is set to 1 In this case, the Z flag is set to 1 after the address of subsequent processing is set in the program counter PC.
また、「ＣＰＪＲＣ ｒ、ｎ、ｅ」命令（または、「ＣＰＪＲＣ （ｒｒ）、ｎ、ｅ」命令）は、オペランドｒが示すレジスタ（または、オペランド（ｒｒ）が示すペアレジスタｒｒに格納されたアドレス）に記憶された値からｎ（８ビット長のイミディエイト値）を減算し、Ｃフラグが１にセットされる状態の場合（減算結果が０の場合。以下、同じ）に、プログラムカウンタＰＣ＋ｅ（ｅは＋１２７〜−１２８の数値）が示すアドレスにジャンプしてからＣフラグを１にセットし、Ｃフラグが０にクリアされる状態の場合（減算結果が０以外の場合。以下、同じ）に、後続の処理のアドレスをプログラムカウンタＰＣにセットしてからＣフラグを０にセットする命令である。また、「ＣＰＪＲＮＣ ｒ、ｎ、ｅ」命令（または、「ＣＰＪＲＮＣ （ｒｒ）、ｎ、ｅ」命令）は、オペランドｒが示すレジスタ（または、オペランド（ｒｒ）が示すペアレジスタｒｒに格納されたアドレス）に記憶された値からｎ（８ビット長のイミディエイト値）を減算し、Ｃフラグが０にクリアされる状態の場合に、プログラムカウンタＰＣ＋ｅ（ｅは＋１２７〜−１２８の数値）が示すアドレスにジャンプしてからＣフラグを０にクリアし、Ｃフラグが１にセットされる状態の場合に、後続の処理のアドレスをプログラムカウンタＰＣにセットしてからＣフラグを１にセットする命令である。 The “CPJRC r, n, e” instruction (or “CPJRC (rr), n, e” instruction) is an address stored in the register indicated by the operand r (or the pair register rr indicated by the operand (rr)). ) Is subtracted from the value stored in (8-bit immediate value), and when the C flag is set to 1 (when the subtraction result is 0, the same applies hereinafter), the program counter PC + e (e Jumps to the address indicated by +127 to -128) and then sets the C flag to 1 and the C flag is cleared to 0 (when the subtraction result is other than 0. The same applies hereinafter) This is an instruction for setting the C flag to 0 after setting the address of the subsequent processing in the program counter PC. Further, the “CPJRNC r, n, e” instruction (or “CPJRNC (rr), n, e” instruction) is an address stored in the register indicated by the operand r (or the pair register rr indicated by the operand (rr)). ) Is subtracted from the value stored in (8-bit immediate value), and when the C flag is cleared to 0, the address indicated by the program counter PC + e (e is a numerical value of +127 to −128) This instruction clears the C flag to 0 after the jump and sets the C flag to 1 after setting the address of the subsequent processing in the program counter PC when the C flag is set to 1.
図４２（ｂ）は、第２特殊命令を実行する前後のフラグレジスタの状態を示した図である。主制御部３００は、Ｓフラグ、Ｚフラグ、ＳＺフラグ、Ｈフラグ、、Ｐ／Ｖフラグ、Ｎフラグ、Ｃフラグを有する８ビットのフラグレジスタを備えている。このフラグレジスタに含まれるＳフラグ、Ｚフラグ、ＳＺフラグ、Ｈフラグ、Ｃフラグは、第２特殊命令の実行や、その他の算術論理演算命令の実行によって１にセットされるか０にクリアされる。
FIG. 42B is a diagram showing the state of the flag register before and after executing the second special instruction. The
＜ＣＰＪＲ命令を用いた処理＞
次に、ＣＰＪＲ命令を用いた処理について説明する。図４３は、ＣＰＪＲ命令を用いた処理の一例を示した図である。同図に示す第一のモジュールでは、処理Ｘを実行した後に、ＣＰＪＲ命令を実行し、所定条件が成立した場合に処理Ｚにジャンプする処理を行い、所定条件が成立しなかった場合に後続の処理Ｙを実行する処理を行う。
<Process using CPJR instruction>
Next, processing using the CPJR instruction will be described. FIG. 43 is a diagram showing an example of processing using the CPJR instruction. In the first module shown in the figure, after executing the process X, the CPJR instruction is executed, and when the predetermined condition is satisfied, the process jumps to the process Z. When the predetermined condition is not satisfied, the subsequent module Processing for executing processing Y is performed.
ここで、「所定条件が成立した場合」とは、上述の「ＣＰＪＲＺ ｒ、ｅ」命令（または、「ＣＰＪＲＺ （ｒｒ）、ｅ」命令）であれば、Ｚフラグが１にセットされる状態となった場合であり、上述の「ＣＰＪＰＮＺ ｒ、ｅ」命令（または、「ＣＰＪＲＮＺ （ｒｒ）、ｅ」命令）であれば、Ｚフラグが０にクリアされる状態になった場合である。また、上述の「ＣＰＪＲＣ ｒ、ｎ、ｅ」命令（または、「ＣＰＪＰＣ （ｒｒ）、ｎ、ｅ」命令）であれば、Ｃフラグが１にセットされる状態になった場合であり、「ＣＰＪＲＮＣ ｒ、ｎ、ｅ」命令（または、「ＣＰＪＰＮＣ （ｒｒ）、ｎ、ｅ」命令）であれば、Ｃフラグが０にクリアされる状態になった場合である。 Here, “when the predetermined condition is satisfied” means that the Z flag is set to 1 if the above-mentioned “CPJRZ r, e” instruction (or “CPJRZ (rr), e” instruction) is used. If the above-described “CPJPNZ r, e” instruction (or “CPJRNZ (rr), e” instruction), the Z flag is cleared to 0. If the above-mentioned “CPJRC r, n, e” instruction (or “CPJPC (rr), n, e” instruction) is used, the C flag is set to 1, and “CPJRNC” In the case of the “r, n, e” instruction (or “CPJPNC (rr), n, e” instruction), the C flag is cleared to 0.
また、ＣＰＪＲ命令の実行前に行われる処理Ｘにおけるフラグレジスタの内容が第１の内容αであった場合、ＣＰＪＲ命令の実行により、後続の処理Ｙ、処理Ｚにおけるフラグレジスタの内容は第２の内容βに変化する。しかしながら、本実施形態では、ＣＰＪＲ命令の実行中にフラグレジスタの内容を参照しないことに加えて、ＣＰＪＲ命令の実行後の処理Ｙ、処理Ｚでも、ＣＰＪＲ命令によって変化したフラグレジスタの内容を一切参照することなく処理を行うように構成している。 When the contents of the flag register in the process X performed before the execution of the CPJR instruction are the first contents α, the contents of the flag register in the subsequent processes Y and Z are changed to the second contents α by executing the CPJR instruction. The content changes to β. However, in this embodiment, in addition to not referring to the contents of the flag register during the execution of the CPJR instruction, the contents of the flag register changed by the CPJR instruction are also referred to in the processes Y and Z after the execution of the CPJR instruction. It is configured to perform the processing without doing.
このように、ＣＰＪＲ命令の実行中にフラグレジスタの内容を参照しないことに加えて、ＣＰＪＲ命令の実行によりフラグレジスタの内容を変化させるが、ＣＰＪＲ命令の実行後に行う所定の処理においてはフラグレジスタの内容を参照することなく処理を行うように構成すれば、フラグレジスタの内容の変化とプログラムの実行の流れの関連性を無くすことができ、プログラムの解析を困難とし、不正なプログラムの改ざんを未然に防止できる場合がある。なお、この例では、ＣＰＪＲ命令の実行中にフラグレジスタの内容を参照しないように構成したが、ＣＰＪＲ命令の実行中にはフラグレジスタの内容を参照し、ＣＰＪＲ命令の実行後に行う所定の処理においてはＣＰＪＲ命令の実行前に変化したフラグレジスタの内容を参照することなく処理を行うように構成しても、同様の効果を得ることができる場合がある（以下、同様）。 In this way, in addition to not referring to the contents of the flag register during the execution of the CPJR instruction, the contents of the flag register are changed by the execution of the CPJR instruction. If the processing is performed without referring to the contents, the relationship between the change in the contents of the flag register and the flow of the program execution can be eliminated, the analysis of the program becomes difficult, and unauthorized program tampering can occur. Can be prevented. In this example, the contents of the flag register are not referred to during the execution of the CPJR instruction. However, the contents of the flag register are referred to during the execution of the CPJR instruction, and in a predetermined process performed after the execution of the CPJR instruction. Even if the processing is performed without referring to the contents of the flag register changed before the execution of the CPJR instruction, the same effect may be obtained (the same applies hereinafter).
図４４（ａ）は、従来の命令を用いたプログラムの一例を示した図であり、同図（ｂ）は、ＣＰＪＲ命令を用いたプログラムの一例である。例えば、Ａレジスタの値が０であるか０以外であるかを判定し、Ａレジスタの値が０の場合に所定の処理にジャンプするプログラムを組む場合、同図（ａ）に示す従来のプログラムでは、（１−１）に示すＡＮＤ命令（ＡＮＤ Ａ）と、（１−２）に示すＪＲ命令（ＪＲ Ｚ、ＩＴｍｒＲｎｗＣｔｌ０２０）の２つの命令によって実現する必要があるが、同図（ｂ）に示す本実施形態のプログラムでは、（２−１）に示す１つのＣＰＪＲ命令（ＣＰＪＲＺ Ａ、ＩＴｍｒＲｎｗＣｔｌ０２０）だけで同一の処理を実現している。 FIG. 44A shows an example of a program using a conventional instruction, and FIG. 44B shows an example of a program using a CPJR instruction. For example, when a program for determining whether the value of the A register is 0 or other than 0 and jumping to a predetermined process when the value of the A register is 0, the conventional program shown in FIG. Then, it is necessary to realize by two instructions of an AND instruction (AND A) shown in (1-1) and a JR instruction (JRZ, ITmrRnwCtl020) shown in (1-2). In the program of this embodiment shown, the same processing is realized by only one CPJR instruction (CPJRZ A, ITmrRnwCtl020) shown in (2-1).
このように、所定条件が成立するか否かを判定し、所定条件が成立した場合に所定の処理にジャンプするプログラムを組む場合にＣＰＪＲ命令を用いれば、従来よりもプログラムコードを減らすことができ、限られたメモリを有効に活用できる場合がある。 In this way, if the CPJR instruction is used to determine whether or not a predetermined condition is satisfied and a program that jumps to a predetermined process when the predetermined condition is satisfied, the program code can be reduced as compared with the conventional case. In some cases, limited memory can be used effectively.
また、同図（ｂ）に示す本実施形態のプログラムでは、（２−１）に示すＣＰＪＲ命令（ＣＰＪＲＺ Ａ、ＩＴｍｒＲｎｗＣｔｌ０２０）の実行後の処理Ｙ、処理Ｚでは、ＣＰＪＲ命令によって変化したフラグレジスタの内容を一切参照することなく処理を行うように構成している。このように、ＣＰＪＲ命令の実行によりフラグレジスタの内容を変化させる一方で、ＣＰＪＲ命令の実行後に行う所定の処理においてはフラグレジスタの内容を参照することなく処理を行うように構成すれば、フラグレジスタの内容の変化とプログラムの実行の流れの関連性を無くすことができ、プログラムの解析を困難とし、不正なプログラムの解析を未然に防止できる場合がある。 In the program of this embodiment shown in FIG. 5B, in the processing Y and the processing Z after execution of the CPJR instruction (CPJRZ A, ITmrRnwCtl020) shown in (2-1), the flag register changed by the CPJR instruction is changed. Processing is performed without referring to the contents at all. In this way, if the contents of the flag register are changed by the execution of the CPJR instruction, the predetermined process performed after the execution of the CPJR instruction is performed without referring to the contents of the flag register. The relationship between the change in the contents of the program and the flow of execution of the program can be eliminated, the analysis of the program is difficult, and the analysis of the illegal program can be prevented in advance.
なお、同図（ｂ）に示す本実施形態のプログラムの処理Ｚに続く処理Ｖでは、ＣＰＪＲ命令の実行後に他の命令（この例では、「ＯＲ （ＨＬ）」命令）によって変化したフラグレジスタの内容（この例では、Ｚフラグの内容）に基づいた処理（この例では、ＪＲ命令）を行っている。このように、フラグレジスタの内容を参照しない処理Ｚとフラグレジスタの内容を参照する処理Ｖを連続させれば、フラグレジスタの内容の変化とプログラムの実行の流れの関連性を複雑にすることができ、プログラムの解析を困難とし、不正なプログラムの解析を未然に防止できる場合がある。 In the process V following the process Z of the program of the present embodiment shown in FIG. 6B, the flag register changed by another instruction (in this example, the “OR (HL)” instruction) after the execution of the CPJR instruction. Processing (in this example, a JR instruction) based on the contents (in this example, the contents of the Z flag) is performed. In this way, if the process Z that does not refer to the contents of the flag register and the process V that refers to the contents of the flag register are continued, the relationship between the change in the contents of the flag register and the flow of program execution may be complicated. In some cases, it is difficult to analyze a program, and an unauthorized program can be prevented from being analyzed.
さらに、この例では、処理ＺでＬＤ命令（ロード命令）を実行しているが、ＬＤ命令は命令の実行後にＺフラグを変化させずにＳＺフラグを変化させる命令の一つであるため、「ＬＤ Ａ、（ＨＬ）」命令の実行後にはＺフラグは変化しないが、ＳＺフラグが変化する。一方、その後の処理Ｖでは「ＪＲ Ｚ、ＩＴｍｒＲｎｗＣｔＬ０４０」を実行しているが、ここでは、処理Ｚの「ＬＤ Ａ、（ＨＬ）」命令の実行によって変化していないＺフラグを参照して分岐処理を行っている。 Furthermore, in this example, the LD instruction (load instruction) is executed in the process Z. However, since the LD instruction is one of the instructions that changes the SZ flag without changing the Z flag after the instruction is executed, “ After execution of the “LD A, (HL)” instruction, the Z flag does not change, but the SZ flag changes. On the other hand, in the subsequent process V, “JR Z, ITmrRnwCtL040” is executed. Here, the branch process is performed by referring to the Z flag that has not changed by the execution of the “LD A, (HL)” instruction of process Z. It is carried out.
このように、ＳＺフラグとＺフラグを含む複数のフラグの値を変化させる第１の命令（例えば、ＣＰＪＲ命令）を実行し、当該フラグを参照しない第２の命令（例えば、ＤＥＣ Ａ命令）を実行し、ＺフラグとＳＺフラグのうちいずれか一方のみが変化する第３の命令（例えば、ＬＤ命令）を実行し、変化しない方（変化した方）のフラグを参照する第４の命令（例えば、ＪＲ Ｚ命令）を実行するように構成すれば、フラグレジスタの内容の変化とプログラムの実行の流れの関連性を複雑にすることができ、プログラムの解析を困難とし、不正なプログラムの解析を未然に防止できる場合がある。 In this way, a first instruction (for example, CPJR instruction) that changes the values of a plurality of flags including the SZ flag and the Z flag is executed, and a second instruction (for example, a DEC A instruction) that does not refer to the flag is executed. Execute a third instruction (for example, an LD instruction) in which only one of the Z flag and the SZ flag changes, and a fourth instruction (for example, refer to the flag that has not changed (changed)) , JR Z instruction), the relationship between the contents of the flag register and the flow of program execution can be complicated, making it difficult to analyze programs and analyzing illegal programs. There are cases where it can be prevented.
図４５は、ＣＰＪＲ命令を用いた他の処理の一例を示した図である。同図に示す第一のモジュールでは、処理Ｘを実行した後に、ＣＰＪＲ命令を実行し、所定条件が成立した場合に、第一のモジュールとは異なる第二のモジュールにジャンプして処理Ｚを行い、所定条件が成立しなかった場合に後続の処理Ｙを実行している。このように、ＣＰＪＲ命令を用いて所定条件が成立した場合に所定の処理にジャンプするプログラムを組む場合には、同一のモジュール内の処理だけではなく、他のモジュールの処理にジャンプさせてもよい。 FIG. 45 is a diagram showing an example of another process using the CPJR instruction. In the first module shown in the figure, after the process X is executed, the CPJR instruction is executed, and when a predetermined condition is satisfied, the process jumps to the second module different from the first module and performs the process Z. When the predetermined condition is not satisfied, the subsequent process Y is executed. As described above, when a program that jumps to a predetermined process when a predetermined condition is satisfied using the CPJR instruction, the program may be jumped to not only the process in the same module but also the process of another module. .
図４６は、上述の処理Ｖを含む、ＣＰＪＲ命令を用いた他の処理の一例を示した図である。同図に示す第二のモジュールでは、処理Ｚを実行した後に、算術論理演算命令を実行し、当該命令の実行によって変化したフラグレジスタの内容γに基づいて分岐処理を行っている。このように、ＣＰＪＲ命令の実行によって変化したフラグレジスタに基づいた処理は行わず、ＣＰＪＲ命令以外の命令（この例では、算術論理演算命令）の実行によって変化したフラグレジスタに基づいた処理を行うように構成すれば、フラグレジスタの内容の変化とプログラムの実行の流れの関連性を複雑にすることができ、プログラムの解析を困難とし、不正なプログラムの解析を未然に防止できる場合がある。 FIG. 46 is a diagram showing an example of another process using the CPJR instruction including the process V described above. In the second module shown in the figure, after executing the process Z, an arithmetic logic operation instruction is executed, and a branch process is performed based on the content γ of the flag register changed by the execution of the instruction. In this way, processing based on the flag register changed by execution of the CPJR instruction is not performed, and processing based on the flag register changed by execution of an instruction other than the CPJR instruction (in this example, an arithmetic logic operation instruction) is performed. With this configuration, the relationship between the change in the contents of the flag register and the flow of program execution can be complicated, making it difficult to analyze the program and preventing unauthorized program analysis in some cases.
＜ＣＰＲＴ命令を用いた処理＞
次に、ＣＰＲＴ命令を用いた処理について説明する。図４７は、ＣＰＲＴ命令を用いた処理の一例を示した図である。同図に示す第一のモジュールでは、ＣＡＬＬ命令を実行して第二のモジュールを呼び出し、呼び出し先の第二のモジュールで処理Ｘを実行した後に、ＣＰＲＴ命令を実行し、所定条件が成立した場合に呼び出し元の第一のモジュールに戻って処理Ｚを行い、所定条件が成立しなかった場合に後続の処理Ｙを実行している。
<Process using CPRT instruction>
Next, processing using the CPRT instruction will be described. FIG. 47 is a diagram showing an example of processing using the CPRT instruction. In the first module shown in the figure, the CALL instruction is executed to call the second module, the process X is executed in the second module of the call destination, the CPRT instruction is executed, and a predetermined condition is satisfied. Returning to the first module of the caller, the process Z is performed. If the predetermined condition is not satisfied, the subsequent process Y is executed.
ここで、「所定条件が成立した場合」とは、上述の「ＣＰＲＴＺ ｒ」命令（または、「ＣＰＲＴＺ （ｒｒ）」命令）であれば、Ｚフラグが１にセットされる状態になった場合であり、上述の「ＣＰＲＴＮＺ ｒ」命令（または、「ＣＰＲＴＮＺ （ｒｒ）」命令）であれば、Ｚフラグが０にクリアされる状態になった場合である。 Here, “when the predetermined condition is satisfied” means that the Z flag is set to 1 if the above-described “CPRTZ r” instruction (or “CPRTZ (rr)” instruction) is used. If it is the above-mentioned “CPRTNZ r” instruction (or “CPRTNZ (rr)” instruction), the Z flag is cleared to 0.
また、ＣＰＲＴ命令の実行前に行われる処理Ｘにおけるフラグレジスタの内容が第１の内容αであった場合、ＣＰＲＴ命令の実行により、後続の処理Ｙ、処理Ｚにおけるフラグレジスタの内容は第２の内容βに変化する。しかしながら、ＣＰＲＴ命令の実行中にフラグレジスタを参照しないことに加えて、ＣＰＲＴ命令の実行後の処理Ｙ、処理Ｚでも、ＣＰＲＴ命令によって変化したフラグレジスタの内容を一切参照することなく処理を行うように構成している。 When the contents of the flag register in the process X performed before the execution of the CPRT instruction is the first contents α, the contents of the flag register in the subsequent process Y and process Z are changed to the second contents α by executing the CPRT instruction. The content changes to β. However, in addition to not referring to the flag register during execution of the CPRT instruction, processing Y and processing Z after execution of the CPRT instruction are performed without referring to the contents of the flag register changed by the CPRT instruction. It is configured.
このように、ＣＰＲＴ命令の実行中にフラグレジスタを参照しないことに加えて、ＣＰＲＴ命令の実行によりフラグレジスタの内容を変化させる一方で、ＣＰＲＴ命令の実行後に行う所定の処理においてはフラグレジスタの内容を参照することなく処理を行うように構成すれば、フラグレジスタの内容の変化とプログラムの実行の流れの関連性を無くすことができ、プログラムの解析を困難とし、不正なプログラムの解析を未然に防止できる場合がある。 In this way, in addition to not referring to the flag register during the execution of the CPRT instruction, the contents of the flag register are changed by the execution of the CPRT instruction, while the contents of the flag register are determined in a predetermined process performed after the execution of the CPRT instruction. If the processing is performed without referring to, the relationship between the change in the contents of the flag register and the flow of the program execution can be eliminated, making the analysis of the program difficult and the analysis of the illegal program in advance. Sometimes it can be prevented.
図４８（ａ）は、ＣＰＲＴ命令を用いたプログラムの一例を示した図であり、同図（ｂ）は、従来の命令を用いたプログラムの一例である。例えば、Ａレジスタの値が０であるか０以外であるかを判定し、Ａレジスタの値が０の場合に所定の処理にリターン（復帰）するプログラムを組む場合、同図（ｂ）に示す従来のプログラムでは、（１−１）に示すＡＮＤ命令（ＡＮＤ Ａ）と（１−２）に示すＲＥＴ命令（ＲＥＴ Ｚ）の２つの命令によって実現する必要があるが、同図（ａ）に示す本実施形態のプログラムでは、（２−１）に示す１つのＣＰＲＴ命令（ＣＰＲＴＺ Ａ）だけで同一の処理を実現している。 FIG. 48A shows an example of a program using a CPRT instruction, and FIG. 48B shows an example of a program using a conventional instruction. For example, when it is determined whether the value of the A register is 0 or other than 0, and a program that returns (returns) to a predetermined process when the value of the A register is 0 is shown in FIG. The conventional program needs to be realized by two instructions, ie, an AND instruction (AND A) shown in (1-1) and a RET instruction (RET Z) shown in (1-2). In the program of the present embodiment shown, the same processing is realized by only one CPRT instruction (CPRTZ A) shown in (2-1).
このように、所定条件が成立するか否かを判定し、所定条件が成立した場合に所定の処理にリターン（復帰）するプログラムを組む場合にＣＰＲＴ命令を用いれば、従来よりもプログラムコードを減らすことができ、限られたメモリを有効に活用できる場合がある。 In this way, it is determined whether or not a predetermined condition is satisfied, and when a program that returns (returns) to a predetermined process when a predetermined condition is satisfied is used, a CPRT instruction is used, so that the program code is reduced as compared with the conventional case. In some cases, limited memory can be used effectively.
また、同図（ａ）に示す本実施形態のプログラムでは、（２−１）に示すＣＰＲＴ命令（ＣＰＲＴＺ Ａ）の実行後の処理Ｙ、処理Ｚでは、ＣＰＲＴ命令によって変化したフラグレジスタの内容を一切参照することなく処理を行うように構成している。このように、ＣＰＲＴ命令の実行によりフラグレジスタの内容を変化させる一方で、ＣＰＲＴ命令の実行後に行う所定の処理においてはフラグレジスタの内容を参照することなく処理を行うように構成すれば、フラグレジスタの内容の変化とプログラムの実行の流れの関連性を無くすことができ、プログラムの解析を困難とし、不正なプログラムの解析を未然に防止できる場合がある。 In the program of the present embodiment shown in FIG. 11A, in the processing Y and processing Z after execution of the CPRT instruction (CPRTZ A) shown in (2-1), the contents of the flag register changed by the CPRT instruction are displayed. It is configured to perform processing without referring to it at all. In this way, if the contents of the flag register are changed by execution of the CPRT instruction, while the predetermined process performed after the execution of the CPRT instruction is performed without referring to the contents of the flag register, the flag register The relationship between the change in the contents of the program and the flow of execution of the program can be eliminated, the analysis of the program is difficult, and the analysis of the illegal program can be prevented in advance.
なお、同図（ａ）に示す本実施形態のプログラムの処理Ｚに続く処理Ｖでは、ＣＰＲＴ命令の実行後に他の命令によって変化したフラグレジスタの内容に基づいた処理を行っている。このように、フラグレジスタの内容を参照しない処理Ｚとフラグレジスタの内容を参照する処理Ｖを連続させれば、フラグレジスタの内容の変化とプログラムの実行の流れの関連性を複雑にすることができ、プログラムの解析を困難とし、不正なプログラムの解析を未然に防止できる場合がある。 In the process V following the process Z of the program of the present embodiment shown in FIG. 6A, a process based on the contents of the flag register changed by another instruction after the execution of the CPRT instruction is performed. In this way, if the process Z that does not refer to the contents of the flag register and the process V that refers to the contents of the flag register are continued, the relationship between the change in the contents of the flag register and the flow of program execution may be complicated. In some cases, it is difficult to analyze a program, and an unauthorized program can be prevented from being analyzed.
＜主制御部の第３特殊命令＞
次に、主制御部３００が備える第３特殊命令について説明する。図４９は、主制御部３００が備える第３特殊命令の一部を示した図である。
<Third special instruction of main control unit>
Next, the third special instruction provided in the
＜第３特殊命令／ＲＥＳ命令＞
第３特殊命令の一つである「ＲＥＳｍＺ ｎ、ｒ」命令（ｍは０〜７の数値）は、第２オペランドｒで示されるレジスタに記憶されている値のうち、ｍで示されるビットのアクセスを禁止するとともに、第１オペランドで示されるビットｎ（ｎは、ｍを除く０〜７の数値）を０にリセットする命令である。また、「ＲＥＳｍＺ ｎ、（ｒｒ）」命令（ｍは０〜７の数値）は、第２オペランド（ｒｒ）で示されるペアレジスタｒｒに格納されたアドレスに記憶されているアドレスに格納された値のうち、ｍで示されるビットのアクセスを禁止するとともに、第１オペランドで示されるｎビット（ｎは、ｍを除く０〜７の数値）を０にリセットする命令である。
<Third special instruction / RES instruction>
One of the third special instructions, “RESmZ n, r” instruction (m is a numerical value of 0 to 7), of the values stored in the register indicated by the second operand r, of the bit indicated by m. This instruction prohibits access and resets the bit n (n is a numerical value of 0 to 7 excluding m) indicated by the first operand to 0. In addition, the “RESmZ n, (rr)” instruction (m is a numerical value of 0 to 7) is a value stored at the address stored in the address stored in the pair register rr indicated by the second operand (rr). In this instruction, access to the bit indicated by m is prohibited, and n bits (n is a numerical value of 0 to 7 excluding m) indicated by the first operand are reset to 0.
例えば、図５０（ａ）に示すように、「ＲＥＳ２Ｚ ２、Ｌ」命令は、第２オペランドＬで示されるＬレジスタに記憶されている値のうち、ｍで示されるビット（この例では、ビット２）のアクセスを禁止するとともに、第１オペランドで示されるビット２を０にリセットする命令であり、この命令ではＬレジスタのビット２は０にリセットされない。一方、同図（ｂ）に示すように、「ＲＥＳ２Ｚ ４、Ｌ」命令は、第２オペランドＬで示されるＬレジスタに記憶されている値のうち、ｍで示されるビット（この例では、ビット２）のアクセスを禁止するとともに、第１オペランドで示されるビット４を０にリセットする命令であり、この命令では、Ｌレジスタのビット２のアクセスは禁止されるがビット４は０にリセットされる。
For example, as shown in FIG. 50 (a), the “
また、図５１（ａ）に示すように、「ＲＥＳ２Ｚ ２、（ＨＬ）」命令は、第２オペランド（ＨＬ）で示されるペアレジスタＨＬに記憶されているアドレス（この例では、Ｆ０１０Ｈ）に格納された値のうち、ｍで示されるビット（この例では、ビット２）のアクセスを禁止するとともに、第１オペランドで示されるビット２を０にリセットする命令であり、この命令では、Ｆ０１０Ｈに格納されている値のビット２は０にリセットされない。一方、同図（ｂ）に示すように、「ＲＥＳ２Ｚ ４、（ＨＬ）」命令は、第２オペランド（ＨＬ）で示されるペアレジスタＨＬに記憶されているアドレス（この例では、Ｆ０１０Ｈ）に格納された値のうち、ｍで示されるビット（この例では、ビット２）のアクセスを禁止するとともに、第１オペランドで示されるビット４を０にリセットする命令であり、この命令では、Ｆ０１０Ｈに格納されている値のビット２のアクセスは禁止されるがビット４が０にリセットされる。
Further, as shown in FIG. 51A, the “
このようなＲＥＳ命令によれば、所定のビットのアクセスを禁止しつつ、同時に他のビットを０にリセットすることができるため、所定のビットの数値を保護することができ、所定のビットが予期しない数値に変化して不具合を起こすような事態を未然に防止できる場合がある。 According to such a RES instruction, while prohibiting access to a predetermined bit, other bits can be reset to 0 at the same time, so that the numerical value of the predetermined bit can be protected, and the predetermined bit can be expected. In some cases, it may be possible to prevent the occurrence of a malfunction by changing to a numerical value that does not.
図５２は、主制御部３００の命令マップのうち、ＲＥＳ命令に該当する部分を抜き出して示した図である。上述のとおり、「ＲＥＳ２Ｚ ２、Ｌ」命令と「ＲＥＳ２Ｚ ２、（ＨＬ）」命令は、ビット２のアクセスが禁止されビット２がリセットできない命令であるため（実質的に意味の無い命令であるため）、同図の太線の四角で示すように、「ＲＥＳ２Ｚ ２、Ｌ」命令に該当する２５Ｈの部分と、「ＲＥＳ２Ｚ ２、（ＨＬ）」命令に該当する２６Ｈの部分は空き領域とされている。このように、命令マップの一部に空き領域を設けることによって、命令マップを使ったプログラム（機械語）の解析を困難にすることができる場合がある。
FIG. 52 is a diagram showing an extracted part corresponding to the RES instruction in the instruction map of the
＜ＲＥＳ命令の変形例１＞
図５３は、変形例１に係るＲＥＳ命令を示した図である。ＲＥＳ命令の変形である「ＲＥＳｍＺ ｎ、ｒ」命令（ｍは１〜２５４の１０進数の数値）は、第２オペランドｒで示されるレジスタに記憶されている値のうち、１０進数のｍを１バイトの２進数に変換したときに１がセットされるビットのアクセスを禁止するとともに、第１オペランドで示されるビットｎ（ｎは、ｍを１バイトの２進数に変換したときに１がセットされないビット）を０にリセットする命令である。また、「ＲＥＳｍＺ ｎ、（ｒｒ）」命令（ｍは１〜２５４の１０進数の数値）は、第２オペランドｒｒで示されるペアレジスタに記憶されているアドレスに格納された値のうち、１０進数のｍを１バイトの２進数に変換したときに１がセットされるビットのアクセスを禁止するとともに、第１オペランドで示されるｎビット（ｎは、ｍを２進数に変換したときに１がセットされないビット番号）を０にリセットする命令である。
<
FIG. 53 is a diagram showing a RES instruction according to the first modification. A “RESmZ n, r” instruction (m is a decimal number from 1 to 254), which is a modification of the RES instruction, has a decimal number m of 1 among the values stored in the register indicated by the second operand r. Access to a bit that is set to 1 when converted to a binary number of bytes is prohibited, and bit n (n is not set to 1 when m is converted to a binary number of 1 byte) Bit) is reset to 0. The “RESmZ n, (rr)” instruction (m is a decimal number from 1 to 254) is a decimal number among the values stored in the address stored in the pair register indicated by the second operand rr. Access to bits that are set to 1 when m is converted to a 1-byte binary number and n bits (n is set when m is converted to a binary number) indicated by the first operand This is an instruction to reset the bit number (not yet) to 0.
例えば、図５４（ａ）に示すように、「ＲＥＳ２Ｚ ４、Ｌ」命令は、第２オペランドＬで示されるレジスタＬに記憶されている値のうち、１０進数の２を１バイトの２進数に変換したときに１がセットされるビット（この例では、ビット１）のアクセスを禁止するとともに、第１オペランドで示されるビット４を０にリセットする命令である。また、同図（ｂ）に示すように、「ＲＥＳ３Ｚ ４、Ｌ」命令は、第２オペランドＬで示されるレジスタＬに記憶されている値のうち、１０進数の３を１バイトの２進数に変換したときに１がセットされるビット（この例では、ビット１、ビット０）のアクセスを禁止するとともに、第１オペランドで示されるビット４を０にリセットする命令である。
For example, as shown in FIG. 54 (a), the “
図５５は、変形例１に係るＲＥＳ命令を用いたプログラムの一例を示した図である。上述のとおり、「ＲＥＳｍＺ ｎ、（ｒｒ）」命令（ｍは１〜２５４の１０進数の数値）は、第２オペランド（ｒｒ）で示されるペアレジスタｒｒに記憶されているアドレスに格納された値のうち、１０進数のｍを１バイトの２進数に変換したときに１がセットされるビットのアクセスを禁止するとともに、第１オペランドで示されるｎビット（ｎは、ｍを２進数に変換したときに１がセットされないビット番号）を０にリセットする命令である。 FIG. 55 is a diagram showing an example of a program using the RES instruction according to the first modification. As described above, the “RESmZ n, (rr)” instruction (m is a decimal number from 1 to 254) is a value stored at the address stored in the pair register rr indicated by the second operand (rr). Among them, access to a bit set to 1 when a decimal number m is converted to a 1-byte binary number is prohibited, and n bits (n is a value converted to a binary number) indicated by the first operand This is a command for resetting the bit number (sometimes 1 is not set) to 0.
したがって、同図の（３−１）に示す「ＲＥＳ２５１Ｚ ２（＝ｅｂＣＳ２０ｐｎＳＧｔ）、（ＨＬ）」命令は、第２オペランド（ＨＬ）で示されるペアレジスタＨＬに記憶されているアドレス（この例では、Ｆ０９６Ｈ（＝ｖ０ｐｔＣＳ２））に格納された値のうち、１０進数の２５１を１バイトの２進数に変換したときに１がセットされるビット（この例では、ビット０〜１、３〜７）のアクセスを禁止するとともに、第１オペランドで示されるビット（この例では、ビット２）を０にリセットする命令である。
Therefore, the “RES251Z 2 (= ebCS20pnSGt), (HL)” instruction shown in (3-1) in the figure is an address stored in the pair register HL indicated by the second operand (HL) (in this example, Of the values stored in F096H (= v0ptCS2)), bits that are set to 1 when the decimal number 251 is converted into a 1-byte binary number (in this example,
このようなＲＥＳ命令によれば、所定のビットのアクセスを禁止しつつ、同時に他のビットを０にリセットすることができるため、所定のビットの数値を保護することができ、従来のビット操作命令（例えば、ＣＬＲ命令、ＳＥＴ命令、ＲＥＳ命令、ＢＩＴ命令など）のように、コーディングミスなどによって所定のビットが予期しない数値に変更されてしまうような事態を未然に防止でき、デバックやテストの作業を短縮化でき、また、安定した遊技制御を行うことができる場合がある。また、アクセスを禁止するビットを１０進数の数値で指定することができるため、プログラムの解析を困難にすることができる場合がある。 According to such a RES instruction, while prohibiting access to a predetermined bit, other bits can be reset to 0 at the same time, so that the numerical value of the predetermined bit can be protected. (For example, CLR instruction, SET instruction, RES instruction, BIT instruction, etc.) It is possible to prevent a situation in which a predetermined bit is changed to an unexpected numerical value due to a coding error or the like, and debugging or test work can be prevented. May be shortened, and stable game control may be performed. In addition, since the bit for which access is prohibited can be designated by a decimal number, analysis of the program may be difficult.
＜ＲＥＳ命令の変形例２＞
図５６は、変形例２に係るＲＥＳ命令を示した図である。ＲＥＳ命令の変形である「ＲＥＳｍＺ ｎ、ｒ」命令（ｍは０〜７の数値）は、第２オペランドｒで示されるレジスタを含むペアレジスタに記憶されている値のうち、ｍで示されるビットのアクセスを禁止するとともに、第１オペランドで示されるビットｎ（ｎは、ｍを除く０〜８の数値）を０にリセットする命令である。また、「ＲＥＳｍＺ ｎ、（ｒｒ）」命令（ｍは０〜７の数値）は、第２オペランド（ｒｒ）で示されるペアレジスタｒｒに記憶されているアドレスと、このアドレスに連続するアドレスに格納された２バイト長の値のうち、ｍで示されるビットのアクセスを禁止するとともに、第１オペランドで示されるビットｎ（ｎは、ｍを除く０〜８の数値）を０にリセットする命令である。
<
FIG. 56 is a diagram showing a RES instruction according to the second modification. A “RESmZ n, r” instruction (m is a numerical value of 0 to 7), which is a modification of the RES instruction, is a bit indicated by m among the values stored in the pair register including the register indicated by the second operand r. And the bit n (n is a numerical value of 0 to 8 excluding m) indicated by the first operand is reset to 0. In addition, the “RESmZ n, (rr)” instruction (m is a numerical value of 0 to 7) is stored in an address stored in the pair register rr indicated by the second operand (rr) and an address consecutive to this address. An instruction that prohibits access to the bit indicated by m in the 2-byte length value and resets the bit n indicated by the first operand (where n is a numerical value of 0 to 8 excluding m) to 0. is there.
例えば、図５７に示すように、「ＲＥＳ２Ｚ ８、Ｌ」命令は、第２オペランドＬで示されるレジスタＬを含むペアレジスタＨＬに記憶されている値のうち、２で示されるビット（ビット２）のアクセスを禁止するとともに、第１オペランドで示されるビット８（この例では、ＨＬレジスタの上位バイトであるＨレジスタのビット０）を０にリセットする命令である。
For example, as shown in FIG. 57, the “
また、図５８に示すように、「ＲＥＳ２Ｚ ８、（ＨＬ）」命令は、第２オペランド（ＨＬ）で示されるペアレジスタＨＬに記憶されているアドレス（この例では、Ｆ０１０Ｈ）と、このアドレスに連続するアドレス（この例では、Ｆ０１１Ｈ）に格納された２バイト長の値のうち、２で示されるビット（ビット２）のアクセスを禁止するとともに、第１オペランドで示されるビット８（この例では、Ｆ０１０Ｈに連続するＦ０１１Ｈに格納された値のビット０値）を０にリセットする命令である。
Further, as shown in FIG. 58, the “
図５９は、主制御部３００の命令マップのうち、変形例２に係るＲＥＳ命令に該当する部分を抜き出して示した図である。上述のとおり、「ＲＥＳ２Ｚ ２、Ｌ」命令と「ＲＥＳ２Ｚ ２、（ＨＬ）」命令は、ビット２のアクセスが禁止されビット２がリセットできない命令であるため、同図に太線の四角で示すように、これらの命令に替えて、「ＲＥＳ２Ｚ ８、Ｌ」命令と「ＲＥＳ２Ｚ ８、（ＨＬ）」命令を割り当てている。このように、命令マップの一部の並び順を不規則にすることによって、プログラム（機械語）の解析を困難にすることができる場合がある。
FIG. 59 is a diagram showing a portion corresponding to the RES instruction according to the second modification extracted from the instruction map of the
＜ＲＥＳ命令の他の変形例＞
図６０は、ＲＥＳ命令の他の変形例を示した図である。例えば、同図（ａ）に示すＲＥＳ命令では、上述の変形例１の「ＲＥＳｍＺ ｎ、ｒ」命令または「ＲＥＳｍＺ ｎ、（ｒｒ）」命令（ｍは１〜２５４の１０進数の数値）において、数値ｍに０が指定できるように変更し、０を指定した場合には全てのビットのアクセスを許可するように構成している。また、同図（ｂ）に示すＲＥＳ命令では、上述の変形例１の「ＲＥＳｍＺ ｎ、ｒ」命令または「ＲＥＳｍＺ ｎ、（ｒｒ）」命令（ｍは１〜２５４の１０進数の数値）において、数値ｍの指定が省略できるように変更し、指定を省略した場合には全てのビットのアクセスを許可するように構成している。
<Other Modifications of RES Instruction>
FIG. 60 shows another modification of the RES instruction. For example, in the RES instruction shown in FIG. 5A, in the “RESmZ n, r” instruction or the “RESmZ n, (rr)” instruction (m is a decimal number from 1 to 254) in the above-described modification example 1, The numerical value m is changed so that 0 can be designated. When 0 is designated, access to all bits is permitted. In the RES instruction shown in FIG. 5B, in the “RESmZ n, r” instruction or the “RESmZ n, (rr)” instruction (m is a decimal number from 1 to 254) in the above-described
図６１（ａ）は、所定ビットのアクセスを禁止しないＲＥＳ命令を備えた場合の命令マップと、所定ビットのアクセスを禁止するＲＥＳ命令を備えた場合の命令マップを示した図である。このように、所定ビットのアクセスを禁止しないＲＥＳ命令を備えた場合と、所定ビットのアクセスを禁止するＲＥＳ命令を備えた場合で命令マップの一部の並び順を変更することによって、プログラム（機械語）の解析を困難にすることができる場合がある。 FIG. 61A shows an instruction map when an RES instruction that does not prohibit access of a predetermined bit is provided, and an instruction map when an RES instruction that prohibits access of a predetermined bit is provided. As described above, the program (machine) is changed by changing the order of arrangement of a part of the instruction map between the case where the RES instruction which does not prohibit the access of the predetermined bit is provided and the case where the RES instruction which prohibits the access of the predetermined bit is provided. Word) may be difficult to analyze.
また、同図（ｂ）は、ＲＥＳ命令の第１オペランドの数値の大小と、ＲＥＳ命令の命令マップの並び順を異ならせた例を示した図である。このように、ＲＥＳ命令の第１オペランドの数値が８→１→２→３→４→５→６→７と不規則に並ぶようにＲＥＳ命令を命令マップに割り当てることによって、プログラム（機械語）の解析を困難にすることができる場合がある。 FIG. 5B is a diagram showing an example in which the numerical order of the first operand of the RES instruction is different from the arrangement order of the instruction map of the RES instruction. Thus, by assigning the RES instruction to the instruction map so that the numerical values of the first operand of the RES instruction are irregularly arranged as 8 → 1 → 2 → 3 → 4 → 5 → 6 → 7, the program (machine language) May be difficult to analyze.
＜ユーザプログラムの具体例＞
次に、上述のユーザプログラムの具体例について説明する。上述のとおり、主制御部３００のＣＰＵ３０４がユーザモードに移行すると、ＲＯＭ領域の第一領域の先頭アドレスである００００Ｈ以降に記憶された命令が順次、実行されてユーザプログラムが開始される。
<Specific examples of user programs>
Next, a specific example of the above user program will be described. As described above, when the
図６２（ａ）は、ユーザプログラムの一部であるプログラム起動設定処理の一例を示した図であり、同図（ｂ）は、ユーザプログラムの一部である電源投入時設定処理の一例を示した図である。同図に示すユーザプログラムでは、最初にプログラム起動設定処理（アドレス００００Ｈ〜０００５Ｈに記憶された命令）が実行されることによって、スタックポインタや割込みモードの設定が行われ、その後に電源投入時設定処理（アドレス００６２Ｈ）にジャンプするように構成されている。電源投入時処理では、アドレス００６２Ｈ以降に記憶された命令が順次、実行されることによって、ＷＤＴへの動作許可及び初期値の設定や、電源電圧の監視処理が行われる。
FIG. 62A is a diagram showing an example of a program start setting process that is a part of the user program, and FIG. 62B shows an example of a power-on setting process that is a part of the user program. It is a figure. In the user program shown in the figure, a program start setting process (instructions stored at
図６３は、上述の主制御部タイマ割込処理に相当するユーザプログラムの一部を示した図である。主制御部３００の基本回路３０２は、カウンタタイマ３１２からタイマ割込信号が入力された場合に、同図に示すような割込みベクトルテーブルを参照し、割込みベクトルテーブルに定義されたアドレスにジャンプするように構成されており、この例では、タイマ割込みに対応して定義されたアドレス０４０ＡＨにジャンプするように構成されている。主制御部タイマ割込処理では、アドレス０４０ＡＨ以降に記憶された命令が順次、実行されることによって、レジスタの退避や、同図（１）〜（１８）に示す各種処理が、この順番で行われる。
FIG. 63 is a diagram showing a part of a user program corresponding to the above-described main control unit timer interrupt process. When a timer interrupt signal is input from the
＜主制御部の第４特殊命令＞
次に、主制御部３００が備える第４特殊命令について説明する。図６４は、主制御部３００が備える第４特殊命令の内容と、主制御部３００のＲＯＭ領域を示した図である。
<Fourth special instruction of main controller>
Next, the fourth special instruction included in the
＜第４特殊命令／ＲＳＴ命令＞
第４特殊命令の一つである「ＲＳＴ」命令は、固定のアドレスをプログラムカウンタＰＣに設定することによって、固定のアドレスにジャンプするための命令である。
<4th special instruction / RST instruction>
The “RST” instruction, which is one of the fourth special instructions, is an instruction for jumping to a fixed address by setting a fixed address in the program counter PC.
本実施形態では、プログラムカウンタＰＣにストアされるアドレスが異なる８種類のＲＳＴ命令を備えており、ＲＳＴ命令の命令データは、５ビットの命令コード（オペコード）と、３ビットのオペランドによって構成されている。具体的には、命令データＣＦＨ〜ＦＦＨの７種類のＲＳＴ命令のビット７〜６、２〜０の５ビットは、ＲＳＴ命令の命令コード（オペコード）を、それ以外のビット５〜３の３ビット（太線で囲まれた部分）は、オペランドとして、各々のＲＳＴ命令の実行によって分岐することが可能なジャンプ先のアドレスの一部（この例では、ジャンプ先のアドレスのビット５〜３を示す。アドレスのビット２〜０は１固定）を示している。
In this embodiment, eight types of RST instructions having different addresses stored in the program counter PC are provided, and the instruction data of the RST instruction is composed of a 5-bit instruction code (opcode) and a 3-bit operand. Yes. Specifically,
例えば、命令データＣＦＨのＲＳＴ命令のビット５〜３は、００１Ｂであるため、ジャンプ先のアドレスのビット５〜３が００１Ｂで、ビット２〜０が０（固定）、すなわち０００８Ｈであることを示しており、命令データＤ７ＨのＲＳＴ命令のビット５〜３は０１０Ｂであるため、ジャンプ先のアドレスのビット５〜３が０１０Ｂで、ビット２〜０が０（固定）、すなわち００１０Ｈであることを示している。また、その他のＲＳＴ命令のジャンプ先のアドレスは図に示す通りである。
For example, since
一方、命令データＣ７ＨのＲＳＴ命令のビット７〜６、２〜０の５ビットは、ＲＳＴ命令の命令コード（オペランド）を示しており、それ以外のビット５〜３の３ビット（太線で囲まれた部分）は、このＲＳＴ命令の実行によって分岐することが可能なジャンプ先のアドレス（この例では、ビット５〜３に格納される数値０００Ｂからは予測が不可能な００４０Ｈ）を示している。すなわち、この命令データＣ７ＨのＲＳＴ命令では、仮に機械語に基づいてオペコードやオペランドを解析できたとしても、当該ＲＳＴ命令の実行によって分岐することが可能なジャンプ先のアドレスを解析することが極めて困難とされている。
On the other hand,
また、これらのＲＳＴ命令の命令データは、上述の通り、５ビットの命令コード（オペコード）と３ビットのオペランドによって構成されているため、ユーザはオペランドを自由に設定することができず（ＲＳＴ命令によって分岐することが可能なジャンプ先のアドレスを自由に設定することができず）、上述の８種類のＲＳＴ命令によって分岐することが可能なジャンプ先のアドレスを選択することだけが許されている。 Since the instruction data of these RST instructions is composed of a 5-bit instruction code (opcode) and a 3-bit operand as described above, the user cannot freely set the operand (RST instruction). The jump destination address that can be branched by the RST instruction cannot be freely set), and it is only allowed to select the jump destination address that can be branched by the eight types of RST instructions described above. .
なお、この例では、命令データにオペランドを含めることによって、当該命令によって分岐することが可能なジャンプ先のアドレスを規制する例を示したが、命令データにオペランドを含めなくてもよい。例えば、「ＲＳＴ ００４０Ｈ」のように、オペコード（ＲＳＴ）とオペランド（００４０Ｈ）を別々に構成した上で、指定可能なアドレス以外のアドレス（例えば、００００Ｈ）がオペランドとして設定された場合にアセンブルエラーにして機械語に変換できないように構成するなど、設定可能なオペランドを制限してもよい。また、命令データにオペランドを含む構成を採用した場合でも、指定可能なアドレス以外のアドレスがオペランドとして設定された場合にアセンブルエラーにして機械語に変換できないように構成するなど、設定可能なオペランドを制限してもよい。
In this example, by including an operand in the instruction data, the jump destination address that can be branched by the instruction is controlled. However, the instruction data may not include the operand. For example, when an opcode (RST) and an operand (0040H) are configured separately as in “
すなわち、本実施形態に係るＲＳＴ命令では８種類のアドレス（０００８Ｈ、００１０Ｈ、００１８Ｈ、００２０Ｈ、００２８Ｈ、００３０Ｈ、００３８Ｈ、００４０Ｈ）だけにジャンプすることが可能となっており、例えば、ＲＳＴ命令によってＲＯＭ領域の第一領域の先頭アドレス００００Ｈにジャンプすることができないように構成されている。このため、不正プログラムを組み込んで先頭アドレスにジャンプさせる（ユーザプログラムを先頭アドレスから開始させて不正に初期状態とする）ような行為を未然に防止できる場合がある。 That is, in the RST instruction according to the present embodiment, it is possible to jump to only eight types of addresses (0008H, 0010H, 0018H, 0020H, 0028H, 0030H, 0038H, 0040H). The first area of the first area cannot be jumped to 0000H. For this reason, there is a case where an act of incorporating an illegal program and jumping to the start address (starting the user program from the start address and making it an initial state illegally) can be prevented in advance.
また、命令データＣ７ＨのＲＳＴ命令では、命令データには含まれない数値である００４０Ｈをジャンプ先のアドレスとしているため、逆アセンブルなどによってジャンプ先のアドレスやプログラムの流れを特定することが極めて困難で、不正なプログラム改造を未然に防止できる場合がある。また、ＲＳＴ命令では、図６５の命令マップに示すように、命令コードの順番を昇順（Ｃ７Ｈ→ＣＦＨ→…）に設定しているのに対して、ジャンプ先のアドレスの順番（００４０Ｈ→０００８Ｈ→…）を昇順にはしないように構成しているため、命令の分析を行うことが極めて困難で、不正なプログラム改造を未然に防止できる場合がある。
Further, in the RST instruction of the instruction data C7H, the
＜実施形態２＞
以下、図面を用いて、本発明の実施形態２に係る遊技台（スロットマシン１１００）について詳細に説明する。
<
Hereinafter, the gaming machine (slot machine 1100) according to
＜全体構成＞
まず、図６６を用いて、本発明の実施形態２に係るスロットマシン１１００の全体構成について説明する。なお、同図はスロットマシン１１００を正面側（遊技者側）から見た外観斜視図である。
<Overall configuration>
First, the overall configuration of the
同図に示すスロットマシン１１００は、本体１１０１と、本体１１０１の正面に取り付けられ、本体１１０１に対して開閉可能な前面扉１１０２と、を備える。本体１１０１の中央内部には、（図示省略）外周面に複数種類の図柄が配置されたリールが３個（左リール１１１０、中リール１１１１、右リール１１１２）収納され、スロットマシン１１００の内部で回転できるように構成されている。これらのリール１１１０乃至１１１２はステッピングモータ等の駆動装置により回転駆動される。
A
本実施形態において、各図柄は帯状部材に等間隔で適当数印刷され、この帯状部材が所定の円形筒状の枠材に貼り付けられて各リール１１１０乃至１１１２が構成されている。リール１１１０乃至１１１２上の図柄は、遊技者から見ると、図柄表示窓１１１３から縦方向に概ね３つ表示され、合計９つの図柄が見えるようになっている。そして、各リール１１１０乃至１１１２を回転させることにより、遊技者から見える図柄の組み合せが変動することとなる。つまり、各リール１１１０乃至１１１２は複数種類の図柄の組合せを変動可能に表示する表示装置として機能する。なお、このような表示装置としてはリール以外にも液晶表示装置等の電子画像表示装置も採用できる。また、本実施形態では、３個のリールをスロットマシン１１００の中央内部に備えているが、リールの数やリールの設置位置はこれに限定されるものではない。
In the present embodiment, an appropriate number of symbols are printed on the belt-like member at equal intervals, and the
各々のリール１１１０乃至１１１２の背面には、図柄表示窓１１１３に表示される個々の図柄を照明するためのバックライト（図示省略）が配置されている。バックライトは、各々の図柄ごとに遮蔽されて個々の図柄を均等に照射できるようにすることが望ましい。なお、スロットマシン１１００内部において各々のリール１１１０乃至１１１２の近傍には、投光部と受光部から成る光学式センサ（図示省略）が設けられており、この光学式センサの投光部と受光部の間をリールに設けられた一定の長さの遮光片が通過するように構成されている。このセンサの検出結果に基づいてリール上の図柄の回転方向の位置を判断し、目的とする図柄が入賞ライン上に表示されるようにリール１１１０乃至１１１２を停止させる。
Backlights (not shown) for illuminating individual symbols displayed on the
入賞ライン表示ランプ１１２０は、有効となる入賞ライン１１１４を示すランプである。有効となる入賞ラインは、遊技媒体としてベットされたメダルの数によって予め定まっている。入賞ライン１１１４は５ラインあり、例えば、メダルが１枚ベットされた場合、中段の水平入賞ラインが有効となり、メダルが２枚ベットされた場合、上段水平入賞ラインと下段水平入賞ラインが追加された３本が有効となり、メダルが３枚ベットされた場合、右下り入賞ラインと右上り入賞ラインが追加された５ラインが入賞ラインとして有効になる。なお、入賞ライン１１１４の数については５ラインに限定されるものではなく、また、例えば、メダルが１枚ベットされた場合に、中段の水平入賞ライン、上段水平入賞ライン、下段水平入賞ライン、右下り入賞ラインおよび右上り入賞ラインの５ラインを有効な入賞ラインとして設定してもよく、ベット数に関係なく、一律に同一数の入賞ラインを有効な入賞ラインとして設定してもよい。
The winning
告知ランプ１１２３は、例えば、後述する内部抽選において特定の入賞役（具体的には、ボーナス）に内部当選していること、または、ボーナス遊技中であることを遊技者に知らせるランプである。遊技メダル投入可能ランプ１１２４は、遊技者が遊技メダルを投入可能であることを知らせるためのランプである。再遊技ランプ１１２２は、前回の遊技において入賞役の一つである再遊技に入賞した場合に、今回の遊技が再遊技可能であること（メダルの投入が不要であること）を遊技者に知らせるランプである。リールパネルランプ１１２８は演出用のランプである。
The
ベットボタン１１３０乃至１１３２は、スロットマシン１１００に電子的に貯留されているメダル（クレジットという）を所定の枚数分投入するためのボタンである。本実施形態においては、ベットボタン１１３０が押下される毎に１枚ずつ最大３枚まで投入され、ベットボタン１１３１が押下されると２枚投入され、ベットボタン１１３２が押下されると３枚投入されるようになっている。以下、ベットボタン１１３２はＭＡＸベットボタンとも言う。なお、遊技メダル投入ランプ１１２９は、投入されたメダル数に応じた数のランプを点灯させ、規定枚数のメダルの投入があった場合、遊技の開始操作が可能な状態であることを知らせる遊技開始ランプ１１２１が点灯する。
The
メダル投入口１１４１は、遊技を開始するに当たって遊技者がメダルを投入するための投入口である。すなわち、メダルの投入は、ベットボタン１１３０乃至１１３２により電子的に投入することもできるし、メダル投入口１１４１から実際のメダルを投入（投入操作）することもでき、投入とは両者を含む意味である。貯留枚数表示器１１２５は、スロットマシン１１００に電子的に貯留されているメダルの枚数を表示するための表示器である。遊技情報表示器１１２６は、各種の内部情報（例えば、ボーナス遊技中のメダル払出枚数）を数値で表示するための表示器である。払出枚数表示器１１２７は、何らかの入賞役に入賞した結果、遊技者に払出されるメダルの枚数を表示するための表示器である。貯留枚数表示器１１２５、遊技情報表示器１１２６、および、払出枚数表示器１１２７は、７セグメント（ＳＥＧ）表示器とした。
The medal slot 1141 is an slot for a player to insert a medal when starting a game. In other words, the insertion of medals can be performed electronically by using the
スタートレバー１１３５は、リール１１１０乃至１１１２の回転を開始させるためのレバー型のスイッチである。即ち、メダル投入口１１４１に所望するメダル枚数を投入するか、ベットボタン１１３０乃至１１３２を操作して、スタートレバー１１３５を操作すると、リール１１１０乃至１１１２が回転を開始することとなる。スタートレバー１１３５に対する操作を遊技の開始操作と言う。
The
ストップボタンユニット１１３６には、ストップボタン１１３７乃至１１３９が設けられている。ストップボタン１１３７乃至１１３９は、スタートレバー１１３５の操作によって回転を開始したリール１１１０乃至１１１２を個別に停止させるためのボタン型のスイッチであり、各リール１１１０乃至１１１２に対応づけられている。以下、ストップボタン１１３７乃至１１３９に対する操作を停止操作と言い、最初の停止操作を第１停止操作、次の停止操作を第２停止操作、最後の停止操作を第３停止操作という。なお、各ストップボタン１１３７乃至１１３９の内部に発光体を設けてもよく、ストップボタン１１３７乃至１１３９の操作が可能である場合、該発光体を点灯させて遊技者に知らせることもできる。
The
メダル返却ボタン１１３３は、投入されたメダルが詰まった場合に押下してメダルを取り除くためのボタンである。精算ボタン１１３４は、スロットマシン１１００に電子的に貯留されたメダル、ベットされたメダルを精算し、メダル払出口１１５５から排出するためのボタンである。ドアキー孔１１４０は、スロットマシン１１００の前面扉１１０２のロックを解除するためのキーを挿入する孔である。ストップボタンユニット１１３６の下部には、機種名の表示と各種証紙の貼付とを行うタイトルパネル１１６２が設けられている。タイトルパネル１１６２の下部には、メダル払出口１１５５、メダルの受け皿１１６１が設けられている。
The
音孔１１８０はスロットマシン１１００内部に設けられているスピーカの音を外部に出力するための孔である。前面扉１１０２の左右各部に設けられたサイドランプ１１４４は遊技を盛り上げるための装飾用のランプである。前面扉１１０２の上部には演出装置１１６０が配設されており、演出装置１１６０の上部には音孔１１４３が設けられている。この演出装置１１６０は、水平方向に開閉自在な２枚の右シャッタ１１６３ａ、左シャッタ１１６３ｂからなるシャッタ（遮蔽装置）１１６３と、このシャッタ１１６３の奥側に配設された液晶表示装置１１５７（演出画像表示装置）を備えており、右シャッタ１１６３ａ、左シャッタ１１６３ｂが液晶表示装置１１５７の手前で水平方向外側に開くと液晶表示装置１１５７の表示画面がスロットマシン１１００正面（遊技者側）に出現する構造となっている。なお、液晶表示装置でなくとも、種々の演出画像や種々の遊技情報を表示可能な表示装置であればよく、例えば、複数セグメントディスプレイ（７セグディスプレイ）、ドットマトリクスディスプレイ、有機ＥＬディスプレイ、プラズマディスプレイ、リール（ドラム）、或いは、プロジェクタとスクリーンとからなる表示装置等でもよい。また、表示画面は、方形をなし、その全体を遊技者が視認可能に構成している。本実施形態の場合、表示画面は長方形であるが、正方形でもよい。また、表示画面の周縁に不図示の装飾物を設けて、表示画面の周縁の一部が該装飾物に隠れる結果、表示画面が異形に見えるようにすることもできる。表示画面は本実施形態の場合、平坦面であるが、曲面をなしていてもよい。
The
図６７は、前面扉１０２を開けた状態のスロットマシン１１００を示す正面図である。本体１１０１は、上面板１２６１、左側の側面板１２６０、右側の側面板１２６０、下面板１２６４および背面板１２４２で囲われ、前面に開口する箱体である。本体１１０１の内部には、背面板１２４２の上部に設けた通風口１２４９と重ならない位置に、内部に主制御基板を収納した主制御基板収納ケース１２１０が配置され、この主制御基板収納ケース１２１０の下方に、３つのリール１１１０乃至１１１２が配置されている。主制御基板収納ケース１２１０及びリール１１１０乃至１１１２の側方、即ち向って左側の側面板１２６０には、内部に副制御基板を収納した副制御基板収納ケース１２２０が配設してある。また、向かって右側の側面板１２６０には、主制御基板に接続されて、スロットマシン１１００の情報を外部装置に出力する外部集中端子板１２４８が取り付けられている。
FIG. 67 is a front view showing the
そして、下面板１２６４には、メダル払出装置１１８０（バケットに溜まったメダルを払出す装置）が配設され、このメダル払出装置１１８０の上方、即ちリール１１１０乃至１１１２の下方には、電源基板を有する電源装置１２５２が配設され、電源装置１２５２正面には電源スイッチ１２４４を配設している。電源装置１２５２は、スロットマシン１１００に外部から供給される交流電源を直流化し、所定の電圧に変換して後述する主制御部１３００、副制御部１４００、１５００等の各制御部、各装置に供給する。さらには、外部からの電源が断たれた後も所定の部品（例えば主制御部１３００のＲＡＭ１３０８等）に所定の期間（例えば１０日間）電源を供給するための蓄電回路（例えばコンデンサ）を備えている。
The
メダル払出装置１１８０の右側には、メダル補助収納庫１２４０が配設してあり、この背後にはオーバーフロー端子が配設されている（図示省略）。電源装置１２５２には、電源コード１２６４を接続する電源コード接続部が設けられ、ここに接続された電源コード１２６４が、本体１１０１の背面板１２４２に開設した電源コード用穴１２６２を通して外部に延出している。
A
前面扉１１０２は、本体１１０１の左側の側面板１２６０にヒンジ装置１２７６を介して蝶着され、図柄表示窓１１１３の上部には、演出装置１１６０、および、この演出装置１１６０を制御する演出制御基板（図示省略）、上部スピーカ１２７２、を設けている。図柄表示窓１１１３の下部には、投入されたメダルを選別するためのメダルセレクタ１１７０、このメダルセレクタ１１７０が不正なメダル等をメダル受皿１１６１に落下させる際にメダルが通過する通路１２６６等を設けている。さらに、音孔１１８０に対応する位置には低音スピーカ１２７７を設けている。
The
図６８を用いて、スロットマシン１１００の制御部の回路構成について詳細に説明する。なお、同図は制御部の回路ブロック図を示したものである。
The circuit configuration of the control unit of the
スロットマシン１１００の制御部は、大別すると、主に遊技の進行（例えば、遊技者による操作の検出、遊技状態の遷移、遊技媒体の払出制御、当否判定など）を制御する主制御部１３００と、主制御部１３００が送信するコマンド信号（以下、単に「コマンド」と呼ぶ）に応じて、主に演出の制御を行う第１副制御部１４００と、第１副制御部１４００より送信されたコマンドに基づいて各種機器を制御する第２副制御部１５００と、によって構成されている。
The control unit of the
＜主制御部＞
まず、スロットマシン１１００の主制御部１３００について説明する。主制御部１３００は、主制御部１３００の全体を制御する基本回路１３０２を備えており、この基本回路１３０２には、ＣＰＵ１３０４と、制御プログラムデータ、入賞役の内部抽選時に用いる抽選データ、リールの停止位置等を記憶するためのＲＯＭ１３０６と、一時的にデータを記憶するためのＲＡＭ１３０８と、各種デバイスの入出力を制御するためのＩ／Ｏ１３１０と、時間や回数等を計測するためのカウンタタイマ１３１２と、ＷＤＴ（ウォッチドックタイマ）１３１４を搭載している。なお、ＲＯＭ１３０６やＲＡＭ１３０８については他の記憶装置を用いてもよく、この点は後述する第１副制御部１４００や第２副制御部５００についても同様である。この基本回路１３０２のＣＰＵ１３０４は、水晶発振器１３１４が出力する所定周期のクロック信号をシステムクロックとして入力して動作する。さらには、ＣＰＵ１３０４は、電源が投入されるとＲＯＭ１３０６の所定エリアに格納された分周用のデータをカウンタタイマ１３１２に送信し、カウンタタイマ１３１２は受信した分周用のデータを基に割り込み時間を決定し、この割り込み時間ごとに割り込み要求をＣＰＵ１３０４に送信する。ＣＰＵ１３０４は、この割込み要求を契機に各センサ等の監視や駆動パルスの送信を実行する。例えば、水晶発振器１３１４が出力するクロック信号を８ＭＨｚ、カウンタタイマ１３１２の分周値を１／２５６、ＲＯＭ１３０６の分周用のデータを４７に設定した場合、割り込みの基準時間は、２５６×４７÷８ＭＨｚ＝１．５０４ｍｓとなる。
<Main control unit>
First, the
主制御部１３００は、０〜６５５３５の範囲で数値を変動させるハードウェア乱数カウンタとして使用している乱数値生成回路１３１６と、電源が投入されると起動信号（リセット信号）を出力する起動信号出力回路１３３８を備えており、ＣＰＵ１３０４は、この起動信号出力回路１３３８から起動信号が入力された場合に、遊技制御を開始する（後述する主制御部メイン処理を開始する）。
The
また、主制御部１３００には、センサ回路１３２０を備えており、ＣＰＵ１３０４は、割り込み時間ごとに各種センサ１３１８（ベットボタン１１３０センサ、ベットボタン１１３１センサ、ベットボタン１１３２センサ、メダル投入口１１４１から投入されたメダルのメダル受付センサ、スタートレバー１１３５センサ、ストップボタン１１３７センサ、ストップボタン１１３８センサ、ストップボタン１１３９センサ、精算ボタン１１３４センサ、メダル払出装置１１８０から払い出されるメダルのメダル払出センサ、リール１１１０のインデックスセンサ、リール１１１１のインデックスセンサ、リール１１１２のインデックスセンサ、等）の状態を監視している。
Further, the
なお、センサ回路１３２０がスタートレバーセンサのＨレベルを検出した場合には、この検出を示す信号を乱数発生回路１３１６に出力する。この信号を受信した乱数発生回路１３１６は、そのタイミングにおける値をラッチし、抽選に使用する乱数値を格納するレジスタに記憶する。
When the
メダル受付センサは、メダル投入口１１４１の内部通路に２個設置されており、メダルの通過有無を検出する。スタートレバー１１３５センサは、スタートレバー１１３５内部に２個設置されており、遊技者によるスタート操作を検出する。ストップボタン１１３７センサ、ストップボタン１１３８センサ、および、ストップボタン１１３９は、各々のストップボタン１１３７乃至１１３９に設置されており、遊技者によるストップボタンの操作を検出する。
Two medal acceptance sensors are installed in the internal passage of the medal insertion slot 1141 and detect whether or not a medal has passed. Two
ベットボタン１１３０センサ、ベットボタン１１３１センサ、および、ベットボタン１１３２センサは、メダル投入ボタン１１３０乃至１１３２のそれぞれに設置されており、ＲＡＭ１３０８に電子的に貯留されているメダルを遊技への投入メダルとして投入する場合の投入操作を検出する。精算ボタン１１３４センサは、精算ボタン１１３４に設けられている。精算ボタン１１３４が一回押されると、電子的に貯留されているメダルを精算する。メダル払出センサは、メダル払出装置１１８０が払い出すメダルを検出するためのセンサである。なお、以上の各センサは、非接触式のセンサであっても接点式のセンサであってもよい。
The
リール１１１０のインデックスセンサ、リール１１１１のインデックスセンサ、および、リール１１１２のインデックスセンサは、各リール１１１０乃至１１１２の取付台の所定位置に設置されており、リールフレームに設けた遮光片が通過するたびにＬレベルになる。ＣＰＵ１３０４は、この信号を検出すると、リールが１回転したものと判断し、リールの回転位置情報をゼロにリセットする。
The index sensor of the
主制御部１３００は、リール装置１１１０乃至１１１２に設けたステッピングモータを駆動する駆動回路１３２２、投入されたメダルを選別するメダルセレクタ１１７０に設けたソレノイドを駆動する駆動回路１３２４、メダル払出装置１１８０に設けたモータを駆動する駆動回路１３２６、各種ランプ１３３８（入賞ライン表示ランプ１１２０、告知ランプ１１２３、遊技メダル投入可能ランプ１１２４、再遊技ランプ１１２２、遊技メダル投入ランプ１１２９は、遊技開始ランプ１１２１、貯留枚数表示器１１２５、遊技情報表示器１１２６、払出枚数表示器１１２７）を駆動する駆動回路１３２８を備えている。
The
また、基本回路１３０２には、情報出力回路１３３４（外部集中端子板１２４８）を接続しており、主制御部１３００は、この情報出力回路１３３４を介して、外部のホールコンピュータ（図示省略）等が備える情報入力回路１６５２にスロットマシン１１００の遊技情報（例えば、遊技状態）を出力する。
In addition, an information output circuit 1334 (external concentration terminal board 1248) is connected to the
また、主制御部１３００は、電源管理部（図示しない）から主制御部１３００に供給している電源の電圧値を監視する電圧監視回路１３３０を備えており、電圧監視回路１３３０は、電源の電圧値が所定の値（本実施例では９Ｖ）未満である場合に電圧が低下したことを示す低電圧信号を基本回路１３０２に出力する。
The
また、主制御部１３００は、第１副制御部１４００にコマンドを送信するための出力インタフェースを備えており、第１副制御部１４００との通信を可能としている。なお、主制御部１３００と第１副制御部１４００との情報通信は一方向の通信であり、主制御部１３００は第１副制御部１４００にコマンド等の信号を送信できるように構成しているが、第１副制御部１４００からは主制御部１３００にコマンド等の信号を送信できないように構成している。
The
＜副制御部＞
次に、スロットマシン１１００の第１副制御部１４００について説明する。第１副制御部１４００は、主制御部１３００が送信した制御コマンドを入力インタフェースを介して受信し、この制御コマンドに基づいて第１副制御部１４００の全体を制御する基本回路１４０２を備えており、この基本回路１４０２は、ＣＰＵ１４０４と、一時的にデータを記憶するためのＲＡＭ１４０８と、各種デバイスの入出力を制御するためのＩ／Ｏ１４１０と、時間や回数等を計測するためのカウンタタイマ１４１２を搭載している。基本回路１４０２のＣＰＵ１４０４は、水晶発振器１４１４が出力する所定周期のクロック信号をシステムクロックとして入力して動作する。ＲＯＭ４０６は、第１副制御部１４００の全体を制御するための制御プログラム及びデータ、バックライトの点灯パターンや各種表示器を制御するためのデータ等を記憶する。
<Sub control unit>
Next, the first
ＣＰＵ１４０４は、所定のタイミングでデータバスを介してＲＯＭ１４０６の所定エリアに格納された分周用のデータをカウンタタイマ１４１２に送信する。カウンタタイマ１４１２は、受信した分周用のデータを基に割り込み時間を決定し、この割り込み時間ごとに割り込み要求をＣＰＵ１４０４に送信する。ＣＰＵ１４０４は、この割込み要求のタイミングをもとに、各ＩＣや各回路を制御する。
The
また、第１副制御部１４００には、音源ＩＣ１４１８を設けており、音源ＩＣ１４１８に出力インタフェースを介してスピーカ１２７２、１２７７を設けている。音源ＩＣ１４１８は、ＣＰＵ１４０４からの命令に応じてアンプおよびスピーカ１２７２、１２７７から出力する音声の制御を行う。音源ＩＣ１４１８には音声データが記憶されたＳ−ＲＯＭ（サウンドＲＯＭ）が接続されており、このＲＯＭから取得した音声データをアンプで増幅させてスピーカ１２７２、１２７７から出力する。
The
また、第１副制御部１４００には、駆動回路１４２２が設けられ、駆動回路１４２２に入出力インタフェースを介して各種ランプ１４２０（上部ランプ、下部ランプ、サイドランプ１１４４、タイトルパネル１１６２ランプ、等）が接続されている。
The
また、ＣＰＵ１４０４は、出力インタフェースを介して第２副制御部１５００へ信号の送受信を行う。第２副制御部１５００は、演出画像表示装置１１５７の表示制御を含む演出装置１１６０の各種制御を行う。なお、第２副制御部１５００は、例えば、液晶表示装置１１５７の表示の制御を行う制御部、各種演出用駆動装置の制御を行う制御部（例えば、シャッタ１１６３のモータ駆動を制御する制御部）とするなど、複数の制御部で構成するようにしてもよい。
The
第２副制御部１５００は、第１副制御部１４００が送信した制御コマンドを入力インタフェースを介して受信し、この制御コマンドに基づいて第２副制御部１５００の全体を制御する基本回路１５０２を備えており、この基本回路１５０２は、ＣＰＵ１５０４と、一時的にデータを記憶するためのＲＡＭ１５０８と、各種デバイスの入出力を制御するためのＩ／Ｏ１５１０と、時間や回数等を計測するためのカウンタタイマ１５１２と、を搭載している。基本回路１５０２のＣＰＵ１５０４は、水晶発振器１５１４が出力する所定周期のクロック信号をシステムクロックとして入力して動作する。ＲＯＭ５０６は、第２副制御部１５００の全体を制御するための制御プログラム及びデータ、画像表示用のデータ等を記憶する。
The second
ＣＰＵ１５０４は、所定のタイミングでデータバスを介してＲＯＭ１５０６の所定エリアに格納された分周用のデータをカウンタタイマ１５１２に送信する。カウンタタイマ１５１２は、受信した分周用のデータを基に割り込み時間を決定し、この割り込み時間ごとに割り込み要求をＣＰＵ１４０４に送信する。ＣＰＵ１５０４は、この割込み要求のタイミングをもとに、各ＩＣや各回路を制御する。
The
また、第２副制御部１５００には、シャッタ１１６３のモータを駆動する駆動回路１５３０を設けており、駆動回路１５３０には出力インタフェースを介してシャッタ１１６３を設けている。この駆動回路１５３０は、ＣＰＵ１５０４からの命令に応じてシャッタ１１６３に設けたステッピングモータ（図示省略）に駆動信号を出力する。また、第２副制御部１５００には、センサ回路１５３２を設けており、センサ回路１５３２には入力インタフェースを介してシャッタセンサ１５３８を接続している。ＣＰＵ１５０４は、割り込み時間ごとにシャッタセンサ１５３８状態を監視している。
The second
また、第２副制御部１５００には、ＶＤＰ１５３４（ビデオ・ディスプレイ・プロセッサー）を設けており、このＶＤＰ１５３４には、バスを介してＲＯＭ１５０６、ＶＲＡＭ１５３６が接続されている。ＶＤＰ１５３４は、ＣＰＵ１５０４からの信号に基づいてＲＯＭ１５０６に記憶された画像データ等を読み出し、ＶＲＡＭ１５３６のワークエリアを使用して表示画像を生成し、演出画像表示装置１１５７に画像を表示する。
The second
＜図柄配列＞
次に、図６９（ａ）を用いて、上述の各リール１１１０乃至１１１２に施される図柄配列について説明する。なお、同図は、各リール（左リール１１１０、中リール１１１１、右リール１１１２）に施される図柄の配列を平面的に展開して示した図である。
<Pattern arrangement>
Next, the symbol arrangement applied to each of the
各リール１１１０乃至１１１２には、同図の右側に示す複数種類（本実施形態では８種類）の図柄が所定コマ数（本実施形態では、番号０〜２０の２１コマ）だけ配置されている。また、同図の左端に示した番号０〜２０は、各リール１１１０乃至１１１２上の図柄の配置位置を示す番号である。例えば、本実施形態では、左リール１１１０の番号１のコマには「リプレイ」の図柄、中リール１１１１の番号０のコマには「ベル」の図柄、右リール１１１２の番号２のコマには「スイカ」の図柄、がそれぞれ配置されている。
In each
＜入賞役の種類＞
次に、図６９（ｂ）を用いて、スロットマシン１１００の入賞役の種類について説明する。なお、同図は入賞役（作動役を含む）の種類、各入賞役に対応する図柄組合せ、各入賞役の作動または払出を示している。
<Type of winning prize>
Next, the types of winning combinations of the
本実施形態における入賞役のうち、ビッグボーナス（ＢＢ１、ＢＢ２）および、レギュラーボーナス（ＲＢ）はボーナス遊技に移行する役として、また、再遊技（リプレイ）は新たにメダルを投入することなく再遊技が可能となる役として、それぞれ入賞役とは区別され「作動役」と呼ばれる場合があるが、本実施形態における「入賞役」には、作動役である、ビッグボーナス、レギュラーボーナス、再遊技が含まれる。また、本実施形態における「入賞」には、メダルの配当を伴わない（メダルの払い出しを伴わない）作動役の図柄組合せが有効ライン上に表示される場合も含まれ、例えば、ビッグボーナス、レギュラーボーナス、再遊技への入賞が含まれる。 Of the winning combinations in the present embodiment, the big bonuses (BB1, BB2) and the regular bonus (RB) are used as a combination for shifting to the bonus game, and the replay (replay) is a replay without newly inserting a medal. Each winning combination is sometimes distinguished from a winning combination and sometimes called an “acting combination”. However, in the “winning combination” in this embodiment, a big bonus, a regular bonus, and a replay that are operating combinations are included. included. In addition, “winning” in the present embodiment includes a case where a symbol combination of an actuator not accompanied by a medal payout (without medal payout) is displayed on an active line, for example, a big bonus, regular Includes bonuses and replay wins.
スロットマシン１１００の入賞役には、ビッグボーナス（ＢＢ１、ＢＢ２）と、レギュラーボーナス（ＲＢ）と、小役（チェリー、スイカ、ベル）と、再遊技（リプレイ）がある。なお、入賞役の種類は、これに限定されるものではなく、任意に採用できることは言うまでもない。
The winning combination of the
「ビッグボーナス（ＢＢ１、ＢＢ２）」（以下、単に、「ＢＢ」と称する場合がある）は、入賞により特別遊技であるビッグボーナス遊技（ＢＢ遊技）が開始される特別役（作動役）である。対応する図柄組合せは、ＢＢ１が「白７−白７−白７」、ＢＢ２が「青７−青７−青７」である。また、ＢＢ１、ＢＢ２についてはフラグ持越しを行う。すなわち、ＢＢ１、ＢＢ２に内部当選すると、これを示すフラグが立つ（主制御部１３００のＲＡＭ１３０８の当否判定結果記憶領域に記憶される）が、その遊技においてＢＢ１、ＢＢ２に入賞しなかったとしても、入賞するまで内部当選を示すフラグが立った状態が維持され、次遊技以降でもＢＢ１、ＢＢ２に内部当選中となり、ＢＢ１に対応する図柄組み合わせ「白７−白７−白７」、ＢＢ２に対応する図柄組み合わせ「青７−青７−青７」が、揃って入賞する状態にある。
“Big Bonus (BB1, BB2)” (hereinafter sometimes simply referred to as “BB”) is a special combination (operating combination) in which a big bonus game (BB game), which is a special game, is started by winning a prize. . Corresponding symbol combinations are “white 7-white 7-white 7” for BB1, and “blue 7-blue 7-blue 7” for BB2. Further, flag carryover is performed for BB1 and BB2. That is, when BB1 and BB2 are internally won, a flag indicating this is set (stored in the determination result storage area of the
「レギュラーボーナス（ＲＢ）」は、入賞によりレギュラーボーナス遊技（ＲＢ遊技）が開始される特殊役（作動役）である。対応する図柄組合せは、「ボーナス−ボーナス−ボーナス」である。なお、ＲＢについても上述のＢＢと同様にフラグ持越しを行う。但し、（詳細は後述するが）ビッグボーナス遊技（ＢＢ遊技）においては、レギュラーボーナス遊技（ＲＢ遊技）が内部当選することや、図柄組み合わせが入賞ライン上に表示されること、を開始条件とせずに、ビッグボーナス遊技の開始後からレギュラーボーナス遊技を開始し、１回のレギュラーボーナス遊技を終了した場合には次のレギュラーボーナス遊技をすぐに開始するような自動的にレギュラーボーナス遊技を開始させる設定としてもよい。 「小役（チェリー、スイカ、ベル）」（以下、単に、「チェリー」、「スイカ」、「ベル」と称する場合がある）は、入賞により所定数のメダルが払い出される入賞役で、対応する図柄組合せは、チェリーが「チェリー−ＡＮＹ−ＡＮＹ」、スイカが「スイカ−スイカ−スイカ」、ベルが「ベル−ベル−ベル」である。また、対応する払出枚数は同図に示す通りである。なお、「チェリー−ＡＮＹ−ＡＮＹ」の場合、左リール１１１０の図柄が「チェリー」であればよく、中リール１１１１と右リール１１１２の図柄はどの図柄でもよい。
The “regular bonus (RB)” is a special combination (operating combination) in which a regular bonus game (RB game) is started by winning. The corresponding symbol combination is “bonus-bonus-bonus”. Note that the RB carries over the flag as well as the above-mentioned BB. However, in the big bonus game (BB game) (details will be described later), the regular bonus game (RB game) is won internally and the combination of symbols is displayed on the winning line. In addition, the regular bonus game is started after the start of the big bonus game, and when the regular bonus game is finished once, the regular bonus game is automatically started so that the next regular bonus game is immediately started. It is good. “Short (cherry, watermelon, bell)” (hereinafter, simply referred to as “cherry”, “watermelon”, “bell”) is a winning combination in which a predetermined number of medals are paid out by winning. The symbol combinations are “cherry-ANY-ANY” for cherry, “watermelon-watermelon-watermelon” for watermelon, and “bell-bell-bell” for bell. The corresponding payout number is as shown in FIG. In the case of “cherry-ANY-ANY”, the design of the
「再遊技（リプレイ）」は、入賞により次回の遊技でメダル（遊技媒体）の投入を行うことなく遊技を行うことができる入賞役（作動役）であり、メダルの払出は行われない。なお、対応する図柄組合せは、再遊技は「リプレイ−リプレイ−リプレイ」である。
＜遊技状態の種類＞
次に、スロットマシン１１００の遊技状態の種類について説明する。遊技状態とは、抽選などにおいて選択する抽選データの種別を識別するための情報である。本実施形態では、スロットマシン１１００の遊技状態は、通常遊技と、ＢＢ遊技と、ＲＢ遊技と、ビッグボーナス（ＢＢ）およびレギュラーボーナス（ＲＢ）の内部当選遊技と、に大別した。但し、内部当選遊技は、通常遊技に含まれる区分けであってもよい。
＜通常遊技＞
通常遊技に内部当選する入賞役には、ビッグボーナス（ＢＢ）と、レギュラーボーナス（ＲＢ）と、再遊技（リプレイ）と、小役（チェリー、スイカ、ベル）がある。
“Replay” is a winning combination (operating combination) in which a game can be performed without inserting a medal (game medium) in the next game by winning, and no medal is paid out. The corresponding symbol combination is “replay-replay-replay” for replay.
<Type of gaming state>
Next, the types of gaming state of the
<Normal game>
The winning combinations that are internally won for normal games include a big bonus (BB), regular bonus (RB), replay (replay), and small roles (cherry, watermelon, bell).
「ビッグボーナス（ＢＢ）」は、入賞により特別遊技であるビッグボーナス遊技（ＢＢ遊技）が開始される特別役（作動役）である。レギュラーボーナス（ＲＢ）」は、入賞によりレギュラーボーナス遊技（ＲＢ遊技）を開始する特殊役（作動役）である。「再遊技（リプレイ）」は、入賞により次回の遊技でメダルの投入を行うことなく遊技を行うことができる入賞役（作動役）であり、メダルの払出も行われない。「小役」は、入賞により所定数のメダルが払い出される入賞役である。なお、各々の役の内部当選確率は、通常遊技に用意された抽選データから、各々の役に対応付けされた抽選データの範囲に該当する数値データを、内部抽選時に取得される乱数値の範囲の数値データ（例えば６５５３５）で除した値で求められる。通常遊技に用意された抽選データは、予めいくつかの数値範囲に分割され、各数値範囲に各々の役やハズレを対応付けしている。内部抽選を実行した結果得られた乱数値が、何れの役に対応する抽選データに対応する値であったかを判定し、内部抽選役を決定する。この抽選データは少なくとも１つの役の当選確率を異ならせた設定１〜設定６が用意され、遊技店の係員等はいずれかの設定値を任意に選択し、設定することができる。
“Big Bonus (BB)” is a special combination (operating combination) in which a big bonus game (BB game), which is a special game, is started by winning. “Regular Bonus (RB)” is a special combination (operating combination) that starts a regular bonus game (RB game) upon winning. The “replay” (replay) is a winning combination (operating combination) in which a game can be performed without a medal being inserted in the next game by winning, and no medal is paid out. The “small role” is a winning combination in which a predetermined number of medals are paid out by winning. In addition, the internal winning probability of each combination is a range of random values obtained at the time of internal lottery from numerical data corresponding to the range of lottery data associated with each combination from lottery data prepared for normal games. It is calculated by the value divided by the numerical data (for example, 65535). The lottery data prepared for the normal game is divided into several numerical ranges in advance, and each combination and lose is associated with each numerical range. It is determined whether the random number value obtained as a result of executing the internal lottery is a value corresponding to the lottery data corresponding to which combination, and the internal lottery combination is determined. This lottery data is provided with
通常遊技は、内部抽選の結果が概ねハズレ（ビッグボーナス（ＢＢ）、レギュラーボーナス（ＲＢ）、再遊技（リプレイ）および小役に当選していない）となる設定、又は、停止表示結果がいずれの役の図柄組合せに該当しないハズレの停止表示結果が概ね導出される設定がされており、獲得するメダルの総数が、投入したメダルの総数に満たない遊技状態になっている。よって、遊技者にとっては不利益となる遊技状態である。但し、予め定めた条件を満たした場合（例えば、特定の図柄組み合わせが表示された場合）には、再遊技の内部当選の確率を上昇させる変動をさせてもよい遊技状態であり、この場合、遊技に用いられるメダルの消費が抑えられ、小役の入賞によって所定数のメダルが払い出されることにより、獲得するメダルの総数が、投入したメダルの総数を超える遊技状態になり、遊技者にとっては利益となる遊技状態になる場合がある。 In the normal game, the internal lottery result is almost lost (big bonus (BB), regular bonus (RB), replay (replay) and small role won), or any stop display result A setting is made so that the stop display result of the losing that does not correspond to the symbol combination of the combination is generally derived, and the total number of medals to be acquired is less than the total number of inserted medals. Therefore, it is a gaming state that is disadvantageous for the player. However, when a predetermined condition is satisfied (for example, when a specific symbol combination is displayed), it is a gaming state that may be changed to increase the probability of internal winning of replaying. In this case, Consumption of medals used for games is suppressed, and a predetermined number of medals are paid out by winning a small role, resulting in a gaming state where the total number of medals exceeds the total number of medals inserted, which is beneficial to the player. May become a gaming state.
＜ＢＢ遊技＞
ＢＢ遊技は、遊技者にとっては利益となる遊技状態になるように設定されている。つまり、ＢＢ遊技は、獲得するメダルの総数が、投入したメダルの総数を超える遊技状態となる。ＢＢ遊技は、本実施形態では、ビッグボーナス（ＢＢ）の入賞により開始され、ＲＢ遊技（後述する）を連続して繰り返し実行可能になっており、遊技中に予め定められた一の数（例えば、４６５枚）を超えるメダルが獲得された場合に終了する。但し、ＢＢ遊技はＲＢ遊技を複数回数実行可能であればよく、例えば、ＲＢ遊技を開始する役（図柄組み合わせは例えば、リプレイ−リプレイ−リプレイ）を設定し、この役が内部当選した場合、または、入賞した場合に、ＲＢ遊技を開始するように設定してもよい。さらには、ＢＢ遊技は、ＢＢ遊技中のＲＢ遊技を除くＢＢ一般遊技を予め定めた回数（例えば、３０回）実行した場合、または、ＢＢ遊技中に実行したＲＢ遊技の回数が予め定めた回数に達した場合（例えば、３回）に終了するようにしてもよい。
<BB game>
The BB game is set to be in a gaming state that is beneficial to the player. That is, the BB game is in a gaming state in which the total number of medals to be acquired exceeds the total number of medals inserted. In this embodiment, the BB game is started by winning a big bonus (BB), and an RB game (described later) can be continuously executed repeatedly, and a predetermined number (for example, during the game) The process ends when more than 465 medals are obtained. However, the BB game only needs to be able to execute the RB game a plurality of times. For example, when a combination (for example, replay-replay-replay) is set for starting the RB game, and this combination is won internally, or The RB game may be set to start when winning. Furthermore, in the BB game, when the BB general game excluding the RB game during the BB game is executed a predetermined number of times (for example, 30 times), or the number of the RB games executed during the BB game is a predetermined number of times. It may be made to end when it reaches (for example, three times).
＜ＲＢ遊技＞
ＲＢ遊技は、遊技者にとっては利益となる遊技状態になるように設定されている。つまり、ＲＢ遊技は、獲得するメダルの総数が、投入したメダルの総数を超える遊技状態となる。ＲＢ遊技は、本実施形態では、レギュラーボーナス（ＲＢ）の入賞により開始され、予め定めた一の役が内部当選の確率を上昇させる変動（例えば、「設定１」「通常遊技」に設定された「小役１」の内部当選確率１／１５を、予め定めた一の値である内部当選確率１／１．２に上昇させる）をし、予め定めた一の数（例えば、８回）の入賞があった場合に終了する。ＲＢ遊技は、予め定めた回数（少なくとも２回）の入賞があった場合（例えば、８回）、または、ＲＢ遊技中に実行したＲＢ遊技の回数が予め定めた回数に達した場合（例えば、８回）に終了するようにしてもよい。上述したＢＢ遊技は、ＲＢ遊技を複数回数実行可能であるので、一回のＲＢ遊技を行った場合には、ＢＢ遊技で得られるメダルの総数よりも少ないメダル数を獲得して終了することとなる。
<RB game>
The RB game is set so as to be in a gaming state that is beneficial to the player. That is, the RB game is in a gaming state in which the total number of medals to be acquired exceeds the total number of medals inserted. In this embodiment, the RB game is started by winning a regular bonus (RB), and a predetermined role is set to a variation that increases the probability of internal winning (for example, “setting 1” or “normal game”). The internal winning
＜ビッグボーナス（ＢＢ）およびレギュラーボーナス（ＲＢ）の内部当選遊技＞
ビッグボーナス（ＢＢ）およびレギュラーボーナス（ＲＢ）の内部当選遊技に内部当選する入賞役には、再遊技（リプレイ）と、小役がある。ビッグボーナス（ＢＢ）およびレギュラーボーナス（ＲＢ）は内部当選することはなく、ビッグボーナス（ＢＢ）かレギュラーボーナス（ＲＢ）に対応する図柄組み合わせを入賞させることが可能となっている遊技状態である。
<Big winning (BB) and regular bonus (RB) internal winning games>
The winning combination that is internally won for the internal winning game of the big bonus (BB) and the regular bonus (RB) includes a replay and a small role. The big bonus (BB) and the regular bonus (RB) are not won internally, and are game states in which a symbol combination corresponding to the big bonus (BB) or the regular bonus (RB) can be won.
但し、ビッグボーナス（ＢＢ）およびレギュラーボーナス（ＲＢ）に内部当選した次遊技から、再遊技の内部当選の確率を変動させてもよく、例えば、再遊技の内部当選の確率を上昇させる変動をさせて、ビッグボーナス（ＢＢ）およびレギュラーボーナス（ＲＢ）対応する図柄組み合わせが入賞するまでの間は、獲得するメダルの総数が、投入したメダルの総数とほぼ同じとなる遊技状態とし、通常遊技と比べると遊技者にとっては利益となる遊技状態としてもよい。なお、ＢＢ遊技、ＲＢ遊技は両者とも遊技者にとって利益となる遊技状態であるため、総じて、ボーナス遊技、又は、特別遊技と称する場合がある。 However, the probability of the internal winning of the replay may be changed from the next game that has been internally won to the big bonus (BB) and the regular bonus (RB), for example, the probability of increasing the internal winning probability of the replay is changed. Until the symbol combination corresponding to the big bonus (BB) and regular bonus (RB) wins, the total number of medals to be acquired is almost the same as the total number of inserted medals, and is compared with the normal game. The gaming state may be beneficial to the player. It should be noted that BB game and RB game are both game states that are beneficial to the player, and may be generally referred to as bonus games or special games.
＜主制御部メイン処理＞
次に、図７０を用いて、主制御部１３００のＣＰＵ１３０４が実行する主制御部メイン処理について説明する。なお、同図は主制御部メイン処理の流れを示すフローチャートである。
<Main control unit main processing>
Next, main control unit main processing executed by the
上述したように、主制御部１３００には、電源が投入されると起動信号（リセット信号）を出力する起動信号出力回路（リセット信号出力回路）１３３８を設けている。この起動信号を入力した基本回路１３０２のＣＰＵ１３０４は、リセット割込によりリセットスタートしてＲＯＭ１３０６に予め記憶している制御プログラムに従って、この主制御部メイン処理を実行する。
As described above, the
電源投入が行われると、まず、ステップＳ２１０１で各種の初期設定を行う。この初期設定では、ＣＰＵ１３０４のスタックポインタ（ＳＰ）へのスタック初期値の設定、割込禁止の設定、Ｉ／Ｏ１３１０の初期設定、ＲＡＭ１３０８に記憶する各種変数の初期設定、ＷＤＴ１３１４への動作許可及び初期値の設定等を行う。ステップＳ２１０３ではメダル投入・スタート操作受付処理を実行する。ここではメダルの投入の有無をチェックし、メダルの投入に応じて入賞ライン表示ランプ１１２０を点灯させる。なお、前回の遊技で再遊技に入賞した場合は、前回の遊技で投入されたメダル枚数と同じ数のメダルを投入する処理を行うので、遊技者によるメダルの投入が不要となる。また、スタートレバー１１３５が操作されたか否かのチェックを行い、スタートレバー１１３５の操作があればステップＳ２１０５へ進む。
When the power is turned on, first, various initial settings are made in step S2101. In this initial setting, setting of the stack initial value to the stack pointer (SP) of the
ステップＳ２１０５では投入されたメダル枚数を確定し、有効な入賞ラインを確定する。ステップＳ２１０７では後述する主制御部タイマ割込み処理で格納された乱数値を取得する。ステップＳ２１０９では、現在の遊技状態に応じてＲＯＭ１３０６に格納されている入賞役抽選テーブルを読み出し、これとステップＳ２１０７で取得した乱数値とを用いて内部抽選を行う。内部抽選の結果、いずれかの入賞役（作動役を含む）に内部当選した場合、その入賞役のフラグがＯＮになる。ステップＳ２１１１では内部抽選結果に基づき、リール停止データを選択する。なお、本実施形態では乱数値生成回路１３１６から取得した乱数をそのまま内部抽選に使用するように構成しているが、取得した乱数を加工し、加工した乱数を使用して内部抽選を行うように構成してもよい。
In step S2105, the number of inserted medals is determined, and an effective winning line is determined. In step S2107, a random value stored in a main control unit timer interrupt process described later is acquired. In step S2109, the winning combination lottery table stored in the
ステップＳ２１１３では全リール１１１０乃至１１１２の回転を開始させる。ステップＳ２１１５では、ストップボタン１１３７乃至１１３９の受け付けが可能になり、いずれかのストップボタンが押されると、押されたストップボタンに対応するリール１１１０乃至１１１２の何れかをステップＳ２１１１で選択したリール停止制御データに基づいて停止させる。全リール１１１０乃至１１１２が停止するとステップＳ２１１７へ進む。ステップＳ２１１７では、入賞判定を行う。ここでは、有効化された入賞ライン１１１４上に、何らかの入賞役に対応する図柄組合せが表示された場合にその入賞役に入賞したと判定する。例えば、有効化された入賞ライン上に「ベル−ベル−ベル」が揃っていたならばベル入賞と判定する。ステップＳ２１１９では払い出しのある何らかの入賞役に入賞していれば、その入賞役に対応する枚数のメダルを入賞ライン数に応じて払い出す。ステップＳ２１２１では遊技状態制御処理を行う。遊技状態制御処理では、通常遊技、ＢＢ遊技、ＲＢ遊技、内部当選遊技、の各遊技状態の移行に関する処理を行い、それらの開始条件、終了条件の成立により、遊技状態を移行する。以上により１ゲームが終了する。以降ステップＳ２１０３へ戻って上述した処理を繰り返すことにより遊技が進行することになる。
In step S2113, rotation of all
＜主制御部１３００タイマ割込処理＞
次に、図７１を用いて、主制御部１３００のＣＰＵ１３０４が実行する主制御部タイマ割込処理について説明する。なお、同図は主制御部タイマ割込処理の流れを示すフローチャートである。
<
Next, the main control unit timer interrupt process executed by the
主制御部１３００は、所定の周期（本実施形態では約２ｍｓに１回）でタイマ割込信号を発生するカウンタタイマ１３１２を備えており、このタイマ割込信号を契機として主制御部タイマ割込処理を所定の周期で開始する。
The
ステップＳ２２０１では、タイマ割込開始処理を行う。このタイマ割込開始処理では、ＣＰＵ１３０４の各レジスタの値をスタック領域に一時的に退避する処理などを行う。ステップＳ２２０３では、ＷＤＴ１３１４のカウント値が初期設定値（本実施形態では３２．８ｍｓ）を超えてＷＤＴ割込が発生しないように（処理の異常を検出しないように）、ＷＤＴ１３１４を定期的に（本実施形態では、主制御部タイマ割込の周期である約２ｍｓに１回）リスタートを行う。
In step S2201, timer interrupt start processing is performed. In this timer interrupt start process, a process of temporarily saving the value of each register of the
ステップＳ２２０５では、入力ポート状態更新処理を行う。この入力ポート状態更新処理では、Ｉ／Ｏ１３１０の入力ポートを介して、各種センサ１３１８のセンサ回路１３２０の検出信号を入力して検出信号の有無を監視し、ＲＡＭ１３０８に各種センサ１３１８ごとに区画して設けた信号状態記憶領域に記憶する。より具体的には、この信号状態記憶領域それぞれに対して前々回、前回、今回の割込み時における検出信号の有無を記憶している。
In step S2205, input port state update processing is performed. In this input port state update process, the detection signals of the
ステップＳ２２０７では、各種遊技処理を行う。具体的には、割込みステータスを取得し（各種センサ１３１８からの信号に基づいて各種割込みステータスを取得する）、この割込みステータスに従った処理を行う。例えば、この割込みステータスが遊技開始のためのスタートレバー操作を待っている状態を示す場合、上述した信号記憶領域のうちスタートレバーの操作を検出するためのセンサに対応する領域を参照し、前々回、前回、今回の割込み時における検出信号の有無のパターンが予め定められた判定パターンと一致した場合に乱数値生成回路１３１６の内部抽選用のチャンネルの乱数をラッチするためのラッチ信号を出力する処理（具体的には、ソフトラッチレジスタ３１８６の内部抽選用のチャンネルに対応する領域に所定の値を書き込む処理）を実行するとともに、このラッチ信号によってラッチされた乱数を取得するためのリード信号を出力する処理(具体的には、図７７に示す乱数レジスタ３１８８のうちの特図１のチャンネルに対応する乱数レジスタに対してリード信号を出力する処理)を実行してラッチされている乱数を取得して対応する乱数値記憶領域に格納する。なお、本実施形態では、スタートレバーの操作があったか否かの判定として、前々回、前回および今回の検出信号が予め定められた判定パターン情報と一致した否かを判定していたが、このような方法に限らず、例えば、前回および今回の検出信号が予め定められた入賞判定パターン情報（例えば、前回検出信号なし、今回検出信号あり（いわゆるアップエッジ））と一致したか否かを判定するように構成してもよい。すなわち、スタートレバーの操作を検出するためのセンサの検出信号の有無を監視し、この監視結果の履歴が予め定められたパターンと一致したか否かを判定するように構成すればよい。
また、本実施形態では、乱数値生成回路１３１６から乱数を取得する方法として内部抽選用のチャンネルの乱数をラッチするためのラッチ信号を出力する処理を行った後にラッチした乱数を取得するリード信号を出力する方法を採用しているが、内部抽選用のチャンネルの乱数を直読みする処理（具体的には、乱数レジスタ３１８８の値を直接リードする処理）を実行して取得するようにしてもよい。
また、本実施形態では、内部抽選用の乱数を取得するためのリード信号を出力する処理（乱数レジスタ３１８８の値を直接リードする処理とは異なる）を主制御部タイマ割込み処理において実行するように構成しているが、この処理に関しては上述した主制御部メイン処理の内部抽選を行う直前に実行するように構成してもよい。
また、内部抽選用の乱数を取得するためのリード信号を出力する処理とともに、主制御部タイマ割込み処理において内部抽選処理を行うように構成してもよい。
ステップＳ２２０９では、タイマ更新処理を行う。各種タイマをそれぞれの時間単位により更新する。
In step S2207, various game processes are performed. Specifically, an interrupt status is acquired (various interrupt statuses are acquired based on signals from various sensors 1318), and processing according to the interrupt status is performed. For example, when this interrupt status indicates a state of waiting for a start lever operation for starting a game, referring to the area corresponding to the sensor for detecting the operation of the start lever in the signal storage area described above, Processing for outputting a latch signal for latching the random number of the internal lottery channel of the random
In the present embodiment, as a method of acquiring a random number from the random
In the present embodiment, a process of outputting a read signal for acquiring a random number for internal lottery (different from the process of directly reading the value of the random number register 3188) is executed in the main controller timer interrupt process. However, this process may be executed immediately before the internal lottery of the main control unit main process described above.
Further, the internal lottery process may be performed in the main control unit timer interrupt process together with the process of outputting a read signal for acquiring a random number for internal lottery.
In step S2209, timer update processing is performed. Various timers are updated for each time unit.
ステップＳ２２１１では、コマンド設定送信処理を行い、各種のコマンドが第１副制御部１４００に送信される。なお、第１副制御部１４００に送信する出力予定情報は本実施形態では１６ビットで構成しており、ビット１５はストローブ情報（オンの場合、データをセットしていることを示す）、ビット１１〜１４はコマンド種別（本実施形態では、基本コマンド、スタートレバー受付コマンド、演出抽選処理に伴う演出コマンド、リール１１１０乃至１１１２の回転を開始に伴う回転開始コマンド、ストップボタン１１３７乃至１１３９の操作の受け付けに伴う停止ボタン受付コマンド、リール１１１０乃至１１１２の停止処理に伴う停止位置情報コマンド、メダル払出処理に伴う払出枚数コマンド及び払出終了コマンド、遊技状態を示すコマンド等）、ビット０〜１０はコマンドデータ（コマンド種別に対応する所定の情報）で構成されている。第１副制御部１４００では、受信した出力予定情報に含まれるコマンド種別により、主制御部１３００における遊技制御の変化に応じた演出制御の決定が可能になるとともに、出力予定情報に含まれているコマンドデータの情報に基づいて、演出制御内容を決定することができるようになる。
In step S2211, command setting transmission processing is performed, and various commands are transmitted to the
ステップＳ２２１３では、外部出力信号設定処理を行う。この外部出力信号設定処理では、ＲＡＭ１３０８に記憶している遊技情報を、情報出力回路１３３４を介してスロットマシン１１００とは別体の情報入力回路１６５２に出力する。
In step S2213, external output signal setting processing is performed. In this external output signal setting process, game information stored in the
ステップＳ２２１５では、デバイス監視処理を行う。このデバイス監視処理では、まずはステップＳ２２０５において信号状態記憶領域に記憶した各種センサ１３１８の信号状態を読み出して、メダル投入異常及びメダル払出異常等に関するエラーの有無を監視し、エラーを検出した場合には（図示省略）エラー処理を実行させる。さらに、現在の遊技状態に応じて、メダルセレクタ１１７０（メダルセレクタ１１７０内に設けたソレノイドが動作するメダルブロッカ）、各種ランプ１３３８、各種の７セグメント（ＳＥＧ）表示器の設定を行う。
In step S2215, device monitoring processing is performed. In this device monitoring process, first, the signal states of the
ステップＳ２２１７では、低電圧信号がオンであるか否かを監視する。そして、低電圧信号がオンの場合（電源の遮断を検知した場合）にはステップＳ２２２１に進み、低電圧信号がオフの場合（電源の遮断を検知していない場合）にはステップＳ２２１９に進む。
なお、本実施形態では、電源の遮断を判定する処理（ステップＳ２２１７）および電断処理（ステップＳ２２２１）を主制御部の割込み制御において実行しているが、必ずしも主制御部の割込み制御で行う必要はなく、低電圧信号の入力に基づいて強制割込みを発生させ、この強制割込みによって電断処理が実行されるように構成してもよい。ただし、このように強制割込みによって実行される電断処理では、本実施形態における電断処理（ステップＳ２２２１）の処理に加え、上述したタイマ割込み開始処理（ステップＳ２２０１）において実行されるＣＰＵ１３０４の各レジスタの値をスタック領域に一時的に退避する処理も同時に実行する必要がある。
In step S2217, it is monitored whether the low voltage signal is on. If the low voltage signal is on (when power supply shutoff is detected), the process proceeds to step S2221. If the low voltage signal is off (power supply shutoff is not detected), the process proceeds to step S2219.
In the present embodiment, the process for determining the power interruption (step S2217) and the power interruption process (step S2221) are executed in the interrupt control of the main control unit, but it is not always necessary to perform the interrupt control in the main control unit. Instead, a forced interrupt may be generated based on the input of the low voltage signal, and the power interruption process may be executed by this forced interrupt. However, in the power interruption process executed by the forced interruption in this way, each register of the
ステップＳ２２１９では、タイマ割込終了処理を終了する各種処理を行う。このタイマ割込終了処理では、ステップＳ２２０１で一時的に退避した各レジスタの値を元の各レジスタに設定等行う。その後、主制御部メイン処理に復帰する。一方、ステップＳ２２２１では、復電時に電断時の状態に復帰するための特定の変数やスタックポインタを復帰データとしてＲＡＭ１３０８の所定の領域に退避し、入出力ポートの初期化等の電断処理を行い、その後、主制御部メイン処理に復帰する。
In step S2219, various processes for ending the timer interrupt end process are performed. In this timer interrupt end process, the value of each register temporarily saved in step S2201 is set in each original register. Then, the process returns to the main control unit main process. On the other hand, in step S2221, a specific variable or stack pointer for returning to the power-off state at the time of power recovery is saved as a return data in a predetermined area of the
＜第１副制御部４００の処理＞
次に、図７２を用いて、第１副制御部１４００の処理について説明する。なお、同図（ａ）は、第１副制御部１４００のＣＰＵ１４０４が実行するメイン処理のフローチャートであり、同図（ｂ）は、第１副制御部１４００のコマンド受信割込処理のフローチャートである。また、同図（ｃ）は、第１副制御部１４００のタイマ割込処理のフローチャートである。
<Processing of
Next, processing of the first
まず、同図（ａ）のステップＳ２３０１では、各種の初期設定を行う。電源投入が行われると、まずステップＳ２３０１で初期化処理が実行される。この初期化処理では、入出力ポートの初期設定や、ＲＡＭ１４０８内の記憶領域の初期化処理等を行う。
First, in step S2301 in FIG. 11A, various initial settings are performed. When power is turned on, initialization processing is first executed in step S2301. In this initialization process, initial setting of input / output ports, initialization processing of a storage area in the
ステップＳ２３０３では、タイマ変数が１０以上か否かを判定し、タイマ変数が１０となるまでこの処理を繰り返し、タイマ変数が１０以上となったときには、ステップＳ２３０５の処理に移行する。ステップＳ２３０５では、タイマ変数に０を代入する。ステップＳ２３０７では、コマンド処理を行う。コマンド処理では第１副制御部１４００のＣＰＵ１４０４は、主制御部１３００からコマンドを受信したか否かを判別する。
In step S2303, it is determined whether or not the timer variable is 10 or more. This process is repeated until the timer variable becomes 10, and when the timer variable becomes 10 or more, the process proceeds to step S2305. In step S2305, 0 is assigned to the timer variable. In step S2307, command processing is performed. In the command processing, the
ステップＳ２３０９では、演出制御処理を行う。この演出制御処理では、例えば、ステップＳ２３０７で新たなコマンドがあった場合には、このコマンドに対応する処理を行う。この処理には、例えば、演出データをＲＯＭ１４０６から読み出す等の処理を行い、演出データの更新が必要な場合には演出データの更新処理を行うことが含まれる。
In step S2309, an effect control process is performed. In this effect control process, for example, when there is a new command in step S2307, a process corresponding to this command is performed. This process includes, for example, performing a process such as reading effect data from the
ステップＳ２３１１では、ステップ２３０９の処理結果に基づいて音制御処理を行う。例えば、ステップＳ２３０９で読み出した演出データの中に音源ＩＣ１４１８への命令がある場合には、この命令を音源ＩＣ１４１８に出力する。ステップＳ２３１３では、ステップ２３０９の処理結果に基づいてランプ制御処理を行う。例えば、ステップＳ２３０９で読み出した演出データの中に各種ランプ１４２０への命令がある場合には、この命令を駆動回路１４２２に出力する。
In step S2311, sound control processing is performed based on the processing result of step 2309. For example, if there is a command to the
ステップＳ２３１５では、ステップ２３０９の処理結果に基づいて第２副制御部５００に制御コマンドを送信する設定を行う情報出力処理を行う。例えば、ステップＳ２３０９で読み出した演出データの中に第２副制御部１５００に送信する制御コマンドがある場合には、この制御コマンドを出力する設定を行い、ステップＳ２３０３へ戻る。
In step S2315, information output processing is performed to perform setting for transmitting a control command to the second
次に、同図（ｂ）を用いて、第１副制御部１４００のコマンド受信割込処理について説明する。このコマンド受信割込処理は、第１副制御部１４００が、主制御部１３００が出力するストローブ信号を検出した場合に実行する処理である。コマンド受信割込処理のステップＳ２４０１では、主制御部１３００が出力したコマンドを未処理コマンドとしてＲＡＭ１４０８に設けたコマンド記憶領域に記憶する。
Next, a command reception interrupt process of the first
次に、同図（ｃ）を用いて、第１副制御部１４００のＣＰＵ１４０４によって実行する第１副制御部タイマ割込処理について説明する。第１副制御部１４００は、所定の周期（本実施形態では２ｍｓに１回）でタイマ割込を発生するハードウェアタイマを備えており、このタイマ割込を契機として、タイマ割込処理を所定の周期で実行する。
Next, the first sub control unit timer interrupt process executed by the
ステップＳ２５０１では、第１副制御部メイン処理におけるステップＳ２３０３において説明したＲＡＭ１４０８のタイマ変数記憶領域の値に、１を加算して元のタイマ変数記憶領域に記憶する。従って、ステップＳ２３０３において、タイマ変数の値が１０以上と判定されるのは２０ｍｓ毎（２ｍｓ×１０）となる。ステップＳ２５０３では、ステップＳ２３１５で設定された第２副制御部１５００への制御コマンドの送信や、演出用乱数値の更新処理等を行う。
In step S2501, 1 is added to the value of the timer variable storage area of the
＜第２副制御部５００の処理＞
次に、図７３を用いて、第２副制御部１５００の処理について説明する。なお、同図（ａ）は、第２副制御部１５００のＣＰＵ１５０４が実行するメイン処理のフローチャートであり、同図（ｂ）は、第２副制御部１５００のコマンド受信割込処理のフローチャートである。また、同図（ｃ）は、第２副制御部１５００のタイマ割込処理のフローチャートであり、同図（ｄ）は、第２副制御部１５００の画像制御処理のフローチャートである。
<Processing of
Next, processing of the second
まず、同図（ａ）のステップＳ２６０１では、各種の初期設定を行う。電源投入が行われると、まずステップＳ２６０１で初期化処理が実行される。この初期化処理では、入出力ポート初期設定や、ＲＡＭ１５０８内の記憶領域の初期化処理等を行う。
First, in step S2601 in FIG. 9A, various initial settings are performed. When power is turned on, initialization processing is first executed in step S2601. In this initialization process, input / output port initialization, storage area initialization in the
ステップＳ２６０３では、タイマ変数が１０以上か否かを判定し、タイマ変数が１０となるまでこの処理を繰り返し、タイマ変数が１０以上となったときには、ステップＳ２６０５の処理に移行する。ステップＳ２６０５では、タイマ変数に０を代入する。ステップＳ２６０７では、コマンド処理を行う。コマンド処理では第２副制御部１５００のＣＰＵ１５０４は、第１副制御部１４００のＣＰＵ１４０４からコマンドを受信したか否かを判別する。ステップＳ２６０９では、演出制御処理を行う。この演出制御処理では、例えば、ステップＳ２６０７で新たなコマンドがあった場合には、このコマンドに対応する処理を行う。この処理には、例えば、演出データをＲＯＭ１５０６から読み出す等の処理を行い、演出データの更新が必要な場合には演出データの更新処理を行うことが含まれる。
In step S2603, it is determined whether or not the timer variable is 10 or more, and this process is repeated until the timer variable becomes 10. When the timer variable becomes 10 or more, the process proceeds to step S2605. In step S2605, 0 is assigned to the timer variable. In step S2607, command processing is performed. In the command processing, the
ステップＳ２６１１では、ステップＳ２６０９の処理結果に基づいてシャッタ制御処理を行う。例えば、ステップＳ２６０９で読み出した演出データの中にシャッタ制御の命令がある場合には、この命令に対応するシャッタ制御を行う。ステップＳ２６１３では、ステップＳ２６０９の処理結果に基づいて画像制御処理を行う。例えば、ステップＳ２６０９読み出した演出データの中に画像制御の命令がある場合には、この命令に対応する画像制御を行い（詳細は後述する）、ステップＳ２６０３へ戻る。 In step S2611, shutter control processing is performed based on the processing result of step S2609. For example, if there is a shutter control command in the effect data read in step S2609, shutter control corresponding to this command is performed. In step S2613, image control processing is performed based on the processing result of step S2609. For example, if there is an image control command in the effect data read in step S2609, image control corresponding to this command is performed (details will be described later), and the flow returns to step S2603.
次に、同図（ｂ）を用いて、第２副制御部１５００のコマンド受信割込処理について説明する。このコマンド受信割込処理は、第２副制御部１５００が、第１副制御部１４００が出力するストローブ信号を検出した場合に実行する処理である。コマンド受信割込処理のステップＳ２７０１では、第１副制御部１４００が出力したコマンドを未処理コマンドとしてＲＡＭ１５０８に設けたコマンド記憶領域に記憶する。
Next, the command reception interrupt process of the second
次に、同図（ｃ）を用いて、第２副制御部１５００のＣＰＵ１５０４によって実行する第２副制御部タイマ割込処理について説明する。第２副制御部１５００は、所定の周期（本実施形態では２ｍｓに１回）でタイマ割込を発生するハードウェアタイマを備えており、このタイマ割込を契機として、タイマ割込処理を所定の周期で実行する。
Next, the second sub control unit timer interrupt process executed by the
ステップＳ２８０１では、第２副制御部メイン処理におけるステップＳ２６０３において説明したＲＡＭ１５０８のタイマ変数記憶領域の値に、１を加算して元のタイマ変数記憶領域に記憶する。従って、ステップＳ２６０３において、タイマ変数の値が１０以上と判定されるのは２０ｍｓ毎（２ｍｓ×１０）となる。ステップＳ２８０３では、演出用乱数値の更新処理等を行う。
In step S2801, 1 is added to the value of the timer variable storage area of the
次に、同図（ｄ）を用いて、第２副制御部１５００のメイン処理におけるステップＳ２６１３の画像制御処理について説明する。同図は、画像制御処理の流れを示すフローチャートを示した図である。
Next, the image control process in step S2613 in the main process of the
ステップＳ２９０１では、画像データの転送指示を行う。ここでは、ＣＰＵ１５０４は、まず、ＶＲＡＭ１５３６の表示領域Ａと表示領域Ｂの描画領域の指定をスワップする。これにより、描画領域に指定されていない表示領域に記憶された１フレームの画像が演出画像表示装置１１５７に表示される。次に、ＣＰＵ１５０４は、ＶＤＰ１５３４のアトリビュートレジスタに、位置情報等テーブルに基づいてＲＯＭ座標（ＲＯＭ１５０６の転送元アドレス）、ＶＲＡＭ座標（ＶＲＡＭ１５３６の転送先アドレス）などを設定した後、ＲＯＭ１５０６からＶＲＡＭ１５３６への画像データの転送開始を指示する命令を設定する。ＶＤＰ１５３４は、アトリビュートレジスタに設定された命令に基づいて画像データをＲＯＭ１５０６からＶＲＡＭ１５３６に転送する。その後、ＶＤＰ１５３４は、転送終了割込信号をＣＰＵ１５０４に対して出力する。
In step S2901, an image data transfer instruction is issued. Here, the
ステップＳ２９０３では、ＶＤＰ１５３４からの転送終了割込信号が入力されたか否かを判定し、転送終了割込信号が入力された場合はステップＳ２９０５に進み、そうでない場合は転送終了割込信号が入力されるのを待つ。ステップＳ２９０５では、演出シナリオ構成テーブルおよびアトリビュートデータなどに基づいて、パラメータ設定を行う。ここでは、ＣＰＵ１５０４は、ステップＳ２９０１でＶＲＡＭ１５３６に転送した画像データに基づいてＶＲＡＭ１５３６の表示領域ＡまたはＢに表示画像を形成するために、表示画像を構成する画像データの情報（ＶＲＡＭ１５３６の座標軸、画像サイズ、ＶＲＡＭ座標（配置座標）など）をＶＤＰ１５３４に指示する。ＶＤＰ１５３４はアトリビュートレジスタに格納された命令に基づいてアトリビュートに従ったパラメータ設定を行う。
In step S2903, it is determined whether or not a transfer end interrupt signal from
ステップＳ２９０７では、描画指示を行う。この描画指示では、ＣＰＵ１５０４は、ＶＤＰ１５３４に画像の描画開始を指示する。ＶＤＰ１５３４は、ＣＰＵ１５０４の指示に従ってフレームバッファにおける画像描画を開始する。ステップＳ２９０９では、画像の描画終了に基づくＶＤＰ１５３４からの生成終了割込み信号が入力されたか否かを判定し、生成終了割込み信号が入力された場合はステップＳ２９１１に進み、そうでない場合は生成終了割込み信号が入力されるのを待つ。ステップＳ２９１１では、ＲＡＭ１５０８の所定の領域に設定され、何シーンの画像を生成したかをカウントするシーン表示カウンタをインクリメント（＋１）して処理を終了する。
In step S2907, a drawing instruction is performed. In this drawing instruction, the
このようなスロットマシン１１００の主制御部１３００に対しても、次に説明する本発明の特徴点の一つ、複数、または全てを適用することができる。
One, a plurality, or all of the features of the present invention described below can be applied to the
以上説明したように、本実施形態に係るパチンコ機１００（またはスロットマシン１１００）は、遊技の進行を中心とした遊技制御を行うＣＰＵ（例えば、ＣＰＵ３０４（またはＣＰＵ１３０４）を有する主制御部（例えば、主制御部３００（または主制御部１３００））と、前記主制御部の遊技制御に基づいて遊技の演出制御を行う副制御部（例えば、第１副制御部４００、第２副制御部５００（または、第１副制御部１４００、第２副制御部１５００））と、を備えた遊技台であって、前記ＣＰＵは、第一レジスタ（例えば、「ＰＯＰ ＴＩ命令」、「ＰＵＳＨ ＴＩ命令」などのロード命令で使うことができるが、演算命令では使うことができない（演算命令によって直接、自身の値を変化させることができない）Ｔレジスタ）と第二レジスタ（例えば、Ａレジスタ、Ｆレジスタ、Ｂレジスタ、Ｃレジスタ、Ｄレジスタ、Ｅレジスタ、Ｈレジスタ、Ｌレジスタ、およびこれらの裏レジスタ）を備えるとともに、前記第一レジスタに前記第二レジスタを介してデータを転送する命令（例えば「ＬＤ Ｔ，Ａ」命令のように、ＴレジスタにＡレジスタを介して直接、データを転送する命令）を備えず、前記第一レジスタに直値（イミディエイト値や即値ともいう）によりデータを設定する命令（例えば、「ＬＤ Ｔ，Ｆ０Ｈ」命令）を備えることを特徴とする遊技台である。
As described above, the pachinko machine 100 (or slot machine 1100) according to the present embodiment has a main control unit (e.g., CPU 304 (or CPU 1304)) that performs game control centered on the progress of the game (e.g., CPU 304 (or CPU 1304)). Main control unit 300 (or main control unit 1300)) and sub-control units (for example, first
本実施形態に係るパチンコ機１００（またはスロットマシン１１００）によれば、第一のレジスタに対して直値でデータを転送するよう構成されているので、セットしているデータを確認し易くなる場合がある。また、第一のレジスタに対して他のレジスタを介してデータを転送できないように構成されているので、第一のレジスタの値を不用意に変更することができなくなる結果、コーディングミスの発生を減少させることができる場合がある。また、第一レジスタは直値によるデータの転送のみが認められているため、レジスタを介したデータの転送と直値によるデータの転送の両方が認められている他のレジスタよりも相対的に使用頻度が低くなる。このため、コーディングの見直し作業や、デバッグ（例えば、Ｔレジスタのトレースなど）の効率を高めることが可能となる。 According to the pachinko machine 100 (or slot machine 1100) according to the present embodiment, since data is transferred to the first register as a direct value, it is easy to check the set data. There is. In addition, since data is not transferred to the first register via another register, the value of the first register cannot be changed carelessly, resulting in a coding error. There are cases where it can be reduced. In addition, since the first register is only allowed to transfer data by direct value, it is used relatively more than other registers that allow both data transfer via the register and data transfer by direct value. Less frequent. For this reason, it is possible to increase the efficiency of coding review work and debugging (for example, T register tracing).
また、本実施形態に係るパチンコ機１００（またはスロットマシン１１００）は、ＣＰＵを有し、遊技制御を行う遊技制御手段を備えた遊技台であって、前記遊技台は、パチンコ機またはスロットマシンであり、前記ＣＰＵは、マイクロコンピュータに内蔵され、前記ＣＰＵは、少なくとも特定レジスタ（例えば、Ｔレジスタ）を備え、前記ＣＰＵは、前記特定レジスタに値をセットする機能のうち、ロード命令を受けたことに基づいて行われるものとしては、直値により値をセットする機能のみを有する遊技台である。 Further, the pachinko machine 100 (or slot machine 1100) according to the present embodiment is a game machine having a CPU and game control means for performing game control, and the game machine is a pachinko machine or a slot machine. Yes, the CPU is built in a microcomputer, the CPU includes at least a specific register (for example, a T register), and the CPU receives a load instruction among the functions for setting a value in the specific register What is performed based on is a game machine having only a function of setting a value by direct value.
本実施形態に係るパチンコ機１００（またはスロットマシン１１００）によれば、ロード命令では特定レジスタに対して直値以外にデータをセットできないので、特定レジスタの値を不用意に変更することができなくなる結果、コーディングミスの発生を減少させることができ、安定した遊技制御を行うことができる。また、特定レジスタにセットしているデータをソースコード上で目視で容易に確認することができるため、コーディングの見直し作業やデバッグの効率を高めることができ、従来よりもミスの発生を大幅に減らすことができ、安定した遊技制御を行うことができる。また、特定レジスタは直値によるデータのセットのみが認められているため、レジスタを介したデータのセットと直値によるデータのセットの両方が認められている他のレジスタよりも相対的に使用頻度が低くなる。このため、コーディングの見直し作業やデバッグ（例えば、Ｔレジスタのトレースなど）の効率を高めることができる場合がある。 According to the pachinko machine 100 (or the slot machine 1100) according to the present embodiment, since the load instruction cannot set data other than the direct value to the specific register, the value of the specific register cannot be changed carelessly. As a result, the occurrence of coding mistakes can be reduced, and stable game control can be performed. In addition, since the data set in a specific register can be easily confirmed visually on the source code, coding review work and debugging efficiency can be improved, and the occurrence of mistakes is greatly reduced compared to the past. And stable game control can be performed. In addition, since specific registers are only allowed to set data with direct values, they are used more frequently than other registers that allow both data sets via registers and data sets with direct values. Becomes lower. For this reason, it may be possible to improve the efficiency of coding review work and debugging (for example, T register tracing).
なお、本発明は、「プログラミングの際にロード命令を用いない」ことを特徴とするものではなく、「ＣＰＵは、特定レジスタに値をセットする機能のうち、ロード命令を受けたことに基づいて行われるものとしては、直値により値をセットする機能のみを有する」ため、「プログラミングの際に、特定レジスタについては直値により値をセットするロード命令しか用いることができない」ことを特徴としている。 The present invention is not characterized by “not using a load instruction at the time of programming”, but “based on the fact that the CPU receives a load instruction among the functions for setting a value in a specific register. Since it only has a function to set a value by a direct value as it is performed ", it is characterized by" only a load instruction that sets a value by a direct value can be used for a specific register during programming " .
すなわち、本発明では、プログラミングの際に、たとえ特定レジスタに他のレジスタを介して値をセットするロード命令を用いようとしても、ＣＰＵ自体がそのようなロード命令を実行（理解）する機能を有していないため、通常は、アセンブラ言語を機械語にアセンブルする過程で、ＣＰＵが実行（理解）できない命令として排除され、機械語に変換できないように構成される。このため、プログラマーは、プログラミングの際に、たとえ特定レジスタに他のレジスタを介して値をセットするロード命令を用いたくても、用いることができない。なお、本明細書では、アセンブリ言語を使ってプログラミングを行う例を示しているが、機械語を使ってプログラミングを行った場合も事情は同じで、プログラマーは、プログラミングの際に、たとえ特定レジスタに他のレジスタを介して値をセットするロード命令を用いたくても、ＣＰＵが実行（理解）できない以上、当該命令を用いることができない。 In other words, the present invention has a function that the CPU itself executes (understands) such a load instruction even when an attempt is made to use a load instruction for setting a value to a specific register via another register during programming. Therefore, normally, in the process of assembling the assembler language into a machine language, it is excluded as an instruction that cannot be executed (understood) by the CPU and cannot be converted into a machine language. For this reason, a programmer cannot use a load instruction that sets a value in a specific register via another register during programming. In this specification, an example is shown in which programming is performed using assembly language. However, the situation is the same when programming is performed using machine language. Even if it is desired to use a load instruction for setting a value via another register, the instruction cannot be used unless the CPU can execute (understand) it.
このような理由により、本発明では、上述の顕著な効果を得ることができるが、従来技術では、ロード命令に関して本発明のような制約がないため、プログラマーは、プログラミングの際に、特定レジスタに他のレジスタを介して値をセットするロード命令を自由に用いることができる。「プログラミングの際にロード命令を用いるか否か（記述するか否か）は、プログラムの内容等に基づく必要に応じて当業者が適宜選択し得る事項である」ため、プログラマーは、特定レジスタに他のレジスタを介して値をセットするロード命令を用いるか否かを適宜選択することができるが、従来技術では当該命令を用いることができるという選択肢がある以上、上述の本発明特有の顕著な効果と同等の効果を確実に得ることはできない。 For this reason, in the present invention, the above-described remarkable effect can be obtained. However, in the prior art, the load instruction is not limited as in the present invention. A load instruction that sets a value via another register can be freely used. “Whether or not to use a load instruction during programming (whether or not to use it is a matter that can be appropriately selected by those skilled in the art based on the contents of the program, etc.”) Although it is possible to appropriately select whether or not to use a load instruction for setting a value via another register, the conventional technique has an option that the instruction can be used. An effect equivalent to the effect cannot be obtained with certainty.
また、仮にプログラミングの際には当該命令を用いないというルールを策定したとしても、ルールを守るか守らないかはプログラマー（人間）に依存することであり、本発明のように、特定レジスタに他のレジスタを介して値をセットするロード命令の使用を１００％排除できるものでもない。 Moreover, even if a rule that the instruction is not used in programming is formulated, whether or not the rule is observed depends on the programmer (human). The use of a load instruction that sets a value via the register of 100% is not completely eliminated.
さらに、特定レジスタに他のレジスタを介して値をセットするロード命令を自由に用いることができる環境では、通常は、アセンブラ言語を機械語にアセンブルする過程で、ＣＰＵが実行（理解）できる命令として、当該命令を機械語に変換できるように構成される。このため、従来技術においては、プログラマーは、プログラミングの際に、たとえ特定レジスタに他のレジスタを介して値をセットするロード命令を用いないように注意していたとしても、アセンブラの最適化などによって当該命令に相当する機械語にアセンブルされてしまう可能性を１００％排除することができない。 Furthermore, in an environment where a load instruction for setting a value to a specific register via another register can be used freely, it is usually an instruction that can be executed (understood) by the CPU in the process of assembling the assembler language into a machine language. The instruction can be converted into machine language. For this reason, in the prior art, even if a programmer is careful not to use a load instruction that sets a value to a specific register via another register during programming, the assembler is optimized. The possibility of being assembled into a machine language corresponding to the instruction cannot be completely excluded.
また、前記第二レジスタは、一の特定レジスタ（例えば、Ａレジスタ）と複数の非特定レジスタ（例えば、Ｆレジスタ、Ｂレジスタ、Ｃレジスタ、Ｄレジスタ、Ｅレジスタ、Ｈレジスタ、Ｌレジスタ、およびこれらの裏レジスタ）で構成されており、前記ＣＰＵは、前記非特定レジスタに前記第一レジスタを介してデータを転送する命令（例えば、「ＬＤ Ｂ，Ｔ」命令のように、ＢレジスタにＴレジスタを介してデータを転送する命令）を備えず、前記特定レジスタに前記第一レジスタを介してデータを転送する命令（例えば、「ＬＤ Ａ，Ｔ」命令）を備えてもよい。 The second register includes one specific register (for example, A register) and a plurality of non-specific registers (for example, F register, B register, C register, D register, E register, H register, L register, and the like) And the CPU transfers the data to the non-specific register via the first register (for example, “LD B, T” instruction, T register in the B register) May be provided with an instruction (for example, “LD A, T” instruction) for transferring data to the specific register via the first register.
このような構成とすれば、第一のレジスタを他のレジスタに比べて使いにくくすることができるため、第一のレジスタの値を不用意に変更することができなくなる結果、コーディングミスの発生を減少させることができる場合がある。 With such a configuration, the first register can be made difficult to use compared to other registers, so that the value of the first register cannot be changed carelessly, resulting in a coding error. There are cases where it can be reduced.
また、前記第一レジスタおよび前記第二レジスタは、８ビット長の値を記憶可能な８ビットレジスタであり、前記非特定レジスタは、他のレジスタと合わせて１６ビット長の演算が可能なレジスタの組み合わせ（例えば、ＢＣレジスタ、ＤＥレジスタ、ＨＬレジスタ）を構成可能なレジスタであるが、前記第一レジスタは、他のレジスタと合わせて前記１６ビット長の演算が可能なレジスタの組み合わせを構成不可能なレジスタであってもよい。 The first register and the second register are 8-bit registers capable of storing 8-bit values, and the non-specific register is a register capable of 16-bit operations in combination with other registers. A register that can form a combination (for example, a BC register, a DE register, and an HL register), but the first register cannot be combined with other registers to form a combination of registers that can perform the 16-bit operation. It may be a simple register.
このような構成とすれば、第一のレジスタを他のレジスタに比べて使いにくくすることができるため、第一のレジスタの値を不用意に変更することができなくなる結果、コーディングミスの発生を減少させることができる場合がある。なお、Ｔレジスタは、他のレジスタと合わせて１６ビット長の演算が可能なレジスタの組み合わせを構成不可能であるが、上述の通り、「ＰＵＳＨ ＴＩ」命令や、「ＰＯＰ ＴＩ」命令では、Ｉレジスタと合わせて１６ビット長の退避・復帰が可能である。換言すれば、Ｔレジスタは、演算命令のオペランドとしては利用できないが、転送命令のオペランドとしては利用することができるレジスタである。 With such a configuration, the first register can be made difficult to use compared to other registers, so that the value of the first register cannot be changed carelessly, resulting in a coding error. There are cases where it can be reduced. Note that the T register cannot be combined with any other register to allow a 16-bit operation, but as described above, the “PUSH TI” instruction or the “POP TI” instruction uses I Along with the register, it is possible to save and restore a 16-bit length. In other words, the T register is a register that cannot be used as an operand of an operation instruction but can be used as an operand of a transfer instruction.
また、前記遊技制御に用いるデータを記憶する記憶手段を備え、前記記憶手段は、前記ＣＰＵが実行するプログラムを記憶するＲＯＭ（例えば、ＲＯＭ３０６（またはＲＯＭ１３０６））と、前記ＣＰＵが前記遊技制御を行う際に用いるデータを一時記憶可能なＲＡＭ（例えば、ＲＡＭ３０８（またはＲＡＭ１３０８））と、を少なくとも有し、前記ＣＰＵは、前記遊技制御を開始する前（例えば、「電源投入後、主制御部３００のＣＰＵ３０４がユーザプログラム（制御プログラム）を実行する前」、「システムリセット後、主制御部３００のＣＰＵ３０４がユーザプログラム（制御プログラム）を実行する前」、「セキュリティモードに移行した直後」、「セキュリティチェックの結果がＯＫとなってユーザモードに移行した直後」、「システムリセットによる初期化処理の期間中」など）に、前記ＲＡＭの先頭アドレスのうちの上位アドレスを示す特定の値（例えば、Ｆ０Ｈ）を、（前記プログラムによらずに、）前記第一レジスタに設定してもよい。
In addition, a storage unit that stores data used for the game control is provided, and the storage unit stores a ROM (for example, ROM 306 (or ROM 1306)) that stores a program executed by the CPU, and the CPU performs the game control. RAM (for example, RAM 308 (or RAM 1308)) that can temporarily store data used at the time, and the CPU before the game control is started (for example, “after power-on, the
このような構成とすれば、ＲＡＭのデータを読み書きする場合には、第一のレジスタをＲＡＭの上位アドレスを示す値として固定することで、ＲＡＭの下位アドレスだけを指定すればよく、プログラムコード量の削減や処理速度の向上を実現することが可能となる上に、第一のレジスタの値を不用意に変更することができなくなる結果、コーディングミスの発生を減少させることができる場合がある。 With such a configuration, when reading / writing RAM data, only the lower address of the RAM needs to be specified by fixing the first register as a value indicating the upper address of the RAM, and the amount of program code As a result, it is possible to reduce the occurrence of coding errors as a result of not being able to change the value of the first register inadvertently.
また、ＣＰＵと、遊技制御プログラムが記憶されたＲＯＭと、データを一時記憶可能なＲＡＭと、を内蔵するマイクロコンピュータを備えた遊技台であって、前記遊技台は、パチンコ機またはスロットマシンであり、前記ＣＰＵは、少なくとも特定のレジスタを有し、前記ＲＡＭの先頭アドレスの上位バイトは、前記ＲＯＭの先頭アドレスの上位バイトよりも大きく、前記ＣＰＵは、前記特定のレジスタに値をセットする機能のうち、ロード命令を受けたことに基づいて行われるものとしては、直値により値をセットする機能のみを有し、前記ＣＰＵは、前記特定のレジスタに値をセットする機能のうち、前記ロード命令を受けたことに基づいて行われるもの以外のものとしては、前記ＲＡＭの先頭アドレスの上位バイトと同じ値を初期値としてセットする機能を少なくとも有していてもよい。 A gaming machine comprising a microcomputer having a CPU, a ROM storing a gaming control program, and a RAM capable of temporarily storing data, wherein the gaming machine is a pachinko machine or a slot machine. The CPU has at least a specific register, and the upper byte of the start address of the RAM is larger than the upper byte of the start address of the ROM, and the CPU has a function of setting a value in the specific register. Of these, only the function of setting a value by a direct value is performed based on receiving the load instruction, and the CPU has the load instruction among the functions of setting a value in the specific register. As other than what is performed on the basis of having received, the same value as the upper byte of the top address of the RAM is set as the initial value. Set Te functions may be at least a.
このような構成とすれば、ＲＡＭの上位アドレスを示す値を特定レジスタの初期値としてセットすることで、ＲＡＭのデータを読み書きする場合には、ＲＡＭの下位アドレスだけを指定すればよく、プログラムコード量の削減や処理速度の向上を実現することができる。しかも、特定レジスタには、初期値以外では、ロード命令による直値だけしかセットすることができないので、特定レジスタの値を不用意に変更することができなくなる結果、アドレスの設定ミスや、ＲＡＭへのデータの読み書きミスなどの発生を回避することができ、安定した遊技制御を行うことができる。また、頻繁に演算に用いられることにより、意図しない演算結果が記憶されたレジスタ経由で、間違った値が特定のレジスタにセットされることを防止できるとともに、初期値としてＲＡＭの先頭アドレスの上位バイトと同じ値が特定のレジスタにセットされるので、電源投入後、特定のレジスタを用いてＲＡＭのアクセスを行う場合であれば、特定のレジスタに値をセットする操作をせずに、特定のレジスタを用いてＲＡＭのアクセスを行うことが可能になり、当該「ＲＡＭのアクセスを行う」ことについて、特定のレジスタの値が誤っていることから意図しないアドレスの情報をアクセスしてしまうといった不具合の防止効果をさらに高めることができる。 With such a configuration, by setting a value indicating the upper address of the RAM as the initial value of the specific register, when reading or writing RAM data, only the lower address of the RAM needs to be specified. Reduction of the amount and improvement of the processing speed can be realized. In addition, since only the direct value by the load instruction can be set in the specific register other than the initial value, the value of the specific register cannot be changed carelessly. The occurrence of data read / write errors and the like can be avoided, and stable game control can be performed. In addition, since it is frequently used for computation, it is possible to prevent an incorrect value from being set in a specific register via a register in which an unintended computation result is stored, and an upper byte of the RAM start address as an initial value. Since the same value is set in a specific register, if the RAM is accessed using a specific register after the power is turned on, the specific register is not operated without setting the value in the specific register. Can be used to access the RAM, and with regard to the “accessing the RAM”, it is possible to prevent a problem that the information of an unintended address is accessed because the value of a specific register is incorrect. The effect can be further enhanced.
また、プログラムを書き換えただけでは遊技を思い通りに制御することができないため、プログラムの書き換えによる不正行為を効果的に防止できる場合がある。特に、ＣＰＵのユーザによって設定されたユーザプログラムを実行可能なユーザモードと、該ユーザプログラムを実行不可能な非ユーザモード（例えば、セキュリティモード）と、を備え、該非ユーザモードにおいて前記特定の値を第一レジスタに設定すれば、特定の値が他の値に改ざんされたり、特定の値が読みだされたりするような不正行為を未然に防止できる場合がある。 In addition, since the game cannot be controlled as desired simply by rewriting the program, there are cases where illegal acts caused by rewriting the program can be effectively prevented. In particular, a user mode in which a user program set by a CPU user can be executed and a non-user mode in which the user program cannot be executed (for example, a security mode) are provided, and the specific value is set in the non-user mode. If the first register is set, it may be possible to prevent an illegal act in which a specific value is altered to another value or a specific value is read out.
また、前記ＲＡＭは、第一エリア（例えば、Ｆ０００Ｈ〜Ｆ３ＦＦＨのワークエリア（または、Ｉ／ＯマップドＩ／Ｏ方式でアクセス可能なエリア））と第二エリア（例えば、７ＦＥ０Ｈ〜７ＦＦＦＨのスタックエリア（または、メモリマップドＩ／Ｏ方式でアクセス可能なエリア））を有して構成されており、前記特定の値は、前記第一エリアの上位アドレス（Ｆ０Ｈ）を示す値であってもよい。 The RAM includes a first area (for example, a work area of F000H to F3FFH (or an area accessible by an I / O mapped I / O method)) and a second area (for example, a stack area of 7FE0H to 7FFFH ( Alternatively, the area may be accessed by a memory mapped I / O method)), and the specific value may be a value indicating an upper address (F0H) of the first area.
このような構成とすれば、ＲＡＭの第一エリアのデータを読み書きする場合には、第一のレジスタをＲＡＭの第一エリアの上位アドレスを示す値として固定することで、ＲＡＭの第一エリアの下位アドレスだけを指定すればよく、プログラムコード量の削減や処理速度の向上を実現することが可能となる上に、第一のレジスタの値を不用意に変更することができなくなる結果、コーディングミスの発生を減少させることができる場合がある。また、第一エリアの上位アドレスを固定することによって、第一エリアの読み書きを行うつもりが誤って第二エリアの読み書きを行ってしまうようなミスを未然に防止できる場合がある。 With such a configuration, when reading and writing data in the first area of the RAM, the first register is fixed as a value indicating the upper address of the first area of the RAM, so that the first area of the RAM is It is only necessary to specify the lower address, so that the amount of program code can be reduced and the processing speed can be improved, and the value of the first register cannot be changed carelessly. In some cases, it is possible to reduce the occurrence of. In addition, by fixing the upper address of the first area, there is a case where it is possible to prevent a mistake that an intention to read / write the first area erroneously reads / writes the second area.
また、本実施形態に係るパチンコ機１００（またはスロットマシン１１００）は、遊技の進行を中心とした遊技制御を行うＣＰＵ（例えば、ＣＰＵ３０４（またはＣＰＵ１３０４）と、前記遊技制御に用いるデータを記憶する記憶手段と、を備えた遊技台であって、前記記憶手段は、前記ＣＰＵが実行するプログラムを記憶するＲＯＭ（例えば、ＲＯＭ３０６（またはＲＯＭ１３０６））と、前記ＣＰＵが前記遊技制御を行う際に用いるデータを一時記憶可能なＲＡＭ（例えば、ＲＡＭ３０８（またはＲＡＭ１３０８））と、を少なくとも有し、前記ＣＰＵは、前記遊技制御を開始する前（例えば、「電源投入後、主制御部３００のＣＰＵ３０４がユーザプログラム（制御プログラム）を実行する前」、「システムリセット後、主制御部３００のＣＰＵ３０４がユーザプログラム（制御プログラム）を実行する前」、「セキュリティモードに移行した直後」、「セキュリティチェックの結果がＯＫとなってユーザモードに移行した直後」、「システムリセットによる初期化処理の期間中」など）に、前記ＲＡＭの先頭アドレスのうちの上位アドレスを示す特定の値（例えば、Ｆ０Ｈ）を、（前記プログラムによらずに、）特定レジスタ（例えば、ＲＯＭ３０６とは別体のＣＰＵ３０４に内蔵されたＴレジスタ）に設定することを特徴とする遊技台である。
In addition, the pachinko machine 100 (or slot machine 1100) according to the present embodiment stores a CPU (for example, the CPU 304 (or CPU 1304) that performs game control centering on the progress of the game and data used for the game control. And a memory for storing a program executed by the CPU (for example, ROM 306 (or ROM 1306)) and data used when the CPU performs the game control. RAM (for example, RAM 308 (or RAM 1308)) at least, and the CPU before the game control is started (for example, “after power-on, the
本実施形態に係るパチンコ機１００（またはスロットマシン１１００）によれば、ＲＡＭのデータを読み書きする場合には、特定レジスタをＲＡＭの上位アドレスを示す値として固定することで、ＲＡＭの下位アドレスだけを指定すればよく、プログラムコード量の削減や処理速度の向上を実現することが可能となる上に、特定レジスタの値を不用意に変更することができなくなる結果、コーディングミスの発生を減少させることができる場合がある。 According to the pachinko machine 100 (or the slot machine 1100) according to the present embodiment, when reading / writing data in the RAM, by fixing the specific register as a value indicating the upper address of the RAM, only the lower address of the RAM is obtained. It is only necessary to specify this, and it is possible to reduce the amount of program code and increase the processing speed, as well as reduce the occurrence of coding errors as a result of not being able to change the value of a specific register carelessly. May be possible.
また、本実施形態に係るパチンコ機１００（またはスロットマシン１１００）は、ＣＰＵと、遊技制御プログラムを記憶するＲＯＭと、データを一時記憶可能なＲＡＭと、を内蔵するマイクロコンピュータを備えた遊技台であって、前記遊技台は、パチンコ機またはスロットマシンであり、前記ＣＰＵは、少なくとも特定レジスタを備え、前記ＲＡＭの先頭アドレスの上位バイトは、前記ＲＯＭの先頭アドレスの上位バイトよりも大きく、前記遊技制御プログラムによらずに、前記ＲＡＭの先頭アドレスの上位バイトと同じ値が、初期値として前記特定レジスタにセットされることを特徴とする遊技台である。 The pachinko machine 100 (or slot machine 1100) according to the present embodiment is a game machine including a microcomputer that includes a CPU, a ROM that stores a game control program, and a RAM that can temporarily store data. The gaming machine is a pachinko machine or a slot machine, and the CPU includes at least a specific register, and the upper byte of the top address of the RAM is larger than the upper byte of the top address of the ROM. The gaming machine is characterized in that the same value as the upper byte of the head address of the RAM is set in the specific register as an initial value regardless of the control program.
本実施形態に係るパチンコ機１００（またはスロットマシン１１００）によれば、遊技制御プログラム内でＲＡＭのアドレスの上位バイトを記述する必要がなくなるので、不正行為者にプログラムを不正に解析されたとしてもＲＡＭのアドレスが特定困難である上に、遊技制御プログラムを書き換えただけでは遊技を思い通りに制御することができないため、遊技制御プログラムの書き換えによる不正行為を効果的に防止することができる。また、ＲＡＭのデータを読み書きする場合には、特定レジスタをＲＡＭの上位アドレスを示す値として固定することで、ＲＡＭの下位アドレスだけを指定すればよく、プログラムコード量の削減や処理速度の向上を実現することが可能となる上に、特定レジスタの値を不用意に変更することができなくなる結果、コーディングミスの発生を減少させることができる。 According to the pachinko machine 100 (or slot machine 1100) according to the present embodiment, since it is not necessary to describe the upper byte of the RAM address in the game control program, even if the program is illegally analyzed by an unauthorized person. It is difficult to specify the address of the RAM, and the game cannot be controlled as desired simply by rewriting the game control program, so that illegal acts caused by rewriting the game control program can be effectively prevented. In addition, when reading and writing data in the RAM, it is sufficient to specify only the lower address of the RAM by fixing the specific register as a value indicating the upper address of the RAM, thereby reducing the amount of program code and improving the processing speed. In addition to being able to be realized, the value of the specific register cannot be changed carelessly, and as a result, the occurrence of coding errors can be reduced.
また、プログラムを書き換えただけでは遊技を思い通りに制御することができないため、プログラムの書き換えによる不正行為を効果的に防止できる場合がある。特に、ＣＰＵのユーザによって設定されたユーザプログラムを実行可能なユーザモードと、該ユーザプログラムを実行不可能な非ユーザモード（例えば、セキュリティモード）と、を備え、該非ユーザモードにおいて前記特定の値を第一レジスタに設定すれば、特定の値が他の値に改ざんされたり、特定の値が読みだされたりするような不正行為を未然に防止できる場合がある。 In addition, since the game cannot be controlled as desired simply by rewriting the program, there are cases where illegal acts caused by rewriting the program can be effectively prevented. In particular, a user mode in which a user program set by a CPU user can be executed and a non-user mode in which the user program cannot be executed (for example, a security mode) are provided, and the specific value is set in the non-user mode. If the first register is set, it may be possible to prevent an illegal act in which a specific value is altered to another value or a specific value is read out.
また、前記ＣＰＵは、非特定レジスタ（例えば、Ａレジスタ、Ｆレジスタ、Ｂレジスタ、Ｃレジスタ、Ｄレジスタ、Ｅレジスタ、Ｈレジスタ、Ｌレジスタ、およびこれらの裏レジスタ）をさらに備えるとともに、前記特定レジスタに前記非特定レジスタを介してデータを転送する命令（例えば「ＬＤ Ｔ，Ａ」命令のように、ＴレジスタにＡレジスタを介してデータを転送する命令）を備えず、前記特定レジスタに直値によりデータを設定する命令（例えば、「ＬＤ Ｔ，Ｆ０Ｈ」命令）を備えてもよい。 The CPU further includes non-specific registers (for example, an A register, an F register, a B register, a C register, a D register, an E register, an H register, an L register, and a back register thereof), and the specific register Are not provided with an instruction for transferring data via the non-specific register (eg, an instruction for transferring data via the A register to the T register, such as an “LD T, A” instruction). May be provided with an instruction (for example, an “LD T, F0H” instruction) for setting data.
このような構成とすれば、特定レジスタに対して直値でデータを転送するよう構成されているので、セットしているデータを確認し易くなる場合がある。また、特定レジスタに対して他のレジスタを介してデータを転送できないように構成されているので、特定レジスタの値を不用意に変更することができなくなる結果、コーディングミスの発生を減少させることができる場合がある。また、特定レジスタは直値によるデータの転送のみが認められているため、レジスタを介したデータの転送と直値によるデータの転送の両方が認められている他のレジスタよりも相対的に使用頻度が低くなる。このため、コーディングの見直し作業や、デバッグ（例えば、Ｔレジスタのトレースなど）の効率を高めることが可能となる。 With such a configuration, since data is transferred to a specific register as a direct value, it may be easy to check the set data. In addition, since it is configured so that data cannot be transferred to a specific register via another register, the value of the specific register cannot be inadvertently changed, thereby reducing the occurrence of coding errors. There are cases where it is possible. In addition, because specific registers are only allowed to transfer data by direct data, they are used more frequently than other registers that allow both data transfer through registers and direct data transfer. Becomes lower. For this reason, it is possible to increase the efficiency of coding review work and debugging (for example, T register tracing).
また、前記ＣＰＵは、前記特定レジスタに直値によりデータを転送する命令に基づいて、前記特定レジスタに前記特定の値を転送することができるようにしてもよい。 The CPU may be configured to transfer the specific value to the specific register based on an instruction to transfer data to the specific register as a direct value.
このような構成とすれば、ループ処理などで汎用レジスタの空きがなくなった場合に臨時的に特定レジスタを使用した後に、初期値に戻すことができ、利便性を高めることができる。 With such a configuration, when the general-purpose register becomes empty due to loop processing or the like, the specific register is temporarily used and then returned to the initial value, so that convenience can be improved.
また、前記ＣＰＵは、前記ＲＡＭから前記特定レジスタにデータを転送する命令に基づいて、前記特定レジスタに前記特定の値を転送（例えば、「ＰＯＰ ＴＩ」命令による転送）することができるように構成してもよい。 Further, the CPU is configured to be able to transfer the specific value to the specific register (for example, transfer by a “POP TI” instruction) based on an instruction to transfer data from the RAM to the specific register. May be.
このような構成とすれば、特定レジスタを特定の処理に使用することが可能となり、特定レジスタの利便性を高めることができる場合がある。 With such a configuration, the specific register can be used for specific processing, and the convenience of the specific register can be improved in some cases.
また、前記ＲＡＭは、第一エリア（例えば、Ｆ０００Ｈ〜Ｆ３ＦＦＨのワークエリア（または、Ｉ／ＯマップドＩ／Ｏ方式でアクセス可能なエリア））と第二エリア（例えば、７ＦＥ０Ｈ〜７ＦＦＦＨのスタックエリア（または、メモリマップドＩ／Ｏ方式でアクセス可能なエリア））を有して構成されており、前記特定の値は、前記第一エリアの上位アドレス（Ｆ０Ｈ）を示す値であってもよい。 The RAM includes a first area (for example, a work area of F000H to F3FFH (or an area accessible by an I / O mapped I / O method)) and a second area (for example, a stack area of 7FE0H to 7FFFH ( Alternatively, the area may be accessed by a memory mapped I / O method)), and the specific value may be a value indicating an upper address (F0H) of the first area.
このような構成とすれば、ＲＡＭの第一エリアのデータを読み書きする場合には、特定レジスタをＲＡＭの第一エリアの上位アドレスを示す値として固定することで、ＲＡＭの第一エリアの下位アドレスだけを指定すればよく、プログラムコード量の削減や処理速度の向上を実現することが可能となる上に、特定レジスタの値を不用意に変更することができなくなる結果、コーディングミスの発生を減少させることができる場合がある。また、第一エリアの上位アドレスを固定することによって、第一エリアの読み書きを行うつもりが誤って第二エリアの読み書きを行ってしまうようなミスを未然に防止できる場合がある。 With such a configuration, when reading and writing data in the first area of the RAM, the specific register is fixed as a value indicating the upper address of the first area of the RAM, thereby lowering the lower address of the first area of the RAM. It is possible to reduce the amount of program code and increase the processing speed, as well as reduce the occurrence of coding errors as a result of the inadvertent change of specific register values. There is a case that can be made. In addition, by fixing the upper address of the first area, there is a case where it is possible to prevent a mistake that an intention to read / write the first area erroneously reads / writes the second area.
また、前記ＣＰＵは、所定の割込み条件が成立したことに基づいて実行される割込み処理（例えば、主制御部メイン処理）を実行可能であるとともに、電源投入後、最初の前記割込み処理を実行する前に、前記特定レジスタに前記特定の値が設定されているかを判定する処理（例えば、Ｔレジチェック処理）を実行してもよい。なお、「電源投入後、最初の前記割込み処理を実行する前」の例としては、他にも、「電源投入後、主制御部メイン処理のステップＳ１０５の低電圧状態の確認前」や、「電源投入後、主制御部メイン処理のステップＳ１０９の電断前の状態に復帰する否かの確認前」や、「電源投入後、第１副制御部の立ち上りの確認前」などを挙げることができる。また、「判定する処理」の結果に応じて、上記図１１に示すように、特定レジスタに特定の値を設定したり、上記図１２に示すように、エラー処理を実行してもよい。 In addition, the CPU can execute an interrupt process (for example, main control unit main process) that is executed based on a predetermined interrupt condition being satisfied, and executes the first interrupt process after the power is turned on. Before that, a process for determining whether the specific value is set in the specific register (for example, a T-registration check process) may be executed. In addition, examples of “before executing the first interrupt process after turning on the power” include other “after power on and before confirming the low voltage state in step S105 of the main control unit main process”, “ For example, after power-on, before confirming whether or not to return to the state before power interruption in step S109 of the main control unit main process, or “before power-on, before confirming the rise of the first sub-control unit”. it can. Further, depending on the result of the “determination process”, a specific value may be set in the specific register as shown in FIG. 11 or error processing may be executed as shown in FIG.
このような構成とすれば、特定レジスタの値を確認することで遊技台が正常動作をしているか否かを判断できる場合がある。 With such a configuration, it may be possible to determine whether or not the game machine is operating normally by checking the value of the specific register.
また、本実施形態に係るパチンコ機１００（またはスロットマシン１１００）は、複数のアドレスそれぞれで示される記憶領域（例えば、ＲＯＭ領域）に制御プログラムデータを含む複数種類のデータ（例えば、非使用データや参照データ）を記憶したＲＯＭ（例えば、ＲＯＭ３０６）と、前記ＲＯＭに記憶された前記制御プログラムデータに基づいて所定の周期毎に実行される割込み処理（例えば、主制御部タイマ割込み処理）を含む複数種類の遊技制御処理を実行するＣＰＵ（例えば、ＣＰＵ３０４）と、を備え、前記ＲＯＭは、１又は複数の前記制御プログラムデータであって、前記ＣＰＵが実行する複数種類の命令それぞれに対応した命令データ（オペコード）と、１又は複数の前記制御プログラムデータであって、前記ＣＰＵが該命令を実行するために必要な補足データ（オペランド）と、を記憶し、該命令データであって、特定のアドレス（例えば、サブルーチンの先頭のアドレス）を識別可能にする特定識別情報（例えば、サブルーチンの先頭のアドレスをバイナリ形式で表現した情報）の一部である第１の識別情報を示す第１のアドレスデータ（例えば、ｍ）および該第１のアドレスデータと異なる別データ（例えば、ＥＸＥＳＵＢ命令の命令データからｍを除いたデータ）で構成され、該特定のアドレスで示される記憶領域に記憶されたデータを前記ＣＰＵに読み込ませる特定命令（例えば、ＥＸＥＳＵＢ命令）に対応した特定命令データ（例えば、ＥＸＥＳＵＢ命令の命令データ）と、該補足データであって、該特定識別情報から該第１の識別情報を除いた情報のうちの少なくとも一部である第２の識別情報を示す第２のアドレスデータ（例えば、ｎ）で構成され、前記ＣＰＵが該特定命令を実行するために必要な特定補足データと、を前記割込み処理で実行される命令に対応するように（例えば、ＲＯＭ制御領域のうちタイマ割り込み処理の領域に対応するＲＯＭ３０６の記憶領域（タイマ割込み処理に対応したアドレスで示される記憶領域）に）記憶していることを特徴とする遊技台である。
Further, the pachinko machine 100 (or the slot machine 1100) according to the present embodiment has a plurality of types of data (for example, non-use data and data) including control program data in storage areas (for example, ROM areas) indicated by a plurality of addresses. A plurality of ROMs (for example, ROM 306) storing reference data) and interrupt processing (for example, main control unit timer interrupt processing) executed at predetermined intervals based on the control program data stored in the ROM A CPU (for example, a CPU 304) that executes a type of game control process, and the ROM is one or a plurality of the control program data, each of which corresponds to a plurality of types of commands executed by the CPU (Opcode) and one or more of the control program data, the CPU Specific identification information (for example, a subroutine) that stores supplementary data (operands) necessary for executing the instruction, and is capable of identifying a specific address (for example, the head address of the subroutine). First address data (for example, m) indicating the first identification information that is a part of the first address of information in binary format) and other data different from the first address data (for example, the EXESUB instruction) Specific instruction data (for example, EXESUB instruction), for example, which causes the CPU to read the data stored in the storage area indicated by the specific address. , The instruction data of the EXESUB instruction) and the supplementary data, the information obtained by removing the first identification information from the specific identification information Specific supplementary data that is composed of second address data (for example, n) indicating second identification information that is at least a part of the CPU and that is necessary for the CPU to execute the specific instruction. (For example, in the storage area of the
本実施形態に係るパチンコ機１００（またはスロットマシン１１００）によれば、命令データに含まれる第１のアドレスデータｍを上位アドレスのデータとして定義することで、アドレス領域に対して命令データをグループ化して対応付けることができ、コーディングミスを抑制することができる場合がある。また、命令データは、呼び出すサブルーチンの先頭アドレスの一部を構成するデータを含んで構成されていることから、移動先のアドレスデータを間違ってしまった場合であっても、間違ってしまったデータが命令データに含まれていれば、制御プログラムの実行が停止される場合があるため、コーディングミスを抑制することができる場合がある。また、従来のサブルーチンを呼び出す制御命令（例えば、ＣＡＬＬ命令）を圧縮することができ、ＲＯＭ制御領域に対応するＲＯＭ３０６の記憶領域に記憶されている従来の制御プログラムデータを圧縮することが可能となる。また、制御プログラムの圧縮に起因して従来（例えば、ＣＡＬＬ命令）よりもサブルーチンを呼び出す制御プログラムの処理速度を向上させる（ステート数を少なくする）ことができる場合がある。
According to the pachinko machine 100 (or the slot machine 1100) according to the present embodiment, the first address data m included in the instruction data is defined as upper address data, thereby grouping the instruction data into the address area. In some cases, coding errors can be suppressed. In addition, because the instruction data includes data that forms part of the top address of the subroutine to be called, even if the destination address data is incorrect, the erroneous data is If included in the instruction data, the execution of the control program may be stopped, so that a coding error may be suppressed. In addition, a control instruction (for example, a CALL instruction) for calling a conventional subroutine can be compressed, and conventional control program data stored in the storage area of the
また、本実施形態に係るパチンコ機１００（またはスロットマシン１１００）は、複数のアドレスそれぞれで示される記憶領域に制御プログラムデータおよび該制御プログラムデータに基づいて参照される参照データを含む複数種類のデータを記憶したＲＯＭと、前記ＲＯＭに記憶された前記制御プログラムデータおよび前記参照データに基づいて所定の周期毎に実行される割込み処理を含む複数種類の遊技制御処理を実行するＣＰＵと、を備え、前記ＲＯＭは、１又は複数の前記制御プログラムデータであって、前記ＣＰＵが実行する複数種類の命令それぞれに対応した命令データと、１又は複数の前記制御プログラムデータであって、前記ＣＰＵが該命令を実行するために必要な補足データと、を記憶し、前記命令データであって、特定のアドレスを識別可能にする特定識別情報の一部である第１の識別情報を示す第１のアドレスデータおよび該第１のアドレスデータと異なる別データで構成され、該特定のアドレスで示される記憶領域に記憶されたデータを前記ＣＰＵに読み込ませる特定命令に対応した特定命令データと、前記補足データであって、前記特定識別情報から前記第１の識別情報を除いた情報である第２の識別情報を示す第２のアドレスデータで構成され、前記ＣＰＵが該特定命令を実行するために必要な特定補足データと、を前記割込み処理で実行される命令に対応するように記憶し、前記特定命令の実行により前記ＣＰＵが読み込み可能な特定の記憶領域に全ての前記制御プログラムデータを記憶し、全ての制御プログラムデータが記憶された前記特定の記憶領域とは異なる記憶領域に、前記参照データを記憶していることを特徴とする遊技台である。 In addition, the pachinko machine 100 (or the slot machine 1100) according to the present embodiment includes a plurality of types of data including control program data and reference data referred to based on the control program data in a storage area indicated by each of a plurality of addresses. And a CPU for executing a plurality of types of game control processes including an interrupt process executed at predetermined intervals based on the control program data and the reference data stored in the ROM, The ROM is one or a plurality of the control program data, the command data corresponding to each of a plurality of types of instructions executed by the CPU, and the one or a plurality of the control program data, the CPU And supplementary data necessary for executing A storage area composed of first address data indicating first identification information that is part of specific identification information enabling identification of an address and different data different from the first address data, and indicated by the specific address Specific instruction data corresponding to a specific instruction for causing the CPU to read the data stored in the CPU and the supplementary data, the second identification information which is information obtained by removing the first identification information from the specific identification information And the specific supplementary data necessary for the CPU to execute the specific instruction is stored so as to correspond to the instruction executed in the interrupt processing, and All the control program data is stored in a specific storage area that can be read by the CPU by execution, and the specific record in which all the control program data is stored is stored. In different storage area from the region, a gaming table, characterized in that stores the reference data.
本実施形態に係るパチンコ機１００（またはスロットマシン１１００）によれば、ＣＰＵが特定命令を実行する際に、誤って参照データを読み込んでしまい、当該参照データに基づいて意図しない遊技制御処理を行ってしまうような事態を未然に防止することができ、遊技制御の安定化を図ることができる。また、特定命令は、特定の記憶領域に記憶された全ての制御プログラムデータを読み込み可能に構成されているため、制御プログラムデータにおける呼出元と呼出先の配置（記憶場所）が制限されることがなく、制御プログラムの設計に自由度を持たせることができる。また、遊技台の分野においては、複数種類の遊技台において制御プログラムデータ（例えば、使用頻度の高いサブルーチン）を共用する一方で、各遊技台の仕様や性能に応じて参照データ（例えば、抽選値や演出データ）を異ならせることが一般的であるため、遊技台に特に好適である。 According to the pachinko machine 100 (or slot machine 1100) according to the present embodiment, when the CPU executes a specific command, the reference data is erroneously read, and an unintended game control process is performed based on the reference data. Such a situation can be prevented and game control can be stabilized. Further, since the specific instruction is configured to be able to read all the control program data stored in the specific storage area, the arrangement (storage location) of the call source and the call destination in the control program data may be limited. Therefore, the control program can be designed with a degree of freedom. In the field of gaming machines, a plurality of types of gaming machines share control program data (for example, frequently used subroutines), while reference data (for example, lottery values) according to the specifications and performance of each gaming machine. Or production data) is generally different, and is particularly suitable for a game machine.
また、複数のアドレスそれぞれで示される記憶領域に制御プログラムデータおよび該制御プログラムデータに基づいて参照される参照データを含む複数種類のデータを記憶したＲＯＭと、前記ＲＯＭに記憶された前記制御プログラムデータおよび前記参照データに基づいて所定の周期毎に実行される割込み処理を含む複数種類の遊技制御処理を実行するＣＰＵと、を備え、前記ＲＯＭは、１又は複数の前記制御プログラムデータであって、前記ＣＰＵが実行する複数種類の命令それぞれに対応した命令データと、１又は複数の前記制御プログラムデータであって、前記ＣＰＵが該命令を実行するために必要な補足データと、を記憶し、前記命令データであって、特定のアドレスを識別可能にする特定識別情報の一部である第１の識別情報を示す第１のアドレスデータおよび該第１のアドレスデータと異なる別データで構成され、該特定のアドレスで示される記憶領域に記憶されたデータを前記ＣＰＵに読み込ませる特定命令に対応した特定命令データと、前記補足データであって、前記特定識別情報から前記第１の識別情報を除いた情報である第２の識別情報を示す第２のアドレスデータで構成され、前記ＣＰＵが該特定命令を実行するために必要な特定補足データと、を前記割込み処理で実行される命令に対応するように記憶し、前記特定命令の実行により前記ＣＰＵが読み込み可能な特定の記憶領域に全ての前記制御プログラムデータを記憶し、全ての制御プログラムデータが記憶された前記特定の記憶領域とは異なる記憶領域に、前記参照データを記憶していてもよい。 A ROM storing a plurality of types of data including control program data and reference data referred to based on the control program data in a storage area indicated by each of a plurality of addresses; and the control program data stored in the ROM And a CPU that executes a plurality of types of game control processes including an interrupt process that is executed at predetermined intervals based on the reference data, and the ROM is one or a plurality of the control program data, Storing instruction data corresponding to each of a plurality of types of instructions executed by the CPU, and one or a plurality of the control program data, which is supplementary data necessary for the CPU to execute the instructions; Indicates first identification information that is part of specific identification information that is instruction data and enables identification of a specific address. Specific instruction data corresponding to a specific instruction that is constituted by first address data and different data different from the first address data, and causes the CPU to read data stored in the storage area indicated by the specific address; The supplementary data is composed of second address data indicating second identification information, which is information obtained by removing the first identification information from the specific identification information, and the CPU executes the specific instruction. Specific supplementary data necessary for the interrupt processing is stored so as to correspond to the instruction executed in the interrupt processing, and all the control program data is stored in a specific storage area readable by the CPU by the execution of the specific instruction. The reference data may be stored in a storage area different from the specific storage area in which all control program data is stored.
このような構成とすれば、ＣＰＵが特定命令を実行する際に、誤って参照データを読み込んでしまい、当該参照データに基づいて意図しない遊技制御処理を行ってしまうような事態を未然に防止することができ、遊技制御の安定化を図ることができる。また、特定命令は、特定の記憶領域に記憶された全ての制御プログラムデータを読み込み可能に構成されているため、制御プログラムデータにおける呼出元と呼出先の配置（記憶場所）が制限されることがなく、制御プログラムの設計に自由度を持たせることができる。また、遊技台の分野においては、複数種類の遊技台において制御プログラムデータ（例えば、使用頻度の高いサブルーチン）を共用する一方で、各遊技台の仕様や性能に応じて参照データ（例えば、抽選値や演出データ）を異ならせることが一般的であるため、遊技台に特に好適である。 With such a configuration, it is possible to prevent a situation in which, when the CPU executes a specific command, the reference data is erroneously read and an unintended game control process is performed based on the reference data. And stabilization of game control can be achieved. Further, since the specific instruction is configured to be able to read all the control program data stored in the specific storage area, the arrangement (storage location) of the call source and the call destination in the control program data may be limited. Therefore, the control program can be designed with a degree of freedom. In the field of gaming machines, a plurality of types of gaming machines share control program data (for example, frequently used subroutines), while reference data (for example, lottery values) according to the specifications and performance of each gaming machine. Or production data) is generally different, and is particularly suitable for a game machine.
また、前記ＲＯＭは、少なくとも前記第１の識別情報、前記第２の識別情報の順序に定義することにより前記特定のアドレスを識別可能にする前記特定識別情報（例えば、ｍｎ）のうち、前記第１の識別情報を示す前記第１のアドレスデータおよび前記別データで構成される前記特定命令データと、該特定識別情報のうち前記第２の識別情報を示す前記第２のアドレスデータで構成される前記特定補足データと、を前記割込み処理で実行される命令に対応するように記憶してもよい。 Further, the ROM includes the first identification information (for example, mn) that makes it possible to identify the specific address by defining at least the order of the first identification information and the second identification information. The first instruction data indicating one identification information and the specific command data composed of the separate data, and the second address data indicating the second identification information among the specific identification information. The specific supplementary data may be stored so as to correspond to an instruction executed in the interrupt process.
このような構成とすれば、命令データは、呼び出すサブルーチンの先頭アドレスの一部を構成するデータを含んで構成されていることから、移動先のアドレスデータを間違ってしまった場合であっても、間違ってしまったデータが命令データに含まれていれば、制御プログラムの実行が停止されるため、コーディングミスを抑制することができる場合がある。 With such a configuration, since the instruction data is configured to include data that forms part of the top address of the subroutine to be called, even if the destination address data is wrong, If erroneous data is included in the instruction data, the execution of the control program is stopped, so that coding errors may be suppressed.
また、前記ＲＯＭは、少なくとも前記第１のアドレスデータの一部である第１の構成データ（例えば、ＥＸＥＳＵＢ命令の命令データのビット７）、前記別データの少なくとも一部である第２の構成データ（例えば、ＥＸＥＳＵＢ命令の命令データのビット６〜３）、前記第１のアドレスデータから該第１の構成データを除いた第３の構成データ（例えば、ＥＸＥＳＵＢ命令の命令データのビット２〜０）の順序で構成された前記特定命令データをを前記割込み処理で実行される命令に対応するように記憶してもよい。
The ROM includes at least first configuration data (for example,
このような構成とすれば、命令データをグループ化しつつも、きめ細かく命令データテーブルの空き領域に割り当てることが可能になる。よって、限られたハードウェア資源（例えば、１バイトで定義可能なパターン（２５６パターン））を有効利用することができ、命令データの圧縮によるＲＯＭ制御領域に対応するＲＯＭの記憶領域に記憶されている従来の制御プログラムデータの圧縮が可能となる。 With such a configuration, it is possible to finely assign the instruction data to a free area of the instruction data table while grouping the instruction data. Therefore, limited hardware resources (for example, patterns that can be defined by 1 byte (256 patterns)) can be used effectively and stored in the ROM storage area corresponding to the ROM control area by compressing instruction data. The conventional control program data can be compressed.
また、前記第３の構成データ（例えば、ＥＸＥＳＵＢ命令の命令データのビット２〜０）が前記第１の構成データ（例えば、ＥＸＥＳＵＢ命令の命令データのビット７）と比較してデータ容量が大きくなる、または、前記第１の構成データが前記第３の構成データと比較してデータ容量が大きくなる（例えば、３ビットに対して１ビット）ように構成された前記特定命令データを前記割込み処理で実行される命令に対応するように記憶してもよい。
Further, the third configuration data (for example,
このような構成とすれば、命令データをグループ化しつつも、きめ細かく命令データテーブルの空き領域に割り当てることが可能になる。よって、限られたハードウェア資源（例えば、１バイトで定義可能なパターン（２５６パターン））を有効利用することができ、命令データの圧縮によるＲＯＭ制御領域に対応するＲＯＭの記憶領域に記憶されている従来の制御プログラムデータの圧縮が可能となる。 With such a configuration, it is possible to finely assign the instruction data to a free area of the instruction data table while grouping the instruction data. Therefore, limited hardware resources (for example, patterns that can be defined by 1 byte (256 patterns)) can be used effectively and stored in the ROM storage area corresponding to the ROM control area by compressing instruction data. The conventional control program data can be compressed.
また、前記ＲＯＭは、前記特定命令の実行により前記ＣＰＵが読み込み可能なデータが記憶されている特定の記憶領域（例えば、００００Ｈ〜０ＦＦＦＨや００００Ｈ〜１１ＦＦＨ）に全ての前記制御プログラムデータを記憶するとともに、該特定の記憶領域から前記制御プログラムデータが記憶された制御記憶領域（例えば、ＲＯＭ制御領域に対応するＲＯＭ３０６の記憶領域）を除いた記憶領域（例えば、非使用領域に対応するＲＯＭ３０６の記憶領域）の全てに前記遊技制御処理の実行に使用されない非使用データ（例えば、００Ｈ）を記憶するようにしてもよい。
The ROM stores all the control program data in a specific storage area (for example, 0000H to 0FFFH or 0000H to 11FFH) in which data that can be read by the CPU by execution of the specific instruction is stored. A storage area (for example, a storage area of the
このような構成とすれば、ＣＰＵ３０４が非使用データおよび制御プログラムデータを除くデータ（例えば、参照データや管理データ）を直接命令データとして読み込まれることがないため、補足データのコーディングミスによるＣＰＵ３０４の誤作動を防止できる場合がある。
With such a configuration, the
また、前記ＲＯＭは、複数のアドレスそれぞれで示される記憶領域に特定のデータ長（例えば、１バイト（８ビット））で表される複数種類のデータを記憶するものであり、前記ＣＰＵは、前記ＲＯＭの記憶された一のアドレスに示される記憶領域に記憶されたデータを一処理毎に読み込むことで前記割込み処理を含む複数種類の遊技制御処理を実行するものであり、前記ＲＯＭは、さらに、前記特定のデータ長の２以上の整数倍である第１のデータ長（例えば、２バイト（１６ビット））で表現される前記特定のアドレスを識別可能な前記特定識別情報の一部である前記第１の識別情報を示す前記第１のアドレスデータおよび前記別データで構成される前記特定命令データと、該第１のデータ長よりも前記特定のデータ長の整数倍のデータ長だけ短い第２のデータ長（例えば、１バイト（８ビット））で表現される前記第２のアドレスデータで構成される前記特定補足データと、を前記割込み処理で実行される命令に対応するように記憶してもよい。 The ROM stores a plurality of types of data represented by a specific data length (for example, 1 byte (8 bits)) in a storage area indicated by each of a plurality of addresses. A plurality of types of game control processes including the interrupt process are executed by reading the data stored in the storage area indicated by one address stored in the ROM for each process, and the ROM further includes: The specific identification information that can identify the specific address represented by a first data length (for example, 2 bytes (16 bits)) that is an integer multiple of 2 or more of the specific data length The specific instruction data composed of the first address data indicating the first identification information and the separate data, and data that is an integer multiple of the specific data length than the first data length The specific supplementary data composed of the second address data expressed by a second data length (for example, 1 byte (8 bits)) that is shorter than the second data length so as to correspond to the instruction executed in the interrupt process. May be stored.
このような構成とすれば、命令データをグループ化しつつも、きめ細かく命令データテーブルの空き領域に割り当てることが可能になる。よって、限られたハードウェア資源（例えば、１バイトで定義可能なパターン（２５６パターン））を有効利用することができ、命令データの圧縮によるＲＯＭ制御領域に対応するＲＯＭの記憶領域に記憶されている従来の制御プログラムデータの圧縮が可能となる。 With such a configuration, it is possible to finely assign the instruction data to a free area of the instruction data table while grouping the instruction data. Therefore, limited hardware resources (for example, patterns that can be defined by 1 byte (256 patterns)) can be used effectively and stored in the ROM storage area corresponding to the ROM control area by compressing instruction data. The conventional control program data can be compressed.
また、本実施形態に係るパチンコ機１００（またはスロットマシン１１０）は、複数の制御プログラムデータで構成される制御プログラムを記憶しているＲＯＭ（例えば、ＲＯＭ３０６）と、前記制御プログラムに基づいて遊技制御を実行するＣＰＵ（例えば、ＣＰＵ３０４）と、を備え、前記ＲＯＭは、前記複数の制御プログラムデータのうち、第１のデータ（例えば、ＥＸＥＳＵＢ命令（ＥＸＥＳＵＢｍｎ）の命令データにおける、ビット６およびビット７）、第２のデータ（例えば、ＥＸＥＳＵＢ命令（ＥＸＥＳＵＢｍｎ）の命令データにおける、ビット５（α））、第３のデータ（例えば、ＥＸＥＳＵＢ命令（ＥＸＥＳＵＢｍｎ）の命令データにおける、ビット３およびビット４）、第４のデータ（例えば、ＥＸＥＳＵＢ命令（ＥＸＥＳＵＢｍｎ）の命令データにおける、ビット０（δ）、ビット１（γ）、ビット２（β））、第５のデータ（例えば、ＥＸＥＳＵＢ命令（ＥＸＥＳＵＢｍｎ）の命令データにおける、補足データ（ｎ））を含んで構成された特定の制御プログラムデータ（ＥＸＥＳＵＢ命令（ＥＸＥＳＵＢｍｎ）の命令データを、少なくとも、該第２のデータ、該第３のデータ、該第４のデータ、順番に並べて（例えば、アドレスの若い順番）記憶するものであり、前記ＣＰＵは、前記特定の制御プログラムデータを読み込んだ場合に、前記第１および第３のデータを用いて特定される第１の命令（例えば、サブルーチンの先頭のアドレスを呼び出す命令）と、前記第２のデータ、前記第４のデータおよび前記第５のデータを用いて特定される第２の命令（例えば、呼び出すサブルーチンの先頭アドレスを特定する命令）と、で特定される特定命令（例えば、ＥＸＥＳＵＢ命令）を所定周期で実行される割込処理（例えば、タイマ割込み処理）中に実行することを特徴とする遊技台とも言える。
Further, the pachinko machine 100 (or the slot machine 110) according to the present embodiment has a ROM (eg, ROM 306) storing a control program composed of a plurality of control program data, and game control based on the control program. And the ROM executes first data (for example,
なお、前記ＲＯＭは、前記第１のデータと前記第２のデータの間、前記第２のデータと前記第３のデータの間および前記第３のデータと前記第４のデータの間のうち少なくともいずれか１つのデータ間に別のデータを含んで構成される前記特定の制御プログラムデータを記憶するものであってもよいが、前記ＲＯＭは、前記第１のデータ、前記第２のデータ、前記第３のデータおよび前記第４のデータでのみで構成される前記特定の制御プログラムデータを記憶するものであると、よりアセンブル後の機械語のチェックが簡便になり、コーディングミスを抑制することができる。 The ROM includes at least one of the first data and the second data, the second data and the third data, and the third data and the fourth data. The specific control program data configured to include another data between any one of the data may be stored. However, the ROM stores the first data, the second data, and the data. If the specific control program data composed only of the third data and the fourth data is stored, the machine language after assembly can be checked more easily and coding errors can be suppressed. it can.
また、前記第１のデータ、前記第２のデータ、第３のデータおよび前記第４のデータを合わせたデータ長と、前記第４のデータのデータ長を同一のデータ長（例えば、１バイト（８ビット）長）としてもよい。さらに、前記ＣＰＵが一度に読み込むデータのデータ長と前記第４のデータのデータ長を同一のデータ長としても良い。 The data length of the first data, the second data, the third data, and the fourth data is the same as the data length of the fourth data (for example, 1 byte ( (8 bits) long). Furthermore, the data length of data read by the CPU at a time and the data length of the fourth data may be the same data length.
また、本実施形態に係るパチンコ機１００（またはスロットマシン１１００）は、プログラムデータおよび一時的なデータを記憶する記憶手段（例えば、ＲＯＭ３０６、ＲＡＭ３０８（またはＲＯＭ１３０６、ＲＡＭ１３０８））と、前記記憶手段に記憶されているデータを用いて遊技の進行を中心とした遊技制御を行う主制御部（例えば、主制御部３００（または、主制御部１３００））と、前記主制御部の遊技制御に基づいて遊技の演出制御を行う副制御部（例えば、第１副制御部４００、第２副制御部５００（または、第１副制御部１４００、第２副制御部１５００））と、を備えた遊技台であって、前記主制御部は、第一のビット長（例えば、８ビット長）からなる複数のレジスタ（例えば、Ａレジスタ、Ｆレジスタ、Ｂレジスタ、Ｃレジスタ、Ｄレジスタ、Ｅレジスタ、Ｈレジスタ、Ｌレジスタ、Ｔレジスタ）を有し、前記第一のビット長の倍のビット長である第二のビット長（例えば、１６ビット長）の演算が可能なレジスタの組み合わせである前記複数のレジスタ（例えば、ＢＣレジスタ、ＤＥレジスタ、ＨＬレジスタ）のうちの第一のレジスタと第二のレジスタ（例えば、ＨレジスタとＬレジスタ）に格納された値によって示される前記記憶手段における第一のアドレス（例えば、１７５０Ｈ）、および該第一のアドレスと連続する第二のアドレス（例えば、１７５１Ｈ）に格納された第一の値（例えば、ＡＥＨ）と第二の値（例えば、１９）を、前記複数のレジスタのうちの第三のレジスタ（例えば、Ｃレジスタ）と第四のレジスタ（例えば、Ａレジスタ）にそれぞれ転送する所定の命令（例えば、「ＩＮＣＴＥＮＳＯＵ ＡＣ，（ＨＬ）」命令）を備え、該所定の命令を前記遊技制御（例えば、特別図柄変動時間抽選処理）において実行し、前記第三のレジスタと前記第四のレジスタは、前記第二のビット長の演算が可能なレジスタの組み合わせ（ＢＣレジスタ、ＤＥレジスタ、ＨＬレジスタ）とは異なることを特徴とする遊技台である。なお、「第一のアドレスと連続する第二のアドレス」は第一のアドレスよりも大きなアドレスに限定されず、第一のアドレスよりも小さなアドレスでもよく、先の例では、第一アドレスが１７５０Ｈ、第二アドレスが１７４ＦＨでもよい。
In addition, the pachinko machine 100 (or slot machine 1100) according to the present embodiment stores storage means (for example,
本実施形態に係るパチンコ機１００（またはスロットマシン１１００）によれば、１回の命令によって、連続して配置されたアドレスに格納された２つのデータを、レジスタペアを構成しない２種類のレジスタに格納することができるため、プログラム容量を削減することができ、遊技性を向上させるためのプログラムに容量を割り当てることができ、遊技の興趣を高めることが可能となる。また、処理時間を短縮でき、安定した遊技制御を行うことができる場合がある。また、プログラム容量を削減することでプログラムが見やすくなり、コーディングミスやバグの発生を抑制できる場合がある。また、第三のレジスタと第四のレジスタとはレジスタペアではないため、１６ビット演算処理を行う場合にプログラムを注意して作成することができ、コーディングミスやバグの発生を抑制できる場合がある。 According to the pachinko machine 100 (or the slot machine 1100) according to the present embodiment, two data stored in consecutively arranged addresses are converted into two types of registers that do not constitute a register pair by one instruction. Since the program capacity can be stored, the capacity of the program can be reduced, the capacity can be allocated to the program for improving the game performance, and the fun of the game can be enhanced. Further, there are cases where the processing time can be shortened and stable game control can be performed. In addition, by reducing the program capacity, it becomes easier to see the program, and in some cases, coding errors and bugs can be suppressed. In addition, since the third register and the fourth register are not a register pair, a program can be created with care when performing 16-bit arithmetic processing, and the occurrence of coding errors and bugs may be suppressed. .
また、本実施形態に係るパチンコ機１００（またはスロットマシン１１００）は、少なくとも第一から第四のレジスタを備え、上位レジスタおよび下位レジスタからなるレジスタペアを用いた処理を実行可能であるＣＰＵと、遊技制御プログラムを記憶するＲＯＭと、を内蔵するマイクロコンピュータを備えた遊技台であって、前記遊技台は、パチンコ機またはスロットマシンであり、前記ＣＰＵは、第一の命令と第二の命令を含む複数の命令を実行可能であり、少なくとも前記第一のレジスタと前記第二のレジスタの二つのレジスタの組み合わせは、前記レジスタペアのうちの所定のレジスタペアであり、前記第三のレジスタと前記第四のレジスタの少なくともいずれかは、前記上位レジスタであり、前記第一の命令が実行されたことに基づいて、前記所定のレジスタペアに格納された値によって示される第一のアドレスが示す領域に格納された第一の値が前記第四のレジスタにセットされ、該第一のアドレスと連続する第二のアドレスが示す領域に格納された第二の値が前記第三のレジスタにセットされ、該所定のレジスタペアの値が該第二のアドレスと連続するアドレスを示す値になり、前記第二の命令が実行されたことに基づいて、前記所定のレジスタペアに格納された値によって示される第一のアドレスと連続する第二のアドレスが示す領域に格納された第二の値が前記第四のレジスタにセットされ、該第二のアドレスと連続する第三のアドレスが示す領域に格納された第三の値が前記第三のレジスタにセットされ、該所定のレジスタペアの値が該第三のアドレスを示す値になり、前記ＣＰＵは、前記レジスタペアとは異なる前記第三のレジスタと前記第四のレジスタの二つのレジスタの組み合わせに前記ＲＯＭに格納された値を一命令でセットすることが可能であるとともに、前記所定のレジスタペアの値を変化させる所定の機能としては、前記第一の命令を受けたことに基づいて値をセットする第一の機能と前記第二の命令を受けたことに基づいて値をセットする第二の機能の二つのみを有することを特徴とする遊技台である。 In addition, the pachinko machine 100 (or slot machine 1100) according to the present embodiment includes at least first to fourth registers, and a CPU that can execute processing using a register pair including an upper register and a lower register, A gaming machine comprising a microcomputer storing a ROM for storing a gaming control program, wherein the gaming machine is a pachinko machine or a slot machine, and the CPU receives a first instruction and a second instruction. A plurality of instructions can be executed, and a combination of at least two of the first register and the second register is a predetermined register pair of the register pair, and the third register and the second register At least one of the fourth registers is the upper register, and is based on execution of the first instruction. A first value stored in an area indicated by a first address indicated by a value stored in the predetermined register pair is set in the fourth register, and the second value is continuous with the first address. The second value stored in the area indicated by the address of the second address is set in the third register, and the value of the predetermined register pair becomes a value indicating an address continuous with the second address, Based on the execution of the instruction, the second value stored in the area indicated by the second address continuous with the first address indicated by the value stored in the predetermined register pair is the fourth value. A third value stored in a region indicated by a third address that is set in the register and indicated by the third address that is continuous with the second address is set in the third register, and a value of the predetermined register pair is set in the third register Indicates address The CPU can set the value stored in the ROM to a combination of two registers of the third register and the fourth register different from the register pair with one instruction. The predetermined function for changing the value of the predetermined register pair is based on receiving the first function and the second instruction for setting a value based on receiving the first instruction. It is a gaming machine having only two of the second functions for setting values.
本実施形態に係るパチンコ機１００（またはスロットマシン１１００）によれば、レジスタペアよりも汎用性の低い第三のレジスタと第四のレジスタの二つの組み合わせに値を一命令でセットする機能を限定したため、遊技者の利益に係る値を不正に改ざんする不正行為を不正者が行い難くすることができる。また、第一の命令と第二の命令を前後の処理に応じて使い分けることができ、遊技制御プログラムの容量を削減することができる。また、第一の命令と第二の命令とを従来の命令で構成した場合と比較して遊技制御プログラムの容量を削減でき、遊技性を向上させるためのプログラムに容量を割り当てることができ、遊技の興趣を高めることができる。また、第三のレジスタと第四のレジスタはレジスタペアよりも汎用性が低いため、プログラムを注意して作成することができ、コーディングミスやバグの発生を抑制できる。また、命令の実行中に割込み処理が発生し、割込み処理によって命令実行途中のレジスタの値が意図しない値に書き換えられてしまったり、命令の実行が妨げられて処理が遅延してしまうといったことがなく、安定した遊技制御を行うことができる場合がある。 According to the pachinko machine 100 (or slot machine 1100) according to the present embodiment, the function of setting values to two combinations of the third register and the fourth register, which are less versatile than the register pair, is limited by one instruction. For this reason, it is possible to make it difficult for an unauthorized person to perform an unauthorized act of illegally altering a value related to a player's profit. In addition, the first command and the second command can be properly used according to the preceding and subsequent processing, and the capacity of the game control program can be reduced. In addition, the capacity of the game control program can be reduced as compared with the case where the first instruction and the second instruction are configured by conventional instructions, and capacity can be allocated to a program for improving game play. Can enhance the interest of Further, since the third register and the fourth register are less versatile than the register pair, the program can be created with care, and coding errors and bugs can be suppressed. In addition, interrupt processing may occur during execution of an instruction, and the value of a register during instruction execution may be rewritten to an unintended value due to interrupt processing, or execution of the instruction may be hindered and processing may be delayed. In some cases, stable game control can be performed.
また、少なくとも第一から第四のレジスタを備え、上位レジスタおよび下位レジスタからなるレジスタペアを用いた処理を実行可能であるＣＰＵと、遊技制御プログラムを記憶するＲＯＭと、を内蔵するマイクロコンピュータを備えた遊技台であって、前記遊技台は、パチンコ機またはスロットマシンであり、前記ＣＰＵは、第一の命令と第二の命令を含む複数の命令を実行可能であり、少なくとも前記第一のレジスタと前記第二のレジスタの二つのレジスタの組み合わせは、前記レジスタペアのうちの所定のレジスタペアであり、前記第三のレジスタと前記第四のレジスタの少なくともいずれかは、前記上位レジスタであり、前記第一の命令が実行されたことに基づいて、前記所定のレジスタペアに格納された値によって示される第一のアドレスが示す領域に格納された第一の値が前記第四のレジスタにセットされ、該第一のアドレスと連続する第二のアドレスが示す領域に格納された第二の値が前記第三のレジスタにセットされ、該所定のレジスタペアの値が該第二のアドレスと連続するアドレスを示す値になり、前記第二の命令が実行されたことに基づいて、前記所定のレジスタペアに格納された値によって示される第一のアドレスと連続する第二のアドレスが示す領域に格納された第二の値が前記第四のレジスタにセットされ、該第二のアドレスと連続する第三のアドレスが示す領域に格納された第三の値が前記第三のレジスタにセットされ、該所定のレジスタペアの値が該第三のアドレスを示す値になり、前記ＣＰＵは、前記レジスタペアとは異なる前記第三のレジスタと前記第四のレジスタの二つのレジスタの組み合わせに前記ＲＯＭに格納された値を一命令でセットすることが可能であるとともに、前記所定のレジスタペアの値を変化させる所定の機能としては、前記第一の命令を受けたことに基づいて値をセットする第一の機能と前記第二の命令を受けたことに基づいて値をセットする第二の機能の二つを少なくとも有し、前記ＣＰＵは、少なくとも特定レジスタを備え、前記ＣＰＵは、前記特定レジスタに値をセットする機能のうち、ロード命令を受けたことに基づいて行われるものとしては、直値により値をセットする機能のみを有していてもよい。 In addition, a microcomputer including at least first to fourth registers, a CPU capable of executing processing using a register pair including an upper register and a lower register, and a ROM storing a game control program is provided. The gaming machine is a pachinko machine or a slot machine, and the CPU can execute a plurality of instructions including a first instruction and a second instruction, and at least the first register And the combination of the two registers of the second register is a predetermined register pair of the register pair, and at least one of the third register and the fourth register is the upper register, Based on the execution of the first instruction, the first instruction indicated by the value stored in the predetermined register pair. The first value stored in the area indicated by the address is set in the fourth register, and the second value stored in the area indicated by the second address that is continuous with the first address is the third value. Is set in a register, and the value of the predetermined register pair becomes a value indicating an address continuous with the second address, and is stored in the predetermined register pair based on the execution of the second instruction. The second value stored in the area indicated by the second address that is continuous with the first address indicated by the value is set in the fourth register, and the third address that is continuous with the second address is The third value stored in the area indicated is set in the third register, the value of the predetermined register pair becomes the value indicating the third address, and the CPU is different from the register pair. Third register A value stored in the ROM can be set to a combination of two registers of the fourth register with one instruction, and a predetermined function for changing the value of the predetermined register pair includes the first register The CPU has at least two of a first function for setting a value based on receiving one command and a second function for setting a value based on receiving the second command; The CPU has at least a specific register, and among the functions for setting a value in the specific register, the CPU has only a function for setting a value by a direct value as a function that is performed based on receiving a load instruction. It may be.
このような構成とすれば、レジスタペアよりも汎用性の低い第三のレジスタと第四のレジスタの二つの組み合わせに値を一命令でセットする機能を限定したため、遊技者の利益に係る値を不正に改ざんする不正行為を不正者が行い難くすることができる。また、第一の命令と第二の命令を前後の処理に応じて使い分けることができ、遊技制御プログラムの容量を削減することができる。また、第一の命令と第二の命令とを従来の命令で構成した場合と比較して遊技制御プログラムの容量を削減でき、遊技性を向上させるためのプログラムに容量を割り当てることができ、遊技の興趣を高めることができる。また、第三のレジスタと第四のレジスタはレジスタペアよりも汎用性が低いため、プログラムを注意して作成することができ、コーディングミスやバグの発生を抑制できる。また、命令の実行中に割込み処理が発生し、割込み処理によって命令実行途中のレジスタの値が意図しない値に書き換えられてしまったり、命令の実行が妨げられて処理が遅延してしまうといったことがなく、安定した遊技制御を行うことができる。 With such a configuration, the function for setting a value to one combination of the third register and the fourth register, which is less versatile than the register pair, is limited. It is possible to make it difficult for an unauthorized person to perform an unauthorized act of tampering. In addition, the first command and the second command can be properly used according to the preceding and subsequent processing, and the capacity of the game control program can be reduced. In addition, the capacity of the game control program can be reduced as compared with the case where the first instruction and the second instruction are configured by conventional instructions, and capacity can be allocated to a program for improving game play. Can enhance the interest of Further, since the third register and the fourth register are less versatile than the register pair, the program can be created with care, and coding errors and bugs can be suppressed. In addition, interrupt processing may occur during execution of an instruction, and the value of a register during instruction execution may be rewritten to an unintended value due to interrupt processing, or execution of the instruction may be hindered and processing may be delayed. And stable game control can be performed.
また、前記第三のレジスタと前記第四のレジスタの少なくとも何れかは、前記第二のビット長の演算が可能なレジスタの組み合わせを構成してもよい（例えば、Ｂレジスタは、１６ビット長の演算が可能なレジスタペアであるＢＣレジスタを構成する）。 Further, at least one of the third register and the fourth register may constitute a combination of registers capable of calculating the second bit length (for example, the B register has a 16-bit length). A BC register, which is a register pair that can be operated, is configured).
このような構成とすれば、１６ビット演算を行うレジスタペアの一方のレジスタの値を固定にすることができ、所定の命令前に設定した一方のレジスタの値を退避することなく所定の命令後の処理で使用することができプログラム容量を削減することができる場合がある。また、１６ビット演算処理を行う場合にプログラムを注意して作成することができ、コーディングミスやバグの発生を抑えることができる場合がある。 With this configuration, the value of one register of a register pair that performs 16-bit arithmetic can be fixed, and the value of one register set before a predetermined instruction can be saved without saving the value of one register. In some cases, the program capacity can be reduced. Also, when performing 16-bit arithmetic processing, a program can be created with care, and in some cases, coding errors and bugs can be suppressed.
また、前記第三のレジスタと前記第四のレジスタの少なくとも何れかは、前記第二のビット長の演算が可能なレジスタの組み合わせの上位レジスタであってもよい（例えば、Ｂレジスタは、１６ビット長の演算が可能なレジスタペアであるＢＣレジスタの上位レジスタである）。 Further, at least one of the third register and the fourth register may be an upper register of a combination of registers capable of calculating the second bit length (for example, the B register is a 16-bit register). (It is a high-order register of the BC register, which is a register pair capable of long operations).
このような構成とすれば、１６ビット演算を行うレジスタペアの上位８ビットの値を変更することができ、レジスタペアで示されるアドレスの上位を変更して所定の命令後の処理で使用することができる場合がある。例えば、第三のレジスタと第四のレジスタの各々を違う処理に利用（例えば、一方をＩＮＣＴＥＮＳＯＵ命令で利用し、他方をループ処理の回数をカウントするためのカウンタとして利用）することができ、数の限られたレジスタを有効に活用することができる。また、１６ビット演算処理を行う場合にプログラムを注意して作成することができ、コーディングミスやバグの発生を抑えることができる場合がある。 With such a configuration, the value of the upper 8 bits of the register pair that performs 16-bit arithmetic can be changed, and the upper part of the address indicated by the register pair can be changed and used in processing after a predetermined instruction. May be possible. For example, each of the third register and the fourth register can be used for different processing (for example, one is used by the INCENSOU instruction and the other is used as a counter for counting the number of loop processes). It is possible to effectively use the limited registers. Also, when performing 16-bit arithmetic processing, a program can be created with care, and in some cases, coding errors and bugs can be suppressed.
また、前記所定の命令は、前記第一のレジスタと前記第二のレジスタのうちの下位レジスタの値に所定値加算する処理（例えば、ＨＬレジスタに２を加算する処理）を含んでいてもよい。 The predetermined instruction may include a process of adding a predetermined value to a value of a lower register of the first register and the second register (for example, a process of adding 2 to the HL register). .
このような構成とすれば、所定の命令終了後に所定のアドレスから所定値加算されたアドレスの値をレジスタに設定した状態で次の処理を行うことができ、例えば、アドレスを１加算する命令を所定値回実行するようなプログラムに比べ、プログラム容量を削減できる場合がある。 With such a configuration, the following processing can be performed in a state in which the value of an address obtained by adding a predetermined value from a predetermined address is set in a register after the completion of the predetermined instruction. In some cases, the program capacity can be reduced compared to a program that is executed a predetermined number of times.
また、前記第一のアドレスは、前記所定の命令を実行する前の前記第一のレジスタと前記第二のレジスタに格納された値によって示されるアドレス（例えば、１７４ＦＨ）の次のアドレス（例えば、１７５０Ｈ）であってもよい。 The first address is an address next to an address (for example, 174FH) (for example, 174FH) indicated by values stored in the first register and the second register before executing the predetermined instruction (for example, 1750H).
このような構成とすれば、繰り返し処理の際に最初にアドレスを指定することができ、繰り返し処理を抜けた際には所定の命令前のアドレスから所定値加算されたアドレスの値をレジスタに設定した状態で次の処理を行うことができる。特に、２種類のデータを交互に記憶したデータテーブルを利用する場合には、データテーブルから所望のデータを素早く読みだすことが可能となる。 With such a configuration, the address can be specified first in the repetition process, and when the repetition process is finished, the address value obtained by adding a predetermined value from the address before the predetermined instruction is set in the register. The following processing can be performed in this state. In particular, when using a data table in which two types of data are alternately stored, desired data can be quickly read from the data table.
また、本実施形態に係るパチンコ機１００（またはスロットマシン１１００）は、プログラムデータおよび一時的なデータを記憶する記憶手段（例えば、ＲＯＭ３０６、ＲＡＭ３０８（またはＲＯＭ１３０６、ＲＡＭ１３０８））と、前記記憶手段に記憶されているデータを用いて遊技の進行を中心とした遊技制御を行う主制御部（例えば、主制御部３００（または、主制御部１３００））と、前記主制御部の遊技制御に基づいて遊技の演出制御を行う副制御部（例えば、第１副制御部４００、第２副制御部５００（または、第１副制御部１４００、第２副制御部１５００））と、を備えた遊技台であって、前記主制御部は、第一のビット長（例えば、８ビット長）の値を記憶可能な第一のレジスタ（例えば、Ｃレジスタ）および前記第一のビット長の整数倍の第二のビット長（例えば、１６ビット長）の値を記憶可能な第二のレジスタ（例えば、ＨＬレジスタ）を含む複数のレジスタ（例えば、ＢＣレジスタ、ＤＥレジスタ、ＨＬレジスタ）を有し、前記第二のレジスタの値に前記第一のレジスタの値を加算して前記第二のレジスタに格納する所定の命令（例えば、「ＡＤＤＴＷＯＯＮＥ ＨＬ，Ｃ」命令）を備え、該所定の命令を前記遊技制御（例えば、特別図柄変動時間抽選処理）において実行することを特徴とする遊技台である。なお、第二のレジスタは、第一のビット長の整数倍の第二のビット長の値を記憶可能であればよく、例えば、第一のレジスタのビット長が４ビットである場合には４の倍数（４、８、１２、…）をビット長とするレジスタでもよく、第一のレジスタのビット長が１６ビットである場合には１６の倍数（１６、３２、６４、…）をビット長とするレジスタでもよい。
In addition, the pachinko machine 100 (or slot machine 1100) according to the present embodiment stores storage means (for example,
本実施形態に係るパチンコ機１００（またはスロットマシン１１００）によれば、桁上がり処理を別途行う必要がないため、プログラム容量を削減することができ、遊技性を向上させるためのプログラムに容量を割り当てることができ、遊技の興趣を高めることが可能となる。また、処理時間を短縮でき、安定した遊技制御を行うことができる場合がある。また、プログラム容量を削減することでプログラムが見やすくなり、コーディングミスやバグの発生を抑制できる場合がある。さらに、ビット長が異なるレジスタ同士の加算演算を行うことができるため、例えば、従来は１６ビット長のレジスタペアを２つ使用して行っていた加算演算を、１６ビット長のレジスタペアと８ビット長のレジスタで行うことができる場合があり、数の限られたレジスタを有効に活用することができる。 According to the pachinko machine 100 (or the slot machine 1100) according to the present embodiment, it is not necessary to carry out a carry process separately, so that the program capacity can be reduced and a capacity is allocated to a program for improving game playability. It is possible to enhance the interest of the game. Further, there are cases where the processing time can be shortened and stable game control can be performed. In addition, by reducing the program capacity, it becomes easier to see the program, and in some cases, coding errors and bugs can be suppressed. Furthermore, since addition operations between registers having different bit lengths can be performed, for example, an addition operation that has conventionally been performed using two 16-bit register pairs can be performed with a 16-bit register pair and an 8-bit register. In some cases, a long register can be used, and a limited number of registers can be used effectively.
また、本実施形態に係るパチンコ機１００（またはスロットマシン１１００）は、８ビット長の値を記憶可能な第一から第三のレジスタを少なくとも備えるＣＰＵを備え、前記ＣＰＵは、１６ビット長の値を記憶可能な第四のレジスタを少なくとも備え、前記ＣＰＵは、前記第一のレジスタおよび前記第二のレジスタからなるレジスタペアを用いた処理を実行可能であり、前記ＣＰＵを内蔵するマイクロコンピュータを備えた遊技台であって、前記遊技台は、パチンコ機またはスロットマシンであり、前記ＣＰＵは、前記第四のレジスタの値に前記第三のレジスタの値を加算して該第四のレジスタに加算結果をセットすることが可能な第一の命令を実行可能であり、前記第一の命令は、前記レジスタペアの値に前記第三のレジスタの値を加算して該レジスタペアに加算結果をセットすることが可能であり、前記ＣＰＵは、前記レジスタペアの値から前記第三のレジスタの値を減算して該レジスタペアに減算結果をセットする第二の命令を実行可能であり、前記ＣＰＵにおける前記１６ビット長の前記レジスタペアに対して前記８ビット長の値を加減算する機能は、前記第一の命令および前記第二の命令の両方によって実現されるが、前記ＣＰＵにおける前記１６ビット長の前記第四のレジスタに対して前記８ビット長の値を加減算する機能は、前記第一の命令によってのみ実現されることを特徴とする遊技台である。 Further, the pachinko machine 100 (or slot machine 1100) according to the present embodiment includes a CPU including at least first to third registers capable of storing an 8-bit value, and the CPU has a 16-bit value. At least a fourth register, and the CPU is capable of executing a process using a register pair including the first register and the second register, and includes a microcomputer incorporating the CPU. The gaming machine is a pachinko machine or a slot machine, and the CPU adds the value of the third register to the value of the fourth register and adds the value to the fourth register. A first instruction capable of setting a result is executable, wherein the first instruction adds the value of the third register to the value of the register pair; The CPU can set the addition result to the register pair, and the CPU can subtract the value of the third register from the value of the register pair and set the subtraction result to the register pair. The function of adding / subtracting the 8-bit value to / from the 16-bit register pair in the CPU is realized by both the first instruction and the second instruction. The function of adding / subtracting the value of the 8-bit length to / from the fourth register of the 16-bit length in the CPU is realized only by the first instruction.
本実施形態に係るパチンコ機１００（またはスロットマシン１１００）によれば、ビット長が異なるレジスタの値同士の加減算を行うことができるため、例えば、従来は１６ビット長のレジスタペアを２つ使用して行っていた加減算を、１６ビット長のレジスタペアと８ビット長のレジスタで行うことができる場合があり、数の限られたレジスタを有効に活用することができる。しかも、レジスタの値同士で加減算を行うため、ＲＡＭなどを用いた場合に比べて加減算の処理時間を短縮でき、安定した遊技制御を行うことができる。また、第四のレジスタを用いた加減算を第一の命令のみで実行可能に構成することにより、遊技者の利益に係る値を不正に改ざんする不正行為（例えば、レジスタペアに対して有利な数値を加算するような命令を不正に埋め込むような行為）を不正者が行い難くすることができる。また、第一の命令と第二の命令とを従来の命令で構成した場合と比較して遊技制御プログラムの容量を削減できるため、遊技性を向上させるためのプログラムに容量を割り当てることができ、遊技の興趣を高めることができる場合がある。 According to the pachinko machine 100 (or the slot machine 1100) according to the present embodiment, values of registers having different bit lengths can be added and subtracted. For example, conventionally, two 16-bit register pairs are used. In some cases, the addition and subtraction performed can be performed with a 16-bit register pair and an 8-bit register, and a limited number of registers can be used effectively. In addition, since addition / subtraction is performed between register values, the processing time for addition / subtraction can be shortened compared to the case of using RAM or the like, and stable game control can be performed. In addition, by configuring such that addition / subtraction using the fourth register can be executed only by the first instruction, a fraudulent act of illegally tampering with the value related to the player's profit (for example, a numerical value advantageous to a register pair) It is possible to make it difficult for an unauthorized person to perform an act of improperly embedding an instruction to add the. In addition, since the capacity of the game control program can be reduced compared to the case where the first instruction and the second instruction are configured with conventional instructions, capacity can be allocated to a program for improving game play, There are cases where the interest of the game can be enhanced.
また、少なくとも第一から第四のレジスタを備え、上位レジスタおよび下位レジスタからなるレジスタペアを用いた処理を実行可能であるＣＰＵと、遊技制御プログラムを記憶するＲＯＭと、を内蔵するマイクロコンピュータを備えた遊技台であって、前記遊技台は、パチンコ機またはスロットマシンであり、前記ＣＰＵは、第一の命令と第二の命令を含む複数の命令を実行可能であり、少なくとも前記第一のレジスタと前記第二のレジスタの二つのレジスタの組み合わせは、前記レジスタペアのうちの所定のレジスタペアであり、前記第三のレジスタと前記第四のレジスタの少なくともいずれかは、前記上位レジスタであり、前記第一の命令が実行されたことに基づいて、前記所定のレジスタペアに格納された値によって示される第一のアドレスが示す領域に格納された第一の値が前記第四のレジスタにセットされ、該第一のアドレスと連続する第二のアドレスが示す領域に格納された第二の値が前記第三のレジスタにセットされ、該所定のレジスタペアの値が該第二のアドレスと連続するアドレスを示す値になり、前記第二の命令が実行されたことに基づいて、前記所定のレジスタペアに格納された値によって示される第一のアドレスと連続する第二のアドレスが示す領域に格納された第二の値が前記第四のレジスタにセットされ、該第二のアドレスと連続する第三のアドレスが示す領域に格納された第三の値が前記第三のレジスタにセットされ、該所定のレジスタペアの値が該第三のアドレスを示す値になり、前記ＣＰＵは、前記レジスタペアとは異なる前記第三のレジスタと前記第四のレジスタの二つのレジスタの組み合わせに前記ＲＯＭに格納された値を一命令でセットすることが可能であるとともに、前記所定のレジスタペアの値を変化させる所定の機能としては、前記第一の命令を受けたことに基づいて値をセットする第一の機能と前記第二の命令を受けたことに基づいて値をセットする第二の機能の二つを少なくとも有し、前記ＣＰＵは、少なくとも特定レジスタを備え、前記ＣＰＵは、前記特定レジスタに値をセットする機能のうち、ロード命令を受けたことに基づいて行われるものとしては、直値により値をセットする機能のみを有していてもよい。 In addition, a microcomputer including at least first to fourth registers, a CPU capable of executing processing using a register pair including an upper register and a lower register, and a ROM storing a game control program is provided. The gaming machine is a pachinko machine or a slot machine, and the CPU can execute a plurality of instructions including a first instruction and a second instruction, and at least the first register And the combination of the two registers of the second register is a predetermined register pair of the register pair, and at least one of the third register and the fourth register is the upper register, Based on the execution of the first instruction, the first instruction indicated by the value stored in the predetermined register pair. The first value stored in the area indicated by the address is set in the fourth register, and the second value stored in the area indicated by the second address that is continuous with the first address is the third value. Is set in a register, and the value of the predetermined register pair becomes a value indicating an address continuous with the second address, and is stored in the predetermined register pair based on the execution of the second instruction. The second value stored in the area indicated by the second address that is continuous with the first address indicated by the value is set in the fourth register, and the third address that is continuous with the second address is The third value stored in the area indicated is set in the third register, the value of the predetermined register pair becomes the value indicating the third address, and the CPU is different from the register pair. Third register A value stored in the ROM can be set to a combination of two registers of the fourth register with one instruction, and a predetermined function for changing the value of the predetermined register pair includes the first register The CPU has at least two of a first function for setting a value based on receiving one command and a second function for setting a value based on receiving the second command; The CPU has at least a specific register, and among the functions for setting a value in the specific register, the CPU has only a function for setting a value by a direct value as a function that is performed based on receiving a load instruction. It may be.
このような構成とすれば、レジスタペアよりも汎用性の低い第三のレジスタと第四のレジスタの二つの組み合わせに値を一命令でセットする機能を限定したため、遊技者の利益に係る値を不正に改ざんする不正行為を不正者が行い難くすることができる。また、第一の命令と第二の命令を前後の処理に応じて使い分けることができ、遊技制御プログラムの容量を削減することができる。また、第一の命令と第二の命令とを従来の命令で構成した場合と比較して遊技制御プログラムの容量を削減でき、遊技性を向上させるためのプログラムに容量を割り当てることができ、遊技の興趣を高めることができる。また、第三のレジスタと第四のレジスタはレジスタペアよりも汎用性が低いため、プログラムを注意して作成することができ、コーディングミスやバグの発生を抑制できる。また、命令の実行中に割込み処理が発生し、割込み処理によって命令実行途中のレジスタの値が意図しない値に書き換えられてしまったり、命令の実行が妨げられて処理が遅延してしまうといったことがなく、安定した遊技制御を行うことができる。 With such a configuration, the function for setting a value to one combination of the third register and the fourth register, which is less versatile than the register pair, is limited. It is possible to make it difficult for an unauthorized person to perform an unauthorized act of tampering. In addition, the first command and the second command can be properly used according to the preceding and subsequent processing, and the capacity of the game control program can be reduced. In addition, the capacity of the game control program can be reduced as compared with the case where the first instruction and the second instruction are configured by conventional instructions, and capacity can be allocated to a program for improving game play. Can enhance the interest of Further, since the third register and the fourth register are less versatile than the register pair, the program can be created with care, and coding errors and bugs can be suppressed. In addition, interrupt processing may occur during execution of an instruction, and the value of a register during instruction execution may be rewritten to an unintended value due to interrupt processing, or execution of the instruction may be hindered and processing may be delayed. And stable game control can be performed.
また、前記第一のレジスタ（例えば、Ｃレジスタ）は、第二のビット長の演算が可能な
レジスタ（例えば、ＢＣレジスタ）の組み合わせの下位レジスタであってもよい。
Further, the first register (for example, C register) may be a lower register of a combination of registers (for example, BC register) capable of calculating the second bit length.
このような構成とすれば、レジスタペアの上位８ビットの値を固定にすることができ、１６ビット演算処理を行う場合にプログラムを注意して作成することができ、コーディングミスやバグの発生を抑制できる場合がある。また、レジスタペアの上位レジスタと下位レジスタの各々を違う処理に利用（例えば、一方をＡＤＤＴＷＯＯＮＥ命令で利用し、他方をループ処理の回数をカウントするためのカウンタとして利用）することができ、数の限られたレジスタを有効に活用することができる。 With such a configuration, the value of the upper 8 bits of the register pair can be fixed, and a program can be created with care when performing 16-bit arithmetic processing, which can lead to coding errors and bugs. In some cases, it can be suppressed. In addition, each of the upper register and the lower register of the register pair can be used for different processing (for example, one is used by the ADDTWOONE instruction and the other is used as a counter for counting the number of loop processes). Limited registers can be used effectively.
また、前記主制御部は、前記第二のレジスタ（例えば、ＨＬレジスタ）に格納された値によって示される所定のアドレスに基づく連続する２つのアドレスに格納された第一の値と第二の値を、前記複数のレジスタのうちの前記第一のレジスタ（例えば、Ｃレジスタ）と第三のレジスタ（例えば、Ｂレジスタ）にそれぞれ転送する所定の第二の命令（例えば、「ＩＮＣＴＥＮＳＯＵ ＢＣ，（ＨＬ）」命令）を備え、該所定の第二の命令を実行した後、前記所定の命令を行ってもよい。 In addition, the main control unit includes a first value and a second value stored at two consecutive addresses based on a predetermined address indicated by a value stored in the second register (for example, an HL register). Are transferred to the first register (for example, C register) and the third register (for example, B register) of the plurality of registers, respectively, for example, a predetermined second instruction (for example, “INCTENSOU BC, (HL ) "Instruction), and after executing the predetermined second instruction, the predetermined instruction may be executed.
このような構成とすれば、連続する２つのアドレスに格納された値の何れかを第一レジスタに加算することで、所定のアドレスに関連したアドレスを示す値を第一レジスタに設定した状態で次の処理を行うことができ、プログラム容量を削減できる場合がある。 With such a configuration, one of the values stored in two consecutive addresses is added to the first register, and a value indicating an address related to a predetermined address is set in the first register. The following processing can be performed, and the program capacity may be reduced.
また、前記主制御部は、前記所定の第二の命令を実行した後に所定の判定処理（例えば、上記ステップＳ１１１０〜Ｓ１１１１に示すような、Ｂレジスタ（第三のレジスタ）から特定の値（ＲＡＭの所定記憶領域に記憶された値など）を減算してキャリーが発生するか否かを判定する処理）を行い、該所定の判定処理の結果が所定の値のときに（例えば、キャリーが発生したときに）前記所定の命令を行ってもよい。 Further, the main control unit executes a predetermined determination process (for example, as shown in steps S <b> 1110 to S <b> 1111) from a B register (third register) after executing the predetermined second instruction. The value stored in the predetermined storage area) is subtracted to determine whether or not carry occurs, and the result of the predetermined determination process is a predetermined value (for example, carry occurs) The predetermined command may be performed.
このような構成とすれば、所定の判定処理の結果が所定の値のときに、所定のアドレスに関連したアドレスを示す値を第一レジスタに設定した状態で次の処理を行うことができ、プログラム容量を削減できる場合がある。 With such a configuration, when the result of the predetermined determination process is a predetermined value, the next process can be performed in a state in which a value indicating an address related to the predetermined address is set in the first register, The program capacity may be reduced.
また、前記主制御部は、前記所定の命令を行った後、再度前記所定の第二の命令と前記所定の判定処理を実行してもよい（例えば、上記ステップＳ１１０９でＩＮＣＴＥＮＳＯＵ命令を実行し、上記ステップＳ１１１２でＡＤＤＴＷＯＯＮＥ命令を実行した後に、上記ステップＳ１１１４でＩＮＣＴＥＮＳＯＵ命令を再度実行し、上記ステップＳ１１１６でＢレジスタから特定の値を減算してキャリーが発生するか否かを判定する）。 Further, the main control unit may execute the predetermined second instruction and the predetermined determination process again after executing the predetermined instruction (for example, executing the INCENSOOU instruction in step S1109, After the ADDTWOONE instruction is executed in step S1112, the INCENSOU instruction is executed again in step S1114, and a specific value is subtracted from the B register in step S1116 to determine whether or not a carry occurs.
このような構成とすれば、例えば、２段階抽選の２回目のテーブルアドレスを設定することができ、２段階抽選のプログラムを見やすく作ることができ、コーディングミスやバグの発生を抑制できる場合がある。 With such a configuration, for example, the second table address of the two-stage lottery can be set, the program of the two-stage lottery can be made easy to see, and the occurrence of coding errors and bugs can be suppressed in some cases. .
また、本実施形態に係るパチンコ機１００（またはスロットマシン１１００）は、遊技制御を行うＣＰＵを有する主制御部（例えば、主制御部３００（または、主制御部１３００））と、前記主制御部の遊技制御に基づいて遊技の演出制御を行う副制御部（例えば、第１副制御部４００、第２副制御部５００（または、第１副制御部１４００、第２副制御部１５００））と、を備えた遊技台であって、前記ＣＰＵは、所定のフラグ（例えば、Ｚフラグ、ＳＺフラグ）を備え、前記主制御部は、第一の処理と第二の処理の間に実行される処理であって、前記第一の処理において第一の内容であった前記フラグの内容を、前記第二の処理の開始前に第二の内容に変化させる第三の処理を実行し、前記第二の処理は、前記第三の処理の実行結果が所定の結果である場合に行われる処理であって、前記第二の内容に変化した前記フラグを参照しない処理（例えば、ＣＰＲＴ命令、ＣＰＪＲ命令）であることを特徴とする遊技台である。
Further, the pachinko machine 100 (or slot machine 1100) according to the present embodiment includes a main control unit (for example, the main control unit 300 (or the main control unit 1300)) having a CPU for performing game control, and the main control unit. A sub-control unit (for example, the first
本実施形態に係るパチンコ機１００（またはスロットマシン１１００）によれば、フラグの内容の変化とプログラムの実行の流れの関連性を無くすことができ、プログラムの解析を困難とし、不正なプログラムの改ざんを未然に防止できる場合がある。このため、安定した遊技制御をおこなうことができ、遊技の公平性を担保することができる場合がある。 According to the pachinko machine 100 (or the slot machine 1100) according to the present embodiment, it is possible to eliminate the relationship between the change in the flag contents and the flow of program execution, making it difficult to analyze the program and altering the illegal program. Can be prevented in advance. For this reason, stable game control can be performed and the fairness of the game can be ensured.
また、前記第三の処理は、前記第一の内容であった前記フラグを参照しない処理であってもよい。 The third process may be a process that does not refer to the flag that is the first content.
このような構成とすれば、フラグの内容の変化とプログラムの実行の流れの関連性を無くすことができ、プログラムの解析を困難とし、不正なプログラムの改ざんを未然に防止できる場合がある。このため、安定した遊技制御をおこなうことができ、遊技の公平性を担保することができる場合がある。 With such a configuration, it is possible to eliminate the relationship between the change in the flag contents and the flow of program execution, making it difficult to analyze the program and preventing unauthorized alteration of the program in some cases. For this reason, stable game control can be performed and the fairness of the game can be ensured.
また、本実施形態に係るパチンコ機１００（またはスロットマシン１１００）は、遊技制御を行うＣＰＵを有する主制御部（例えば、主制御部３００（または、主制御部１３００））と、前記主制御部の遊技制御に基づいて遊技の演出制御を行う副制御部（例えば、第１副制御部４００、第２副制御部５００（または、第１副制御部１４００、第２副制御部１５００））と、を備えた遊技台であって、前記ＣＰＵは、記憶手段（例えば、ＲＯＭ３０６、ＲＡＭ３０８、レジスタ、プログラムカウンタ）の所定領域へのアクセスが規制された命令（例えば、ＲＥＳ命令、ＲＳＴ命令）を備え、前記命令を前記遊技制御において実行することを特徴とする遊技台である。
Further, the pachinko machine 100 (or slot machine 1100) according to the present embodiment includes a main control unit (for example, the main control unit 300 (or the main control unit 1300)) having a CPU for performing game control, and the main control unit. A sub-control unit (for example, the first
本実施形態に係るパチンコ機１００（またはスロットマシン１１００）によれば、所定領域のアクセスを禁止することができるため、所定領域を保護することができ、所定領域の内容が予期しない数値に変化して不具合を起こすような事態を未然に防止できる場合がある。 According to the pachinko machine 100 (or the slot machine 1100) according to the present embodiment, since access to a predetermined area can be prohibited, the predetermined area can be protected, and the content of the predetermined area changes to an unexpected value. In some cases, it may be possible to prevent such a situation from occurring.
また、前記命令は、前記所定領域を除いた領域のうち予め定められた特定領域へのアクセスが可能な命令であってもよい。 The instruction may be an instruction that can access a predetermined specific area among the areas excluding the predetermined area.
このような構成とすれば、所定領域のアクセスを禁止しつつ、同時に特定領域の内容を読み書きすることができるため、所定領域の内容を保護することができるとともに、プログラム設計の自由度を低下させることがない。 With such a configuration, it is possible to read and write the contents of the specific area at the same time while prohibiting access to the predetermined area, so that the contents of the predetermined area can be protected and the degree of freedom in program design is reduced. There is nothing.
また、前記ＣＰＵは、前記所定領域へのアクセスが可能な命令をさらに備えてもよい。このような構成とすれば、所定領域のアクセスを禁止しつつ、同時に特定領域の内容を読み書きすることができるため、所定領域の内容を保護することができるとともに、プログラム設計の自由度を低下させることがない。 The CPU may further include an instruction capable of accessing the predetermined area. With such a configuration, it is possible to read and write the contents of the specific area at the same time while prohibiting access to the predetermined area, so that the contents of the predetermined area can be protected and the degree of freedom in program design is reduced. There is nothing.
また、前記命令を、前記記憶手段の所定領域にジャンプすることができないように構成すれば、不正プログラムを組み込んでユーザプログラムの先頭アドレスにジャンプさせる（ユーザプログラムを先頭アドレスから開始させて不正に初期状態とする）ような行為を未然に防止できる場合がある。 Further, if the instruction is configured not to be able to jump to a predetermined area of the storage means, a malicious program is incorporated and jumped to the top address of the user program (the user program is started from the top address and illegally initialized). In some cases, it is possible to prevent such actions.
なお、本発明に係る遊技台は、上述のパチンコ機１００やスロットマシン１１００に限定されない。したがって、例えば、上記実施形態では、リトルエンディアンのＣＰＵの例を示したが、ビッグエンディアンのＣＰＵに適用することもできる。また、８ビットＣＰＵに限定されず、１６ビットＣＰＵ、３２ビットＣＰＵ等にも適用できる。また、命令の名称は上記実施形態で示した名称に限定されるものではない。
The game machine according to the present invention is not limited to the
また、主制御部３００のＣＰＵ３０４（または、主制御部１３００のＣＰＵ１３０４）に適用した例を示したが、他の制御部のＣＰＵに適用してもよい。また、記憶手段は、ＲＯＭ、ＲＡＭに限定されず、他の記憶手段を適用してもよい。 Moreover, although the example applied to CPU304 of the main control part 300 (or CPU1304 of the main control part 1300) was shown, you may apply to CPU of another control part. Further, the storage means is not limited to ROM and RAM, and other storage means may be applied.
また、図７４（ａ）に示す、「紙幣投入口２０００２に紙幣を投入し、ベット２０００４およびスタート２０００６操作に基づいて抽選を実行し、抽選結果を抽選結果表示装置２０００８で表示し、当選時には特典コイン数を残クレジット数に加算し、キャッシュアウト２０００９が選択された場合には、レシート発行機２００１０から残クレジット数に対応するコードが記載されたレシートを発行するカジノマシン２００００」に本発明を適用してもよい。また、アレンジボール遊技機や、じゃん球遊技機、スマートボール等に適当してもよい。
Also, as shown in FIG. 74 (a), “a bill is inserted into the
また、同図（ｂ）に示すように、本発明の構成を含む制御部を備えている携帯電話機２０１００、同図（ｃ）に示すように、本発明の構成を含む制御部を備えているポータブルゲーム機２０２００、本発明の構成を含む制御部を備えている家庭用テレビゲーム機２０３００、に本発明を適用してもよい。
Further, as shown in FIG. 5B, a
より具体的には、同図（ｂ）における携帯電話機２０１００は、遊技者によって操作される操作部と、ゲームに関するデータを携帯電話回線を通して取得するデータ取得部と、取得したゲームに関するデータを記憶する記憶部と、記憶部に記憶したデータと操作部の操作とに基づいてゲームの制御を行う、本発明の構成を含む制御部と、を備えている。
More specifically, the
また、同図（ｃ）におけるポータブルゲーム機２０２００は、遊技者によって操作される操作部と、ゲームに関するデータを所定の記憶媒体（ＤＶＤ等）から取得するデータ取得部と、取得したゲームに関するデータを記憶する記憶部と、記憶部に記憶したデータと操作部の操作とに基づいてゲームの制御を行う、本発明の構成を含む制御部と、を備えている。
Further, the
また、同図（ｃ）における家庭用テレビゲーム機２０３００は、遊技者によって操作される操作部と、ゲームに関するデータを所定の記憶媒体（ＤＶＤ等）から取得するデータ取得部と、取得したゲームに関するデータを記憶する記憶部と、記憶部に記憶したデータと操作部の操作とに基づいてゲームの制御を行う、本発明の構成を含む制御部を備えている。
Further, the home
さらには、同図（ｄ）に示すように、本発明の構成を含む制御部を備えるデータサーバ２０４００に適用してもよい。このデータサーバ２０４００からインターネット回線を介して同図（ｄ）に示す家庭用テレビゲーム機２０３００に本発明の構成を含むプログラムコードをダウンロードするような場合がある。また、パチンコ機等の実機の動作を家庭用ゲーム機用として擬似的に実行するようなゲームプログラムにおいても、本発明を適用することができる。
Furthermore, as shown in FIG. 4D, the present invention may be applied to a
また、本発明に係る遊技台は、封入式遊技機に適用することもできる。また、主制御部、第１副制御部、および第２副制御部をワンチップで構成してもよいし、主制御部と第１副制御部で双方向の通信が可能に構成してもよい。また、主制御部と第１副制御部で双方向の通信を可能とする一方で、第１副制御部から第２副制御部への通信は一方向の通信としてもよい。 In addition, the gaming machine according to the present invention can be applied to an enclosed gaming machine. In addition, the main control unit, the first sub control unit, and the second sub control unit may be configured as a single chip, or the main control unit and the first sub control unit may be configured to allow bidirectional communication. Good. Moreover, while enabling bidirectional communication between the main control unit and the first sub control unit, communication from the first sub control unit to the second sub control unit may be one-way communication.
＜実施形態３＞
次に、図面を用いて、本発明の実施形態３に係るパチンコ機について詳細に説明する。
<
Next, a pachinko machine according to
＜主制御部の基本回路の構成例＞
次に、図７５を用いて、主制御部３００の基本回路３０２の構成例について説明する。同図は、マイクロプロセッサ３０００を用いた場合の基本回路３０２の一構成例を示す図である。
<Example of basic circuit configuration of main controller>
Next, a configuration example of the
図７５に示すマイクロプロセッサ３０００には、本発明にいう電気的制御手段の一例に相当し、図４に示す基本回路３０２の機能と、図４に示す乱数生成回路３１８の機能を有するものである。なお、図７５では、図４に示す構成に対応する部分を、図４で用いた符号と同じ符号を付して説明する。
The
図７５に示すマイクロプロセッサ３０００には、ＣＰＵ３０４、ＲＯＭ（内蔵ＲＯＭ）３０６、ＲＡＭ（内蔵ＲＡＭ）３０８、外部バス制御回路３１１０、パラレル入力ポート３１０２、アドレスデコード回路３１０３、タイマ回路３１１、カウンタ回路３１２、リセット制御回路３１４に加え、割込み制御回路３１００、クロック回路３２００、乱数生成回路３１８が備えられており、これら全てが内部バス３３００を介して互いに接続されている。内蔵ＲＯＭ３０６は、記憶部の一例に相当する。なお、外部バス制御回路３１１０、パラレル入力ポート３１０２、アドレスデコード回路３１０３の３つが、図４のＩ／Ｏ３１０に相当するものである。
75 includes a
以下、上記説明した各部の詳細について説明する。まず、ＣＰＵ３０４、ＲＯＭ３０６、ＲＡＭ３０８については、図４にて説明した通りである。外部バス制御回路３１１０は、ＩＯリクエスト端子（ＸＩＯＲＱ端子）、メモリリクエスト端子（ＸＭＲＥＱ端子）、リード信号端子（ＸＲＤ端子）、ライト信号端子（ＸＷＲ端子）、１６ビット幅のアドレス出力端子（Ａ０端子〜Ａ１５端子）、および８ビット幅の入出力端子であるデータ入出力端子（Ｄ０端子〜Ｄ７端子）を有する。本実施形態では、このうちデータ入出力端子（Ｄ０端子〜Ｄ７端子）は、図４に示す各駆動回路３２４，３２６，３３０，３３４へのデータ出力と、各周辺制御回路からのデータ入力に用いられている。このデータ入出力端子（Ｄ０端子〜Ｄ７端子）によるデータの入出力先は、アドレス出力端子（Ａ０端子〜Ａ１５端子）から出力されるアドレス信号、およびアドレスデコード回路３１０３から出力されるチップセレクト信号を用いて切り替えられる。
Hereinafter, details of each of the above-described units will be described. First, the
パラレル入力ポート３１０２は、４つの入力端子（Ｐ０端子〜Ｐ３端子）を有する。これらの入力端子（Ｐ０端子〜Ｐ３端子）は、図４に示すセンサ回路３２２に接続されており、センサ回路３２２からの信号の入力に用いられている。本実施形態では、第１特図始動口２３０への入球を検出する球検出センサからの信号がＰ０端子に入力され、第２特図始動口２３２への入球を検出する球検出センサからの信号がＰ１端子に入力され、普図始動口２２８への入球を検出する球検出センサからの信号がＰ２端子に入力される。また、センサ回路３２２からの信号は、乱数生成回路３１８が生成する乱数をＣＰＵ３０４に取得させるためのラッチ信号として、乱数生成回路３１８に出力する。この動作については後述する。
The
アドレスデコード回路３１０３は、１４の出力端子（ＸＣＳ０端子〜ＸＣＳ１３端子）を有する。この出力端子（ＸＣＳ０端子〜ＸＣＳ１３端子）は、マイクロプロセッサ３０００の外部にある周辺制御回路に接続されており、外部バス制御回路３１１０のデータ入出力端子（Ｄ０端子〜Ｄ７端子）から出力されるデータの送信先を切り替えるためのチップセレクト信号等の出力に用いられている。
The
タイマ回路３１１は、時間の計測に用いられる。なお、タイマ回路３１１は設定された計測時間を過ぎると、タイムアウト信号をカウンタ回路３１２に出力する。一方、カウンタ回路３１２は、各種信号の立ち上がり（あるいは立ち下がり）の回数の計測に用いられる。このカウンタ回路で計測される信号には、マイクロプロセッサ３０００のシステムクロックの他、上記タイマ回路からのタイムアウト信号、メモリの読み書き信号、メモリリクエスト信号、外部入出力の信号、割込みに対する応答信号等も計測することができる。
The
リセット制御回路３１４は、システムリセット入力端子（ＸＳＲＳＴ端子）と、リセット出力端子（ＸＲＳＴＯ端子）の２つの端子を有する。このシステムリセット入力端子（ＸＳＲＳＴ端子）は電圧監視回路３３８に接続されている。このシステムリセット入力端子（ＸＳＲＳＴ端子）からシステムリセット信号（例えば一定時間Ｌレベルの信号）が入力されると、リセット制御回路３１４は、マイクロプロセッサ３０００の内部の回路に対してこのシステムリセット信号を出力するとともに、マイクロプロセッサ３０００の外部にある周辺制御回路に対してリセット出力端子（ＸＲＳＴＯ端子）からリセット信号（例えば、ＬレベルからＨレベルへの立ち上がり信号）が出力される。この場合、マイクロプロセッサ３０００では、システムリセットと称する処理が実行され、各回路が初期化される。このシステムリセットが実行される一例として、電源投入時が挙げられる。なお、このシステムリセットについては後述する。
The
また、リセット制御回路３１４は、ウォッチドッグタイマ（ＷＤＴ）３１４１（復帰指示手段の一例に相当）、および指定エリア外走行禁止回路３１４２を備えている。ＷＤＴ３１４１がタイムアウトになった場合や、ＣＰＵ３０４が所定の範囲以外のアドレスを参照（指定エリア外走行）した場合には、リセット制御回路３１４は、マイクロプロセッサ３０００の内部の回路に対してシステムリセット信号およびユーザリセット信号のいずれかを出力する。なお、システムリセット信号およびユーザリセット信号のどちらを出力するかは、ＲＯＭ３０６内のプログラム管理エリア（詳細は後述）の設定に従う。また、マイクロプロセッサ３０００の外部にある周辺制御回路に対しては、リセット出力端子（ＸＲＳＴＯ端子）からリセット信号が出力される。
Further, the
マイクロプロセッサ３０００では、設定によって上記のシステムリセットか、あるいはユーザリセットと称する処理のいずれかを実行させることができる。なお、ユーザリセットでは、各回路が必要に応じて初期化される。このユーザリセットについては後述する。
The
上記指定エリア外走行は、プログラムが想定外の動作をしていることを意味する。この場合、ＣＰＵ３０４が本来プログラムとして扱われるはずのないコードにより動作することになる。このような状況は、プログラムミスによる所謂暴走した状態の他に、何らかの不正によって生じている可能性がある。この場合、上記のシステムリセットの処理により、正常な動作に復帰させることができるようになっている。また、ＷＤＴ３１４１がタイムアウトになった場合としては、プログラムミスによる暴走した状態や、電圧降下によりＣＰＵ３０４が本来設計した動作を行うことができなくなった場合等がある。この場合にも、上記のシステムリセットの処理により、正常な動作に復帰させることができるようになっている。
The traveling outside the designated area means that the program is operating unexpectedly. In this case, the
割込み制御回路３１００は、外部入力や内部状態の変化に応じて適宜処理を実行させるために割込みを発生させる。この割込み処理には、例えば外部からの入力（センサによる信号）を受け付けた場合に実行する処理がある。本実施形態では、乱数生成回路３１８が、乱数を取得するためのラッチ信号を受信した際にも、割込み処理を実行（割込みを発生）させることができるようになっている。なお、割込み制御回路３１００は、内部情報レジスタ３１０１を備えており、この内部情報レジスタ３１０１には、乱数生成回路３１８で乱数更新周期を決める外部クロック（カウントクロック）の周期の異常、および乱数の更新に関するの異常、さらに、直前に発生したリセット要因の情報等が格納される。なお、この内部情報レジスタ３１０１は、異常検出情報保持手段の一例に相当する。
The interrupt
クロック回路３２００は、図４に示す水晶発振器３１６ｂ（以下、システム用水晶発振器３１６ｂと称する場合がある）から外部クロック入力端子（ＥＸ端子）を介して入力される外部クロック（この例では、２４ＭＨｚのクロック）を所定の分周比（この例では、１／２）で分周し、分周後のシステムクロック（この例では、１２ＭＨｚのクロック）をこのマイクロプロセッサ３０００内部の各回路に供給する。また、このシステムクロックをシステムクロック出力端子（ＣＬＫＯ端子）を介してマイクロプロセッサ３０００外部の周辺制御回路に出力する。
乱数生成回路３１８は、乱数を更新するためのクロック信号（カウントクロック）を用いて、乱数のラッチ信号を受信したときにこの更新された乱数を乱数レジスタ内に保持するものである。本実施形態では、水晶発振器３１６ａから外部クロック入力端子（ＲＣＫ端子）を介して入力される外部クロック信号を所定の分周比（この例では、１／２）で分周してこのカウントクロックに用いているが、マイクロプロセッサ３０００内部のクロック信号を用いることもでき、この場合は水晶発振器３１６ａは不要となる。乱数レジスタに保持された値は、乱数として読み出して使用することができる。なお、乱数レジスタから乱数を読み出すと、乱数レジスタが次の乱数をラッチすることを許容する許容状態とすることができる。この乱数生成回路３１８の詳細は後述する。
The
The random
続いて、図７６を用いて、リセットが実行された場合の処理の流れについて説明する。同図は、リセットの流れを示すフローチャートである。このフローチャートは、リセット制御回路３１４にシステムリセット信号が入力された場合、ＷＤＴ３１４１がタイムアウトになった場合、あるいは指定エリア外走行を検知した場合に、マイクロプロセッサ３０００の各回路で実行される処理である。
Next, the flow of processing when reset is executed will be described using FIG. This figure is a flowchart showing the flow of reset. This flowchart is a process executed by each circuit of the
最初のステップＳＨ０１では、実行されるリセット動作が、システムリセット動作か否か判定される。マイクロプロセッサ３０００で実行されるリセット動作には、システムリセット動作とユーザリセット動作の２つがある。ここで、システムリセット動作を実行する場合には、ステップＳＨ０３に進む。このシステムリセット動作は本発明にいう復帰処理の一例に相当する。また、システムリセット動作でないリセット動作、すなわちユーザリセット動作を実行する場合には、ステップＳＨ１１に進む。 In the first step SH01, it is determined whether or not the reset operation to be executed is a system reset operation. There are two reset operations executed by the microprocessor 3000: a system reset operation and a user reset operation. Here, when the system reset operation is executed, the process proceeds to step SH03. This system reset operation corresponds to an example of a return process according to the present invention. When executing a reset operation that is not a system reset operation, that is, a user reset operation, the process proceeds to step SH11.
ステップＳＨ０３では、第１内部回路初期化処理が実行される。この第１内部回路初期化処理は、ＣＰＵ３０４のコアや内蔵レジスタ（タイマ回路３１１、カウンタ回路３１２、パラレル入力ポート３１０２、ＲＡＭ３０８アクセスプロテクトレジスタ、割込み制御回路３１００、乱数生成回路３１８を制御するレジスタ）の値を初期化する。この第１内部回路初期化処理が終了すると、ステップＳＨ０５に進む。
In step SH03, a first internal circuit initialization process is executed. This first internal circuit initialization processing is performed by the
ステップＳＨ０５では、セキュリティチェック処理が実行される。このセキュリティチェック処理では、ユーザプログラムを基に計算された値が、ＲＯＭ３０６のプログラム管理エリアに記憶されている認証コードを表す値と一致するか否かの判定を行う。すなわち、認証コードが正しいか否かの再計算を行う。ここにいうユーザプログラムが、本発明にいう記憶部（内蔵ＲＯＭ３０６）に記憶された内容の一例に相当し、内蔵ＲＯＭ３０６のプログラム管理エリアに記憶されている認証コードが、本発明にいう所定の認証情報の一例に相当する。認証コードが正しい場合にはステップＳＨ０７に進み、そうでない場合にはＣＰＵ３０４の動作を停止させる。本実施形態の遊技台では、このようにしてセキュリティチェックを行なうため、遊技台により安定した制御を行なわせることができる。
In step SH05, a security check process is executed. In this security check process, it is determined whether or not the value calculated based on the user program matches the value representing the authentication code stored in the program management area of the
ステップＳＨ０７では、固定延長処理が実行される。この固定延長処理では、予め設定した固定時間（例えば、ＲＯＭ３０６のプログラム管理エリア内のセキュリティ時間設定の０〜２ビットを用いて設定）だけセキュリティモードを延長する。例えば、ｎをプログラム管理エリアに設定された時間とし、システムクロックをＳＣＬＫとした場合に、３ｎ×２＾２４／ＳＣＬＫ秒だけ延長する。なお、この延長時間の経過時にＸＲＳＴＯ端子からリセット信号を出力させる。その後ステップＳＨ０９に進む。 In step SH07, a fixed extension process is executed. In this fixed extension process, the security mode is extended for a preset fixed time (for example, set using 0 to 2 bits of the security time setting in the program management area of the ROM 306). For example, when n is the time set in the program management area and the system clock is SCLK, the time is extended by 3n × 2 ^ 24 / SCLK seconds. A reset signal is output from the XRSTO terminal when this extended time has elapsed. Thereafter, the process proceeds to step SH09.
ステップＳＨ０９では、ランダム延長処理が実行される。このランダム延長処理では、予めランダムに選択されたランダム時間（例えば、プログラム管理エリア内のセキュリティ時間設定の３〜４ビットを用いて設定）だけセキュリティモードを延長する。例えばショートモードが設定されている場合には０〜Ｓμ秒、ミドルモードが設定されている場合には０〜Ｍμ秒、ロングモードが設定されている場合には、０〜Ｌμ秒それぞれ延長する（Ｓ＜Ｍ＜Ｌ）。この処理が終了するとユーザモードに移行し、ＣＰＵ３０４は、メモリマップの００００Ｈ番地から処理を開始する。本実施形態では、主制御部３００のメイン処理が開始されることになる。
In step SH09, a random extension process is executed. In this random extension process, the security mode is extended by a random time selected in advance (for example, setting using 3 to 4 bits of the security time setting in the program management area). For example, when the short mode is set, the time is extended from 0 to Sμ seconds, when the middle mode is set, 0 to Mμ seconds, and when the long mode is set, the time is extended from 0 to Lμ seconds ( S <M <L). When this process ends, the process shifts to the user mode, and the
一方、ステップＳＨ０１で、ユーザリセット動作を実行する場合に進むステップＳＨ１１では、第２内部回路初期化処理が実行される。この第２内部回路初期化処理は、ＣＰＵ３０４のコアや、乱数生成回路３１８を制御するレジスタを除く内蔵レジスタ（タイマ回路３１１、カウンタ回路３１２、パラレル入力ポート３１０２、ＲＡＭ３０８アクセスプロテクトレジスタ、割込み制御回路３１００）の値を初期化する。すなわち、この第２内部回路初期化処理では、乱数生成回路３１８を制御するレジスタの値はリセット前の状態が維持される。この第２内部回路初期化処理が終了すると、ユーザモードに移行し、ＣＰＵ３０４は、メモリマップの００００Ｈ番地から処理を開始する。本実施形態では、主制御部３００のメイン処理が開始されることになる。
On the other hand, in step SH01, the second internal circuit initialization process is executed in step SH11 which proceeds when the user reset operation is executed. This second internal circuit initialization processing is performed by using internal registers (
＜乱数生成回路＞
次に、図７７を用いて、図７５に示すマイクロプロセッサ３０００の乱数生成回路３１８の詳細について説明する。同図は、図７５に示す乱数生成回路３１８の内部構成図である。
<Random number generation circuit>
Next, details of the random
乱数生成回路３１８は、それぞれ異なる乱数を生成する４つの乱数生成チャンネルＣＨ１〜ＣＨ４を備えている。なお、各チャンネル回路の内部構成は同一であるため、図７７では、１つの乱数生成チャンネルＣＨ１を示し、残りの乱数生成チャンネルＣＨ２〜ＣＨ４については、図示を簡略化している。以下の説明では、この乱数生成チャンネルＣＨ１を中心に乱数生成回路３１８について説明する。
The random
乱数生成回路３１８は、初期設定レジスタ３１８１と、周波数監視回路３１８２と、乱数更新回路３１８３と、乱数監視回路３１８４と、ノイズフィルタ３１８５と、ソフトラッチレジスタ３１８６と、ラッチ選択レジスタ３１８７と、乱数レジスタ３１８８と、乱数ラッチフラグレジスタ３１８９と、乱数割込み制御レジスタ３１８０を備えている。なお、周波数監視回路３１８２および乱数監視回路３１８４は、更新異常検出手段の一例に相当する。
The random
初期設定レジスタ３１８１には、ＲＣＫ端子からの外部クロック信号とシステムクロック（内部クロック信号）のうち、いずれのクロック信号を乱数更新回路３１８３で使用するかを決めるクロック選択情報が、プログラム管理エリア内の情報に基づいて設定される。ＲＣＫ端子からの外部クロック信号とシステムクロック（内部クロック信号）は乱数更新回路３１８３の手前に設けられたマルチプレクサに入力される。初期設定レジスタ３１８１が上記クロック選択情報に従って更新クロック選択信号をこのマルチプレクサに入力することにより、この更新クロック選択信号によって選択されたクロック信号が乱数更新回路３１８３に入力されるようになっている。なお、外部クロック信号が選択されている場合、所定の分周比（この例では、１／２）で分周されたクロック信号が乱数更新回路３１８３に入力される。なお、分周されたクロック信号が、内部クロックよりも低い周波数でない場合には使用することができない。なお、本実施形態では、外部クロック信号が選択されているものとして説明を続ける。
The
周波数監視回路３１８２は、内部クロック信号および外部クロック信号の周期を監視し、この周期が一定でなくなった場合に、クロック信号に異常があることを示す情報を、内部情報レジスタ３１０１に出力する。
The
乱数更新回路３１８３は、初期設定レジスタ３１８１によって選択されたクロック信号が入力され、このクロック信号の周期に従って乱数を更新する。更新した乱数の値は、乱数監視回路３１８４および乱数レジスタ３１８８にそれぞれ出力される。この乱数更新回路３１８３の詳細については、図７９〜図８２を用いて後述する。
The random
なお、乱数値の更新は、乱数更新回路３１８３に最大値が設定されないＣＨについては、ユーザモードに移行した時に開始（自動開始）されるように構成される一方、乱数更新回路３１８３に最大値が設定されるＣＨについては、最大値が設定された時に開始（手動開始）されるように構成されている。すなわち、乱数の最大値は、乱数生成チャンネルＣＨ１〜ＣＨ４で個別に設定可能である。また、最大値が設定されないＣＨおよび最大値が設定されるＣＨともに一度更新が開始されると電源供給が断たれるかシステムリセットが発生した場合にのみ更新が停止されるものであり、予期せぬ異常が発生した場合を除きこれらの事象以外では更新を停止することができないように構成されている。
さらに、最大値が設定されるＣＨに関しては、乱数更新回路３１８３に設けられた最大値設定レジスタに最大値が設定されたことに基づいて更新が開始され、この最大値設定レジスタはシステムリセットごとに一回のみライト可能なレジスタ（システムリセット時には初期化（更新範囲の最大値であるＦＦＦＦＨが初期値として設定される）され、ユーザリセット発生時にはユーザリセット発生前に設定されていた値が維持されるレジスタ）である。すなわち、乱数が更新されている場合にユーザプログラムで最大値設定レジスタをライトする処理が実行されたとしても、最大値設定レジスタが更新されることがなく、乱数生成回路３１８３はその影響を受けないように構成されている。一方、リードに関してはユーザプログラムで自由にすることができるように構成されている。
The update of the random number value is configured to start (automatically start) when the maximum value is not set in the random
Further, for the CH for which the maximum value is set, updating is started based on the setting of the maximum value in the maximum value setting register provided in the random
また、１６ビット乱数値および８ビット乱数値の一方を初期値が設定可能に構成し、他方を初期値が設定不可能に構成してもよいし、乱数が正常に更新されているか否かについて一方を監視可能とし、他方を監視不能としてもよい。また、後述する内部リセットの場合と外部リセットの場合で乱数値の初期値を異ならせてもよく（例えば、内部リセット時の初期値は３３Ｈ、外部リセット時の初期値はＣＣＨ）、この場合、ユーザプログラムの初期設定などにおいて、乱数値の初期値に基づいてリセットの種類を判別し、リセットの種類に合わせた処理を実行してもよい。 In addition, one of the 16-bit random value and the 8-bit random value may be configured so that an initial value can be set, and the other may be configured so that an initial value cannot be set, and whether or not the random number is normally updated. One may be monitored and the other may not be monitored. In addition, the initial value of the random number value may be different between an internal reset and an external reset described later (for example, the initial value at the time of internal reset is 33H, and the initial value at the time of external reset is CCH). In the initial setting of the user program or the like, the type of reset may be determined based on the initial value of the random number value, and processing according to the type of reset may be executed.
乱数監視回路３１８４は、乱数更新回路３１８３からの入力に基づいて、乱数が正常に更新されているか否かを監視する。乱数の更新に異常がある場合、この乱数の更新に異常があることを示す情報を、内部情報レジスタ３１０１に出力する。
Based on the input from the random
なお、上記の説明では、乱数生成回路３１８の内部に周波数監視回路３１８２および乱数監視回路３１８４が設けられている構成であったが、乱数生成回路３１８の外部に設けてもよい。また、上記の説明では、乱数更新回路３１８３とは別に周波数監視回路３１８２および乱数監視回路３１８４が設けられている構成であったが、乱数更新回路３１８３の内部にこれらの回路を設けてもよい。
In the above description, the
ノイズフィルタ３１８５には、Ｐ０端子〜Ｐ３端子からの入力が、パラレル入力ポート３１０２を介してラッチ信号として入力される。なお、図７７では、Ｐ３端子、およびそのＰ３端子に接続された回路等は図示省略している。上述のごとく、Ｐ０端子には、第１特図始動口２３０への入球を検出する球検出センサからの信号が入力され、Ｐ１端子には、第２特図始動口２３２への入球を検出する球検出センサからの信号が入力され、Ｐ２端子には、普図始動口２２８への入球を検出する球検出センサからの信号が入力される。さらに、ノイズフィルタ３１８５には、初期設定レジスタ３１８１によって選択されたクロック信号が入力される。このクロック信号を利用して、Ｐ０端子〜Ｐ３端子からの入力に生じるノイズを除去した上で、ラッチ信号を検出する。このラッチ信号が検出されると、ハードラッチ信号が乱数レジスタ３１８８の手前に設けられたマルチプレクサに出力される。なお、このノイズ除去の詳細については、図７８を用いて後述する。
Input from the P0 terminal to P3 terminal is input to the
ソフトラッチレジスタ３１８６には、乱数レジスタ３１８８から乱数をラッチすることを示す情報がＣＰＵ３０４からの指示によって適宜設定される。この情報が、ソフトラッチ信号として乱数レジスタ３１８８の手前に設けられたマルチプレクサに出力される。
Information indicating that a random number is latched from the
ラッチ選択レジスタ３１８７には、乱数レジスタ３１８８の手前に設けられたマルチプレクサからハードラッチ信号とソフトラッチ信号の何れを出力させるか、すなわち、乱数レジスタ３１８８にどちらのラッチ信号を入力するのかを示す情報が、ＣＰＵ３０４からの指示によって適宜設定される。この情報を設定することにより、ハードラッチ信号とソフトラッチ信号を適宜使用して、乱数を取得することができる。
The
乱数レジスタ３１８８には、３つの信号が入力される。１つ目の信号は、乱数更新回路３１８３から出力された乱数を表す信号である。２つ目の信号は、手前に設けられたマルチプレクサから出力された乱数ラッチ信号（ハードラッチ信号とソフトラッチ信号のうち、ラッチ選択レジスタ３１８７で設定された信号）である。３つ目の信号は、乱数の読み取りを示すリード信号である。
Three signals are input to the
乱数レジスタ３１８８には、乱数更新回路３１８３によって更新された乱数を示す信号が常に入力されている。ここで、乱数ラッチ信号が入力されると、この入力タイミングにおける乱数が乱数レジスタ３１８８内にラッチ（保持）される。このとき、乱数レジスタ３１８８からは、乱数がラッチされていることを示すセット信号が、乱数ラッチフラグレジスタ３１８９に出力される。このときＣＰＵ３０４は、ラッチされている乱数を取得することができる。なお、ＣＰＵ３０４により乱数が取得されると、乱数レジスタ３１８８にリード信号が入力される。この信号により新たな乱数ラッチ信号が入力された場合に乱数をラッチすることを許容する許容状態となる。換言すれば、一度乱数をラッチすると、リード信号が入力されるまで新たに乱数をラッチすることができない非許容状態となる。なお、リード信号が入力されてもラッチされている乱数は保持し続けるため、ＣＰＵ３０４はラッチされている同一のタイミングでラッチされた乱数を何度でも取得することができる。このように構成することで乱数ラッチ信号を出力するセンサ回路におけるチャタリングの影響を押さえることができる。なお、リード信号が入力されたことを示すクリア信号が乱数ラッチフラグレジスタ３１８９に出力される。また、図７７に示すように、乱数レジスタ３１８８が複数あることにより、同じ乱数更新回路から生成された乱数を様々なタイミングで取得することができる。
A signal indicating the random number updated by the random
乱数ラッチフラグレジスタ３１８９には、乱数レジスタ３１８８に乱数がラッチされているか否かを示す情報が記憶される。なお、乱数ラッチフラグレジスタ３１８９は、乱数レジスタ３１８８にラッチされた乱数（１６ビット乱数の全てまたは一部や、８ビット乱数の全てまたは一部）が読み出されたときに自動的にクリアされるように構成してもよいし、ＣＰＵによってクリアするように構成してもよい。
The random number
乱数割込み制御レジスタ３１８０には、乱数レジスタ３１８８に乱数が保持された際に割込み制御回路に割込みを発生させるか否かを示す情報が設定される。この情報は乱数レジスタ３１８８毎に設定することができる。例えば、第１特図始動口２３０への入球により乱数発生チャンネルＣＨ１の乱数がラッチされた場合には、割込みを発生させ、第２特図始動口２３２への入球により乱数発生チャンネルＣＨ２の乱数がラッチされた場合には、割込みを発生させない、というような設定をすることができる。
In the random number interrupt
上記説明した乱数生成回路３１８を用いて、本実施形態では、普図始動口２８２、第１特図始動口２３０、第２特図始動口２３２のそれぞれに入球したタイミングで乱数を取得する。なお、任意のタイミングでＣＰＵ３０４に乱数を取得させるように、プログラムを実行させることもできる。さらに異なる乱数生成チャンネルを使用してそれぞれ独立の乱数を取得し、それぞれのチャンネル毎に乱数生成範囲の最大値を設定することができる。
In the present embodiment, using the random
なお、本実施形態では、個別のチャンネルに対して乱数生成範囲を変更することができ、設定されていない場合には所定の最大値（例えば６５５３５）が適用される例について説明したが、これ以外に例えば、乱数生成範囲を変更する場合に全てのチャンネルに対して乱数生成範囲を設定することを必要とする構成であってもよい。 In the present embodiment, the example in which the random number generation range can be changed for each individual channel and a predetermined maximum value (for example, 65535) is applied when the range is not set has been described. For example, when changing the random number generation range, the configuration may be required to set the random number generation range for all channels.
なお、普図始動口２８２に入球したタイミングで取得された乱数は、後述する普図当選乱数として用いられる。また、第１特図始動口２３０に入球したタイミングで取得された乱数は、加工（例えば、乱数生成回路とは異なる回路（例えば、基本回路３０２やカウンタ回路３１２）でカウントアップ（ダウン）される値を乱数に加算（減算）する処理など）されて、後述する特図１当選乱数として用いられる。さらに、第２特図始動口２３２に入球したタイミングで取得された乱数は、加工されて、後述する特図２当選乱数として用いられる。
In addition, the random number acquired at the timing of entering the general figure starting port 282 is used as a general figure winning random number described later. In addition, the random number acquired at the timing of entering the first special
なお、乱数の加工は、第１特図始動口２３０および第２特図始動口２３２に入球したタイミングで取得される乱数に限らず、他の契機（例えば、普図始動口２８２へに入球したタイミングなど）によって取得される乱数に対して行ってもよい。さらに、上述した乱数生成範囲の最大値を設定する場合においては、設定した最大値に応じた加工（例えば、この最大値を超えない値を乱数に加算する処理など）すれば良い。
The random number processing is not limited to the random number acquired at the timing of entering the first special
また、乱数の加工は必ずしも行う必要はないが、乱数の加工を行うことは乱数の狙いうちの防止に有効に働く。例えば加工した後の乱数が更新されたか否かをＣＰＵ３０４によって監視した場合、乱数生成回路３１８内での乱数の更新が正常に行われているか否かを正確に判断することができない。このように、乱数を加工する場合には、上述の乱数監視回路３１８４による乱数の更新の監視がより有効に働くこととなる。
In addition, although it is not always necessary to perform random number processing, it is effective to prevent random numbers from being processed. For example, when the
続いて、図７８を用いてノイズフィルタ３１８５の動作について説明する。同図は、図７７に示すノイズフィルタ３１８５による処理の一例を示す図である。
Subsequently, the operation of the
上述したように、ノイズフィルタ３１８５には、Ｐ０端子〜Ｐ３端子からの入力が、パラレル入力ポート３１０２を介してラッチ信号として入力され、初期設定レジスタ３１８１によって選択されたクロック信号が入力される。このノイズフィルタ３１８５は、例えば図７８に示すように、クロック信号のダウンエッジ（ＨレベルからＬレベルへの立ち下り信号）が４回連続で入力されるまで、Ｐ０端子〜Ｐ３端子からの入力信号がＨレベルであれば、ハードウェアラッチ信号を出力するように構成されている。単純に信号の立ち上がりおよび立ち下がりだけを基にハードウェアラッチ信号を出力すると、ノイズが入った場合にもハードウェアラッチ信号が出力されてしまう。このため、上記のようにクロック信号を用いて、一定期間のセンサ信号を検出させることで、ノイズによりハードウェアラッチ信号が出力されてしまわないように構成されている。
As described above, the
上記説明では、Ｐ０端子〜Ｐ３端子からの入力によりハードラッチ信号を出力させる例について説明したが、例えば、Ｐ０端子〜Ｐ３端子からの入力を一度ＣＰＵ３０４で受け付けた上で乱数を取得する方法もある。この場合には、ハードラッチ信号ではなく、ソフトラッチレジスタ３１８６から出力されたソフトラッチ信号により、乱数をラッチさせることになる。この場合、上記ノイズフィルタによる処理と同様の処理がＣＰＵ３０４により実行される。すなわち、Ｐ０端子〜Ｐ３端子からの入力が所定期間継続したか否かを判定し、これを満たす場合にＰ０端子〜Ｐ３端子からの入力が正しく行われたと判定する。その後、ソフトラッチ信号を出力するようにソフトラッチレジスタ３１８６を設定する。
In the above description, an example in which a hard latch signal is output by an input from the P0 terminal to the P3 terminal has been described. . In this case, the random number is latched not by the hard latch signal but by the soft latch signal output from the
次に、図７９を用いて、図７７に示す乱数更新回路３１８３の詳細について説明する。同図は、図７７に示す乱数更新回路３１８３の詳細を示す図である。
Next, details of the random
図７９（ａ）に示す乱数更新回路３１８３は、カウンタ回路３１８３ａと、スタート値選択回路３１８３ｂと、最大値設定レジスタ３１８３ｃを備えている。なお、図７７では、乱数更新回路３１８３に対して外部クロック信号および内部クロック信号のいずれかが乱数更新のための更新クロック信号として入力されることが示されているが、この図７９に示す乱数更新回路３１８３には、さらにＣＰＵ３０４から最大値データが入力される。
The random
カウンタ回路３１８３ａからは、乱数（乱数データ）が出力される。この乱数の初期値は、スタート値選択回路３１８３ｂに設定されている。この初期値には、固定値（例えば０）、プログラム管理エリア内に記憶されているマイクロプロセッサ３０００のＩＤナンバーを基にした値、および、乱数生成範囲内で抽選された値のいずれかが設定される。
A random number (random number data) is output from the
カウンタ回路３１８３ａには、更新クロック信号の１クロック毎に１が加算されるカウンタが設けられており、このカウンタの値に、スタート値選択回路３１８３ｂから入力された乱数の初期値を加えた値を乱数として出力する。
The
カウンタ回路３１８３ａから出力される乱数の最大値は、最大値設定レジスタ３１８３ｃに設定されている。なお、乱数の最大値は、ＣＰＵ３０４からの命令に従って最大値設定レジスタ３１８３ｃに設定される。図７９（ｂ）には、この最大値が設定されている１６ビットのレジスタが示されている。ＣＰＵ３０４から最大値を設定する命令がない場合の初期値は、ＦＦＦＦＨ（６５５３５）である。なお、この最大値設定レジスタ３１８３ｃの変わりに、例えば、ＲＯＭ３０６のプログラム管理エリア内に最大値を設定する領域を設け、設定された最大値を参照する構成であってもよい。
The maximum value of the random number output from the
カウンタ回路３１８３ａは、出力する乱数が最大値を超えた場合、この最大値に１を加えた値を減算した上で、この値を乱数として出力する。例えば最大値が６５５３５の場合において、初期値とカウンタの値を足した値が、６５５３４、６５５３５、６５５３６、６５５３７の順に更新されるとすると、出力される乱数は、６５５３４、６５５３５、０（６５５３６−（６５５３５＋１））、１（６５５３７−（６５５３５＋１））のようになる。すなわち、最大値を超えると出力される乱数が０に戻ることになる。
When the output random number exceeds the maximum value, the
また、カウンタ回路３１８３ａの内部に設けられたカウンタの値が、最大値レジスタ３１８３ｃに設定された最大値になると、このカウンタの値が０にクリアされるとともに、カウンタ回路３１８３ａからスタート値選択回路３１８３ｂに乱数の出力が一巡したことを示す信号（一巡信号）が出力される。この一巡信号を受けたスタート値選択回路３１８３ｂでは、乱数の初期値が更新される。この際更新される初期値が、最大値設定レジスタ３１８３ｃに設定されている乱数の最大値を超えている場合、例えば、固定値を用いたり、一度現在の乱数の最大値を乗じてから設定可能な乱数生成範囲の最大値（６５５３５）で除算した値を用いることにより、乱数の最大値を超えない値（乱数生成範囲内の値）が初期値として再設定される。無論、最初からこの再設定方法などを用いて、乱数生成範囲内の値が初期値として設定されるようにしてもよい。
When the value of the counter provided in the
なお、本実施形態では、最大値設定レジスタ３１８３ｃに設定された最大値は、カウンタ回路３１８３ａからの出力が一巡した時点で自動的に更新されるが、例えばＣＰＵ３０４からの更新命令が来た時点で更新されるようにしてもよい。
In the present embodiment, the maximum value set in the maximum
ここで、上記の乱数生成の範囲を図８０および図８１を用いて説明する。図８０は、乱数生成範囲の最大値が設定されていない場合（デフォルトの状態）において出力される乱数の範囲を示す図である。また、図８１は、図８０とは異なる最大値が設定された場合に出力される乱数の範囲を示す図である。 Here, the range of the above random number generation will be described with reference to FIGS. FIG. 80 is a diagram illustrating a range of random numbers output when the maximum value of the random number generation range is not set (default state). FIG. 81 is a diagram showing a range of random numbers output when a maximum value different from that in FIG. 80 is set.
まず、図８０（ａ）ではｎ周期目（ｎ−１回目の一巡信号が出力された直後）の状況について説明する。図８０（ａ）には、０〜６５５３５の乱数生成範囲が示されている。また、出力される乱数の初期値がスタート値（Ｘ）として示されている。 First, FIG. 80 (a) will explain the situation in the nth cycle (immediately after the (n-1) th round signal is output). FIG. 80A shows a random number generation range of 0 to 65535. Further, the initial value of the output random number is shown as the start value (X).
乱数更新回路３１８３からは、更新クロックの１クロック毎に乱数が更新されて出力される。より具体的には、最初にスタート値（Ｘ）が出力され、その後１クロック毎に、Ｘ＋１、Ｘ＋２の順で更新された乱数が出力される。この乱数の値が乱数生成範囲の最大値である６５５３５になると、上記説明した処理によって、次に出力される乱数は０に戻る。その後、１、２、の順で更新された乱数が出力され、Ｘ−１が出力された時点でこの乱数生成範囲を一巡したことになる。なお、このとき、乱数更新回路３１８３内のカウンタ回路３１８３ａのカウンタの値は最大値と同じ値になっている。スタート値選択回路３１８３ｂに乱数の出力が一巡したことを示す信号（一巡信号）が出力される。
A random number is updated and output from the random
続いて１クロックが入力されると、乱数更新回路３１８３の出力はｎ＋１周期目（ｎ回目の一巡信号が出力された直後）に入る。このｎ＋１周期目の状況について、図８０（ｂ）を用いて説明する。まず、乱数更新回路３１８３内のカウンタ回路３１８３ａのカウンタの値は０にクリアされる。また、スタート値選択回路３１８３ｂでは、新たな初期値が設定される。図８０（ｂ）には、この新たな初期値がスタート値（Ｘ´）として示されている。この新たな初期値と、カウンタ回路３１８３ａのカウンタの値により、上記説明した流れと同様の流れで乱数が出力される。
Subsequently, when one clock is input, the output of the random
次に、図８１（ａ）では、図８０に示す乱数生成範囲の最大値よりも小さい最大値が設定された場合のｎ周期目（ｎ−１回目の一巡信号が出力された直後）の状況について説明する。図８１（ａ）には、０〜６５５３５のうち、設定された最大値によって図８０（ａ）に示す乱数生成範囲よりも狭くなった乱数生成範囲が示されている。なお、出力されない乱数の範囲が左下がりのハッチングで示されている。また、出力される乱数の初期値がスタート値（Ｙ）として示されている。 Next, in FIG. 81 (a), the situation in the nth cycle (immediately after the (n-1) th round signal is output) when the maximum value smaller than the maximum value of the random number generation range shown in FIG. 80 is set. Will be described. FIG. 81 (a) shows a random number generation range that is narrower than the random number generation range shown in FIG. 80 (a) by a set maximum value from 0 to 65535. Note that the range of random numbers that are not output is indicated by a left-down hatching. Further, the initial value of the output random number is shown as the start value (Y).
図８０を用いて説明した状況と同様に、乱数更新回路３１８３からは、最初にスタート値（Ｙ）が出力され、その後１クロック毎に、Ｙ＋１、Ｙ＋２の順で更新された乱数が出力される。この乱数の値が設定された最大値になると、上記説明した処理によって、次に出力される乱数は０に戻る。すなわち、左下がりのハッチングで示された範囲の乱数は出力されない。その後、１、２、の順で更新された乱数が出力され、Ｙ−１が出力された時点でこの乱数生成範囲を一巡したことになる。なお、このとき、乱数更新回路３１８３内のカウンタ回路３１８３ａのカウンタの値は設定された最大値と同じ値になっている。スタート値選択回路３１８３ｂに乱数の出力が一巡したことを示す信号（一巡信号）が出力される。
Similar to the situation described with reference to FIG. 80, the random
続いて１クロックが入力されると、乱数更新回路３１８３の出力はｎ＋１周期目（ｎ回目の一巡信号が出力された直後）に入る。このｎ＋１周期目の状況について、図８１（ｂ）を用いて説明する。図８０（ｂ）を用いて説明した場合と同様、乱数更新回路３１８３内のカウンタ回路３１８３ａのカウンタの値は０にクリアされる。また、スタート値選択回路３１８３ｂでは、新たな初期値が設定される。図８１（ｂ）には、この新たな初期値がスタート値（Ｙ´）として示されている。この新たな初期値と、カウンタ回路３１８３ａのカウンタの値により、上記説明した流れと同様の流れで乱数が出力される。
Subsequently, when one clock is input, the output of the random
なお、上記のように乱数生成チャンネルの最大値を適切に設定する以外に、例えば、ある乱数生成チャンネルでは乱数の最大値が６５５３５であるが、別の乱数生成チャンネルでは乱数の最大値が２５５である、というように、チャンネル毎に乱数生成範囲を予め異ならせておいてもよい。この場合には、必要とされる乱数生成範囲に応じてチャンネルを選択すればよい。この場合には、最大値設定レジスタの容量削減や、最大値設定の処理負担を軽減することができる。さらに、予め設定可能な最大値を複数設定した上で、これらの中から適切な最大値を選択して設定するようにしても、最大値設定レジスタの容量削減や、最大値設定の処理負担を軽減することができる。 In addition to appropriately setting the maximum value of the random number generation channel as described above, for example, the maximum random number value is 65535 in one random number generation channel, but the maximum random number value is 255 in another random number generation channel. For example, the random number generation range may be different for each channel. In this case, the channel may be selected according to the required random number generation range. In this case, the capacity of the maximum value setting register can be reduced and the processing load for setting the maximum value can be reduced. Furthermore, even if a plurality of maximum values that can be set in advance are set and an appropriate maximum value is selected and set from these, it is possible to reduce the capacity of the maximum value setting register and to reduce the processing load for setting the maximum value. Can be reduced.
以上、乱数更新回路３１８３の乱数の出力について説明した。以下この乱数更新回路３１８３の変形例について図８２を用いて説明する。同図は、最大値と最小値を設定した乱数生成範囲において、乱数を取得することができる範囲を示す図である。
The random number output from the random
図７９から図８１の例では、乱数生成範囲の最大値を変更する例について説明したが、例えば、最小値を設定できるものであってもよい。さらに、最大値だけでなく最小値を設定するレジスタを用意し、図８２（ａ）に示すように、最小値、最大値を設定し、乱数生成範囲を設定できるものであってもよい。加えて、図８２（ｂ）に示すように、複数の乱数生成範囲を設定できるものであってもよい。すなわち、出力される乱数の範囲を設定出来る構成であればよい。また、上記説明では、説明を分かり易くするため出力される乱数が１ずつ増加する例について説明したが、これ以外の乱数の更新方法であってもよい。 In the example of FIGS. 79 to 81, the example in which the maximum value of the random number generation range is changed has been described. However, for example, the minimum value may be set. Further, a register for setting not only the maximum value but also the minimum value may be prepared, and as shown in FIG. 82A, the minimum value and the maximum value may be set to set the random number generation range. In addition, as shown in FIG. 82 (b), a plurality of random number generation ranges may be set. That is, any configuration can be used as long as the range of the output random number can be set. Further, in the above description, the example in which the output random number increases by 1 has been described for easy understanding, but other random number update methods may be used.
以下、図８３を用いて本実施形態の遊技台で使用される乱数と、その主な導出源について説明する。同図は、本実施形態の遊技台で使用される乱数の導出源を表で示す図である。なお、この図で示される各乱数は、後述のフローチャートで用いられる。 Hereinafter, random numbers used in the game machine of this embodiment and main derivation sources will be described with reference to FIG. FIG. 2 is a table showing random number derivation sources used in the game machine of this embodiment. Each random number shown in this figure is used in a flowchart described later.
まず、特図１当選乱数、特図２当選乱数、および普図当選乱数は、上記乱数生成回路３１８の乱数生成チャンネルＣＨ１〜ＣＨ４によって生成される乱数が基になる。この値を必要に応じて適宜加工してこれらの乱数として使用する。
First, the special figure 1 winning random numbers, the special figure 2 winning random numbers, and the universal winning random numbers are based on random numbers generated by the random number generation channels CH1 to CH4 of the random
大当り用特図乱数、小当り用特図乱数、およびハズレ用特図乱数は、後述する主制御部タイマ割込み処理において生成される。すなわちこれらの乱数は、所謂ソフトウェア乱数である。なお、これらの乱数を生成する際に用いられる初期値生成用乱数は、主制御部メイン処理および主制御部タイマ割込み処理で生成される。 The big hit special figure random number, the small hit special figure random number, and the lost special figure random number are generated in a main control unit timer interrupt process to be described later. That is, these random numbers are so-called software random numbers. Note that the initial value generating random numbers used when generating these random numbers are generated by the main control unit main process and the main control unit timer interrupt process.
特図変動時間決定用乱数、および普図変動時間決定用乱数は、カウンタ回路３１２の値を乱数として用いる。本実施形態のカウント回路３１２は、マイクロプロセッサ３０００のシステムクロックの他、上記タイマ回路からのタイムアウト信号、メモリの読み書き信号、メモリリクエスト信号、外部入出力の信号等もカウンタの対象として用いることができる。このため、これらを組み合わせることで規則性のない値を導出させ、上記の乱数に使用している。演出用乱数は、主制御部メイン処理および主制御部タイマ割込み処理で生成される。
For the special figure fluctuation time determination random number and the normal figure fluctuation time determination random number, the value of the
次に、図８４を用いて、図７５に示す割込み制御回路３１００に設けられた内部情報レジスタ３１０１の詳細について説明する。上述したように、内部情報レジスタ３１０１には、乱数生成回路３１８で乱数更新周期を決める外部クロック（カウントクロック）の周期の異常、および生成された乱数値の異常、さらに、直前に発生したユーザリセットのリセット要因の情報等が格納される。この内部レジスタ３１０１には、第１内部情報レジスタと第２内部情報レジスタと、第３内部情報レジスタとが用意されている。
Next, details of the
図８４は、割込み制御回路３１００の内部レジスタ３１０１に用意された第１内部情報レジスタを説明するための図である。図８４（ａ）には、第１内部情報レジスタのうち、乱数生成回路３１８の異常を示す情報が記憶される範囲が示されている。この範囲は８ビットで構成されており、図８４（ｂ）には、これらの各ビットがどのような情報を示すものかが表で示されている。
FIG. 84 is a diagram for explaining the first internal information register prepared in the
ＣＰＵ３０４は、後述するタイマ割込みが実行される度にこの第１内部情報レジスタの内容を確認する（図９５のステップＳ３２３５ａ）。この内容は、異常が発生した場合に遊技の進行を止める等の処理を行うか否かの判定に用いられる。例えば、本実施形態では、乱数生成回路３１８で異常が検出されると、入賞受付処理が実行されないように構成されている（図９５のステップＳ３２３５ｃおよび図９６参照）。この他、球の打ち出しを行わないようにしたり、払出しを行わないようにしたり、あるいは、変動タイマの減算を行わないようにしてもよい。特に、乱数更新に異常があった場合、乱数更新回路３１８３に大電流が流れている状態（ラッチアップ状態）である可能性があるため、一度電源をオフにすることを報知するようにしてもよい。
The
ビット番号０は、乱数生成回路３１８の外部クロック（更新クロック）の異常を示すビットであり、０は異常なし、１は異常ありを示す。ビット番号１〜４は、乱数生成回路３１８で生成された乱数の異常を、各チャンネル毎に示すビットであり、０は異常なし、１は異常ありを示す。ビット番号５〜７は、不使用（０に固定）である。
第１内部情報レジスタの値が１である場合、ＣＰＵ３０４から読み出されると０に設定（クリア）される。なお、内部情報レジスタはＣＰＵ３０４に一度に読み出されるため、第１内部情報レジスタが保持している値を０に設定（クリア）したい場合は、ＣＰＵ３０４に第１内部情報レジスタの値を読み出した後に読み出した値を破棄すれば良い。また、上述の通り、システムリセットおよびユーザリセットのいずれかの処理が実行された場合に、この内部情報レジスタは、ＣＰＵ３０４から読み出された場合と同様に各ビットは０に設定（クリア）されることとなる。
When the value of the first internal information register is 1, when read from the
以上、乱数生成回路３１８の異常がどのように記憶されているかについて説明したが、この例と同様に上記リセット要因を示す情報（システムリセットおよびユーザリセットのうちのいずれのリセットが発生したのかを識別可能な情報）についても、第１内部情報レジスタに記憶されている。なお、上記説明では、乱数生成チャンネルの異常をビット番号１〜４によってそれぞれのチャンネル毎に表していたが、１つのビットによっていずれかのチャンネルで異常が起きたか否かを表すようにしてもよい（全てのチャンネルで共通にしてもよい）。なお、本実施形態では、内部情報レジスタ３１０１が割込み制御回路３１００内に設けられているが、他の回路に設けられているものであってもよい。なお、割込み制御回路３１００の内部レジスタ３１０１に用意された第２内部情報レジスタおよび第３内部情報レジスタについては後述する。
As described above, how the abnormality of the random
次に、図７７に示す周波数監視回路３１８２における異常の検出例について、図８５を用いて説明する。同図は、周波数監視回路３１８２における異常の検出例を示す図である。図８５には、一番上からそれぞれ、正常時の動作、異常時の動作例１（異常時１）、異常時の動作例２（異常時２）が示されている。これらの例では、マイクロプロセッサ３０００の内部クロックと、乱数生成回路３１８に入力される外部クロック（ＲＣＫ）に加え、外部クロックの１周期に対する内部クロックの周期の比率が示されている。この検出動作では、外部クロックと内部クロックの周期の比率を監視し、この比率が変化した場合を異常として検出する。
Next, an example of abnormality detection in the
図８５（ａ）に示す正常時の例では、外部クロックの１周期の間に内部クロックが２．５周期ある状態が継続している。すなわち、外部クロックと内部クロックの周期の比率が変化しないため、異常を示す情報は出力されない。 In the normal example shown in FIG. 85 (a), a state in which the internal clock has 2.5 cycles continues during one cycle of the external clock. That is, since the ratio of the period between the external clock and the internal clock does not change, information indicating abnormality is not output.
次に、図８５（ｂ）に示す異常時の動作例１（異常時１）では、外部クロックの１周期の間に内部クロックが４．５周期ある状態が示されている。図８５（ａ）に示す状態からこの図８５（ｂ）に示す状態になった場合には、この時点で異常を示す情報が出力される。 Next, operation example 1 (abnormal time 1) at the time of abnormality shown in FIG. 85 (b) shows a state in which the internal clock has 4.5 cycles in one cycle of the external clock. When the state shown in FIG. 85 (a) is changed to the state shown in FIG. 85 (b), information indicating abnormality is output at this point.
次に、図８５（ｃ）に示す異常時の動作例２（異常時２）の最初には、外部クロックの１周期の間に内部クロックが０．５周期ある状態が示されている。仮に、図８５（ａ）に示す状態からこの図８５（ｃ）の最初の状態になった場合には、この時点で異常を示す情報が出力される。さらに、図８５（ｃ）には、外部クロックの１周期の間に内部クロックが０．５周期ある状態に続き、外部クロックの１周期の間に内部クロックが２．５周期ある状態が継続している。この周期の比率が変化した時点でも異常を示す情報が出力される。 Next, at the beginning of operation example 2 (abnormal time 2) at the time of abnormality shown in FIG. 85 (c), there is shown a state in which the internal clock has 0.5 cycles in one cycle of the external clock. If the state shown in FIG. 85 (a) is changed to the first state shown in FIG. 85 (c), information indicating an abnormality is output at this point. Further, in FIG. 85 (c), the state in which the internal clock is 0.5 cycles in one cycle of the external clock continues, and the state in which the internal clock is 2.5 cycles in one cycle of the external clock continues. ing. Information indicating abnormality is output even when the ratio of the period changes.
上記の例では、外部クロックと内部クロックのいずれか一方の周期が異常になると、異常を示す情報が出力されることになる。すなわち、内部クロックを乱数の更新クロックとして使用した場合でも、異常を検出することができる。なお、外部クロックと内部クロックの比率が同じであれば、双方の周波数が変更されても異常を示す情報が出力されない。この場合、例えばプログラム管理エリア内に外部クロック又は内部クロックの周波数を示す情報を記憶させておき、この情報を用いて外部クロック又は内部クロックの異常を検出させることも可能である。なお、更新クロックの異常を検出する方法は上述した方法に限らず、更新クロックの周期の異常を検出可能な方法であれば他の方法を採用しても良い。 In the above example, when one of the external clock and the internal clock becomes abnormal, information indicating abnormality is output. That is, even when the internal clock is used as a random number update clock, an abnormality can be detected. If the ratio between the external clock and the internal clock is the same, no information indicating abnormality is output even if both frequencies are changed. In this case, for example, information indicating the frequency of the external clock or the internal clock can be stored in the program management area, and the abnormality of the external clock or the internal clock can be detected using this information. The method for detecting an abnormality of the update clock is not limited to the above-described method, and other methods may be adopted as long as the abnormality of the update clock cycle can be detected.
続いて、図７７に示す乱数監視回路３１８４における異常の検出例について、図８６を用いて説明する。同図は、乱数監視回路３１８４における異常の検出例を示す図である。この検出例では、１回の乱数の更新毎に更新前後の乱数を比較し、同じ乱数が生成されていないか否かをチェックする。仮に同じ乱数が生成されている場合には、異常を示す情報が出力される。図８６（ａ）の例では、更新前後で同じ乱数が生成されていないため、異常を示す情報は出力されない。これに対して、図８６（ｂ）の例では、更新の途中で同じ乱数が生成されており（乱数４が２回生成されている）、この時点（２回目の４が出力された時点）で異常を示す情報が出力される。なお、上記の例では、乱数が更新される度にチェックを行っているが、この乱数更新周期よりも長い所定の周期毎でチェックさせてもよい。
Next, an example of abnormality detection in the random
上記説明したように乱数生成回路３１８では、周波数監視回路３１８２と乱数監視回路３１８４から異常を示す情報が内部情報レジスタ３１０１に対して出力される。また、内部情報レジスタ３１０１の値は、タイマ割込み毎にＣＰＵ３０４によって読み出される。
As described above, in the random
このように周波数監視回路３１８２および乱数監視回路３１８４の双方を用いて乱数生成回路３１８の異常を監視することで、更新クロックの周波数に異常があるが、乱数の更新には異常がない異常状態（乱数監視回路３１８４のみでは検出できない異常状態）と、更新クロックの周波数に異常がないが、乱数の更新には異常がある異常状態の双方の異常状態を的確に把握することが可能になり、遊技制御の安定化を図ることができる。
By monitoring the abnormality of the random
従来の遊技台では、遊技者に有利な抽選結果が導出されやすくなるように抽選に用いられる乱数に狙いを定めて不正が行われることがあり、遊技の公平性を担保することが困難になっている。しかし、本実施形態の遊技台によれば、上記の乱数生成回路３１８によって抽選に用いられる乱数の異常を把握したうえで対処することができるため、乱数の狙いうちを抑止して遊技の公平性を担保することができる。なお、周波数監視回路３１８２および乱数監視回路３１８４は内部情報レジスタ３１０１に記憶されている情報に関わらず継続してそれぞれ監視を行っている。
In conventional game machines, fraud may be made by targeting the random numbers used in the lottery so that it is easy to derive the lottery results advantageous to the player, making it difficult to ensure the fairness of the game. ing. However, according to the gaming machine of the present embodiment, the random
ここで、内部情報レジスタ３１０１の値が、乱数生成回路３１８により生成される乱数が一巡する周期（乱数生成範囲内の全ての値を各１回出力するのに必要な期間、以下、乱数一巡周期と称する）だけ保持され、その後クリアされる構成であった場合の問題点について図８７を用いて説明する。同図は、乱数が一巡する周期とタイマ割込みの周期を比較した図である。図８７の一番上には、一番下に示すタイマ割込み周期ｔ４よりも長い乱数一巡周期ｔ１が示されている。また、図８７の上から二番目および三番目には、タイマ割込み周期ｔ４よりも短い乱数一巡周期ｔ２およびｔ３がそれぞれ示されている。
Here, the value of the
上述したように内部情報レジスタ３１０１の内容はタイマ割込み毎に確認される。例えば乱数一巡周期が、図８７に示す乱数一巡周期ｔ１のようにタイマ割込み周期ｔ４よりも長い場合、内部情報レジスタ３１０１に保持された値がクリアされる前にこの値を読み取ることができる。しかし、本実施形態では、乱数生成範囲の最大値を設定することができるため、これに従って乱数一巡周期が短くなってしまう事態が生じ得る。例えば乱数一巡周期が、図８７に示す乱数一巡周期ｔ２およびｔ３のようにタイマ割込み周期ｔ４よりも短い場合、内部情報レジスタ３１０１に保持された値を読み取る前にこの値がクリアされる場合がある。すなわち、ＣＰＵ３０４が異常を示す情報を取得することが出来なくなる場合がある。
As described above, the contents of the
本実施形態では、内部情報レジスタ３１０１の値が一旦セットされると、この値が読みとられるまでその値が保持される。すなわち、正常に戻ったか否かにかかわらずこの値が維持される。さらに、ＣＰＵ３０４がこの値を読み取ると、読み取られた部分の値がクリアされるようになっている。このため、上記のように乱数一巡周期が変わってしまったとしても、内部情報レジスタ３１０１から異常を示す情報を取得することができる。なお、異常を示す値が読み取られた後に、異常が継続していれば再度異常を示す値がセットされる。
In this embodiment, once the value of the
＜主制御部メイン処理＞
次に、図８８を用いて、図４に示す主制御部３００のＣＰＵ３０４が実行する主制御部メイン処理について説明する。なお、同図は主制御部メイン処理の流れを示すフローチャートである。
<Main control unit main processing>
Next, main control unit main processing executed by the
この主制御部メイン処理は上述のユーザモードにおける処理に相当し、システムリセットがかかった場合でも、ユーザリセットがかかった場合でも実行される処理である。図４に示す主制御部３００のＲＡＭ３０８には、大当り用特図１乱数カウンタ、小当り用特図１乱数カウンタ、ハズレ用特図１乱数カウンタ、およびこれらのカウンタの特図２用のカウンタが設けられている。また、そのＲＡＭ３０８には、特図１の保留数、特図１当選乱数、大当り用特図１乱数、小当り用特図１乱数、ハズレ用特図１乱数、特図１当否判定結果、特図１決定結果、特図１変動時間、およびこれらの、保留数や乱数や結果の特図２用のものがそれぞれ記憶される。またＲＡＭ３０８には、当否判定（抽選）の開始を保留することができる最大数（この例では４つ）の領域に区分けされた保留記憶部が特図１と特図２で別々に用意されている。特図１の保留記憶部には、後述するように、特図１当選乱数、大当り用特図１乱数、小当り用特図１乱数、ハズレ用特図１乱数、および特図１変動時間決定用乱数の５つの乱数を１セットにしてこれら５つの乱数が入賞順（保留順）に１セットずつ１領域ごとに格納される。
This main control unit main process corresponds to the above-described process in the user mode, and is a process executed regardless of whether a system reset is applied or a user reset is applied. The
上述したように、図４に示す主制御部３００には、電源が投入されると起動信号（リセット信号）を出力する起動信号出力回路（リセット信号出力回路）３４０を設けている。この起動信号を入力した基本回路３０２のＣＰＵ３０４は、リセット割込によりリセットスタートしてＲＯＭ３０６に予め記憶している制御プログラムに従って図８８に示す主制御部メイン処理を実行する。
As described above, the
ステップＳ３００１では、初期設定１を行う。この初期設定１では、ＣＰＵ３０４のスタックポインタ（ＳＰ）へのスタック初期値の設定（仮設定）、割込マスクの設定、Ｉ／Ｏ３１０の初期設定、ＲＡＭ３０８に記憶する各種変数の初期設定等を行う。
In step S3001,
ステップＳ３００３では、低電圧信号がオンであるか否か、すなわち、電圧監視回路３３８が、電源制御部６６０が第２副制御部５００を介して主制御部３００に供給している電源の電圧値が所定の値（本実施形態では９Ｖ）未満である場合に電圧が低下したことを示す低電圧信号を出力しているか否かを監視する。そして、低電圧信号がオンの場合（ＣＰＵ３０４が電源の遮断を検知した場合）には繰り返しこのステップＳ３００３を実行し、低電圧信号がオフの場合（ＣＰＵ３０４が電源の遮断を検知していない場合）にはステップＳ３００５に進む。なお、電源が投入された直後で未だ上記所定の値（９Ｖ）に達しない場合にも、供給電圧がその所定の値以上になるまでステップＳ３００３は繰り返し実行される。ステップＳ３００５では、初期設定２を行う。
In step S3003, whether or not the low voltage signal is on, that is, the voltage value of the power supply that the
図８９は、主制御部メイン処理における初期設定２の流れを示すフローチャートである。まず、ステップＳ３０５１では、カウンタ回路３１２に最大値や更新ソースを決める数値を設定する処理等、カウンタ回路３１２に関する設定処理を行う。なお、後述する主制御部タイマ割込処理を定期毎に実行するための周期を決める数値をタイマ回路３１１に設定する処理等、タイマ回路３１１に関する設定処理も併せて行う。ステップＳ３０５２では、第１副制御部４００への出力ポートからクリア信号を出力する処理を行い、ステップＳ３０５３に進む。ステップＳ３０５３では乱数生成回路初期設定処理を行い、次いで、ステップＳ３０５４でＲＡＭ３０８への書き込みを許可する設定を行って、この初期設定２は終了になる。
FIG. 89 is a flowchart showing a flow of
図９０は、ステップＳ３０５３における乱数生成回路初期設定処理の流れを示すフローチャートである。この乱数生成回路初期設定処理は、上述のユーザモードにおいて行われる、図７７に示す乱数生成回路３１８の初期設定処理である。まず、乱数の取り得る範囲（乱数生成範囲）範囲の設定を行い（ステップＳ３０５３ａ）、ステップＳ３０５３ｂに進む。上述のごとく、図７７に示す乱数生成回路３１８では、生成する乱数の最大幅は０〜６５５３５であり、この最大幅が乱数生成範囲のデフォルトになり、ここでは、図７９〜図８２を用いて詳細に説明したように、その乱数生成範囲をデフォルトとは異なる範囲に設定することができる。図８８に示す主制御部メイン処理は、リセット（システムリセットまたはユーザリセット）がかかる度に実行される処理であるため、乱数生成範囲の設定もリセットがかかる度に実行される。このようにすることで、図９８、図９９を用いて後述する乱数生成範囲の異常による問題を防止することができる。
FIG. 90 is a flowchart showing the flow of the random number generation circuit initial setting process in step S3053. This random number generation circuit initial setting process is an initial setting process of the random
ステップＳ３０５３ｂでは、図７７に示す乱数レジスタ３１８８の読み出しを行うとともに、読み出した乱数を破棄する処理を行い、ステップＳ３０５３ｃに進む。この処理によって、乱数生成範囲のリセットがかかるごとに乱数レジスタ３１８８が乱数をラッチすることを許容する許容状態になる。この許容状態においては、仮に異常の可能性がある乱数が乱数レジスタに残っている場合でもすぐに乱数を更新させることができるため、異常の可能性がある乱数の使用を防止することができる。
In step S3053b, the
本実施形態では、乱数生成回路３１８では、特図当選乱数の元になる乱数と普図当選乱数とを生成するが、制御状態に応じて出力チャンネルが異なる。すなわち、特図当選乱数の元になる乱数は、非確率変動中（特図低確率状態）にはチャンネルＣＨ１から出力され、確率変動中（特図高確率状態）にはチャンネルＣＨ２から出力される。また、普図当選乱数は、普図低確率状態（非電サポ中）にはチャンネルＣＨ３から出力され、普図高確率状態（電サポ中）にはチャンネルＣＨ４から出力される。なお、乱数生成回路３１８は、特図当選乱数そのものを生成するものであってもよいし、特図当選乱数の元になる乱数を生成するものであってもよい。また、普図当選乱数そのものを生成するものであってもよいし、普図当選乱数の元になる乱数を生成するものであってもよい。ステップＳ３０５３ｃでは、これら４チャンネル総てのチャンネルについてステップＳ３０５３ａとステップＳ３０５３ｂが実行されたか否かを判定し、全チャンネルについて終了していなければ、ステップＳ３０５３ａに戻り、１チャンネルごとに未了のチャンネルについて処理を行う。なお、乱数生成範囲の設定は、状態に応じて使用されているチャンネルのみを実行してもよいし、乱数生成範囲を設定されるチャンネルのみ実行するようにしてもよい。一方、全チャンネルについて終了していれば、この乱数生成回路初期設定処理は終了になる。
In the present embodiment, the random
なお、主制御部のタイマ割込みはこの時点では禁止されており、乱数生成回路初期設定処理はタイマ割込み許可前に行っていることになるため、新たに乱数がラッチされたとしても各種抽選に使用されることはなく、抽選処理の安定化を図ることができる。 Note that the timer interrupt of the main control unit is prohibited at this point, and the random number generator initial setting process is performed before the timer interrupt is permitted. The lottery process can be stabilized.
ところで、本実施例では、システムリセットが発生した（乱数の更新が停止されている）場合、および例えばユーザリセットが発生した場合のようにユーザプログラムが最初から実行される（乱数の更新が行われている）場合のいずれの場合であっても必ず乱数回路初期化処理が実行されるように構成されている。必ずしもこのように構成する必要はないが、このように構成することで、ユーザプログラムの解析結果と乱数生成回路３１８の動作が合わなくなるため、基本回路３０２の動作の解析が困難になり、不正を防止することができる。従って、不正により基本回路３０２の動作が不安定にされることがなく、遊技制御の安定化を図ることができる。仮に、不正により基本回路３０２の動作が解析された場合、遊技者に有利な操作が行われてしまう虞があるが、上記の構成であればこのような不正が防止できるため、遊技制御の安定化を図ることができる。
By the way, in this embodiment, the user program is executed from the beginning (the random number is updated) when a system reset occurs (update of random numbers is stopped) and when a user reset occurs, for example. The random number circuit initialization process is always executed in any case. This configuration is not necessarily required. However, with this configuration, the analysis result of the user program and the operation of the random
さらに、乱数生成回路３１８が乱数更新を行うか否かに関わらず、ＣＰＵ３０４に乱数生成回路初期設定処理を実行する指示を行わせた場合、ユーザリセットが実行された場合の処理を統一することができる。すなわち、ユーザリセット後に不安定な状態となった場合にも分岐処理を行わずにすむため、遊技制御の安定化を図ることができる。なお、上述した内容はユーザリセットがかかった場合について述べたが、システムリセットがかかった場合についても同様の効果を得ることができる。
なお、上述した通り、本実施例では、システムリセットが発生した場合と、ユーザリセット等が発生した場合とで乱数生成回路初期設定処理の処理内容が同一となっているが、この処理内容をシステムリセットが発生した場合と、ユーザリセット等が発生した場合とで異ならせるようにしてもよい。具体的には、ユーザリセットが発生した場合には、最大値を設定する処理（最大値設定レジスタにＲＯＭ３０６に記憶されている対応ＣＨの最大値をライトする処理）を実行する一方で、ユーザリセット等が発生した時には、最大値を確認する処理（最大値設定レジスタの値をリードしてＲＯＭ３０６に記憶されている対応するＣＨの最大値と比較する処理）を行うとともに、最大値が一致しなかった場合には所定の処理（例えば、遊技の進行を停止させる処理、外部に異常を示す信号を送信する処理、異常を報知する処理、異常が発生したことを記憶する処理など）を実行するように構成してもよい。なお、システムリセットが発生したのかユーザリセット等が発生したのかを識別方法としては、内部情報レジスタ（詳細は後述）に記憶されている情報を参照するようにすればよい。
Furthermore, regardless of whether or not the random
As described above, in the present embodiment, the processing content of the random number generation circuit initial setting processing is the same when a system reset occurs and when a user reset occurs, but this processing content is You may make it differ by the case where reset generate | occur | produces and the case where user reset etc. generate | occur | produce. Specifically, when a user reset occurs, a process for setting the maximum value (a process for writing the maximum value of the corresponding CH stored in the
図８８に示す主制御部メイン処理におけるステップＳ３００７では、電源の遮断前（電断前）の状態に復帰するか否かの判定を行い、電断前の状態に復帰しない場合（主制御部３００の基本回路３０２を初期状態にする場合）にはＲＷＭクリア処理（ステップＳ３０１３）に進む。
In step S3007 in the main process of the main control unit shown in FIG. 88, it is determined whether or not to return to the state before power interruption (before power interruption). When the
具体的には、最初に、図２に示す電源基板１８２に設けたＲＡＭクリアスイッチ１８０を遊技店の店員などが操作した場合に送信されるＲＡＭクリア信号がオン（操作があったことを示す）であるか否か、すなわちＲＡＭクリアが必要であるか否かを判定し、ＲＡＭクリア信号がオンの場合（ＲＡＭクリアが必要な場合）には、基本回路３０２を初期状態にすべくステップＳ３０１３に進む。一方、ＲＡＭクリア信号がオフの場合（ＲＡＭクリアが必要でない場合）には、ＲＡＭ３０８に設けた電源ステータス記憶領域に記憶した電源ステータスの情報を読み出し、この電源ステータスの情報がサスペンドを示す情報であるか否かを判定する。そして、電源ステータスの情報がサスペンドを示す情報でない場合には、基本回路３０２を初期状態にすべくステップＳ３０１３に進み、電源ステータスの情報がサスペンドを示す情報である場合には、ＲＡＭ３０８の所定の領域（例えば全ての領域）に記憶している１バイトデータを初期値が０である１バイト構成のレジスタに全て加算することによりチェックサムを算出し、算出したチェックサムの結果が、電断前にＲＡＭ３０８に設定した値と一致するか否か（チェックサムの結果が正常であるか否か）を判定する。そして、チェックサムの結果が特定の値の場合（チェックサムの結果が正常である場合）には電断前の状態に復帰すべくステップＳ３００９に進み、チェックサムの結果が特定の値以外である場合（チェックサムの結果が異常である場合）には、パチンコ機１００を初期状態にすべくステップＳ３０１３に進む。同様に電源ステータスの情報が「サスペンド」以外の情報を示している場合にもステップＳ３０１３に進む。
Specifically, first, a RAM clear signal transmitted when a store clerk or the like of a game store operates the RAM
ステップＳ３００９では、データ書き戻し処理を行う。このデータ書き戻し処理では、電断時にＲＡＭ３０８に設けられたスタックポインタ退避領域に記憶しておいたスタックポインタの値を読み出し、スタックポインタに再設定（本設定）する。また、電断時にＲＡＭ３０８に設けられたレジスタ退避領域に記憶しておいた各レジスタの値を読み出し、各レジスタに再設定した後、割込許可の設定を行う。以降、ＣＰＵ３０４が、再設定後のスタックポインタやレジスタに基づいて制御プログラムを実行する結果、パチンコ機１００は電源断時の状態に復帰する。すなわち、電断直前にタイマ割込処理（後述）に分岐する直前に行った命令の次の命令から処理を再開する。また、図４に示す主制御部３００における基本回路３０２に搭載されているＲＡＭ３０８には、送信情報記憶領域が設けられている。このステップＳ３００９では、その送信情報記憶領域に、復電コマンドをセットする。この復電コマンドは、電源断時の状態に復帰したことを表すコマンドであり、後述する、主制御部３００のタイマ割込処理におけるステップＳ２３１において、第１副制御部４００へ送信される。
In step S3009, data write-back processing is performed. In this data write-back process, the value of the stack pointer stored in the stack pointer save area provided in the
ステップＳ３０１１では、ＷＤＴ３１４１を起動させる処理を行う。ここでは、ＷＤＴ３１４１の起動許可及び初期値の設定等を行う。なお、本実施形態では、ＷＤＴ３１４１に、初期値として３２．８ｍｓに相当する数値を設定する。
In step S3011, processing for starting
ステップＳ３０１３では、ＲＷＭクリア処理を行う。このＲＷＭクリア処理では、ＲＡＭ３０８の全ての記憶領域の初期化を行う。また、主制御部のタイマ割込み許可の設定、スタックポインタへのスタック初期値の設定（本設定）なども併せて行う。さらにここで、主制御部３００のＲＡＭ３０８に設けられた送信情報記憶領域に正常復帰コマンドをセットする。この正常復帰コマンドは、主制御部３００のＲＷＭクリア処理（ステップＳ３０１３）が行われたことを表すコマンドであり、復電コマンドと同じく、主制御部３００のタイマ割込処理におけるステップＳ２３１において、第１副制御部４００へ送信される。ステップＳ３０１５では、ステップＳ３０１１と同様、ＷＤＴ３１４１を起動させる処理を行う。
なお、本実施例では、少なくともタイマ割込み許可の設定を行った後の主制御部メイン処理においてＷＤＴ３１４１のリスタートを行わず、後述する主制御部タイマ割込処理でのみＷＤＴ３１４１のリスタート（詳細は後述）を行うように構成するとともに、主制御部のタイマ割込み許可の設定後にＷＤＴ３１４１を起動させる処理を行うように構成している。このように構成することで、正常に主制御部のタイマ割込処理が実行されている場合にのみＷＤＴ３１４１のカウント値が初期設定値（本実施形態では３２．８ｍｓ）を超えることなく（ＷＤＴ３１４１割込が発生せずに）、その後の処理が行われるようになる。特に、主制御部メイン処理で乱数生成回路から乱数を取得（ラッチされた乱数の取得のみ、または乱数のラッチおよびラッチされた乱数の取得）する遊技台においては、主制御部に異常がある場合（主制御部タイマ割込処理が正常に実行されてない場合）に乱数が取得されてしまうことを防止することができる。
In step S3013, RWM clear processing is performed. In this RWM clear process, all storage areas in the
In the present embodiment,
ステップＳ３０１７では、基本乱数初期値更新処理を行う。ここにいう基本乱数とは、ソフトウェア乱数である、大当り用特図乱数、小当り用特図乱数、およびハズレ用特図乱数が相当する。なお、各乱数には特図１用の乱数と特図２用の乱数が存在するが、以降の説明では、特に断りを入れない限り両者を区別することなく単に特図として説明する。この基本乱数初期値更新処理では、大当り用特図乱数カウンタ、小当り用特図乱数カウンタ、およびハズレ用特図乱数カウンタそれぞれの初期値を生成するための初期値生成用乱数カウンタを更新する。各カウンタがＲＡＭ３０８に設けられている。なお、初期値生成用乱数カウンタは、後述するステップＳ２０４でも更新する。
In step S3017, basic random number initial value update processing is performed. Here, the basic random number corresponds to a big hit special figure random number, a small hit special figure random number, and a lost special figure random number, which are software random numbers. Note that each random number includes a random number for special figure 1 and a random number for special figure 2, but in the following description, unless otherwise noted, both will be described as a special figure without distinction. In this basic random number initial value updating process, the initial value generating random number counter for generating the initial values of the big hit special figure random number counter, the small hit special figure random number counter, and the lost special figure random number counter is updated. Each counter is provided in the
ステップＳ３０１９では演出乱数更新処理を行う。ここにいう演出乱数もソフトウェア乱数であって、この演出乱数は、演出を決定する元になる乱数のことであり、本実施形態では、後述する先読み予告を実行するか否かを抽選する際に用いられる乱数等が相当する。この演出乱数更新処理では、ＲＡＭ３０８に設けられた演出乱数カウンタを更新する。なお、演出乱数カウンタは、後述するステップＳ２１１でも更新する。
In step S3019, effect random number update processing is performed. The effect random number here is also a software random number, and this effect random number is a random number from which the effect is determined. In the present embodiment, when the lottery is executed to determine whether or not to perform a prefetch notice described later. It corresponds to the random number used. In this effect random number update process, the effect random number counter provided in the
主制御部３００は、所定の周期ごとに開始するタイマ割込処理を行っている間を除いて、ステップＳ３０１７およびステップＳ３０１９の処理を繰り返し実行する。これらのステップＳ３０１７およびステップＳ３０１９は、主処理の一例に相当する。
The
＜主制御部タイマ割込処理＞
次に、図９１を用いて、主制御部３００のＣＰＵ３０４が実行する主制御部タイマ割込処理について説明する。なお、同図は主制御部タイマ割込処理の流れを示すフローチャートである。
<Main control unit timer interrupt processing>
Next, the main control unit timer interrupt process executed by the
図４に示す主制御部３００は、所定の周期（本実施形態では約４ｍｓに１回）でタイマ割込信号を発生するタイマ回路３１１を備えており、このタイマ割込信号を契機として主制御部タイマ割込処理を所定の周期で開始する。
The
ステップＳ３２０１では、タイマ割込スタート処理を行う。このタイマ割込スタート処理では、ＣＰＵ３０４の各レジスタの値をスタック領域に一時的に退避する処理などを行う。ステップＳ３２０３では、ＷＤＴ３１４１のカウント値が初期設定値（本実施形態では３２．８ｍｓ）を超えてＷＤＴ３１４１割込が発生しないように（処理の異常を検出しないように）、ＷＤＴ３１４１を定期的に（本実施形態では、主制御部タイマ割込の周期である約４ｍｓに１回）リスタートを行う。
In step S3201, timer interrupt start processing is performed. In this timer interrupt start process, a process of temporarily saving each register value of the
ステップＳ３２０５では、入力ポート状態更新処理を行う。この入力ポート状態更新処理では、Ｉ／Ｏ３１０の入力ポートを介して、各種の球検出センサを含む図４に示す各種センサ３２０の検出信号を入力して検出信号の有無を監視し、ＲＡＭ３０８に各種センサ３２０ごとに区画して設けた信号状態記憶領域に記憶する。球検出センサの検出信号を例にして説明すれば、前回のタイマ割込処理（約８ｍｓ前）で検出した各々の球検出センサの検出信号の有無の情報を、ＲＡＭ３０８に各々の球検出センサごとに区画して設けた前回検出信号記憶領域から読み出し、この情報をＲＡＭ３０８に各々の球検出センサごとに区画して設けた前々回検出信号記憶領域に記憶し、前回のタイマ割込処理（約４ｍｓ前）で検出した各々の球検出センサの検出信号の有無の情報を、ＲＡＭ３０８に各々の球検出センサごとに区画して設けた今回検出信号記憶領域から読み出し、この情報を上述の前回検出信号記憶領域に記憶する。また、今回検出した各々の球検出センサの検出信号を、上述の今回検出信号記憶領域に記憶する。
In step S3205, input port state update processing is performed. In this input port state update process, the detection signals of the
また、ステップＳ３２０５では、上述の前々回検出信号記憶領域、前回検出信号記憶領域、および今回検出信号記領域の各記憶領域に記憶した各々の球検出センサの検出信号の有無の情報を比較し、各々の球検出センサにおける過去３回分の検出信号の有無の情報が入賞判定パターン情報と一致するか否かを判定する。一個の遊技球が一つの球検出センサを通過する間に、約４ｍｓという非常に短い間隔で起動を繰り返すこの主制御部タイマ割込処理は何回か起動する。このため、主制御部タイマ割込処理が起動する度に、上述のステップＳ３２０５では、同じ遊技球が同じ球検出センサを通過したことを表す検出信号を確認することになる。この結果、上述の前々回検出信号記憶領域、前回検出信号記憶領域、および今回検出信号記領域それぞれに、同じ遊技球が同じ球検出センサを通過したことを表す検出信号が記憶される。すなわち、遊技球が球検出センサを通過し始めたときには、前々回検出信号無し、前回検出信号有り、今回検出信号有りになる。本実施形態では、球検出センサの誤検出やノイズを考慮して、検出信号無しの後に検出信号が連続して２回記憶されている場合には、入賞があったと判定する。図４に示す主制御部３００のＲＯＭ３０６には、入賞判定パターン情報（本実施形態では、前々回検出信号無し、前回検出信号有り、今回検出信号有りであることを示す情報）が記憶されている。このステップＳ３２０５では、各々の球検出センサにおいて過去３回分の検出信号の有無の情報が、予め定めた入賞判定パターン情報（本実施形態では、前々回検出信号無し、前回検出信号有り、今回検出信号有りであることを示す情報）と一致した場合に、一般入賞口２２６、可変入賞口２３４、第１特図始動口２３０、および第２特図始動口２３２への入球、または普図始動口２２８の通過があったと判定する。すなわち、これらの入賞口２３４、２３０やこれらの始動口２３０、２３２、２２８への入賞があったと判定する。例えば、一般入賞口２２６への入球を検出する一般入賞口センサにおいて過去３回分の検出信号の有無の情報が上述の入賞判定パターン情報と一致した場合には、一般入賞口２２６へ入賞があったと判定し、以降の一般入賞口２２６への入賞に伴う処理を行うが、過去３回分の検出信号の有無の情報が上述の入賞判定パターン情報と一致しなかった場合には、以降の一般入賞口２２６への入賞に伴う処理を行わずに後続の処理に分岐する。なお、主制御部３００のＲＯＭ３０６には、入賞判定クリアパターン情報（本実施形態では、前々回検出信号有り、前回検出信号無し、今回検出信号無しであることを示す情報）が記憶されている。入賞が一度あったと判定した後は、各々の球検出センサにおいて過去３回分の検出信号の有無の情報が、その入賞判定クリアパターン情報に一致するまで入賞があったとは判定せず、入賞判定クリアパターン情報に一致すれば、次からは上記入賞判定パターン情報に一致するか否かの判定を行う。なお、本実施形態では、一般入賞口２２６、可変入賞口２３４、第１特図始動口２３０、第２特図始動口２３２、普図始動口２２８へ入賞があったか否かの判定として、前々回、前回および今回の検出信号が予め定められた入賞判定パターン情報と一致した否かを判定していたが、このような方法に限らず、例えば、前回および今回の検出信号が予め定められた入賞判定パターン情報（例えば、前回検出信号なし、今回検出信号あり（いわゆるアップエッジ））と一致したか否かを判定するように構成してもよい。すなわち、球検出センサからの検出信号の有無を監視し、この監視結果の履歴が予め定められたパターンと一致したか否かを判定するように構成すればよい。
In step S3205, the information on the presence / absence of the detection signal of each sphere detection sensor stored in each storage area of the detection signal storage area, the previous detection signal storage area, and the current detection signal storage area is compared. It is determined whether or not the information on the presence or absence of detection signals for the past three times in the ball detection sensor matches the winning determination pattern information. This main control unit timer interruption process that is repeatedly started at a very short interval of about 4 ms is started several times while one game ball passes through one ball detection sensor. For this reason, every time the main control unit timer interrupt process is activated, in step S3205 described above, a detection signal indicating that the same game ball has passed the same ball detection sensor is confirmed. As a result, a detection signal indicating that the same game ball has passed the same ball detection sensor is stored in each of the detection signal storage area, the previous detection signal storage area, and the current detection signal storage area. That is, when the game ball starts to pass through the ball detection sensor, there is no detection signal before, a previous detection signal, and a current detection signal. In the present embodiment, in consideration of erroneous detection of the sphere detection sensor and noise, it is determined that there is a prize when the detection signal is stored twice continuously after no detection signal. The
ステップＳ３２０７およびステップＳ３２０９では、基本乱数初期値更新処理および基本乱数更新処理を行う。これらの基本乱数初期値更新処理および基本乱数更新処理では、上記ステップＳ３０１７で行った初期値生成用乱数カウンタの値の更新を行い、次に主制御部３００で使用する、大当り用特図乱数、小当り用特図乱数、およびハズレ用特図乱数それぞれを生成するための乱数カウンタを更新する。例えば、大当り用特図乱数として取り得る数値範囲が０〜１００とすると、ＲＡＭ３０８に設けた大当り用特図乱数を生成するための乱数カウンタ記憶領域から値を取得し、取得した値に１を加算してから元の乱数カウンタ記憶領域に記憶する。このとき、取得した値に１を加算した結果が１０１であれば０を元の乱数カウンタ記憶領域に記憶する。また、取得した値に１を加算した結果、乱数カウンタが一周していると判定した場合にはそれぞれの乱数カウンタに対応する初期値生成用乱数カウンタの値を取得し、乱数カウンタの記憶領域にセットする。例えば、０〜１００の数値範囲で変動する大当り用特図乱数生成用の乱数カウンタから値を取得し、取得した値に１を加算した結果が、ＲＡＭ３０８に設けた所定の初期値記憶領域に記憶している前回設定した初期値と等しい値（例えば７）である場合に、大当り用特図乱数生成用の乱数カウンタに対応する初期値生成用乱数カウンタから値を初期値として取得し、大当り用特図乱数生成用の乱数カウンタにセットすると共に、大当り用特図乱数生成用の乱数カウンタが次に１周したことを判定するために、今回設定した初期値を上述の初期値記憶領域に記憶しておく。なお、本実施形態では特図１に関する乱数を取得するためのカウンタと特図２に関する乱数を取得するためのカウンタとを別々に設けているが、同一のカウンタを用いてもよい。
In step S3207 and step S3209, a basic random number initial value update process and a basic random number update process are performed. In these basic random number initial value update processing and basic random number update processing, the value of the initial value generation random number counter performed in step S3017 is updated, and then the jackpot special figure random number used in the
ステップＳ３２１１では、演出乱数更新処理を行う。この演出乱数更新処理では、上記ステップＳ３０１９と同様に、主制御部３００で使用する演出用乱数を生成するための乱数カウンタを更新する。ステップＳ３２１３では、タイマ更新処理を行う。このタイマ更新処理では、普通図柄表示装置２１０に図柄を変動・停止表示する時間を計時するための普図表示図柄更新タイマ、第１特図表示装置２１２に図柄を変動・停止表示する時間を計時するための特図１表示図柄更新タイマ、第２特図表示装置２１４に図柄を変動・停止表示する時間を計時するための特図２表示図柄更新タイマ、所定の入賞演出時間、所定の開放時間、所定の閉鎖時間、所定の終了演出期間などを計時するためのタイマなどを含む各種タイマを更新する。
In step S3211, an effect random number update process is performed. In this effect random number update process, the random number counter for generating the effect random numbers used in the
ステップＳ３２１５では、入賞口カウンタ更新処理を行う。この入賞口カウンタ更新処理では、入賞口２３４、２３０や始動口２３０、２３２、２２８に入賞があった場合に、ＲＡＭ３０８に各入賞口ごと、あるいは各始動口ごとに設けた賞球数記憶領域の値を読み出し、１を加算して、元の賞球数記憶領域に設定する。
In step S3215, winning prize counter update processing is performed. In this winning opening counter update process, when winning
また、ステップＳ３２１７では、入賞受付処理を行う。この入賞受付処理では、第１特図始動口２３０に入賞があり、且つ、保留している特図１変動遊技の数が所定数（本実施形態では４）未満である場合には、所定の始動情報を取得する。すなわち、保留数が所定数未満であれば、図４に示す乱数生成回路３１８から、特図１当選乱数の元になるハードウェア乱数を得、加工を施すことによって特図１当選乱数を取得する。この特図１当選乱数を取得する処理をより具体的に説明すると、乱数生成回路３１８の特図１に対応するチャンネルの乱数をラッチするためのラッチ信号を出力する処理（具体的には、ソフトラッチレジスタ３１８６の特図１のチャンネルに対応する領域に所定の値を書き込む処理）を実行するとともに、このラッチ信号によってラッチされた乱数を取得するためのリード信号を出力する処理(具体的には、乱数レジスタ３１８８のうちの特図１のチャンネルに対応する乱数レジスタに対してリード信号を出力する処理)を実行してラッチされている乱数を取得するとともに、取得した乱数を加工（例えば、ユーザプログラムで生成しているソフトウェア乱数を加算する処理）する処理である。なお、第２特図始動口２３２に入賞があった場合も同様の処理を実行する。なお、本実施形態では、乱数生成回路３１８から乱数を取得する方法として特図１および２に対応するチャンネルの乱数をラッチするためのラッチ信号を出力する処理を行った後にラッチした乱数を取得するリード信号を出力する方法を採用しているが、特図１および２に対応するチャンネルの乱数を直読みする処理（具体的には、乱数レジスタ３１８８の値を直接リードする処理）を実行して取得するようにしてもよい。さらに、本実施形態では、特図１および２のラッチされた乱数を取得するためのリード信号を出力する処理（乱数レジスタ３１８８の値を直接リードする処理とは異なる）を主制御部タイマ割込み処理において実行するように構成しているが、この処理に関しては上述した主制御部メイン処理において実行するように構成してもよく、この場合は、後述する特図関連抽選処理を合わせて主制御部メイン処理において実行するように構成すればよく、特図１および２に対応するチャンネルの乱数値を直読みする処理を実行する場合においては、特図関連抽選処理のみを主制御部メイン処理おいて実行するように構成すればよい。また、本実施形態では、特図１当選乱数および特図２当選乱数それぞれを、乱数生成回路３１８から取得した乱数を加工して導出しているが、このような場合に限らず、乱数生成回路３１８から取得した乱数を特図１当選乱数および特図２当選乱数としてもよい。また、ＲＡＭ３０８に設けた乱数カウンタ記憶領域から、大当り用特図１乱数、小当り用特図１乱数、およびハズレ用特図１乱数を取得する。大当り用特図１乱数、小当り用特図１乱数、およびハズレ用特図１乱数は、ＲＡＭ３０８に設けられたソフトウェア乱数カウンタから導出されたソフトウェア乱数を加工した値（ソフトウェア乱数の値＋Ｒレジスタの値＋１）である。さらに、図４に示すカウンタ回路３１２から特図１変動時間決定用乱数を取得する。図４に示す乱数生成回路３１８、カウンタ回路３１２、ＲＡＭ３０８に設けられたソフトウェア乱数カウンタ、および乱数加工を施す主制御部３００を併せたものが、始動情報を生成して導出するものであり、始動情報導出手段（第１の始動情報導出手段，第２の始動情報導出手段）の一例に相当する。ここで取得された各種乱数（始動情報）は、ＲＡＭ３０８に設けた特図１の保留記憶部の、入賞順（保留順）に応じた空いている領域に、１セットの始動情報として記憶される。この特図１の保留記憶部は、第１特図始動口２３０（第１の始動領域）に遊技球が進入した場合に取得した始動情報を所定の第１上限個数（ここでは４個）まで記憶可能な第１の始動情報記憶手段に相当する。このとき各種乱数（始動情報）をＲＡＭ３０８に設けた一時領域に一旦記憶し、その一時領域に記憶された値を特図１の保留記憶部に記憶してもよく、この場合、一時領域を第１の始動情報記憶手段としてもよいし、特図１の保留記憶部および一時領域を第１の始動情報記憶手段としてもよい。また、主制御部３００のＣＰＵ３０４は、ＲＡＭ３０８に記憶されている特図１の保留数の値に１を加算し、特図１の保留数が１増加する。したがって、主制御部３００のＣＰＵ３０４が保留手段の一例に相当する。また、特図２についても、特図１と同様に始動情報である各乱数を取得し、取得した乱数をＲＡＭ３０８に設けた特図２の保留記憶部に、１セットの始動情報として同様に記憶され、さらに、ＲＡＭ３０８に記憶されている特図２の保留数の値に１を加算する。特図２の保留記憶部は、第２特図始動口２３２（第２の始動領域）に遊技球が進入した場合に取得した始動情報を所定の第２上限個数（ここでは４個）まで記憶可能な第２の始動情報記憶手段に相当する。このとき各種乱数（始動情報）をＲＡＭ３０８に設けた一時領域に一旦記憶し、その一時領域に記憶された値を特図２の保留記憶部に記憶してもよく、この場合一時領域を第２の始動情報記憶手段としてもよいし、特図２の保留記憶部および一時領域を第２の始動情報記憶手段としてもよい。
In step S3217, a winning acceptance process is performed. In this winning acceptance process, if there is a winning at the first special
また、普図始動口２２８を球が通過したことを検出し、且つ、保留している普図変動遊技の数が所定数（本実施形態では４）未満の場合には、そのタイミングで、図４に示す乱数生成回路３１８から普図当選乱数を所得し、ＲＡＭ３０８に設けた特図用とは別の乱数記憶領域に記憶する。この乱数生成回路３１８から普図当選乱数を取得する点についても、さらに後述する。
In addition, when it is detected that a ball has passed through the general
また、この入賞受付処理では、所定の球検出センサにより、第１特図始動口２３０、第２特図始動口２３２、普図始動口２２８、または可変入賞口２３４の入賞（入球）を検出した場合に、第１副制御部４００に送信すべき送信情報に、第１特図始動口２３０、第２特図始動口２３２、普図始動口２２８、および可変入賞口２３４の入賞（入球）の有無を示す入賞受付情報を設定する。なお、特図の始動情報にしても普図の始動情報にしても、保留数がそれぞれの所定数以上であれば始動情報を取得せずに、ステップＳ３２１９に進む。
In this winning acceptance process, a predetermined ball detection sensor detects a winning (winning) at the first special
ステップＳ３２１９では、払出要求数送信処理を行う。図４に示す払出制御部６００に出力する出力予定情報および払出要求情報は１バイトで構成しており、ビット７にストローブ情報（オンの場合、データをセットしていることを示す）、ビット６に電源投入情報（オンの場合、電源投入後一回目のコマンド送信であることを示す）、ビット４〜５に暗号化のための今回加工種別（０〜３）、およびビット０〜３に暗号化加工後の払出要求数を示すようにしている。
In step S3219, a payout request number transmission process is performed. The output schedule information and the payout request information output to the
ステップＳ３２２１では、普図状態更新処理を行う。この普図状態更新処理は、普図の状態に対応する複数の処理のうちの１つの処理を行う。例えば、普図変動表示の途中（上述する普図表示図柄更新タイマの値が１以上）における普図状態更新処理では、普通図柄表示装置２１０を構成する７セグメントＬＥＤの点灯と消灯を繰り返す点灯・消灯駆動制御を行う。この制御を行うことで、普通図柄表示装置２１０は普図の変動表示（普図変動遊技）を行う。
In step S3221, a normal state update process is performed. This normal state update process performs one of a plurality of processes corresponding to the normal state. For example, in the normal state update process in the middle of the normal symbol display (the above-described general symbol display symbol update timer value is 1 or more), the 7-segment LED constituting the normal
また、普図変動表示時間が経過したタイミング（普図表示図柄更新タイマの値が１から０になったタイミング）における普図状態更新処理では、当りフラグがオンの場合には、当り図柄の表示態様となるように普通図柄表示装置２１０を構成する７セグメントＬＥＤの点灯・消灯駆動制御を行い、当りフラグがオフの場合には、ハズレ図柄の表示態様となるように普通図柄表示装置２１０を構成する７セグメントＬＥＤの点灯・消灯駆動制御を行う。また、主制御部３００のＲＡＭ３０８には、普図状態更新処理に限らず各種の処理において各種の設定を行う設定領域が用意されている。ここでは、上記点灯・消灯駆動制御を行うとともに、その設定領域に普図停止表示中であることを示す設定を行う。この制御を行うことで、普通図柄表示装置２１０は、当り図柄（図５（ｃ）に示す普図Ａ）およびハズレ図柄（図５（ｃ）に示す普図Ｂ）いずれか一方の図柄の確定表示を行う。さらにその後、所定の停止表示期間（例えば５００ｍ秒間）、その表示を維持するためにＲＡＭ３０８に設けた普図停止時間管理用タイマの記憶領域に停止期間を示す情報を設定する。この設定により、確定表示された図柄が所定期間停止表示され、普図変動遊技の結果が遊技者に報知される。
Also, in the normal state update process at the timing when the normal symbol change display time has elapsed (the timing at which the value of the general symbol display symbol update timer has changed from 1 to 0), if the hit flag is on, the hit symbol is displayed. The normal
また、普図変動遊技の結果が当りであれば、後述するように、普図当りフラグがオンされる。この普図当りフラグがオンの場合には、所定の停止表示期間が終了したタイミング（普図停止時間管理用タイマの値が１から０になったタイミング）における普図状態更新処理では、ＲＡＭ３０８の設定領域に普図作動中を設定するとともに、所定の開放期間（例えば２秒間）、第２特図始動口２３２の羽根部材２３２１の開閉駆動用のソレノイド（３３２）に、羽根部材２３２１を開放状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた羽根開放時間管理用タイマの記憶領域に開放期間を示す情報を設定する。このようにして一対の羽根部材２３２１の開放制御を行う主制御部３００のＣＰＵ３０４が、可変始動領域制御を行う可変始動領域制御手段の一例に相当する。一方、非電サポ状態であれば、ＲＡＭ３０８の設定領域に普図非作動中を設定するとともに、第２特図始動口２３２の羽根部材２３２１の開閉駆動用のソレノイド（３３２）には、何ら信号を出力しない。こうすることで、羽根部材２３２１は閉じた状態のままになる。なお、羽根部材２３２１を閉じた状態に維持するための信号を必ず出力するようにしてもよい。
Further, if the result of the usual figure variable game is a hit, the usual figure hit flag is turned on as will be described later. When the usual figure hit flag is on, in the usual figure state update process at the timing when the predetermined stop display period ends (when the usual figure stop time management timer value changes from 1 to 0), The normal operation is set in the setting region, and the blade member 2321 is opened to the solenoid (332) for opening and closing the blade member 2321 of the second special
また、電サポ状態であった場合には、所定の開放期間が終了したタイミング（羽根開放時間管理用タイマの値が１から０になったタイミング）で開始する処理では、所定の閉鎖期間（例えば０．１秒間）、羽根部材２３２１の開閉駆動用のソレノイド（３３２）に、羽根部材２３２１を閉鎖状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた羽根閉鎖時間管理用タイマの記憶領域に閉鎖期間を示す情報を設定する。
In the case of the electric support state, in the process starting at the timing when the predetermined opening period ends (the timing when the value of the blade opening time management timer is changed from 1 to 0), the predetermined closing period (for example, 0.1 second), a signal for holding the blade member 2321 in a closed state is output to the solenoid (332) for opening and closing the blade member 2321, and the valve is closed in the storage area of the blade closing time management timer provided in the
また、電サポ状態であった場合には、所定の閉鎖期間が終了したタイミング（羽根閉鎖時間管理用タイマの値が１から０になったタイミング）で開始する普図状態更新処理において、ＲＡＭ３０８の設定領域に普図非作動中を設定する。さらに、普図変動遊技の結果がハズレであれば、後述するように、普図ハズレフラグがオンされる。この普図ハズレフラグがオンの場合には、上述した所定の停止表示期間が終了したタイミング（普図停止時間管理用タイマの値が１から０になったタイミング）における普図状態更新処理でも、ＲＡＭ３０８の設定領域に普図非作動中を設定する。普図非作動中の場合における普図状態更新処理では、何もせずに次のステップＳ３２２３に移行するようにしている。続いて、ステップＳ３２２３では普図関連抽選処理を実行する。
In the case of the electric support state, in the normal state update process that starts at the timing when the predetermined closing period ends (the timing when the value of the blade closing time management timer changes from 1 to 0), In the setting area, set “Normal” inactive. Furthermore, if the result of the usual figure fluctuation game is a loss, the usual figure loss flag is turned on as will be described later. When the usual figure loss flag is on, even in the usual figure state update process at the timing when the above-described predetermined stop display period ends (when the value of the usual figure stop time management timer is changed from 1 to 0), In the setting area of the
図９２（ａ）は、普図関連抽選処理の流れを示すフローチャートである。図９２（ａ）に示す普図関連抽選処理では、まず、普図保留情報があるか否かを判定する（ステップＳ３２２３ａ）。ここにいう普図保留情報とは、普図の保留数を指す。すなわち、ここでは、保留している普図変動遊技の数が１以上であるか否かを判定する。なお、普図の保留数をデータとして持っていなくとも、例えば、保留に対応した乱数（普図当選乱数）を普図保留情報として認識するようにしても良い。普図保留情報がなければ、この普図関連抽選処理は終了になり、普図保留情報があればステップＳ３２２３ｂに進む。ステップＳ３２２３ｂでは、普図変動遊技が行われているか否かを判定し、行われていればこの普図関連抽選処理は終了になり、行われていなければステップＳ３２２３ｃに進む。ステップＳ３２２３ｃでは、第２特図始動口２３２の開閉制御が行われているか否か（普図作動中か否か）を判定し、普図作動中であればこの普図関連抽選処理は終了になり、普図非作動中であればステップＳ３２２３ｄに進む。ステップＳ３２２３ｄでは、上述の乱数記憶領域に記憶している普図当選乱数に基づいた乱数抽選を行う。
FIG. 92 (a) is a flowchart showing the flow of a general drawing related lottery process. In the common drawing-related lottery process shown in FIG. 92A, first, it is determined whether or not there is general drawing hold information (step S3223a). Here, the general map hold information refers to the number of hold of the general map. In other words, here, it is determined whether or not the number of pending variable games is one or more. In addition, even if it does not have the usual number of reservations as data, for example, a random number corresponding to the reservation (a normal winning random number) may be recognized as the general reservation information. If there is no general map hold information, this general drawing related lottery process is terminated, and if there is general map hold information, the process proceeds to step S3223b. In step S3223b, it is determined whether or not the usual figure variable game is being performed. If it has been carried out, this drawing related lottery process is terminated, and if not, the process proceeds to step S3223c. In step S3223c, it is determined whether or not the opening / closing control of the second special
図９２（ｂ）は、普図抽選テーブルを示す図である。このテーブルは、主制御部３００のＲＯＭ３０６に記憶されている。主制御部３００のＣＰＵ３０４は、ＲＡＭ３０８の乱数記憶領域から普図当選乱数を取り出し、時短フラグを参照し、時短フラグがオンであれば普図高確率状態（電サポ中）であるため、取得した普図当選乱数から普図高確率状態の普図当選データを引き、キャリーが発生した場合（普図当選乱数よりも普図当選データの値が大きい場合）は普図当選とし、キャリーが発生しなかった場合は普図ハズレになる。すなわち、普図当選乱数範囲は０〜９になる。普図高確率状態では、普図当選乱数は、図７７に示す乱数生成回路３１８のチャンネルＣＨ４から出力される。このチャンネルＣＨ４には、図９０に示す乱数生成回路初期設定処理における乱数生成範囲の設定（ステップＳ３０５３ａ）において０〜９の乱数生成範囲が設定されており、普図高確率状態の普図当選乱数の取り得る範囲は０〜９になる。したがって、普図高確率状態における普図当選確率は１／１になる。一方、時短フラグがオフであれば普図低確率状態（非電サポ中）であるため、取得した普図当選乱数から、普図高確率状態のデータと同じ普図低確率状態の普図当選データを引き、キャリーが発生した場合（普図当選乱数よりも普図当選データの値が大きい場合）は普図当選とし、キャリーが発生しなかった場合は普図ハズレになる。すなわち、普図低確率状態の場合でも普図当選乱数範囲は０〜９になる。普図低確率状態では、普図当選乱数は、図７７に示す乱数生成回路３１８のチャンネルＣＨ３から出力される。このチャンネルＣＨ３には、乱数生成範囲の設定（ステップＳ３０５３ａ）において０〜９９９の乱数生成範囲が設定されており、普図低確率状態の普図当選乱数の取り得る範囲は０〜９９９になる。したがって、普図低確率状態における普図当選確率は１／１００になる。
FIG. 92 (b) is a diagram showing a general drawing lottery table. This table is stored in the
本実施形態では、普図当選乱数の取り得る範囲（乱数生成範囲）を、デフォルトの０〜６５５３５から０〜９９９に制限することで大当り確率を、きりのよい１／１００にすることができる。また、普図当選データを、普図高確率状態と普図低確率状態で同じ値にすることができる。乱数生成範囲を制限せずに確率を決定することは開発工数の増大を招くとともに誤った確率設計の原因となってしまう場合がある。特に、一の契機に基づいて複数回の抽選を行う場合に煩雑さはより顕著になってしまう。よって、乱数生成範囲を制限することは開発工数を削減するとともに、抽選処理の安定化を図ることができるといえる。また、普図当選データを、普図高確率状態と普図低確率状態で共通化することも、開発工数を削減するとともに、抽選処理の安定化を図ることができるといえる。 In this embodiment, by limiting the range (random number generation range) that the normal winning random numbers can take from 0 to 65535, which is the default, 0 to 999, the big hit probability can be reduced to 1/100. In addition, the common figure winning data can be set to the same value in the common figure high probability state and the common figure low probability state. Determining the probability without limiting the random number generation range may lead to an increase in development man-hours and may cause erroneous probability design. In particular, the complexity becomes more noticeable when lottery is performed a plurality of times based on one opportunity. Therefore, limiting the random number generation range can reduce the development man-hours and stabilize the lottery process. In addition, it can be said that sharing the common figure winning data in the common figure high probability state and the common figure low probability state can reduce the development man-hours and stabilize the lottery process.
普図抽選に当選した場合にはＲＡＭ３０８に設けた当りフラグをオンに設定する。ハズレ（不当選）の場合には、当りフラグをオフに設定する。また、普図抽選の結果に関わらず、図４に示すカウンタ回路３１２から普図変動時間決定用乱数を取得し、取得した普図変動時間決定用乱数に基づいて複数の変動時間のうちから普図表示装置２１０に普図を変動表示する時間を１つ選択し、この変動表示時間を、普図変動表示時間として、ＲＡＭ３０８に設けた普図変動時間記憶領域に記憶する。普図変動時間決定用乱数値を用いた抽選で複数の変動時間のうちから普図変動時間を１つ選択する主制御部３００のＣＰＵ３０４が、抽選手段の一例に相当する。ここで、普図変動時間の抽選処理は、普図の当りか否かを抽選する当否判定とは異なる。なお、保留している普図変動遊技の数は、ＲＡＭ３０８に設けた普図保留数記憶領域に記憶するようにしており、ステップＳ３２２３ｅを実行するたびに、保留している普図変動遊技の数から１を減算した値を、この普図保留数記憶領域に記憶し直すようにしている。また、カウンタ回路３１２からの普図変動時間決定用乱数の取得は、普図始動口２２８への入賞時に行ってもよい。
When the regular drawing lottery is won, the hit flag provided in the
ステップＳ３２２３ｅでは、上述の乱数記憶領域から、先の普図抽選に使用した普図当選乱数を消去し、この普図関連抽選処理は終了になる。続いて、特図先読み処理（ステップＳ３２２５）が実行される。この先読み処理では、まず、ＲＡＭ３０８に設けられた特図１の保留記憶部内の特図１当選乱数を先読みするか、あるいは特図２の保留記憶部内の特図２当選乱数を先読みする。なお、ここでの先読みとは始動情報を当否判定（本抽選）の前に先に読むことを意味するが、以降の先読み処理では、先読みという言葉を、先（当否判定（本抽選）の結果）を読むという意味で使用することがある。このステップＳ３２２５では、後述する特図関連処理（ステップＳ３２２９）で用いる図９４（ａ）に示す特図抽選テーブルの内容と同じ内容の事前判定用テーブルを用い、先読みした特図当選乱数に基づく当否判定の事前判定を行う。なお、特図関連処理では、特図抽選テーブルを用いて特図変動遊技の当否判定を改めて行い、ここでの判定結果は、あくまで事前判定の結果になる。当否判定の事前判定では、「大当り」という結果か、あるいは「大当り」以外という結果が導出され、「大当り」という結果の場合には、ＲＡＭ３０８に設けられた特図１の保留記憶部内の大当り用特図１乱数を先読みするか、あるいは特図２の保留記憶部内の大当り用特図２乱数を先読みする。続いて、ステップＳ３２２９の特図関連処理で用いる図９４（ｂ）に示す停止図柄抽選テーブルの内容と同じ内容の事前判定用テーブルを用い、先読みした大当り用特図乱数に基づく特図の停止図柄の事前判定を行う。
In step S3223e, the common winning lottery used in the previous general drawing lottery is deleted from the random number storage area described above, and the common drawing related lottery processing is terminated. Subsequently, special figure prefetching processing (step S3225) is executed. In this prefetching process, first, the special figure 1 winning random number in the
なお、特図関連処理では、停止図柄抽選テーブルを用いて特図の停止図柄の抽選を改めて行い、ここでの判定結果は、あくまで事前判定の結果になる。こうして、特図の停止図柄を事前判定すると、先読み予告の実行可否抽選を行う。この先読み予告は、特図関連抽選処理（ステップＳ３２２９）が実行される前、すなわち当否判定が行われる前に、当該特図関連抽選処理で行われる当否判定の結果が大当り（ここではより限定して１５Ｒの大当り（１５Ｒ特別大当りか１５Ｒ大当り））になることを予告するための報知である。ここでの先読み予告には、停止図柄の事前判定結果が１５Ｒの大当り図柄（特図Ａまたは特図Ｂ）でなくても、１５Ｒの大当りになるかのように偽りで予告する偽の先読み予告も含まれる。すなわち、先読み予告は、当否判定の結果が１５Ｒ大当りになる可能性があることを表したり、遊技者に示唆する事前報知、あるいは当否判定の結果が１５Ｒ大当りになることを遊技者に期待させる事前報知であるといえる。先読み予告の実行可否抽選を行うタイミングで、ＲＡＭ３０８に設けられた演出乱数カウンタから演出乱数（例えば、取り得る範囲は０〜９９）を取得し、取得した演出乱数に基づいて実行可否抽選を行う。なお、停止図柄の事前判定結果を第１副制御部４００に送信し、この実行可否抽選は、第１副制御部４００が行うようにしてもよい。
In the special symbol related process, the special symbol stop symbol lottery table is used again, and the special symbol stop symbol lottery is performed again, and the determination result here is a preliminary determination result. In this way, when the stop symbol of the special figure is determined in advance, a lottery for whether or not to perform the pre-reading notice is performed. This pre-reading notice indicates that the result of the success / failure determination performed in the special drawing-related lottery process before the special figure-related lottery process (step S3229) is executed, that is, before the determination of success / failure is performed. 15R big hit (15R special big hit or 15R big hit). The pre-reading notice here is a fake pre-reading notice that gives a false notice as if it was a big hit of 15R even if the pre-determined result of the stop symbol is not a big hit of 15R (Special Figure A or Special Figure B) Is also included. In other words, the pre-reading notice indicates that there is a possibility that the result of the success / failure determination will be a 15R jackpot, an advance notification that suggests to the player, or an advance notice that the player expects that the result of the success / failure determination will be a 15R jackpot. It can be said that it is information. An effect random number (for example, a possible range is 0 to 99) is acquired from an effect random number counter provided in the
次に、特図１および特図２それぞれについての特図状態更新処理（ステップＳ３２２７）を行うが、最初に、特図２についての特図状態更新処理を行い、次いで、特図１についての特図状態更新処理を行う。特図２状態更新処理は、特図２の状態に応じて、次の８つの処理のうちの１つの処理を行う。例えば、特図２変動表示の途中（上述の特図２表示図柄更新タイマの値が１以上）における特図２状態更新処理では、第２特別図柄表示装置２１４を構成する７セグメントＬＥＤの点灯と消灯を繰り返す点灯・消灯駆動制御を行う。この制御を行うことで、第２特別図柄表示装置２１４は特図２の変動表示（特図２変動遊技）を行う。また、コマンド設定送信処理（ステップＳ３２３１）で一般コマンド回転開始設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶してから処理を終了する。
Next, the special figure state update process (step S3227) for each of the special figure 1 and the special figure 2 is performed. First, the special figure state update process for the special figure 2 is performed, and then the special figure state for the special figure 1 is performed. Perform figure state update processing. In the special figure 2 state update process, one of the following eight processes is performed according to the state of the special figure 2. For example, in the special figure 2 state update process in the middle of the special figure 2 fluctuation display (the value of the above-mentioned special figure 2 display symbol update timer is 1 or more), the 7-segment LED constituting the second special
また、主制御部３００のＲＡＭ３０８には、１５Ｒ大当りフラグ、２Ｒ大当りフラグ、第１小当りフラグ、第２小当りフラグ、第１ハズレフラグ、第２ハズレフラグ、確変フラグ、および時短フラグそれぞれのフラグが用意されている。特図２変動表示時間が経過したタイミング（特図２表示図柄更新タイマの値が１から０になったタイミング）で開始する特図２状態更新処理では、後述する特図関連抽選処理における特図決定結果（特図の停止図柄態様）に基づいて第２特図表示装置２１４を構成する７セグメントＬＥＤの点灯・消灯駆動制御を行い、ＲＡＭ３０８の設定領域に特図２停止表示中であることを表す設定を行う。この制御を行うことで、第２特別図柄表示装置２１４は、１５Ｒ特別大当り図柄（特図Ａ）、１５Ｒ大当り図柄（特図Ｂ）、２Ｒ特別大当り図柄（特図Ｃ）、突然時短図柄（特図Ｄ）、隠れ確変図柄（特図Ｅ）、突然通常図柄（特図Ｆ）、第１小当り図柄（特図Ｇ）、第２小当り図柄（特図Ｈ）、第１ハズレ図柄（特図Ｉ）、および第２ハズレ図柄（特図Ｊ）のいずれか一つの図柄の確定表示を行う。さらにその後、所定の停止表示期間（例えば５００ｍ秒間）その表示を維持するためにＲＡＭ３０８に設けた特図２停止時間管理用タイマの記憶領域に停止期間を示す情報を設定する。この設定により、確定表示された特図２が所定期間停止表示され、特図２変動遊技の結果が遊技者に報知される。また、ＲＡＭ３０８に設けられた電サポ回数記憶部に値がセットされている場合には、その値が１以上であれば、その時短回数から１を減算し、減算結果が１から０となった場合は、特図確率変動中でなければ、時短フラグをオフする。さらに、大当り遊技中や小当り遊技中にも、時短フラグをオフする。すなわち、主制御部３００のＣＰＵ３０４は、大当り遊技状態中および小当り遊技状態中（第二の制御状態中）である場合に、非電サポ状態（第一の進入率制御状態）に移行させる。
In addition, the
また、後述するコマンド設定送信処理（ステップＳ３２３１）で一般コマンド回転停止設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶するとともに、変動表示を停止する図柄が特図２であることを示す特図２識別情報を、後述するコマンドデータに含める情報としてＲＡＭ３０８に追加記憶してから処理を終了する。
In addition, a predetermined transmission information indicating that a general command rotation stop setting transmission process is executed in a command setting transmission process (step S3231) to be described later is additionally stored in the above-described transmission information storage area, and a pattern for stopping the variable display is displayed. Special figure 2 identification information indicating that it is special figure 2 is additionally stored in the
また、特図２変動遊技の結果が大当りであれば、大当りフラグがオンされる。この大当りフラグがオンの場合には、所定の停止表示期間が終了したタイミング（特図２停止時間管理用タイマの値が１から０になったタイミング）における特図２状態更新処理では、ＲＡＭ３０８の設定領域に特図２作動中を設定するとともに、所定の入賞演出期間（例えば３秒間）すなわち装飾図柄表示装置２０８による大当りを開始することを遊技者に報知する画像を表示している期間待機するためにＲＡＭ３０８に設けた特図２待機時間管理用タイマの記憶領域に入賞演出期間を示す情報を設定する。また、コマンド設定送信処理（ステップＳ３２３１）で一般コマンド入賞演出設定送信処理を実行させるために上述の送信情報記憶領域に５Ｈを送信情報（コマンド種別）として追加記憶する。
If the result of the special figure 2 variable game is a big hit, the big hit flag is turned on. When the jackpot flag is on, in the special figure 2 state update process at the timing when the predetermined stop display period ends (the timing when the special figure 2 stop time management timer value changes from 1 to 0), the
また、所定の入賞演出期間が終了したタイミング（特図２待機時間管理用タイマの値が１から０になったタイミング）で開始する特図２状態更新処理では、所定の開放期間（例えば２９秒間、または可変入賞口２３４に所定球数（例えば１０球）の遊技球の入賞を検出するまで）可変入賞口２３４の扉部材２３４１の開閉駆動用のソレノイド（３３２）に、扉部材２３４１を開放状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた扉開放時間管理用タイマの記憶領域に開放期間を示す情報を設定する。また、コマンド設定送信処理（ステップＳ３２３１）で一般コマンド大入賞口開放設定送信処理を実行させるために上述の送信情報記憶領域に７Ｈを送信情報（コマンド種別）として追加記憶する。
Further, in the special figure 2 state update process that starts at the timing when the predetermined winning effect period ends (the timing when the value of the special figure 2 standby time management timer changes from 1 to 0), a predetermined release period (for example, 29 seconds) Alternatively, the door member 2341 is opened to the solenoid (332) for opening and closing the door member 2341 of the
また、所定の開放期間が終了したタイミング（扉開放時間管理用タイマの値が１から０になったタイミング）で開始する特図２状態更新処理では、所定の閉鎖期間（例えば１．５秒間）可変入賞口２３４の扉部材２３４１の開閉駆動用のソレノイド（３３２）に、扉部材２３４１を閉鎖状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた扉閉鎖時間管理用タイマの記憶領域に閉鎖期間を示す情報を設定する。また、コマンド設定送信処理（ステップＳ３２３１）で大入賞口閉鎖設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶する。
In the special figure 2 state update process that starts at the timing when the predetermined opening period ends (the timing when the door opening time management timer value changes from 1 to 0), the predetermined closing period (for example, 1.5 seconds) A signal for holding the door member 2341 in a closed state is output to the solenoid (332) for opening and closing the door member 2341 of the
また、この扉部材の開放・閉鎖制御を所定回数（本実施例では１５ラウンドか２ラウンド）繰り返し、終了したタイミングで開始する特図２状態更新処理では、所定の終了演出期間（例えば３秒間）すなわち装飾図柄表示装置２０８による大当りを終了することを遊技者に報知する画像を表示している期間待機するように設定するためにＲＡＭ３０８に設けた演出待機時間管理用タイマの記憶領域に演出待機期間を示す情報を設定する。
In addition, in the special figure 2 state update process that starts at the timing when the door member opening / closing control is repeated a predetermined number of times (15 rounds or 2 rounds in this embodiment) and finished, a predetermined end effect period (eg, 3 seconds) In other words, the effect waiting period is stored in the storage area of the effect waiting time management timer provided in the
以上説明したように、主制御部３００のＣＰＵ３０４は、大当り遊技状態中に、可変入賞口２３４の扉部材２３４１の開閉状態の変化制御を行う可変入賞制御手段の一例に相当する。なお、主制御部３００のＲＯＭ３０６には、可変入賞口２３４の扉部材２３４１の開閉パターンが記憶されており、主制御部３００のＣＰＵ３０４は、そのＲＯＭ３０６から、特図変動遊技の当否判定に応じた開閉パターンを取得する。
As described above, the
また、主制御部３００のＣＰＵ３０４は、特図決定結果が表す停止図柄態様に基づいて、大当り遊技の終了と同時に、ＲＡＭ３０８に設けられた確変フラグや時短フラグをオンに設定する。すなわち、主制御部３００のＣＰＵ３０４は、後述する特図抽選処理で特図決定結果が「特図Ａ」や「特図Ｃ」である場合には確変フラグと時短フラグの双方をオンに設定する。また、特図決定結果が「特図Ｅ」である場合には確変フラグと時短フラグのうち確変フラグのみをオンに設定する。さらに、特図決定結果が「特図Ｂ」や「特図Ｄ」である場合には確変フラグと時短フラグのうち時短フラグのみをオンに設定するとともにＲＡＭ３０８に設けられた電サポ回数記憶部に電サポ回数１００回をセットする。確変フラグがオンに設定されていると、特図高確率状態（確率変動中）であり、大当り遊技終了後に大当りに当選する確率が高くなっている状態（特図高確率状態）である。一方、確変フラグがオンに設定されていない（オフに設定されている）と、特図低確率状態である。したがって、確変フラグの設定状態は、当否判定（特図の抽選）の結果に影響を与える。また、時短フラグがオンに設定されていると電サポ状態であり、電チューが開きやすい（例えば当りやすい）、一回の当りに基づく開放時間が長い、一回の当りに基づく開放回数が多いなど可変始動領域制御が遊技者に有利になるように行われる。反対に、時短フラグがオフに設定されていると非電サポ状態であり、可変始動領域制御が遊技者に不利になるように行われる。したがって、時短フラグの設定状態は、可変始動領域制御にも影響を与える。よって、確変フラグおよび／または時短フラグの設定状態を表す情報は、遊技制御情報の一例に相当し、主制御部３００のＣＰＵ３０４は遊技制御情報決定手段の一例に相当する。
Further, the
さらに、コマンド設定送信処理（ステップＳ３２３１）で一般コマンド終了演出設定送信処理を実行させるために上述の送信情報記憶領域に６Ｈを送信情報（コマンド種別）として追加記憶する。 Further, 6H is additionally stored as transmission information (command type) in the above-described transmission information storage area in order to execute the general command end effect setting transmission process in the command setting transmission process (step S3231).
また、所定の終了演出期間が終了したタイミング（演出待機時間管理用タイマの値が１から０になったタイミング）で開始する特図２状態更新処理では、ＲＡＭ３０８の設定領域に特図２非作動中を設定する。さらに、特図２変動遊技の結果がハズレであれば、ハズレフラグがオンされる。このハズレフラグがオンの場合には、上述した所定の停止表示期間が終了したタイミング（特図２停止時間管理用タイマの値が１から０になったタイミング）における特図２状態更新処理でも、ＲＡＭ３０８の設定領域に特図２非作動中を設定する。特図２非作動中の場合における特図２状態更新処理では、何もせずに次の処理に移行するようにしている。
In the special figure 2 state update process that starts at the timing when the predetermined end production period ends (the timing when the production standby time management timer value changes from 1 to 0), the special figure 2 is not activated in the setting area of the
特図２状態更新処理が終了すると、特図１状態更新処理を行う。この特図１状態更新処理では、特図１の状態に応じて、上述の特図２状態更新処理で説明した各処理を行う。この特図１状態更新処理で行う各処理は、上述の特図２状態更新処理で説明した内容の「特図２」を「特図１」と読み替えた処理と同一であるため、その説明は省略する。なお、特図２状態更新処理と特図１状態更新処理の順番は逆でもよい。 When the special figure 2 state update process is completed, the special figure 1 state update process is performed. In the special figure 1 state update process, each process described in the special figure 2 state update process is performed according to the state of the special figure 1. Each process performed in the special figure 1 state update process is the same as the process in which “special figure 2” in the contents described in the special figure 2 state update process is replaced with “special figure 1”. Omitted. The order of the special figure 2 state update process and the special figure 1 state update process may be reversed.
ステップＳ３２２７における特図状態更新処理が終了すると、今度は、特図１および特図２それぞれについての特図関連抽選処理を行う。この特図関連抽選処理を実行する主制御部３００のＣＰＵ３０４が当否判定手段の一例に相当する。主制御部３００は、最初に特図２についての処理（特図２関連抽選処理）を行い、その後、特図１についての処理（特図１関連抽選処理）を行う。このように、主制御部３００が特図２関連抽選処理を特図１関連抽選処理よりも先に行うことで、同じタイミングで、第１特図始動口２３０に遊技球が進入したことに基づいて始動情報を取得し、かつ第２特図始動口２３２に遊技球が進入したことに基づいて始動情報を取得した場合や、特図２変動遊技の開始条件と、特図１変動遊技の開始条件が同時に成立した場合や、特図２変動遊技の開始条件と特図１変動遊技の開始条件の両方が成立している場合でも、特図２変動遊技が先に変動中となるため、特図１変動遊技は変動を開始しない。すなわち、本実施形態のパチンコ機１００は、特図２優先変動を行うものであり、第２特図始動口２３２への入賞に基づく抽選（特図２の当否判定）を、第１特図始動口２３０への入賞に基づく抽選（特図１の当否判定）よりも優先して行う。言い換えれば、本実施形態のパチンコ機１００では、第１の特別始動領域に遊技球が進入した場合に第１の乱数記憶領域に乱数を最大保留数まで格納し、第２の特別始動領域に遊技球が入賞した場合に第２の乱数記憶領域に乱数を最大保留数まで格納する入賞記憶部と、前記第１の乱数記憶領域および前記第２の乱数記憶領域の両方に乱数が記憶されている場合に、前記第１の乱数記憶領域に前記乱数が記憶された時期および前記第２の乱数記憶領域に前記乱数が記憶された時期とは無関係に該第２の乱数記憶領域に記憶されている乱数に基づいて当否判定を行うとともに、前記第１の乱数記憶領域に乱数が記憶されておらず、かつ前記第２の乱数記憶領域に乱数が記憶されている場合には、該第２の乱数記憶領域に記憶されている乱数に基づいて当否判定を行い、前記第２の乱数記憶領域に乱数が記憶されておらず、かつ前記第１の乱数記憶領域に乱数が記憶されている場合には、該第１の乱数記憶領域に記憶されている乱数に基づいて当否判定を行う当否判定手段を備えている。また、第１特図表示装置２１２あるいは第２特図表示装置２１４による特図変動遊技の大当り判定の結果の報知は、主制御部３００で行われ、第２特図始動口２３２への入賞に基づく当否判定の結果報知が、第１特図始動口２３０への入賞に基づく当否判定の結果報知よりも優先して行われ、当否判定が行われていない始動情報として、特図１の始動情報と特図２の始動情報のうちの特図１の始動情報のみが残っている状態で、特図２の始動情報が新たに記憶された場合には、新たに記憶された特図２の始動情報に基づく当否判定の結果の報知が、既に記憶されていた特図１の始動情報に基づく当否判定の結果の報知よりも先に行われる。また、始動情報を取得する始動情報取得手段は、第１の始動情報記憶手段および第２の始動情報記憶手段のうちの両方に始動情報が記憶されている場合には、該第２の始動情報記憶手段から始動情報を取得し、該第１の始動情報記憶手段および該第２の始動情報記憶手段のうちの一方に始動情報が記憶されている場合には、始動情報が記憶されている始動情報記憶手段から始動情報を取得するものである。なお、特図２状態更新処理に続いて先に特図２関連抽選処理を行い、それから、特図１状態更新処理を行い、その後、特図１関連抽選処理を行うようにしてもよい。
When the special figure state update process in step S3227 is completed, a special figure-related lottery process for each of special figure 1 and special figure 2 is performed. The
図９３は、特図関連抽選処理の流れを示すフローチャートである。この図９３に示す特図関連抽選処理では、特図１と特図２を区別しないで示しているが、先に特図２についてステップＳ３２２９ａ〜ステップＳ３２２９ｆまでの処理を行い、その後、特図１についてステップＳ３２２９ａ〜ステップＳ３２２９ｆまでの処理を行う。ここでは、特図２と特図１を区別しないで説明する。 FIG. 93 is a flowchart showing the flow of the special drawing related lottery process. In the special figure related lottery process shown in FIG. 93, special figure 1 and special figure 2 are shown without being distinguished from each other. The process from step S3229a to step S3229f is performed. Here, it demonstrates without distinguishing special figure 2 and special figure 1. FIG.
図９３に示す特図関連抽選処理では、まず、特図保留情報があるか否かを判定する（ステップＳ３２２９ａ）。ここにい特図保留情報とは、特図の保留数を指す。すなわち、ここでは、保留している特図変動遊技の数が１以上であるか否かを判定する。なお、特図の保留数をデータとして持っていなくとも、例えば、保留に対応した乱数（特図当選乱数）を特図保留情報として認識するようにしても良い。特図保留情報がなければ、この特図関連抽選処理は終了になり、特図保留情報があればステップＳ３２２９ｂに進む。ステップＳ３２２９ｂでは、特図表示装置（２１２，２１４）が特図変動表示中であるか、または停止表示中であるか否かを判定し、いずれかの表示中である場合には、この特図関連抽選処理は終了になり、いずれの表示中でもない場合には、ステップＳ３２２９ｃに進む。ステップＳ３２２９ｃでは、特図作動中であるか否かを判定し、特図作動中であれば、この特図関連抽選処理は終了になり、特図非作動中であれば、ステップＳ３２２９ｄに進む。 In the special figure-related lottery process shown in FIG. 93, first, it is determined whether or not there is special figure holding information (step S3229a). Here, special figure hold information refers to the number of special figure hold. That is, here, it is determined whether or not the number of special figure variable games that are on hold is one or more. For example, a random number corresponding to a hold (a special figure winning random number) may be recognized as the special figure hold information without having the number of special figure hold as data. If there is no special figure hold information, this special figure related lottery process is terminated, and if there is special figure hold information, the process proceeds to step S3229b. In step S3229b, it is determined whether or not the special figure display device (212, 214) is in the special figure variation display or in the stop display. The related lottery process ends, and if none of the displays is being displayed, the process proceeds to step S3229c. In step S3229c, it is determined whether or not the special figure is in operation. If the special figure is in operation, the special figure-related lottery process ends. If the special figure is inactive, the process proceeds to step S3229d.
ステップＳ３２２９ｄでは特図抽選処理を行う。ここではまず、ＲＡＭ３０８に設けられた特図の保留記憶部から、最も過去に格納した始動情報である１セット分の乱数（特図当選乱数、大当り用特図乱数、小当り用特図乱数、ハズレ用特図乱数、および特図変動時間決定用乱数）を取り出し、その保留記憶部にまだ格納されている始動情報（乱数のセット）を、今記憶されている領域から隣の領域に移し替える。すなわち、最も過去に格納した始動情報を特図の保留記憶部から取り出し、さらに特図の保留記憶部に始動情報が格納されていれば、Ｎ番目に古い始動情報を特図２の保留記憶部におけるＮ−１番目に古い始動情報として設定したことになる。また、ＲＡＭ３０８に記憶している保留数を１減算する。ＲＡＭ３０８の特図の保留記憶部から１セット分の乱数（特図当選乱数、大当り用特図乱数、小当り用特図乱数、ハズレ用特図乱数、および特図変動時間決定用乱数）を取り出す処理を行う主制御部３００のＣＰＵ３０４が、始動情報取得手段の一例に相当する。
In step S3229d, a special drawing lottery process is performed. Here, first, a special set of random numbers (special figure winning random number, big hit special figure random number, small hit special figure random number, Take out the special figure random number for losing and the random number for determining the special figure fluctuation time), and transfer the starting information (set of random numbers) still stored in the reserved storage part from the currently stored area to the next area . That is, if the starting information stored in the past is taken out from the reserved storage unit of the special figure and the starting information is stored in the reserved storage unit of the special figure, the Nth oldest starting information is stored in the reserved storage unit of the special figure 2 Is set as the (N-1) oldest starting information. Also, 1 is subtracted from the pending number stored in the
図９４（ａ）は特図抽選テーブルを示す図である。このテーブルは、主制御部３００のＲＯＭ３０６に記憶されている。
FIG. 94A shows a special drawing lottery table. This table is stored in the
主制御部３００のＣＰＵ３０４は、ＲＡＭ３０８の保留記憶部から始動情報を取り出すと、確変フラグを参照し、確変フラグがオンであれば確率変動中（特図高確率状態）であるため、取得した特図当選乱数から確率変動中の特図大当り当選データを引き、キャリーが発生した場合（特図当選乱数よりも特図当選データの値が大きい場合）は特図大当りに当選とし、キャリーが発生しなかった場合は特図大当りには不当選になる。すなわち、特図大当り当選乱数範囲は０〜１２４になる。確率変動中では、特図当選乱数の元になる乱数は、図７７に示す乱数生成回路３１８のチャンネルＣＨ２から出力される。このチャンネルＣＨ２には、図９０に示す乱数生成回路初期設定処理における乱数生成範囲の設定（ステップＳ３０５３ａ）において０〜４９９９の乱数生成範囲が設定されており、確率変動中の特図当選乱数の取り得る範囲は０〜４９９９になる。したがって、確率変動中における特図大当りの当選確率は１／４０になる。
When the
一方、確変フラグがオフであれば非確率変動中（特図低確率状態）であるため、取得した特図当選乱数から、確率変動中のデータと同じ非確率変動中の特図大当り当選データを引き、キャリーが発生した場合（特図当選乱数よりも特図当選データの値が大きい場合）は特図大当りに当選とし、キャリーが発生しなかった場合は特図大当りには不当選になる。すなわち、非確率変動中でも特図大当り当選乱数範囲は０〜１２４になる。非確率変動中では、特図当選乱数の元になる乱数は、図７７に示す乱数生成回路３１８のチャンネルＣＨ１から出力される。このチャンネルＣＨ１には、乱数生成範囲の設定（ステップＳ３０５３ａ）において０〜４９９９９の乱数生成範囲が設定されており、非確率変動中の特図当選乱数の取り得る範囲は０〜４９９９９になる。したがって、非確率変動中における特図大当りの当選確率は１／４００になる。
On the other hand, if the probability variation flag is off, it means that non-probability fluctuation is in progress (special figure low probability state). On the other hand, if a carry occurs (when the value of the special figure winning data is larger than the special figure winning random number), the special figure big hit is won, and if no carry occurs, the special figure big hit is not selected. That is, the special figure big hit winning random number range is 0 to 124 even during non-probability fluctuation. During non-probability fluctuation, the random number that is the basis of the special figure winning random number is output from the channel CH1 of the random
本実施形態では、特図当選乱数の取り得る範囲（乱数生成範囲）を、デフォルトの０〜６５５３５から０〜４９９９９に制限することで大当り確率を、きりのよい１／４００にすることができる。また、特図大当り当選データを、確率変動中と非確率変動中で同じ値にすることができる。乱数生成範囲を制限せずに確率を決定することは開発工数の増大を招くとともに誤った確率設計の原因となってしまう場合がある。特に、一の契機に基づいて複数回の抽選を行う場合に煩雑さはより顕著になってしまう。よって、乱数生成範囲を制限することは開発工数を削減するとともに、抽選処理の安定化を図ることができるといえる。また、特図大当り当選データを、確率変動中と非確率変動中で共通化することも、開発工数を削減するとともに、抽選処理の安定化を図ることができるといえる。
In the present embodiment, by limiting the range (random number generation range) that the special figure winning random number can take from the
図９４（ａ）では、特図大当りの抽選テーブルしか示していないが、特図小当りの当選データとして所定の値が用意されている。主制御部３００のＣＰＵ３０４は、取得した特図当選乱数から特図大当り当選データを引き、キャリーが発生しなかった場合（特図当選乱数よりも特図当選データの値が小さい場合）には、今度は、特図大当り当選データを引いた値から特図小当り当選データを引き、ここでキャリーが発生した場合（特図当選乱数よりも特図小当り当選データの値が大きい場合）は特図小当りに当選とし、ここでもキャリーが発生しなかった場合はハズレになる。なお、ハズレの当選データを別途設けておいてもよい。こうして、特図の「大当り」、「小当り」、「ハズレ」が判定され、判定結果を特図当否判定結果として得る。なお、保留している特図変動遊技の数は、ＲＡＭ３０８に設けた特図保留数記憶領域に記憶するようにしており、ステップＳ３２２９ｄを実行するたびに、保留している特図変動遊技の数から１を減算した値を、この特図保留数記憶領域に記憶し直すようにしている。
In FIG. 94 (a), only the special drawing big hit lottery table is shown, but a predetermined value is prepared as the special drawing small hit winning data. The
次いで、図９３に示す特図関連抽選処理では、特図当否判定結果に基づいて特図の停止図柄をソフトウェア乱数を用いて抽選する（ステップＳ３２２９ｅ）。図９４（ｂ）は、停止図柄抽選テーブルを示す図である。このテーブルも、主制御部３００のＲＯＭ３０６に記憶されている。この停止図柄抽選テーブルは、当否判定結果ごとに特図の停止図柄態様（図５（ａ）参照）に対応した図柄当選データが規定されている。また、同図（ｂ）には、当選確率も示されている。
Next, in the special figure-related lottery process shown in FIG. 93, a special symbol stop symbol is drawn using software random numbers based on the special figure success / failure determination result (step S3229e). FIG. 94B shows a stop symbol lottery table. This table is also stored in the
主制御部３００のＣＰＵ３０４は、当否判定結果が大当りの場合であれば、ＲＡＭ３０８の保留記憶部から先に取得した１セット分の乱数のうちの大当り用特図乱数（取り得る数値範囲は０〜９９）から特図Ａ、特図Ｂ、・・・特図Ｆの順序で各停止図柄に対応した図柄当選データを徐々に減算し、キャリーが発生した場合の停止図柄を特図決定結果とする。また、当否判定結果が小当りの場合であれば、ＲＡＭ３０８の保留記憶部から先に取得した１セット分の乱数のうちの小当り用特図乱数（取り得る数値範囲は０〜９９）から特図Ｇの図柄当選データを引き、キャリーが発生した場合は「特図Ｇ」に当選とし、キャリーが発生しなかった場合には、特図Ｇの図柄当選データを引いた値からさらに特図Ｈの図柄当選データを引き、ここではキャリーが発生するため「特図Ｈ」に当選とする。なお、特図Ｈの図柄当選データを引く前に、「特図Ｈ」に当選したと判定してもよい。このようにして、当否判定結果が小当りの場合には、特図決定結果として「特図Ｇ」または「特図Ｈ」を決定する。さらに、当否判定結果がハズレの場合であれば、ＲＡＭ３０８の保留記憶部から先に取得した１セット分の乱数のうちのハズレ用特図乱数（取り得る数値範囲は０〜９９）から特図Ｉの図柄当選データを引き、キャリーが発生した場合は「特図Ｉ」に当選とし、キャリーが発生しなかった場合には、特図Ｉの図柄当選データを引いた値からさらに特図Ｊの図柄当選データを引き、ここではキャリーが発生するため「特図Ｊ」に当選とする。なおここでも、特図Ｊの図柄当選データを引く前に、「特図Ｊ」に当選したと判定してもよい。このようにして、当否判定結果がハズレの場合には、特図決定結果として「特図Ｉ」または「特図Ｊ」を決定する。なお、第１副制御部４００では、ここで決定された特図決定結果に応じた装飾図柄の組合せである停止図柄態様を決定する。
When the determination result is a big hit, the
また、ＲＡＭ３０８の保留記憶部から先に取得した１セット分の乱数のうちの特図変動時間決定用乱数（取り得る数値範囲は０〜２５５）を取得し、取得した特図変動時間決定用乱数を用いた抽選で、、特図決定結果に基づいて、複数の変動時間のうちから特図表示装置（２１２，２１４）に特図を変動表示する時間（特図変動時間）を１つ選択する。なお、第１副制御部４００では、ここで決定された特図変動時間に応じた装飾図柄表示装置２０８の演出態様を決定する。特図変動時間決定用乱数値を用いた抽選で複数の変動時間のうちから特図変動時間を１つ選択する主制御部３００のＣＰＵ３０４も、抽選手段の一例に相当する。ここで、特図変動時間の抽選処理は、特図の大当りか否かを抽選する当否判定とは異なり、特図の図柄を決定する抽選とも異なる、演出に関する抽選処理に相当する。すなわち、制御状態の変更とは無関係であって、賞球の払出にも無関係な抽選処理である。
Further, a special figure variation time determination random number (possible numerical range is 0 to 255) of the random numbers for one set previously acquired from the reserved storage unit of the
ステップＳ３２２９ｆでは、ＲＡＭ３０８の保留記憶部から先に取得した１セット分の乱数を消去し、この特図関連抽選処理は終了になる。ステップＳ３２２９の特図関連抽選処理に続いて行われるステップＳ３２３１では、コマンド設定送信処理を行い、各種のコマンドが第１副制御部４００に送信される。なお、第１副制御部４００に送信する出力予定情報は本実施形態では１６ビットで構成しており、ビット１５はストローブ情報（オンの場合、データをセットしていることを示す）、ビット１１〜１４はコマンド種別（本実施形態では、基本コマンド、図柄変動開始コマンド、図柄変動停止コマンド、入賞演出開始コマンド、終了演出開始コマンド、当りラウンド数指定コマンド、復電コマンド、ＲＡＭクリアコマンド、特図保留増加コマンド、普図保留増加コマンドなどコマンドの種類を特定可能な情報）、ビット０〜１０はコマンドデータ（コマンド種別に対応する所定の情報）で構成している。
In step S3229f, the one set of random numbers previously acquired from the reserved storage unit of the
具体的には、ストローブ情報は上述のコマンド送信処理でオン、オフするようにしている。また、コマンド種別が図柄変動開始コマンドの場合であればコマンドデータに、特図停止図柄を表す情報、制御状態を表す情報（時短フラグおよび確変フラグの設定状態を表す情報）、特図変動時間を表す情報などを示す情報を含み、図柄変動停止コマンドの場合であれば、特図停止図柄を表す情報（特図決定結果）、制御状態を表す情報などを含み、入賞演出開始コマンドおよび終了演出開始コマンドの場合であれば、制御状態を表す情報などを含み、当りラウンド数指定コマンドの場合であれば制御状態を表す情報、当りラウンド数などを含むようにしている。コマンド種別が基本コマンドを示す場合は、コマンドデータにデバイス情報、第１特図始動口２３０への入賞の有無、第２特図始動口２３２への入賞の有無、可変入賞口２３４への入賞の有無などを含む。
Specifically, the strobe information is turned on and off in the command transmission process described above. If the command type is a symbol variation start command, the command data includes information indicating the special symbol stop symbol, information indicating the control state (information indicating the setting state of the time reduction flag and the probability variation flag), and the special symbol variation time. In the case of a symbol variation stop command, information indicating a special symbol stop symbol (result of determining a special symbol), information indicating a control state, and the like, a winning effect start command and an end effect start are included. In the case of a command, information indicating a control state is included, and in the case of a per-round number designation command, information indicating a control state, a per-round number, and the like are included. When the command type indicates a basic command, device information in the command data, presence / absence of winning at the first special
また、上述の一般コマンド回転開始設定送信処理では、コマンドデータにＲＡＭ３０８に記憶している、特図停止図柄を表す情報（特図決定結果）、制御状態を表す情報、特図変動時間を表す情報、保留している第１特図変動遊技または第２特図変動遊技の数などを示す情報を設定する。
In the general command rotation start setting transmission process described above, information representing the special figure stop symbol (special figure determination result), information representing the control state, and information representing the special figure variation time stored in the
上述の一般コマンド回転停止設定送信処理では、コマンドデータにＲＡＭ３０８に記憶している、特図停止図柄を表す情報（特図決定結果）、制御状態を表す情報などを示す情報を設定する。上述の一般コマンド入賞演出開始設定送信処理では、コマンドデータに、ＲＡＭ３０８に記憶している、入賞演出期間中に装飾図柄表示装置２０８・各種ランプ４１８・スピーカ１２０に出力する演出制御情報、制御状態を表す情報、保留している第１特図変動遊技または第２特図変動遊技の数などを示す情報を設定する。入演出開始コマンドを受信した第１副制御部４００は、その入演出開始コマンドに基づいて第２副制御部５００に入賞演出制御コマンドを送信する。入賞演出制御コマンドを受信した第２副制御部５００は、装飾図柄表示装置２０８に、大当り遊技が開始されることを遊技者に報知する画像を所定のオープニング演出期間（例えば３秒間）表示させ、大当り遊技が開始する。
In the general command rotation stop setting transmission process described above, information indicating the special figure stop symbol (special figure determination result), information indicating the control state, and the like stored in the
上述の一般コマンド終了演出開始設定送信処理では、コマンドデータに、ＲＡＭ３０８に記憶している、演出待機期間中に装飾図柄表示装置２０８・各種ランプ４１８・スピーカ１２０に出力する演出制御情報、制御状態を表す情報、保留している第１特図変動遊技または第２特図変動遊技の数などを示す情報を設定する。終了演出開始コマンドを受信した第１副制御部４００は、その終了演出開始コマンドに基づいて第２副制御部５００に終了演出制御コマンドを送信する。終了演出制御コマンドを受信した第２副制御部５００は、装飾図柄表示装置２０８に大当りを終了することを遊技者に報知する画像を所定の終了演出期間（例えば３秒間）表示させ、大当り遊技が終了する。
In the above-described general command end effect start setting transmission process, the command data includes the effect control information and the control state stored in the
上述の一般コマンド大入賞口開放設定送信処理では、コマンドデータに、ＲＡＭ３０８に記憶している当りラウンド数、現在のラウンド数、制御状態を表す情報などを示す情報を設定する。上述の一般コマンド大入賞口閉鎖設定送信処理では、コマンドデータに、ＲＡＭ３０８に記憶している現在のラウンド数、制御状態を表す情報、保留している第１特図変動遊技または第２特図変動遊技の数などを示す情報を設定する。
In the general command big prize opening release transmission process described above, information indicating the number of winning rounds stored in the
また、このステップＳ３２３１では一般コマンド特図保留増加処理も行われる。この一般コマンド特図保留増加処理では、特図保留増加コマンドのコマンドデータにＲＡＭ３０８の送信用情報記憶領域に記憶している特図識別情報（特図１または特図２を示す情報）、制御状態を表す情報、事前判定した特図１あるいは特図２の情報を設定する。
In step S3231, general command special figure hold increase processing is also performed. In this general command special figure hold increase processing, special figure identification information (information showing special figure 1 or special figure 2) stored in the transmission information storage area of the
さらに、このステップＳ３２３１では一般コマンド普図保留増加処理も行われる。この一般コマンド普図保留増加処理では、普図保留増加コマンドのコマンドデータに、制御状態を表す情報等を設定する。また、主制御部３００から第１副制御部４００には、普図絡みのコマンドとして、普図の変動表示が開始した（する）ことを表す普図変動開始コマンドも送信される。なお、主制御部３００から第１副制御部４００には、普図の変動表示が停止した（する）ことを表す普図変動停止コマンドや、一対の羽根部材２３２１が開放を開始した（する）ことを表す電チュー開放開始コマンドや、一対の羽根部材２３２１が閉鎖した（する）ことを表す電チュー閉鎖コマンドを送信するようにしてもよい。
Furthermore, in this step S3231, general command usual figure hold increase processing is also performed. In this general command usual figure hold increase process, information indicating a control state is set in the command data of the general figure hold increase command. In addition, the
第１副制御部４００では、受信した出力予定情報に含まれるコマンド種別により、主制御部３００における遊技制御の変化に応じた演出制御の決定が可能になるとともに、出力予定情報に含まれているコマンドデータの情報に基づいて、演出制御内容を決定することができるようになる。また、第１副制御部４００では、コマンドに含まれている当りラウンド数と現在のラウンド数に基づき、当り全ラウンドが終了するまでの残りラウンド数を取得する。
In the first
また、このコマンド設定送信処理では、図４に示す払出制御部６００にもコマンドを送信する。払出制御部６００に出力する出力予定情報および払出要求情報は１バイトで構成しており、ビット７にストローブ情報（オンの場合、データをセットしていることを示す）、ビット６に電源投入情報（オンの場合、電源投入後一回目のコマンド送信であることを示す）、ビット４〜５に暗号化のための今回加工種別（０〜３）、およびビット０〜３に暗号化加工後の払出要求数を示すようにしている。
In this command setting transmission process, a command is also transmitted to the
次に、図９１に示す主制御部タイマ割込処理では、外部出力信号設定処理（ステップＳ３２３３）を行う。この外部出力信号設定処理では、ＲＡＭ３０８に記憶している遊技情報を、情報出力回路３３６を介してパチンコ機１００とは別体の情報入力回路３５０に出力する。ステップＳ３２３５では、デバイス監視処理を行う。
Next, in the main control unit timer interrupt process shown in FIG. 91, an external output signal setting process (step S3233) is performed. In this external output signal setting process, the game information stored in the
図９５は、デバイス監視処理の流れを示すフローチャートである。まず、ステップＳ３２３５ａでは、内部情報レジスタ３１０１の情報を取得する。なお、このステップＳ３２３５ａはタイマ割込み毎に実行されるため、内部情報レジスタ３１０１の情報はタイマ割込み毎に取得されることになる。
FIG. 95 is a flowchart showing the flow of device monitoring processing. First, in step S3235a, information in the
ステップＳ３２３５ｂでは、ステップＳ３２３５ａで取得した情報に基づいて、乱数生成回路３１８に異常があるか否かを判定する。なお、ここでの乱数生成回路の異常とは、周波数監視回路３１８２の異常および乱数監視回路３１８４の異常の双方を指す。ここで、異常があると判定された場合にはステップＳ３２３５ｃに進み、異常があると判定されなかった場合にはステップＳ３２３５ｅに進む。
In step S3235b, it is determined whether or not there is an abnormality in the random
ステップＳ３２３５ｃでは、乱数生成回路異常フラグをオンに設定する。なお、このフラグはＲＡＭ３０８内に記憶されている。より具体的には、周波数監視回路３１８２の異常を示すフラグおよび乱数監視回路３１８４の異常を示すフラグがある。以下では、これらのフラグを総称して乱数生成回路異常フラグと称する場合がある。
In step S3235c, the random number generation circuit abnormality flag is set to ON. This flag is stored in the
続いて実行されるステップＳ３２３５ｄでは、乱数生成回路異常フラグ設定コマンドの送信準備が実行され、ステップＳ３２３５ｅに進む。なお、この乱数生成回路異常フラグ設定コマンドは、周波数監視回路３１８２の異常か、乱数監視回路３１８４の異常か識別可能な情報を含むコマンドである。
Subsequently, in step S3235d to be executed, preparation for transmission of the random number generation circuit abnormality flag setting command is executed, and the process proceeds to step S3235e. The random number generation circuit abnormality flag setting command is a command including information that can identify whether the
ステップＳ３２３５ｅでは、その他デバイス監視処理が実行される。例えば、上述のステップＳ３２０５において信号状態記憶領域に記憶した各種センサの信号状態を読み出して、ガラス枠開放エラーの有無または下皿満タンエラーの有無などを監視し、ガラス枠開放エラーまたは下皿満タンエラーを検出した場合に、第１副制御部４００に送信すべき送信情報に、ガラス枠開放エラーの有無または下皿満タンエラーの有無を示すデバイス情報を設定する。また、図４に示す各種ソレノイド３３２を駆動して第２特図始動口２３２や、可変入賞口２３４の開閉を制御したり、駆動回路３２４、３２６、３３０を介して普通図柄表示装置２１０、第１特図表示装置２１２、第２特図表示装置２１４、各種状態表示部３２８などに出力する表示データを、Ｉ／Ｏ３１０の出力ポートに設定する。また、払出要求数送信処理（ステップＳ３２１９）で設定した出力予定情報をＩ／Ｏ３１０の出力ポートを介して第１副制御部４００に出力する。これらの処理が終了すると、このステップＳ３２３５のデバイス監視処理は終了になる。
In step S3235e, other device monitoring processing is executed. For example, the signal states of various sensors stored in the signal state storage area in step S3205 described above are read, and the presence or absence of a glass frame opening error or a lower pan full error is monitored. Device information indicating whether or not there is a glass frame open error or a lower pan full error is set in the transmission information to be transmitted to the first
続いて実行されるステップＳ３２３７では、電源の遮断（電断）を検出したか否かを判定するために、低電圧信号がオンであるか否かを判定する。そして、低電圧信号がオフの場合（電源の遮断を検知していない場合）にはステップＳ３２３９に進み、低電圧信号がオンの場合（電源の遮断を検知した場合）にはステップＳ３２４１に進む。 In the subsequent step S3237, it is determined whether or not the low voltage signal is on in order to determine whether or not a power supply interruption (power interruption) has been detected. If the low-voltage signal is off (when power-off is not detected), the process proceeds to step S3239. If the low-voltage signal is on (when power-off is detected), the process proceeds to step S3241.
ステップＳ３２３９では、タイマ割込終了処理を行う。このタイマ割込終了処理では、ステップＳ３２０１で一時的に退避した各レジスタの値を元の各レジスタに設定したり、割り込み許可の設定などを行い、その後、図８８に示す主制御部メイン処理に復帰する。一方、ステップＳ３２４１では、復電時に電断時の状態に復帰するための電断時処理を行う。なお、本実施形態では、電源の遮断を判定する処理（ステップＳ３２３７）および電断処理（ステップＳ３２４１）を主制御部の割込み制御において実行しているが、必ずしも主制御部の割込み制御で行う必要はなく、低電圧信号の入力に基づいて強制割込みを発生させ、この強制割込みによって電断処理が実行されるように構成してもよい。ただし、このように強制割込みによって実行される電断処理では、本実施形態における電断処理（ステップＳ３２４１）の処理に加え、上述したタイマ割込み開始処理（Ｓ３２０１）において実行されるＣＰＵ３０４の各レジスタの値をスタック領域に一時的に退避する処理も同時に実行する必要がある。
In step S3239, a timer interrupt end process is performed. In this timer interrupt end process, the value of each register temporarily saved in step S3201 is set in each original register, interrupt permission is set, etc., and then the main control part main process shown in FIG. 88 is executed. Return. On the other hand, in step S3241, a power interruption process for returning to the power interruption state at the time of power recovery is performed. In the present embodiment, the process for determining the power interruption (step S3237) and the power interruption process (step S3241) are executed in the interrupt control of the main control unit, but it is not always necessary to perform the interrupt control in the main control unit. Instead, a forced interrupt may be generated based on the input of the low voltage signal, and the power interruption process may be executed by this forced interrupt. However, in the power interruption process executed by the forced interrupt in this way, in addition to the power interruption process (step S3241) in the present embodiment, each register of the
図１３０は、主制御部における電断時処理の流れを示すフローチャートである。
この電断時処理では、まず、スタックポインタを復帰データとしてＲＡＭ３０８の所定の領域に退避し（ステップＳ３４３１）、次いで、ＲＡＭ３０８に設けた電源ステータス記憶領域に記憶した電源ステータスをサスペンドを示す情報に更新する（ステップＳ３４３２）。続いて、ＲＡＭ３０８の所定の領域（例えば全ての領域）に記憶している１バイトデータを初期値が０である１バイト構成のレジスタに全て加算することによりチェックサムを算出し、算出したチェックサムの結果をＲＡＭ３０８に設定する（ステップＳ３４３３）。最後に、ＲＡＭ３０８へのアクセスを禁止に設定し（ステップＳ３４３４）、この電断時処理は終了になり、やがてパチンコ機１００は電断する。なお、電圧が完全に低下する前に復帰した場合には、図７５に示すリセット制御回路３１４内に設けられたＷＤＴ３１４１がタイムアウトすることによってリセット制御回路３１４によりリセットがかかり設定されたリセット動作（ここではシステムリセット）が実行される。
以上説明した主制御部タイマ割込み処理も、主処理の一例に相当する。
FIG. 130 is a flowchart illustrating a flow of power interruption processing in the main control unit.
In this power interruption process, first, the stack pointer is saved as a return data in a predetermined area of the RAM 308 (step S3431), and then the power status stored in the power status storage area provided in the
The main control unit timer interrupt process described above also corresponds to an example of the main process.
続いて、図９１に示す入賞受付処理（ステップＳ３２１７）のうち、特図当選乱数および普図当選乱数を取得する処理について説明する。図９６は、ステップＳ３２１７における入賞受付処理のうち、特図当選乱数および普図当選乱数を取得する処理の流れを示した図である。 Next, a process of acquiring a special winning random number and a normal winning random number in the winning acceptance process (step S3217) shown in FIG. 91 will be described. FIG. 96 is a diagram showing a flow of processing for acquiring the special winning random number and the normal winning random number in the winning acceptance processing in step S3217.
ステップＳ３２１７ａでは、乱数生成回路異常フラグがオンに設定されているか否かを判定する。このフラグは、図９５のステップＳ３２３５ｃで設定されるフラグであり、乱数更新用のクロックの周波数に異常があった場合や、図７７に示す乱数更新回路３１８３で更新される乱数が正常に更新されなかった場合等に、対応するフラグがオンに設定される。このフラグがオンに設定されている場合には、この入賞受付処理は終了になり、異常がなかった場合にはステップＳ３２１７ｂに進む。
In step S3217a, it is determined whether or not the random number generation circuit abnormality flag is set to ON. This flag is a flag set in step S3235c in FIG. 95. When there is an abnormality in the frequency of the random number update clock, or the random number updated in the random
ステップＳ３２１７ｂでは、第１特図始動口２３０に入賞したことを表す特図１の入球信号があり、且つ、保留している特図変動遊技の数が所定数（本実施形態では４）未満であるか否かを判定し、否定的な場合にはステップＳ３２１７ｆへ進み、肯定的な場合にはステップＳ３２１７ｃに進む。ステップＳ３２１７ｃでは、ＲＡＭ３０８に用意された確変フラグを参照し、確率変動中（特図高確率状態）か否かを判定する。確変フラグがオフに設定されていれば、非確率変動中（特図低確率状態）であり、ステップＳ３２１７ｄが実行される。このステップＳ３２１７ｄでは、乱数生成回路３１８のチャンネルＣＨ１の乱数レジスタから乱数を取得する。本実施形態では乱数をラッチする契機となる入球信号とは別に、ＣＰＵに同様の信号が送られ、ＣＰＵはその信号を受信したことに基づいて所定のチャンネル（ここではＣＨ１）における信号に対応する乱数レジスタからラッチされている乱数を取得する。ＣＰＵ３０４は、取得した乱数にＲレジスタの値を加算し、さらに１を加えた値を特図１当選乱数として得、ステップＳ３２１７ｆに進む。なお、ＣＰＵ３０４は、図９０に示すステップＳ３０５３ａにおいて設定された乱数生成範囲を認識しており、その乱数生成範囲に基づいて加算処理を行う。すなわち、加算した値が乱数生成範囲の最大値を超える場合には当該乱数生成範囲の最小値に残りの値を加算する。
In step S3217b, there is a special signal of FIG. 1 indicating that the first special
一方、確変フラグがオンに設定されていれば、確率変動中であり、ステップＳ３２１７ｅが実行される。このステップＳ３２１７ｅでは、乱数生成回路３１８のチャンネルＣＨ２の乱数レジスタから乱数を取得し、ステップＳ３２１７ｄと同様に、ＣＰＵ３０４は、取得した乱数にＲレジスタの値を加算し、さらに１を加えた値を特図１当選乱数として得、ステップＳ３２１７ｆに進む。
On the other hand, if the probability change flag is set to ON, the probability is changing, and step S3217e is executed. In step S3217e, a random number is acquired from the random number register of channel CH2 of the random
ステップＳ３２１７ｆでは、第２特図始動口２３２に入賞したことを表す特図２の入球信号があり、且つ、保留している特図変動遊技の数が所定数（本実施形態では４）未満であるか否かを判定し、否定的な場合にはステップＳ３２１７ｊへ進み、肯定的な場合にはステップＳ３２１７ｇに進む。ステップＳ３２１７ｇでも、ステップＳ３２１７ｃと同様に、ＲＡＭ３０８に用意された確変フラグを参照し、確変フラグがオフに設定されていれば（非確率変動中であれば）、乱数生成回路３１８のチャンネルＣＨ１の乱数レジスタから乱数を取得し、ステップＳ３２１７ｄと同様に、ＣＰＵ３０４は、取得した乱数にＲレジスタの値を加算し、さらに１を加えた値を、ここでは特図２当選乱数として得（ステップＳ３２１７Ｈ）、ステップＳ３２１７ｊに進む。一方、確変フラグがオンに設定されていれば（確率変動中であれば）、乱数生成回路３１８のチャンネルＣＨ２の乱数レジスタから乱数を取得し、同じくステップＳ３２１７ｄと同様に、ＣＰＵ３０４は、取得した乱数にＲレジスタの値を加算し、さらに１を加えた値を特図２当選乱数として得（ステップＳ３２１７ｉ）、ステップＳ３２１７ｊに進む。
In step S3217f, there is a special signal of FIG. 2 indicating that the second special
ステップＳ３２１７ｊでは、普図始動口２２８に入賞したことを表す普図の入球信号があり、且つ、保留している普図変動遊技の数が所定数（本実施形態では２）未満であるか否かを判定し、否定的な場合には入賞受付処理は終了になり、肯定的な場合にはステップＳ３２１７ｋに進む。ステップＳ３２１７ｋでは、ＲＡＭ３０８に用意された時短フラグを参照し、時短フラグがオフに設定されていれば、普図低確率状態（非電サポ中）であり、ステップＳ３２１７ｌが実行される。ステップＳ３２１７ｌでは、乱数生成回路３１８のチャンネルＣＨ３の乱数レジスタから普図当選乱数として乱数を取得し、この入賞受付処理は終了になる。一方、時短フラグがオンに設定されていれば、普図高確率状態（電サポ中）であり、ステップＳ３２１７ｍが実行される。ステップＳ３２１７ｍでは、乱数生成回路３１８のチャンネルＣＨ４の乱数レジスタから普図当選乱数として乱数を取得し、入賞受付処理は終了になる。
In step S3217j, whether there is a general-purpose entrance signal indicating that a win has been made at the general-purpose start opening 228, and whether the number of general-purpose variable games held is less than a predetermined number (2 in this embodiment). If the answer is negative, the winning acceptance process is terminated. If the answer is affirmative, the process proceeds to step S3217k. In step S3217k, the time reduction flag prepared in the
ここで、上記説明した内容を踏まえて、遊技台への電圧供給が低下した場合の動作について説明する。例えば大当り中の状態で停電などによって電源が切られた場合、再度電源投入によって遊技台が初期状態になると、遊技者にとって著しく不利益な状態になる。このような事態にならないよう、コンデンサに蓄えられた電力により遊技台の状態を保持する電断時処理（図９１のステップＳ３２４１）が実行される。この電断時処理は、電源が切られた場合の他、静電気などの要因により供給電圧が一時的に低下した場合にも実行される。以下、電源が切られた場合（以下、電源オフと称する）の動作と、供給電圧が一時的に低下した場合（以下、瞬断と称する）の動作について、図９７を用いて説明する。同図（ａ）は、電源オフの場合の動作を示す図であり、（ｂ）は、瞬断の場合の動作を示す図である。 Here, based on the content described above, the operation when the voltage supply to the game machine is reduced will be described. For example, when the power is turned off due to a power failure or the like in a big hit state, when the game table is returned to the initial state by turning on the power again, the player becomes extremely disadvantageous. In order to prevent such a situation from occurring, a power interruption process (step S3241 in FIG. 91) for holding the state of the game machine with the electric power stored in the capacitor is executed. This power interruption process is executed not only when the power is turned off, but also when the supply voltage temporarily decreases due to factors such as static electricity. Hereinafter, an operation when the power is turned off (hereinafter referred to as “power off”) and an operation when the supply voltage is temporarily reduced (hereinafter referred to as “momentary interruption”) will be described with reference to FIG. FIG. 4A is a diagram showing an operation when the power is off, and FIG. 4B is a diagram showing an operation when there is an instantaneous interruption.
電源が切られた場合、電圧が供給されなくなる（電断発生）が、すぐに電圧は０にはならず、コンデンサに蓄えられた電力により供給電圧が徐々に降下する。供給電圧が所定の電圧（本実施形態では９Ｖ）まで効果すると電圧監視回路３３８から低電圧信号がＣＰＵ３０４に送信される。この信号を受信したことにより、主制御部タイマ割込み処理のステップＳ３２３７により電断が発生したと判定され、ステップＳ３２４１の電断時処理が実行される。図９７（ａ）には、電断が発生してから供給電圧が９Ｖに降下するまで通常処理が実行され、供給電圧が９Ｖになった時点で電断時処理が開始されていることが示されている。この電断時処理により、ＲＡＭ３０８の内部に遊技台の状態を示すデータが記憶される。なお、本実施形態では、この電断時処理の実行に必要な時間（主制御部電断時処理猶予時間）を十分確保することができるコンデンサが備えられている。その後、電断時処理が終了すると、そのまま待機状態になる。その後電源の供給が再開されない場合、電圧が０に落ちて遊技台の動作が停止する。
When the power is turned off, the voltage is not supplied (power interruption occurs), but the voltage does not immediately become 0, but the supply voltage gradually drops due to the electric power stored in the capacitor. When the supply voltage is effective up to a predetermined voltage (9 V in this embodiment), a low voltage signal is transmitted from the
一方、瞬断の場合にも、電圧監視回路３３８から低電圧信号がＣＰＵ３０４に送信されることにより、上記電断時処理が実行された後、そのまま待機状態になる。図９７（ｂ）には、一時的な電圧降下により、電断時処理が開始されていることが示されている。ここで、電圧が動作電圧まで回復しても、待機状態が継続する。この待機状態が継続していると、主制御部３００のリセット制御回路３１４のＷＤＴ３１４１がリスタートされず（図９１のステップＳ３２０３が実行されない）、ＷＤＴ３１４１がタイムアウトする。このことによりリセット制御回路３１４はシステムリセット信号を出力する。その後、図８８に示す主制御部メイン処理が再開すると、電断時処理で記憶されていたデータに基づいてステップＳ３００９のデータ書き戻し処理を含む復帰処理（ステップＳ３００９〜ステップＳ３０１１）が実行される。図９７（ｂ）には、ＷＤＴ３１４１のタイムアウトによるリセット信号が送信されたことにより、待機状態から復帰処理（リセット処理）に移っていることが示されている。この復帰処理により遊技台の状態が電断時処理前の状態に復帰する。なお、ここで、電断時処理で記憶されていたデータに不具合があった場合は、電断時処理前の状態に復帰できないと判定され、ＲＡＭ３０８の内容がクリアされる（図８８のステップＳ３０１３）。
On the other hand, even in the case of a momentary interruption, a low voltage signal is transmitted from the
次に、本実施形態の乱数生成回路３１８により、乱数の生成範囲を設定することの効果について説明し、その後問題点について説明する。上述したように本実施形態の遊技台が有する乱数生成回路３１８では、抽選結果の基になる乱数の生成範囲を設定することができる。この機能を利用して、遊技状態の設定が容易になる。
Next, the effect of setting a random number generation range by the random
まず、乱数生成範囲が０〜６５５３５の場合について説明する。例えば、これらの乱数が当りかハズレのいずれかに対応している場合に、当選確率が１／４００（０．２５％）になるように設計しようとしたとする。生成される乱数は６５５３６通りあるが、６５５３６の１／４００を計算すると１６３．８４となり、整数にならない。仮にこの数字に近い１６４通りの乱数を当りに対応させた場合、厳密には１／４００の当選確率にならない。 First, the case where the random number generation range is 0 to 65535 will be described. For example, when these random numbers correspond to either winning or losing, it is assumed that the winning probability is designed to be 1/400 (0.25%). There are 65536 random numbers to be generated, but when 1/400 of 65536 is calculated, it is 163.84, which is not an integer. If 164 random numbers close to this number are made to correspond to the win, strictly speaking, the winning probability is not 1/400.
ここで、上記の乱数生成範囲が０〜４９９９９に設定されたとする。上記の場合と同様に当選確率が１／４００（０．２５％）になるようにするには、生成される乱数５００００通りの１／４００、すなわち１２５通りの値を当りに対応させればよい。例えば、５００００通り乱数のうち０〜１２４までの値を当りに対応させ、それ以外の１２５〜４９９９９の値をハズレに対応付けることで、当選確率を１／４００にすることができる。すなわち、当選確率が設計値通り（例えば１／４００）になるように、乱数生成範囲（例えば０〜４９９９９）および当りに対応する乱数の範囲（例えば０〜１２４）をそれぞれ設定することができる。
Here, it is assumed that the random number generation range is set to 0-49999. In order to make the winning
以上説明したように、乱数生成範囲を適切に設定することによって、所望の当選確率を設定することができる。これによって、例えば小当りに対応する乱数生成範囲を除外して大当りに対応する乱数生成範囲を残したり、あるいは大当りに対応する乱数生成範囲の半分に該当する乱数が生成されないようにすることも可能である。特に図８２を用いて説明したような乱数生成範囲が設定できれば、最大値だけを設定する場合と比較して遊技台の設計が容易になる。このため、乱数生成範囲を設定することは、遊技台の設計において有用であると言える。 As described above, a desired winning probability can be set by appropriately setting the random number generation range. This makes it possible, for example, to exclude the random number generation range corresponding to the big hit and leave the random number generation range corresponding to the big hit, or to prevent the generation of random numbers corresponding to half of the random number generation range corresponding to the big hit. It is. In particular, if a random number generation range as described with reference to FIG. 82 can be set, it becomes easier to design a gaming machine than when only the maximum value is set. For this reason, it can be said that setting the random number generation range is useful in the design of a game machine.
次に、乱数生成範囲を異ならせることにより、当選確率を変更する方法について説明する。例えば、０〜４９９９９の乱数生成範囲のうち、０〜１２４までの値を当りに対応させた状態から、乱数生成範囲の最大値を４９９９９から２４９に変更したとする。この場合、０〜１２４までの値が当りに対応し、１２５〜２４９までの値がハズレに対応し、当選確率は１／２になる。すなわち、当り又はハズレに対応する値を固定したまま乱数生成範囲だけを異ならせることにより、当選確率を容易に変更することができる。なお、上記説明では、よりわかり易くするために、当りの範囲を偏らせた例について説明したが、当りの範囲が偏っていなくてもよい。 Next, a method for changing the winning probability by changing the random number generation range will be described. For example, suppose that the maximum value of the random number generation range is changed from 49999 to 249 from the state in which the values from 0 to 124 are matched in the random number generation range of 0 to 49999. In this case, values from 0 to 124 correspond to wins, values from 125 to 249 correspond to loses, and the winning probability is halved. That is, the winning probability can be easily changed by changing only the random number generation range while fixing the value corresponding to the winning or losing. In the above description, the example in which the hit range is biased has been described for easier understanding, but the hit range may not be biased.
生成された乱数に基づいて当りかハズレかを判定する方法として、これらの対応を定めたテーブルを用意しておき、これを使用する方法が考えられる。しかし、この方法で当選確率を変更しようとした場合、当選確率に対応するテーブルをそれぞれ用意しておき、遊技の状態に応じてこれらを使い分ける処理を実行させる必要がある。上記説明した方法では、当り又はハズレに対応する値を定めたテーブルが一つですむため、メモリの容量負担が少なくて済む。当然のことながら、テーブルを切り替える処理は不要である。 As a method for determining whether it is a hit or a loss based on the generated random number, a method in which a table that defines these correspondences is prepared and used can be considered. However, if the winning probability is to be changed by this method, it is necessary to prepare a table corresponding to the winning probability and execute a process for selectively using these according to the state of the game. In the above-described method, only one table that defines values corresponding to hits or misses is required, so that the memory capacity burden can be reduced. As a matter of course, the process of switching the table is unnecessary.
なお、本実施形態では、乱数生成範囲の異なる複数の乱数生成チャンネルを用意し、これらを使い分けることにより遊技中の当選確率を変更しているが、一つのチャンネルに対して適宜乱数生成範囲を変更する構成を用いて当選確率を変更させてもよい。また、本実施形態では、乱数を加工した上で抽選に用いる場合があるが、この場合、加工を考慮したうえで対応するテーブルを用意すればよい。 In this embodiment, a plurality of random number generation channels having different random number generation ranges are prepared, and the winning probability during the game is changed by using these channels properly. However, the random number generation range is appropriately changed for one channel. The winning probability may be changed by using a configuration to do so. In this embodiment, random numbers may be processed and used for lottery. In this case, a corresponding table may be prepared in consideration of processing.
ここで、図９８を用いて、乱数生成範囲が意図せずに変更されてしまった場合の問題について説明する。同図は、乱数生成範囲の問題点を示す図である。例えば、静電気等の要因によって上述した瞬断が生じ、その後復帰処理（ユーザリセット）が実行されたとする。この場合、乱数生成回路３１８の内部レジスタは、そのまま復帰処理以前の状態が維持される。ところが、電圧の変化によって内部レジスタの情報が書き換わる可能性がある。これによって乱数生成範囲が意図せずに変更されると、当選確率が変わってしまうことになる。
Here, a problem when the random number generation range is unintentionally changed will be described with reference to FIG. The figure shows the problem of the random number generation range. For example, it is assumed that the above-described instantaneous interruption occurs due to factors such as static electricity, and then a return process (user reset) is performed. In this case, the internal register of the random
例えば、非確率変動状態において、図９８（ａ）の上段に示すように、０〜４９９９９の乱数生成範囲が設定されており、さらにこのうち０〜１２４（左下がりのハッチングで示す範囲）が当りに対応する乱数であるとする。この状態で静電気等の要因が生じ、乱数生成範囲が０〜２５０になったとする。この場合、当選確率が１／４００から１／２になってしまうため、店側にとっては大きな損害になってしまう。 For example, in the non-stochastic fluctuation state, as shown in the upper part of FIG. 98 (a), a random number generation range of 0 to 49999 is set, and 0 to 124 (range indicated by the left-downward hatching) is hit. Is a random number corresponding to. It is assumed that a factor such as static electricity is generated in this state, and the random number generation range becomes 0 to 250. In this case, since the winning probability is reduced from 1/400 to 1/2, the store side is seriously damaged.
また、確率変動状態において、図９８（ｂ）の上段に示すように、０〜４９９９の乱数生成範囲が設定されており、さらにこのうち０〜１２４（左下がりのハッチングで示す範囲）が当りに対応する乱数であるとする。この状態で静電気等の要因が生じ、乱数生成範囲が０〜５９９９９になったとする。この場合、当選確率が１／４０から１／４８０になってしまうため、遊技者にとって著しく不利益になる。 Further, in the probability fluctuation state, as shown in the upper part of FIG. 98 (b), a random number generation range of 0 to 4999 is set, and among these, 0 to 124 (range indicated by left-downward hatching) is the hit. Assume that the corresponding random number. It is assumed that a factor such as static electricity is generated in this state and the random number generation range becomes 0 to 59999. In this case, the winning probability is reduced from 1/40 to 1/480, which is extremely disadvantageous for the player.
上記の例で説明したように、乱数が生成される数値範囲を任意の数値範囲に制限する手法を用いて抽選処理を行うと、何らかの異常で制限した数値範囲が変化した場合に抽選処理の不安定化を招いてしまうという問題が生じる。 As explained in the above example, if lottery processing is performed using a method that limits the numerical range in which random numbers are generated to an arbitrary numerical range, the lottery processing will not be performed if the numerical range restricted due to some abnormality changes. There arises a problem that it leads to stabilization.
このような事態を防止するため、本実施形態の遊技台では、図９０のステップＳ３０５３ａにおいて、乱数生成範囲を復帰処理の要因が発生した直前の状態に設定し直す処理を実行させる。このように再度乱数生成範囲を設定し直すことによって、上記のような問題が生じないようにすることができる。すなわち、乱数が生成される数値範囲を任意の数値範囲に制限する手法を用いて抽選処理を行いつつも、抽選処理の不安定化を招くことを抑止することができる。 In order to prevent such a situation, in the gaming machine of the present embodiment, in step S3053a in FIG. 90, a process for resetting the random number generation range to a state immediately before the cause of the return process is executed. By resetting the random number generation range in this way, the above problem can be prevented from occurring. That is, it is possible to prevent the lottery process from becoming unstable while performing the lottery process using a method of limiting the numerical value range in which the random number is generated to an arbitrary numerical value range.
なお、本実施形態では、遊技台の起動時に乱数生成範囲が設定されるため、復帰処理の要因が発生した直前の状態が、初期状態と同じであるが、例えば、遊技中に乱数生成範囲を変更可能な構成の場合には、直前の状態に戻す処理が実行されればよい。 In the present embodiment, since the random number generation range is set when the game machine is started, the state immediately before the cause of the return process is the same as the initial state. In the case of a changeable configuration, a process for returning to the previous state may be executed.
また、本実施形態のように、乱数生成範囲が設定されていたチャンネルに対しては乱数生成範囲を設定し直すとともに、乱数生成範囲が設定されていないチャンネルに対しては乱数生成範囲を設定し直さない構成の場合、初期化されるチャンネルと初期化されないチャンネルが存在することになる。この場合、基本回路３０２の外部からチャンネルが初期化されたか否かがわからないため、不正を防止する効果がある。
In addition, as in this embodiment, the random number generation range is reset for a channel for which the random number generation range is set, and the random number generation range is set for a channel for which the random number generation range is not set. In the case of a configuration that is not corrected, there are channels that are initialized and channels that are not initialized. In this case, since it is not known whether the channel is initialized from the outside of the
さらに、本実施形態の遊技台では、図９０のステップＳ３０５３ｂにおいて、乱数レジスタ３１８８をラッチすることを許容する許容状態にしている。このようにすることで、乱数レジスタ３１８８にラッチされている乱数に異常があった場合に、この乱数が使用される頻度を下げることができる。この際乱数ラッチフラグレジスタ３１８９の内容は、乱数レジスタ３１８８が乱数をラッチすることが可能な状態であることを示す情報に書き換えられる。なお、本実施形態では、ユーザプログラムによって、乱数レジスタ３１８８を許容状態にすることと、乱数生成範囲の設定を同時に実行している（図８９参照）が、ハードウェアを用いて許容状態にするようにしてもよい。なお、本実施形態の遊技台では乱数レジスタ３１８８が許容状態になっても新たに乱数をラッチするまでは乱数は残った状態になるが、可能であれば乱数レジスタ３１８８の値を所定の値に設定（例えば０に設定）するようにしてもよい。この場合には、異常の可能性がある乱数を使用させないようにすることができる。
Furthermore, in the gaming machine of this embodiment, the
上記説明した再設定は、ＷＤＴ３１４１によるユーザリセットが実行された場合には、そのユーザリセットが実行されてから、駆動電圧の判定（図８８のステップＳ３００３）を経て実行される（図８９のステップＳ３０５３）。この判定処理に要する時間は電圧の供給具合に依存するため、一定ではない。このため再設定を反映した乱数が出力され始めるタイミングにランダム性を持たせることができ、不正防止に効果がある。なお上述した、ＣＰＵ３０４からの更新命令が来た時点で乱数の最大値を更新する構成の場合にも、同様の効果がある。
When the user reset by the
なお、上記の説明では、電圧の変化によって生じる問題およびその対処法についての一例について説明したが、他にも例えば乱数生成回路３１８のスタート値選択回路３１８３ｂ内の値が書き換わってしまう可能性もある。この場合、本来生成されるはずのない値が、乱数更新回路３１８３から出力されてしまう虞がある。このような問題に対しても、上記の乱数生成範囲の例と同様に、スタート値選択回路３１８３ｂ内の値を復帰処理の要因が発生した直前の状態に設定し直す処理を実行させることにより、上記のような問題が生じないようにすることができる。また、乱数生成範囲に応じて、別途スタート値選択回路３１８３ｂ内の値を設定し直すようにしてもよい。すなわち、乱数生成回路３１８で設定可能な値を必要に応じて適切に設定し直す処理を実行させることにより、電圧の変化により異常な動作を起こさないようにすることができる。
In the above description, an example of a problem caused by a change in voltage and a countermeasure for the problem has been described. However, for example, a value in the start
また、電圧の変化以外にも、例えば、指定エリア外走行によって予期せぬ動作が生じた場合にも、上記のような問題が生じる虞がある。特に、指定エリア外走行の場合は、プログラムミス等によって同じ状況が再現される可能性が高く、電圧が変化した場合よりも不正をしやすくなる虞がある。従って、本実施形態では、指定エリア外走行が生じた場合でも、図９０のステップＳ３０５３ａおよびステップＳ３０５３ｂによる再設定を行うようにしている。 In addition to the change in voltage, for example, when an unexpected operation occurs due to traveling outside the specified area, the above-described problem may occur. In particular, when traveling outside the designated area, there is a high possibility that the same situation will be reproduced due to a program mistake or the like, and there is a risk that fraud will be easier than when the voltage changes. Therefore, in this embodiment, even when traveling outside the designated area occurs, resetting is performed by step S3053a and step S3053b in FIG.
ここで、上記説明を踏まえて、図８８の主制御部メイン処理におけるＷＤＴ３１４１の起動開始のタイミング（ステップＳ３０１１、ステップＳ３０１５）について説明を補足する。通常ＷＤＴでは、プログラムの実行とは独立してカウントアップが行われている。この構成により、プログラムの実行に何らかの問題があっても、これに影響されずにリセット動作（ユーザリセット）を実行することができる。このため、ＷＤＴは初期設定時に起動（再起動）される必要がある。しかし、この起動タイミングによっては、問題が生じることがある。この問題について、図８８におけるステップＳ３００１の初期設定１の直後にＷＤＴを起動する場合を例に挙げて説明する。
Here, based on the above description, a supplementary description will be given of the start timing (steps S3011 and S3015) of
ユーザリセットによってＲＡＭ３０８に復帰用のデータが記憶されている状態で、主制御部メイン処理が開始されたとする。まず、ステップＳ３００１によって初期設定１が実行され、次いでＷＤＴが起動する。次に、駆動電圧が十分確保されるまでステップＳ３００３による待機処理が実行される。
Assume that the main process of the main control unit is started in a state where data for restoration is stored in the
例えば供給電圧の不安定に起因して上記のユーザリセットが実行された場合等に、この待機処理の実行時間が長くなる場合がある。ここで待機処理に時間がかかると、後のステップＳ３００７やステップＳ３００９の実行中にＷＤＴがタイムアウトして、再度ユーザリセットが実行されてしまう場合がある。この場合、再度主制御部メイン処理が最初から実行されるため、ＲＡＭ３０８に記憶されている復帰用のデータがレジスタに戻されるまでの処理時間が長くなってしまう。
For example, when the above-described user reset is executed due to instability of the supply voltage, the execution time of this standby process may become long. Here, if the standby process takes a long time, the WDT may time out during the subsequent execution of step S3007 or step S3009, and the user reset may be executed again. In this case, since the main control unit main process is executed again from the beginning, the processing time until the return data stored in the
さらに、例えばステップＳ３００９において、ＲＡＭ３０８のデータをレジスタに戻すとともに、ＲＡＭ３０８のデータを消去する処理が実行されている場合には、ＲＡＭ３０８のデータの一部が消去されている状態でユーザリセットが実行される可能性もある。この場合には、再度主制御部メイン処理が最初から実行されても、ＲＡＭ３０８の復帰用のデータは不完全なものであり、ステップＳ３００７で復帰可能と判定されないことになる。仮にステップＳ３００７で復帰可能と判定されてもステップＳ３００９のデータ書き戻し処理で完全にユーザリセット前の状態に復帰させることができない。
Further, for example, in step S3009, when the data in the
このような問題を回避するため、本実施形態では、ＷＤＴ３１４１によるタイムアウトではシステムリセットを実行するようにしているが、本実施形態ではさらに、ＷＤＴ３１４１によるタイムアウトでユーザリセットを実行してもよいように、駆動電圧の判定後から主制御部タイマ割込み処理が許可されるまでの間にＷＤＴ３１４１を起動するように構成している（ステップＳ３０１１、ステップＳ３０１５）。なお、上記構成は一例であり、ユーザリセット後に主制御部メイン処理が開始されてから、主制御部タイマ割込み処理が許可されるまでの間にＷＤＴ３１４１がタイムアウトしないように、ＷＤＴ３１４１を起動させるようにすることが好ましい。また、ユーザリセットが行われてから、主制御部によって遊技の進行が開始される（本実施形態では、主制御部メイン処理のステップＳ３０１７〜ステップＳ３０１９が開始され、かつ、主制御部タイマ割込み処理が開始される）までの間に、ＷＤＴ３１４１がタイムアウトしないように、ＷＤＴ３１４１を起動させることが好ましい。特に、ユーザリセット後に遊技を復帰させるための処理（遊技の進行を開始可能にするための処理）に、液晶画像表示装置（装飾図柄表示装置）の初期設定処理を実行させるための待機処理が含まれる場合には、上記の問題がより生じやすくなるため、上記説明したタイミングでのＷＤＴ３１４１の起動がより効果的である。さらに、主制御部タイマ割込み処理の最初の処理において、ＷＤＴ３１４１を起動させるようにしても、上記の問題を回避することができる。なお、上記説明ではユーザリセットが実行された場合を例に説明しているが、システムリセットが実行された場合であっても同様である。
In order to avoid such a problem, in this embodiment, a system reset is executed by a timeout by
ここで、図９９を用いて、図７９で説明した乱数更新回路３１８３の変形例について説明する。同図は、図７９で説明した乱数更新回路３１８３の変形例を示す図である。この図９９（ａ）に示す乱数更新回路３１８３ｎは、図７９で説明した乱数更新回路３１８３に、乱数列変更回路３１８３ｄを加えたものである。
Here, a modification of the random
乱数列変更回路３１８３ｄは、予め内部に複数の乱数テーブルが設けられている。図９９（ｂ）には、６５５３６個の乱数の並びを予め定めた複数の乱数列が示されている。これらの複数の乱数列を使用する際には、同じ乱数列を継続して使用するか、一つの乱数列を一周した時点で別の乱数列に変更するかを設定することができる。さらに、別の乱数列に変更する場合には、指示がなくても自動的に変更を行うか、あるいはその都度変更を指示するか否かを設定することができる。なお、カウンタ回路３１８３ａから一巡信号を受けた時点で、一つの乱数列を一周したと判定される。
The random number
乱数列変更回路３１８３ｄ内で使用する乱数列が決定されると、カウンタ回路３１８３ａから出力されるカウント値に従って、この乱数列から値が取り出される。この取り出された値が乱数として出力される。例えば図９９（ｂ）において、乱数列Ｂを使用することが決定した場合に、カウント値「５」が入力されると、乱数として「９８０６」が出力さ れる（図９９（ｂ）の太枠で示す部分参照）。
When the random number sequence to be used in the random number
ここで、最大値設定レジスタ３１８３ｃに最大値が設定された場合における処理の例について説明する。図８１では、最大値設定レジスタ３１８３ｃに設定された最大値に従ってカウント回路３１８３ａから出力される値の範囲が変更される例について説明した。なお、この図８１では、このカウント回路３１８３ａから出力される値をそのまま乱数として用いていた。ここでは、カウント回路３１８３ａから出力される値を乱数ではなくカウント値として用い、乱数列変更回路３１８３ｄに入力する。
Here, an example of processing when the maximum value is set in the maximum
例えば、最大値が９９９９に設定された場合、０〜９９９９のカウント値がカウント回路３１８３ａから出力されることになる。ここで、乱数列変更回路３１８３ｄには、最大値設定レジスタ３１８３ｃから最大値データを取得させ、乱数列の値のうち最大値を超える値を削除して空いた部分を詰める処理を実行させる。この処理により０〜９９９９の値をランダムに並べた乱数列が用意されることになる。この乱数列を用いて上記カウント値に対応する値を乱数として出力させると、乱数生成範囲を０〜９９９９とする乱数を出力させることができる。なお、上記方法は一例であり、例えば、カウント値に対応する値を乱数列から参照したときに最大値を超えている場合には以降の値を順次参照し、参照された値が最大値を超えない値であればその値を出力する、というように他の方法を用いてもよい。
For example, when the maximum value is set to 9999, a count value of 0 to 9999 is output from the
ここで、上記の乱数更新回路３１８３ｎを用いた場合における、乱数監視回路３１８４における異常の検出例について説明する。この場合には、１回の乱数の更新前後においてカウンタ回路３１８３ａから出力されるカウント値の値を比較し、同じカウント値が出力されていないか否かをチェックする。仮に同じカウント値が出力された場合には、異常を示す情報が出力される。なお、チェックのタイミングについては、この乱数更新周期よりも長い所定の周期毎であってもよい。なお、乱数監視回路３１８４に乱数列変更回路３１８３ｄから出力される乱数を監視させてもよいが、上記したようにカウンタ回路３１３８ａから出力されるカウント値を監視するようにすることで監視精度を高めるとともに、監視負担を低減することができる。
Here, an example of detecting an abnormality in the random
また、図７７に示す乱数生成回路３１８において説明したことと同様に、乱数生成回路３１８の外部に乱数監視回路３１８３ｎを設けてもよく、また、乱数更新回路３１８３ｎの内部に乱数監視回路３１８４を設けてもよい。
In addition, as described in the random
次に、図１００を用いて、図４に示す払出制御部６００が実行する払出制御部メイン処理について説明する。なお、同図は払出制御部メイン処理の流れを示すフローチャートである。
Next, with reference to FIG. 100, a payout control unit main process executed by the
図４に示す払出制御部６００は、ＣＰＵ、ＲＡＭ、ＲＯＭ、Ｉ／Ｏポート、および電圧監視回路を備えている。払出制御部６００が備える電圧監視回路も、主制御部３００が備える電圧監視回路と同じく、電源管理部６５０から払出制御部６００に供給している電源の電圧値が所定の値（本実施形態では９Ｖ）未満である場合に電圧が低下したことを示す低電圧信号を払出制御部６００のＣＰＵに出力する。なお、主制御部３００の電圧監視回路３３８から低電圧信号が出力されていても、この払出制御部６００の電圧監視回路からは低電圧信号は出力されていないことはある。
The
払出制御部６００には、主制御部３００のＣＰＵ３０４から電源投入情報を含めたコマンドが送信されてくる。このコマンドを受信したことに基づいて、払出制御部６００のＣＰＵは、払出制御部メイン処理を開始する。なお、主制御部３００のＣＰＵ３０４から電源投入情報を含めたコマンドを受信する前に払出制御部メイン処理を開始してもよく、該コマンドを受信するまで所定の処理（例えば、後述するステップＳ３６０３〜ステップＳ３６１０）を実行せずにスキップするようにしてもよい。
A command including power-on information is transmitted from the
まず、ステップＳ３５０１では、初期設定１を行う。この初期設定１では、払出制御部６００のＣＰＵのスタックポインタ（ＳＰ）へのスタック初期値の設定等を行う。ステップＳ３５０２では、払出制御部６００の電圧監視回路から低電圧信号が出力されているか否か、すなわち低電圧信号がオンであるか否かを判定する。低電圧信号がオンの場合（電源の遮断を検知した場合）にはステップＳ３５０２の処理を繰り返し実行し、低電圧信号がオフの場合（電源の遮断を検知していない場合）にはステップＳ３５０３に進む。
First, in step S3501,
ステップＳ３５０３では、初期設定２を行う。この初期設定２では、後述する払出制御部タイマ割り込み処理を定期毎に実行するための周期を決める数値をカウンタ・タイマに設定する処理、払出制御部６００のＲＡＭへの書き込みを許可する設定、Ｉ／Ｏポートの初期設定等を行う。
In step S3503,
ステップＳ３５０４では、電源の遮断前（電断前）の状態に復帰するか否かの判定を行い、電断前の状態に復帰しない場合（パチンコ機１００を初期状態にする場合）にはステップＳ３５０６に進み、電断前の状態に復帰する場合にはステップＳ３５０５に進む。具体的には、このステップＳ３５０４でも、主制御部３００メイン処理のステップＳ３００９と同様な処理が行われ、ＲＡＭクリアが必要な場合には、パチンコ機１００を初期状態にすべくステップＳ３５０６に進む。一方、ＲＡＭクリアが必要でない場合には、払出制御部６００のＲＡＭから電源ステータスの情報を読み出し、電源ステータスの情報が、サスペンドを示す情報でない場合にはパチンコ機１００を初期状態にすべくステップＳ３５０６に進み、サスペンドを示す情報である場合には払出制御部６００のＲＡＭについてチェックサムを実行し、チェックサムの結果が正常である場合には電断前の状態に復帰すべくステップＳ３５０５に進み、チェックサムの結果が異常である場合には、パチンコ機１００を初期状態にすべくステップＳ３５０６に進む。同様に電源ステータスの情報が「サスペンド」以外の情報を示している場合にもステップＳ３５０６に進む。
In step S3504, it is determined whether or not to return to the state before power interruption (before power interruption). If the state before power interruption does not return (when the
ステップＳ３５０５では、復電時処理を行う。この復電時処理では、払出制御部６００のＲＡＭの記憶領域のうち、復電時にクリアすべき記憶領域（コマンドを格納するためのコマンドバッファ、エラー状態を記憶するためのエラーステータスなどを除く記憶領域）の初期化などを行う。
In step S3505, power recovery processing is performed. In this power recovery process, of the RAM storage area of the
ステップＳ３５０６では、初期化処理を行う。この初期化処理では、割り込み禁止の設定、スタックポインタへのスタック初期値の設定、払出制御部６００のＲＡＭの所定の領域（例えば、全ての記憶領域）の初期化などを行う。
In step S3506, initialization processing is performed. In this initialization process, interrupt prohibition setting, stack initial value setting to the stack pointer, predetermined areas (for example, all storage areas) of the RAM of the
ステップＳ３５０７では、初期設定３を行う。この初期設定３では、払出制御部６００のＲＡＭに設けたエラーステータス記憶領域に記憶したエラーステータスのうち、不正払出エラーと払出超過エラー以外の情報をクリアしたり、割り込み許可の設定などを行う。
In step S3507,
ステップＳ３５０８では、主制御部３００から入力したデータの中に未解析データがあるか無いかを判定し、未解析データがある場合にはステップＳ３５０９でコマンド解析処理を行い、未解析データがない場合にはステップＳ３５１０に進む。
In step S3508, it is determined whether or not there is unanalyzed data in the data input from the
ステップＳ３５１０では、ステップＳ３５０２と同じく、低電圧信号がオフであるか否かを監視し、低電圧信号がオフの場合（電源の遮断を検知していない場合）にはステップＳ３５０８に戻り、低電圧信号がオンの場合（電源の遮断を検知した場合）にはステップＳ３５１１に進む。 In step S3510, as in step S3502, it is monitored whether or not the low voltage signal is off. If the low voltage signal is off (when power-off is not detected), the process returns to step S3508. If the signal is on (when power-off is detected), the process proceeds to step S3511.
ステップＳ３５１１では、電断時処理を行う。この電断時処理では、払出制御部６００のＲＡＭに設けたスタックポインタ退避領域に現在のスタックポインタの値を記憶し、上述の電源ステータス記憶領域にサスペンドを示す情報を設定する。また、払出制御部６００のＲＡＭの所定の領域（例えば全ての領域）に記憶している１バイトデータを初期値が０である１バイト構成のレジスタに全て加算し、チェックサム算出用数値記憶領域に記憶している値からその加算した結果を減算した値をチェックサム（電断時チェックサム）として算出し、算出した電断時チェックサムを上述のチェックサム算出用数値記憶領域に記憶し、払出制御部６００のＲＡＭへの書き込みを禁止する設定などを行う。なお、ステップＳ３５１１の後にステップＳ３５０２と同じく低電圧信号がオフであるか否かを監視する処理を行い、低電圧信号がオフの場合（電源の遮断を検知していない場合）には払出し制御部メイン処理の先頭（ステップＳ３５０１）に戻るようにしてもよい。
In step S3511, a power interruption process is performed. In this power interruption process, the current stack pointer value is stored in the stack pointer save area provided in the RAM of the
＜払出制御部タイマ割り込み処理＞
次に、図１０１を用いて、払出制御部６００のＣＰＵが実行する払出制御部タイマ割り込み処理について説明する。なお、同図は払出制御部タイマ割り込み処理の流れを示すフローチャートである。
<Discharge control unit timer interrupt processing>
Next, a payout control unit timer interrupt process executed by the CPU of the
払出制御部６００は、所定の周期（本実施形態では１ｍｓに１回）でタイマ割り込みを発生するカウンタ回路も備えており、このタイマ割り込みを契機として払出制御部タイマ割り込み処理を所定の周期で開始する。
The
ステップＳ３６０１では、タイマ割り込みスタート処理を行う。このタイマ割り込みスタート処理では、払出制御部６００のＣＰＵの各レジスタの値をスタック領域に一時的に退避する処理などを行う。払出制御部６００には、ウォッチドッグタイマ（ＷＤＴ）も用意されている。ステップＳ３６０２ではこのＷＤＴのリスタートを行う。
In step S3601, timer interrupt start processing is performed. In the timer interrupt start process, a process of temporarily saving the value of each register of the CPU of the
ステップＳ３６０３では、入力ポート状態更新処理を行う。この入力ポート状態更新処理では、払出制御部６００のＩ／Ｏポートの値を取得して、図４に示す払出センサ６０４等の状態などを検出する。ステップＳ３６０４では、タイマ更新処理を行う。このタイマ更新処理では、払出報知用ＬＥＤの点灯／消灯時間、図４に示す払出モータ６０２の駆動／非駆動時間などを計時するためのタイマなどを含む各種タイマを更新する。
In step S3603, input port state update processing is performed. In this input port state update process, the value of the I / O port of the
ステップＳ３６０５では、エラー監視処理を行う。払出制御部６００のＩ／Ｏポートには、主制御部３００から、下皿満タンエラー信号やガラス枠開放エラー信号等の各種のエラー信号が送られてくる。払出制御部６００のＲＡＭには、エラーステータス記憶領域や、遊技媒体貸出情報記憶領域や、払出完了数チェック記憶領域や、モータ駆動量記憶領域が設けられている。エラーステータス記憶領域には、各エラー信号に対応した情報が記憶される。このエラー監視処理では、各種のエラー信号がオンか否かを判定し、オンの場合には、エラーステータス記憶領域に対応したエラーを示す情報を記憶し、オフの場合には、エラーステータス記憶領域に対応したエラーの解除を示す情報を記憶する。また、主制御部３００と払出制御部６００との間の通信が可能かどうかを、主制御部からのコマンドが所定時間（例えば１０００ｍｓ）継続して受信できないか否かで判定し、エラーステータス記憶領域に、通信可能な場合には通信可能であることを示す情報を、反対に通信不可能な場合には通信不可能であること（主制御通信エラー）を示す情報を記憶する。加えて、図４に示すカードユニット（ＣＲユニット）６０８と払出制御部６００との間の通信が可能かどうかについても、カードユニット６０８からの信号が所定時間（例えば１０００ｍｓ）継続して受信できないか否かで判定し、エラーステータス記憶領域に、通信可能な場合には通信可能であることを示す情報を、反対に通信不可能な場合には通信不可能であること（ＣＲユニット未接続エラー）を示す情報を記憶する。また、払出制御部６００のＩ／Ｏポートには、エラー解除信号も送られてくる。このエラー監視処理では、エラー解除信号がオンであるか否かも判定し、エラー解除信号がオンである場合には、エラーステータス記憶領域に記憶している情報を初期化して、エラーを解除する。
In step S3605, an error monitoring process is performed. Various error signals such as a lower pan full error signal and a glass frame opening error signal are sent from the
ステップＳ３６０６では、ＣＲユニット通信処理を行う。このＣＲユニット通信処理では、図４に示すインターフェース部６０６から遊技媒体貸出信号を受信して遊技媒体貸出信号センサ信号がオンであるか否かを判定し、遊技媒体貸出信号がオンの場合（インターフェース部６０６からの球貸要求を入力した場合）には、ＲＡＭに設けた遊技媒体貸出情報記憶領域に遊技媒体の貸出要求があったことを示す情報を記憶する。
In step S3606, CR unit communication processing is performed. In this CR unit communication process, a game medium lending signal is received from the
ステップＳ３６０７では、払出動作管理処理を行う。上述のエラーステータス記憶領域には、不正払出エラーの情報や払出超過エラーの情報も記憶されている。この払出動作管理処理では、エラーステータス記憶領域から不正払出エラーの情報、および払出超過エラーの情報を読み出し、いずれのエラーも発生していない場合には、図４に示す払出センサ６０４からの信号（以下、払出センサ信号と称する場合がある）に基づいて払出個数の監視を行う。すなわち、所定のエラーが発生している場合には払出モータ６０２の駆動停止、すなわち払出装置からの賞媒体（例えば遊技球）の払出を停止するようにしている。具体的には、払出センサ６０４の信号を検出して払出センサ信号がオンであるか否かを判定し、払出センサ信号がオンの場合（払出センサを球が通過した場合）には払出完了数チェックに１を加算して払出完了数チェック記憶領域に記憶する。また、賞球および貸出球の要求が無いときに払出センサ信号がオンになった場合には、上述のエラーステータス記憶領域に不正払出エラーを示す情報を記憶し、賞球数または貸出球数が各々の要求数を超え、その超過数が所定数以上になった場合には、上述のエラーステータス記憶領域に払出超過エラーを示す情報を記憶する。
In step S3607, a payout operation management process is performed. In the error status storage area described above, information on illegal payout errors and information on payout excess errors are also stored. In this payout operation management process, the information on the illegal payout error and the payout excess error information are read from the error status storage area, and if neither error has occurred, the signal from the
また、上述のエラーステータス記憶領域から、下皿満タンエラーを表す情報、不正払出エラーの情報、および払出超過エラーの情報を読み出し、いずれのエラーも発生していない場合に、払出開始監視処理、初期位置検索動作処理、通常払出動作処理、リトライ動作処理、逆回転動作処理のいずれかの処理を行う。 In addition, the information indicating the bottom full tank error, the information on the illegal payout error, and the information on the payout excess error are read from the error status storage area described above, and when any error has not occurred, the payout start monitoring process, the initial Any one of position search operation processing, normal payout operation processing, retry operation processing, and reverse rotation operation processing is performed.
上述のごとく、払出装置１５２は、払出モータ６０２によって回転可能に構成されたスプロケットを備えている。このスプロケットは、タンクレール１５４を通過して払出装置１５２内に流下した遊技球を一時的に滞留させると共に、払出モータ６０２を駆動して所定角度だけ回転することにより、一時的に滞留した遊技球を払出装置１５２の下方へ１個ずつ送り出す。払出開始監視処理では、貸出要求数、および賞球要求数が０であり、次賞球要求数が０以外の場合は、賞球要求数に次賞球要求数をセットし、次賞球要求数をクリアする。また、払出モータ６０２の位置が不確定の場合（動作モードが初期位置検索動作モードの場合）には、払出完了数チェックから１を減算して払出完了数チェック記憶領域に記憶し、払出モータ６０２の位置が確定している場合（動作モードが通常払出動作モードの場合）には、払出完了数チェックとして払出完了数チェック記憶領域に０を設定する。また、賞球要求数を、払出モータ６０２を駆動する量（モータ駆動量）に変換し、これをＲＡＭに設けたモータ駆動量記憶領域に記憶すると共に、ＲＡＭに設けたモータ制御データテーブルを参照してモータ駆動量に対応するモータ駆動制御データを選択し、正転を示すモータ駆動制御データをＩ／Ｏポートを介して、払出モータ６０２を制御するモータ制御回路に出力する。これにより、モータ制御回路は払出モータ６０２のモータの励磁位置を所定回変化させてスプロケットを正方向に回転駆動する。
As described above, the
初期位置検索動作処理および通常払出動作処理では、払出モータ６０２の駆動終了後に、払出完了数チェック記憶領域から払出完了チェックを読み出し、払出完了チェックが０ の場合には、払出開始監視処理を実行する準備を行い、払出完了チェックが０以外の場合には、エラーステータス記憶領域に払出装置エラーを示す情報を設定すると共に、リトライ動作処理を実行する準備を行う。
In the initial position search operation process and the normal payout operation process, after the driving of the
リトライ動作処理では、所定の時間が経過するのを待ち（リトライ動作開始待ちタイマが０になるのを待ち）、リトライ動作開始待ちタイマが０になった場合には、逆回転動作処理を実行する準備を行う。逆回転操作処理では、上述のモータ制御データテーブルを参照してモータ駆動量に対応するモータ駆動制御データを選択し、逆転を示すモータ駆動制御データをＩ／Ｏポートを介してモータ制御回路に出力する。これにより、モータ制御回路は払出モータ６０２の励磁位置を所定回変化させてスプロケットを逆回転駆動する。また、逆回転操作処理では、払出モータ６０２の駆動終了後に払出開始監視処理を実行する準備を行う。
In the retry operation process, wait for a predetermined time to elapse (wait for the retry operation start wait timer to become 0), and when the retry operation start wait timer becomes 0, execute the reverse rotation operation process. Make preparations. In the reverse rotation operation process, motor drive control data corresponding to the motor drive amount is selected with reference to the motor control data table described above, and motor drive control data indicating reverse rotation is output to the motor control circuit via the I / O port. To do. As a result, the motor control circuit changes the excitation position of the payout motor 602 a predetermined number of times to drive the sprocket in a reverse rotation. Further, in the reverse rotation operation process, preparation for executing the payout start monitoring process is performed after the driving of the
ステップＳ３６０８では、払出モータ駆動監視処理を行う。この払出モータ駆動監視処理では、駆動開始監視処理、加速駆動処理、定速駆動処理、ブレーキ駆動処理、駆動終了処理のいずれかの処理を行う。 In step S3608, a payout motor drive monitoring process is performed. In the payout motor drive monitoring process, any one of a drive start monitoring process, an acceleration drive process, a constant speed drive process, a brake drive process, and a drive end process is performed.
駆動開始監視処理では、上述のエラーステータス記憶領域から下皿満タンエラーの情報、不正払出エラーの情報、および払出超過エラーの情報を読み出し、いずれのエラーも発生していない場合には、上述のモータ制御データテーブルを参照してモータ駆動量に対応するモータ駆動制御データを選択し、正転を示すモータ駆動制御データをＩ／Ｏポートを介してモータ制御回路に出力する。これにより、モータ制御回路は払出モータ６０２の励磁位置を所定回変化させスプロケットを正方向に回転駆動する。 In the drive start monitoring process, the information on the lower pan full tank error, the information on the illegal payout error, and the information on the payout excess error are read from the error status storage area described above. Motor control data corresponding to the motor drive amount is selected with reference to the control data table, and motor drive control data indicating normal rotation is output to the motor control circuit via the I / O port. As a result, the motor control circuit changes the excitation position of the dispensing motor 602 a predetermined number of times to rotate the sprocket in the forward direction.
加速駆動処理および定速駆動処理では、スプロケットの初期位置検索動作中、または、逆回転動作中の場合を除き、払出モータ６０２の励磁位置を１６回変化させるごとに払出完了数チェックから１を減算して払出完了数チェック記憶領域に記憶する。また、更新後の払出完了数チェックが−４未満になった場合には、ブレーキ駆動処理を実行する準備を行う。さらに、上述の遊技媒体貸出情報記憶領域から遊技媒体貸出情報を読み出して、遊技媒体の貸出要求があったことを示す情報の有無を判定し、遊技媒体の貸出要求があったことを示す情報がある場合（賞球の払出中にインターフェース部６０６からの球貸要求を入力した場合）にも、ブレーキ駆動処理を実行する準備を行う。ブレーキ駆動処理では、所定の時間が経過するのを待ち（モータ駆動管理タイマが０になるのを待ち）、モータ駆動管理タイマが０になった場合には、駆動終了処理を実行する準備を行い、駆動終了処理では、モータ駆動の後処理を行う。
In the acceleration drive process and constant speed drive process, 1 is subtracted from the payout completion number check every time the excitation position of the
ステップＳ３６０９では、外部出力信号設定処理を行う。この外部出力信号設定処理では、払出制御部６００のＲＡＭに記憶している遊技情報（例えば払出センサ信号を入力するたびに出力する賞球信号）を、情報出力回路（図示せず）を介してパチンコ機１００とは別体の情報入力回路３５０に出力する。
In step S3609, external output signal setting processing is performed. In this external output signal setting process, game information stored in the RAM of the payout control unit 600 (for example, a prize ball signal output every time a payout sensor signal is input) is sent via an information output circuit (not shown). The information is output to an
ステップＳ３６１０では、ポート出力処理を行う。このポート出力処理では、払出制御部６００のＩ／Ｏポートから、図４に示す発射制御部６３０に発射を許可する発射許可信号を出力する。ただし、上述の主制御通信エラーやＣＲユニット未接続エラーが生じている場合には、発射許可信号を出力しない状態に設定する。したがって、主制御部３００が電断し、払出制御部６００には電力が供給されている状態では、上述のステップＳ３６０５において主制御通信エラーが認められ、このポート出力処理で、発射許可信号を出力しない状態に設定される。
In step S3610, port output processing is performed. In this port output process, a launch permission signal for permitting launch is output from the I / O port of the
ステップＳ３６１１では、タイマ割り込みエンド処理を行う。このタイマ割り込みエンド処理では、ステップＳ３６０１で一時的に退避した各レジスタの値を元の各レジスタに設定したり、割り込み許可の設定などを行い、払出制御部タイマ割り込み処理は終了になる。 In step S3611, timer interrupt end processing is performed. In this timer interrupt end process, the value of each register temporarily saved in step S3601 is set in each original register, interrupt permission is set, etc., and the payout control unit timer interrupt process ends.
＜第２内部情報レジスタ＞
続いて、図８４に第１内部情報レジスタを示した割込み制御回路３１００の第２内部情報レジスタについて説明する。図１０２は、割込み制御回路３１００の内部情報レジスタ３１０１に用意された第２内部情報レジスタを説明するための図である。
<Second internal information register>
Next, the second internal information register of the interrupt
図１０２に示すように、第２内部情報レジスタは８ビットのレジスタであるが、７〜３ビット目は「０」が設定されたままであり、使用されていない。また、２〜０ビット目は、初期値は「０」である。 As shown in FIG. 102, the second internal information register is an 8-bit register, but the seventh to third bits remain set to “0” and are not used. The initial value of the 2nd to 0th bits is “0”.
本実施形態では、電源投入によって、電圧監視回路３３８からシステムリセット信号がリセット制御回路３１４に入力される。すると、リセット制御回路３１４からは、マイクロプロセッサ３０００の内部の回路に対し内部バス３３００を介して、システムリセット信号１が出力される。また、本実施形態では、ＷＤＴ３１４１がタイムアウトになった場合には、リセット制御回路３１４からは、マイクロプロセッサ３０００の内部の回路に対し内部バス３３００を介して、ＷＤＴのタイムアウト信号が出力されたことを表すシステムリセット信号２が出力される。さらに、ＣＰＵ３０４が所定の範囲以外のアドレスを参照（指定エリア外走行）した場合には、リセット制御回路３１４からは、マイクロプロセッサ３０００の内部の回路に対し内部バス３３００を介して、指定エリア外走行禁止信号が出力されたことを表すシステムリセット信号３が出力される。
In this embodiment, a system reset signal is input from the
割込み制御回路３１００は、内部バス３３００を介してシステムリセット信号１を取得すると、２ビット目に「１」を設定する。すなわち、第１内部情報レジスタの２ビット目は、直前に発生したリセット要因が電源投入によるリセットであることを示すビットに相当する。
When the interrupt
また、割込み制御回路３１００は、内部バス３３００を介してシステムリセット信号２を取得すると、１ビット目に「１」を設定する。すなわち、第１内部情報レジスタの１ビット目は、直前に発生したリセット要因がＷＤＴ３１４１のタイムアウトであることを示すビットに相当する。
Further, when the interrupt
さらに、割込み制御回路３１００は、内部バス３３００を介してシステムリセット信号３を取得すると、０ビット目に「１」を設定する。すなわち、第１内部情報レジスタの０ビット目は、直前に発生したリセット要因がＣＰＵ３０４の指定エリア外走行であることを示すビットに相当する。各ビットの値は、ＣＰＵ３０４がその値を読み取るとクリアされる（初期値の「０」になる）ようになっている。なお、この第２内部情報レジスタを、図８４に示す第１内部情報レジスタで構成してもよい。
Furthermore, when the interrupt
＜第３内部情報レジスタ＞
図１０３は、割込み制御回路３１００の内部情報レジスタ３１０１に用意された第３内部情報レジスタを説明するための図である。図１０３に示すように、第３内部情報レジスタも８ビットのレジスタであるが、７〜２ビット目は「０」が設定されたままであり、使用されていない。
<Third internal information register>
FIG. 103 is a diagram for describing a third internal information register prepared in
図１０３に示す第３内部情報レジスタの１ビット目は、ＷＤＴ３１４１がタイムアウトした場合に、ユーザリセット動作を行わせるか、あるいはシステムリセット動作を行わせるかを設定するためのビットである。ユーザリセット動作を行わせる場合には「０」を設定し、システムリセット動作を行わせる場合には「１」を設定する。
The first bit of the third internal information register shown in FIG. 103 is a bit for setting whether to perform a user reset operation or a system reset operation when
また、０ビット目は、ＣＰＵ３０４の指定エリア外走行が生じた場合に、ユーザリセット動作を行わせるか、あるいはシステムリセット動作を行わせるかを設定するためのビットである。このビットでも、ユーザリセット動作を行わせる場合には「０」を設定し、システムリセット動作を行わせる場合には「１」を設定する。
The 0th bit is a bit for setting whether the user reset operation or the system reset operation is performed when the
ここで説明した１ビット目と０ビット目それぞれに設定される値は、内蔵ＲＯＭ３０６のプログラム管理エリアに記憶されている。プログラム管理エリアに記憶されているこれらの値は、図８８に示す主制御部メイン処理における初期設定２（ステップＳ３００７）において、プログラム管理エリアから呼び出され、１ビット目と０ビット目それぞれに設定される。本実施形態では、いずれのビットにもシステムリセット動作を行わせる「１」が設定される。なお、１ビット目にユーザリセット動作を行わせる「０」を設定し、０ビット目にシステムリセット動作を行わせる「１」を設定してもよい。また、１ビット目にシステムリセット動作を行わせる「１」を設定し、０ビット目にユーザリセット動作を行わせる「０」を設定してもよい。
The values set for the first bit and the 0th bit described here are stored in the program management area of the built-in
なお、この第３内部情報レジスタも、図８４に示す第１内部情報レジスタの空きビット（未使用ビット）で構成してもよく、あるいは、上述の図１０２に示す第２内部情報レジスタの空きビット（未使用ビット）で構成してもよい。また、リセット発生時には、ＲＯＭ３０６のプログラム管理エリアに記憶されたリセット動作設定データの値を直接参照するようにしてもよい。この場合、第３内部情報レジスタに値を設定する処理は行わなくてもよい。
This third internal information register may also be composed of the empty bits (unused bits) of the first internal information register shown in FIG. 84, or the empty bits of the second internal information register shown in FIG. (Unused bits) may be used. When a reset occurs, the value of the reset operation setting data stored in the program management area of the
＜第４内部情報レジスタ＞
図１０４は、割込み制御回路３１００の内部レジスタ３１０１に用意された第４内部情報レジスタを説明するための図である。図１０４に示すように、第４内部情報レジスタは８ビットのレジスタであるが、７〜２ビット目は「０」が設定されたままであり、使用されていない。
<Fourth internal information register>
FIG. 104 is a diagram for explaining a fourth internal information register prepared in the
この第４内部情報レジスタの１ビット目は、乱数生成回路３１８の外部クロック（更新クロック）ＲＣＫの異常を示すビットである。更新クロックに異常がある場合には、第４内部情報レジスタの１ビット目から「１（異常あり）」の情報が読みだされ、更新クロックに異常がない場合には、第４内部情報レジスタの１ビット目から「０（異常なし）」の情報が読みだされる。
The first bit of the fourth internal information register is a bit indicating an abnormality in the external clock (update clock) RCK of the random
また、０ビット目は、リセットが発生した場合に、直前のリセット要因がシステムリセット（電源投入によるリセット）であるか否かを示すためのビットである。割込み制御回路３１００は、内部バス３３００を介してシステムリセット信号１を取得すると、この０ビット目に「１」を設定する。直前のリセット要因がシステムリセットである場合には、第４内部情報レジスタの０ビット目から「１（システムリセット発生）」の情報が読みだされ、直前のリセット要因がシステムリセットでない場合（リセット要因がＷＤＴ３１４１のタイムアウトである場合、または、リセット要因がＣＰＵ３０４の指定エリア外走行である場合）には、第４内部情報レジスタの０ビット目から「０（システムリセット未発生）」の情報が読みだされる。
The 0th bit is a bit for indicating whether or not the immediately preceding reset factor is a system reset (reset upon power-on) when a reset occurs. When the interrupt
＜その他の内部情報レジスタ＞
また、図示は省略するが、マイクロプロセッサ３０００は、ＷＤＴ３１４１を制御するレジスタとして、スタートレジスタとクリアレジスタを備えている。スタートレジスタは、ＷＤＴ３１４１の起動／停止を制御するための８ビット長のレジスタであり、ＷＤＴ３１４１を起動するときには起動を指示する値（例えば、ＣＣＨ）を設定し（書き込み）、ＷＤＴ３１４１を停止するときには停止を指示する値（例えば、３３Ｈ）を設定するように構成されている。
<Other internal information registers>
Although not shown, the
また、このスタートレジスタは、リセット時にプログラム管理エリアに「ソフトウェアによる起動」を設定（選択）したときに有効となるレジスタであり、その場合、停止を指示する値（例えば、３３Ｈ）が初期値として設定される。したがって、「ソフトウェアによる起動」を設定（選択）したときにＷＤＴ３１４１を起動するためには、遊技制御プログラムによって（手動で）起動を指示する値（例えば、ＣＣＨ）を設定する必要がある。一方、リセット時に「ソフトウェアによる起動」を設定（選択）しなかったときは、スタートレジスタには、起動を指示する値（例えば、ＣＣＨ）が遊技制御プログラムによらずに（自動的に）初期値として設定され、遊技制御プログラムによらずに（自動的に）ＷＤＴ３１４１が起動される。
This start register is valid when “start by software” is set (selected) in the program management area at the time of resetting. In this case, a stop instruction value (for example, 33H) is set as an initial value. Is set. Therefore, in order to activate
クリアレジスタは、ＷＤＴ３１４１のクリアとリスタートを制御するための８ビット長のレジスタであり、所定の第一の値（例えば、５５Ｈ）を設定した後に、所定の第二の値（例えば、ＡＡＨ）を設定したときにＷＤＴ３１４１がクリアされ、直後にリスタートされる。なお、クリアレジスタの値を読み込んだときは、所定の固定値（例えば、ＦＦＨ）が読みだされる。
The clear register is an 8-bit register for controlling the clearing and restarting of the
ここでもう一度、システムリセットの流れについて、乱数更新との関係を含めて説明する。図１０５は、システムリセットの流れを乱数更新との関係を含めて示す図である。これまで、静電気などの要因により瞬断が生じた場合に、ＷＤＴ３１４１のタイムアウトによってリセット制御回路３１４からシステムリセット信号（ここではシステムリセット信号２）が出力され、リセット動作が行われることを説明した。また、ＷＤＴ３１４１のタイムアウトに限らず、例えば、ＣＰＵ３０４の指定エリア外走行が生じた場合などにも、リセット制御回路３１４からシステムリセット信号（ここではシステムリセット信号３）が出力され、リセット動作が行われる。このリセット動作では、遊技台はセキュリティモードに移行し、セキュリティチエック処理（図７６に示すステップＳＨ０５）が実行される。
Here, the flow of system reset will be described again, including the relationship with random number update. FIG. 105 is a diagram showing the flow of system reset including the relationship with random number update. Up to now, it has been described that when a momentary interruption occurs due to factors such as static electricity, the
ＷＤＴ３１４１のタイムアウトやＣＰＵ３０４の指定エリア外走行は、遊技処理の正常な進行を妨げる異常の一例に相当する。また、システムリセット信号２およびシステムリセット信号３は復帰指示の一例に相当する。さらに、図７６に示すリセット制御回路３１４は、上記異常を検出する異常検出部の一例に相当する。
The time-out of
なお、図１０５では、図示省略したが、セキュリティモードではまず、図７６に示すステップＳＨ０３の第１内部回路初期化処理が実行され、ＣＰＵ３０４のコアやタイマ回路３１１、カウンタ回路３１２、パラレル入力ポート３１０２、ＲＡＭ３０８アクセスプロテクトレジスタ、割込み制御回路３１００、乱数生成回路３１８を制御するレジスタといった内蔵レジスタの値が初期化される。なお、乱数生成回路３１８を制御するレジスタが初期化されることから、乱数更新範囲が再設定されるとともに、乱数値の初期値も再設定される。ＣＰＵ３０４の指定エリア外走行が生じたときは特に、乱数更新範囲に何らかの影響が及ぼされている可能性があるため、乱数更新範囲の再設定を行うことが好ましい。
Although not shown in FIG. 105, in the security mode, first, the first internal circuit initialization process in step SH03 shown in FIG. 76 is executed, and the core of the
続いて、固定延長処理（ステップＳＨ０７）が行われ、この固定延長処理が終了すると、リセット制御回路３１４は、マイクロプロセッサ３０００の外部にある周辺制御回路に対して、リセット出力端子（ＸＲＳＴＯ端子）からリセット信号を出力する。すなわち、ＸＲＳＴＯ端子からのリセット信号（リセット出力）は、固定延長処理の終了後（セキュリティモード中）に出力され、ユーザモードの開始とは異なるタイミングで出力される。
Subsequently, a fixed extension process (step SH07) is performed. When this fixed extension process is completed, the
次に、ランダム延長処理（ステップＳＨ０９）が行われ、遅延処理の時間が不定になる。ランダム延長処理が終了すると、遊技台はユーザモードに移行し、遊技制御用プログラム（ここでは主制御部メイン処理）が開始される。 Next, a random extension process (step SH09) is performed, and the delay process time becomes indefinite. When the random extension process is completed, the gaming machine shifts to the user mode, and a game control program (in this case, the main control unit main process) is started.
この遊技制御用プログラムでは、最初に、各種の初期設定（図８８に示すステップＳ３００１〜ステップＳ３０１５）が行われる。この初期設定では、図１０６（ａ）に示すように、上述の第４内部情報レジスタの１ビット目から「更新クロック異常を示すビット」の値を読み出した後に、読み出した値を汎用レジスタにセットする（書き込む）処理を実行する一方で、第４内部情報レジスタの０ビット目から「リセット要因がシステムリセットであるか否かを示すビット」を読み出す処理は実行するが、読み出した値を汎用レジスタにセットする（書き込む）処理を実行しないように構成している。 In this game control program, first, various initial settings (steps S3001 to S3015 shown in FIG. 88) are performed. In this initial setting, as shown in FIG. 106 (a), after reading the value of “bit indicating update clock abnormality” from the first bit of the fourth internal information register, the read value is set in the general-purpose register. On the other hand, while the process of reading (writing) is executed, the process of reading “the bit indicating whether or not the reset factor is a system reset” is executed from the 0th bit of the fourth internal information register. It is configured not to execute the process of setting (writing).
換言すると、同図（ｂ）に示すように、マイクロプロセッサ３０００は、第１の要因（例えば、乱数生成回路３１８の更新クロックの状態）に基づいて変化する内部情報レジスタのビット（例えば、第４内部情報レジスタのビット１）の値を読み出して、読み出した値を汎用レジスタにセットする（書き込む）一方で、第１の要因とは異なる第２の要因（例えば、リセット要因）に基づいて変化する内部情報レジスタのビット（例えば、第４内部情報レジスタのビット０）の値を読み出すが、読み出した値を汎用レジスタにセットしない（書き込まない）ように構成されている。
In other words, as shown in FIG. 7B, the
初期設定を終えると、続いて、ソフトウェア乱数の更新処理（ステップＳ３０１７およびステップＳ３０１９）が行われ、次いで、最初に発生する大当りの乱数取得タイミングに到達する。ここで、最初に発生する大当りの乱数取得タイミングに乱数を不正に取得されると、強制的に大当りにされてしまうことがある。しかしながら、ランダム延長処理によって遅延処理の時間が不定になっているため、上述のリセット出力を不正にとらえて、最初に発生する大当りの乱数取得のタイミングを図ろうとしても、上記所定時間も不定になり、不正行為を防止することができる。 When the initial setting is completed, a software random number update process (steps S3017 and S3019) is performed, and then the first big hit random number acquisition timing is reached. Here, if a random number is illegally acquired at the first big hit random number acquisition timing, the big hit may be forced. However, since the time of delay processing is indefinite due to random extension processing, the above-mentioned predetermined time is also indefinite even if the above-mentioned reset output is caught illegally and an attempt is made to obtain the jackpot random number acquisition timing that occurs first. Therefore, cheating can be prevented.
図１０７は、上記図７５に示すマイクロプロセッサ３０００のリセット制御回路３１４の変形例を示した図である。この変形例に係るリセット回路１３１４は、図７５に示すリセット制御回路３１４が備える指定エリア外走行禁止回路３１４２、ウォッチドックタイマ（ＷＤＴ）３１４１に替えて、信号出力タイミング制御回路１３１４ａを備えている。この信号出力タイミング制御回路１３１４ａは、２つのリセット入力端子ＸＳＲＳＴ１、リセット入力端子ＸＳＲＳＴ２から入力するリセット入力信号に基づいて、リセット出力端子ＸＲＳＴＯから出力するリセット出力信号の出力タイミングを決定するための回路である。
FIG. 107 is a diagram showing a modification of the
図１０８は、主制御部３００と第１副制御部４００とのうち主制御部３００のみでＷＤＴ３１４１のタイムアウトが生じた場合の例を示すタイミングチャートである。図１０８に示すタイミングチャートでは、図の左から右に向かって時間（Ｔ）が経過していく。図の左端の状態では、主制御部３００にも第１副制御部４００にも１２Ｖの電圧が供給され、主制御部３００も第１副制御部４００も通常処理を行っている。この例では、主制御部３００は特図の変動表示を開始し、第１副制御部４００は、主制御部３００による特図変動表示の開始に合わせて、ここでは不図示の第２副制御部５００を介して、装飾図柄表示装置２０８に装飾図柄の変動表示を開始させる。図１０８に示すタイミングチャートにおける（ａ）〜（ｇ）の符号は、符号が記された位置のタイミングを示すものであり、図１０８の下方には、そのタイミングにおける装飾図柄表示装置２０８の様子が示されている。
FIG. 108 is a timing chart showing an example in the case where a timeout of
主制御部３００が特図変動表示を開始して間もなく主制御部３００では瞬断が生じ、一時的な電圧降下により、電断時処理が行われ、待機状態に移行する。図９７（ｂ）を用いて説明したように、待機状態では、主制御部３００のＷＤＴ３１４１がリスタートされず、ＷＤＴ３１４１がタイムアウトする。リセット制御回路３１４からは、ＷＤＴ３１４１のタイムアウトに基づいてシステムリセット信号２が出力される。
Shortly after the
システムリセット信号２が出力されたことにより、主制御部３００は、図７６に示すリセット処理を開始する。主制御部３００では、このリセット処理で、第１内部回路初期化処理（ステップＳＨ０３）が実行された後に、セキュリティチェック処理（ステップＳＨ０５）が実行される。そして、セキュリティチェック処理が終了してもユーザモード（図８８に示す主制御部メイン処理）にはすぐには移行せず、遅延処理が行われ、リセット処理が継続する。この遅延処理では、図７６に示す固定延長処理（ステップＳＨ０７）が実行される。なお、上述のごとく、固定延長処理が終了すると、リセット制御回路３１４は、マイクロプロセッサ３０００の外部にある周辺制御回路に対して、リセット出力端子（ＸＲＳＴＯ端子）からリセット信号を出力するが、このリセット信号は、第１副制御部４００に送信されるものではない。さらに、遅延処置では、ランダム延長処理（ステップＳＨ０９）が実行され、最大３０秒のランダム時間だけさらに、ユーザモードへの移行が遅延される。これらステップＳＨ０７およびステップＳＨ０９は、本発明にいう遅延処理の一例に相当する。
When the system reset
また、上述のごとく、電断時処理が開始されてから所定時間（例えば、１０００ｍｓ）が経過するまでに、図４に示す払出制御部６００が主制御部３００からのコマンドを受信できない場合には、発射制御部６３０への発射許可信号の出力を停止する。
Further, as described above, when the dispensing
一方、この例では、主制御部３００では瞬断が生じたものの、第１副制御部４００には継続して１２Ｖの電圧が供給されており、主制御部３００が電断時処理やリセット処理を行っている間も、第１副制御部４００は通常処理を継続する。この結果、演出実行手段は演出を続けており、装飾図柄表示装置２０８でも、装飾図柄の変動表示が継続されており、主制御部３００が電断時処理を開始して間もない（ｂ）のタイミングでは、左図柄表示領域２０８ａで装飾図柄の停止表示が行われる（いわゆる左図柄停止）。また、（ｃ）のタイミングでは、右図柄表示領域２０８ｃで装飾図柄の停止表示が行われ（いわゆる右図柄停止）、リーチ状態になる。続いて、（ｄ）のタイミングでは、スペシャルリーチ（ここではいわゆるトリプルリーチ）に発展し、（ｅ）のタイミングでは、リーチはずれ演出が一旦行われ、（ｆ）のタイミングでは、装飾図柄の組合せ（ここでは「装飾５−装飾４−装飾５」）が揺れ変動している。第１副制御部４００は、主制御部３００から図柄変動停止コマンドが送られてきたことに基づいて、装飾図柄の組合せを完全停止させて確定停止を行う。ところが、主制御部３００が電断時処理やリセット処理を行っている間は、第１副制御部４００には主制御部３００からコマンドが送信されない。
On the other hand, in this example, although the
この結果、特図の変動時間が経過しても揺れ変動が継続することになる。いつまでも続く揺れ変動を見た遊技者は、パチンコ機１００が壊れたのではないかと不安に思い、遊技店の店員を呼ぶことが期待でき、遊技店員に瞬断やリセットが発生したことを知らせることができる場合がある。すなわち、従来の遊技台では、遊技中に静電気などによる瞬間的な電圧低下でリセットが発生した場合にリセット処理を行なう技術が考案されているが、リセット処理には僅かな時間しかかからないため、遊技店側がリセットの発生を把握できず、遊技台に安定した制御を行なわせることができなかったが、本実施形態の遊技台によれば、遊技制御の開始を遅延させることで、遊技者を介してリセットの発生を遊技店員が把握できる。また、リセットの発生を遊技店員が把握できるため、リセットの発生要因を排除する（例えば、遊技台裏の配線等を離す）などして遊技台に安定した制御を行なわせることができる。さらに、この例では、リーチはずれ演出が行われているが、リーチ当り演出が行われてから揺れ変動がいつも以上に継続した場合には、大当りを期待していた遊技者に対して、パチンコ機１００が壊れ、有利な状態にならないように変化してしまったのではないかといった遊技者の不安を一層煽ることができ、遊技者に店員を呼び出させ、遊技店員に瞬断が発生したことを知らせることができる場合がある。
As a result, the fluctuation of the shaking continues even if the fluctuation time of the special figure elapses. Players who have seen fluctuations that continue to forever are worried that the
また、リセット処理が行われている期間は、発射許可信号の出力が停止されており、発射装置１１０からの遊技球の発射ができない。そのため、装飾図柄表示装置２０８による表示は継続しているのに、図１に示す球発射ハンドル１３４をいくら操作しても遊技球が発射されず、遊技者は、パチンコ機１００が壊れたのではないかと不安に思い、遊技店の店員を呼ぶことが期待でき、遊技店員に瞬断やリセットが発生したことを知らせることができる場合がある。すなわち、遅延処理中は発射を停止させることで、遊技者を介してリセットの発生を遊技店員が把握できる場合がある。
Further, during the period when the reset process is being performed, the output of the launch permission signal is stopped, and the game ball cannot be launched from the
さらに、ＸＲＳＴＯ信号が立ち下がるタイミングで主制御部３００の各回路（例えば、駆動回路３２４〜３３４）にクリア信号が出力され、電断時処理やリセット処理が行われている期間は、主制御部３００が駆動する、普図表示装置２１０や、第１特図表示装置２１２や、第２特図表示装置２１４や、普図保留ランプ２１６や、第１特図保留ランプ２１８や、第２特図保留ランプ２２０や、高確中ランプ２２２等の遊技表示手段も表示されず、これらの非表示に気付いた、遊技者は、パチンコ機１００が壊れたのではないかと不安に思い、遊技店の店員を呼ぶことが期待でき、遊技店員に瞬断やリセットが発生したことを知らせることができる場合がある。特に、普図保留ランプ２１６や、第１特図保留ランプ２１８や、第２特図保留ランプ２２０や、高確中ランプ２２２といった遊技者が獲得した権利に基づく状態を表示する表示器が、非表示になると、パチンコ機１００が壊れて、こらまで獲得した権利が消滅してしまったのではないかといった遊技者の不安を一層煽ることができ、遊技者に店員を呼び出させ、遊技店員に瞬断やリセットが発生したことを知らせることができる場合がある。また、見方を変えれば、店員に遊技客に対してお詫びをする機会が与えられ、遊技客とのコミニュケーションが図れ、アットホームな遊技店を実現する手助けになる可能性がある。
Further, a clear signal is output to each circuit (for example, the
主制御部３００では、ランダム延長処理（ステップＳＨ０９）が終了すると、ここで初めてユーザモードに移行し、通常処理（図８８に示す主制御部メイン処理）が開始される。図８８に示す主制御部メイン処理では、主制御部３００への供給電圧が１２Ｖまで復帰しているため、図８９に示す初期設定２が行われ、第１副制御部４００には、ここで初めてクリア信号が出力される（ステップＳ３０５２）。第１副制御部４００は、クリア信号を受信すると各種の初期設定を行う。この初期設定で、装飾図柄表示装置２０８に初期設定時の画面（デフォルト画面）を表示させる。なお、ＷＤＴ３１４１でタイムアウトが生じた場合にも、装飾図柄表示装置２０８にはデフォルト画面が表示される。図１０８に示す（ｇ）のタイミングでは、装飾図柄表示装置２０８に「お待ち下さい。」という文字表示がなされている。すなわち、装飾図柄表示装置２０８の画面は、いつまでたっても終わらなかった揺れ変動から「お待ち下さい。」という文字表示の画面に切り替わり、この一連の表示を見ていた遊技者は、パチンコ機１００が壊れたのではないかと不安に思い、遊技店の店員を呼ぶことが期待でき、遊技店員に瞬断が発生したことを知らせることができる場合がある。
In the
なお、主制御部メイン処理が開始されると、主制御部３００から払出制御部６００にもコマンドが送信されるようになり、発射制御部６３０へ発射許可信号が出力されて、遊技球の発射ができるようになる。
When the main control unit main process is started, a command is transmitted from the
この例では、主制御部３００がリセット処理から通常処理に移行するタイミングは、装飾図柄の組合せの揺れ変動中（（ｆ）のタイミング以降）であったが、揺れ変動前（（ｆ）のタイミングより前）であっても、装飾図柄表示装置２０８にはデフォルト画面が表示される。
In this example, the timing at which the
以上説明した図１０８では、ＷＤＴ３１４１のタイムアウトが生じた場合の例であったが、ＣＰＵ３０４の指定エリア外走行が生じた場合にも同様に、遊技者を介してリセットの発生を遊技店員が把握でき、遊技台に安定した制御を行なわせることができる。また、リセットがかかるようなその他の異常が生じた場合でも、システムリセット動作を行わせるようにしておけば、システムリセット中に遅延処理が実行され、遊技者を介してリセットの発生を遊技店員が把握でき、遊技台に安定した制御を行なわせることができる場合がある。
FIG. 108 described above is an example in the case where a timeout of
以上の説明では、『電源の遮断が検出されるまで繰り返し実行される主処理（例えば、ステップＳ３０１７、Ｓ３０１９、および主制御部タイマ割込み処理）を含む遊技に関する遊技処理を実行する遊技制御部（例えば、主制御部３００）、および前記遊技制御部が前記遊技処理を実行中に該遊技処理の正常な進行を妨げる異常（例えば、ＷＤＴ３１４１のタイムアウトやＣＰＵ３０４の指定エリア外走行）を検出したことに基づいて復帰指示（例えば、システムリセット信号２，３）を行う異常検出部（例えば、リセット制御回路３１４）が設けられた電気的制御手段（例えば、マイクロプロセッサ３０００）を備え、前記遊技制御部（例えば、主制御部３００）は、前記復帰指示に基づいて前記遊技処理の実行を中止するものであって、前記電気的制御手段（例えば、マイクロプロセッサ３０００）は、前記遊技制御部が前記遊技処理の実行を開始するための復帰処理（例えば、システムリセット動作）を前記復帰指示に基づいて行い、該復帰処理を実行している最中に該遊技処理の開始を遅延させる遅延処理（例えば、ステップＳＨ０７，ＳＨ０９）を実行するものであることを特徴とする遊技台。』についての説明がなされている。
In the above description, “a game control unit (for example, a game process related to a game including a main process (for example, steps S3017, S3019, and a main control unit timer interrupt process) repeatedly executed until power-off is detected (for example, , The main control unit 300), and the game control unit detecting an abnormality (for example, time-out of the
ここで、前記遊技処理の遊技処理プログラムを記憶した記憶部（例えば、内蔵ＲＯＭ３０６）を備え、前記電気的制御手段は、前記遊技処理の実行を再開するための初期化処理（例えば、ステップＳＨ０３の第１内部回路初期化処理）を前記復帰指示に基づいて行うものであって、前記遊技制御部は、前記復帰指示に基づいて前記遊技処理の実行を中止し、前記初期化処理が行われた後、前記記憶部から前記遊技処理プログラムを順次読み出して前記遊技処理を再開するものであって、前記電気的制御手段は、前記初期化処理を完了してから前記遊技処理を開始するまでの間に、該遊技処理の開始時期を遅延させる遅延処理を実行するものであってもよい。すなわち、ここにいう復帰処理は、初期化処理と遅延処理を併せた処理になる。 Here, a storage unit (for example, a built-in ROM 306) that stores a game process program for the game process is provided, and the electrical control means performs an initialization process (for example, in step SH03) for resuming the execution of the game process. The first internal circuit initialization process) is performed based on the return instruction, and the game control unit suspends execution of the game process based on the return instruction, and the initialization process is performed. Thereafter, the game process program is sequentially read out from the storage unit and the game process is resumed, and the electrical control means is a period between the completion of the initialization process and the start of the game process. In addition, a delay process for delaying the start timing of the game process may be executed. That is, the return process here is a process that combines the initialization process and the delay process.
また、電源の遮断が検出されるまで繰り返し実行される主処理を含む遊技に関する遊技処理を実行する遊技制御手段と、前記遊技制御手段が前記遊技処理を実行中に該遊技処理の進行を妨げる異常を検出したことに基づいて復帰指示を行う異常検出手段とを備え、前記遊技制御手段は、前記復帰指示に基づいて前記遊技処理の実行を中止し、該遊技処理の実行を再開するための復帰処理を行うものであって、該復帰処理を実行している最中に該遊技処理の再開を遅延させる遅延処理を実行するものであることを特徴とする遊技台。の態様であってもよい。この態様によれば、前記電気的制御手段といった、ハードウェア処理とソフトウェア処理の双方を行うことができる手段に代えて、遊技制御手段といったソフトウェア処理のみを行う手段によって、上記復帰処理を行い、その復帰処理を実行している最中に上記遅延処理を実行する。なお、前記遊技処理の遊技処理プログラムを記憶した第１記憶部と、前記復帰処理の復帰プログラムを記憶した第２記憶部とを備え、前記遊技制御手段は、前記１記憶部から前記遊技処理プログラムを順次読み出して前記遊技処理を実行するものであって、前記電気的制御手段は、前記復帰プログラムにしたがって前記復帰処理を実行するものであってもよい。 Also, a game control means for executing a game process relating to a game including a main process that is repeatedly executed until power-off is detected, and an abnormality that prevents the progress of the game process while the game control means is executing the game process An abnormality detecting means for giving a return instruction based on the detection of the game, and the game control means stops the execution of the game process based on the return instruction and resumes the execution of the game process. A gaming machine that performs processing, and executes delay processing that delays resumption of the game processing during execution of the return processing. The aspect of this may be sufficient. According to this aspect, instead of the means that can perform both hardware processing and software processing such as the electrical control means, the return processing is performed by means that performs only software processing such as game control means, The delay process is executed while the return process is being executed. The game processing program includes a first storage unit storing a game processing program for the game process and a second storage unit storing a return program for the return process, and the game control unit is configured to receive the game processing program from the first storage unit. Are sequentially read out to execute the game process, and the electrical control means may execute the return process according to the return program.
この場合、安定した遊技制御を行うことができる場合がある。すなわち、遊技制御の開始を遅延させることで、遊技者を介してリセットの発生を遊技店員が把握できる場合がある。また、リセットの発生を遊技店員が把握できるため、リセットの発生要因（例えば、静電気を発する電気部品）を特定して対処する（例えば、遊技台裏の配線の配置等を見直す）ことができ、遊技台に安定した制御を行なわせることができる場合がある。また、復帰処理中は遊技処理が行われないため、リセット発生時に遊技領域を転動していた遊技球が復帰処理中に第１特図始動口２３０に進入したとしても進入に基づく処理が行われず、遊技者に不安を抱かせて遊技店員を呼び易くすることが出来る場合がある。また、遊技店員は、遊技球を第１特図始動口２３０などに手で入れることによって、遊技台の状態を確認することができる場合がある。また、復帰処理中は遊技処理が行われないため、本体１０４または前面枠扉１０６を開放したとしても開放に基づく処理が行われず、遊技店員が本体１０４または前面枠扉１０６を開放することで、遊技台の状態を確認することができる場合がある。
In this case, stable game control may be performed. In other words, by delaying the start of game control, the game store clerk may be able to grasp the occurrence of reset via the player. In addition, since the game store clerk can grasp the occurrence of the reset, it is possible to identify and deal with the cause of the reset (for example, an electrical component that generates static electricity) (for example, review the layout of the wiring behind the game table) In some cases, the game machine can be controlled stably. In addition, since the game process is not performed during the return process, the process based on the entry is performed even if the game ball rolling in the game area when the reset occurs enters the first special
また、これまでの説明において、『前記電気的制御手段（例えば、マイクロプロセッサ３０００）は、異常が発生したか否かを判定するセキュリティチェック処理を前記復帰処理中に行う（例えば、ステップＳＨ０５のセキュリティチェック処理を行う）ものであることを特徴とする遊技台。』についても説明がなされている。 Further, in the above description, “the electrical control means (for example, the microprocessor 3000) performs a security check process for determining whether or not an abnormality has occurred during the return process (for example, the security in step SH05). A game machine characterized by a check process). Is also explained.
この場合、復帰処理中にセキュリティチェック処理も行うため、復帰処理が行われている間の時間を有効に活用することができるとともに、セキュリティを向上させることが出来る場合がある。 In this case, since the security check process is also performed during the return process, the time during which the return process is being performed can be used effectively and the security can be improved.
なお、前記異常検出部は、前記異常のうちの第１の異常（例えば、ＣＰＵ３０４の指定エリア外走行）があったことに基づいて前記復帰指示のうちの第１の復帰指示（例えば、システムリセット信号）を出力し、前記異常のうちの第２の異常（例えば、ＷＤＴ３１４１のタイムアウト）があったことに基づいて前記復帰指示のうちの第２の復帰指示（例えば、ユーザリセット信号）を出力し、前記電気的制御手段は、前記第１の復帰指示に基づいて前記復帰処理を実行している最中に前記遅延処理を実行し、前記第２の復帰指示に基づいて前記復帰処理を実行している最中に前記遅延処理を実行しないものであってもよい。 The abnormality detection unit detects a first return instruction (for example, a system reset) among the return instructions based on a first abnormality (for example, traveling outside the designated area of the CPU 304) among the abnormalities. Signal) and a second return instruction (for example, a user reset signal) of the return instructions based on the presence of a second abnormality (for example, timeout of WDT 3141) among the abnormalities. The electrical control means executes the delay process while executing the return process based on the first return instruction, and executes the return process based on the second return instruction. The delay process may not be executed during the operation.
この場合、異常の種類に応じて遊技処理が開始されるまでの時間が異なるため、遊技店員が異常の種類を判別することができる場合がある。 In this case, since the time until the game process is started differs depending on the type of abnormality, the game store clerk may be able to determine the type of abnormality.
また、前記第１の異常は、前記第２の異常よりも異常度が高いものであってもよい。 The first abnormality may have a higher degree of abnormality than the second abnormality.
この場合、異常度の高い第１の異常が発生したときに復帰処理で遅延処理が行われるため、遊技店員は異常度が高い異常に基づくリセットが発生したことを確認することができる場合がある。 In this case, since the delay process is performed in the return process when the first abnormality having a high degree of abnormality occurs, the game clerk may be able to confirm that a reset based on the abnormality having a high degree of abnormality has occurred. .
また、前記電気的制御手段は、前記第１の復帰指示に基づいて前記復帰処理を実行している最中に前記セキュリティチェック処理を実行し、前記第２の復帰指示に基づいて前記復帰処理を実行している最中に前記セキュリティチェック処理を実行しないものであってもよい。 Further, the electrical control means executes the security check process while executing the return process based on the first return instruction, and performs the return process based on the second return instruction. The security check process may not be executed during the execution.
なお、遊技領域に向けて遊技球を発射する発射手段（例えば、発射装置１１０）を備え、前記発射手段は、前記遅延処理が実行されている間は遊技球の発射を停止するものであってもよい。 In addition, a launching unit (e.g., launching device 110) that launches a game ball toward the game area is provided, and the launching unit stops launching the game ball while the delay process is being executed. Also good.
この場合、遊技者は、パチンコ機１００が壊れたのではないかと不安に思い、遊技店の店員を呼ぶことが期待でき、遊技店員に瞬断やリセットが発生したことを知らせることができる場合がある。すなわち、遅延処理中は発射を停止させることで、遊技者を介してリセットの発生を遊技店員が把握できる場合がある。
In this case, the player is worried that the
また、前記遊技処理の遊技処理プログラムを記憶した記憶部（例えば、内蔵ＲＯＭ３０６）を備え、前記遊技制御部（例えば、主制御部３００）は、前記記憶部から前記遊技処理プログラムを読み出して前記遊技処理を実行するものであって、前記記憶部（例えば、内蔵ＲＯＭ３０６）は、この記憶部に記憶された内容（例えば、ユーザプログラム）に基づいて得られる所定の認証情報（例えば、認証コード）を格納したものであり、前記電気的制御手段（例えば、マイクロプロセッサ３０００）は、前記記憶部に記憶されている内容に基づいて前記認証情報を前記復帰処理中に取得し、取得した認証情報が該記憶部に格 納されている前記所定の認証情報に一致するか否かの判定を該復帰処理中に行う（例えば、ステップＳＨ０５のセキュリティチェック処理を行う）ものであってもよい。 In addition, a storage unit (for example, a built-in ROM 306) that stores a game processing program for the game processing is provided, and the game control unit (for example, the main control unit 300) reads the game processing program from the storage unit and stores the game The storage unit (for example, the built-in ROM 306) receives predetermined authentication information (for example, an authentication code) obtained based on the contents (for example, a user program) stored in the storage unit. The electrical control means (for example, the microprocessor 3000) acquires the authentication information during the return process based on the content stored in the storage unit, and the acquired authentication information is stored in the storage unit. It is determined during the restoration process whether or not it matches the predetermined authentication information stored in the storage unit (for example, the security in step SH05). A tee check processing is performed) may be one.
この場合、復帰処理中に所定の認証情報に一致するか否かの判定を行うため、復帰処理が行われている間の時間を有効に活用することができるとともに、セキュリティを向上させることが出来る場合がある。 In this case, since it is determined whether or not it matches the predetermined authentication information during the return process, the time during which the return process is performed can be used effectively, and security can be improved. There is a case.
なお、前記電気的制御手段は、取得した認証情報が該記憶部に格納されている前記所定の認証情報に一致したことに基づいて、前記遅延処理を実行するものであってもよい。 The electrical control unit may execute the delay process based on the fact that the acquired authentication information matches the predetermined authentication information stored in the storage unit.
また、前記遊技制御部は、取得した認証情報が該記憶部に格納されている前記所定の認証情報に不一致であったことに基づいて、動作を停止するものであってもよい。 The game control unit may stop the operation based on the fact that the acquired authentication information does not match the predetermined authentication information stored in the storage unit.
また、前記電気的制御手段は、前記遊技処理の開始を、予め定まった時間遅延させる第一遅延処理（例えば、ステップＳＨ０７の固定延長処理）、および変更可能な時間遅延させる第二遅延処理（例えば、ステップＳＨ０９のランダム延長処理）のうち少なくともいずれか一方の処理を行うものであってもよい。 Further, the electrical control means is configured to delay the start of the gaming process by a predetermined time (for example, a fixed extension process at step SH07) and a second delay process (for example, a variable time delay). , Random extension process in step SH09) may be performed.
また、前記電気的制御手段は、前記遊技処理の開始を予め定まった時間遅延させる第一遅延処理を行った後で、外部に対してリセット指示（例えば、リセット出力端子（ＸＲＳＴＯ端子）からリセット信号）を出力し、その後、該遊技処理の開始を変更可能な時間遅延させる第二遅延処理処理を行うものであってもよい。ここにいう変更可能時間とは、前記電気的制御手段の製造時や設定時に、複数の用意された時間の中から選択された時間であってもよいし、任意に変えられる時間であってもよい。 The electrical control means performs a first delay process for delaying the start of the game process for a predetermined time, and then performs a reset instruction (for example, a reset signal from a reset output terminal (XRSTO terminal)) to the outside. ), And then a second delay process that delays the start of the game process by a variable time may be performed. The changeable time here may be a time selected from a plurality of prepared times at the time of manufacture or setting of the electrical control means, or may be a time that can be arbitrarily changed. Good.
この場合、遊技処理の開始タイミングと外部に対してのリセット指示の出力タイミングとが異なるため、有利な乱数が取得可能な最初のタイミングを不正者が解析困難にすることができ、不正者の不正行為を防止することができる場合がある。 In this case, since the start timing of the game process and the output timing of the reset instruction to the outside are different, it is possible for an unauthorized person to make it difficult to analyze the initial timing at which an advantageous random number can be obtained. It may be possible to prevent the act.
また、前記遊技制御部は、前記遊技処理の中で、所定の数値範囲（例えば、乱数生成範囲）で数値を繰り返し更新し更新した数値を用いて所定の抽選処理（例えば、特図の当否判定）を実行するものであって、前記電気的制御手段は、前記復帰処理の中で、前記数値を初期化する（例えば、ステップＳＨ０３の第１内部回路初期化処理を実行する）ものであってもよい。 In addition, the game control unit may perform a predetermined lottery process (for example, determination of whether or not a special figure is appropriate) using a numerical value that is repeatedly updated and updated in a predetermined numerical range (for example, a random number generation range) in the gaming process. The electrical control means initializes the numerical value in the return process (for example, executes the first internal circuit initialization process in step SH03). Also good.
また、前記遊技制御部によって制御される遊技表示手段（例えば、普図表示装置２１０や、第１特図表示装置２１２や、第２特図表示装置２１４や、普図保留ランプ２１６や、第１特図保留ランプ２１８や、第２特図保留ランプ２２０や、高確中ランプ２２２）を備え、前記遊技表示手段は、前記遅延処理が実行されている間は非表示になるものであってもよい。
In addition, game display means controlled by the game control unit (for example, the common
この場合、遊技表示手段の表示が行われるはずが行われないため、遊技者に不安を抱かせて遊技店員を呼び易くすることが出来る場合がある。また、遊技店員は、遊技球を第１始動口２３０などに手で入れることによって、遊技台の状態を確認することができる場合がある。
In this case, since the game display means should not be displayed, there is a case where it is possible to make the game store clerk easy to call with anxiety. In addition, the game store clerk may be able to check the state of the game table by putting the game ball into the
また、遊技球が進入可能な第１の状態と、該第１の状態より遊技球な進入困難な第２の状態とに変化可能な可変入賞手段（例えば、第２特図始動口２３２、可変入賞口２３４）を備え、前記可変入賞手段は、前記第１の状態の場合に前記復帰指示があったことに基づいて前記第２の状態に変化するものであってもよい。
In addition, variable winning means (for example, the second special
この場合、可変入賞手段が第１の状態であるべきなのに第２の状態となるため、遊技者に不安を抱かせて遊技店員を呼び易くすることが出来る場合がある。また、遊技店員は、遊技球を第１始動口２３０などに手で入れることによって、遊技台の状態を確認することができる場合がある。なお、前記可変入賞手段は、前記第１の状態の場合に前記復帰指示があったことに基づいて該第１の状態を維持するものであってもよい。この場合、予め定められた所定時間（例えば、開放時間）以上第１の状態となるため、遊技者に不安を抱かせて遊技店員を呼び易くすることが出来る場合がある。
In this case, since the variable winning means should be in the first state but in the second state, the game store clerk may be able to be called easily by making the player uneasy. In addition, the game store clerk may be able to check the state of the game table by putting the game ball into the
また、前記遊技制御部からの指示に基づいて演出を実行する演出実行手段（例えば、装飾図柄表示装置２０８）を備え、前記演出実行手段は、前記遅延処理が実行されている間も演出を継続するものであってもよい。ここで、前記演出実行手段は、前記遊技表示手段よりも大きな表示領域を有するものであってもよい。 In addition, an effect execution means (for example, a decorative symbol display device 208) that executes an effect based on an instruction from the game control unit is provided, and the effect execution means continues the effect while the delay process is being executed. You may do. Here, the effect executing means may have a larger display area than the game display means.
この場合、遅延処理中に遊技者を退屈させないようにすることができる場合がある。
また、前記電気的制御手段は、前記復帰指示に基づいて、第１復帰処理と第２復帰処理を選択的に実行するものであり、前記第１復帰処理の復帰動作を記憶した第１復帰動作記憶部と、前記第２復帰処理の復帰動作を記憶した第２復帰動作記憶部と、を備え、前記電気的制御手段は、前記第１復帰処理を選択した場合には前記第１復帰動作記憶部に記憶された復帰動作にしたがって前記第１復帰処理を実行し、前記第２復帰処理を選択した場合には前記第２復帰動作記憶部に記憶された復帰動作にしたがって前記第２復帰処理を実行するものであってもよい。
In this case, it may be possible to prevent the player from being bored during the delay process.
The electrical control means selectively executes a first return process and a second return process based on the return instruction, and stores a return operation of the first return process. A storage unit, and a second return operation storage unit that stores a return operation of the second return process, and the electrical control means stores the first return operation memory when the first return process is selected. The first return process is executed according to the return operation stored in the unit, and when the second return process is selected, the second return process is executed according to the return operation stored in the second return operation storage unit. It may be executed.
また、前記遊技制御部は、前記遊技処理の中で、所定の数値範囲で数値を繰り返し更新し更新した数値を用いて所定の抽選処理を実行するものであって、前記電気的制御手段は、前記復帰指示に基づいて、前記数値を初期化する第１復帰処理（例えば、ステップＳＨ０３の第１内部回路初期化処理）と、該数値を該復帰指示がなされる前の値に保持する第２復帰処理（例えば、ステップＳＨ１１の第２内部回路初期化処理）を選択的に実行するものであってもよい。 Further, the game control unit performs a predetermined lottery process using a numerical value that is repeatedly updated and updated within a predetermined numerical value range in the gaming process, and the electrical control means includes: Based on the return instruction, a first return process for initializing the numerical value (for example, a first internal circuit initialization process in step SH03) and a second value for holding the numerical value at a value before the return instruction is given. The return process (for example, the second internal circuit initialization process in step SH11) may be selectively executed.
また、本発明を所定数の遊技球を循環して使用する封入式遊技機に適用してもよい。また、主制御部３００と副制御部４００は双方向通信でもよいし、主制御部３００と副制御部４００の機能を備えた１つの制御部を代わりに設けてもよい。
Further, the present invention may be applied to an enclosed game machine that circulates and uses a predetermined number of game balls. In addition, the
従来より、遊技台として、遊技盤の遊技領域に遊技球の落下の方向に変化を与える障害物や、遊技球が入賞可能な入賞口、始動口、可変入賞口などを設け、これらに遊技球が入賞すると賞球を払い出すなど遊技者に特典が与えられるようにした弾球遊技機（パチンコ機）が知られている。この弾球遊技機では、遊技球が始動口へ進入したことに基づいて当否判定の抽選処理を行い、当否判定の結果に応じて、可変入賞口を所定時間開放させる等、遊技者に有利な遊技状態を発生させるようにしている。 Conventionally, as a game stand, there are obstacles that change the direction of the fall of the game ball in the game area of the game board, a winning opening, a starting opening, a variable winning opening, etc. that can be used for winning the game ball. There is known a ball game machine (pachinko machine) that gives a player a privilege such as paying out a prize ball when winning a prize. This ball game machine is advantageous to the player by performing a lottery process for determining whether or not the game ball has entered the starting port and opening the variable prize opening for a predetermined time according to the result of the determination. A game state is generated.
また、メダル（遊技媒体）を投入してスタートレバーを操作することでリールを回転させるとともに、内部抽選によって役を内部決定し、ストップボタンを操作することでリールを停止させたときに、図柄表示窓上に内部決定に応じて予め定められた図柄の組み合わせが表示されると役が成立し、メダルの払い出しを伴う役が成立した場合には、規定数のメダルを払い出すなど遊技者に特典が与えられるようした回胴遊技機（スロットマシン）も知られている。 In addition, when the reel is rotated by inserting a medal (game medium) and operating the start lever, the winning combination is determined internally by internal lottery, and the reel is stopped by operating the stop button. If a combination of symbols that is determined in advance according to the internal decision is displayed on the window, a combination is established. Also known is a slot machine.
ところで、遊技店の営業中に、遊技台の電気系統に異常が発生し、遊技台の電源が遮断（電断）することがある。電源断した遊技台は、その後、遊技に支障がないように即座に自動的に復電する（電源が投入される）。このため、遊技台が電断したことに遊技店側がその場では気づかないことがある。また、遊技台のプログラムが想定外の動作をした場合等、何らかの異常が生じた場合には、一旦リセットがかかる。しかしながらリセットがかかるような異常が生じた場合でも、遊技に支障がないように即座に自動的に復帰する。 By the way, during the operation of the game store, an abnormality may occur in the electrical system of the game machine, and the power supply of the game machine may be cut off (power interruption). After the power is turned off, the game table is automatically restored immediately (power is turned on) so that the game is not hindered. For this reason, the game store may not be aware of the fact that the game stand has been disconnected. In addition, if any abnormality occurs, such as when the game machine program operates unexpectedly, a reset is temporarily applied. However, even if an abnormality that requires a reset occurs, the game automatically returns immediately so that there is no problem with the game.
遊技台の電気系統に異常が発生した原因や、リセットがかかるような異常が生じた原因としては、様々なことが考えられ、遊技店側としては電断が生じたことや、リセットがかかるような異常が生じたことを、その場で把握したい場合がある。 There are a variety of causes for abnormalities in the electrical system of the game console and the causes of abnormalities that may cause a reset. The game store may experience a power outage or be reset. There is a case where it is desired to grasp on the spot that an abnormal abnormality has occurred.
一方、上記遊技台によれば、電気系統の異常が発生したことや、リセットがかかるような異常が生じたことを、遊技店側がその場で把握する機会を生じさせやすい。また、遊技制御の開始を遅延させることで、遊技者を介してリセットの発生を遊技店員が把握でき、遊技店員がリセットの発生要因を特定して対処する（例えば、遊技台裏の配線の配置等を見直す）ことができ、遊技台に安定した制御を行なわせることができる場合がある。 On the other hand, according to the above-mentioned game machine, it is easy to give the game store an opportunity to grasp on the spot that an abnormality of the electric system has occurred or that an abnormality that requires resetting has occurred. In addition, by delaying the start of the game control, the game store clerk can grasp the occurrence of the reset through the player, and the game store clerk identifies and deals with the cause of the reset (for example, the layout of the wiring behind the game table) Etc.) and may allow the game machine to perform stable control.
以下、これまで説明したことも含めて付記する。 In the following, we will add that we have explained so far.
（付記１）
遊技に関する複数種類の処理を含む遊技制御を行う遊技制御手段と、
前記遊技制御手段の処理の進行に関する異常を検出するとともに、該異常を検出した場合には前記遊技制御手段に復帰指示を行う異常検出手段と、
前記遊技制御手段および前記異常検出手段に所定の電圧を供給する電圧供給手段と、を備えた遊技台であって、
前記遊技制御手段は、
前記異常検出手段から前記復帰指示を受けたことに基づいて行われる復帰処理と、該復帰処理の後に開始され、所定の終了条件が成立するまで繰り返し実行される主処理と、を行い、
前記復帰処理は、前記遊技制御の開始を遅延させる遅延処理を含むことを特徴とする遊技台。
(Appendix 1)
Game control means for performing game control including a plurality of types of processing relating to games;
An abnormality detecting means for detecting an abnormality related to the progress of the process of the game control means and instructing a return to the game control means when the abnormality is detected;
A voltage supply means for supplying a predetermined voltage to the game control means and the abnormality detection means,
The game control means includes
Performing a return process performed based on receiving the return instruction from the abnormality detection means, and a main process that is started after the return process and repeatedly executed until a predetermined end condition is satisfied,
The game table characterized in that the return process includes a delay process for delaying the start of the game control.
（付記２）
乱数を生成するものであって、該乱数が生成される数値範囲である乱数生成範囲を設定可能な乱数生成手段（乱数生成回路３１８等）と、
前記乱数生成手段により生成された乱数を用いる抽選処理を含む、遊技に関する複数種類の処理を行う遊技制御手段（ＣＰＵ３０４等）と、
前記遊技制御手段の処理の進行に関する異常があるか否かを検出する処理を実行するとともに、該異常を検出した場合には前記遊技制御手段の処理を特定の処理から再開させて前記遊技制御手段の処理を正常に復帰させるための復帰指示（システムリセット又はユーザリセット）を前記遊技制御手段に対して行う異常検出手段（リセット制御回路３１４等）と、を備え、
前記乱数生成手段は、
前記乱数生成範囲を設定するための乱数範囲設定指示を前記遊技制御手段から受けたことに基づいて前記乱数生成範囲を更新する生成範囲更新処理（図８９のステップＳ３０５３）を実行するものであり、
前記遊技制御手段は、
前記異常検出手段から前記復帰指示を受けた際に、該復帰指示が行われる前に設定された前記乱数生成範囲と同じ数値範囲を前記乱数生成範囲として設定するための前記乱数範囲設定指示を前記乱数生成手段に対して行う（図８９のステップＳ３０５３）ものであることを特徴とする遊技台（パチンコ機１００やスロットマシン１１００）。
(Appendix 2)
Random number generation means (random
Game control means (
A process for detecting whether or not there is an abnormality related to the progress of the process of the game control means is executed, and when the abnormality is detected, the process of the game control means is restarted from a specific process and the game control means An abnormality detection means (such as a reset control circuit 314) for performing a return instruction (system reset or user reset) for normally returning the processing of the game control means,
The random number generation means includes
A generation range update process (step S3053 in FIG. 89) for updating the random number generation range based on receiving a random number range setting instruction for setting the random number generation range from the game control means,
The game control means includes
When receiving the return instruction from the abnormality detection means, the random number range setting instruction for setting the same numerical range as the random number generation range set before the return instruction is performed as the random number generation range. A game machine (
（付記３）
付記２記載の遊技台であって、
前記異常検出手段は、
所定の開始条件が成立したことに基づいて経過時間の計測を開始し、該経過時間が特定時間を超えたか否かを判定するとともに、該経過時間が特定時間を超えたと判定したことに基づいて前記遊技制御手段に復帰指示を行う（図７５のＷＤＴ３１４１の説明参照）ものであることを特徴とする遊技台。
(Appendix 3)
A game machine according to
The abnormality detection means includes
Based on the fact that the elapsed time starts to be measured based on the establishment of a predetermined start condition, whether or not the elapsed time exceeds a specific time, and that the elapsed time exceeds the specific time A game table characterized by giving a return instruction to the game control means (see the description of
（付記４）
所定の数値範囲で所定の周期ごとに更新され、遊技に関する抽選に用いられる乱数を生成する乱数生成手段（乱数生成回路３１８等）と、
前記乱数の更新に関する異常を検出する更新異常検出手段（周波数監視回路３１８２と乱数監視回路３１８４）と、
前記異常検出手段により前記異常が検出されたことに基づいて、所定条件が成立するまで前記異常検出手段により前記異常が検出されたことを示す異常検出情報を保持する異常検出情報保持手段（内部情報レジスタ３１０１）と、
所定のタイミングで前記異常検出情報保持手段を参照し、前記異常検出情報保持手段により前記異常検出情報が保持されていたことに基づいて、所定の異常対応処理を実行する異常対応処理手段（ＣＰＵ３０４と図９５のデバイス監視処理および入賞受付処理）と、を備えたことを特徴とする遊技台。
(Appendix 4)
Random number generation means (random
Update abnormality detection means (
An abnormality detection information holding unit (internal information) that holds abnormality detection information indicating that the abnormality is detected by the abnormality detection unit until a predetermined condition is satisfied based on detection of the abnormality by the abnormality detection unit. Register 3101),
Reference is made to the abnormality detection information holding means at a predetermined timing, and based on the fact that the abnormality detection information is held by the abnormality detection information holding means, the abnormality response processing means (
（付記５）
付記４記載の遊技台であって、
前記異常検出情報保持手段は、
前記異常検出情報を保持している状態において前記異常対応処理手段により参照されたことに基づいて、前記異常検出情報が消去されるものであること（内部情報レジスタの説明参照）を特徴とする遊技台。
(Appendix 5)
A gaming machine according to
The abnormality detection information holding means is
A game characterized in that the abnormality detection information is erased on the basis of being referenced by the abnormality handling processing means in the state of holding the abnormality detection information (refer to the explanation of the internal information register). Stand.
＜主制御部の第１変形例＞
図１０９（ａ）は、主制御部の構成の第１変形例を示した図である。この例では、ＣＰＵ３０４は、リセット信号入力端子ＸＳＲＳＴを備え、このリセット信号入力端子ＸＳＲＳＴには、ランダム遅延回路３１７が接続されている。なお、端子名称の先頭に付した「Ｘ」の文字は、端子に入出力する信号がローアクティブであることを示しているが、ハイアクティブでもよいことは言うまでもない（以下同様）。
<First Modification of Main Control Unit>
FIG. 109A is a diagram showing a first modification of the configuration of the main control unit. In this example, the
また、ランダム遅延回路３１７の入力端子には、電圧監視回路３３８が出力する低電圧信号と、ＷＤＴ３１４が出力するＷＤＴ起動信号の２つが入力されている。電圧監視回路３３８は、電源制御部６６０から主制御部３００に供給している電源の電圧値が所定の値（本実施形態では９Ｖ）未満である場合に電圧が低下したことを示す低電圧信号（例えば、Ｌレベルの信号）を出力する。また、ＷＤＴ３１４は、ＷＤＴのタイムアウトによってＷＤＴ起動信号（例えば、Ｌレベルの信号）を出力する。
The
ランダム遅延回路３１７は、電圧監視回路３３８が出力する低電圧信号、または、ＷＤＴ３１４が出力するＷＤＴ起動信号を入力端子から入力した後、ランダムに選択した遅延時間の経過を待って、当該入力信号をＣＰＵ３０４のリセット信号入力端子ＸＳＲＳＴに向けて出力する。図９を用いて説明したように、ＣＰＵ３０４は、リセット信号入力端子ＸＳＲＳＴに所定期間（例えば、システムクロックの４周期分の期間）以上のＬレベルの信号が入力された後にＨレベルの信号が入力された場合にシステムリセット（初期化）される。このため、この例では、ＣＰＵ３０４は、電圧監視回路３３８が出力する低電圧信号、または、ＷＤＴ３１４が出力するＷＤＴ起動信号のいずれかに遅延時間を付加した信号に基づいてシステムリセット（初期化）される。
The
＜主制御部の第２変形例＞
図１０９（ｂ）は主制御部の構成の第２変形例を示した図である。この例では、ＷＤＴ３１４が出力するＷＤＴ起動信号を、ランダム遅延回路３１７を介さずにＣＰＵ３０４のリセット信号入力端子ＸＳＲＳＴに向けて直接、出力するように構成している。このため、この例では、ＣＰＵ３０４は、電圧監視回路３３８が出力する低電圧信号の出力タイミングを遅延時間だけ遅延させた信号、または、ＷＤＴ３１４が出力するＷＤＴ起動信号（遅延時間なし）に基づいてシステムリセット（初期化）される。
<Second Modification of Main Control Unit>
FIG. 109B is a diagram showing a second modification of the configuration of the main control unit. In this example, the WDT activation signal output from the
同図（ｃ）は、上述のランダム遅延回路３１７、電圧監視回路３３８、およびＷＤＴ３１４を有して構成されたリセット回路の構成例を示した図である。この例では、ＣＰＵ３０４を、（１）ＷＤＴ３１４が出力するＷＤＴ起動信号（遅延時間なし）に基づいてシステムリセット、（２）ＷＤＴ３１４が出力するＷＤＴ起動信号にランダム遅延回路３１７で選択した遅延時間だけ出力タイミングを遅延させた信号に基づいてシステムリセット、（３）ＷＤＴ３１４が出力するＷＤＴ起動信号をリセット信号入力端子ＸＳＲＳＴに入力させずに低電圧信号のみに基づいてシステムリセット、の３つの状態のいずれかをＣＰＵ３０４が選択可能に構成している。また、ランダム遅延回路３１７によって付加される遅延時間の設定が可能で、ＷＤＴ起動信号に付加する遅延時間と低電圧信号に付加する遅延時間を個別に設定可能に構成している。これらの選択や設定、ＷＤＴ３１４のスタートやリセットは、例えば、ＣＰＵ３０４のデータ入出力端子Ｄ０〜Ｄ７を介してリセット回路に内蔵したレジスタに設定値を書き込んだり、リセット回路の所定の入力端子に所定のレベルの信号（設定値に対応する信号）を入力したりすることで行われる。
FIG. 6C is a diagram showing a configuration example of a reset circuit configured to include the
＜リセット回路の第１変形例＞
図１１０（ａ）は、図１０９（ｃ）に示すリセット回路の第１変形例を示した図である。この例では、リセット回路に内蔵された第一ＷＤＴ３１４ａとは別に、ＣＰＵ３０４にも第二ＷＤＴ３１４ｂを内蔵している。そして、ＣＰＵ３０４は、リセット信号入力端子ＸＳＲＳＴに入力するリセット信号によってシステムリセット（外部リセット）を行うか、内蔵する第二ＷＤＴ３１４ｂのタイムアウトによってシステムリセット（内部リセット）を行うか、の選択が可能なレジスタを備えている。
<First Modification of Reset Circuit>
FIG. 110A shows a first modification of the reset circuit shown in FIG. 109C. In this example, apart from the
＜リセット回路の第２変形例＞
同図（ｂ）は、図１０９（ｃ）に示すリセット回路の第２変形例を示した図である。この例では、ＣＰＵ３０４が、リセット回路に内蔵していたランダム遅延回路３１７を内蔵しているとともに、リセット信号出力端子ＸＲＳＴＯを備えている。そして、ＣＰＵ３０４は、外部リセットに基づいてリセット信号出力端子ＸＲＳＴＯからリセット信号を出力するか、内部リセットに基づいてリセット信号出力端子ＸＲＳＴＯからリセット信号を出力するか、の選択が可能なレジスタを備えている。また、ＣＰＵ３０４は、リセット信号出力端子ＸＲＳＴＯから出力するリセット信号に、ランダム遅延回路３１７が選択する遅延時間を付与するか否かの選択が可能なレジスタも備えており、また、外部リセットに基づくリセット信号の出力タイミングを遅延させるための遅延時間と、内部リセットに基づくリセット信号の出力タイミングを遅延させるための遅延時間を個別に設定可能に構成している。
<Second Modification of Reset Circuit>
FIG. 10B is a diagram showing a second modification of the reset circuit shown in FIG. In this example, the
＜リセット回路の第３変形例＞
図１１１（ａ）は、図１０９（ｃ）に示すリセット回路の第３変形例を示した図である。この例では、電圧監視回路３３８から出力される低電圧信号の出力タイミングを遅延させる遅延時間を設定するための第１ランダム遅延回路３１７ａと、ＷＤＴが出力するＷＤＴ起動信号の出力タイミングを遅延させる遅延時間を設定するための第２ランダム遅延回路３１７ｂと、を別に設けている。すなわち、この例では、ＣＰＵ３０４を、（１）電圧監視回路３３８が出力する低電圧信号に、第１ランダム遅延回路３１７ａで選択した遅延時間だけ出力タイミングを遅延させた信号に基づいてシステムリセット、（２）ＷＤＴ３１４が出力するＷＤＴ起動信号に、第２ランダム遅延回路３１７ｂで選択した遅延時間だけ出力タイミングを遅延させた信号に基づいてシステムリセット、（３）ＷＤＴ３１４が出力するＷＤＴ起動信号（遅延時間なし）に基づいてシステムリセット、の３つの状態のいずれかをＣＰＵ３０４が選択可能に構成している。また、低電圧信号やＷＤＴ起動信号の出力タイミングを遅延させるための各々の遅延時間を第１ランダム遅延回路３１７ａ、第２ランダム遅延回路３１７ｂによって個別に設定可能に構成している。これらの選択や設定、ＷＤＴ３１４のスタートやリセットは、例えば、ＣＰＵ３０４のデータ入出力端子Ｄ０〜Ｄ７を介してリセット回路に内蔵したレジスタに設定値を書き込んだり、リセット回路の所定の入力端子に所定のレベルの信号（設定値に対応する信号）を入力したりすることで行われる。
<Third Modification of Reset Circuit>
FIG. 111 (a) is a diagram showing a third modification of the reset circuit shown in FIG. 109 (c). In this example, the first
＜リセット信号出力端子の接続の一例＞
図１１１（ｂ）は、ＣＰＵ３０４に接続される各種ＩＣの一部を示した図である。この例では、ＣＰＵ３０４は、リセットに関連する端子として、同図（ａ）に示す電圧監視回路３３８が出力する低電圧信号に基づいて生成されるリセット信号が入力されるリセット信号入力端子ＸＳＲＳＴ１と、同図（ａ）に示すＷＤＴ３１４が出力するＷＤＴ起動信号に基づいて生成されるリセット信号が入力されるリセット信号入力端子ＸＳＲＳＴ２と、リセット信号を出力するためのリセット信号出力端子ＸＲＳＴＯの３つの端子を備える。
<Example of reset signal output terminal connection>
FIG. 111 (b) is a diagram showing a part of various ICs connected to the
図９を用いて説明したように、ＣＰＵ３０４は、リセット信号入力端子ＸＳＲＳＴ１（またはリセット信号入力端子ＸＳＲＳＴ２）に所定期間（例えば、システムクロックの４周期分の期間）以上のＬレベルの信号が入力された後に、当該入力端子にＨレベルの信号が入力された場合にシステムリセット（初期化）される。
As described with reference to FIG. 9, the
また、リセット信号出力端子ＸＲＳＴＯには、複数（この例では４つ）のＩＣ１１〜ＩＣ１４の入力端子と、他の回路の入力端子が接続されている。ここで、ＩＣ１１〜ＩＣ１４や他の回路としては、例えば、アドレスデコーダやフリップフロップ等のロジックＩＣ、図４に示される各種回路・ＩＣ・装置（例えば、乱数値生成回路、起動信号出力回路、駆動回路、音源ＩＣ、センサ回路、遮蔽装置、装飾図柄表示装置）を適用することができる。また、ＩＣ１１〜ＩＣ１４や他の回路の入力端子としては、回路全体を初期化するためのリセット信号が入力されるリセット端子や、回路の一部を初期化するための信号が入力されるＣＬＲ端子などを適用することができる。
The reset signal output terminal XRSTO is connected to input terminals of a plurality (four in this example) of IC11 to IC14 and input terminals of other circuits. Here, as the
＜リセット信号出力端子の接続の第１変形例＞
図１１２は、図１１１（ｂ）に示すリセット信号出力端子ＸＲＳＴＯの接続の第１変形例を示した図である。この例では、ＣＰＵ３０４は、上述のリセット信号出力端子ＸＲＳＴＯをＩＣ１１の入力端子９に接続することに加えて、８本のデータ信号端子Ｄ０〜Ｄ７を、ＩＣ１１のデータ信号入力端子１〜入力端子８の各々に接続している。また、ＩＣ１１は、データ信号入力端子１〜入力端子８の各々に対応する出力端子１〜８を備えており、これらの出力端子１〜８を、図示しない第１副制御部４００のＣＰＵ４０４の８本のデータ信号入力端子に接続している。すなわち、ＣＰＵ３０４のデータ信号線が、ＩＣ１１を介して第１副制御部４００のＣＰＵ４０４に入力されており、ＣＰＵ３０４と第１副制御部４００のＣＰＵ４０４は、ＩＣ１１を介して通信可能に構成されている。なお、ＣＰＵ３０４とＣＰＵ４０４を、ＩＣ１１に加えて（または替えて）、上述のＩＣ１２〜ＩＣ１４の一部または全てを介して通信可能に構成してもよい。また、ＣＰＵ３０４とＣＰＵ４０４を、これらのＩＣ１１〜ＩＣ１４に加えて（または替えて）、中継基板を介して通信可能に構成してもよい。
<First Modification of Connection of Reset Signal Output Terminal>
FIG. 112 is a diagram showing a first modification of the connection of the reset signal output terminal XRSTO shown in FIG. 111 (b). In this example, in addition to connecting the reset signal output terminal XRSTO to the
＜リセット信号出力端子の接続の第２変形例＞
図１１３は、図４を用いて説明した基本回路３０２と、この基本回路３０２に接続される各種ＩＣの一部を示した図である。なお、ここでは、主制御部３００の基本回路３０２について説明するが、主制御部３００の基本回路３０２に替えて（または、加えて）第１副制御部４００の基本回路４０２、第２副制御部５００の基本回路５０２、その他の制御部（例えば、払出制御部６００）の基本回路に相当する回路に適用することもできる。
<Second Modification of Connection of Reset Signal Output Terminal>
FIG. 113 is a diagram illustrating the
基本回路３０２は、リセットに関連する端子として、上述のリセット信号入力端子ＸＳＲＳＴとリセット信号出力端子ＸＲＳＴＯの２つの端子を備える。リセット信号入力端子ＸＳＲＳＴには、ＩＣ０１（例えば、上述のリセット回路や電源監視回路）の出力端子が接続されており、図９を用いて説明したように、基本回路３０２のＣＰＵ３０４は、リセット信号入力端子ＸＳＲＳＴに所定期間（例えば、システムクロックの４周期分の期間）以上のＬレベルの信号が入力された後にＨレベルの信号が入力された場合にシステムリセット（初期化）される。
The
また、リセット信号出力端子ＸＲＳＴＯには、複数（この例では４つ）のＩＣ１１〜ＩＣ１４の入力端子と、他の回路の入力端子が接続されている。ここで、ＩＣ１１〜ＩＣ１４や他の回路としては、例えば、アドレスデコーダやフリップフロップ等のロジックＩＣ、図４に示される各種回路・ＩＣ・装置（例えば、乱数値生成回路、起動信号出力回路、駆動回路、音源ＩＣ、センサ回路、遮蔽装置、装飾図柄表示装置）を適用することができる。また、ＩＣ１１〜ＩＣ１４や他の回路の入力端子としては、回路全体を初期化するためのリセット信号が入力されるリセット端子や、回路の一部を初期化するための信号が入力されるＣＬＲ端子などを適用することができる。
The reset signal output terminal XRSTO is connected to input terminals of a plurality (four in this example) of IC11 to IC14 and input terminals of other circuits. Here, as the
＜固定延長時間とランダム延長時間＞
次に、図１１４を用いて、システムリセット後に基本回路３０２によって実行される固定延長処理とランダム延長処理の時間設定について説明する。図９を用いて説明したように、ＣＰＵ３０４は、セキュリティモードにおいてセキュリティチェック処理→固定延長処理→ランダム延長処理の順番で各々の処理を実行した後、ユーザモードに移行し、遊技制御用プログラムを実行するように構成されている。本実施形態では、固定延長処理の処理時間（固定延長時間）とランダム延長処理の処理時間（ランダム延長時間）の各々をＣＰＵ３０４に予め設定することによって、セキュリティモード（＝セキュリティチェック処理＋固定延長処理＋ランダム延長処理）の時間を、設定した時間分だけ延長することが可能である。
<Fixed extension time and random extension time>
Next, the time setting for the fixed extension process and the random extension process executed by the
図１１４（ａ）は固定延長時間の設定例を示したものである。この例では、ＣＰＵ３０４の所定記憶領域に、３ビット長の設定値データ０００Ｂ〜１１１Ｂのいずれかを予め設定することによって、同図に示す時間だけ固定延長時間を延長できるように構成されている。なお、この例では、設定値データが１１１Ｂの場合を除き、固定延長時間は、「２の２２乗×（１／ＳＣＬＫ）×設定値データ」の計算式によって算出される。
FIG. 114A shows an example of setting the fixed extension time. In this example, the fixed extension time can be extended by the time shown in the figure by presetting any one of the 3-bit set value data 000B to 111B in a predetermined storage area of the
例えば、設定値データを０００Ｂに設定した場合には、システムクロックＳＣＬＫの周波数とは無関係に固定延長時間が０（延長しない）に設定され、設定値データを００１Ｂに設定した場合、システムクロックＳＣＬＫの周波数が８ＭＨｚのときは固定延長時間が約５２５ｍｓ（＝２の２２乗×（１／８ＭＨｚ）×１）に設定され、システムクロックＳＣＬＫの周波数が１０ＭＨｚのときは固定延長時間が約４２０ｍｓ（＝２の２２乗×（１／１０ＭＨｚ）×１）に設定され、システムクロックＳＣＬＫの周波数が１２ＭＨｚのときは固定延長時間が約３５０ｍｓ（＝２の２２乗×（１／１２ＭＨｚ）×１）に設定される。 For example, when the set value data is set to 000B, the fixed extension time is set to 0 (not extended) regardless of the frequency of the system clock SCLK, and when the set value data is set to 001B, the system clock SCLK When the frequency is 8 MHz, the fixed extension time is set to about 525 ms (= 2 to the power of 22 × (1/8 MHz) × 1), and when the frequency of the system clock SCLK is 10 MHz, the fixed extension time is about 420 ms (= 2). 22 × (1/10 MHz) × 1), and when the frequency of the system clock SCLK is 12 MHz, the fixed extension time is set to about 350 ms (= 2 to the 22nd power × (1/12 MHz) × 1). The
なお、この例では、固定延長時間をシステムクロックＳＣＬＫに基づいて算出する例を示したが、例えば、他の設定値（例えば、後述するランダム延長時間）などに基づいて算出してもよいし、システムクロックＳＣＬＫと他の設定値の両方に基づいて算出してもよい。また、システムクロックＳＣＬＫと固定延長時間を反比例の関係にする例を示したが、両者が比例関係にあってもよい。また、設定値データが１１１Ｂの場合には、システムクロックＳＣＬＫの周波数とは無関係に固定延長時間を共通の約３００００ｍｓに設定する例を示したが、設定値データが１１１Ｂの場合も上述の計算式によって算出してもよいし、最大値を設定してもよい。また、設定値データのデータ長は３ビットに限定されず、延長時間の種類を増やしてもよい。また、固定延長時間に０を含めずに０より大きい時間に限定してもよい（ＣＰＵ３０４が必ず固定延長処理を実行するものとしてもよい）。また、内部リセットと外部リセットで、異なる固定延長時間の設定を可能に構成してもよい。
In this example, the fixed extension time is calculated based on the system clock SCLK. However, for example, the fixed extension time may be calculated based on another set value (for example, a random extension time described later). The calculation may be based on both the system clock SCLK and other set values. Further, although an example in which the system clock SCLK and the fixed extension time are in an inversely proportional relationship has been shown, both may be in a proportional relationship. Further, in the case where the set value data is 111B, an example in which the fixed extension time is set to about 30000 ms in common regardless of the frequency of the system clock SCLK is shown. However, the above calculation formula is also used when the set value data is 111B. Or a maximum value may be set. Further, the data length of the set value data is not limited to 3 bits, and the type of extension time may be increased. Further, the fixed extension time may be limited to a time longer than 0 without including 0 (the
図１１４（ｂ）はランダム延長時間の設定例を示したものである。この例では、ＣＰＵ３０４の所定記憶領域に、２ビット長の設定値データ００Ｂ〜１１Ｂのいずれかを予め設定することによって、同図に示す時間だけランダム延長時間を延長することができるように構成されている。例えば、設定値データを００Ｂに設定した場合、システムクロックＳＣＬＫの周波数とは無関係にランダム延長時間が０（延長しない）に設定され、設定値データを０１Ｂに設定した場合、システムクロックＳＣＬＫの周波数が８ＭＨｚのときはランダム延長時間が０〜０．５ｍｓのランダムな時間（ＣＰＵ３０４のコアによってランダムに選択された時間）に設定され、システムクロックＳＣＬＫの周波数が１０ＭＨｚのときはランダム延長時間が０〜０．４ｍｓのランダムな時間に設定され、システムクロックＳＣＬＫの周波数が１２ＭＨｚのときはランダム延長時間が０〜０．３ｍｓのランダムな時間に設定される。
FIG. 114 (b) shows an example of setting the random extension time. In this example, the random extension time can be extended by the time shown in the figure by presetting any of the 2-bit length set value data 00B to 11B in a predetermined storage area of the
なお、この例では、ランダム延長時間をシステムクロックＳＣＬＫによって変化させる例を示したが、異なるシステムクロックＳＣＬＫ間で同一に設定してもよい。また、他の設定値（例えば、上述の固定延長時間）などに基づいて算出してもよいし、システムクロックＳＣＬＫと他の設定値の両方に基づいて算出してもよい。また、設定値データのデータ長は２ビットに限定されず、延長時間の種類を増やしてもよい。また、ランダム延長時間に０を含めずに０より大きい時間に限定してもよい（ＣＰＵ３０４が必ずランダム延長処理を実行するものとしてもよい）。また、内部リセットと外部リセットで、異なるランダム延長時間の設定を可能に構成してもよい。また、固定延長時間とランダム延長時間の一方について基準クロックを可変とし、他方については基準クロックを固定に構成してもよい。
In this example, an example in which the random extension time is changed by the system clock SCLK is shown, but the same may be set between different system clocks SCLK. Further, it may be calculated based on other set values (for example, the above-described fixed extension time) or may be calculated based on both the system clock SCLK and other set values. Further, the data length of the set value data is not limited to 2 bits, and the type of extension time may be increased. Further, the random extension time may be limited to a time longer than 0 without including 0 (the
＜ＷＤＴタイムアウト時間＞
次に、図１１５を用いて、ＷＤＴ３１４のタイムアウト時間設定について説明する。なお、同図はＷＤＴ３１４のタイムアウト時間の設定例を示したものである。この例では、ＣＰＵ３０４の所定記憶領域に、４ビット長の設定値データ００００Ｂ〜１０００Ｂのいずれかを予め設定することによって、同図に示す時間だけタイムアウト時間を設定できるように構成されている。例えば、設定値データを００００Ｂに設定した場合には、システムクロックＳＣＬＫの周波数とは無関係にタイムアウト時間が禁止（ＷＤＴを使用しない）に設定され、設定値データを０００１Ｂに設定した場合、システムクロックＳＣＬＫの周波数が８ＭＨｚのときはタイムアウト時間が約６５ｍｓに設定され、システムクロックＳＣＬＫの周波数が１０ＭＨｚのときはタイムアウト時間が約５２ｍｓに設定され、システムクロックＳＣＬＫの周波数が１２ＭＨｚのときはタイムアウト時間が約４４ｍｓに設定される。
<WDT timeout period>
Next, the timeout time setting of the
なお、この例では、タイムアウト時間をシステムクロックＳＣＬＫによって変化させる例を示したが、異なるシステムクロックＳＣＬＫ間で同一に設定してもよい。また、他の設定値（例えば、上述の固定延長時間やランダム延長時間）などに基づいて算出してもよいし、システムクロックＳＣＬＫと他の設定値の両方に基づいて算出してもよい。また、設定値データのデータ長は４ビットに限定されず、タイムアウト時間の種類を増やしてもよい。また、タイムアウト時間が上述の固定延長時間よりも小さくなるように設定しているが、タイムアウト時間が上述の固定延長時間よりも大きくなるように設定してもよい。 In this example, the timeout time is changed according to the system clock SCLK. However, the same time may be set between different system clocks SCLK. Further, it may be calculated based on other set values (for example, the above-described fixed extension time or random extension time), or may be calculated based on both the system clock SCLK and other set values. Further, the data length of the set value data is not limited to 4 bits, and the types of timeout time may be increased. Further, although the timeout time is set to be smaller than the above-described fixed extension time, the timeout time may be set to be longer than the above-described fixed extension time.
＜リセット出力信号とセキュリティモード＞
次に、上述のリセット出力端子ＸＳＲＳＴＯの出力信号の変化と、セキュリティモードの状態変化との関係について説明する。図１１６（ａ）に示す例は、上記図９と同一の状態を示しており、リセット入力端子ＸＳＲＳＴに所定期間以上のＬレベルの信号が入力された後にＨレベルの信号が入力されたことによってセキュリティモードに移行している。そして、このセキュリティモードにおいて、最初にセキュリティチェック処理が実行され、次に、上述の固定延長時間の設定に応じた期間の経過を待つ固定延長処理が実行され、当該固定延長処理が終了したときにリセット出力端子ＸＲＳＴＯからＨレベルの信号を出力し、その後、上述のランダム延長時間の設定に応じたランダムな期間の経過を待つランダム延長処理が終了した場合にユーザモードに移行し、遊技制御用プログラムの実行が開始されている。すなわち、この例では、固定延長処理の終了タイミング（＝ランダム延長処理の開始タイミング）と、リセット出力端子ＸＲＳＴＯからＨレベルの信号を出力するタイミングを一致させている。
<Reset output signal and security mode>
Next, the relationship between the change in the output signal of the reset output terminal XSRSTO and the change in the security mode state will be described. The example shown in FIG. 116 (a) shows the same state as FIG. 9 described above, and when an H level signal is input to the reset input terminal XSRST after an L level signal of a predetermined period or longer is input. Transition to security mode. Then, in this security mode, the security check process is first executed, then the fixed extension process waiting for the elapse of a period according to the above-described setting of the fixed extension time is executed, and when the fixed extension process is completed A game control program that shifts to a user mode when a random extension process that outputs an H level signal from the reset output terminal XRSTO and then waits for the passage of a random period according to the setting of the above-described random extension time is completed. Execution has started. That is, in this example, the end timing of the fixed extension processing (= start timing of the random extension processing) is matched with the timing of outputting an H level signal from the reset output terminal XRSTO.
また、図１１６（ｂ）に示す例は、固定延長処理が終了した後、所定時間が経過したときにリセット出力端子ＸＲＳＴＯからＨレベルの信号を出力し、その後、ランダム延長処理が終了した場合にユーザモードに移行し、遊技制御用プログラムの実行が開始されている。すなわち、この例では、固定延長処理が終了した後、ランダム延長処理が終了してユーザモードに移行する前（遊技制御用プログラムの実行が開始される前）にリセット出力端子ＸＲＳＴＯからＨレベルの信号を出力している。なお、所定時間（固定延長処理が終了してから、リセット出力端子ＸＲＳＴＯからＨレベルの信号を出力するまでの時間）は、固定時間でもよいし可変時間でもよい。また、固定時間を採用した場合には、例えば、固定延長処理が終了してから、システムクロックＳＣＬＫが所定クロック（例えば、４クロック）経過した後のシステムクロックＳＣＬＫ立上がりエッジ（または、立下りエッジ）までの時間を、所定時間に設定してもよい。また、可変時間を採用した場合には、システムリセットの度に所定時間をランダムな時間に変化させてもよい。 In the example shown in FIG. 116B, when a predetermined time has elapsed after the fixed extension process is completed, an H level signal is output from the reset output terminal XRSTO, and then the random extension process is completed. Transition to the user mode, the execution of the game control program is started. That is, in this example, after the fixed extension process is finished, before the random extension process is finished and before the transition to the user mode (before the execution of the game control program is started), an H level signal is output from the reset output terminal XRSTO. Is output. The predetermined time (the time from the end of the fixed extension process to the output of the H level signal from the reset output terminal XRSTO) may be a fixed time or a variable time. Further, when the fixed time is adopted, for example, the rising edge (or falling edge) of the system clock SCLK after a predetermined clock (for example, 4 clocks) has elapsed since the end of the fixed extension process. The time until may be set to a predetermined time. When variable time is adopted, the predetermined time may be changed to a random time each time the system is reset.
＜ランダム延長時間を変化させる場合＞
図１１７（ａ）、（ｂ）は、固定延長処理の終了タイミング（＝ランダム延長処理の開始タイミング）と、リセット出力端子ＸＲＳＴＯからＨレベルの信号を出力するタイミングが一致するが、ランダム延長時間が異なる例を示した図である。すなわち、同図（ａ）と（ｂ）では、固定延長時間の設定値が同一（例えば、設定値＝００１Ｂ、ＳＣＬＫ＝約８ＭＨｚ）であるとともに、ランダム延長時間の設定値も同一（例えば、設定値＝０１Ｂ、ＳＣＬＫ＝８ＭＨｚ）であるが、同図（ａ）では、ランダム延長時間の数値範囲（例えば、０〜０．５ｍｓ）から時間Ａ１（例えば、０．２ｍｓ）が選択されている一方で、同図（ｂ）では、ランダム延長時間の数値範囲（例えば、０〜０．５ｍｓ）から、時間Ａ１よりも長い時間Ａ２（例えば、０．３ｍｓ）が選択されている。なお、この例では、ランダム延長時間の数値範囲として０〜０．５ｍｓを選択しているため、ランダム延長時間が０（ランダム延長時間無し）になる場合も含まれている。
<When changing the random extension time>
117 (a) and 117 (b) show that the end timing of the fixed extension processing (= start timing of the random extension processing) coincides with the timing of outputting the H level signal from the reset output terminal XRSTO. It is the figure which showed the different example. That is, in FIGS. 9A and 9B, the set value of the fixed extension time is the same (for example, set value = 001B, SCLK = about 8 MHz), and the set value of the random extension time is also the same (for example, the set value). (Value = 01B, SCLK = 8 MHz) In FIG. 9A, the time A1 (for example, 0.2 ms) is selected from the numerical range of the random extension time (for example, 0 to 0.5 ms). In FIG. 5B, a time A2 (for example, 0.3 ms) longer than the time A1 is selected from the numerical range (for example, 0 to 0.5 ms) of the random extension time. In this example, since 0 to 0.5 ms is selected as the numerical range of the random extension time, the case where the random extension time becomes 0 (no random extension time) is also included.
このように、固定延長時間やランダム延長時間の設定が同じであってもランダム延長時間（Ａ１、Ａ２）を変化させることによって、リセット出力端子ＸＲＳＴＯのＨレベル信号出力から、ユーザモードが開始されるまでの時間（Ａ１、Ａ２）を、システムリセットの度に変化させることができる。このため、リセット信号出力端子ＸＲＳＴＯに接続されたＩＣ１１〜ＩＣ１４や他の回路にＨレベルの信号を出力してから（ＩＣ１１〜ＩＣ１４や他の回路を起動したり初期化してから）、遊技制御用プログラムが実行されるまでの時間を変化させることができ、ＣＰＵ３０４の各端子からの出力信号やＣＰＵ３０４の周辺ＩＣの動作などを手掛かりにして遊技制御用プログラムの実行タイミング（例えば、当否判定の抽選タイミング）を把握するような不正行為を未然に防止できる場合がある。なお、この例では、ランダム延長時間の設定値を同一にしたが、両者のランダム延長時間の設定値を異ならせてもよい。
As described above, the user mode is started from the H level signal output of the reset output terminal XRSTO by changing the random extension time (A1, A2) even if the setting of the fixed extension time and the random extension time is the same. The time until (A1, A2) can be changed at every system reset. For this reason, after outputting an H level signal to IC11 to IC14 or other circuits connected to the reset signal output terminal XRSTO (after starting or initializing IC11 to IC14 or other circuits), for game control The time until the program is executed can be changed, and the execution timing of the game control program (for example, lottery timing for determination of success / failure) based on the output signals from the respective terminals of the
＜固定延長時間を変化させる場合＞
図１１７（ｃ）、（ｄ）は、固定延長処理の終了タイミング（＝ランダム延長処理の開始タイミング）と、リセット出力端子ＸＲＳＴＯからＨレベルの信号を出力するタイミングが一致するが、固定延長時間が異なる例を示した図である。すなわち、同図（ｃ）と（ｄ）では、ランダム延長時間の設定値データは同一（例えば、設定値＝０１Ｂ、ＳＣＬＫ＝８ＭＨｚ）であり、同図（ａ）および（ｂ）でランダム延長時間の数値範囲（例えば、０〜０．５ｍｓ）から同一の時間Ａ１（例えば、０．２ｍｓ）が設定される一方で、同図（ｃ）では、固定延長時間を時間Ｂ１（例えば、設定値＝００１Ｂ、ＳＣＬＫ＝８ＭＨｚ、約５２５ｍｓ）、同図（ｄ）では、固定延長時間を時間Ｂ１よりも長い時間Ｂ２（例えば、設定値＝０１０Ｂ、ＳＣＬＫ＝８ＭＨｚ、約１０５０ｍｓ）に設定している（Ｂ１＜Ｂ２）。
<When changing the fixed extension time>
117 (c) and 117 (d), the end timing of the fixed extension process (= start timing of the random extension process) and the timing of outputting the H level signal from the reset output terminal XRSTO coincide, but the fixed extension time It is the figure which showed the different example. That is, the setting value data of the random extension time is the same (for example, setting value = 01B, SCLK = 8 MHz) in FIGS. 10C and 10D, and the random extension time is shown in FIGS. While the same time A1 (for example, 0.2 ms) is set from a numerical range of (for example, 0 to 0.5 ms), in FIG. 5C, the fixed extension time is set to the time B1 (for example, set value = (001B, SCLK = 8 MHz, about 525 ms), in FIG. 4D, the fixed extension time is set to a time B2 longer than the time B1 (for example, set value = 010B, SCLK = 8 MHz, about 1050 ms) (B1). <B2).
このように、ランダム延長時間（Ａ１）が同じであっても固定延長時間（Ｂ１、Ｂ２）を変化させることによって、固定延長処理が開始されてからユーザモードが開始されるまでの時間（Ｃ１、Ｃ２）を変化させることができる。このため、ＣＰＵ３０４のシステムリセットから遊技制御用プログラムが実行されるまでの時間をシステムリセットの度に変化させることができ、ＣＰＵ３０４のリセット入力端子ＸＳＲＳＴに入力するリセット信号などを手掛かりにして遊技制御用プログラムの実行タイミング（例えば、当否判定の抽選タイミング）を把握するような不正行為を未然に防止できる場合がある。なお、図１０９では、固定延長時間とランダム延長時間の一方を異ならせる例を示したが、両者が異なるようにすれば、遊技制御用プログラムの実行タイミングを把握するような不正行為を、より確実に防止できる場合がある。
Thus, by changing the fixed extension time (B1, B2) even if the random extension time (A1) is the same, the time from the start of the fixed extension process to the start of the user mode (C1, C2) can be varied. Therefore, the time from the system reset of the
＜固定延長処理を契機にリセット出力信号を変化させる場合＞
図１１８は、固定延長処理を契機にリセット出力信号を変化させる例を示した図である。この例では、固定延長処理の開始タイミング（＝セキュリティチェック処理の終了タイミング）と、リセット出力端子ＸＲＳＴＯからＨレベルの信号を出力するタイミングを一致させている。なお、固定延長処理を契機にリセット出力信号を変化させればよいため、例えば、固定延長処理の開始前（例えば、固定延長処理の開始タイミングから２００ｍｓ前）にリセット出力信号を出力してもよいし、固定延長時間の設定値に応じて遅延時間を決定し、当該遅延時間の経過を待ってからリセット出力信号を出力してもよい。また、内部リセット（内蔵するＷＤＴのタイムアウトに基づくリセット）か、外部リセット（ＸＳＲＳＴ端子への信号入力に基づくリセット）かを判別し、当該リセットの種類に応じてリセット出力信号の出力タイミングを決定してもよい。
<When changing the reset output signal triggered by fixed extension processing>
FIG. 118 is a diagram illustrating an example in which the reset output signal is changed in response to the fixed extension process. In this example, the start timing of the fixed extension process (= end timing of the security check process) and the timing of outputting an H level signal from the reset output terminal XRSTO are matched. Since the reset output signal may be changed in response to the fixed extension process, for example, the reset output signal may be output before the start of the fixed extension process (for example, 200 ms before the start timing of the fixed extension process). The delay time may be determined according to the set value of the fixed extension time, and the reset output signal may be output after the delay time has elapsed. Also, it is determined whether it is an internal reset (reset based on the timeout of the built-in WDT) or an external reset (reset based on signal input to the XSRST terminal), and the output timing of the reset output signal is determined according to the type of the reset. May be.
また、過去のリセットの種類を記憶する記憶手段を備え、当該記憶手段に記憶されたリセットの種類の履歴に基づいてリセット出力信号の出力タイミングを変化させてもよく、例えば、内部リセットが複数回連続した場合には、リセット出力信号の出力タイミングを前回よりも遅らせたり早めたりしてもよい。 In addition, a storage unit that stores past reset types may be provided, and the output timing of the reset output signal may be changed based on a history of reset types stored in the storage unit. If it is continuous, the output timing of the reset output signal may be delayed or advanced from the previous time.
＜他の出力信号とセキュリティモード＞
図１１９は、ＣＰＵ３０４から出力されるアドレス信号、データ信号、制御信号、およびリセット出力信号の変化と、セキュリティモードの状態変化を示した図である。この例では、ＣＰＵ３０４は、固定延長処理が終了したとき（ランダム延長処理を開始したとき）にリセット出力端子ＸＲＳＴＯからＨレベルの信号を出力するとともに、同じタイミングで外部のＩＣ（例えば、ＲＯＭ３０６、ＲＡＭ３０８）との間でデータのリード（またはライト）を開始している。このため、この例では、リセット出力端子ＸＲＳＴＯからＨレベルの信号を出力すると同時に、アドレス信号Ａ０〜Ａ１５端子から１６ビットのアドレス情報（この例では、００００Ｈ）の出力を開始し、制御信号ＸＭ１端子からアドレス情報のラッチタイミング（外部のＩＣがアドレス情報を取り込むタイミング）を示す制御信号を出力し、続けて、データ信号Ｄ０〜Ｄ７端子から８ビットのデータ情報（この例では、オペコード）の出力を開始し、制御信号ＸＭ１端子からデータ情報のラッチタイミング（外部のＩＣがデータ情報を取り込むタイミング）を示す制御信号を出力している。
<Other output signals and security mode>
FIG. 119 is a diagram illustrating changes in the address signal, data signal, control signal, and reset output signal output from the
なお、この例では、リセット出力端子ＸＲＳＴＯからＨレベルの信号を出力すると同時にアドレス信号と制御信号の出力を開始しているが、例えば、リセット出力よりも前にアドレス信号と制御信号の出力を開始してもよいし、リセット出力よりも後（例えば、セキュリティモードからユーザモードに移行した直後）にアドレス信号と制御信号の出力を開始してもよい。なお、ＸＭ１端子から出力する制御信号は、例えば、ＣＰＵ３０４のマシンサイクルを示す出力信号でもよいし、メモリ空間やＩ／Ｏ空間へのリクエスト出力信号でもよいし、リードサイクルやライトサイクルを示す出力信号でもよい。
In this example, the output of the address signal and the control signal is started simultaneously with the output of the H level signal from the reset output terminal XRSTO. For example, the output of the address signal and the control signal is started before the reset output. Alternatively, the output of the address signal and the control signal may be started after the reset output (for example, immediately after shifting from the security mode to the user mode). The control signal output from the XM1 terminal may be, for example, an output signal indicating a machine cycle of the
図１２０（ａ）は外部リセット後の他の出力信号の状態変化を示した図であり、同図（ｂ）は内部リセット後の他の出力信号の状態変化を示した図である。この例では、外部リセットの場合には、ランダム延長処理よりも所定時間Ａ１だけ前に、アドレス信号Ａ０〜Ａ１５端子から１６ビットのアドレス情報（この例では、００００Ｈ）の出力を開始し、制御信号ＸＭ１端子からアドレス情報のラッチタイミングを示す制御信号を出力している。一方、内部リセットの場合には、ランダム延長処理よりも所定時間Ａ２（Ａ２＞Ａ１）だけ前に、アドレス信号Ａ０〜Ａ１５端子から１６ビットのアドレス情報（この例では、００００Ｈ）の出力を開始し、制御信号ＸＭ１端子からアドレス情報のラッチタイミングを示す制御信号を出力している。すなわち、この例では、外部リセットと内部リセットで、アドレス信号Ａ０〜Ａ１５端子の信号出力と、制御信号ＸＭ１端子の信号出力のタイミングを異ならせている。 FIG. 120 (a) is a diagram showing a state change of another output signal after the external reset, and FIG. 120 (b) is a diagram showing a state change of another output signal after the internal reset. In this example, in the case of an external reset, the output of 16-bit address information (0000H in this example) is started from the address signals A0 to A15 terminals by a predetermined time A1 before the random extension process, and the control signal A control signal indicating the latch timing of the address information is output from the XM1 terminal. On the other hand, in the case of an internal reset, output of 16-bit address information (0000H in this example) is started from the address signals A0 to A15 before a predetermined time A2 (A2> A1) before the random extension process. The control signal indicating the latch timing of the address information is output from the control signal XM1 terminal. That is, in this example, the signal output timing of the address signals A0 to A15 and the signal output of the control signal XM1 terminal are different between the external reset and the internal reset.
また、内部リセットの場合には、ＷＤＴ３１４のタイムアウト直後に、アドレス信号Ａ０〜Ａ１５端子から１６ビットのアドレス情報（この例では、Ｅ０００Ｈ）の出力を行うように構成し、外部リセット直後のアドレス情報（例えば、００００Ｈ）と異ならせている。なお、内部リセット直後に出力するアドレス情報と、外部リセット直後に出力するアドレス情報を同一に設定してもよい。
In the case of an internal reset, 16-bit address information (E000H in this example) is output from the address signals A0 to A15 immediately after the timeout of the
図１２１（ａ）は外部リセット後の他の出力信号の状態変化の他の例を示した図であり、同図（ｂ）は内部リセット後の他の出力信号の状態変化の他の例を示した図である。この例では、内部リセットの場合には、外部リセットのリセット解除時間Ｂ１よりも長い時間Ｂ２の経過を待って、内部リセットを解除するように設定している。なお、本構成と、上記図１１５を用いて説明した各構成を組み合わせて実現してもよい。 FIG. 121A is a diagram showing another example of the state change of another output signal after the external reset, and FIG. 121B is another example of the state change of another output signal after the internal reset. FIG. In this example, in the case of an internal reset, the internal reset is canceled after the elapse of a time B2 longer than the reset cancellation time B1 of the external reset. Note that this configuration and each configuration described with reference to FIG.
＜セキュリティモードの開始タイミング＞
図１２２（ａ）は外部システムリセット後のセキュリティモードの開始タイミングの一例を示した図であり、同図（ｂ）は内部システムリセット後のセキュリティモードの開始タイミングの一例を示した図である。この例では、外部システムリセットの場合には、当該外部システムリセットの要因が発生してから（例えば、リセット入力信号ＸＳＲＳＴの立下りエッジを検出してから）、時間Ｃ１（例えば、システムクロックＳＣＬＫの４クロック分の時間）が経過した後にセキュリティモードが開始されるように構成している。一方、内部システムリセットの場合には、内部リセットの要因が発生してから（例えば、ＷＤＴタイマがタイムアウトしてから）、時間Ｃ２（例えば、システムクロックＳＣＬＫの１クロック分の時間）が経過した後にセキュリティモードが開始されるように構成している。
<Start timing of security mode>
FIG. 122 (a) is a diagram showing an example of the security mode start timing after the external system reset, and FIG. 122 (b) is a diagram showing an example of the security mode start timing after the internal system reset. In this example, in the case of an external system reset, after the cause of the external system reset occurs (for example, after the falling edge of the reset input signal XSRST is detected), the time C1 (for example, the system clock SCLK) The security mode is configured to start after a lapse of 4 clocks). On the other hand, in the case of an internal system reset, after the cause of the internal reset occurs (for example, after the WDT timer times out), the time C2 (for example, the time corresponding to one clock of the system clock SCLK) elapses. Security mode is configured to start.
なお、この例では、外部リセットの要因が発生してからセキュリティモードが開始されるまでの時間Ｃ１を、内部リセットの要因が発生してからセキュリティモードが開始されるまでの時間Ｃ２よりも長くしているが（Ｃ１＞Ｃ２）、外部リセットの要因が発生してからセキュリティモードが開始されるまでの時間Ｃ１を、内部リセットの要因が発生してからセキュリティモードが開始されるまでの時間Ｃ２よりも短くしてもよい（Ｃ１＜Ｃ２）。 In this example, the time C1 from the occurrence of the external reset factor to the start of the security mode is set longer than the time C2 from the occurrence of the internal reset factor to the start of the security mode. However, (C1> C2), the time C1 from the occurrence of the external reset factor to the start of the security mode is determined from the time C2 from the occurrence of the internal reset factor to the start of the security mode. May be shortened (C1 <C2).
また、上述の例では、セキュリティモードに含まれるランダム延長処理の実行時間（ランダム延長時間）や固定延長処理（固定延長時間）をリセットの要因によらずに自由に設定可能としたが、例えば、外部リセットと内部リセットで、ランダム延長時間の設定用レジスタと固定延長時間の設定用レジスタをそれぞれ一種類だけ備えるように構成し、外部リセットと内部リセットで、ランダム延長時間や固定延長時間を個別に設定することを禁止してもよい（共通の設定だけを許可してもよい）。 In the above example, the execution time of random extension processing (random extension time) and fixed extension processing (fixed extension time) included in the security mode can be freely set regardless of the reset factor. Configured to have only one random extension time setting register and one fixed extension time setting register for external reset and internal reset, and set random extension time and fixed extension time individually for external reset and internal reset. Setting may be prohibited (only common setting may be permitted).
図１２３は、本発明の基本概念を示した図である。本発明では、第１の事象に基づいて第２の事象を開始するときに、第１の事象が第１の要因に起因する場合と、第１の事象が第２の要因に起因する場合と、で第２の事象を開始するタイミングを異ならせることができる。 FIG. 123 is a diagram showing the basic concept of the present invention. In the present invention, when starting the second event based on the first event, the case where the first event is caused by the first factor and the case where the first event is caused by the second factor The timing for starting the second event can be varied.
例えば、上記図１２２を用いて説明したセキュリティモードの開始タイミングについて考えると、第１の事象（リセット）に基づいて第２の事象（セキュリティモード）を開始する場合に、第１の事象が第１の要因（外部システムリセット）に起因する場合と、第１の事象が第２の要因（内部システムリセット）に起因する場合と、で第２の事象（セキュリティモード）を開始するタイミングを異ならせることができる。このため、第１の要因（外部システムリセット）が発生してから第２の事象（セキュリティモード）が開始されるまでの時間Ｃ１を、第２の要因（内部システムリセット）が発生してから第２の事象（セキュリティモード）が開始されるまでの時間Ｃ２よりも長くしたり（Ｃ１＞Ｃ２）、第１の要因（外部システムリセット）が発生してから第２の事象（セキュリティモード）が開始されるまでの時間Ｃ１を、第２の要因（内部システムリセット）が発生してから第２の事象（セキュリティモード）が開始されるまでの時間Ｃ２よりも短くすることができる。 For example, considering the start timing of the security mode described with reference to FIG. 122 above, when the second event (security mode) is started based on the first event (reset), the first event is the first event. The timing for starting the second event (security mode) differs depending on whether the first event is caused by an external system reset or if the first event is caused by a second factor (internal system reset). Can do. Therefore, the time C1 from the occurrence of the first factor (external system reset) to the start of the second event (security mode) is the same as the time C1 after the second factor (internal system reset) occurs. The second event (security mode) starts after the first event (external system reset) occurs or the time C2 is longer than the time C2 until the second event (security mode) starts (C1> C2) The time C1 until the second event (internal system reset) occurs can be made shorter than the time C2 until the second event (security mode) is started.
また、セキュリティモードを開始するタイミングを異ならせることができるため、その後に実行されるユーザモードを開始するタイミングも異ならせることも可能となる。例えば、第１の事象が第１の要因に起因する場合と、第１の事象が第２の要因に起因する場合と、でセキュリティモードの実行時間が同じであっても、セキュリティモードを開始するタイミングを異ならせれば、第１の事象が第１の要因に起因する場合と、第１の事象が第２の要因に起因する場合と、でユーザモードを開始するタイミングを異ならせることができる。 Moreover, since the timing which starts security mode can be varied, it is also possible to vary the timing which starts user mode performed after that. For example, the security mode is started even when the execution time of the security mode is the same between the case where the first event is caused by the first factor and the case where the first event is caused by the second factor. If the timing is different, the timing at which the user mode is started can be made different between the case where the first event is caused by the first factor and the case where the first event is caused by the second factor.
また、第１の事象が第１の要因に起因する場合と、第１の事象が第２の要因に起因する場合と、でセキュリティモードを開始するタイミングを異ならせなくても、セキュリティモードの実行時間を異ならせれば、第１の事象が第１の要因に起因する場合と、第１の事象が第２の要因に起因する場合と、でユーザモードを開始するタイミングを異ならせることができる。 Also, the security mode can be executed without changing the timing of starting the security mode between the case where the first event is caused by the first factor and the case where the first event is caused by the second factor. If the times are different, the timing at which the user mode is started can be made different between the case where the first event is caused by the first factor and the case where the first event is caused by the second factor.
＜他の実施形態＞
次に、他の実施形態に係るパチンコ機について説明する。本実施形態に記載した複数の構成のうち、１つの構成に記載している内容を、他の構成に適用することでより遊技の幅を広げられる場合がある。
<Other embodiments>
Next, a pachinko machine according to another embodiment will be described. In some cases, the contents described in one configuration among a plurality of configurations described in the present embodiment may be applied to other configurations to further widen the game.
例えば、図１２４（ａ）は、図２を用いて説明した電源基板１８２、払出基板１７０、および主基板１５６の接続例を示した図である。電源基板１８２は、ＲＡＭクリアスイッチ１８０と、このＲＡＭクリアスイッチ１８０の操作が検出された場合に、検出信号を出力するための検出信号出力端子と、を備える。電源基板１８２のＣＰＵは、ＲＡＭクリアスイッチ１８０の操作の有無を定期的に検出し、検出結果（例えば、操作ありの場合にはＨレベルの信号、操作なしの場合にはＬレベルの信号）を検出信号出力端子から払出基板１７０に向けて出力する。
For example, FIG. 124A is a diagram illustrating an example of connection of the
払出基板１７０は、電源基板１８２の検出信号出力端子に接続される検出信号入力端子と、この検出信号入力端子を介して取得したＲＡＭクリアスイッチ１８０の操作情報を一時的に記憶するためのＲＡＭクリアスイッチ操作情報一時憶手段１７１（例えば、ＲＡＭ、ＣＰＵのレジスタ、フリップフロップ）と、このＲＡＭクリアスイッチ操作情報一時憶手段１７１に記憶された操作情報を出力するための操作情報出力端子と、を備える。払出基板１７０のＣＰＵは、電源投入後やシステムリセット後の初期処理などにおいて、検出信号入力端子に入力された信号を検出し、ＲＡＭクリアスイッチ１８０が操作されているか否かを示す操作情報（例えば、Ｈレベルの信号を検出した場合には操作ありを示す１の情報、Ｌレベルの信号を検出した場合には操作無しの情報を示す０の情報）をＲＡＭクリアスイッチ操作情報一時憶手段１７１の所定記憶領域に記憶するとともに、当該操作情報に対応する情報（例えば、操作ありの操作情報の場合にはＨレベルの信号、操作無しの操作情報の場合にはＬレベルの信号）を操作情報出力端子から主基板１５６に向けて出力する。
The
主基板１５６は、払出基板１７０の操作情報出力端子に接続される操作情報入力端子（上述のＩ／Ｏ４１０）と、ＲＡＭクリアタイミング報知用ＬＥＤ１５５と、を備える。主基板１５６に搭載されたＣＰＵ３０４は、初期設定において、ＲＡＭクリアタイミング報知用ＬＥＤ１５５を点灯させた後に（ＲＡＭクリアが可能であることを報知した後に）、操作情報入力端子（Ｉ／Ｏ３１０）の入力信号を確認し、Ｈレベルの信号を検出した場合には、ＲＡＭ３０８の所定領域の初期化（ＲＡＭクリア）を行う。
The
図１２５は、変形例に係る主制御部メイン処理の流れを示すフローチャートであり、上記図１０に対応するフローチャートである。なお、図１０に示すフローチャートと同一の部分については同一の符号を付し、その説明は省略する。また、図１２６は、主制御部メイン処理における初期設定２の流れを示すフローチャートである。
FIG. 125 is a flowchart showing the flow of the main process of the main control unit according to the modification, and is a flowchart corresponding to FIG. In addition, the same code | symbol is attached | subjected about the part same as the flowchart shown in FIG. 10, and the description is abbreviate | omitted. FIG. 126 is a flowchart showing a flow of
ＣＰＵ３０４は、初期設定２のステップＳ１２８において、ＲＡＭクリアタイミング報知用ＬＥＤ１５５を点灯させた後に（ＲＡＭクリアが可能であることを報知した後に）、操作情報入力端子（Ｉ／Ｏ３１０）の入力信号を確認し、ＲＡＭクリアスイッチ１８０が操作されているか否かを示す操作情報（例えば、Ｈレベルの信号を検出した場合には操作ありを示す１の情報、Ｌレベルの信号を検出した場合には操作無しの情報を示す０の情報）をＲＡＭ３０８の所定記憶領域に記憶する。
In step S128 of the
また、初期設定２の実行後のステップＳ１０９の判定処理では、最初に、ＲＡＭ３０８に操作ありを示す１の情報が記憶されているか否かを判定し、該当する場合（ＲＡＭクリアが必要な場合）には、基本回路３０２を初期状態にすべくステップＳ１１３に進む。一方、操作なしを示す０の情報が記憶されている場合（ＲＡＭクリアが必要でない場合）には、ＲＡＭ３０８に設けた電源ステータス記憶領域に記憶した電源ステータスの情報を読み出し、この電源ステータスの情報がサスペンドを示す情報であるか否かを判定する。そして、電源ステータスの情報がサスペンドを示す情報でない場合には、基本回路３０２を初期状態にすべくステップＳ１１３に進み、電源ステータスの情報がサスペンドを示す情報である場合には、ＲＡＭ３０８の所定の領域（例えば全ての領域）に記憶している１バイトデータを初期値が０である１バイト構成のレジスタに全て加算することによりチェックサムを算出し、算出したチェックサムの結果が特定の値（例えば０）であるか否か（チェックサムの結果が正常であるか否か）を判定する。そして、チェックサムの結果が特定の値（例えば０）の場合（チェックサムの結果が正常である場合）には電断前の状態に復帰すべくステップＳ１１１に進み、チェックサムの結果が特定の値（例えば０）以外である場合（チェックサムの結果が異常である場合）には、パチンコ機を初期状態にすべくステップＳ１１３に進む。同様に電源ステータスの情報が「サスペンド」以外の情報を示している場合にもステップＳ１１３に進む。
In the determination process in step S109 after the
図１２４に戻って、同図（ｂ）は、図１２４（ａ）に対応する従来の接続態様を示した図である。従来の接続態様では、主基板１５６において上述の固定延長時間として設定データ１１１Ｂ（約３０秒）を設定した場合、セキュリティーモードが終了してユーザモードに移行し、遊技制御用プログラムが開始されるのは、最低でも約３０秒後となる。このため、主基板１５６の遊技制御用プログラムにおいて操作情報入力端子（Ｉ／Ｏ４１０）に入力される信号を検出する構成を採用した場合、ＲＡＭクリアスイッチ１８０が最低でも約３０秒以上操作され続けなければ、ＲＡＭクリアスイッチ１８０の操作の有無を検出することができない上に、外部からは、主基板１５６がＲＡＭクリアスイッチ１８０の操作を検出するタイミングさえも知ることができない。
Returning to FIG. 124, FIG. 124 (b) is a diagram showing a conventional connection mode corresponding to FIG. 124 (a). In the conventional connection mode, when the setting data 111B (about 30 seconds) is set as the above-described fixed extension time on the
これに対して、同図（ａ）に示す本実施形態に係る接続態様では、遊技店の店員などは、ＲＡＭクリアタイミング報知用ＬＥＤ１５５の点灯／消灯を確認することでＲＡＭクリアが可能な状態か否かを即座に判断することができる。このため、ＲＡＭクリアタイミング報知用ＬＥＤ１５５の点灯を待ってＲＡＭクリアスイッチ１８０を操作することで、確実にＲＡＭクリアを行うことができる上に、ＲＡＭクリアスイッチ１８０を長時間に亘って操作し続けるような煩わしさからも解放され、利便性を高めることができる場合がある。また、ＲＡＭクリアタイミング報知用ＬＥＤ１５５の点灯前（ＣＰＵ３０４の遊技制御用プログラムが開始される前に）にＲＡＭクリアスイッチ１８０が操作されてしまった場合でも、払出基板１７０のＣＰＵが起動していれば操作情報を払出基板１７０が記憶することが可能である。このため、主基板１５６は、払出基板１７０のＲＡＭクリアスイッチ操作情報一時憶手段１７１に記憶された操作情報に基づいて、の遊技制御用プログラムの開始後にＲＡＭクリアを確実に実行することができる場合がある。
On the other hand, in the connection mode according to the present embodiment shown in FIG. 6A, whether the store clerk or the like of the game shop can clear the RAM by confirming that the RAM clear
なお、本実施形態では、電源基板１８２、払出基板１７０、および主基板１５６の間の信号の入出力を入出力端子を介して行う例を示したが、例えば、通信線を介した制御コマンドの送受信によるものでもよい。また、ＲＡＭクリアスイッチ１８０は、電源基板１８２に配置される例に限定されず、例えば、払出基板１７０に配置してもよい。
In the present embodiment, an example in which input / output of signals between the
＜主制御部の他の命令＞
次に、主制御部３００が備える他の命令について説明する。なお、以降の説明において、「ｒ」、「ｓ」、「ｓｓ」、または「ｑｑ」は任意のレジスタを表す略号であり、「ｋ」はＴレジスタとペアになる下位アドレスを表す略号であり、「ｎ」は８ビット長の数値（１６進数）を表す略号であり、「ｍｎ」は１６ビット長の数値（１６進数）を表す略号であり、「（ ）」はカッコ内の値が示すアドレスのデータを表す略号である。
<Other commands of main control unit>
Next, other commands included in the
＜他の命令／８ビットロード命令＞
８ビットロード命令は、８ビット長のデータを所定記憶領域にロードする命令であり、例えば、ＬＤ命令、ＬＤＴ命令、またはＣＬＲＴ命令などが該当する。
<Other instructions / 8-bit load instructions>
The 8-bit load instruction is an instruction for loading 8-bit data into a predetermined storage area, and corresponds to, for example, an LD instruction, an LDT instruction, or a CLRT instruction.
例えば、（ＬＤ Ａ，Ｔ）命令は、Ｔレジスタに記憶されたデータを、Ａレジスタにロードする命令であり、（ＬＤ Ｔ，ｎ）命令は、８ビット長の数値ｎを、Ｔレジスタにロードする命令である。 For example, the (LD A, T) instruction is an instruction for loading data stored in the T register into the A register, and the (LD T, n) instruction is for loading a numerical value n having an 8-bit length into the T register. It is an instruction to do.
（ＬＤＴ Ａ，（ｒ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｒで示されるレジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータを下位バイトとするアドレスに記憶されたデータを、Ａレジスタにロードする命令であり、（ＬＤＴ Ａ，（ｋ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータを、Ａレジスタにロードする命令であり、（ＬＤＴ ｒ，（ｋ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータを、ｒで示されるレジスタ（Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）にロードする命令である。 The (LDT A, (r)) instruction stores the data stored in the T register as the upper byte and the data stored in the register (A, B, C, D, E, H, L) indicated by r as the lower byte. (LDT A, (k)) instruction is an instruction for loading data stored in the T register into the upper byte, the register indicated by k. This is an instruction to load the data stored in the address having the data as the lower byte into the A register. The (LDT r, (k)) instruction is the register indicated by the upper byte, k, of the data stored in the T register. This is an instruction to load the data stored in the address having the data stored in the lower byte into the register (B, C, D, E, H, L) indicated by r.
（ＬＤＴ （ｒ），Ａ）命令は、Ａレジスタに記憶されたデータを、Ｔレジスタに記憶されたデータを上位バイト、ｒで示されるレジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータを下位バイトとするアドレスにロードする命令であり、（ＬＤＴ （ｋ），Ａ）命令は、Ａレジスタに記憶されたデータを、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスにロードする命令であり、（ＬＤＴ （ｋ），ｒ）命令は、ｒで示されるレジスタ（Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータを、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスにロードする命令である。 The (LDT (r), A) instruction is the data stored in the A register, the data stored in the T register is the upper byte, and the registers (A, B, C, D, E, H, L indicated by r) (LDT (k), A) is an instruction to load data stored in the A register, data stored in the T register as upper bytes, This is an instruction to load the data stored in the register indicated by k into an address having a lower byte, and the (LDT (k), r) instruction is a register (B, C, D, E, H, This is an instruction to load data stored in L) into an address having the data stored in the T register as the upper byte and the data stored in the register indicated by k as the lower byte.
（ＬＤＴ （ｋ），（ｓｓ））命令は、ｓｓで示されるペアレジスタ（ＢＣ，ＤＥ，ＨＬ）に記憶されたデータが示すアドレスに記憶されたデータを、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスにロードする命令であり、（ＬＤＴ （ｋ），（ＨＬ＋ｖ））命令は、ＨＬレジスタに記憶されたデータにｖで示されるデータ（ｖ＝１〜７）を加算した加算結果が示すアドレスに記憶されたデータを、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスにロードする命令であり、（ＬＤＴ （ｋ），（ＨＬ＋ｄ））命令は、ＨＬレジスタに記憶されたデータにｄで示されるデータ（ｄ＝８〜１２７、−１〜−１２８）を加算した加算結果が示すアドレスに記憶されたデータを、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスにロードする命令であり、（ＬＤＴ （ｓｓ），（ｋ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータを、ｓｓで示されるペアレジスタ（ＢＣ，ＤＥ，ＨＬ）に記憶されたデータが示すアドレスにロードする命令である。 The (LDT (k), (ss)) instruction is obtained by changing the data stored in the address indicated by the data stored in the pair register (BC, DE, HL) indicated by ss and the data stored in the T register. This is an instruction to load the data stored in the register indicated by byte k to the address having the lower byte, and the (LDT (k), (HL + v)) instruction is indicated by v in the data stored in the HL register. Data stored at the address indicated by the addition result of data (v = 1 to 7), the data stored in the T register as the upper byte, and the data stored in the register indicated by k as the lower byte The (LDT (k), (HL + d)) instruction is data indicated by d in the data stored in the HL register (d = 8 to 127, −1 to 128) is an instruction to load the data stored at the address indicated by the addition result of 128) into the address having the data stored in the T register as the upper byte and the data stored in the register indicated by k as the lower byte. , (LDT (ss), (k)) instruction, the data stored in the address having the data stored in the T register as the upper byte and the data stored in the register indicated by k as the lower byte This is an instruction to load to the address indicated by the data stored in the indicated pair register (BC, DE, HL).
（ＬＤＴ （ＨＬ＋ｖ），（ｋ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータを、ＨＬレジスタに記憶されたデータにｖで示されるデータ（ｖ＝１〜７）を加算した加算結果が示すアドレスにロードする命令であり、（ＬＤＴ （ＨＬ＋ｄ），（ｋ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータを、ＨＬレジスタに記憶されたデータにｄで示されるデータ（ｄ＝８〜１２７、−１〜−１２８）を加算した加算結果が示すアドレスにロードする命令であり、（ＬＤＴ （ｋ），ｎ）命令は、ｎで示される値を、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスにロードする命令である。 The (LDT (HL + v), (k)) instruction stores data stored in an address having the data stored in the T register as the upper byte and the data stored in the register indicated by k as the lower byte. This is an instruction to load the address indicated by the addition result obtained by adding the data indicated by v (v = 1 to 7) to the stored data, and the (LDT (HL + d), (k)) instruction is stored in the T register. The data stored in the address having the data stored in the register indicated by k as the upper byte, the data stored in the register indicated by k as the lower byte, and the data indicated by d in the data stored in the HL register (d = 8 to 127, − 1 to -128) is added to the address indicated by the addition result, and the (LDT (k), n) instruction is used to set the value indicated by n to the data stored in the T register. High byte data is an instruction to load the address of the lower byte data stored in the register indicated by k.
（ＣＬＲＴ （ｋ））命令は、数値の０を、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスにロードする命令である。
The (CLRT (k)) instruction is an instruction to load a
＜他の命令／１６ビットロード命令＞
１６ビットロード命令は、１６ビット長のデータを所定記憶領域にロードする命令であり、例えば、ＬＤＴ命令、ＬＤＷＴ命令、ＣＬＲ命令、ＣＬＲＷＴ命令などが該当する。具体的には、（ＬＤＴ ＢＣ，ｎ）命令は、Ｔレジスタに記憶されたデータをＢレジスタにロードし、かつ、ｎで示される数値をＣレジスタにロードする命令であり、（ＬＤＴ ＤＥ，ｎ）命令は、Ｔレジスタに記憶されたデータをＤレジスタにロードし、かつ、ｎで示される数値をＥレジスタにロードする命令であり、（ＬＤＴ ＨＬ，ｎ）命令は、Ｔレジスタに記憶されたデータをＨレジスタにロードし、かつ、ｎで示される数値をＬレジスタにロードする命令である。
<Other instructions / 16-bit load instructions>
The 16-bit load instruction is an instruction for loading 16-bit data into a predetermined storage area, and corresponds to, for example, an LDT instruction, an LDWT instruction, a CLR instruction, a CLRWT instruction, and the like. Specifically, the (LDT BC, n) instruction is an instruction for loading data stored in the T register into the B register and loading a numerical value indicated by n into the C register, and (LDT DE, n ) Instruction is an instruction to load data stored in the T register into the D register and load a numerical value indicated by n into the E register, and the (LDT HL, n) instruction is stored in the T register. This is an instruction to load data into the H register and load a numerical value indicated by n into the L register.
（ＬＤＴ ＩＸ，ｎ）命令は、Ｔレジスタに記憶されたデータを１６ビット長のＩＸレジスタの上位８ビットにロードし、かつ、ｎで示される数値を１６ビット長のＩＸレジスタの下位８ビットにロードする命令であり、（ＬＤＴ ＩＹ，ｎ）命令は、Ｔレジスタに記憶されたデータを１６ビット長のＩＹレジスタの上位バイトにロードし、かつ、ｎで示される数値を１６ビット長のＩＹレジスタの下位バイトにロードする命令である。 The (LDT IX, n) instruction loads the data stored in the T register into the upper 8 bits of the 16-bit IX register, and sets the numerical value indicated by n to the lower 8 bits of the 16-bit IX register. The (LDT IY, n) instruction loads data stored in the T register into the upper byte of the 16-bit IY register, and the numerical value indicated by n is a 16-bit IY register. This is an instruction to load the lower byte of.
（ＬＤＴ ｓｓ，（ｋ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータを、ｓｓで示されるペアレジスタ（ＢＣ，ＤＥ）の上位バイトにロードし、かつ、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに１を加算したアドレスに記憶されたデータを、ｓｓで示されるペアレジスタ（ＢＣ，ＤＥ）の下位バイトにロードする命令である。 The (LDT ss, (k)) instruction is a pair indicated by ss with data stored at an address having the data stored in the T register as the upper byte and the data stored in the register indicated by k as the lower byte. Load the upper byte of the register (BC, DE) and store the data stored in the T register as the upper byte and the address stored in the register indicated by k as the lower byte plus 1 This is an instruction to load the read data into the lower byte of the pair register (BC, DE) indicated by ss.
（ＬＤＴ ｑｑ，（ｋ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータを、ｑｑで示されるペアレジスタ（ＩＸ，ＩＹ）の上位バイトにロードし、かつ、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに１を加算したアドレスに記憶されたデータを、ｑｑで示されるペアレジスタ（ＩＸ，ＩＹ）の下位バイトにロードする命令である。 The (LDT qq, (k)) instruction is a pair indicated by qq with data stored at an address having the data stored in the T register as the upper byte and the data stored in the register indicated by k as the lower byte. Load the upper byte of the register (IX, IY), store the data stored in the T register as the upper byte, and store the data stored in the register indicated by k as the lower byte. This is an instruction to load the read data into the lower byte of the pair register (IX, IY) indicated by qq.
（ＬＤＴ ＨＬ，（ｋ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータを、ＨＬレジスタのＬレジスタにロードし、かつＴレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに１を加算したアドレスに記憶されたデータを、ＨＬレジスタのＨレジスタにロードする命令である。 The (LDT HL, (k)) instruction uses the data stored in the address stored in the T register as the upper byte and the data stored in the register indicated by k as the lower byte. And the data stored in the address obtained by adding 1 to the address having the data stored in the T register as the upper byte, the data stored in the register indicated by k as the lower byte, and the H register of the HL register. Is an instruction to load.
（ＬＤＴ （ｋ），ｓｓ）命令は、ｓｓで示されるペアレジスタ（ＢＣ，ＤＥ，ＨＬ）の下位バイトに記憶されたデータを、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスにロードし、かつｓｓで示されるペアレジスタ（ＢＣ，ＤＥ，ＨＬ）の上位バイトに記憶されたデータを、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに１を加算したアドレスにロードする命令である。 The (LDT (k), ss) instruction is data stored in the lower byte of the pair register (BC, DE, HL) indicated by ss, data stored in the T register is higher byte, and register indicated by k The data stored in the upper byte of the pair register (BC, DE, HL) indicated by ss, the data stored in the T register as the upper byte, This is an instruction to load an address obtained by adding 1 to an address having the data stored in the register indicated by k as a lower byte.
（ＬＤＴ （ｋ），ｑｑ）命令は、ｑｑで示されるペアレジスタ（ＩＸ，ＩＹ）の下位バイトに記憶されたデータを、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスにロードし、かつｑｑで示されるペアレジスタ（ＩＸ，ＩＹ）の上位バイトに記憶されたデータを、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに１を加算したアドレスにロードする命令である。 The (LDT (k), qq) instruction stores the data stored in the lower byte of the pair register (IX, IY) indicated by qq, the data stored in the T register as the upper byte, and the register indicated by k. The data stored in the upper byte of the pair register (IX, IY) indicated by qq, the data stored in the T register as the upper byte, and k This is an instruction to load an address obtained by adding 1 to an address having the data stored in the register as the lower byte.
（ＬＤＴ （ｋ），ＨＬ）命令は、Ｌレジスタに記憶されたデータを、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスにロードし、かつＨレジスタに記憶されたデータを、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに１を加算したアドレスにロードする命令である。 The (LDT (k), HL) instruction loads data stored in the L register into an address having the data stored in the T register as the upper byte and the data stored in the register indicated by k as the lower byte. And an instruction to load data stored in the H register into an address obtained by adding 1 to an address having the data stored in the T register as the upper byte and the data stored in the register indicated by k as the lower byte. .
（ＬＤＷＴ （ｒ），ｍｎ）命令は、Ｔレジスタに記憶されたデータを上位バイト、ｒで示されるレジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータを下位バイトとするアドレスにロードし、かつ１６ビットの数値であるｍｎ＋１で示されるアドレスに記憶されたデータを、Ｔレジスタに記憶されたデータを上位バイト、ｒで示されるレジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータを下位バイトとするアドレスに１を加算したアドレスにロードする命令である。 The (LDWT (r), mn) instruction uses the data stored in the T register as the upper byte and the data stored in the register (A, B, C, D, E, H, L) indicated by r as the lower byte. The data stored in the address indicated by mn + 1, which is a 16-bit numerical value, the data stored in the T register as the upper byte, and the register indicated by r (A, B, C, D) , E, H, L) is an instruction to load an address obtained by adding 1 to an address having the data stored in the lower byte.
（ＣＬＲ （ｓｓ））命令は、ｓｓで示されるペアレジスタ（ＢＣ，ＤＥ）に数値の０を記憶する命令であり、（ＣＬＲＷ （ｓｓ））命令は、ｓｓで示されるペアレジスタ（ＢＣ，ＤＥ，ＨＬ）に記憶されたデータが示すアドレスに数値の０を記憶するとともに、当該アドレスに１を加算したアドレスに数値の０を記憶する命令であり、（ＣＬＲＷ （ｑｑ））命令は、ｑｑで示されるレジスタ（ＩＸ，ＩＹ）に記憶されたデータが示すアドレスに数値の０を記憶するとともに、当該アドレスに１を加算したアドレスに数値の０を記憶する命令であり、（ＣＬＲＷ （ｑｑ＋ｄ））命令は、ｑｑで示されるレジスタ（ＩＸ，ＩＹ）に記憶されたデータにｄで示されるデータ（ｄ＝８〜１２７、−１〜−１２８）を加算した加算結果が示すアドレスに、数値の０を記憶する命令である。
The (CLR (ss)) instruction is an instruction for storing a
（ＣＬＲＴ （ｋ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに、数値の０を記憶する命令であり、（ＣＬＲＷＴ （ｋ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスにロードし、かつ、数値の０を、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに１を加算したアドレスに数値の０を記憶する命令である。
The (CLRT (k)) instruction is an instruction for storing a
このように、ｓｓで示されるレジスタ（ＢＣ，ＤＥ）や、ｑｑで示されるレジスタ（ＩＸ，ＩＹ）は、（ＣＬＲ （ｓｓ））命令、（ＣＬＲＷ （ｓｓ））命令、（ＣＬＲＷ （ｑｑ＋ｄ））命令のオペランドとして指定が可能である。一方、Ｔレジスタ（特殊レジスタ）は、ＣＬＲＴ命令またはＣＬＲＷＴ命令のオペランドとしてのみ指定が可能であることに加えて、オペランドの一部（本実施形態では、ｋで示されるアドレスの下位１バイト）は直値でのみ指定が可能である。このため、Ｔレジスタの値が予期せずに０にクリアされてしまったり、Ｔレジスタに予期しない値が記憶されてしまうような事態を未然に防止できる場合がある。 As described above, the registers (BC, DE) indicated by ss and the registers (IX, IY) indicated by qq are (CLR (ss)) instruction, (CLRW (ss)) instruction, (CLRW (qq + d)). It can be specified as an instruction operand. On the other hand, the T register (special register) can be specified only as an operand of the CLRT instruction or the CLRWT instruction, and in addition, a part of the operand (the lower 1 byte of the address indicated by k in this embodiment) is It can only be specified as a direct value. For this reason, a situation in which the value of the T register is unexpectedly cleared to 0 or an unexpected value is stored in the T register may be prevented.
＜他の命令／スタック操作命令＞
スタック操作命令は、スタック領域にデータを退避したり、スタック領域からデータを復帰したりするための命令であり、例えば、ＰＵＳＨ命令、ＰＯＰ命令などが該当する。
<Other instructions / stack manipulation instructions>
The stack operation instruction is an instruction for saving data in the stack area or restoring data from the stack area, and corresponds to, for example, a PUSH instruction, a POP instruction, and the like.
例えば、（ＰＵＳＨ ｓｓ）命令は、ｓｓで示されるペアレジスタ（ＡＦ，ＢＣ，ＤＥ，ＨＬ）の上位バイトに記憶されたデータを、（ＳＰ（スタックポインタ）−１）で示されるアドレスに退避し、かつ、ｓｓで示されるペアレジスタ（ＡＦ，ＢＣ，ＤＥ，ＨＬ）の下位バイトに記憶されたデータを、（ＳＰ−２）で示されるアドレスに退避した後に、ＳＰから２を減算する命令である。また、（ＰＵＳＨ ＴＩ）命令は、Ｔレジスタに記憶されたデータを、（ＳＰ−１）で示されるアドレスに退避し、かつ、Ｉレジスタに記憶されたデータを、（ＳＰ−２）で示されるアドレスに退避した後に、ＳＰから２を減算する命令である。また、（ＰＵＳＨ ｑｑ）命令は、ｑｑで示されるペアレジスタ（ＩＸ，ＩＹ）の上位バイトに記憶されたデータを、（ＳＰ−１）で示されるアドレスに退避し、かつ、ｑｑで示されるペアレジスタ（ＩＸ，ＩＹ）の下位バイトに記憶されたデータを、（ＳＰ−２）で示されるアドレスに退避した後に、ＳＰから２を減算する命令である。 For example, the (PUSH ss) instruction saves the data stored in the upper byte of the pair register (AF, BC, DE, HL) indicated by ss to the address indicated by (SP (stack pointer) -1). An instruction that subtracts 2 from SP after saving the data stored in the lower byte of the pair register (AF, BC, DE, HL) indicated by ss to the address indicated by (SP-2). is there. The (PUSH TI) instruction saves the data stored in the T register to the address indicated by (SP-1), and the data stored in the I register is indicated by (SP-2). This instruction subtracts 2 from SP after saving to an address. The (PUSH qq) instruction saves the data stored in the upper byte of the pair register (IX, IY) indicated by qq to the address indicated by (SP-1), and the pair indicated by qq. This instruction subtracts 2 from SP after saving the data stored in the lower byte of the register (IX, IY) to the address indicated by (SP-2).
（ＰＵＳＨ ＡＬＬ）命令は、全てのレジスタ（Ｔ，Ｉ，Ａ，Ｆ，Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ，ＩＸの上位バイト，ＩＸの下位バイト，ＩＹの上位バイト，ＩＹの下位バイト）に記憶されたデータを、この順番で１バイトずつスタック領域に退避した後に、ＳＰから１４（レジスタの総数）を減算する命令である。また、（ＰＵＳＨ ＧＰＲ）命令は、一部のレジスタ（Ａ，Ｆ，Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータを、この順番で１バイトずつスタック領域に退避した後に、ＳＰから８を減算する命令である。 (PUSH ALL) instruction is for all registers (T, I, A, F, B, C, D, E, H, L, IX high byte, IX low byte, IY high byte, IY low byte This is an instruction for subtracting 14 (total number of registers) from SP after the data stored in () is saved to the stack area byte by byte in this order. In addition, the (PUSH GPR) instruction saves data stored in some registers (A, F, B, C, D, E, H, L) one byte at a time in this order, This is an instruction to subtract 8 from SP.
（ＰＯＰ ｓｓ）命令は、ＳＰで示されるアドレスに記憶されたデータを、ｓｓで示されるペアレジスタ（ＡＦ，ＢＣ，ＤＥ，ＨＬ）の上位バイトに復帰し、かつ、（ＳＰ＋１）で示されるアドレスに記憶されたデータを、ｓｓで示されるペアレジスタ（ＡＦ，ＢＣ，ＤＥ，ＨＬ）の下位バイトに復帰した後に、ＳＰに２を加算する命令である。また、（ＰＯＰ ＴＩ）命令は、ＳＰで示されるアドレスに記憶されたデータを、Ｉレジスタに復帰し、かつ、（ＳＰ＋１）で示されるアドレスに記憶されたデータを、Ｔレジスタに復帰した後に、ＳＰに２を加算する命令である。また、（ＰＯＰ ｑｑ）命令は、ＳＰで示されるアドレスに記憶されたデータを、ｑｑで示されるペアレジスタ（ＩＸ，ＩＹ）の下位バイトに復帰し、かつ、（ＳＰ＋１）で示されるアドレスに記憶されたデータを、ｑｑで示されるペアレジスタ（ＩＸ，ＩＹ）の上位バイトに復帰した後に、ＳＰに２を加算する命令である。 The (POP ss) instruction restores the data stored at the address indicated by SP to the upper byte of the pair register (AF, BC, DE, HL) indicated by ss and the address indicated by (SP + 1) This is an instruction to add 2 to SP after the data stored in is restored to the lower byte of the pair register (AF, BC, DE, HL) indicated by ss. The (POP TI) instruction returns the data stored at the address indicated by SP to the I register and returns the data stored at the address indicated by (SP + 1) to the T register. This is an instruction to add 2 to SP. The (POP qq) instruction restores the data stored at the address indicated by SP to the lower byte of the pair register (IX, IY) indicated by qq and stores it at the address indicated by (SP + 1). This is an instruction to add 2 to SP after the restored data is restored to the upper byte of the pair register (IX, IY) indicated by qq.
（ＰＯＰ ＡＬＬ）命令は、ＳＰ、（ＳＰ＋１）、…、（ＳＰ＋１２）、（ＳＰ＋１３）に記憶されたデータを、この順番で全てのレジスタ（ＩＹの下位バイト，ＩＹの上位バイト，ＩＸの下位バイト，ＩＸの上位バイト，Ｌ，Ｈ，Ｅ，Ｄ，Ｃ，Ｂ，Ｆ，Ａ，Ｉ，Ｔ）に１バイトずつ復帰（ＩＹの下位バイト←（ＳＰ）、ＩＹの上位バイト←（ＳＰ＋１）、…、Ｉ←（ＳＰ＋１２）、Ｔ←（ＳＰ＋１３））した後に、ＳＰに１４を加算する命令である。また、（ＰＯＰ ＧＰＲ）命令は、ＳＰ、（ＳＰ＋１）、…、（ＳＰ＋６）、（ＳＰ＋７）に記憶されたデータを、この順番で一部のレジスタ（Ｌ，Ｈ，Ｅ，Ｄ，Ｃ，Ｂ，Ｆ，Ａ）に１バイトずつ復帰（Ｌ←（ＳＰ）、Ｈ←（ＳＰ＋１）、…、Ｆ←（ＳＰ＋６）、Ａ←（ＳＰ＋７））した後に、ＳＰに８を加算する命令である。 The (POP ALL) instruction reads the data stored in SP, (SP + 1),..., (SP + 12), (SP + 13) in this order in all registers (lower byte of IY, upper byte of IY, lower byte of IX). , IX, upper byte, L, H, E, D, C, B, F, A, I, T) one byte at a time (lower byte of IY ← (SP), upper byte of IY ← (SP + 1), ..., I ← (SP + 12), T ← (SP + 13)), and then an instruction to add 14 to SP. In addition, the (POP GPR) instruction is used to store data stored in SP, (SP + 1),..., (SP + 6), (SP + 7) in this order in some registers (L, H, E, D, C, B). , F, A) is an instruction for adding 8 to SP after returning one byte at a time (L ← (SP), H ← (SP + 1),..., F ← (SP + 6), A ← (SP + 7)).
＜他の命令／算術論理演算命令＞
算術論理演算命令は、各種の論理演算を行うための命令であり、例えば、ＡＤＤ命令、ＳＵＢ命令、ＡＮＤＴ命令、ＯＲＴ命令、ＸＯＲＴ命令、ＣＰＴ命令、ＩＮＣ命令、ＩＮＣＴ命令、ＩＮＣＷＴ命令、ＤＥＣ命令、ＤＥＣＴ命令、ＤＥＣＷＴ命令などが該当する。
<Other instructions / arithmetic logic operation instructions>
The arithmetic logic operation instruction is an instruction for performing various logic operations. For example, an ADD instruction, a SUB instruction, an ANDT instruction, an ORT instruction, an XORT instruction, a CPT instruction, an INC instruction, an INCT instruction, an INCWT instruction, a DEC instruction, A DECT instruction, a DECWT instruction, and the like are applicable.
例えば、（ＡＤＤ Ａ，ｒ）命令は、Ａレジスタに記憶されたデータと、ｒで示されるレジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータを加算し、加算結果をＡレジスタに記憶する命令であり、（ＡＤＤＴ ｒ，（ｋ））命令は、ｒで示されるレジスタ（Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータと、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータを加算し、加算結果をｒで示されるレジスタ（Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶する命令である。 For example, the (ADD A, r) instruction adds the data stored in the A register and the data stored in the register (A, B, C, D, E, H, L) indicated by r, and adds This is an instruction for storing the result in the A register. The (ADDT r, (k)) instruction stores the data stored in the register (B, C, D, E, H, L) indicated by r and the T register. The stored data is added to the upper byte, the data stored in the address having the data stored in the register indicated by k as the lower byte, and the addition result is added to the register (B, C, D, E, H, L).
例えば、（ＳＵＢ ｒ）命令は、Ａレジスタに記憶されたデータから、ｒで示されるレジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータを減算し、減算結果をＡレジスタに記憶する命令であり、（ＳＵＢＴ ｒ，（ｋ））命令は、ｒで示されるレジスタ（Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータから、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータを減算し、減算結果をｒで示されるレジスタ（Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶する命令である。 For example, the (SUB r) instruction subtracts the data stored in the register (A, B, C, D, E, H, L) indicated by r from the data stored in the A register. This is an instruction to be stored in the A register. The (SUBT r, (k)) instruction is stored in the T register from the data stored in the register (B, C, D, E, H, L) indicated by r. The data stored in the address having the data stored in the register indicated by k as the upper byte and the data stored in the register indicated by k as the lower byte are subtracted, and the subtraction result is indicated by the register (B, C, D, E, H, L) is an instruction to be stored.
例えば、（ＡＮＤＴ （ｋ））命令は、Ａレジスタに記憶されたデータと、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータと、の論理積（ＡＮＤ）を算出し、演算結果をＡレジスタに記憶する命令であり、（ＡＮＤＴ ｒ，（ｋ））命令は、ｒで示されるレジスタ（Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータと、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータと、の論理積（ＡＮＤ）を算出し、演算結果をｒで示されるレジスタ（Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶する命令である。 For example, the (ANDT (k)) instruction is stored in an address having the data stored in the A register, the data stored in the T register as the upper byte, and the data stored in the register indicated by k as the lower byte. Is an instruction that calculates a logical product (AND) of the data and stores the operation result in the A register. The (ANDT r, (k)) instruction is a register (B, C, D, E) indicated by r. , H, L) and the data stored in the address stored in the address having the data stored in the T register as the upper byte and the data stored in the register indicated by k as the lower byte ( AND), and the operation result is stored in a register (B, C, D, E, H, L) indicated by r.
（ＯＲＴ （ｋ））命令は、Ａレジスタに記憶されたデータと、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータと、の論理和（ＯＲ）を算出し、演算結果をＡレジスタに記憶する命令であり、（ＯＲＴ ｒ，（ｋ））命令は、ｒで示されるレジスタ（Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータと、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータと、の論理和（ＯＲ）を算出し、演算結果をｒで示されるレジスタ（Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）記憶する命令である。 The (ORT (k)) instruction is data stored in an address having the data stored in the A register, the data stored in the T register as the upper byte, and the data stored in the register indicated by k as the lower byte. And (ORT r, (k)) instructions are registers (B, C, D, E, H) indicated by r. , L) and the data stored at the address having the data stored in the T register as the upper byte and the data stored in the register indicated by k as the lower byte (OR) And the operation result is stored in a register (B, C, D, E, H, L) indicated by r.
（ＸＯＲＴ （ｋ））命令は、Ａレジスタに記憶されたデータと、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータと、の排他的論理和（ＸＯＲ）を算出し、演算結果をＡレジスタに記憶する命令であり、（ＸＯＲＴ ｒ，（ｋ））命令は、ｒで示されるレジスタ（Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータと、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータと、の排他的論理和（ＸＯＲ）を算出し、演算結果をｒで示されるレジスタ（Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶する命令である。 The (XORT (k)) instruction is data stored in an address having the data stored in the A register, the data stored in the T register as the upper byte, and the data stored in the register indicated by k as the lower byte. And an XORT r, (k) instruction is a register (B, C, D, E) indicated by r. , H, L) and the data stored in the address having the data stored in the T register as the upper byte and the data stored in the register indicated by k as the lower byte. This is an instruction for calculating a sum (XOR) and storing the operation result in a register (B, C, D, E, H, L) indicated by r.
（ＣＰＴ （ｋ））命令は、Ａレジスタに記憶されたデータから、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータを減算し、演算結果がオーバーフローした場合に所定のフラグを１にセットする一方で、オーバーフローしなかった場合に所定のフラグを０にクリアするとともに、Ｓフラグ、Ｚフラグ、ＴＺフラグ、Ｈフラグ、またはキャリーフラグ（Ｃフラグ）に記憶された値を０から１（または１から０）に変化させる命令である。（ＣＰＴ ｒ，（ｋ））命令は、ｒで示されるレジスタ（Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータから、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータを減算し、演算結果がオーバーフローした場合に所定のフラグを１にセットする一方で、オーバーフローしなかった場合に所定のフラグを０にクリアするとともに、Ｓフラグ、Ｚフラグ、ＴＺフラグ、Ｈフラグ、またはキャリーフラグ（Ｃフラグ）に記憶された値を０から１（または１から０）に変化させる命令である。 The (CPT (k)) instruction is the data stored in the address stored in the A register with the data stored in the T register as the upper byte and the data stored in the register indicated by k as the lower byte. When the calculation result overflows, the predetermined flag is set to 1, while when the calculation result does not overflow, the predetermined flag is cleared to 0, and the S flag, Z flag, TZ flag, H flag, Alternatively, it is an instruction for changing the value stored in the carry flag (C flag) from 0 to 1 (or from 1 to 0). The (CPT r, (k)) instruction indicates the data stored in the T register from the data stored in the register (B, C, D, E, H, L) indicated by r by the upper byte, k. The data stored in the address stored in the register is subtracted from the data stored in the lower byte. When the operation result overflows, the predetermined flag is set to 1. On the other hand, when the overflow does not occur, the predetermined flag is set. This instruction clears the value to 0 and changes the value stored in the S flag, Z flag, TZ flag, H flag, or carry flag (C flag) from 0 to 1 (or from 1 to 0).
（ＩＮＣ Ｔ）命令は、Ｔレジスタに記憶されたデータに１を加算する命令であり、（ＩＮＣＴ （ｒ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｒで示されるレジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータを下位バイトとするアドレスに記憶されたデータに１を加算する命令であり、（ＩＮＣＴ （ｋ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータに１を加算する命令である。また、（ＩＮＣＷＴ （ｋ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスと、当該アドレスに１を加算したアドレスに記憶された２バイト長のデータに１を加算する命令である。 The (INC T) instruction is an instruction for adding 1 to the data stored in the T register, and the (INCT (r)) instruction is used to store the data stored in the T register as an upper byte and a register (A , B, C, D, E, H, L) is an instruction for adding 1 to the data stored in the address having the lower byte as the data stored therein, and the (INCT (k)) instruction is stored in the T register. This is an instruction to add 1 to the data stored at the address having the stored data as the upper byte and the data stored in the register indicated by k as the lower byte. In addition, the (INCWT (k)) instruction stores the data stored in the T register as the upper byte, the address stored in the register indicated by k as the lower byte, and the address obtained by adding 1 to the address. This is an instruction for adding 1 to the 2-byte data.
（ＤＥＣ Ｔ）命令は、Ｔレジスタに記憶されたデータから１を減算する命令であり、（ＤＥＣＴ （ｒ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｒで示されるレジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータを下位バイトとするアドレスに記憶されたデータから１を減算する命令であり、（ＤＥＣＴ （ｋ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータから１を減算する命令である。また、（ＩＮＣＷＴ （ｋ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスと、当該アドレスに１を加算したアドレスに記憶された２バイト長のデータから１を減算する命令である。 The (DEC T) instruction is an instruction for subtracting 1 from the data stored in the T register, and the (DECT (r)) instruction is used to store the data stored in the T register in the upper byte, the register (A , B, C, D, E, H, L) is an instruction for subtracting 1 from the data stored in the address having the lower byte as the data stored therein, and the (DECT (k)) instruction is stored in the T register. This is an instruction for subtracting 1 from data stored at an address having stored data as an upper byte and data stored in a register indicated by k as a lower byte. In addition, the (INCWT (k)) instruction stores the data stored in the T register as the upper byte, the address stored in the register indicated by k as the lower byte, and the address obtained by adding 1 to the address. This is an instruction to subtract 1 from the 2-byte data.
＜他の命令／ローテート シフト命令＞
算術論理演算命令は、各種の論理演算を行うための命令であり、例えば、ＲＬＣ命令、ＲＬＣＴ命令、ＲＲＣ命令、ＲＲＣＴ命令、ＲＬ命令、ＲＬＴ命令、ＲＲ命令、ＲＲＴ命令、ＳＬＡ命令、ＳＬＡＴ命令、ＳＲＡ命令、ＳＲＡＴ命令、ＳＲＬ命令、ＳＲＬＴ命令などが該当する。
<Other instructions / Rotate shift instructions>
Arithmetic logical operation instructions are instructions for performing various logical operations. For example, RLC instruction, RLCT instruction, RRC instruction, RRCT instruction, RL instruction, RLT instruction, RR instruction, RRT instruction, SLA instruction, SLAT instruction, An SRA instruction, SRAT instruction, SRL instruction, SRLT instruction, and the like are applicable.
例えば、（ＲＬＣ ｒ）命令は、ｒで示されるレジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータを左に（ＬＳＢからＭＳＢ側に）１ビットだけローテートし、ＭＳＢからシフトアウトされたビットをＬＳＢとキャリーフラグに記憶する命令であり、（ＲＬＣ （ＨＬ））命令は、ＨＬレジスタに記憶されたデータを左に１ビットだけローテートし、ＭＳＢからシフトアウトされたビットをＬＳＢとキャリーフラグに記憶する命令であり、（ＲＬＣ （ｑｑ＋ｄ））命令は、ｑｑで示されるレジスタ（ＩＸ，ＩＹ）に記憶されたデータにｄで示されるデータ（ｄ＝８〜１２７、−１〜−１２８）を加算した加算結果が示すアドレスに記憶されたデータを左に１ビットだけローテートし、ＭＳＢからシフトアウトされたビットをＬＳＢとキャリーフラグに記憶する命令であり、（ＲＬＣＴ （ｋ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータを左に１ビットだけローテートし、ＭＳＢからシフトアウトされたビットをＬＳＢとキャリーフラグに記憶する命令である。 For example, the (RLC r) instruction rotates the data stored in the register (A, B, C, D, E, H, L) indicated by r by 1 bit to the left (from the LSB to the MSB side) This instruction stores the bits shifted out from the MSB in the LSB and the carry flag. The (RLC (HL)) instruction rotates the data stored in the HL register to the left by 1 bit and is shifted out from the MSB. The bit is stored in the LSB and the carry flag. The (RLC (qq + d)) instruction is data stored in the register (IX, IY) indicated by qq (d = 8 to 127, −1 to −128) is added, the data stored at the address indicated by the addition result is rotated left by 1 bit, and the bit shifted out from the MSB is LSB (RLCT (k)) instruction is data stored in an address having the data stored in the T register as the upper byte and the data stored in the register indicated by k as the lower byte. Is rotated to the left by 1 bit, and the bit shifted out from the MSB is stored in the LSB and carry flag.
（ＲＲＣ ｒ）命令は、ｒで示されるレジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータを右に（ＭＳＢからＬＳＢ側に）１ビットだけローテートし、ＬＳＢからシフトアウトされたビットをＭＳＢとキャリーフラグに記憶する命令であり、（ＲＲＣ （ＨＬ））命令は、ＨＬレジスタに記憶されたデータを右に１ビットだけローテートし、ＬＳＢからシフトアウトされたビットをＭＳＢとキャリーフラグに記憶する命令であり、（ＲＲＣ （ｑｑ＋ｄ））命令は、ｑｑで示されるレジスタ（ＩＸ，ＩＹ）に記憶されたデータにｄで示されるデータ（ｄ＝８〜１２７、−１〜−１２８）を加算した加算結果が示すアドレスに記憶されたデータを右に１ビットだけローテートし、ＬＳＢからシフトアウトされたビットをＭＳＢとキャリーフラグに記憶する命令であり、（ＲＲＣＴ （ｋ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータを右に１ビットだけローテートし、ＬＳＢからシフトアウトされたビットをＭＳＢとキャリーフラグに記憶する命令である。 The (RRC r) instruction rotates the data stored in the register (A, B, C, D, E, H, L) indicated by r to the right (from the MSB to the LSB side) by 1 bit, and from the LSB This instruction stores the shifted out bits in the MSB and carry flag. The (RRC (HL)) instruction rotates the data stored in the HL register to the right by 1 bit, and shifts the bits shifted out from the LSB. This is an instruction stored in the MSB and carry flag, and the (RRC (qq + d)) instruction is data indicated by d (d = 8 to 127, −1) in data stored in the register (IX, IY) indicated by qq. The data stored at the address indicated by the addition result is rotated by 1 bit to the right, and the bit shifted out from the LSB is carried with the MSB. (RRCT (k)) instruction stores data stored in an address having the data stored in the T register as the upper byte and the data stored in the register indicated by k as the lower byte. This instruction rotates to the right by one bit and stores the bits shifted out from the LSB in the MSB and carry flag.
（ＲＬ ｒ）命令は、ｒで示されるレジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータを左に（ＬＳＢからＭＳＢ側に）１ビットだけローテートし、キャリーフラグに記憶されていたビットをＬＳＢに記憶し、ＭＳＢからシフトアウトされたビットをキャリーフラグに記憶する命令であり、（ＲＬ （ＨＬ））命令は、ＨＬレジスタに記憶されたデータを左に１ビットだけローテートし、キャリーフラグに記憶されていたビットをＬＳＢに記憶し、ＭＳＢからシフトアウトされたビットをキャリーフラグに記憶する命令であり、（ＲＬ （ｑｑ＋ｄ））命令は、ｑｑで示されるレジスタ（ＩＸ，ＩＹ）に記憶されたデータにｄで示されるデータ（ｄ＝８〜１２７、−１〜−１２８）を加算した加算結果が示すアドレスに記憶されたデータを左に１ビットだけローテートし、キャリーフラグに記憶されていたビットをＬＳＢに記憶し、ＭＳＢからシフトアウトされたビットをキャリーフラグに記憶する命令であり、（ＲＬＴ （ｋ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータを左に１ビットだけローテートし、キャリーフラグに記憶されていたビットをＬＳＢに記憶し、ＭＳＢからシフトアウトされたビットをキャリーフラグに記憶する命令である。
The (RL r) instruction rotates the data stored in the register (A, B, C, D, E, H, L) indicated by r to the left (from the LSB to the MSB side) by 1 bit, and carries the carry flag. The bit stored in the LSB is stored in the LSB, and the bit shifted out from the MSB is stored in the carry flag. The (RL (HL)) instruction stores the data stored in the
（ＲＲ ｒ）命令は、ｒで示されるレジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータを右に（ＭＳＢからＬＳＢ側に）１ビットだけローテートし、キャリーフラグに記憶されていたビットをＭＳＢに記憶し、ＬＳＢからシフトアウトされたビットをキャリーフラグに記憶する命令であり、（ＲＲ （ＨＬ））命令は、ＨＬレジスタに記憶されたデータを右に１ビットだけローテートし、キャリーフラグに記憶されていたビットをＭＳＢに記憶し、ＬＳＢからシフトアウトされたビットをキャリーフラグに記憶する命令であり、（ＲＲ （ｑｑ＋ｄ））命令は、ｑｑで示されるレジスタ（ＩＸ，ＩＹ）に記憶されたデータにｄで示されるデータ（ｄ＝８〜１２７、−１〜−１２８）を加算した加算結果が示すアドレスに記憶されたデータを右に１ビットだけローテートし、キャリーフラグに記憶されていたビットをＭＳＢに記憶し、ＬＳＢからシフトアウトされたビットをキャリーフラグに記憶する命令であり、（ＲＲＴ （ｋ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータを右に１ビットだけローテートし、キャリーフラグに記憶されていたビットをＭＳＢに記憶し、ＬＳＢからシフトアウトされたビットをキャリーフラグに記憶する命令である。
The (RR r) instruction rotates the data stored in the register (A, B, C, D, E, H, L) indicated by r by 1 bit to the right (from the MSB to the LSB side), and carries the carry flag. The bit stored in the MSB is stored in the MSB, and the bit shifted out from the LSB is stored in the carry flag. The (RR (HL)) instruction stores the data stored in the
（ＳＬＡ ｒ）命令は、ｒで示されるレジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータを左に（ＬＳＢからＭＳＢ側に）１ビットだけシフトし、ＭＳＢからシフトアウトされたビットをキャリーフラグに記憶し、ＬＳＢに０を記憶する命令であり、（ＳＬＡ （ＨＬ））命令は、ＨＬレジスタに記憶されたデータを左に１ビットだけシフトし、ＭＳＢからシフトアウトされたビットをキャリーフラグに記憶し、ＬＳＢに０を記憶する命令であり、（ＳＬＡ （ｑｑ＋ｄ））命令は、ｑｑで示されるレジスタ（ＩＸ，ＩＹ）に記憶されたデータにｄで示されるデータ（ｄ＝８〜１２７、−１〜−１２８）を加算した加算結果が示すアドレスに記憶されたデータを左に１ビットだけシフトし、ＭＳＢからシフトアウトされたビットをキャリーフラグに記憶し、ＬＳＢに０を記憶する命令であり、（ＳＬＡＴ （ｋ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータを左に１ビットだけシフトし、ＭＳＢからシフトアウトされたビットをキャリーフラグに記憶し、ＬＳＢに０を記憶する命令である。
The (SLA r) instruction shifts the data stored in the register (A, B, C, D, E, H, L) indicated by r by 1 bit to the left (from the LSB to the MSB side), and from the MSB. This instruction stores the shifted out bit in the carry flag and
（ＳＲＡ ｒ）命令は、ｒで示されるレジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータを右に（ＭＳＢからＬＳＢ側に）１ビットだけシフトし、ＬＳＢからシフトアウトされたビットをキャリーフラグに記憶し、ＭＳＢに直前のＭＳＢの値を記憶する命令であり、（ＳＬＡ （ＨＬ））命令は、ＨＬレジスタに記憶されたデータを右に１ビットだけシフトし、ＬＳＢからシフトアウトされたビットをキャリーフラグに記憶し、ＭＳＢに直前のＭＳＢの値を記憶する命令であり、（ＳＬＡ （ｑｑ＋ｄ））命令は、ｑｑで示されるレジスタ（ＩＸ，ＩＹ）に記憶されたデータにｄで示されるデータ（ｄ＝８〜１２７、−１〜−１２８）を加算した加算結果が示すアドレスに記憶されたデータを右に１ビットだけシフトし、ＬＳＢからシフトアウトされたビットをキャリーフラグに記憶し、ＭＳＢに直前のＭＳＢの値を記憶する命令であり、（ＳＬＡＴ （ｋ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータを右に１ビットだけシフトし、ＬＳＢからシフトアウトされたビットをキャリーフラグに記憶し、ＭＳＢに直前のＭＳＢの値を記憶する命令である。 The (SRAR) instruction shifts the data stored in the register (A, B, C, D, E, H, L) indicated by r to the right (from the MSB to the LSB side) by 1 bit, and from the LSB This is an instruction to store the shifted out bit in the carry flag and store the previous MSB value in the MSB. The (SLA (HL)) instruction shifts the data stored in the HL register by 1 bit to the right. , The bit shifted out from the LSB is stored in the carry flag, and the MSB value is stored in the MSB. The (SLA (qq + d)) instruction is stored in the register (IX, IY) indicated by qq. The data stored at the address indicated by the addition result obtained by adding the data indicated by d (d = 8 to 127, −1 to −128) to the generated data is shifted to the right by 1 bit, and from the LSB The bit stored in the carry flag is stored in the carry flag, and the value of the previous MSB is stored in the MSB. The (SLAT (k)) instruction stores the data stored in the T register in the upper byte, a register indicated by k. An instruction that shifts data stored in the address having the data stored in the lower byte by 1 bit to the right, stores the bit shifted out from the LSB in the carry flag, and stores the previous MSB value in the MSB It is.
（ＳＲＬ ｒ）命令は、ｒで示されるレジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータを右に（ＭＳＢからＬＳＢ側に）１ビットだけシフトし、ＬＳＢからシフトアウトされたビットをキャリーフラグに記憶し、ＭＳＢに０を記憶する命令であり、（ＳＲＬ （ＨＬ））命令は、ＨＬレジスタに記憶されたデータを右に１ビットだけシフトし、ＬＳＢからシフトアウトされたビットをキャリーフラグに記憶し、ＭＳＢに０を記憶する命令であり、（ＳＲＬ （ｑｑ＋ｄ））命令は、ｑｑで示されるレジスタ（ＩＸ，ＩＹ）に記憶されたデータにｄで示されるデータ（ｄ＝８〜１２７、−１〜−１２８）を加算した加算結果が示すアドレスに記憶されたデータを右に１ビットだけシフトし、ＬＳＢからシフトアウトされたビットをキャリーフラグに記憶し、ＭＳＢに０を記憶する命令であり、（ＳＲＬＴ （ｋ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータを右に１ビットだけシフトし、ＬＳＢからシフトアウトされたビットをキャリーフラグに記憶し、ＭＳＢに０を記憶する命令である。
The (SRL r) instruction shifts the data stored in the register (A, B, C, D, E, H, L) indicated by r by 1 bit to the right (from the MSB to the LSB side), and from the LSB This instruction stores the shifted-out bit in the carry flag and
＜他の命令／ビット操作命令＞
ビット操作命令は、ビット単位で各種の操作を行うための命令であり、例えば、ＢＩＴＴ命令、ＳＥＴＴ命令、ＲＥＳＴ命令などが該当する。
<Other instructions / bit manipulation instructions>
The bit operation instruction is an instruction for performing various operations in bit units, and corresponds to, for example, a BITT instruction, a SETT instruction, a REST instruction, and the like.
例えば、（ＢＩＴＴ ｂ，（ｋ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータを反転して所定のフラグに記憶する命令であり、（ＳＥＴＴ ｂ，（ｋ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータに１をセットする命令であり、（ＲＥＳＴ ｂ，（ｋ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータに０をセットする命令である。 For example, the (BITT b, (k)) instruction inverts data stored at an address having the data stored in the T register as the upper byte and the data stored in the register indicated by k as the lower byte. The (SETT b, (k)) instruction is an instruction that sets the data stored in the T register to the upper byte and 1 stored in the data stored in the register indicated by k. The (REST b, (k)) instruction is an instruction to set 0 to data stored in an address having the data stored in the T register as the upper byte and the data stored in the register indicated by k as the lower byte. is there.
＜他の命令／演算＆ジャンプ命令＞
演算＆ジャンプ命令は、演算と当該演算の演算結果に基づく分岐処理を行うための命令であり、例えば、ＪＣＰＴ命令や、ＪＴＴ命令や、ＪＢＩＴＴ命令などが該当する。
<Other instructions / arithmetic & jump instructions>
The calculation & jump instruction is an instruction for performing a branch process based on the calculation and the calculation result of the calculation, and corresponds to, for example, a JCPT instruction, a JTT instruction, a JBITT instruction, or the like.
例えば、（ＪＣＰＴ Ｚ，Ａ、（ｋ），ｅ）命令は、Ａレジスタに記憶されたデータから、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータを減算し、Ｚフラグが１の場合にはｅで示されるアドレスをＰＣ（プログラムカウンタ）にロードし（ｅで示されるアドレスに分岐し）、Ｚフラグが０の場合には後続の命令を実行させる命令であり、（ＪＣＰＴ ＮＺ，Ａ、（ｋ），ｅ）命令は、Ａレジスタに記憶されたデータから、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータを減算し、Ｚフラグが０の場合にはｅで示されるアドレスをＰＣ（プログラムカウンタ）にロードし（ｅで示されるアドレスに分岐し）、Ｚフラグが１の場合には後続の命令を実行させる命令である。 For example, the instruction (JCPT Z, A, (k), e), from the data stored in the A register, the data stored in the T register is the upper byte, and the data stored in the register indicated by k is the lower byte. When the Z flag is 1, when the Z flag is 1, the address indicated by e is loaded into the PC (program counter) (branch to the address indicated by e), and the Z flag is 0 In this case, it is an instruction to execute a subsequent instruction. The instruction (JCPT NZ, A, (k), e) is obtained by changing the data stored in the T register from the data stored in the A register with the upper byte, k. The data stored in the address stored in the indicated register is subtracted from the address stored in the lower byte. If the Z flag is 0, the address indicated by e is set in the PC (program counter). It is an instruction to load (branch to an address indicated by e) and execute the subsequent instruction when the Z flag is 1.
（ＪＣＰＴ Ｃ，Ａ、（ｋ），ｅ）命令は、Ａレジスタに記憶されたデータから、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータを下位バイトとするアドレスに記憶されたデータを減算し、キャリーフラグが１の場合にはｅで示されるアドレスをＰＣ（プログラムカウンタ）にロードし（ｅで示されるアドレスに分岐し）、キャリーフラグが０の場合には後続の命令を実行させる命令であり、（ＪＣＰＴ ＮＣ，Ａ、（ｋ），ｅ）命令は、Ａレジスタに記憶されたデータから、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータを減算し、キャリーフラグが０の場合にはｅで示されるアドレスをＰＣ（プログラムカウンタ）にロードし（ｅで示されるアドレスに分岐し）、キャリーフラグが１の場合には後続の命令を実行させる命令である。 In the (JCPT C, A, (k), e) instruction, from the data stored in the A register, the data stored in the T register is the upper byte, and the data stored in the register indicated by k is the lower byte. The data stored in the address having the data stored in the address as the lower byte is subtracted, and when the carry flag is 1, the address indicated by e is loaded into the PC (program counter) (to the address indicated by e) Branch), and when the carry flag is 0, it is an instruction for executing the subsequent instruction. The instruction (JCPT NC, A, (k), e) is stored in the T register from the data stored in the A register. When the carry flag is 0, the stored data is subtracted from the address where the stored data is the upper byte and the data stored in the register indicated by k is the lower byte. Is an instruction for loading the address indicated by e into the PC (program counter) (branching to the address indicated by e) and executing the subsequent instruction when the carry flag is 1.
（ＪＣＰＴ Ｚ，（ｋ），ｓｓ，ｅ）命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスと、当該アドレスに１を加算したアドレスに記憶された２バイトのデータから、ｓｓで示されるペアレジスタ（ＢＣ，ＤＥ）に記憶された２バイトのデータを減算し、Ｚフラグが１の場合にはｅで示されるアドレスをＰＣ（プログラムカウンタ）にロードし（ｅで示されるアドレスに分岐し）、Ｚフラグが０の場合には後続の命令を実行させる命令であり、（ＪＣＰＴ ＮＺ，（ｋ），ｓｓ，ｅ）命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスと、当該アドレスに１を加算したアドレスに記憶された２バイトのデータから、ｓｓで示されるペアレジスタ（ＢＣ，ＤＥ）に記憶された２バイトのデータを減算し、Ｚフラグが０の場合にはｅで示されるアドレスをＰＣ（プログラムカウンタ）にロードし（ｅで示されるアドレスに分岐し）、Ｚフラグが１の場合には後続の命令を実行させる命令である。 The instruction (JCPT Z, (k), ss, e) adds an address having the data stored in the T register as the upper byte and the data stored in the register indicated by k as the lower byte, and 1 is added to the address. The 2-byte data stored in the pair register (BC, DE) indicated by ss is subtracted from the 2-byte data stored at the specified address, and when the Z flag is 1, the address indicated by e is set to PC. (Program counter) is an instruction to load (branch to an address indicated by e) and execute the subsequent instruction when the Z flag is 0. (JCPT NZ, (k), ss, e) The data stored in the T register is the upper byte, the data stored in the register indicated by k is the lower byte, and the address obtained by adding 1 to the address. The 2-byte data stored in the pair register (BC, DE) indicated by ss is subtracted from the 2-byte data, and when the Z flag is 0, the address indicated by e is loaded into the PC (program counter). (Branch to an address indicated by e), and when the Z flag is 1, this is an instruction for executing the subsequent instruction.
（ＪＣＰＴ Ｃ，（ｋ），ｓｓ，ｅ）命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスと、当該アドレスに１を加算したアドレスに記憶された２バイトのデータから、ｓｓで示されるペアレジスタ（ＢＣ，ＤＥ）に記憶された２バイトのデータを減算し、キャリーフラグが１の場合にはｅで示されるアドレスをＰＣ（プログラムカウンタ）にロードし（ｅで示されるアドレスに分岐し）、キャリーフラグが０の場合には後続の命令を実行させる命令であり、（ＪＣＰＴ ＮＣ，（ｋ），ｓｓ，ｅ）命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスと、当該アドレスに１を加算したアドレスに記憶された２バイトのデータから、ｓｓで示されるペアレジスタ（ＢＣ，ＤＥ）に記憶された２バイトのデータを減算し、キャリーフラグが０の場合にはｅで示されるアドレスをＰＣ（プログラムカウンタ）にロードし（ｅで示されるアドレスに分岐し）、キャリーフラグが１の場合には後続の命令を実行させる命令である。 The (JCPTC C, (k), ss, e) instruction adds an address having the data stored in the T register as the upper byte, the data stored in the register indicated by k as the lower byte, and 1 to the address. The 2-byte data stored in the pair register (BC, DE) indicated by ss is subtracted from the 2-byte data stored at the specified address, and when the carry flag is 1, the address indicated by e is set to PC. It is an instruction to load (program counter) (branch to the address indicated by e) and execute the subsequent instruction when the carry flag is 0. The (JCPT NC, (k), ss, e) instruction is , An address having the data stored in the T register as the upper byte, the data stored in the register indicated by k as the lower byte, and an address obtained by adding 1 to the address The 2-byte data stored in the pair register (BC, DE) indicated by ss is subtracted from the 2-byte data stored in, and when the carry flag is 0, the address indicated by e is set to PC (program This is an instruction to load the counter) (branch to an address indicated by e) and execute the subsequent instruction when the carry flag is 1.
（ＪＴＴ Ｚ，（ｋ）ｅ）命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータから、数値の０を減算し、Ｚフラグが１の場合にはｅで示されるアドレスをＰＣ（プログラムカウンタ）にロードし（ｅで示されるアドレスに分岐し）、Ｚフラグが０の場合には後続の命令を実行させる命令であり、（ＪＴＴ ＮＺ，（ｋ）ｅ）命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータから、数値の０を減算し、Ｚフラグが０の場合にはｅで示されるアドレスをＰＣ（プログラムカウンタ）にロードし（ｅで示されるアドレスに分岐し）、Ｚフラグが１の場合には後続の命令を実行させる命令である。
The (JTT Z, (k) e) instruction calculates the
（ＪＢＩＴＴ Ｚ，ｂ，（ｋ），ｅ）命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータのうち、ｂで示されるビットの反転データをＺフラグに記憶し、Ｚフラグが１の場合にはｅで示されるアドレスをＰＣ（プログラムカウンタ）にロードし（ｅで示されるアドレスに分岐し）、Ｚフラグが０の場合には後続の命令を実行させる命令であり、（ＪＢＩＴＴ ＮＺ，ｂ，（ｋ），ｅ）命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータのうち、ｂで示されるビットの反転データをＺフラグに記憶し、Ｚフラグが０の場合にはｅで示されるアドレスをＰＣ（プログラムカウンタ）にロードし（ｅで示されるアドレスに分岐し）、Ｚフラグが１の場合には後続の命令を実行させる命令である。 The (JBITT Z, b, (k), e) instruction includes the data stored in the address having the data stored in the T register as the upper byte and the data stored in the register indicated by k as the lower byte. The inverted data of the bit indicated by b is stored in the Z flag, and if the Z flag is 1, the address indicated by e is loaded into the PC (program counter) (branch to the address indicated by e), and the Z flag Is an instruction to execute the following instruction when 0 is 0, the (JBITT NZ, b, (k), e) instruction stores the data stored in the T register in the upper byte, the register indicated by k. Of the data stored in the address having the lower data as the lower byte, the inverted data of the bit indicated by b is stored in the Z flag, and when the Z flag is 0, the address indicated by e is set to PC This is an instruction to be loaded into (program counter) (branch to an address indicated by e) and to execute the subsequent instruction when the Z flag is 1.
＜他の命令／演算＆リターン命令＞
演算＆リターン命令は、演算と当該演算の演算結果に基づく復帰処理を行うための命令であり、例えば、ＲＴＴ命令などが該当する。
<Other instructions / arithmetic & return instructions>
The operation & return instruction is an instruction for performing a return process based on the operation and the operation result of the operation, and corresponds to, for example, an RTT instruction.
例えば、（ＲＴＴ Ｚ、（ｋ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータから、数値の０を減算し、Ｚフラグが１の場合にはＳＰと（ＳＰ＋１）に記憶されたアドレスをＰＣ（プログラムカウンタ）にロードし（ＳＰと（ＳＰ＋１）で示されるアドレスに復帰し）、Ｚフラグが０の場合には後続の命令を実行させる命令であり、（ＲＴＴ ＮＺ、（ｋ））命令は、Ｔレジスタに記憶されたデータを上位バイト、ｋで示されるレジスタに記憶されたデータを下位バイトとするアドレスに記憶されたデータから、数値の０を減算し、Ｚフラグが０の場合にはＳＰと（ＳＰ＋１）に記憶されたアドレスをＰＣ（プログラムカウンタ）にロードし（ＳＰと（ＳＰ＋１）で示されるアドレスに復帰し）、Ｚフラグが１の場合には後続の命令を実行させる命令である。
For example, the (RTT Z, (k)) instruction is a
＜他の命令／複合命令＞
複合命令は、複数の処理を一つにした命令であり、例えば、ＩＮＣＰＬＤ命令、ＩＮＣＰＷＬＤ命令、ＤＥＣＰＬＤ命令、ＤＥＣＰＷＬＤ命令などが該当する。
<Other instructions / Compound instructions>
The compound instruction is an instruction in which a plurality of processes are combined, and includes, for example, an INCPLD instruction, an INCWLD instruction, a DECPLD instruction, and a DECPWLD instruction.
（ＩＮＣＰＬＤ Ａ，ｒ）命令は、Ａレジスタに記憶されたデータから、ｒで示されるレジスタ（Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータを減算し、キャリーフラグが１の場合にＡレジスタに記憶されたデータに１を加算し、キャリーフラグが０の場合にＡレジスタに０を記憶する命令であり、（ＩＮＣＰＬＤ （ＨＬ），ｒ）命令は、ＨＬレジスタに記憶されたデータが示すアドレスに記憶されたデータから、ｒで示されるレジスタ（Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータを減算し、キャリーフラグが１の場合に、ＨＬレジスタに記憶されたデータが示すアドレスに記憶されたデータに１を加算し、キャリーフラグが０の場合に、ＨＬレジスタに記憶されたデータが示すアドレスに記憶されたデータに０を記憶する命令である。
The (INCPLD A, r) instruction subtracts the data stored in the register (B, C, D, E, H, L) indicated by r from the data stored in the A register, and the carry flag is 1. In this case, 1 is added to the data stored in the A register, and 0 is stored in the A register when the carry flag is 0. The (INCPLD (HL), r) instruction is stored in the HL register. The data stored in the register (B, C, D, E, H, L) indicated by r is subtracted from the data stored at the address indicated by the data, and stored in the HL register when the carry flag is 1. This instruction adds 1 to the data stored at the address indicated by the read data and
（ＩＮＣＰＬＤ Ａ，ｎ）命令は、Ａレジスタに記憶されたデータから、数値ｎを減算し、キャリーフラグが１の場合にＡレジスタに記憶されたデータに１を加算し、キャリーフラグが０の場合にＡレジスタに０を記憶する命令であり、（ＩＮＣＰＬＤ （ＨＬ），ｎ）命令は、ＨＬレジスタに記憶されたデータが示すアドレスに記憶されたデータから、数値ｎを減算し、キャリーフラグが１の場合に、ＨＬレジスタに記憶されたデータが示すアドレスに記憶されたデータに１を加算し、キャリーフラグが０の場合に、ＨＬレジスタに記憶されたデータが示すアドレスに記憶されたデータに０を記憶する命令である。 The (INCPLD A, n) instruction subtracts the numerical value n from the data stored in the A register, adds 1 to the data stored in the A register when the carry flag is 1, and the carry flag is 0 The (INCPLD (HL), n) instruction subtracts the numerical value n from the data stored at the address indicated by the data stored in the HL register, and the carry flag is 1. In this case, 1 is added to the data stored at the address indicated by the data stored in the HL register, and when the carry flag is 0, 0 is added to the data stored at the address indicated by the data stored in the HL register. Is an instruction to memorize.
（ＩＮＣＰＬＤ ＨＬ，ｍｎ）命令は、ＨＬレジスタに記憶されたデータから、数値ｍｎを減算し、キャリーフラグが１の場合にＨＬレジスタに記憶されたデータに１を加算し、キャリーフラグが０の場合にＨＬレジスタに０を記憶する命令であり、（ＩＮＣＰＷＬＤ （ＨＬ），ｍｎ）命令は、ＨＬレジスタに記憶されたデータが示すアドレスと、ＨＬレジスタに記憶されたデータ＋１が示すアドレスに記憶されたデータから、数値ｍｎを減算し、キャリーフラグが１の場合に、ＨＬレジスタに記憶されたデータが示すアドレスと、ＨＬレジスタに記憶されたデータ＋１が示すアドレスに記憶されたデータに１を加算し、キャリーフラグが０の場合に、ＨＬレジスタに記憶されたデータが示すアドレスと、ＨＬレジスタに記憶されたデータ＋１が示すアドレスに記憶されたデータに０を記憶する命令である。 The (INCPLD HL, mn) instruction subtracts the numerical value mn from the data stored in the HL register, adds 1 to the data stored in the HL register when the carry flag is 1, and the carry flag is 0 The instruction (INCPWLD (HL), mn) is stored at the address indicated by the data stored in the HL register and at the address indicated by the data +1 stored in the HL register. The numerical value mn is subtracted from the data, and when the carry flag is 1, 1 is added to the data stored at the address indicated by the data stored in the HL register and the data indicated by the data +1 stored in the HL register. When the carry flag is 0, the address indicated by the data stored in the HL register and the data stored in the HL register + This is an instruction for storing 0 in the data stored at the address indicated by 1.
（ＤＥＣＰＬＤ Ａ，ｒ）命令は、Ａレジスタに記憶されたデータから１を減算し、キャリーフラグが１の場合に、ｒで示されるレジスタ（Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータをＡレジスタに記憶し、キャリーフラグが０の場合に、Ａレジスタから１を減算す命令であり、（ＤＥＣＰＬＤ （ＨＬ），ｒ）命令は、ＨＬレジスタに記憶されたデータが示すアドレスに記憶されたデータから、ｒで示されるレジスタ（Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータを減算し、キャリーフラグが１の場合に、ｒで示されるレジスタ（Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ）に記憶されたデータを、ＨＬレジスタに記憶されたデータが示すアドレスに記憶されたデータに記憶し、キャリーフラグが０の場合に、ＨＬレジスタに記憶されたデータが示すアドレスに記憶されたデータから１を減算する命令である。 The (DECPLD A, r) instruction subtracts 1 from the data stored in the A register, and when the carry flag is 1, stores it in the register (B, C, D, E, H, L) indicated by r. The stored data is stored in the A register, and when the carry flag is 0, 1 is subtracted from the A register. The (DECPLD (HL), r) instruction is an address indicated by the data stored in the HL register. When the data stored in the register (B, C, D, E, H, L) indicated by r is subtracted from the data stored in, and the carry flag is 1, the register (B, C, D, E, H, L) is stored in the data stored at the address indicated by the data stored in the HL register, and stored in the HL register when the carry flag is 0. Data indicated by the data This instruction subtracts 1 from the data stored in the dress.
（ＤＥＣＰＬＤ Ａ，ｎ）命令は、Ａレジスタに記憶されたデータから、数値ｎを減算し、キャリーフラグが１の場合に、Ａレジスタに数値ｎを記憶し、キャリーフラグが０の場合に、Ａレジスタに記憶されたデータから１を減算する命令であり、（ＤＥＣＰＬＤ （ＨＬ），ｎ）命令は、ＨＬレジスタに記憶されたデータが示すアドレスに記憶されたデータから、数値ｎを減算し、キャリーフラグが１の場合に、ＨＬレジスタに記憶されたデータが示すアドレスに記憶されたデータに数値ｎを記憶し、キャリーフラグが０の場合に、ＨＬレジスタに記憶されたデータが示すアドレスに記憶されたデータから１を減算する命令である。 The (DECPLD A, n) instruction subtracts the numerical value n from the data stored in the A register, stores the numerical value n in the A register when the carry flag is 1, and stores the numerical value n when the carry flag is 0. This is an instruction to subtract 1 from the data stored in the register. The (DECPLD (HL), n) instruction subtracts the numerical value n from the data stored at the address indicated by the data stored in the HL register, When the flag is 1, the numerical value n is stored in the data stored at the address indicated by the data stored in the HL register. When the carry flag is 0, the numerical value n is stored at the address indicated by the data stored in the HL register. This instruction subtracts 1 from the data.
（ＤＥＣＰＬＤ ＨＬ，ｍｎ）命令は、ＨＬレジスタに記憶されたデータから、数値ｍｎを減算し、キャリーフラグが１の場合に、ＨＬレジスタに数値ｍｎを記憶し、キャリーフラグが０の場合に、ＨＬレジスタに記憶されたデータから１を減算する命令であり、（ＤＥＣＰＷＬＤ （ＨＬ），ｍｎ）命令は、ＨＬレジスタに記憶されたデータが示すアドレスと、ＨＬレジスタに記憶されたデータ＋１が示すアドレスに記憶されたデータから、数値ｍｎを減算し、キャリーフラグが１の場合に、ＨＬレジスタに記憶されたデータが示すアドレスと、ＨＬレジスタに記憶されたデータ＋１が示すアドレスに記憶されたデータに数値ｍｎを記憶し、キャリーフラグが０の場合に、ＨＬレジスタに記憶されたデータが示すアドレスと、ＨＬレジスタに記憶されたデータ＋１が示すアドレスに記憶されたデータから１を減算する命令である。
The (DECPLD HL, mn) instruction subtracts the numerical value mn from the data stored in the HL register, stores the numerical value mn in the HL register when the carry flag is 1, and outputs the HL when the carry flag is 0. This is an instruction to subtract 1 from the data stored in the register. The (DECPWLD (HL), mn) instruction is an address indicated by the data stored in the HL register and an address indicated by the data +1 stored in the HL register. When the numerical value mn is subtracted from the stored data and the carry flag is 1, the numerical value is stored in the data stored in the address indicated by the data stored in the HL register and the data stored in the address indicated by the data stored in the HL register + 1. When mn is stored and the carry flag is 0, the address indicated by the data stored in the HL register and the HL register This is an instruction to subtract 1 from the data stored at the address indicated by the stored
例えば、上述の主制御部メイン処理の基本乱数初期値更新処理（ステップＳ１１５）において、Ａレジスタに普図タイマ乱数値、数値ｎに普図タイマ乱数値の最大値（例えば、１００）をそれぞれ記憶（ロード）した後に、（ＩＮＣＰＬＤ Ａ，ｎ）命令を実行すれば、キャリーフラグが１の場合、すなわち、普図タイマ乱数値が最大値ではない場合には、普図タイマ乱数値に１を加算し、キャリーフラグが０の場合、すなわち、普図タイマ乱数値が最大値になった場合には、普図タイマ乱数値に０を記憶することができる。このため、（ＩＮＣＰＬＤ Ａ，ｎ）命令だけで、普図タイマ乱数値の更新を容易に行うことができ、プログラム容量の削減や、処理速度の向上を図ることができる場合がある。 For example, in the basic random number initial value update process (step S115) of the main control unit main process described above, the normal timer random number value is stored in the A register, and the maximum value (for example, 100) of the normal timer random value is stored in the numerical value n. If (INCPLD A, n) instruction is executed after (loading), if the carry flag is 1, that is, if the usual timer random number is not the maximum value, 1 is added to the ordinary timer random value. When the carry flag is 0, that is, when the usual timer random number value reaches the maximum value, 0 can be stored in the ordinary timer random value. For this reason, the usual timer random number value can be easily updated by only the (INCPLD A, n) instruction, and the program capacity may be reduced and the processing speed may be improved.
また、上述の主制御部メイン処理の基本乱数初期値更新処理（ステップＳ１１５）において、Ａレジスタに普図タイマ乱数値、数値ｎに普図タイマ乱数値の最大値（例えば、１００）をそれぞれ記憶（ロード）した後に、（ＤＥＣＰＬＤ Ａ，ｎ）命令を実行すれば、キャリーフラグが１の場合、すなわち、普図タイマ乱数値が負の値になった場合には、普図タイマ乱数値に普図タイマ乱数値の最大値を記憶し、キャリーフラグが０の場合、すなわち、普図タイマ乱数値が負の値ではない場合には、普図タイマ乱数値から１を減算することができる。このため、（ＤＥＣＰＬＤ Ａ，ｎ）命令だけで、普図タイマ乱数値の更新を容易に行うことができ、プログラム容量の削減や、処理速度の向上を図ることができる場合がある。なお、この例では、Ａレジスタのみで乱数値を更新する例を示したが、他のレジスタ（例えば、Ｒレジスタ）を併用したり、ハードウェア乱数値を併用してもよい。 Further, in the basic random number initial value updating process (step S115) of the main control unit main process described above, the normal timer random number value is stored in the A register, and the maximum value (for example, 100) of the normal timer random value is stored in the numerical value n. If the (DECPLD A, n) instruction is executed after (loading), if the carry flag is 1, that is, if the usual timer random number value becomes negative, the ordinary timer random number value is When the maximum value of the figure timer random value is stored and the carry flag is 0, that is, when the common timer random number is not a negative value, 1 can be subtracted from the common timer random value. For this reason, it is possible to easily update the regular timer random number value only with the (DECPLD A, n) instruction, and it may be possible to reduce the program capacity and improve the processing speed. In this example, the random number value is updated only by the A register. However, another register (for example, R register) may be used together, or a hardware random value may be used together.
以上説明したように、上記実施形態に係る遊技台は、ＣＰＵ（例えば、ＣＰＵ３０４）と、遊技制御プログラムが少なくとも記憶されているＲＯＭ（例えば、ＲＯＭ３０６）と、を少なくとも内蔵するマイクロプロセッサ（例えば、基本回路３０２）を備えた遊技台であって、前記遊技台は、パチンコ機またはスロットマシンであり、前記マイクロプロセッサは、少なくとも所定の出力端子（例えば、リセット出力端子ＸＲＳＴＯ）を有し、前記マイクロプロセッサは、少なくともランダム延長機能（例えば、ランダム延長処理）を有し、前記ランダム延長機能は、前記遊技制御プログラムの実行開始タイミングをランダムに変化させることが可能なものであり、前記所定の出力端子からの出力は、少なくとも所定のタイミングで第一のレベルから該第一のレベル（例えば、ローレベルの信号）よりも高い第二のレベル（例えば、ハイレベルの信号）に変化するものであり、前記所定のタイミングは、前記ランダム延長機能の実行前である、ことを特徴とする遊技台である。 As described above, the gaming machine according to the above-described embodiment includes a microprocessor (for example, a basic) having at least a CPU (for example, the CPU 304) and a ROM (for example, the ROM 306) in which at least a game control program is stored. A game machine having a circuit 302), wherein the game machine is a pachinko machine or a slot machine, and the microprocessor has at least a predetermined output terminal (for example, a reset output terminal XRSTO), and the microprocessor Has at least a random extension function (for example, a random extension process), and the random extension function is capable of randomly changing the execution start timing of the game control program, from the predetermined output terminal Output of the first level at least at a predetermined timing. To a second level (for example, a high level signal) higher than the first level (for example, a low level signal), and the predetermined timing is before the execution of the random extension function. It is a game table characterized by that.
また、上記実施形態に係る遊技台は、ＣＰＵ（例えば、ＣＰＵ３０４）と、遊技制御プログラムを記憶するＲＯＭ（例えば、ＲＯＭ３０６）と、を少なくとも内蔵するマイクロプロセッサ（例えば、基本回路３０２）を備えた遊技台であって、前記マイクロプロセッサは、少なくとも所定の出力端子（例えば、リセット出力端子ＸＲＳＴＯ）を有し、前記マイクロプロセッサは、前記所定の出力端子（例えば、リセット出力端子ＸＲＳＴＯ）からの所定の信号出力（例えば、リセット出力信号出力）の立上りタイミングまたは立下りタイミング（例えば、ローレベル信号からハイレベル信号に変化させる立上りタイミング）を、前記遊技制御プログラムの実行開始前に行われるランダム遅延処理の開始前に実行可能である、ことを特徴とする遊技台である。 In addition, the gaming machine according to the above embodiment is a game including a microprocessor (for example, basic circuit 302) including at least a CPU (for example, CPU 304) and a ROM (for example, ROM 306) for storing a game control program. The microprocessor has at least a predetermined output terminal (for example, reset output terminal XRSTO), and the microprocessor has a predetermined signal from the predetermined output terminal (for example, reset output terminal XRSTO). Start of random delay processing that is performed before the start of execution of the game control program with respect to rising timing or falling timing of output (for example, reset output signal output) (for example, rising timing for changing from a low level signal to a high level signal) It is feasible before It is a skill base.
図１２７および図１２８は、本発明に係る所定の出力端子の信号出力の一例を説明するための図である。同図には、所定の出力端子の一例であるリセット出力端子ＸＲＳＴＯの出力信号の電圧変化と、本発明に係る第一のレベルであるか否かを判断するための基準電圧であるローレベルしきい値電圧ＶＬと、本発明に係る第二のレベルであるか否かを判断するための基準電圧であるハイレベルしきい値電圧ＶＨを示している。 127 and 128 are diagrams for explaining an example of a signal output from a predetermined output terminal according to the present invention. In the figure, the voltage change of the output signal of the reset output terminal XRSTO which is an example of the predetermined output terminal and the low level which is a reference voltage for judging whether or not the first level according to the present invention is set. A threshold voltage VL and a high level threshold voltage VH, which is a reference voltage for determining whether or not the second level according to the present invention is present, are shown.
この例では、リセット出力端子ＸＲＳＴＯの出力信号の電圧がローレベルしきい値電圧ＶＬよりも低い場合には第一のレベル（ローレベル）と規定し、リセット出力端子ＸＲＳＴＯから出力する電圧がハイレベルしきい値電圧ＶＨよりも高い場合には第二のレベル（ハイレベル）と規定している。なお、この例では、ローレベルしきい値電圧ＶＬとハイレベルしきい値電圧ＶＨにヒステリシスを持たせているが、本発明はこれに限定されず、例えば、ローレベルしきい値電圧ＶＬとハイレベルしきい値電圧ＶＨを同一の電圧（例えば、ハイレベルの最高電圧が５Ｖ、ローレベルの最低電圧が０Ｖの場合に、両者の平均の２．５Ｖ）に設定してもよい。 In this example, when the voltage of the output signal of the reset output terminal XRSTO is lower than the low level threshold voltage VL, it is defined as the first level (low level), and the voltage output from the reset output terminal XRSTO is high level. When it is higher than the threshold voltage VH, it is defined as the second level (high level). In this example, hysteresis is given to the low-level threshold voltage VL and the high-level threshold voltage VH, but the present invention is not limited to this. For example, the low-level threshold voltage VL and the high-level threshold voltage VH The level threshold voltage VH may be set to the same voltage (for example, when the high voltage is 5V and the low voltage is 0V, the average of both is 2.5V).
図１２７（ａ）では、リセット出力端子ＸＲＳＴＯの出力信号の電圧を、ランダム延長処理の実行開始後に、第一のレベル（ローレベル）の電圧からローレベルしきい値電圧ＶＬを超える電圧に変化させた後に、ランダム延長処理の実行中に、さらにハイレベルしきい値電圧ＶＨを超える電圧に変化させて第二のレベル（ハイレベル）に変化させている。同図（ｂ）では、リセット出力端子ＸＲＳＴＯの出力信号の電圧を、ランダム延長処理の実行開始とほぼ同時に、第一のレベル（ローレベル）の電圧からローレベルしきい値電圧ＶＬを超える電圧に変化させた後に、ランダム延長処理の実行中に、さらにハイレベルしきい値電圧ＶＨを超える電圧に変化させて第二のレベル（ハイレベル）に変化させている。 In FIG. 127A, the voltage of the output signal of the reset output terminal XRSTO is changed from the first level (low level) voltage to the voltage exceeding the low level threshold voltage VL after the execution of the random extension process is started. After that, during the execution of the random extension process, the voltage is further changed to a voltage exceeding the high level threshold voltage VH to be changed to the second level (high level). In FIG. 6B, the voltage of the output signal of the reset output terminal XRSTO is changed from the first level (low level) voltage to the voltage exceeding the low level threshold voltage VL almost simultaneously with the start of the random extension processing. After the change, during execution of the random extension process, the voltage is further changed to a voltage exceeding the high level threshold voltage VH to be changed to the second level (high level).
また、同図（ｃ）では、リセット出力端子ＸＲＳＴＯの出力信号の電圧を、ランダム延長処理の実行開始前に、第一のレベル（ローレベル）の電圧からローレベルしきい値電圧ＶＬを超える電圧に変化させた後に、ランダム延長処理の実行中に、ランダム延長処理の実行開始後に、さらにハイレベルしきい値電圧ＶＨを超える電圧に変化させて第二のレベル（ハイレベル）に変化させている。同図（ｄ）では、リセット出力端子ＸＲＳＴＯの出力信号の電圧を、ランダム延長処理の実行開始前に、第一のレベル（ローレベル）の電圧からローレベルしきい値電圧ＶＬを超える電圧に変化させた後に、ランダム延長処理の実行開始とほぼ同時に、さらにハイレベルしきい値電圧ＶＨを超える電圧に変化させて第二のレベル（ハイレベル）に変化させている。 In FIG. 8C, the voltage of the output signal of the reset output terminal XRSTO is changed from the first level (low level) voltage to the low level threshold voltage VL before the execution of the random extension process. Then, during the execution of the random extension process, after the start of the random extension process, the voltage is further changed to a voltage exceeding the high level threshold voltage VH and changed to the second level (high level). . In FIG. 4D, the voltage of the output signal of the reset output terminal XRSTO is changed from the first level (low level) voltage to the voltage exceeding the low level threshold voltage VL before the execution of the random extension process is started. Then, almost simultaneously with the start of execution of the random extension process, the voltage is further changed to a voltage exceeding the high level threshold voltage VH to be changed to the second level (high level).
一方、同図（ｅ）では、リセット出力端子ＸＲＳＴＯの出力信号の電圧を、ランダム延長処理の実行開始前に、第一のレベル（ローレベル）の電圧からローレベルしきい値電圧ＶＬを超える電圧に変化させた後に、ランダム延長処理の実行開始前に、さらにハイレベルしきい値電圧ＶＨを超える電圧に変化させて第二のレベル（ハイレベル）に変化させている。図１２８（ａ）では、リセット出力端子ＸＲＳＴＯの出力信号の電圧を、ランダム延長処理の実行開始前、かつ、固定延長処理の実行終了後に、第一のレベル（ローレベル）の電圧からローレベルしきい値電圧ＶＬを超える電圧に変化させた後に、ランダム延長処理の実行開始前、かつ、固定延長処理の実行終了後に、さらにハイレベルしきい値電圧ＶＨを超える電圧に変化させて第二のレベル（ハイレベル）に変化させている。また、同図（ｂ）では、リセット出力端子ＸＲＳＴＯの出力信号の電圧を、ランダム延長処理の実行開始前、かつ、固定延長処理の実行終了とほぼ同時に、第一のレベル（ローレベル）の電圧からローレベルしきい値電圧ＶＬを超える電圧に変化させた後に、ランダム延長処理の実行開始前、かつ、固定延長処理の実行終了後に、さらにハイレベルしきい値電圧ＶＨを超える電圧に変化させて第二のレベル（ハイレベル）に変化させている。 On the other hand, in FIG. 5E, the voltage of the output signal of the reset output terminal XRSTO is changed from the first level (low level) voltage to the low level threshold voltage VL before the execution of the random extension process is started. Then, before the execution of the random extension process is started, the voltage is further changed to a voltage exceeding the high level threshold voltage VH to be changed to the second level (high level). In FIG. 128 (a), the voltage of the output signal of the reset output terminal XRSTO is lowered from the first level (low level) voltage before the start of the random extension process and after the end of the fixed extension process. After changing to a voltage exceeding the threshold voltage VL, before starting the execution of the random extension process and after completing the fixed extension process, the voltage is further changed to a voltage exceeding the high level threshold voltage VH to the second level. (High level). In FIG. 5B, the voltage of the output signal of the reset output terminal XRSTO is set to the first level (low level) voltage before the start of the random extension process and almost simultaneously with the end of the fixed extension process. After changing from a low level threshold voltage VL to a voltage exceeding the low level threshold voltage VL, before starting the execution of the random extension process and after completing the fixed extension process, the voltage is further changed to a voltage exceeding the high level threshold voltage VH. The level is changed to the second level (high level).
また、前記マイクロプロセッサは、前記所定の出力端子（例えば、リセット出力端子ＸＲＳＴＯ）からの所定の信号出力（例えば、リセット出力信号出力）を、前記遊技制御プログラムの実行開始前に行われるランダム遅延処理の終了前（または、ランダム遅延処理中）に実行可能であっても、同様の効果を得ることができる。 In addition, the microprocessor performs a random delay process for performing a predetermined signal output (for example, reset output signal output) from the predetermined output terminal (for example, reset output terminal XRSTO) before the execution of the game control program is started. Even if it can be executed before the end of (or during random delay processing), the same effect can be obtained.
上記実施形態に係る遊技台によれば、所定の信号出力のタイミングと遊技制御プログラムの実行開始タイミングをずらすことが可能なため、遊技制御処理の特定の処理（例えばソフト乱数の更新処理、初期値更新処理等）の狙い撃ちを防止することができる場合がある。 According to the gaming machine according to the above-described embodiment, the timing of the predetermined signal output and the execution start timing of the game control program can be shifted, so that a specific process of the game control process (for example, a soft random number update process, an initial value) In some cases, it is possible to prevent aiming of update processing and the like.
また、前記所定の出力端子はリセット信号を出力可能な端子であってもよい。このような構成とすれば、例えば、リセット信号を所定の電子部品に接続した場合、遊技制御前に電子部品が動作可能となり、不正な電波を送信した場合に電子部品が動作してしまうため、不正行為を発見しやすくなる場合がある。また、遊技制御プログラムの開始前に電子部品が動作可能なので、電子部品の作動開始タイミングと、遊技制御プログラムの実行開始タイミングとが異なると思わせることにより、遊技制御処理の特定の処理の狙い撃ちを防止することができる場合がある。 The predetermined output terminal may be a terminal capable of outputting a reset signal. With such a configuration, for example, when a reset signal is connected to a predetermined electronic component, the electronic component can operate before game control, and the electronic component operates when an unauthorized radio wave is transmitted. It may be easier to detect fraud. In addition, since electronic components can operate before the start of the game control program, by making the operation start timing of the electronic components different from the execution start timing of the game control program, it is possible to aim at specific processing of the game control processing. There are cases where it can be prevented.
また、少なくとも、セキュリティモードおよびユーザモードを備え、前記遊技制御プログラムは、前記ユーザモードで実行されるユーザプログラムであってもよい。 Further, at least a security mode and a user mode may be provided, and the game control program may be a user program executed in the user mode.
このような構成とすれば、所定の信号出力のタイミングとユーザプログラムの実行開始タイミングをずらすことが可能なため、遊技制御処理の特定の処理（例えばソフト乱数の更新処理、初期値更新処理等）の狙い撃ちを防止することができる場合がある。 With such a configuration, it is possible to shift the timing of the predetermined signal output and the execution start timing of the user program, so that specific processing of game control processing (for example, soft random number update processing, initial value update processing, etc.) In some cases, it is possible to prevent sniper shooting.
また、前記遊技制御プログラムの実行開始は、システムリセットおよびユーザリセットのうちの少なくともいずれか一方を受け付けた後でおこなわれるものであってもよい。 In addition, the execution start of the game control program may be performed after receiving at least one of a system reset and a user reset.
このような構成とすれば、システムリセットまたはユーザリセットの度に所定の信号出力のタイミングと遊技制御プログラムの実行開始タイミングをずらすことが可能なため、遊技制御処理の特定の処理（例えばソフト乱数の更新処理、初期値更新処理等）の狙い撃ちを防止することができる場合がある。 With such a configuration, it is possible to shift a predetermined signal output timing and a game control program execution start timing at each system reset or user reset. Update processing, initial value update processing, and the like) may be prevented.
また、少なくとも所定の入力端子を有する所定の電子部品（例えば、ＩＣ１１〜ＩＣ１４）を備え、前記所定の入力端子（例えば、リセット入力端子）は、前記所定の出力端子からの前記所定の信号を入力可能な端子であってもよい。 In addition, a predetermined electronic component (for example, IC11 to IC14) having at least a predetermined input terminal is provided, and the predetermined input terminal (for example, reset input terminal) inputs the predetermined signal from the predetermined output terminal. Possible terminals may be used.
このような構成とすれば、遊技制御プログラムの開始前に電子部品が動作可能なので、電子部品の作動開始タイミングと、遊技制御プログラムの実行開始タイミングとが異なると思わせることにより、遊技制御処理の特定の処理の狙い撃ちを防止することができる場合がある。 With such a configuration, the electronic component can be operated before the start of the game control program, so that the operation start timing of the electronic component and the execution start timing of the game control program are considered to be different. In some cases, it is possible to prevent a specific process from being aimed.
図１２９は、ユーザリセット時におけるシステムクロック信号、アドレス信号、データ信号、制御信号、およびリセット出力信号の変化を示した図である。上述のとおり、本実施形態のユーザリセットには、ＷＤＴのタイムアウトによるユーザリセットと、指定エリア外のアクセスによるユーザリセットの２種類があり、プログラム管理エリアの設定により、ユーザリセットを有効に設定している場合に機能する。 FIG. 129 is a diagram illustrating changes in the system clock signal, the address signal, the data signal, the control signal, and the reset output signal at the time of user reset. As described above, there are two types of user resets according to this embodiment: user reset due to timeout of WDT and user reset due to access outside the designated area. The user reset is set to be effective by setting the program management area. It works when there is.
ＷＤＴのタイムアウトによるユーザリセットは、ＷＤＴタイムアウト信号に基づいて発生するリセットであり、当該リセット中はアドレス信号として第一の固定値（例えば、Ｅ０００Ｈ）を出力するように構成している。一方、指定エリア外のアクセスによるユーザリセットは、指定エリア外走行禁止信号に基づいて発生するリセットであり、当該リセット中はアドレス信号として第二の固定値（例えば、８０００Ｈなど、Ｅ０００Ｈ以外の値）を出力するように構成している。 A user reset due to a WDT timeout is a reset that occurs based on a WDT timeout signal, and is configured to output a first fixed value (for example, E000H) as an address signal during the reset. On the other hand, a user reset due to an access outside the designated area is a reset that occurs based on a travel prohibition signal outside the designated area. During the reset, a second fixed value (for example, a value other than E000H, such as 8000H) is used as an address signal. Is output.
ユーザリセットが発生すると、ＣＰＵコア、タイマ回路、演算回路、入出力ポート、通信回路、割込みコントローラなどが初期化され、リセットアドレス（００００Ｈ）よりユーザプログラム（遊技制御プログラム）の実行を開始し、起動されていたウォッチドッグタイマも制御プログラムによらずに（自動的に）クリア＆リスタートされる。 When a user reset occurs, the CPU core, timer circuit, arithmetic circuit, input / output port, communication circuit, interrupt controller, etc. are initialized, and the execution of the user program (game control program) is started from the reset address (0000H). The watchdog timer that has been set is also cleared and restarted (automatically) regardless of the control program.
このように、前記マイクロプロセッサは、所定の条件が成立した場合（例えば、図１１５に示すタイムアウト時間が経過した場合）に、所定の信号（例えば、ＷＤＴ起動信号（ＷＤＴタイムアウト信号）や、ＣＰＵ内部の信号）を少なくとも発生させることが可能なウォッチドッグタイマ（例えば、ＷＤＴ３１４、第一ＷＤＴ３１４ａ、第二ＷＤＴ３１４ｂ）と、正当な指定エリア以外の記憶領域のコードが実行されたことに基づいて、指定エリア外走行禁止信号を少なくとも発生させることが可能な指定エリア外走行禁止回路（例えば、指定エリア外走行禁止回路３１４２）と、を少なくとも有し、前記指定エリア外走行禁止信号が発生してから前記所定のタイミングの間に開始されるセキュリティチェック中に、前記ウォッチドッグタイマのカウンタが停止している期間が少なくとも含まれていてもよい。
As described above, when the predetermined condition is satisfied (for example, when the time-out period shown in FIG. 115 elapses), the microprocessor performs a predetermined signal (for example, a WDT activation signal (WDT time-out signal)) A designated area based on the execution of a watchdog timer (for example,
なお、本発明に係る「ウォッチドッグタイマのカウンタが停止している」には、カウンタが一時的に停止している場合、カウンタが初期値や０に設定された後にカウンタが一時的に停止している場合、カウンタのカウントは継続するが、カウンタがタイムアウトする前にカウンタをクリア＆リスタートし続けることによってカウンタが実質的に停止する（タイムアウトさせない）場合、カウンタの値をセキュリティチェック時間の最大処理時間よりも長く設定し、セキュリティチェック中のタイムアウトを回避することによってカウンタが実質的に停止する（タイムアウトさせない）場合などが含まれる。また、「ウォッチドッグタイマのカウンタが停止している期間」には、指定エリア外走行禁止信号の発生から当該信号の発生直後までの期間、指定エリア外走行禁止信号の発生後からシステムクロックが所定クロック経過した後（例えば、指定エリア外走行禁止信号の発生後からシステムクロックの１クロック後の立ち下がりエッジまたは立ち上がりエッジまで）、リセット出力端子ＸＲＳＴＯの出力信号の立上りまでの期間の一部やすべてなども含まれる。また、ＷＤＴをマイコンに内蔵し、ＷＤＴタイムアウトが発生してから前記所定のタイミングの間に開始されるセキュリティチェック中に、ＷＤＴ用カウンタが停止している期間が少なくとも含まれ、ＷＤＴをマイコンに内蔵し、指定エリア外走行禁止信号が発生してから前記所定のタイミングの間に開始されるセキュリティチェック中に、ＷＤＴ用カウンタが停止している期間が少なくとも含まれる。 It should be noted that “the watchdog timer counter is stopped” according to the present invention means that when the counter is temporarily stopped, the counter temporarily stops after the counter is set to the initial value or 0. If the counter continues to count, but the counter is substantially stopped (does not time out) by continuing to clear and restart the counter before the counter times out, the counter value is set to the maximum security check time. This includes a case where the counter is substantially stopped (not timed out) by setting it longer than the processing time and avoiding a timeout during the security check. In addition, in the “period when the watchdog timer counter is stopped”, the system clock is set to a predetermined period from the occurrence of the out-of-designated area travel prohibition signal to the period from the occurrence of the out-of-designated area travel prohibition signal to immediately after the generation of the signal. After the clock has elapsed (for example, from the occurrence of the out-of-designated area travel prohibition signal to the falling edge or rising edge one clock after the system clock), part or all of the period from the rising edge of the output signal of the reset output terminal XRSTO Etc. are also included. Also, the WDT is built in the microcomputer, and at least the period during which the WDT counter is stopped is included in the security check that is started during the predetermined timing after the WDT timeout occurs, and the WDT is built in the microcomputer. In addition, at least a period during which the WDT counter is stopped is included in the security check that is started during the predetermined timing after the out-of-designated-area travel prohibition signal is generated.
このような構成とすれば、指定エリア外走行禁止信号に基づくリセット処理を行う際に、ウォッチドッグタイマのタイムアウトを制御プログラムによらずに（自動的に）停止させることができ、指定エリア外走行禁止信号に基づくリセット処理を迅速に行うことができる場合がある。 With such a configuration, when performing reset processing based on the travel prohibition signal outside the designated area, the watchdog timer time-out can be stopped (automatically) without depending on the control program. In some cases, the reset process based on the prohibition signal can be performed quickly.
また、本実施形態に係るパチンコ機１００は、ＣＰＵ（例えば、ＣＰＵ３０４）と、遊技制御プログラムが少なくとも記憶されているＲＯＭ（例えば、ＲＯＭ３０６）と、を少なくとも備えた遊技台であって、前記遊技台は、パチンコ機またはスロットマシンであり、所定の条件が成立した場合（例えば、図１１５に示すタイムアウト時間が経過した場合）に、所定の信号（例えば、ＷＤＴ起動信号（ＷＤＴタイムアウト信号）や、ＣＰＵ内部の信号）を少なくとも発生させるウォッチドッグタイマ（例えば、ＷＤＴ３１４、第一ＷＤＴ３１４ａ、第二ＷＤＴ３１４ｂ）を備え、前記ＣＰＵは、前記所定の信号の発生を契機として前記遊技制御プログラムを所定のアドレス（例えば、図６２に示す００００Ｈ番地）から実行可能であり、前記所定の信号の発生から前記遊技制御プログラムの実行開始までの時間を調整可能に構成されている、ことを特徴とする遊技台である。
Further, the
本実施形態に係るパチンコ機１００によれば、遊技制御用プログラムが実行されるまでの時間を変化させることができ、遊技制御用プログラムの実行タイミング（例えば、当否判定の抽選タイミング）を把握するような不正行為を未然に防止でき、安定した遊技制御をおこなうことができる場合がある。
According to the
なお、本発明に係るウォッチドッグタイマは、ＣＰＵと別体のもの、ＣＰＵに内蔵のもの、の両方を含み、前者の場合、リセット信号はウォッチドッグタイマからＣＰＵに入力されるため信号線が外部に露出するが、後者の場合、リセット信号はＣＰＵ内部で配線されるため信号線は外部には露出しない。したがって、後者の場合には、ＷＤＴのタイムアウトに基づいてリセット信号が発生したか否か（ＣＰＵにリセットがかかったか否か）を隠蔽することができ、遊技制御用プログラムの実行タイミングを把握するような不正行為を、より確実に防止できる場合がある。 The watchdog timer according to the present invention includes both a CPU separate from the CPU and a built-in CPU. In the former case, the reset signal is input from the watchdog timer to the CPU, so the signal line is external. In the latter case, since the reset signal is wired inside the CPU, the signal line is not exposed to the outside. Therefore, in the latter case, it is possible to conceal whether or not the reset signal is generated based on the timeout of the WDT (whether or not the CPU is reset) and to grasp the execution timing of the game control program. In some cases, illegal acts can be prevented more reliably.
また、前記ＣＰＵと前記ＲＯＭを少なくとも内蔵するマイクロプロセッサ（例えば、基本回路３０２）を備え、前記マイクロプロセッサは、少なくとも所定の出力端子（例えば、リセット出力端子ＸＲＳＴＯ）を有し、前記所定の出力端子は、少なくとも所定のタイミングで立ち上がることが可能なものであり、前記所定のタイミングは、前記遊技制御プログラムの実行開始前に行われるランダム遅延処理の開始前であってもよい。 The microprocessor further includes a microprocessor (for example, a basic circuit 302) including at least the CPU and the ROM, and the microprocessor has at least a predetermined output terminal (for example, a reset output terminal XRSTO), and the predetermined output terminal Can start at least at a predetermined timing, and the predetermined timing may be before the start of a random delay process performed before the execution of the game control program.
このような構成とすれば、所定の信号出力のタイミングと遊技制御プログラムの実行開始タイミングをずらすことが可能なため、遊技制御処理の特定の処理（例えばソフト乱数の更新処理、初期値更新処理等）の狙い撃ちを防止することができる場合がある。 With such a configuration, it is possible to shift the timing of the predetermined signal output and the execution start timing of the game control program, so that specific processing of game control processing (for example, soft random number update processing, initial value update processing, etc.) ) May be prevented.
また、前記ＣＰＵは、所定の出力端子（例えば、リセット出力端子ＸＲＳＴＯ）からの信号（例えば、リセット出力信号出力）の出力の立上りタイミングまたは立下りタイミング（例えば、ローレベル信号からハイレベル信号に変化させる立上りタイミング）を、前記遊技制御プログラムの実行開始前に行われるランダム遅延処理の開始前に実行可能であってもよい。 Further, the CPU changes the rising timing or falling timing (for example, the low level signal to the high level signal) of the output of the signal (for example, the reset output signal output) from the predetermined output terminal (for example, the reset output terminal XRSTO). May be executed before the start of the random delay process performed before the execution of the game control program.
このような構成とすれば、遊技制御用プログラムが実行されるまでの時間を変化させながらも、リセット信号の発生から所定の信号の出力までの時間を一定にすることができ、安定した遊技制御をおこなうことができる場合がある。 With such a configuration, it is possible to make the time from the generation of the reset signal to the output of the predetermined signal constant while changing the time until the game control program is executed, and stable game control May be possible.
また、前記所定の出力端子はリセット信号を出力可能な端子であってもよい。このような構成とすれば、例えば、リセット信号を所定の電子部品に接続した場合、遊技制御前に電子部品が動作可能となり、不正な電波を送信した場合に電子部品が動作してしまうため、不正行為を発見しやすくなる場合がある。また、遊技制御プログラムの開始前に電子部品が動作可能なので、電子部品の作動開始タイミングと、遊技制御プログラムの実行開始タイミングとが異なると思わせることにより、遊技制御処理の特定の処理の狙い撃ちを防止することができる場合がある。 The predetermined output terminal may be a terminal capable of outputting a reset signal. With such a configuration, for example, when a reset signal is connected to a predetermined electronic component, the electronic component can operate before game control, and the electronic component operates when an unauthorized radio wave is transmitted. It may be easier to detect fraud. In addition, since electronic components can operate before the start of the game control program, by making the operation start timing of the electronic components different from the execution start timing of the game control program, it is possible to aim at specific processing of the game control processing. There are cases where it can be prevented.
また、少なくとも、セキュリティモードおよびユーザモードを備え、前記遊技制御プログラムは、前記ユーザモードで実行されるユーザプログラムであってもよい。 Further, at least a security mode and a user mode may be provided, and the game control program may be a user program executed in the user mode.
このような構成とすれば、所定の信号出力のタイミングとユーザプログラムの実行開始タイミングをずらすことが可能なため、遊技制御処理の特定の処理（例えばソフト乱数の更新処理、初期値更新処理等）の狙い撃ちを防止することができる場合がある。 With such a configuration, it is possible to shift the timing of the predetermined signal output and the execution start timing of the user program, so that specific processing of game control processing (for example, soft random number update processing, initial value update processing, etc.) In some cases, it is possible to prevent sniper shooting.
また、リセット要因を示す所定の情報（例えば、直前に発生したリセット要因がシステムリセットであるか否かを示す情報）が少なくともセットされるレジスタ（例えば、図１０４に示す第４内部情報レジスタ）を備え、前記遊技制御プログラムは、前記所定の情報に基づく処理（例えば、第４内部情報レジスタから読み出した情報を汎用レジスタに書き込む処理）を含まないように（実行しないように）構成してもよい。 In addition, a register (for example, a fourth internal information register shown in FIG. 104) in which at least predetermined information indicating a reset factor (for example, information indicating whether or not the reset factor generated immediately before is a system reset) is set. The game control program may be configured not to include (do not execute) processing based on the predetermined information (for example, processing to write information read from the fourth internal information register to the general-purpose register). .
このような構成とすれば、故意にＣＰＵのリセットを発生させて特定の処理（例えばソフト乱数の更新処理、初期値更新処理等）の実行タイミングなどを狙うような不正行為を防止できる場合がある。 With such a configuration, there is a case where it is possible to prevent an illegal act such as intentionally generating a reset of the CPU and aiming at an execution timing of a specific process (eg, soft random number update process, initial value update process, etc.). .
また、前記マイクロプロセッサは、前記ウォッチドッグタイマと、正当な指定エリア以外の記憶領域のコードが実行されたことに基づいて、指定エリア外走行禁止信号を少なくとも発生させることが可能な指定エリア外走行禁止回路（例えば、指定エリア外走行禁止回路３１４２）と、を少なくとも有し、前記指定エリア外走行禁止信号が発生してから前記所定のタイミングの間に開始されるセキュリティチェック中に、前記ウォッチドッグタイマのカウンタが停止している期間が少なくとも含まれていてもよい。
Further, the microprocessor travels outside the designated area capable of generating at least a running prohibition signal outside the designated area based on the execution of the watchdog timer and a code in a storage area other than the legitimate designated area. At least a prohibition circuit (for example, a
このような構成とすれば、指定エリア外走行禁止信号に基づくリセット処理を行う際に、ウォッチドッグタイマのタイムアウトを制御プログラムによらずに（自動的に）停止させることができ、指定エリア外走行禁止信号に基づくリセット処理を迅速に行うことができる場合がある。 With such a configuration, when performing reset processing based on the travel prohibition signal outside the designated area, the watchdog timer time-out can be stopped (automatically) without depending on the control program. In some cases, the reset process based on the prohibition signal can be performed quickly.
また、本実施形態に係るパチンコ機１００は、ＣＰＵ（例えば、ＣＰＵ３０４）と、遊技制御プログラムが少なくとも記憶されているＲＯＭ（例えば、ＲＯＭ３０６）と、を少なくとも備えた遊技台であって、前記遊技台は、パチンコ機またはスロットマシンであり、前記ＣＰＵは、少なくとも特定のレジスタ（例えば、Ｔレジスタ）を備え、前記遊技制御プログラムは、所定の処理（例えば、図３１に示す特図１関連抽選処理）と、該所定の処理から呼び出される所定のサブ処理（例えば、図３４のステップＳ１１０３の「保留数記憶領域（ＲＷＭ領域のアドレスＦ０４０Ｈ）に記憶された保留数を、Ａレジスタに転送する処理」）を少なくとも含み、前記所定の処理は、第一の処理と第二の処理（例えば、図３１に示す、特別図柄乱数移行処理、特別図柄当り抽選処理、表示図柄抽選処理、特別図柄変動時間抽選処理、特別図柄変動時間設定処理、特別図柄保留内情報移行処理のうちの２つの処理である第一の処理と第二の処理）を少なくとも含み、前記所定のサブ処理は、前記第一の処理と前記第二の処理の両方から呼び出され、前記特定のレジスタを用いた処理は、前記所定のサブ処理で少なくとも実行可能であることを特徴とする遊技台である。
Further, the
なお、本発明に係る第一の処理は、主制御部メイン処理（メインループ処理）から呼び出される処理（例えば、図１０の主制御部メイン処理に示す各処理）、本発明に係る第二の処理は、主制御部タイマ割込処理（タイマ割込処理）から呼び出される処理（例えば、図１４の主制御部タイマ割込処理に示す各処理）でもよく、本発明に係る所定のサブ処理は、これらの主制御部メイン処理から呼び出される処理と、主制御部タイマ割込処理から呼び出される処理の両方から呼び出されるものでもよい。 The first process according to the present invention is a process called from the main control section main process (main loop process) (for example, each process shown in the main control section main process of FIG. 10), and the second process according to the present invention. The process may be a process called from the main control unit timer interrupt process (timer interrupt process) (for example, each process shown in the main control unit timer interrupt process of FIG. 14), and the predetermined sub-process according to the present invention is These may be called from both the process called from the main control part main process and the process called from the main control part timer interrupt process.
本実施形態に係るパチンコ機１００によれば、２つの異なる処理（第一の処理と第二の処理）から呼び出されるサブ処理において、共通の特定のレジスタを用いた処理を実行するため、遊技制御プログラムを簡素化することができ、プログラムのコード量を従来よりも減らすことができる上に、コーディングミスの発生を減少させることができ、安定した遊技制御を行うことができる場合がある。
According to the
また、前記ＣＰＵは、所定の命令（例えば、図６４に示すＲＳＴ命令）を少なくとも実行可能であり、前記所定の命令は、該命令が実行された処理から、予め定められたアドレス（例えば、０００８Ｈ、００１０Ｈ、００１８Ｈ、００２０Ｈ、００２８Ｈ、００３０Ｈ、００３８Ｈ、００４０Ｈの８種類のアドレス）に配置された処理のみを呼出可能な命令であり、前記所定のサブ処理は、前記第一の処理と前記第二の処理の両方から前記所定の命令を用いて呼出可能な処理のうちの一つであってもよい。 Further, the CPU can execute at least a predetermined instruction (for example, the RST instruction shown in FIG. 64), and the predetermined instruction has a predetermined address (for example, 0008H) from a process in which the instruction is executed. , 0010H, 0018H, 0020H, 0028H, 0030H, 0038H, and 0040H), and the predetermined sub-process includes the first process and the second process. It may be one of the processes that can be called from both of the processes using the predetermined instruction.
このような構成とすれば、遊技制御プログラムの解析や改ざんが困難となるため、不正にサブ処理を読み出すプログラムを組み込んで不正な利益を得ようとする行為や、不正にＲＡＭに記憶された内部情報を取得するような行為を未然に防止できる場合がある。 Such a configuration makes it difficult to analyze and falsify the game control program. Therefore, it is possible to obtain an illegal profit by incorporating a program for reading out the sub-processing illegally, or an internal operation stored in the RAM illegally. There are cases where an act of acquiring information can be prevented in advance.
また、前記ＣＰＵは、前記特定のレジスタに値をセットする機能のうち、ロード命令を受けたことに基づいて行われるもの以外のものとして、所定の値を初期値としてセットする機能（例えば、８ビットロード（転送）命令、１６ビットロード（転送）命令、スタック操作命令（１６ビットロード命令の一種）、複合命令など）を少なくとも有してもよい。 Further, the CPU sets a predetermined value as an initial value as a function other than a function that is performed based on receiving a load command among functions that set a value in the specific register (for example, 8 A bit load (transfer) instruction, a 16-bit load (transfer) instruction, a stack operation instruction (a kind of 16-bit load instruction), a compound instruction, and the like.
このような構成とすれば、遊技制御プログラムの設計の自由度を高めることができ、安定した遊技制御を行うことができる場合がある。 With such a configuration, the degree of freedom in designing the game control program can be increased, and stable game control can be performed in some cases.
また、演出制御を行う演出制御手段（例えば、第１副制御部４００または第２副制御部５００）を備え、前記ＣＰＵは、前記演出制御手段に搭載されず、遊技制御を行う遊技制御手段（例えば、主制御部３００）にのみに搭載されていてもよい。また、演出制御を行う演出制御手段（例えば、第１副制御部４００または第２副制御部５００）と、払出制御を行う払出制御手段（例えば、払出制御部６００）と、を備え、前記ＣＰＵは、前記演出制御手段に搭載されず、遊技制御を行う遊技制御手段（例えば、主制御部３００）および前記払出制御手段のうちの少なくとも一方に搭載されていてもよい。
Further, it includes an effect control means (for example, the first
このような構成とすれば、遊技制御プログラムの解析や改ざんを、より困難にすることができる場合がある。 With such a configuration, it may be possible to make analysis and alteration of the game control program more difficult.
また、前記ＣＰＵと前記ＲＯＭを少なくとも内蔵するマイクロプロセッサ（例えば、基本回路３０２）を備え、前記マイクロプロセッサは、少なくとも所定の出力端子（例えば、リセット出力端子ＸＲＳＴＯ）を有し、前記所定の出力端子は、少なくとも所定のタイミング（例えば、ランダム延長機能の実行前）で立ち上がることが可能なものであり、前記マイクロプロセッサは、所定の条件が成立した場合（例えば、図１１５に示すタイムアウト時間が経過した場合）に、所定の信号（例えば、ＷＤＴ起動信号（ＷＤＴタイムアウト信号）や、ＣＰＵ内部の信号）を少なくとも発生させることが可能なウォッチドッグタイマ（例えば、ＷＤＴ３１４、第一ＷＤＴ３１４ａ、第二ＷＤＴ３１４ｂ）と、正当な指定エリア以外の記憶領域のコードが実行されたことに基づいて、指定エリア外走行禁止信号を少なくとも発生させることが可能な指定エリア外走行禁止回路（例えば、指定エリア外走行禁止回路３１４２）と、を少なくとも有し、前記指定エリア外走行禁止信号が発生してから前記所定のタイミングの間に開始されるセキュリティチェック中に、前記ウォッチドッグタイマのカウンタが停止している期間が少なくとも含まれていてもよい。
The microprocessor further includes a microprocessor (for example, a basic circuit 302) including at least the CPU and the ROM, and the microprocessor has at least a predetermined output terminal (for example, a reset output terminal XRSTO), and the predetermined output terminal Can be started up at least at a predetermined timing (for example, before the execution of the random extension function), and when the predetermined condition is satisfied (for example, the time-out time shown in FIG. 115 has elapsed) A watchdog timer (for example,
このような構成とすれば、指定エリア外走行禁止信号に基づくリセット処理を行う際に、ウォッチドッグタイマのタイムアウトを制御プログラムによらずに（自動的に）停止させることができ、指定エリア外走行禁止信号に基づくリセット処理を迅速に行うことができる場合がある。 With such a configuration, when performing reset processing based on the travel prohibition signal outside the designated area, the watchdog timer time-out can be stopped (automatically) without depending on the control program. In some cases, the reset process based on the prohibition signal can be performed quickly.
また、所定の周期で数値を変化させる乱数回路と、所定の抽出条件が成立したことに基づいて前記乱数回路から数値を抽出し、少なくとも該数値に基づいて遊技に関する抽選を行う処理を含む遊技制御処理を行うためのＣＰＵと、前記遊技制御処理の内容が予め記憶されているＲＯＭと、一時的にデータを記憶するためのＲＡＭと、を含んで構成されたマイクロコンピューターを備え、前記ＣＰＵは、電源が遮断される場合に実行される処理であって、前記ＲＡＭの所定領域に当該処理が行われたことを示す所定のデータを記憶させる処理を含む電断時処理を行い、前記ＣＰＵは、前記所定のデータが記憶されている場合には、前記ＲＡＭ領域を初期化する初期化処理を行うことなく前記遊技制御処理を復帰させることが可能である一方、前記所定のデータが記憶されていない場合には、該初期化処理を行うことなく前記遊技制御処理を復帰させることが不可能であり、前記マイクロコンピューターは、電源が投入された場合に入力される起動信号が入力されてから前記遊技制御処理が開始されるまでの時間の長さをランダムに変動させる時間変動処理を行う時間変動用回路、および正当な指定エリア以外の記憶領域のコードが実行されたことに基づいて指定エリア外走行禁止信号を発生させる指定エリア外走行禁止回路を、含んで構成され、前記ＣＰＵは、前記起動信号が入力されたことに基づいて実行されるシステムリセットの場合には、前記マイクロコンピューターによって、前記ＲＯＭが記憶している前記遊技制御処理の内容に異常がないかをチェックする処理および前記時間変動処理を含むセキュリティチェックが行われた後に、前記遊技制御処理を開始し、前記ＣＰＵは、前記指定エリア外走行禁止信号が発生したことに基づいて実行されるユーザリセットの場合には、前記マイクロコンピューターによって、前記セキュリティチェックが行われないことで、前記時間変動処理が行われず、前記遊技制御処理を開始し、前記システムリセットおよび前記ユーザリセットのいずれの場合であっても、前記ＣＰＵによって前記電断処理が行われず、前記所定領域に前記所定のデータが記憶されないことを特徴とする遊技台としてもよい。 Also, a game control including a random number circuit that changes a numerical value at a predetermined period, and a process of extracting a numerical value from the random number circuit based on the fact that a predetermined extraction condition is satisfied and performing a lottery regarding a game based on the numerical value And a microcomputer including a CPU for performing processing, a ROM in which the contents of the game control processing are stored in advance, and a RAM for temporarily storing data. A process that is executed when the power is shut off, and includes a process of storing predetermined data indicating that the process has been performed in a predetermined area of the RAM. When the predetermined data is stored, it is possible to return the game control process without performing an initialization process for initializing the RAM area. If the predetermined data is not stored, it is impossible to return the game control process without performing the initialization process, and the microcomputer is activated when the power is turned on. A time variation circuit for performing a time variation process for randomly varying the length of time from when a signal is input to when the game control process is started, and a code for a storage area other than a valid designated area are executed. A non-designated area running prohibition circuit for generating a non-designated area running prohibition signal based on the above, and in the case of a system reset that is executed based on the input of the start signal A process for checking whether the contents of the game control process stored in the ROM are abnormal by the microcomputer; and After the security check including the inter-process variation process is performed, the game control process is started, and in the case of a user reset that is executed based on the occurrence of the out-of-designated-area travel prohibition signal, the CPU Since the security check is not performed by the microcomputer, the time variation process is not performed, the game control process is started, and the CPU performs the game control process regardless of the system reset or the user reset. The game machine may be characterized in that no power interruption process is performed and the predetermined data is not stored in the predetermined area.
次に、図１３１を用いて、図７０のステップＳ２１０１における初期設定処理の詳細について説明する。同図は、図７０のステップＳ２１０１における初期設定処理のフローチャートである。 Next, details of the initial setting process in step S2101 of FIG. 70 will be described with reference to FIG. This figure is a flowchart of the initial setting process in step S2101 of FIG.
まず、最初に実行されるステップＳ２１０１ａでは、初期設定１を行う。この初期設定１では、ＣＰＵ１３０４のスタックポインタ（ＳＰ）へのスタック初期値の設定（仮設定）、割込マスクの設定、Ｉ／Ｏ１３１０の初期設定、ＲＡＭ１３０８に記憶する各種変数の初期設定等を行う。
First,
ステップＳ２１０１ｂでは、低電圧信号がオンであるか否か、すなわち、電圧監視回路１３３０が、主制御部１３００に供給されている電源の電圧値が所定の値（本実施形態では９Ｖ）未満である場合に電圧が低下したことを示す低電圧信号を出力しているか否かを監視する。そして、低電圧信号がオンの場合（ＣＰＵ１３０４が電源の遮断を検知した場合）には繰り返しこのステップＳ２１０１ｂを実行し、低電圧信号がオフの場合（ＣＰＵ１３０４が電源の遮断を検知していない場合）にはステップＳ２１０１ｃに進む。なお、電源が投入された直後で未だ上記所定の値（９Ｖ）に達しない場合にも、供給電圧がその所定の値以上になるまでステップＳ２１０１ｂは繰り返し実行される。
In step S2101b, whether or not the low voltage signal is ON, that is, the
ステップＳ２１０１ｃでは、初期設定２を行う。この処理の詳細は、図８９を用いて説明した内容と同様であるため、説明を省略する。
In step S2101c,
ステップＳ２１０１ｄでは、設定キースイッチがオンであるか否か判定される。ここで、設定キースイッチとは、スロットマシン１１００における遊技者の有利度（例えば１〜６まで６種類の有利度）を設定するためのスイッチである。このスイッチがオンである場合にはステップＳ２１０１ｉに進み、そうでない場合にはステップＳ２１０１ｅに進む。
In step S2101d, it is determined whether or not the setting key switch is on. Here, the setting key switch is a switch for setting the player's advantage (for example, six advantages from 1 to 6) in the
ステップＳ２１０１ｅでは、ＲＡＭ１３０８に記憶されているデータに異常があるか否か判定される。ここで判定されるデータは、スロットマシン１１００の電源が落されるかあるいは上述の瞬断によってＲＡＭ１３０８に退避されたデータである（図７１のステップＳ２２２１参照）。すなわち、ＲＡＭ１３０８にデータが確実に退避されているか否かが、このステップＳ２１０１ｅで判定される。なお、この処理の詳細は、図８８のステップＳ３００７において説明した内容と同様である。このデータに異常がある場合にはステップＳ２１０１ｋに進み、異常がない場合にはステップＳ２１０１ｆに進む。
In step S2101e, it is determined whether or not the data stored in the
ステップＳ２１０１ｆでは、強制ＲＷＭクリアがＯＮ状態か否かを判定する。具体的には、電源が投入され、ＲＷＭクリアボタン（不図示）が長押し（例えば、５秒以上の押下）されたことに基づき、強制ＲＷＭクリアのＯＮ状態とする。そして、強制ＲＷＭクリアがＯＮ状態の場合はステップＳ２１０１ｊに移行し、ＯＦＦ状態の場合はステップＳ２１０１ｇに進む。 In step S2101f, it is determined whether forced RWM clear is in an ON state. Specifically, when the power is turned on and a RWM clear button (not shown) is pressed long (for example, pressed for 5 seconds or more), the forced RWM clear is turned on. If the forced RWM clear is in the ON state, the process proceeds to step S2101j. If the forced RWM clear is in the OFF state, the process proceeds to step S2101g.
ステップＳ２１０１ｇでは、ＲＡＭ１３０８に記憶されたデータをＣＰＵ１３０４のレジスタに書き戻し、レジスタの状態を電断処理が実行される直前の状態に復帰させる処理が実行される。なお、この処理の詳細は、図８８のステップＳ３００９において説明した内容と同様である。この処理の後ステップＳ２１０１ｈに進む。
In step S2101g, data stored in the
ステップＳ２１０１ｈでは、ＷＤＴ１３１４を起動させる処理を行う。ここでは、ＷＤＴ１３１４の起動許可及び初期値の設定等を行う。なお、本実施形態では、ＷＤＴ１３１４に、初期値として３２．８ｍｓに相当する数値を設定する。その後、この初期設定処理を終了する。
In step S2101h, processing for starting the
ステップＳ２１０１ｄにおいて、設定キースイッチがオンの場合に進むステップＳ２１０１ｉでは、設定キーの状態に従って設定値変更処理が実行される。その後、ステップＳ２１０１ｊに進む。 In step S2101d, when the setting key switch is turned on, in step S2101i, the setting value changing process is executed according to the state of the setting key. Thereafter, the process proceeds to step S2101j.
ステップＳ２１０１ｊでは、ＲＷＭクリア処理を行う。この処理の詳細は、図８８のステップＳ３１０３において説明した内容と同様である。この処理の後、ステップＳ２１０１ｈに進む。 In step S2101j, RWM clear processing is performed. Details of this processing are the same as the contents described in step S3103 of FIG. After this process, the process proceeds to step S2101h.
ステップＳ２１０１ｅにおいて、ＲＡＭ１３０８のデータに異常があると判定された場合に進むステップＳ２１０１ｋでは、ＲＷＭエラー処理を行う。このＲＷＭエラー処理では、使用スタックエリアを除く全てのＲＡＭ（ＲＷＭ）１３０８の記憶領域をクリアする準備などを行った後に、無限ループ状態に移行する。なお、この状態からは、電源を入れなおした後、設定キースイッチを操作することで遊技が開始できるようになる。
In step S2101k, which proceeds when it is determined in step S2101e that the data in the
図１３２は、図７５に示すタイマ回路３１１の構成を詳しく示したブロック図である。
FIG. 132 is a block diagram showing in detail the configuration of
タイマ回路３１１は、８ビットのプログラマブルカウンタを３チャネル内蔵している。すなわち、図１３２に示すように、３つのタイマ回路（タイマ回路０〜２）が用意されている。各タイマ回路は、ダウンカウンタ回路であって、それぞれ独立した動作モードの設定が可能である。これら３つのタイマ回路の構成はいずれも同じであるため、ここではタイマ回路０を用いて説明する。
The
タイマ回路３１１は、プリスケーラレジスタ３１１１、制御レジスタ３１１２、カウンタ設定レシジスタ３１１３、およびカウンタレジスタ３１１４の４種類のレジスタと、プリスケーラ３１１５と、８ビットカウンタ３１１６を有する。
The
このタイマ回路３１１は、プリスケーラレジスタ３１１１で選択されたカウントクロックを８ビットカウンタ３１１６のクロック源とする。プリスケーラレジスタ３１１１は、８ビットカウンタ３１１６を動作させるためのクロック数を選択する８ビットのレジスタである。このプリスケーラレジスタ３１１１に、初期値である「００Ｈ」を設定した場合には、８ビットカウンタ３１１６を動作させるためのカウントクロックは停止になる。「０１Ｈ」を設定した場合には、カウントクロックはシステムクロック（ＳＣＬＫ）になる。また、カウントクロックは、「０２Ｈ」を設定した場合にはシステムクロック／２になり、「０３Ｈ」を設定した場合にはシステムクロック／３になり、・・・「ＦＥＨ」を設定した場合にはシステムクロック／２５４になり、「ＦＦＨ」を設定した場合にはシステムクロック／２５５になる。
The
制御レジスタ３１１２は、割込みフラグ３１１０のモニタ、割込みの許可や禁止、割込みフラグ３１１０のクリア、８ビットカウンタ３１１６の各種動作条件を設定する８ビットのレジスタである。
The
このタイマ回路３１１では、カウンタ設定レジスタ３１１３にカウント値を書き込むことによって、８ビットカウンタ３１１６のダウンカウントが開始される。カウンタ設定レジスタ３１１３は、８ビットカウンタ３１１６のカウント値を設定するレジスタである。なお、設定値に「００Ｈ」を書き込んだ場合は、８ビットカウンタ３１１６は動作しない。
In the
カウンタレジスタ３１１４は、ＣＰＵレジスタリード信号の入力タイミングに合わせて８ビットカウンタ３１１６の値を読み出すためのレジスタである。
The
８ビットカウンタ３１１６がタイムアウトすると、タイムアウト信号が８ビットカウンタ３１１６からカウンタ回路３１２に出力される。なお、割込みが許可されている場合には、割込みフラグ３１１０から割込み信号が割込み制御回路３１００に出力される。また、８ビットの制御レジスタの０ビット目に、「０」を設定しておくと、ワンタイムモード（初期値）になり、タイムアウト発生後、８ビットカウンタ３１１６は動作を停止するが、「１」を設定しておくと、リピートモードになり、タイムアウト発生後も、８ビットカウンタ３１１６は継続して動作を行い、タイムアウト信号が定期的に出力される。
When the 8-
以上説明した、各レジスタの設定値は、内蔵ＲＯＭ３０６のプログラムデータエリアに記憶されている。プログラムデータエリアに記憶されている各設定値は、図８８に示す主制御部メイン処理における初期設定２（ステップＳ３００５）において、プログラムデータエリアから呼び出され、各レジスタに設定されるか、あるいは主制御部メイン処理や図９１に示す主制御部割込処理において呼び出され、各レジスタに設定される。
The setting values of each register described above are stored in the program data area of the built-in
図１３２に示すタイマ回路３１１では、プリスケーラレジスタ３１１１に、初期値の「００Ｈ」を設定しておくか、あるいはカウンタ設定レジスタ３１１３に「００Ｈ」を書き込んでおけば、８ビットカウンタ３１１６はダウンカウントを開始せず、タイムアウト信号は出力されない。
In the
図１３３は、図７５に示すカウンタ回路３１２の構成を詳しく示したブロック図である。
FIG. 133 is a block diagram showing in detail the configuration of
カウンタ回路３１２は、８ビットのプログラマブルカウンタを４チャネル内蔵している。すなわち、図１３３に示すように、４つのカウンタ回路（カウンタ回路０〜３）が用意されている。各カウンタ回路は、アップカウンタ回路であって、それぞれ独立した動作モードの設定が可能である。これら４つのカウンタ回路の構成はいずれも同じであるため、ここではカウンタ回路０を用いて説明する。
The
カウンタ回路は、制御レジスタ３１２１、８ビットカウンタ３１２２、カウンタ設定レジスタ３１２３、およびカウンタレジスタ３１２４を有する。制御レジスタ３１２１は、内部バスを流れる各種の信号を取得可能であり、図１３３には、制御レジスタ３１２１が、８種類の信号を取得可能であることが示されている。これら８種類の信号は、システムクロック信号（ＳＣＬＫ）、図１３２に示すタイマ回路０〜２それぞれからのタイムアウト信号、ＣＰＵコアのメモリリクエスト信号（ＸＭＲＥＱ信号）、ＣＰＵコアのライト信号（ＸＷＲ信号）、ＣＰＵコアのＩＯリクエスト信号（ＸＩＯＲＱ信号）、およびＣＰＵコアの割込み要求応答信号（マスカブル割込みアクノリッジサイクル；ＸＩＮＴＡＣＫ信号）である。制御レジスタ３１２１は、８ビットカウンタ３１２２を動作させるためのクロック源を選択する８ビットのレジスタである。すなわち、８本の信号線から入力されるいずれの信号をクロック源にするかを選択するものである。また、制御レジスタ３１２１は、８ビットカウンタ３１２２の許可や禁止を設定するレジスタでもある。
The counter circuit includes a
図１３４は、制御レジスタ３１２１を詳しく説明するための図である。
FIG. 134 is a diagram for explaining the
図１３４に示すように、制御レジスタ３１２１は８ビットのレジスタである。５〜７ビット目は「０」が設定されたままであり、使用されていない。
As shown in FIG. 134, the
４ビット目は８ビットカウンタ３１２２の許可や禁止を設定するビットである。この４ビット目に、初期値である「０」が設定されると８ビットカウンタ３１２２は動作を停止し、「１」が設定されると８ビットカウンタ３１２２は動作を開始する。
The fourth bit is a bit for setting permission / prohibition of the 8-
３ビット目は８ビットカウンタ３１２２のカスケード接続を設定するビットである。詳細は後述するが、カウンタ回路０の８ビットカウンタ３１２２と、カウンタ回路１の８ビットカウンタ３１２２はカスケード接続が可能であり、カウンタ回路２の８ビットカウンタ３１２２と、カウンタ回路３の８ビットカウンタ３１２２もカスケード接続が可能である。すなわち、カウンタ回路０の８ビットカウンタ３１２２と、カウンタ回路１の８ビットカウンタ３１２２が第１の組になっており、カウンタ回路２の８ビットカウンタ３１２２と、カウンタ回路３の８ビットカウンタ３１２２が第２の組になっている。同一組内で、いずれか一方の制御レジスタ３１２１の３ビット目に「１」が設定されると、カスケード接続が優先される。すなわち、他方の制御レジスタ３１２１の３ビット目に「０」が設定されていても、カスケード接続が設定され、「１」は「０」より優先される設定値である。
The third bit is a bit for setting the cascade connection of the 8-
２〜０ビット目は、８ビットカウンタ３１２２のクロック源を設定するビットである。すなわち、カウンタ回路３１２の更新源になる信号を設定するためのビットである。この２〜０ビット目に、初期値の「０００」が設定されるとシステムクロック信号（ＳＣＬＫ）が８ビットカウンタ３１２２のクロック源になり、「００１」が設定されるとタイマ回路０からのタイムアウト信号がクロック源になり、「０１０」が設定されるとタイマ回路１からのタイムアウト信号がクロック源になり、「０１１」が設定されるとタイマ回路２からのタイムアウト信号がクロック源になる。システムクロック信号（ＳＣＬＫ）は、制御レジスタ３１２１に定期的に入力される信号である。また、タイマ回路３１１をリピートモードに設定しておくと、タイムアウト信号が制御レジスタ３１２１に定期的に入力される。一方、メモリリクエスト信号（ＸＭＲＥＱ信号）、ライト信号（ＸＷＲ信号）、ＩＯリクエスト信号（ＸＩＯＲＱ信号）、割込み要求応答信号（ＸＩＮＴＡＣＫ信号）は、制御レジスタ３１２１に不定期的に入力される信号である。２〜０ビット目に、「１００」が設定されるとライト信号（ＸＷＲ信号）が８ビットカウンタ３１２２のクロック源になり、「１０１」が設定されるとメモリリクエスト信号（ＸＭＲＥＱ信号）がクロック源になり、「１１０」が設定されるとＩＯリクエスト信号（ＸＩＯＲＱ信号）がクロック源になり、「１１１」が設定されると割込み要求応答信号（ＸＩＮＴＡＣＫ信号）がクロック源になる。このクロック源を設定する設定値は、内蔵ＲＯＭ３０６のプログラムデータエリアに記憶されており、図８８に示す主制御部メイン処理における初期設定２（ステップＳ３００５）において、プログラムデータエリアから呼び出され、制御レジスタ３１２１に設定される。なお、基本回路の内部的には、内蔵ＲＡＭ３０８への信号は、メモリリクエスト信号（ＸＭＲＥＱ信号）とＩＯリクエスト信号（ＸＩＯＲＱ信号）とのうち、メモリマップド方式を採用した場合には、メモリリクエスト信号（ＸＭＲＥＱ信号）が用いられ、ＩＯマップド方式を採用した場合にはＩＯリクエスト信号（ＸＩＯＲＱ信号）が用いられる。以上説明したように、制御レジスタ３１２１の２ビット目が、定期的に入力される信号をクロック源とした（第２の条件とした）場合には「０」であり、不定期的に入力される信号をクロック源とした（第１の条件とした）場合には「１」であり、所定ビット目の一例に相当する。こうしておくことで、開発者や設定者は、制御レジスタ３１２１の２ビット目を見るだけで、クロック源に定期に入力される信号が用いられているか否かを確認することができる。なお、制御レジスタ３１２１は、上記構成に限定されず、例えば、７ビット目が空きビット、６ビット目が８ビットカウンタ３１２２の許可や禁止を設定するビット（０：動作停止、１：動作開始（初期値））、５ビット目がＣＰＵコアのマスカブル割込みアクノリッジサイクルで更新するかを設定するビット（０：更新する、１：更新しない（初期値））、４ビット目がＣＰＵコアのＸＩＯＲＱ信号で更新するかを設定するビット（０：更新する、１：更新しない（初期値））、３ビット目がＣＰＵコアのＸＭＲＥＱ信号で更新するかを設定するビット（０：更新する、１：更新しない（初期値））、２ビット目がＣＰＵコアのＸＷＲ信号で更新するかを設定するビット（０：更新する、１：更新しない（初期値））、１〜０ビット目がどのタイマの信号で更新するかを設定するビット（００：タイマ回路０からのタイムアウト信号、０１：タイマ回路１からのタイムアウト信号、１０：タイマ回路２からのタイムアウト信号、１１：未選択（初期値））、のように構成してもよく、５〜０ビットに全て１が書き込まれた場合に更新源としてシステムクロック信号（ＳＣＬＫ）が設定されるようにしてもよく、カウンタ回路１の制御レジスタ３１２１の１〜０ビット目が００の場合にはタイマ回路０からのタイムアウト信号に代えてカウンタ回路０の８ビットカウンタ３１２２のタイムアウト信号を更新源としてもよく、カウンタ回路３の制御レジスタ３１２１の１〜０ビット目が００の場合にはタイマ回路２からのタイムアウト信号に代えてカウンタ回路０の８ビットカウンタ３１２２のタイムアウト信号を更新源としてもよい。また、カウンタ回路０はＳＣＬＫ、カウンタ回路１はＸＷＲ信号、カウンタ回路２はＸＭＲＥＱ信号、カウンタ回路３はＸＩＯＲＱ信号を更新源として自動的に起動されるものであってもよく、更新範囲を０〜２５５としてもよい（カウンタ設定レジスタ３１２３に初期値として２５５を設定してもよい）。この場合、電源立ち上げ時には、プログラムによって更新源やカウント値を設定するよりも前にカウント動作を行い、カウント動作中にプログラムによって更新源の設定（変更）やカウント値の設定（変更）を行うようにしてもよい。この場合、カウント動作中に更新源やカウント値を変更することで不正者による有利な値の取得を困難にできる場合がある。なお、カウンタ回路３１２は、更新源としてシステムクロック信号（ＳＣＬＫ）を設定した場合に、他の更新源（ＸＷＲ信号、ＸＭＲＥＱ信号、ＸＩＯＲＱ信号、タイマ回路０のタイムアウト信号、タイマ回路１のタイムアウト信号、タイマ回路２のタイムアウト信号）を設定不可能であってもよい。換言すると、カウンタ回路は、複数の更新源のうちの第一の更新源を設定した場合に、第一の更新源を除く他の更新源を設定不可能であってもよい。
また、カウンタ回路３１２は、更新源としてＸＷＲ信号、ＸＭＲＥＱ信号、ＸＩＯＲＱ信号、タイマ回路ｎのタイムアウト信号のうちの少なくとも２以上の更新源を設定可能であってもよい。換言すると、カウンタ回路は、複数の更新源のうちの第一の更新源を除く第二の更新源と第三の更新源を共に設定可能であってもよい。
The 2nd to 0th bits are bits for setting the clock source of the 8-
Further, the
また、カウンタ設定レジスタ３１２３は、アップカウンタ回路である８ビットカウンタ３１２２のカウント値（最大値）を設定する８ビットのレジスタである。本実施形態では、０〜２５５のカウント値を設定することができ、「２５５」を書き込んだ場合には、カウント値として最大値の２５５が設定される。この場合には０〜２５５が所定の数値範囲になる。なお、設定値に「００」を設定した場合には、８ビットカウンタの動作を停止するようにしてもよい。なお、各カウンタ回路は、ダウンカウンタ回路であってもよく、ダウンカウンタ回路である場合には、カウンタ設定レジスタ３１２３は、最小値を設定するレジスタになる。
The
カウンタレジスタ３１２４は、ＣＰＵレジスタリード信号の入力タイミングに合わせて８ビットカウンタ３１２２の値を読み出すためのレジスタである。
The
以上説明した、各レジスタの設定値は、内蔵ＲＯＭ３０６のプログラムデータエリアに記憶されている。プログラム管理エリアに記憶されている各設定値は、図８８に示す主制御部メイン処理における初期設定２（ステップＳ３００５）において、プログラムデータエリアから呼び出され、各レジスタに設定されるか、あるいは主制御部メイン処理や図９１に示す主制御部割込処理において呼び出され、各レジスタに設定される。カウンタ設定レジスタ３１２３にカウント値が書き込まれると、８ビットカウンタ３１２２の値が「００Ｈ」にクリアされ、その後、制御レジスタ３１２１の４ビット目に「１」が書き込まれると、選択されたクロック源で８ビットカウンタ３１２２のアップカウントが開始される。
The setting values of each register described above are stored in the program data area of the built-in
以上説明したカウンタ回路３１２は、数値更新手段の一例に相当する。なお、８ビットカウンタ３１１６の値をＣＰＵレジスタリード信号の入力に応じて読み出す構成を示したが、これに限定されるものではなく、ハードラッチ乱数値レジスタとハードラッチ選択レジスタを備えてもよく、８ビットカウンタ３１１６の値をハードラッチ乱数値レジスタに常に入力するようにしてもよく、パラレル入力ポートを介してＰＩ０〜ＰＩ５信号がそれぞれ入力されるハードラッチ選択レジスタからのラッチ信号がハードラッチ乱数値レジスタに入力された場合に値をラッチ（保持）するようにしてもよく、値のラッチによるセット信号と値の取得によるクリア信号が入力されるフラグレジスタを備えてもよい。また、この場合、ハードラッチ選択レジスタは、外部端子入力による８ビットカウンタ３１１６の値の取込み条件の設定（０：値を読み込まないと次の値をラッチしない（初期値）、１：値を読み込まなくても次の値をラッチ）、どの外部端子入力で８ビットカウンタ３１１６の値を取り込むかの設定（ＰＩ０〜ＰＩ５信号）を設定可能に構成してもよい。なお、他の構成において、乱数生成回路３１８や乱数回路５３１６で乱数を生成することに代えてカウンタ回路３１２で乱数を生成するようにしてもよい。
The
続いて、図７（ａ）に示すメモリマップ上における内蔵ＲＡＭエリアや内蔵レジスタエリアの読み込みや書き込みタイミングについて説明する。 Next, read and write timings for the internal RAM area and the internal register area on the memory map shown in FIG. 7A will be described.
図１３５は、図７（ａ）に示すメモリマップ上における内蔵ＲＡＭエリアや内蔵レジスタエリアの読み込みや書き込みタイミングを説明するためのタイミングチャートである。 FIG. 135 is a timing chart for explaining read / write timings of the internal RAM area and the internal register area on the memory map shown in FIG.
図１３５では、図の左から右に向かって時間（Ｔ）が経過していく（以降のタイミングチャートにおいても同じ）。この図１３５に示すタイミングチャートには、上から順にシステムクロック出力信号（ＣＬＫＯ）、１６本の信号線によって入出力されるアドレス入出力信号（Ａ０〜Ａ１５）、メモリリクエスト信号（ＸＭＲＥＱ）、読み込み時のリード信号（ＸＲＤ）、読み込み時の内蔵ＲＡＭエリアや内蔵レジスタエリアからのデータ出力信号（Ｄ０〜Ｄ７）、書き込み時のライト信号（ＸＷＲ）、および書き込み時の内蔵ＲＡＭエリアや内蔵レジスタエリアへのデータ出力信号（Ｄ０〜Ｄ７）が示されている。なお、破線はハイインピーダンス状態を表す。 In FIG. 135, time (T) elapses from the left to the right in the figure (the same applies to the subsequent timing charts). In the timing chart shown in FIG. 135, the system clock output signal (CLKO), the address input / output signals (A0 to A15) input / output via the 16 signal lines, the memory request signal (XMREQ), and the read time are shown in order from the top. Read signal (XRD), data output signals (D0 to D7) from the internal RAM area and internal register area at the time of reading, write signals (XWR) at the time of writing, and the internal RAM area and internal register area at the time of writing Data output signals (D0 to D7) are shown. A broken line represents a high impedance state.
アドレス入出力信号（Ａ０〜Ａ１５）は、図７（ａ）のメモリマップにおいて読み書きするアドレスを指定している。メモリリクエスト信号（ＸＭＲＥＱ）がＬレベルのときに読み書きが許可され、リード信号（ＸＲＤ）がＬレベルのときに読み込みが許可され、ライト信号（ＸＷＲ）もＬレベルのときに書き込みが許可される。したがって、メモリリクエスト信号（ＸＭＲＥＱ）がＬレベルかつリード信号（ＸＲＤ）もＬレベルのときに、アドレス入出力信号（Ａ０〜Ａ１５）で指定されたアドレスを読み込むことができ、メモリリクエスト信号（ＸＭＲＥＱ）がＬレベルかつライト信号（ＸＷＲ）もＬレベルのときに、アドレス入出力信号（Ａ０〜Ａ１５）で指定されたアドレスに書き込むことができるが、各信号では時間的ズレが生じている。しかも、クロック出力信号（ＣＬＫＯ）は定期的な信号であるのに対して、制御レジスタ３１２１に入力される、メモリリクエスト信号（ＸＭＲＥＱ）やライト信号（ＸＷＲ）は、プログラムに従って任意のタイミングで出力される不定期な信号であり、定期的なクロック出力信号（ＣＬＫＯ）に対して同期していないことがわかる。言い換えれば、メモリリクエスト信号（ＸＭＲＥＱ）やライト信号（ＸＷＲ）は、ＣＰＵ３０４が内蔵メモリや内蔵レジスタとのやり取りのための命令（所定の命令）に基づいて不定期に出力する信号である。より詳細に説明すると、ＣＰＵ３０４は、内蔵ＲＯＭ３０６のデータの読み出し（例えば、ＬＤ Ａ，（ＲＯＭ＿ＡＤＤ０１）命令）でメモリリクエスト信号（ＸＭＲＥＱ）を出力し、内蔵ＲＡＭ３０８とのデータの読み出しや書き込み（例えば、ＬＤ （ＲＡＭ＿ＡＤＤ０１），Ａ命令）でメモリリクエスト信号（ＸＭＲＥＱ）やライト信号（ＸＷＲ）を出力する。上述のごとく、本実施形態では、これら不定期に発生するメモリリクエスト信号（ＸＭＲＥＱ）やライト信号（ＸＷＲ）をカウンタ回路３１２の更新ソースとして利用することができる。不定期に発生するメモリリクエスト信号（ＸＭＲＥＱ）やライト信号（ＸＷＲ）は所定の信号の一例に相当する。
Address input / output signals (A0 to A15) specify addresses to be read and written in the memory map of FIG. Reading / writing is permitted when the memory request signal (XMREQ) is at L level, reading is permitted when the read signal (XRD) is at L level, and writing is permitted when the write signal (XWR) is also at L level. Therefore, when the memory request signal (XMREQ) is at the L level and the read signal (XRD) is also at the L level, the address specified by the address input / output signals (A0 to A15) can be read, and the memory request signal (XMREQ) Can be written to the address specified by the address input / output signals (A0 to A15) when the write signal (XWR) is also at the L level, but there is a time shift in each signal. Moreover, while the clock output signal (CLKO) is a periodic signal, the memory request signal (XMREQ) and the write signal (XWR) input to the
続いて、図７（ｂ）に示すＩ／Ｏマップ上における内蔵レジスタエリアの読み込みや書き込みタイミングについて説明する。 Next, the read / write timing of the built-in register area on the I / O map shown in FIG. 7B will be described.
図１３６は、図７（ｂ）に示すＩ／Ｏマップ上における内蔵レジスタエリアの読み込みや書き込みタイミングを説明するためのタイミングチャートである。 FIG. 136 is a timing chart for explaining read / write timings of the built-in register area on the I / O map shown in FIG.
この図１３６に示すタイミングチャートでも、上から順に各信号が示されており、図１３５に示すメモリリクエスト信号（ＸＭＲＥＱ）に代えてＩＯリクエスト信号（ＸＩＯＲＱ）が示されている。なおここでも、破線はハイインピーダンス状態を表す。 Also in the timing chart shown in FIG. 136, each signal is shown in order from the top, and an IO request signal (XIORQ) is shown instead of the memory request signal (XMREQ) shown in FIG. Again, the dashed line represents the high impedance state.
また、アドレス入出力信号（Ａ０〜Ａ１５）は、図７（ｂ）のメモリマップにおいて読み書きするアドレスを指定している。ＩＯリクエスト信号（ＸＩＯＲＱ）がＬレベルのときに読み書きが許可され、リード信号（ＸＲＤ）がＬレベルのときに読み込みが許可され、ライト信号（ＸＷＲ）もＬレベルのときに書き込みが許可される。したがって、ＩＯリクエスト信号（ＸＩＯＲＱ）がＬレベルかつリード信号（ＸＲＤ）もＬレベルのときに、アドレス入出力信号（Ａ０〜Ａ１５）で指定されたアドレスを読み込むことができ、ＩＯリクエスト信号（ＸＩＯＲＱ）がＬレベルかつライト信号（ＸＷＲ）もＬレベルのときに、アドレス入出力信号（Ａ０〜Ａ１５）で指定されたアドレスに書き込むことができるが、ここでも各信号では時間的ズレが生じている。しかも、制御レジスタ３１２１に入力される、ＩＯリクエスト信号（ＸＩＯＲＱ）やライト信号（ＸＷＲ）も、プログラムに従って任意のタイミングで出力される不定期な信号であり、定期的なクロック出力信号（ＣＬＫＯ）に対して同期していないことがわかる。言い換えれば、ＩＯリクエスト信号（ＸＩＯＲＱ）も、ＣＰＵ３０４が内蔵メモリや内蔵レジスタとのやり取りのための命令（所定の命令）に基づいて不定期に出力する信号である。より詳細に説明すると、ＣＰＵ３０４は、ＩＮ命令やＯＵＴ命令の際にＩＯリクエスト信号（ＸＩＯＲＱ）を出力する。上述のごとく、本実施形態では、これら不定期に発生するＩＯリクエスト信号（ＸＩＯＲＱ）も
カウンタ回路３１２の更新ソースとして利用することができる。不定期に発生するＩＯリクエスト信号（ＸＩＯＲＱ）も所定の信号の一例に相当する。
The address input / output signals (A0 to A15) specify addresses to be read and written in the memory map of FIG. Reading / writing is permitted when the IO request signal (XIORQ) is at L level, reading is permitted when the read signal (XRD) is at L level, and writing is permitted when the write signal (XWR) is also at L level. Therefore, when the IO request signal (XIORQ) is at the L level and the read signal (XRD) is also at the L level, the address specified by the address input / output signals (A0 to A15) can be read, and the IO request signal (XIORQ) Can be written to the address specified by the address input / output signals (A0 to A15) when the write signal (XWR) is also at the L level, but here again, there is a time shift in each signal. In addition, the IO request signal (XIORQ) and the write signal (XWR) input to the
The
図１３７は、図７５に示すマイクロプロセッサ３０００内部におけるカウンタ回路３１２への信号の流れを内部のみ示す図である。
FIG. 137 is a diagram showing only the flow of signals to counter
この図１３７には、ＣＰＵ３０４、マイクロプロセッサ３０００に内蔵されたＲＯＭ３０６（以下、単に内蔵ＲＯＭ３０６と称する）、同じくマイクロプロセッサ３０００に内蔵されたＲＡＭ３０８（以下、単に内蔵ＲＡＭ３０８と称する）、タイマ回路３１１、カウンタ回路３１２、割込み制御回路３１００、およびクロック回路３２０が内部バス３３００を介して互いに接続されている様子が示されている。
FIG. 137 shows a
また、メモリマップド方式を採用した場合には、メモリリクエスト信号（ＸＭＲＥＱ信号）が、ＣＰＵ３０４から内蔵ＲＯＭ３０６や内蔵ＲＡＭ３０８に送られ、カウンタ回路３１２にも取得されることが示され、Ｉ／Ｏマップド方式を採用した場合には、ＩＯリクエスト信号（ＸＩＯＲＱ信号）が、ＣＰＵ３０４から内蔵ＲＡＭ３０８に送られ、カウンタ回路３１２にも取得されることが示されている。ライト信号（ＸＷＲ信号）は、ＣＰＵ３０４から内蔵ＲＡＭ３０８に送られ、カウンタ回路３１２にも取得されることが示されている。なお、本実施形態では、カウンタ回路３１２の８ビットカウンタ３１２２のクロック源としてリード信号（ＸＲＤ）は選択できないが、カウンタ回路３１２はリード信号（ＸＲＤ）も取得可能であり、そのリード信号（ＸＲＤ）をクロック源として利用してもよい。さらに、割込み制御回路３１００からＣＰＵ３０４に送られる割込み要求信号（ＸＩＮＴ信号）を受けてＣＰＵ３０４から割込み制御回路３１００に割込み要求応答信号（ＸＩＮＴＡＣＫ信号）が出力される。割込み要求信号は、定期的に出力されるものもあれば不定期に出力されるもの（例えばハードウェア割込み）もあり、割込み要求応答信号（ＸＩＮＴＡＣＫ信号）は、結局のところ不定期に出力される信号になり、所定の信号の一例に相当する。図１３７では、この割込み要求応答信号（ＸＩＮＴＡＣＫ信号）がカウンタ回路３１２に取得されることも示されている。また、タイマ回路３１１に含まれるタイマ回路０〜２それぞれからのタイムアウト信号は、カウンタ回路３１２に送られ、クロック回路３２０からはシステムクロック信号（ＳＣＬＫ）がカウンタ回路３１２に送られる。不定期に発生するメモリリクエスト信号（ＸＭＲＥＱ）やライト信号（ＸＷＲ）やＩＯリクエスト信号（ＸＩＯＲＱ）や割込み要求応答信号（ＸＩＮＴＡＣＫ信号）を出力するＣＰＵ３０４は、信号出力手段としての一機能を担っている。また、内蔵ＲＯＭ３０６や内蔵ＲＡＭ３０８は、記憶手段の一例に相当する。
Further, when the memory mapped method is adopted, it is shown that the memory request signal (XMREQ signal) is sent from the
図１３８は、カウンタ回路０を不定期な更新とする例を示した図である。
FIG. 138 is a diagram illustrating an example in which the
図１３８の上方には機能ブロック図が示され、下方にはソースコードが示されている（以下、図１４２まで同じ）。このソースコードでは、カウンタ回路０はＰＣＣ０で表され、カウンタ回路１はＰＣＣ１で表されている（以下、同じ）。カウンタ回路０のカウンタ設定レジスタ３１２３にも、カウンタ回路１のカウンタ設定レジスタ３１２３にも、カウント値として最大値の「２５５」が設定されている。また、カウンタ回路０の制御レジスタ３１２１には「０００１０１０１」が設定されており、４ビット目に動作開始を表す「１」が設定され、２〜０ビット目には、８ビットカウンタ３１２２のクロック源をメモリリクエスト信号（ＸＭＲＥＱ信号）とする「１０１」が設定されている。一方、カウンタ回路１の制御レジスタ３１２１には「０００１０００１」が設定されており、４ビット目に動作開始を表す「１」が設定され、２〜０ビット目には、８ビットカウンタ３１２２のクロック源をタイマ回路０からのタイムアウト信号とする「００１」が設定されている。さらに、いずれの制御レジスタ３１２１にも、３ビット目にはカスケード接続未設定を表す「０」が設定されており、この例では、カウンタ回路０とカウンタ回路１はカスケード接続されていない。なお、図１３８に示すソースコードでは、タイマ回路０はＰＴＣ０で表されており、タイマ回路０のプリスケーラレジスタ３１１１で、システムクロックを１／２４０に分周し、タイマ回路０の８ビットカウンタ３１１６のクロック源にすることが設定されている。
The functional block diagram is shown in the upper part of FIG. 138, and the source code is shown in the lower part (the same applies to FIG. 142). In this source code, the
図１３８に示す例では、カウンタ回路０の８ビットカウンタ３１２２が不定期なメモリリクエスト信号（ＸＭＲＥＱ信号）で更新される。一方、カウンタ回路１の８ビットカウンタ３１２２は定期的なタイマ回路０からのタイムアウト信号で更新される。
In the example shown in FIG. 138, the 8-
各カウンタ回路３１２のカウンタレジスタ３１２４は、ＣＰＵレジスタリード信号の入力タイミングに合わせて８ビットカウンタ３１２２の値を読み出し、ＣＰＵ３０４は、カウンタレジスタ３１２４が読み出した値を内部バスを介して取得する。この例では、カウント回路０のカウント値を、特図変動時間決定用乱数値として用いる。
The
図１３９は、カウンタ回路０をカウンタ回路１の更新ソースとする変形例１を示した図である。以下、図１３８に示す例との相違点を中心に説明し、図１３８に示す例と同じ点は説明を省略することがある。
FIG. 139 is a diagram illustrating a first modification in which the
図１３９に示すカウンタ回路０の制御レジスタ３１２１には「０００１１１０１」が設定されており、３ビット目にはカスケード接続の設定を表す「１」が設定されている。一方、カウンタ回路１の制御レジスタ３１２１には「０００１０００１」が設定されており、３ビット目にはカスケード接続未設定を表す「０」が設定されている。上述のごとく、カウンタ回路０とカウンタ回路１の組では、いずれか一方の制御レジスタ３１２１の３ビット目に「１」が設定されていると、カスケード接続が設定される。したがって、図１３９に示すカウンタ回路０とカウンタ回路１はカスケード接続されている。制御レジスタ３１２１の３ビット目に「１」が設定されたカウンタ回路０は、０から２５５までカウントアップするカウンタ回路であり、カウント値が２５５に達し、さらにカウント値を１更新する場合には、カウンタ回路１に桁溢れ信号（特定信号）を送り、カウント値を０に戻す。カウンタ回路１は、定期的なタイマ回路０からのタイムアウト信号で更新されるが、カウンタ回路０からの桁溢れ信号によっても更新され、カウンタ回路１の更新ソースが複数となり、カウンタ回路１のランダム性が増す。しかも、カウンタ回路０は、不定期なメモリリクエスト信号（ＸＭＲＥＱ信号）で更新されるカウンタ回路であるため、桁溢れ信号も不定期に送られてくる信号になる。なお、カウンタ回路１の更新ソースを不定期な更新ソース（例えば、ＸＷＲ信号等）にすれば、ランダム性をより高めることができる。この例では、カウント回路１のカウント値を、特図変動時間決定用乱数値として用いる。
“00011101” is set in the
なお、この例では、「１」が設定された方のカウンタ回路から桁溢れ信号が出力されるが、これに限らず、桁溢れ信号を出力するカウンタ回路を予め定めておいてもよい。 In this example, an overflow signal is output from the counter circuit to which “1” is set. However, the present invention is not limited to this, and a counter circuit that outputs an overflow signal may be determined in advance.
図１４０は、カウンタ回路０とカウンタ回路１で２バイトカウンタとして機能させる変形例２を示した図である。以下、図１３９に示す例との相違点を中心に説明し、図１３９に示す例と同じ点は説明を省略することがある。
FIG. 140 is a diagram showing a second modification in which the
図１４０に示すカウンタ回路１の制御レジスタ３１２１には「０００１００１０」が設定されており、２〜０ビット目には、８ビットカウンタ３１２２のクロック源をタイマ回路１からのタイムアウト信号とする「０１０」が設定されている。したがって、図１４０に示すカウンタ回路１の８ビットカウンタ３１１６は、タイマ回路１からのタイムアウト信号が入力されると更新される。さらに、図１４０に示すソースコードでは、タイマ回路１はＰＴＣ１で表されており、タイマ回路１のプリスケーラレジスタ３１１１には、タイマ回路１の８ビットカウンタ３１１６を動作させるためのカウントクロックを停止させる「０」が設定されている。このため、タイマ回路１の８ビットカウンタ３１１６からはタイムアウト信号は出力されず、カウンタ回路１は、クロック源としてタイマ回路１からのタイムアウト信号が設定されてはいるものの、そのタイムアウト信号をクロック源にしては更新されない。しかしながら、図１３９に示す例と同じく、カウンタ回路１には、カウンタ回路０から桁溢れ信号が送られ、カウンタ回路１は、この桁溢れ信号によって更新される。すなわち、カウンタ回路１は、カウンタ回路０からの桁溢れ信号のみをクロック源（更新源）にする。このように、タイマ回路１のカウントクロックを停止することで、実質的にカウンタ回路１の更新ソースをカウンタ回路０の桁溢れのみとすることができ、カウンタ回路０とカウンタ回路１のカウンタ値を用いて２バイトカウンタとして利用することができる。この例では、カウンタ回路０とカウンタ回路１の組によるカウント値を、特図変動時間決定用乱数値として用いる。
“00010010” is set in the
図１４１は、カウンタ回路０の更新ソースをカウンタ回路１の更新ソースとする変形例３を示した図である。以下、図１３９に示す例との相違点を中心に説明し、図１３９に示す例と同じ点は説明を省略することがある。
FIG. 141 is a diagram illustrating a third modification in which the update source of the
図１４１に示すカウンタ回路０のカウンタ設定レジスタ３１２３には、カウント値として「０」が設定されており、カウンタ回路０の最大値は０になる。すなわち、カウンタ回路０では所定の数値範囲が１になる。この結果、メモリリクエスト信号（ＸＭＲＥＱ信号）がカウンタ回路０に入力されるたびに桁溢れ信号がカウンタ回路１に出力され、カウンタ回路０の更新ソースをカウンタ回路１の更新ソースとしても扱うことができ、カウンタ回路１のランダム性が増す。また、カウンタ回路１の更新ソースを不定期な信号（例えば、ＸＷＲ信号等）にすることで、ランダム性がさらに増す。この例でも、カウント回路１のカウント値を、特図変動時間決定用乱数値として用いる。
In the
図１４２は、カウンタ回路０とカウンタ回路１を相互にカスケード接続する変形例４を示す図である。以下、図１３９に示す例との相違点を中心に説明し、図１３９に示す例と同じ点は説明を省略することがある。
FIG. 142 is a diagram showing a fourth modification in which the
図１４２に示すカウンタ回路０の制御レジスタ３１２１にも「０００１１１０１」が設定されており、３ビット目にはカスケード接続の設定を表す「１」が設定されている。また、図１４２に示すカウンタ回路１の制御レジスタ３１２１には「０００１１１１０」が設定されており、３ビット目にはカスケード接続の設定を表す「１」が設定され、２〜０ビット目には、不定期に入力されるライト信号（ＸＷＲ信号）をクロック源とする「１００」が設定されている。したがって、この例では、一組の組を構成する両カウンタ回路でカスケード接続の設定が行われており、互いに桁溢れ信号の送受信を行う。すなわち、カウンタ回路０では、カウント値が２５５に達し、さらにカウント値を１更新する場合には、カウンタ回路１にカウンタ回路０の桁溢れ信号を送り、カウンタ回路１でも、カウント値が２５５に達し、さらにカウント値を１更新する場合には、カウンタ回路０にカウンタ回路１の桁溢れ信号を送る。この結果、カウンタ回路０とカウンタ回路１がそれぞれ更新ソースが複数になり、両カウンタ回路のランダム性が増す。この例では、カウンタ回路０のカウント値を普図変動時間決定用乱数値として用い、カウント回路１のカウント値を特図変動時間決定用乱数値として用いる。
“00011101” is also set in the
以上説明したカウンタ回路３１２では、カウント値の更新にランダム性を持たせることができる。カウンタ回路３１２のカウント値は、普図変動時間決定用乱数値や特図変動時間決定用乱数値として用いられ、抽選処理のランダム性を高めることができる。
In the
続いて、他の実施形態について説明する。以下、既に述べた実施形態との相違点を中心に説明し、既に述べた実施形態と同じ点は説明を省略することがある。 Subsequently, another embodiment will be described. In the following, differences from the already described embodiment will be mainly described, and the same points as the already described embodiment may be omitted.
今まで説明した実施形態では、マイクロプロセッサ３０００（基本回路）の内部における内蔵ＲＡＭエリアや内蔵レジスタエリアを対象にしていたが、本実施形態では、マイクロプロセッサ３０００（基本回路）の外部における外部メモリや外部レジスタ、および外部の周辺機器や周辺回路を対象にする。 In the embodiment described so far, the built-in RAM area and the built-in register area in the microprocessor 3000 (basic circuit) are targeted. However, in the present embodiment, an external memory or the Target external registers and external peripherals and circuits.
図１４３は、マイクロプロセッサ３０００（基本回路）の外部における外部メモリの読み込みや書き込みチップセレクトタイミングを説明するためのタイミングチャートである。 FIG. 143 is a timing chart for explaining the external memory read / write chip select timing outside the microprocessor 3000 (basic circuit).
この図１４３に示すタイミングチャートには、上から順にシステムクロック出力信号（ＣＬＫＯ）、８本の信号線によって入出力されるアドレス入出力信号（Ａ０〜Ａ１５）、メモリリクエスト信号（ＸＭＲＥＱ）、読み込み時のリード信号（ＸＲＤ）、読み込み時のチップセレクト信号（ＸＣＳ０〜ＸＣＳ１３）、読み込み時の外部メモリからのデータ入力信号（Ｄ０〜Ｄ７）、書き込み時のライト信号（ＸＷＲ）、書き込み時のチップセレクト信号（ＸＣＳ０〜ＸＣＳ１３）、および書き込み時の外部メモリへのデータ出力信号（Ｄ０〜Ｄ７）が示されている。なお、破線はハイインピーダンス状態を表す。 In the timing chart shown in FIG. 143, the system clock output signal (CLKO), the address input / output signals (A0 to A15) inputted / outputted by the eight signal lines, the memory request signal (XMREQ), and the read time are sequentially shown from the top. Read signal (XRD), read chip select signal (XCS0 to XCS13), read data input signal from external memory (D0 to D7), write write signal (XWR), write chip select signal (XCS0 to XCS13) and data output signals (D0 to D7) to the external memory at the time of writing are shown. A broken line represents a high impedance state.
読み込み時のチップセレクト信号（ＸＣＳ０〜ＸＣＳ１３）によって読み込むべきチップセットが選択され、選択されたチップセットにおける読み込むべきアドレスがアドレス入出力信号（Ａ０〜Ａ１５）によって指定される。また、書き込み時のチップセレクト信号（ＸＣＳ０〜ＸＣＳ１３）によって書き込むべきチップセットが選択され、選択されたチップセットにおける書き込むべきアドレスがアドレス入出力信号（Ａ０〜Ａ１５）によって指定される。また、メモリリクエスト信号（ＸＭＲＥＱ）がＬレベルのときに読み書きが許可され、読み込み時のリード信号（ＸＲＤ）がＬレベルのときに読み込みが許可され、書き込み時のライト信号（ＸＷＲ）もＬレベルのときに書き込みが許可される。したがって、メモリリクエスト信号（ＸＭＲＥＱ）がＬレベルかつリード信号（ＸＲＤ）もＬレベルのときに、選択されたチップセットから指定されたアドレスのデータを読み込むことができ、メモリリクエスト信号（ＸＭＲＥＱ）がＬレベルかつライト信号（ＸＷＲ）もＬレベルのときに、選択されたチップセットの指定されたアドレスにデータを書き込むことができるが、各信号では時間的ズレが生じている。しかも、クロック出力信号（ＣＬＫＯ）は定期的な信号であるのに対して、メモリリクエスト信号（ＸＭＲＥＱ）やライト信号（ＸＷＲ）は、プログラムに従って任意のタイミングで出力される不定期な信号、すなわち、外部メモリとのやり取りのために不定期に発生する信号であり、定期的なクロック出力信号（ＣＬＫＯ）に対して同期していないことがわかる。本実施形態でも、これら不定期に発生するメモリリクエスト信号（ＸＭＲＥＱ）やライト信号（ＸＷＲ）が制御レジスタ３１２１に入力され、これら不定期の信号をカウンタ回路３１２の更新ソースとして利用することができる。
A chip set to be read is selected by a chip select signal (XCS0 to XCS13) at the time of reading, and an address to be read in the selected chip set is designated by an address input / output signal (A0 to A15). A chip set to be written is selected by a chip select signal (XCS0 to XCS13) at the time of writing, and an address to be written in the selected chip set is designated by an address input / output signal (A0 to A15). Further, reading and writing are permitted when the memory request signal (XMREQ) is at L level, reading is permitted when the reading signal (XRD) at reading is L level, and writing signal (XWR) at writing is also L level. Sometimes writing is allowed. Therefore, when the memory request signal (XMREQ) is at the L level and the read signal (XRD) is also at the L level, the data at the designated address can be read from the selected chip set, and the memory request signal (XMREQ) is at the L level. When the level and the write signal (XWR) are also at the L level, data can be written to the designated address of the selected chip set, but there is a time shift in each signal. Moreover, while the clock output signal (CLKO) is a periodic signal, the memory request signal (XMREQ) and the write signal (XWR) are irregular signals that are output at an arbitrary timing according to a program, that is, It can be seen that this signal is generated irregularly for exchange with the external memory and is not synchronized with the periodic clock output signal (CLKO). Also in this embodiment, these irregularly generated memory request signals (XMREQ) and write signals (XWR) are input to the
続いて、マイクロプロセッサ３０００（基本回路）の外部の周辺機器や周辺回路（外部Ｉ／Ｏ）に対する入出力について説明する。 Next, input / output to / from peripheral devices and peripheral circuits (external I / O) outside the microprocessor 3000 (basic circuit) will be described.
図１４４は、外部Ｉ／Ｏの読み込みや書き込みチップセレクトタイミングを説明するためのタイミングチャートである。 FIG. 144 is a timing chart for explaining external I / O read and write chip select timings.
この図１４４に示すタイミングチャートでも、上から順に各信号が示されており、図１３５に示すメモリリクエスト信号（ＸＭＲＥＱ）に代えてＩＯリクエスト信号（ＸＩＯＲＱ）が示されている。なおここでも、破線はハイインピーダンス状態を表す。 Also in the timing chart shown in FIG. 144, each signal is shown in order from the top, and an IO request signal (XIORQ) is shown instead of the memory request signal (XMREQ) shown in FIG. Again, the dashed line represents the high impedance state.
また、読み込み時のチップセレクト信号（ＸＣＳ０〜ＸＣＳ１３）によって読み込むべきチップセットが選択され、選択されたチップセットにおける読み込むべきアドレスがアドレス入出力信号（Ａ０〜Ａ１５）によって指定される。また、書き込み時のチップセレクト信号（ＸＣＳ０〜ＸＣＳ１３）によって書き込むべきチップセットが選択され、選択されたチップセットにおける書き込むべきアドレスがアドレス入出力信号（Ａ０〜Ａ１５）によって指定される。また、ＩＯリクエスト信号（ＸＩＯＲＱ）がＬレベルのときに読み書きが許可され、読み込み時のリード信号（ＸＲＤ）がＬレベルのときに読み込みが許可され、書き込み時のライト信号（ＸＷＲ）もＬレベルのときに書き込みが許可される。したがって、ＩＯリクエスト信号（ＸＩＯＲＱ）がＬレベルかつリード信号（ＸＲＤ）もＬレベルのときに、選択されたチップセットから指定されたアドレスのデータを読み込むことができ、ＩＯリクエスト信号（ＸＩＯＲＱ）がＬレベルかつライト信号（ＸＷＲ）もＬレベルのときに、選択されたチップセットの指定されたアドレスにデータを書き込むことができるが、ここでも各信号では時間的ズレが生じている。しかも、クロック出力信号（ＣＬＫＯ）は定期的な信号であるのに対して、ＩＯリクエスト信号（ＸＩＯＲＱ）やライト信号（ＸＷＲ）は、プログラムに従って任意のタイミングで出力される不定期な信号、すなわち、外部の周辺機器や周辺回路（外部Ｉ／Ｏ）とのやり取りのために不定期に発生する信号であり、定期的なクロック出力信号（ＣＬＫＯ）に対して同期していないことがわかる。第２実施形態でも、これら不定期に発生するＩＯリクエスト信号（ＸＩＯＲＱ）やライト信号（ＸＷＲ）が制御レジスタ３１２１に入力され、これら不定期の信号をカウンタ回路３１２の更新ソースとして利用することができる
図１４５は、図７５に示すマイクロプロセッサ３０００内部におけるカウンタ回路３１２への信号の流れを内部のみ示す図である。
A chip set to be read is selected by a chip select signal (XCS0 to XCS13) at the time of reading, and an address to be read in the selected chip set is designated by an address input / output signal (A0 to A15). A chip set to be written is selected by a chip select signal (XCS0 to XCS13) at the time of writing, and an address to be written in the selected chip set is designated by an address input / output signal (A0 to A15). In addition, reading and writing are permitted when the IO request signal (XIORQ) is at L level, reading is permitted when the reading signal (XRD) at reading is L level, and the writing signal (XWR) at writing is also L level. Sometimes writing is allowed. Therefore, when the IO request signal (XIORQ) is at the L level and the read signal (XRD) is also at the L level, the data at the designated address can be read from the selected chip set, and the IO request signal (XIORQ) is at the L level. When the level and the write signal (XWR) are also at the L level, data can be written to the designated address of the selected chip set, but here again, there is a time shift in each signal. Moreover, while the clock output signal (CLKO) is a periodic signal, the IO request signal (XIORQ) and the write signal (XWR) are irregular signals that are output at an arbitrary timing according to a program, that is, It can be seen that the signal is generated irregularly for exchange with an external peripheral device or peripheral circuit (external I / O) and is not synchronized with the periodic clock output signal (CLKO). Also in the second embodiment, these irregularly generated IO request signals (XIORQ) and write signals (XWR) are input to the
この図１４５には、ＣＰＵ３０４、タイマ回路３１１、カウンタ回路３１２、割込み制御回路３１００、クロック回路３２０、外部バス制御回路３１１０、およびアドレスデコーダ回路３１０３が内部バス３３００を介して互いに接続されている様子が示されている。また、図１４５には、その他回路４０００も示されている。その他回路４０００には、マイクロプロセッサ３０００の外部の周辺機器や周辺回路（例えば、図４に示す主制御部３００の各駆動回路３２４、３２６、３３０、３３４等）が相当する。
FIG. 145 shows that the
また、メモリリクエスト信号（ＸＭＲＥＱ信号）は、ＣＰＵ３０４からその他回路４０００の内蔵ＲＯＭや内蔵ＲＡＭに送られ、カウンタ回路３１２にも取得されることが示され、ＩＯリクエスト信号（ＸＩＯＲＱ信号）は、ＣＰＵ３０４からその他回路４０００の内蔵レジスタに送られ、カウンタ回路３１２にも取得されることが示されている。また、チップセレクト信号（ＸＣＳ０〜ＸＣＳ１３）は、ＣＰＵ３０４からその他回路４０００の内蔵ＲＯＭや内蔵ＲＡＭや内蔵レジスタに送られ、カウンタ回路３１２にも取得されることが示されている。ライト信号（ＸＷＲ信号）は、ＣＰＵ３０４からその他回路４０００の内蔵ＲＡＭや内蔵レジスタに送られ、カウンタ回路３１２にも取得されることが示されている。なお、本実施形態でも、カウンタ回路３１２の８ビットカウンタ３１２２のクロック源としては、先の実施形態と同じ信号が用いられ、リード信号（ＸＲＤ）は選択できないが、カウンタ回路３１２はリード信号（ＸＲＤ）も取得可能であり、そのリード信号（ＸＲＤ）をクロック源として利用してもよい。さらに、不定期に出力される割込み要求応答信号（ＸＩＮＴＡＣＫ信号）もカウンタ回路３１２に取得されることが示されている。また、タイマ回路３１１に含まれるタイマ回路０〜２それぞれからのタイムアウト信号は、カウンタ回路３１２に送られ、クロック回路３２０からはシステムクロック信号（ＳＣＬＫ）がカウンタ回路３１２に送られる。
In addition, the memory request signal (XMREQ signal) is sent from the
この第２実施形態においても、カウンタ回路３１２の更新にランダム性を持たせることができる。カウント回路３１２のカウント値は、普図変動時間決定用乱数値や特図変動時間決定用乱数値として用いられ、抽選処理のランダム性を高めることができる。
Also in the second embodiment, the updating of the
なお、以上説明した実施形態では、カウンタ回路３１２のカウント値を、普図変動時間決定用乱数値や特図変動時間決定用乱数値として用いているが、普図の当りや特図の大当りか否かを抽選する当否判定や、特図の図柄を決定する抽選に用いてもよい。すなわち、制御状態の変更に関係する抽選や、賞球の払出に関係する抽選に用いてもよい。あるいは、その他の演出に関する抽選処理（例えば、先読み予告の実行可否抽選）に用いてもよい。
In the above-described embodiment, the count value of the
＜主制御部タイマ割込処理＞の変形例
次に、図１４６を用いて、主制御部３００のＣＰＵ３０４が実行する主制御部タイマ割込処理の変形例について説明する。なお、同図は主制御部タイマ割込処理の流れを示すフローチャートである。
Modified Example of <Main Control Unit Timer Interrupt Process> Next, a modified example of the main control unit timer interrupt process executed by the
主制御部３００は、所定の周期（本実施形態では約４ｍｓに１回）でタイマ割込信号を発生するカウンタタイマ３１２を備えており、このタイマ割込信号を契機として主制御部タイマ割込処理を所定の周期で開始する。
The
ステップＳ４２０１では、タイマ割込開始処理を行う。このタイマ割込開始処理では、ＣＰＵ３０４の各レジスタの値をスタック領域に一時的に退避する処理などを行う。
In step S4201, timer interrupt start processing is performed. In this timer interrupt start process, a process of temporarily saving each register value of the
ステップＳ４２０３では、ＷＤＴ３１４のカウント値が初期設定値（本実施形態では３２．８ｍｓ）を超えてＷＤＴ割込が発生しないように（処理の異常を検出しないように）、ＷＤＴを定期的に（本実施形態では、主制御部タイマ割込の周期である約４ｍｓに１回）リスタートを行う。
In step S4203, the WDT is counted periodically (to prevent detection of processing abnormality) so that the
ステップＳ４２０５では、入力ポート状態更新処理を行う。この入力ポート状態更新処理では、Ｉ／Ｏ３１０の入力ポートを介して、上述の前面枠扉開放センサや内枠開放センサや下皿満タンセンサ、各種の球検出センサを含む各種センサ３２０の検出信号を入力して検出信号の有無を監視し、ＲＡＭ３０８に各種センサ３２０ごとに区画して設けた信号状態記憶領域に記憶する。球検出センサの検出信号を例にして説明すれば、前回のタイマ割込処理（約４ｍｓ前）で検出した各々の球検出センサの検出信号の有無の情報を、ＲＡＭ３０８に各々の球検出センサごとに区画して設けた前回検出信号記憶領域から読み出し、この情報をＲＡＭ３０８に各々の球検出センサごとに区画して設けた前々回検出信号記憶領域に記憶し、前回のタイマ割込処理（約４ｍｓ前）で検出した各々の球検出センサの検出信号の有無の情報を、ＲＡＭ３０８に各々の球検出センサごとに区画して設けた今回検出信号記憶領域から読み出し、この情報を上述の前回検出信号記憶領域に記憶する。また、今回検出した各々の球検出センサの検出信号を、上述の今回検出信号記憶領域に記憶する。
In step S4205, input port state update processing is performed. In this input port state update process, the detection signals of
また、ステップＳ４２０５では、上述の前々回検出信号記憶領域、前回検出信号記憶領域、および今回検出信号記領域の各記憶領域に記憶した各々の球検出センサの検出信号の有無の情報を比較し、各々の球検出センサにおける過去３回分の検出信号の有無の情報が入賞判定パターン情報と一致するか否かを判定する。一個の遊技球が一つの球検出センサを通過する間に、約４ｍｓという非常に短い間隔で起動を繰り返すこの主制御部タイマ割込処理は何回か起動する。このため、主制御部タイマ割込処理が起動する度に、上述のステップＳ４２０５では、同じ遊技球が同じ球検出センサを通過したことを表す検出信号を確認することになる。この結果、上述の前々回検出信号記憶領域、前回検出信号記憶領域、および今回検出信号記領域それぞれに、同じ遊技球が同じ球検出センサを通過したことを表す検出信号が記憶される。すなわち、遊技球が球検出センサを通過し始めたときには、前々回検出信号無し、前回検出信号有り、今回検出信号有りになる。本実施形態では、球検出センサの誤検出やノイズを考慮して、検出信号無しの後に検出信号が連続して２回記憶されている場合には、入賞があったと判定する。図４に示す主制御部３００のＲＯＭ３０６には、入賞判定パターン情報（本実施形態では、前々回検出信号無し、前回検出信号有り、今回検出信号有りであることを示す情報）が記憶されている。このステップＳ４２０５では、各々の球検出センサにおいて過去３回分の検出信号の有無の情報が、予め定めた入賞判定パターン情報（本実施形態では、前々回検出信号無し、前回検出信号有り、今回検出信号有りであることを示す情報）と一致した場合に、一般入賞口２２６、可変入賞口２３４、第１特図始動口２３０、および第２特図始動口２３２への入球、または普図始動口２２８の通過があったと判定する。すなわち、これらの入賞口２２６、２３４やこれらの始動口２３０、２３２、２２８への入賞があったと判定する。例えば、一般入賞口２２６への入球を検出する一般入賞口センサにおいて過去３回分の検出信号の有無の情報が上述の入賞判定パターン情報と一致した場合には、一般入賞口２２６へ入賞があったと判定し、以降の一般入賞口２２６への入賞に伴う処理を行うが、過去３回分の検出信号の有無の情報が上述の入賞判定パターン情報と一致しなかった場合には、以降の一般入賞口２２６への入賞に伴う処理を行わずに後続の処理に分岐する。なお、主制御部３００のＲＯＭ３０６には、入賞判定クリアパターン情報（本実施形態では、前々回検出信号有り、前回検出信号無し、今回検出信号無しであることを示す情報）が記憶されている。入賞が一度あったと判定した後は、各々の球検出センサにおいて過去３回分の検出信号の有無の情報が、その入賞判定クリアパターン情報に一致するまで入賞があったとは判定せず、入賞判定クリアパターン情報に一致すれば、次からは上記入賞判定パターン情報に一致するか否かの判定を行う。なお、本実施形態では、入賞口２２６、２３４や始動口２３０、２３２、２２８へ入賞があったか否かの判定として、前々回、前回および今回の検出信号が予め定められた入賞判定パターン情報と一致した否かを判定していたが、このような方法に限らず、例えば、前回および今回の検出信号が予め定められた入賞判定パターン情報（例えば、前回検出信号なし、今回検出信号あり（いわゆるアップエッジ））と一致したか否かを判定するように構成してもよい。すなわち、球検出センサからの検出信号の有無を監視し、この監視結果の履歴が予め定められたパターンと一致したか否かを判定するように構成すればよい。
In step S4205, the information on the presence / absence of the detection signal of each sphere detection sensor stored in each storage area of the detection signal storage area, the previous detection signal storage area, and the current detection signal storage area is compared. It is determined whether or not the information on the presence or absence of detection signals for the past three times in the ball detection sensor matches the winning determination pattern information. This main control unit timer interruption process that is repeatedly started at a very short interval of about 4 ms is started several times while one game ball passes through one ball detection sensor. For this reason, every time the main control unit timer interrupt process is activated, in step S4205 described above, a detection signal indicating that the same game ball has passed the same ball detection sensor is confirmed. As a result, a detection signal indicating that the same game ball has passed the same ball detection sensor is stored in each of the detection signal storage area, the previous detection signal storage area, and the current detection signal storage area. That is, when the game ball starts to pass through the ball detection sensor, there is no detection signal before, a previous detection signal, and a current detection signal. In the present embodiment, in consideration of erroneous detection of the sphere detection sensor and noise, it is determined that there is a prize when the detection signal is stored twice continuously after no detection signal. The
ステップＳ４２０７およびステップＳ４２０９では、基本乱数初期値更新処理および基本乱数更新処理を行う。これらの基本乱数初期値更新処理および基本乱数更新処理では、上記ステップＳ１１５で行った初期値生成用乱数カウンタの値の更新を行い、次に主制御部３００で使用する、普図当選乱数値を生成するためのカウンタと、特図１乱数値および特図２乱数値それぞれを加工するためのカウンタ（以下、特図当選乱数加工用カウンタ）を更新する。例えば、普図当選乱数値として取り得る数値範囲が０〜１００とすると、ＲＡＭ３０８に設けた普図当選乱数値を生成するための乱数カウンタ記憶領域から値を取得し、取得した値に１を加算してから元の乱数カウンタ記憶領域に記憶する。このとき、取得した値に１を加算した結果が１０１であれば０を元の乱数カウンタ記憶領域に記憶する。また、取得した値に１を加算した結果、乱数カウンタが一周していると判定した場合にはそれぞれの乱数カウンタに対応する初期値生成用乱数カウンタの値を取得し、乱数カウンタの記憶領域にセットする。例えば、０〜１００の数値範囲で変動する普図当選乱数値生成用の乱数カウンタから値を取得し、取得した値に１を加算した結果が、ＲＡＭ３０８に設けた所定の初期値記憶領域に記憶している前回設定した初期値と等しい値（例えば７）である場合に、普図当選乱数値生成用の乱数カウンタに対応する初期値生成用乱数カウンタから値を初期値として取得し、普図当選乱数値生成用の乱数カウンタにセットすると共に、普図当選乱数値生成用の乱数カウンタが次に１周したことを判定するために、今回設定した初期値を上述の初期値記憶領域に記憶しておく。また、普図当選乱数値生成用の乱数カウンタが次に１周したことを判定するための上述の初期値記憶領域とは別に、特図乱数生成用の乱数カウンタが１周したことを判定するための初期値記憶領域をＲＡＭ３０８に設けている。なお、本実施形態では特図１の乱数値および特図２の乱数値を加工するためのカウンタを同一のカウンタとして設けたが、それぞれ異なるカウンタとしてもよい。
In step S4207 and step S4209, a basic random number initial value update process and a basic random number update process are performed. In these basic random number initial value update processing and basic random number update processing, the value of the initial value generation random number counter performed in step S115 is updated, and then the normal winning random number value used in the
ステップＳ４２１１では、演出乱数更新処理を行う。この演出乱数更新処理では、主制御部３００で使用する演出用乱数値を生成するための乱数カウンタを更新する。
In step S4211, effect random number update processing is performed. In this effect random number update process, a random number counter for generating an effect random number used by the
ステップＳ４２１３では、タイマ更新処理を行う。このタイマ更新処理では、普通図柄表示装置２１０に図柄を変動・停止表示する時間を計時するための普図表示図柄更新タイマ、第１特別図柄表示装置２１２に図柄を変動・停止表示する時間を計時するための特図１表示図柄更新タイマ、第２特図表示装置２１４に図柄を変動・停止表示する時間を計時するための特図２表示図柄更新タイマ、所定の入賞演出時間、所定の開放時間、所定の閉鎖時間、所定の終了演出期間などを計時するためのタイマなどを含む各種タイマを更新する。
In step S4213, timer update processing is performed. In this timer update process, the normal symbol display symbol update timer for timing the time for the symbol to be changed / stopped on the normal
ステップＳ４２１５では、入賞口カウンタ更新処理を行う。この入賞口カウンタ更新処理では、入賞口２２６、２３４や始動口２３０、２３２、２２８に入賞があった場合に、ＲＡＭ３０８に各入賞口ごと、あるいは各始動口ごとに設けた賞球数記憶領域の値を読み出し、１を加算して、元の賞球数記憶領域に設定する。
In step S4215, a winning opening counter update process is performed. In this winning opening counter updating process, when winning
また、ステップＳ４２１７では、入賞受付処理を行う。この入賞受付処理では、第１特図始動口２３０、第２特図始動口２３２、普図始動口２２８および可変入賞口２３４への入賞があったか否かを判定する。ここでは、ステップＳ４２０５における入賞判定パターン情報と一致するか否かの判定結果を用いて判定する。第１特図始動口２３０へ入賞があった場合、且つＲＡＭ３０８に設けた対応する保留数記憶領域が満タンでない場合には、乱数生成回路３１８の特図１に対応するチャンネルの乱数をラッチするためのラッチ信号を出力する処理（具体的には、ソフトラッチレジスタ３１８６の特図１のチャンネルに対応する領域に所定の値を書き込む処理）を実行するとともに、このラッチ信号によってラッチされた乱数を取得するためのリード信号を出力する処理(具体的には、乱数レジスタ３１８８のうちの特図１のチャンネルに対応する乱数レジスタに対してリード信号を出力する処理)を実行してラッチされている乱数を取得して対応する乱数値記憶領域に格納し、さらに、特図当選乱数加工用カウンタから値を取得して対応する乱数値記憶領域に格納する。第２特図始動口２３２へ入賞があった場合も第１特図始動口へ入賞があった場合と同様の処理を実行する。なお、本実施形態では、乱数生成回路３１８から乱数を取得する方法として特図１および２に対応するチャンネルの乱数をラッチするためのラッチ信号を出力する処理を行った後にラッチした乱数を取得するリード信号を出力する方法を採用しているが、特図１および２に対応するチャンネルの乱数を直読みする処理（具体的には、乱数レジスタ３１８８の値を直接リードする処理）を実行して取得するようにしてもよい。続いて普図始動口２２８へ入賞があった場合、且つＲＡＭ３０８に設けた対応する保留数記憶領域が満タンでない場合、普図当選乱数値生成用の乱数カウンタから値を普図当選乱数値として取得して対応する乱数値記憶領域に格納する。可変入賞口２３４へ入賞があった場合には、可変入賞口用の入賞記憶領域に、可変入賞口２３４に球が入球したことを示す情報を格納する。なお、本実施形態では、特図１および２のラッチされた乱数を取得するためのリード信号を出力する処理（乱数レジスタ３１８８の値を直接リードする処理とは異なる）を主制御部タイマ割込み処理において実行するように構成しているが、この処理に関しては上述した主制御部メイン処理において実行するように構成してもよく、この場合は、後述する特図関連抽選処理を合わせて主制御部メイン処理において実行するように構成すればよいく、特図１および２に対応するチャンネルの乱数値を直読みする処理を実行する場合においては、特図関連抽選処理のみを主制御部メイン処理おいて実行するように構成すればよい。
In step S4217, a winning acceptance process is performed. In this winning acceptance process, it is determined whether or not there has been a winning at the first special
ステップＳ４２１９では、払出要求数送信処理を行う。なお、払出制御部６００に出力する出力予定情報および払出要求情報は、例えば１バイトで構成しており、ビット７にストローブ情報（オンの場合、データをセットしていることを示す）、ビット６に電源投入情報（オンの場合、電源投入後一回目のコマンド送信であることを示す）、ビット４〜５に暗号化のための今回加工種別（０〜３）、およびビット０〜３に暗号化加工後の払出要求数を示すようにしている。
In step S4219, a payout request number transmission process is performed. Note that the output schedule information and the payout request information output to the
ステップＳ４２２１では、普図状態更新処理を行う。この普図状態更新処理は、普図の状態に対応する複数の処理のうちの１つの処理を行う。例えば、普図変動表示の途中（上述する普図表示図柄更新タイマの値が１以上）における普図状態更新処理では、普通図柄表示装置２１０を構成する７セグメントＬＥＤの点灯と消灯を繰り返す点灯・消灯駆動制御を行う。この制御を行うことで、普通図柄表示装置２１０は普図の変動表示（普図変動遊技）を行う。
In step S4221, a normal state update process is performed. This normal state update process performs one of a plurality of processes corresponding to the normal state. For example, in the normal state update process in the middle of the normal symbol display (the above-described general symbol display symbol update timer value is 1 or more), the 7-segment LED constituting the normal
また、普図変動表示時間が経過したタイミング（普図表示図柄更新タイマの値が１から０になったタイミング）における普図状態更新処理では、当りフラグがオンの場合には、当り図柄の表示態様となるように普通図柄表示装置２１０を構成する７セグメントＬＥＤの点灯・消灯駆動制御を行い、当りフラグがオフの場合には、外れ図柄の表示態様となるように普通図柄表示装置２１０を構成する７セグメントＬＥＤの点灯・消灯駆動制御を行う。また、主制御部３００のＲＡＭ３０８には、普図状態更新処理に限らず各種の処理において各種の設定を行う設定領域が用意されている。ここでは、上記点灯・消灯駆動制御を行うとともに、その設定領域に普図停止表示中であることを示す設定を行う。この制御を行うことで、普通図柄表示装置２１０は、当り図柄（図５（ｃ）に示す普図Ａ）および外れ図柄（図５（ｃ）に示す普図Ｂ）いずれか一方の図柄の確定表示を行う。さらにその後、所定の停止表示期間（例えば５００ｍ秒間）、その表示を維持するためにＲＡＭ３０８に設けた普図停止時間管理用タイマの記憶領域に停止期間を示す情報を設定する。この設定により、確定表示された図柄が所定期間停止表示され、普図変動遊技の結果が遊技者に報知される。
Also, in the normal state update process at the timing when the normal symbol change display time has elapsed (the timing at which the value of the general symbol display symbol update timer has changed from 1 to 0), if the hit flag is on, the hit symbol is displayed. The normal
また、普図変動遊技の結果が当りであれば、後述するように、普図当りフラグがオンされる。この普図当りフラグがオンの場合には、所定の停止表示期間が終了したタイミング（普図停止時間管理用タイマの値が１から０になったタイミング）における普図状態更新処理では、ＲＡＭ３０８の設定領域に普図作動中を設定するとともに、所定の開放期間（例えば２秒間）、第２特図始動口２３２の羽根部材２３２ａの開閉駆動用のソレノイド（３３２）に、羽根部材２３２ａを開放状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた羽根開放時間管理用タイマの記憶領域に開放期間を示す情報を設定する。
Further, if the result of the usual figure variable game is a hit, the usual figure hit flag is turned on as will be described later. When the usual figure hit flag is on, in the usual figure state update process at the timing when the predetermined stop display period ends (when the usual figure stop time management timer value changes from 1 to 0), The normal operation is set in the setting area, and the
また、所定の開放期間が終了したタイミング（羽根開放時間管理用タイマの値が１から０になったタイミング）で開始する普図状態更新処理では、所定の閉鎖期間（例えば５００ｍ秒間）、羽根部材の開閉駆動用のソレノイド３３２に、羽根部材を閉鎖状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた羽根閉鎖時間管理用タイマの記憶領域に閉鎖期間を示す情報を設定する。
In the usual state update process that starts at the timing when the predetermined opening period ends (the timing when the value of the blade opening time management timer is changed from 1 to 0), the blade member has a predetermined closing period (for example, 500 milliseconds). A signal for holding the blade member in the closed state is output to the opening /
また、所定の閉鎖期間が終了したタイミング（羽根閉鎖時間管理用タイマの値が１から０になったタイミング）で開始する普図状態更新処理では、ＲＡＭ３０８の設定領域に普図非作動中を設定する。さらに、普図変動遊技の結果が外れであれば、後述するように、普図外れフラグがオンされる。この普図外れフラグがオンの場合には、上述した所定の停止表示期間が終了したタイミング（普図停止時間管理用タイマの値が１から０になったタイミング）における普図状態更新処理でも、ＲＡＭ３０８の設定領域に普図非作動中を設定する。普図非作動中の場合における普図状態更新処理では、何もせずに次のステップＳ４２２３に移行するようにしている。
Further, in the normal state update process that starts at the timing when the predetermined closing period ends (when the value of the blade closing time management timer is changed from 1 to 0), the non-operating state is set in the setting area of the
ステップＳ４２２３では、普図関連抽選処理を行う。この普図関連抽選処理では、普図変動遊技および第２特図始動口２３２の開閉制御を行っておらず（普図の状態が非作動中）、且つ、保留している普図変動遊技の数が１以上である場合に、上述の乱数値記憶領域に記憶している普図当選乱数値に基づいた乱数抽選により普図変動遊技の結果を当選とするか、不当選とするかを決定する当り判定をおこない、当選とする場合にはＲＡＭ３０８に設けた当りフラグにオンを設定する。不当選の場合には、当りフラグにオフを設定する。また、当り判定の結果に関わらず、次に上述の普図タイマ乱数値生成用の乱数カウンタの値を普図タイマ乱数値として取得し、取得した普図タイマ乱数値に基づいて複数の変動時間のうちから普図表示装置２１０に普図を変動表示する時間を１つ選択し、この変動表示時間を、普図変動表示時間として、ＲＡＭ３０８に設けた普図変動時間記憶領域に記憶する。なお、保留している普図変動遊技の数は、ＲＡＭ３０８に設けた普図保留数記憶領域に記憶するようにしており、当り判定をするたびに、保留している普図変動遊技の数から１を減算した値を、この普図保留数記憶領域に記憶し直すようにしている。また当り判定に使用した乱数値を消去する。
In step S4223, a general drawing related lottery process is performed. In this general map-related lottery process, the open / close control of the general map variable game and the second special
次いで、特図１および特図２それぞれについての特図状態更新処理を行うが、最初に、特図２についての特図状態更新処理（特図２状態更新処理）を行う（ステップＳ４２２５）。この特図２状態更新処理は、特図２の状態に応じて、次の８つの処理のうちの１つの処理を行う。例えば、特図２変動表示の途中（上述の特図２表示図柄更新タイマの値が１以上）における特図２状態更新処理では、第２特別図柄表示装置２１４を構成する７セグメントＬＥＤの点灯と消灯を繰り返す点灯・消灯駆動制御を行う。この制御を行うことで、第２特別図柄表示装置２１４は特図２の変動表示（特図２変動遊技）を行う。また、コマンド設定送信処理（ステップＳ４２３３）で回転開始設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶してから処理を終了する。
Subsequently, the special figure state update process for each of the special figure 1 and the special figure 2 is performed. First, the special figure state update process (the special figure 2 state update process) for the special figure 2 is performed (step S4225). In the special figure 2 state update process, one of the following eight processes is performed in accordance with the state of the special figure 2. For example, in the special figure 2 state update process in the middle of the special figure 2 fluctuation display (the value of the above-mentioned special figure 2 display symbol update timer is 1 or more), the 7-segment LED constituting the second special
また、主制御部３００のＲＡＭ３０８の当否判定結果記憶領域には、１５Ｒ大当りフラグ、２Ｒ大当りフラグ、第１小当りフラグ、第２小当りフラグ、第１はずれフラグ、第２はずれフラグ、特図確率変動フラグ、および普図確率変動フラグそれぞれのフラグが用意されている。特図２変動表示時間が経過したタイミング（特図２表示図柄更新タイマの値が１から０になったタイミング）で開始する特図２状態更新処理では、１５Ｒ大当りフラグはオン、特図確率変動フラグもオン、普図確率変動フラグもオンの場合には図５（ａ）に示す特図Ａ、１５Ｒ大当りフラグはオン、特図確率変動フラグはオフ、普図確率変動フラグはオンの場合には特図Ｂ、２Ｒ大当りフラグはオン、特図確率変動フラグもオン、普図確率変動フラグもオンの場合には特図Ｃ、２Ｒ大当りフラグはオン、特図確率変動フラグはオフ、普図確率変動フラグはオンの場合には特図Ｄ、２Ｒ大当りフラグはオン、特図確率変動フラグもオン、普図確率変動フラグはオンの場合には特図Ｅ、２Ｒ大当りフラグはオン、特図確率変動フラグはオフ、普図確率変動フラグもオフの場合には特図Ｆ、第１小当りフラグがオンの場合には特図Ｇ、第２小当りフラグがオンの場合には特図Ｈ、第１はずれフラグがオンの場合には特図Ｉ、第２はずれフラグがオンの場合には特図Ｉそれぞれの態様となるように、第２特別図柄表示装置２１４を構成する７セグメントＬＥＤの点灯・消灯駆動制御を行い、ＲＡＭ３０８の設定領域に特図２停止表示中であることを表す設定を行う。この制御を行うことで、第２特別図柄表示装置２１４は、１５Ｒ特別大当り図柄（特図Ａ）、１５Ｒ大当り図柄（特図Ｂ）、突然確変図柄（特図Ｃ）、突然時短図柄（特図Ｄ）、隠れ確変図柄（特図Ｅ）、突然通常図柄（特図Ｆ）、第１小当り図柄（特図Ｇ）、第２小当り図柄（特図Ｈ）、第１はずれ図柄（特図Ｉ）、および第２はずれ図柄（特図Ｊ）のいずれか一つの図柄の確定表示を行う。さらにその後、所定の停止表示期間（例えば５００ｍ秒間）その表示を維持するためにＲＡＭ３０８に設けた特図２停止時間管理用タイマの記憶領域に停止期間を示す情報を設定する。この設定により、確定表示された特図２が所定期間停止表示され、特図２変動遊技の結果が遊技者に報知される。また、ＲＡＭ３０８に設けられた時短回数記憶部に記憶された時短回数が１以上であれば、その時短回数から１を減算し、減算結果が１から０となった場合は、特図確率変動中（詳細は後述）でなければ、時短フラグをオフする。さらに、大当り遊技中（特別遊技状態中）にも、時短フラグをオフする。
In addition, in the
また、コマンド設定送信処理（ステップＳ４２３３）で回転停止設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶するとともに、変動表示を停止する図柄が特図２であることを示す特図２識別情報を、後述するコマンドデータに含める情報としてＲＡＭ３０８に追加記憶してから処理を終了する。
Further, the special transmission information indicating that the rotation stop setting transmission process is executed in the command setting transmission process (step S4233) is additionally stored in the above-described transmission information storage area, and the design for stopping the variable display is shown in FIG. The special figure 2 identification information indicating the presence is additionally stored in the
また、特図２変動遊技の結果が大当りであれば、後述するように、大当りフラグがオンされる。この大当りフラグがオンの場合には、所定の停止表示期間が終了したタイミング（特図２停止時間管理用タイマの値が１から０になったタイミング）における特図２状態更新処理では、ＲＡＭ３０８の設定領域に特図２作動中を設定するとともに、所定の入賞演出期間（例えば３秒間）すなわち装飾図柄表示装置２０８による大当りを開始することを遊技者に報知する画像を表示している期間待機するためにＲＡＭ３０８に設けた特図２待機時間管理用タイマの記憶領域に入賞演出期間を示す情報を設定する。また、コマンド設定送信処理（ステップＳ４２３３）で入賞演出設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶する。
If the result of the special figure 2 variable game is a big hit, the big hit flag is turned on as will be described later. When the jackpot flag is on, in the special figure 2 state update process at the timing when the predetermined stop display period ends (the timing when the special figure 2 stop time management timer value changes from 1 to 0), the
また、所定の入賞演出期間が終了したタイミング（特図２待機時間管理用タイマの値が１から０になったタイミング）で開始する特図２状態更新処理では、所定の開放期間（例えば２９秒間、または可変入賞口２３４に所定球数（例えば１０球）の遊技球の入賞を検出するまで）可変入賞口２３４の扉部材２３４ａの開閉駆動用のソレノイド（３３２）に、扉部材２３４ａを開放状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた扉開放時間管理用タイマの記憶領域に開放期間を示す情報を設定する。また、コマンド設定送信処理（ステップＳ４２３３）で大入賞口開放設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶する。
Further, in the special figure 2 state update process that starts at the timing when the predetermined winning effect period ends (the timing when the value of the special figure 2 standby time management timer changes from 1 to 0), a predetermined release period (for example, 29 seconds) Alternatively, the door member 234a is opened to the solenoid (332) for opening and closing the door member 234a of the
また、所定の開放期間が終了したタイミング（扉開放時間管理用タイマの値が１から０になったタイミング）で開始する特図２状態更新処理では、所定の閉鎖期間（例えば１．５秒間）可変入賞口２３４の扉部材２３４ａの開閉駆動用のソレノイド（３３２）に、扉部材２３４ａを閉鎖状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた扉閉鎖時間管理用タイマの記憶領域に閉鎖期間を示す情報を設定する。また、コマンド設定送信処理（ステップＳ４２３３）で大入賞口閉鎖設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶する。
In the special figure 2 state update process that starts at the timing when the predetermined opening period ends (the timing when the door opening time management timer value changes from 1 to 0), the predetermined closing period (for example, 1.5 seconds) A signal for holding the door member 234a in a closed state is output to a solenoid (332) for opening and closing the door member 234a of the
また、この扉部材の開放・閉鎖制御を所定回数（本実施例では１５ラウンドか２ラウンド）繰り返し、終了したタイミングで開始する特図２状態更新処理では、所定の終了演出期間（例えば３秒間）すなわち装飾図柄表示装置２０８による大当りを終了することを遊技者に報知する画像を表示している期間待機するように設定するためにＲＡＭ３０８に設けた演出待機時間管理用タイマの記憶領域に演出待機期間を示す情報を設定する。また、普図確率変動フラグがオンに設定されていれば、この大当り遊技の終了と同時に、ＲＡＭ３０８に設けられた時短回数記憶部に時短回数１００回をセットするともに、ＲＡＭ３０８に設けられた時短フラグをオンする。なお、その普図確率変動フラグがオフに設定されていれば、時短回数記憶部に時短回数をセットすることもなく、また時短フラグをオンすることもない。ここにいう時短とは、特図変動遊技における大当りを終了してから、次の大当りを開始するまでの時間を短くするため、パチンコ機が遊技者にとって有利な状態になることをいう。この時短フラグがオンに設定されていると、普図高確率状態である。普図高確率状態では普図低確率状態に比べて、普図変動遊技に大当りする可能性が高い。また、普図高確率状態の方が、普図低確率状態に比べて普図変動遊技の変動時間および特図変動遊技の変動時間は短くなる。さらに、普図高確率状態では普図低確率状態に比べて、第２特別始動口２３２の一対の羽根部材２３２ａの１回の開放における開放時間が長くなりやすい。加えて、普図高確率状態では普図低確率状態に比べて、一対の羽根部材２３２ａは多く開きやすい。また、上述のごとく、時短フラグは、大当り遊技中（特別遊技状態中）にはオフに設定される。したがって、大当り遊技中には、普図低確率状態が維持される。これは、大当り遊技中に普図高確率状態であると、大当り遊技中に可変入賞口２３４に所定の個数、遊技球が入球するまでの間に第２特図始動口２３２に多くの遊技球が入球し、大当り中に獲得することができる遊技球の数が多くなってしまい射幸性が高まってしまうという問題があり、これを解決するためのものである。
In addition, in the special figure 2 state update process that starts at the timing when the door member opening / closing control is repeated a predetermined number of times (15 rounds or 2 rounds in this embodiment) and finished, a predetermined end effect period (eg, 3 seconds) In other words, the effect waiting period is stored in the storage area of the effect waiting time management timer provided in the
さらに、コマンド設定送信処理（ステップＳ４２３３）で終了演出設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶する。 Further, predetermined transmission information indicating that the end effect setting transmission process is executed in the command setting transmission process (step S4233) is additionally stored in the above-described transmission information storage area.
また、所定の終了演出期間が終了したタイミング（演出待機時間管理用タイマの値が１から０になったタイミング）で開始する特図２状態更新処理では、ＲＡＭ３０８の設定領域に特図２非作動中を設定する。さらに、特図２変動遊技の結果が外れであれば、後述するように、はずれフラグがオンされる。このはずれフラグがオンの場合には、上述した所定の停止表示期間が終了したタイミング（特図２停止時間管理用タイマの値が１から０になったタイミング）における特図２状態更新処理でも、ＲＡＭ３０８の設定領域に特図２非作動中を設定する。特図２非作動中の場合における特図２状態更新処理では、何もせずに次のステップＳ４２２７に移行するようにしている。
In the special figure 2 state update process that starts at the timing when the predetermined end production period ends (the timing when the production standby time management timer value changes from 1 to 0), the special figure 2 is not activated in the setting area of the
続いて、特図１についての特図状態更新処理（特図１状態更新処理）を行う（ステップＳ４２２７）。この特図１状態更新処理では、特図１の状態に応じて、上述の特図２状態更新処理で説明した各処理を行う。この特図１状態更新処理で行う各処理は、上述の特図２状態更新処理で説明した内容の「特図２」を「特図１」と読み替えた処理と同一であるため、その説明は省略する。なお、特図２状態更新処理と特図１状態更新処理の順番は逆でもよいし、第１特図始動口２３０または第２特図始動口２３２への入賞順序（入球順序）にしたがって、入賞（入球）の早い特図に対応する特図状態更新処理を優先して実行してもよい。
Subsequently, special figure state update processing (special figure 1 state update process) for special figure 1 is performed (step S4227). In the special figure 1 state update process, each process described in the special figure 2 state update process is performed according to the state of the special figure 1. Each process performed in the special figure 1 state update process is the same as the process in which “special figure 2” in the contents described in the special figure 2 state update process is replaced with “special figure 1”. Omitted. In addition, the order of the special figure 2 state update process and the special figure 1 state update process may be reversed, and according to the winning order (the winning order) to the first special
ステップＳ４２２５およびステップＳ４２２７における特図状態更新処理が終了すると、今度は、特図１および特図２それぞれについての特図関連抽選処理を行う。ここでも先に、特図２についての特図関連抽選処理（特図２関連抽選処理）を行い（ステップＳ４２２９）、その後で、特図１についての特図関連抽選処理（特図１関連抽選処理）を行う（ステップＳ４２２９）。より具体的には、特図１および特図２それぞれにおいて、乱数生成回路３１８から取得した乱数値を、特図当選乱数加工用カウンタから取得した乱数値を用いて加工（例えば、乱数生成回路３１８から取得した乱数値に対して特図当選乱数加工用カウンタから取得した乱数値を加算する処理）を行い、加工された乱数値を用いて抽選を行う。なお、本実施例では、特図１および特図２それぞれにおいて、乱数生成回路３１８から取得した乱数値を特図当選乱数加工用カウンタから取得した乱数値を用いて加工するように構成しているが、このような加工を行うことなく、乱数生成回路から取得した乱数値を直に使用して特図関連抽選処理を行うように構成してもよい。すなわち、乱数生成回路３１８から取得した乱数値を用いた特図関連抽選処理を行うように構成すればよい。これらの特図関連抽選処理についても、主制御部３００が特図２関連抽選処理を特図１関連抽選処理よりも先に行うことで、特図２変動遊技の開始条件と、特図１変動遊技の開始条件が同時に成立した場合でも、特図２変動遊技が先に変動中となるため、特図１変動遊技は変動を開始しない。また、装飾図柄表示装置２０８による、特図変動遊技の大当り判定の結果の報知は、第１副制御部４００によって行われ、第２特図始動口２３２への入賞に基づく抽選の抽選結果の報知が、第１特図始動口２３０への入賞に基づく抽選の抽選結果の報知よりも優先して行われる。
When the special figure state update process in step S4225 and step S4227 is completed, a special figure related lottery process for each of special figure 1 and special figure 2 is performed. Also here, the special figure related lottery process (special figure 2 related lottery process) for special figure 2 is performed first (step S4229), and then the special figure related lottery process for special figure 1 (special figure 1 related lottery process). ) Is performed (step S4229). More specifically, in each of FIG. 1 and FIG. 2, the random value acquired from the random
ステップＳ４２３３では、コマンド設定送信処理を行う。詳細は後述するが、このコマンド設定送信処理では、各種のコマンドを第１副制御部４００に送信する処理を行う。なお、第１副制御部４００では、主制御部３００から受信した出力予定情報に含まれるコマンド種別により、主制御部３００における遊技制御の変化に応じた演出制御の決定が可能になるとともに、出力予定情報に含まれているコマンドデータの情報に基づいて、演出制御内容を決定することができるようになる。
In step S4233, command setting transmission processing is performed. Although details will be described later, in the command setting transmission processing, processing for transmitting various commands to the first
ステップＳ４２３５では、外部出力信号設定処理を行う。この外部出力信号設定処理では、ＲＡＭ３０８に記憶している遊技情報を、情報出力回路３３６を介してパチンコ機１００とは別体の情報入力回路３５０に出力する。
In step S4235, external output signal setting processing is performed. In this external output signal setting process, the game information stored in the
ステップＳ４２３７では、デバイス監視処理を行う。このデバイス監視処理では、ステップＳ４２０５において信号状態記憶領域に記憶した各種センサの信号状態を読み出して、所定のエラーの有無、例えば前面枠扉開放エラーの有無または下皿満タンエラーの有無などを監視し、前面枠扉開放エラーまたは下皿満タンエラーを検出した場合に、第１副制御部４００に送信すべき送信情報に、前面枠扉開放エラーの有無または下皿満タンエラーの有無を示すデバイス情報を設定する。また、各種ソレノイド３３２を駆動して第２特図始動口２３２や、可変入賞口２３４の開閉を制御したり、表示回路３２４、３２６、３３０を介して普通図柄表示装置２１０、第１特別図柄表示装置２１２、第２特別図柄表示装置２１４、各種状態表示部３２８などに出力する表示データを、Ｉ／Ｏ３１０の出力ポートに設定する。また、払出要求数送信処理（ステップＳ４２１９）で設定した出力予定情報を出力ポート（Ｉ／Ｏ３１０）を介して第１副制御部４００に出力する。
In step S4237, device monitoring processing is performed. In this device monitoring process, the signal states of the various sensors stored in the signal state storage area in step S4205 are read, and the presence / absence of a predetermined error, for example, the presence / absence of a front frame door opening error or the bottom pan full error is monitored. When the front frame door opening error or the lower pan full error is detected, the transmission information to be transmitted to the first
ステップＳ４２３９では、低電圧信号がオンであるか否かを監視する。そして、低電圧信号がオンの場合（電源の遮断を検知した場合）にはステップＳ４２４３に進み、低電圧信号がオフの場合（電源の遮断を検知していない場合）にはステップＳ４２４１に進む。 In step S4239, it is monitored whether or not the low voltage signal is on. If the low-voltage signal is on (when power-off is detected), the process proceeds to step S4243. If the low-voltage signal is off (when power-off is not detected), the process proceeds to step S4241.
ステップＳ４２４１では、タイマ割込終了処理を行う。このタイマ割込終了処理では、ステップＳ４２０１で一時的に退避した各レジスタの値を元の各レジスタに設定したり、割込許可の設定などを行い、その後、主制御部メイン処理に復帰する。 In step S4241, timer interrupt end processing is performed. In this timer interrupt end process, the value of each register temporarily saved in step S4201 is set in each original register, interrupt permission is set, and the like, and then the process returns to the main control part main process.
一方、ステップＳ４２４３では、復電時に電断時の状態に復帰するための特定の変数やスタックポインタを復帰データとしてＲＡＭ３０８の所定の領域に退避し、入出力ポートの初期化等の電断処理を行い、その後、主制御部メイン処理に復帰する。
On the other hand, in step S4243, a specific variable or stack pointer for returning to the power-off state at the time of power recovery is saved as a return data in a predetermined area of the
＜第１副制御部４００の処理＞
次に、図１４７を用いて、第１副制御部４００の処理について説明する。なお、同図（ａ）は、第１副制御部４００のＣＰＵ４０４が実行するメイン処理のフローチャートである。同図（ｂ）は、第１副制御部４００のストローブ割込み処理のフローチャートである。同図（ｃ）は、第１副制御部４００のタイマ変数更新割込処理のフローチャートである。同図（ｄ）は、第１副制御部４００の画像制御処理のフローチャートである。
<Processing of
Next, processing of the first
まず、同図（ａ）のステップＳ４３０１では、各種の初期設定を行う。電源投入が行われると、まずＳ４３０１で初期化処理が実行される。この初期化処理では、入出力ポートの初期設定や、ＲＡＭ４０８内の記憶領域の初期化処理等を行う。
First, in step S4301 in FIG. 4A, various initial settings are performed. When the power is turned on, an initialization process is first executed in S4301. In this initialization processing, initialization of input / output ports, initialization processing of a storage area in the
ステップＳ４３０３では、タイマ変数が１０以上か否かを判定し、タイマ変数が１０となるまでこの処理を繰り返し、タイマ変数が１０以上となったときには、ステップＳ４３０５の処理に移行する。ステップＳ４３０５では、タイマ変数に０を代入する。 In step S4303, it is determined whether or not the timer variable is 10 or more, and this process is repeated until the timer variable becomes 10. When the timer variable becomes 10 or more, the process proceeds to step S4305. In step S4305, 0 is substituted into the timer variable.
ステップＳ４３０７では、コマンド処理を行う。第１副制御部４００のＣＰＵ４０４は、主制御部３００からコマンドを受信したか否かを判別する。
In step S4307, command processing is performed. The
ステップＳ４３０９では、演出制御処理を行う。例えば、ステップＳ４３０７で新たなコマンドがあった場合には、このコマンドに対応する演出データをＲＯＭ４０６から読み出す等の処理を行い、演出データの更新が必要な場合には演出データの更新処理を行う。
In step S4309, an effect control process is performed. For example, when there is a new command in step S4307, processing such as reading the effect data corresponding to this command from the
ステップＳ４３１１では、チャンスボタンの押下を検出していた場合、ステップＳ４３０９で更新した演出データをチャンスボタンの押下に応じた演出データに変更する処理を行う。ステップＳ４３１３では、ステップＳ４３０９で読み出した演出データの中にＶＤＰ４３４への命令がある場合には、この命令をＶＤＰ４３４に出力する（詳細は後述）。
If it is detected in step S4311 that the chance button has been pressed, the effect data updated in step S4309 is changed to effect data corresponding to the press of the chance button. In step S4313, if there is a command to
ステップＳ４３１５では、ステップＳ４３０９で読み出した演出データの中に音源ＩＣ４１６への命令がある場合には、この命令を音源ＩＣ４１６に出力する。ステップＳ４３１７では、ステップＳ４３０９で読み出した演出データの中に各種ランプ４１８への命令がある場合には、この命令を駆動回路４２０に出力する。
In step S4315, if there is a command to the
ステップＳ４３１９では、ステップＳ４３０９で読み出した演出データの中に遮蔽装置２４６への命令がある場合には、この命令を駆動回路４３２に出力する。ステップＳ４３２１では、ステップＳ４３０９で読み出した演出データの中に第２副制御部５００に送信する制御コマンドがある場合には、この制御コマンドを出力する設定を行い、ステップＳ４３０３へ戻る。
In step S4319, if there is a command to the
次に、同図（ｂ）を用いて、第１副制御部４００のコマンド受信割込処理について説明する。このコマンド受信割込処理は、第１副制御部４００が、主制御部３００が出力するストローブ信号を検出した場合に実行する処理である。コマンド受信割込処理のステップＳ４４０１では、主制御部３００が出力したコマンドを未処理コマンドとしてＲＡＭ４０８に設けたコマンド記憶領域に記憶する。
Next, the command reception interrupt process of the first
次に、同図（ｃ）を用いて、第１副制御部４００のＣＰＵ４０４によって実行する第１副制御部タイマ割込処理について説明する。第１副制御部４００は、所定の周期（本実施例では２ｍｓに１回）でタイマ割込を発生するハードウェアタイマを備えており、このタイマ割込を契機として、タイマ割込処理を所定の周期で実行する。
Next, the first sub control unit timer interrupt process executed by the
第１副制御部タイマ割込処理のステップＳ４５０１では、第１副制御部メイン処理におけるステップＳ４３０３において説明したＲＡＭ４０８のタイマ変数記憶領域の値に、１を加算して元のタイマ変数記憶領域に記憶する。従って、ステップＳ４３０３において、タイマ変数の値が１０以上と判定されるのは２０ｍｓ毎（２ｍｓ×１０）となる。
In step S4501 of the first sub control unit timer interrupt process, 1 is added to the value of the timer variable storage area of the
第１副制御部タイマ割込処理のステップＳ４５０３では、ステップＳ４３１９で設定された第２副制御部５００への制御コマンドの送信や、演出用乱数値の更新処理等を行う。
In step S4503 of the first sub control unit timer interrupt process, a control command is transmitted to the second
次に、同図（ｄ）を用いて、第１副制御部４００のメイン処理におけるステップＳ４３１３の画像制御処理について説明する。同図は、画像制御処理の流れを示すフローチャートを示した図である。
Next, the image control process in step S4313 in the main process of the
ステップＳ４６０１では、画像データの転送指示を行う。ここでは、ＣＰＵ４０４は、まず、ＶＲＡＭ４３６の表示領域Ａと表示領域Ｂの描画領域の指定をスワップする。これにより、描画領域に指定されていない表示領域に記憶された１フレームの画像が装飾図柄表示装置２０８に表示される。次に、ＣＰＵ４０４は、ＶＤＰ４３４のアトリビュートレジスタに、位置情報等テーブルに基づいてＲＯＭ座標（ＲＯＭ４０６の転送元アドレス）、ＶＲＡＭ座標（ＶＲＡＭ４３６の転送先アドレス）などを設定した後、ＲＯＭ４０６からＶＲＡＭ４３６への画像データの転送開始を指示する命令を設定する。ＶＤＰ４３４は、アトリビュートレジスタに設定された命令に基づいて画像データをＲＯＭ４０６からＶＲＡＭ４３６に転送する。その後、ＶＤＰ４３６は、転送終了割込信号をＣＰＵ４０４に対して出力する。
In step S4601, an image data transfer instruction is issued. Here, the
ステップＳ４６０３では、ＶＤＰ４３４からの転送終了割込信号が入力されたか否かを判定し、転送終了割込信号が入力された場合はステップＳ４６０５に進み、そうでない場合は転送終了割込信号が入力されるのを待つ。ステップＳ４６０５では、演出シナリオ構成テーブルおよびアトリビュートデータなどに基づいて、パラメータ設定を行う。ここでは、ＣＰＵ４０４は、ステップＳ４６０１でＶＲＡＭ４３６に転送した画像データに基づいてＶＲＡＭ４３６の表示領域ＡまたはＢに表示画像を形成するために、表示画像を構成する画像データの情報（ＶＲＡＭ４３６の座標軸、画像サイズ、ＶＲＡＭ座標（配置座標）など）をＶＤＰ４３４に指示する。ＶＤＰ４３４はアトリビュートレジスタに格納された命令に基づいてアトリビュートに従ったパラメータ設定を行う。
In step S4603, it is determined whether or not a transfer end interrupt signal from
ステップＳ４６０７では、描画指示を行う。この描画指示では、ＣＰＵ４０４は、ＶＤＰ４３４に画像の描画開始を指示する。ＶＤＰ４３４は、ＣＰＵ４０４の指示に従ってフレームバッファにおける画像描画を開始する。
In step S4607, a drawing instruction is performed. In this drawing instruction, the
ステップＳ４６０９では、画像の描画終了に基づくＶＤＰ４３４からの生成終了割込み信号が入力されたか否かを判定し、生成終了割込み信号が入力された場合はステップＳ４６１１に進み、そうでない場合は生成終了割込み信号が入力されるのを待つ。ステップＳ４６１１では、ＲＡＭ４０８の所定の領域に設定され、何シーンの画像を生成したかをカウントするシーン表示カウンタをインクリメント（＋１）して処理を終了する。
In step S4609, it is determined whether or not a generation end interrupt signal from the VDP 434 based on the end of image drawing has been input. If the generation end interrupt signal has been input, the process proceeds to step S4611. If not, the generation end interrupt signal is determined. Wait for input. In step S4611, a scene display counter that is set in a predetermined area of the
＜第２副制御部５００の処理＞
次に、図１４８を用いて、第２副制御部５００の処理について説明する。なお、同図（ａ）は、第２副制御部５００のＣＰＵ５０４が実行するメイン処理のフローチャートである。同図（ｂ）は、第２副制御部５００のコマンド受信割込処理のフローチャートである。同図（ｃ）は、第２副制御部５００のタイマ割込処理のフローチャートである。
<Processing of
Next, processing of the second
まず、同図（ａ）のステップＳ４７０１では、各種の初期設定を行う。電源投入が行われると、まずＳ４７０１で初期化処理が実行される。この初期化処理では、入出力ポートの初期設定や、ＲＡＭ５０８内の記憶領域の初期化処理等を行う。
First, in step S4701 of FIG. When the power is turned on, an initialization process is first executed in S4701. In this initialization processing, initial setting of input / output ports, initialization processing of a storage area in the
ステップＳ４７０３では、タイマ変数が１０以上か否かを判定し、タイマ変数が１０となるまでこの処理を繰り返し、タイマ変数が１０以上となったときには、ステップＳ４７０５の処理に移行する。 In step S4703, it is determined whether or not the timer variable is 10 or more. This process is repeated until the timer variable becomes 10, and when the timer variable becomes 10 or more, the process proceeds to step S4705.
ステップＳ４７０５では、タイマ変数に０を代入する。ステップＳ４７０７では、コマンド処理を行う。第２副制御部５００のＣＰＵ５０４は、第１副制御部４００のＣＰＵ４０４からコマンドを受信したか否かを判別する。ステップＳ４７０９では、演出制御処理を行う。例えば、Ｓ４７０７で新たなコマンドがあった場合には、このコマンドに対応する演出データをＲＯＭ５０６から読み出す等の処理を行い、演出データの更新が必要な場合には演出データの更新処理を行う。
In step S4705, 0 is substituted into the timer variable. In step S4707, command processing is performed. The
ステップＳ４７１１では、第１副制御部４００からの遊技盤用ランプ５３２や遊技台枠用ランプ５４２への命令がある場合には、この命令をシリアル通信制御回路５２０に出力する。
In step S4711, if there is a command from the first
ステップＳ４７１３では、第１副制御部４００からの演出可動体２２４への命令がある場合には、この命令を駆動回路５１６に出力し、Ｓ４７０３に戻る。次に、同図（ｂ）を用いて、第２副制御部５００のコマンド受信割込処理について説明する。このコマンド受信割込処理は、第２副制御部５００が、第１副制御部４００が出力するストローブ信号を検出した場合に実行する処理である。コマンド受信割込処理のステップＳ４８０１では、第１副制御部４００が出力したコマンドを未処理コマンドとしてＲＡＭ５０８に設けたコマンド記憶領域に記憶する。
In step S4713, if there is a command from the
次に、同図（ｃ）を用いて、第２副制御部５００のＣＰＵ５０４によって実行する第２副制御部タイマ割込処理について説明する。第２副制御部５００は、所定の周期（本実施例では２ｍｓに１回）でタイマ割込を発生するハードウェアタイマを備えており、このタイマ割込を契機として、タイマ割込処理を所定の周期で実行する。
Next, the second sub control unit timer interrupt process executed by the
第２副制御部タイマ割込処理のステップＳ４９０１では、第２副制御部メイン処理におけるステップＳ４７０３において説明したＲＡＭ５０８のタイマ変数記憶領域の値に、１を加算して元のタイマ変数記憶領域に記憶する。従って、ステップＳ４７０３において、タイマ変数の値が１０以上と判定されるのは２０ｍｓ毎（２ｍｓ×１０）となる。第２副制御部タイマ割込処理のステップＳ４９０３では、演出用乱数値の更新処理等を行う。
In step S4901 of the second sub control unit timer interrupt process, 1 is added to the value of the timer variable storage area of the
＜コマンド設定送信処理＞
次に、上述の主制御部タイマ割込処理におけるコマンド設定送信処理（ステップＳ４２３３）について説明する。図１４９は、コマンド設定送信処理の流れを示すフローチャートである。
<Command setting transmission processing>
Next, the command setting transmission process (step S4233) in the above-described main control unit timer interrupt process will be described. FIG. 149 is a flowchart showing the flow of command setting transmission processing.
このコマンド設定送信処理のステップＳ４２３３ａでは、大当り中用コマンド送信処理を行う。詳細は後述するが、この大当り中用コマンド送信処理では、大当り遊技中に第１副制御部４００に送信するコマンドの設定を行う。また、次のステップＳ４２３３ｂでは、その他のコマンド（例えば、基本コマンド、図柄変動開始コマンド、図柄変動停止コマンド、入賞演出開始コマンド、終了演出開始コマンド、復電コマンドなど）を設定するコマンド設定送信処理を行った後に、処理を終了する。
In step S4233a of the command setting transmission process, a big hit middle command transmission process is performed. Although details will be described later, in the jackpot medium command transmission processing, a command to be transmitted to the
＜大当り中用コマンド送信処理＞
次に、上述のコマンド設定送信処理における大当り中用コマンド送信処理（ステップＳ４２３３ａ）について説明する。図１５０は、大当り中用コマンド送信処理の流れを示すフローチャートである。
<Big hit middle command transmission processing>
Next, the jackpot medium command transmission process (step S4233a) in the command setting transmission process described above will be described. FIG. 150 is a flowchart showing the flow of the jackpot middle command transmission process.
この大当り中用コマンド送信処理のステップＳ５１０１では、ＲＡＭ３０８に設けたコマンド格納領域をクリア（初期化）する。また、ステップＳ５１０２では、大当り遊技の進行状況（大当り遊技の開始時、ラウンド開始時、ラウンド終了時、大当り遊技の終了時など）や、大当り時の特図の種類などに基づいて、ＲＯＭ３０６に予め記憶している複数種類のコマンドデータの中から、特定のコマンドデータを抽出する。また、抽出したコマンドデータが記憶されている記憶領域の先頭番地を、ＲＡＭ３０８に設けた転送元番地記憶領域に転送元番地として設定（記憶）する。なお、ここでは、転送元番地を一時的に記憶する記憶手段としてＲＡＭ３０８を適用しているが、レジスタなどの他の記憶手段を適用してもよい（以下に説明する転送先番地や転送数なども同様である）。
In step S5101 of this jackpot middle command transmission process, the command storage area provided in the
次に、ステップＳ５１０３では、コマンド格納領域の先頭番地を、ＲＡＭ３０８に設けた転送先番地記憶領域に転送先番地として設定（記憶）し、ステップＳ５１０４では、コマンドデータのバイト数を、ＲＡＭ３０８に設けた転送数記憶領域に転送数として設定（記憶）する。
In step S5103, the head address of the command storage area is set (stored) in the transfer destination address storage area provided in the
ステップＳ５１０５では、ブロック転送処理を行う。詳細は後述するが、このブロック転送処理では、転送元番地に設定された記憶領域に記憶されたデータを、転送先番地に設定された記憶領域に転送する処理等を行う。ステップＳ５１０６では、コマンド格納領域に転送されたコマンドを第１副制御部４００に送信した後に処理を終了する。なお、コマンドを第１副制御部４００に送信する処理は、上述の主制御部メイン処理で実行してもよい。
In step S5105, block transfer processing is performed. Although details will be described later, in this block transfer process, a process of transferring data stored in a storage area set as a transfer source address to a storage area set as a transfer destination address is performed. In step S5106, after the command transferred to the command storage area is transmitted to the first
＜ブロック転送処理＞
次に、上述の大当り中用コマンド送信処理におけるブロック転送処理（ステップＳ５１０５）について説明する。図１５１は、ブロック転送処理の流れを示すフローチャートである。
<Block transfer processing>
Next, the block transfer process (step S5105) in the above-mentioned jackpot medium command transmission process will be described. FIG. 151 is a flowchart showing the flow of block transfer processing.
このブロック転送処理のステップＳ５２０１では、上述の転送数に応じて補正時間を設定する。詳細は、図１５６を用いて説明するが、例えば、転送数が１の場合には、転送数が１の場合に要するブロック転送処理の処理時間と、転送数が３の場合に要するブロック転送処理の処理時間との差を補正時間として設定し、転送数が２の場合には、転送数が２の場合に要するブロック転送処理の処理時間と、転送数が３の場合に要するブロック転送処理の処理時間との差を補正時間として設定する。 In step S5201 of this block transfer process, a correction time is set according to the number of transfers described above. Details will be described with reference to FIG. 156. For example, when the number of transfers is 1, the block transfer processing time required when the number of transfers is 1, and the block transfer processing required when the number of transfers is 3. When the transfer number is 2, when the transfer number is 2, the block transfer process time required when the transfer number is 2 and the block transfer process required when the transfer number is 3 are set. The difference from the processing time is set as the correction time.
ステップＳ５２０２では、コマンドデータのうち、上述の転送元番地が示す記憶領域に記憶されたデータを、コマンド格納領域のうち、上述の転送先番地が示す記憶領域に転送する。ステップＳ５２０３では、転送元番地を１つ加算し、ステップＳ５２０４では、転送先番地を１つ加算する。 In step S5202, the data stored in the storage area indicated by the above-mentioned transfer source address in the command data is transferred to the storage area indicated by the above-mentioned transfer destination address in the command storage area. In step S5203, one transfer source address is added. In step S5204, one transfer destination address is added.
また、ステップＳ５２０５では、転送数から１を減算し、ステップＳ５２０６では、減算後の転送数が０であるか否かを判定し、該当する場合（コマンドデータの転送が全て完了した場合）にはステップＳ５２０７に進み、該当しない場合（コマンドデータの転送が残っている場合）にはステップＳ５２０２に戻ってブロック転送処理を継続する。ステップＳ５２０７では、ステップＳ５２０１で設定した補正時間が経過するのを待ってから処理を終了する。 In step S5205, 1 is subtracted from the transfer number. In step S5206, it is determined whether or not the transfer number after subtraction is 0. If this is the case (when all of the command data transfer has been completed). Proceeding to step S5207, if not applicable (if command data transfer remains), the process returns to step S5202 to continue block transfer processing. In step S5207, the process ends after waiting for the correction time set in step S5201 to elapse.
＜コマンドテーブル＞
次に、ＲＯＭ３０６に予め記憶されるコマンドテーブルについて説明する。図１５２（ａ）〜（ｄ）は、大当り遊技中に参照されるコマンドテーブルの一例を示した図である。
<Command table>
Next, a command table stored in advance in the
これらのコマンドテーブルは、ＲＯＭ３０６に予め記憶されており、固定長（この例では、１バイト長）の先頭番地と、固定長（この例では、１バイト長）のバイト数と、可変長のコマンドデータ（この例では、１バイト長のコマンド識別子と、可変長のコマンドパラメータ）で構成される。
These command tables are pre-stored in the
先頭番地は、コマンドデータのうち、１バイト目のコマンドデータ（この例では、コマンド識別子）が記憶されるＲＯＭ３０６の番地を示しており、例えば、同図（ａ）に示す大当り開始コマンド１の１バイト目のコマンドデータ（１１Ｈ）は、ＲＯＭ３０６の番地１００に記憶されていることを示している。また、バイト数は、コマンドデータのデータ長を示しており、例えば、同図（ａ）に示す大当り開始コマンド１のコマンドデータのデータ長は２バイトであることを示している。
The head address indicates the address of the
同図（ａ）は、大当り遊技の開始時に参照されるコマンドテーブルの一例である。このコマンドテーブルには、大当り遊技の開始時に送信される大当り開始コマンド１〜６の２バイト長のコマンドデータが規定され、コマンドデータの１バイト目に記憶されたコマンド識別子（１１Ｈ）は、大当り開始コマンドであることを示している。また、コマンドデータの２バイト目には、大当り図柄識別用情報が記憶され、それぞれ、０１Ｈは特図Ａ、０２Ｈは特図Ｂ、０３Ｈは特図Ｃ、０４Ｈは特図Ｄ、０５Ｈは特図Ｅ、０６Ｈは特図Ｆであることを示している。 FIG. 4A shows an example of a command table that is referred to when the big hit game is started. In this command table, command data having a 2-byte length of jackpot start commands 1 to 6 transmitted at the start of jackpot game is specified, and the command identifier (11H) stored in the first byte of the command data is the jackpot start Indicates a command. In the second byte of the command data, jackpot symbol identification information is stored. 01H is special figure A, 02H is special figure B, 03H is special figure C, 04H is special figure D, and 05H is special figure. E and 06H show that it is the special figure F.
同図（ｂ）は、大当り遊技のラウンド開始時に参照されるコマンドテーブルの一例である。このコマンドテーブルには、大当り遊技のラウンド開始時に送信されるラウンド開始コマンド１〜２９の３バイト長のコマンドデータが規定され、コマンドデータの１バイト目に記憶されたコマンド識別子（１２Ｈ）は、ラウンド開始コマンドであることを示している。また、コマンドデータの２バイト目には、大当り図柄識別用情報が記憶され、それぞれ、０１Ｈは特図Ａ、０２Ｈは特図Ｂ、０３Ｈは特図Ｃ、０４Ｈは特図Ｄ、０５Ｈは特図Ｅ、０６Ｈは特図Ｆであることを示している。また、コマンドデータの３バイト目には、ラウンド数識別用情報が記憶され、ラウンド数を１６進数で示している。 FIG. 5B is an example of a command table that is referred to when a big hit game round starts. In this command table, command data having a 3-byte length of round start commands 1 to 29 transmitted at the start of a round of jackpot game is specified, and a command identifier (12H) stored in the first byte of the command data is a round Indicates a start command. In the second byte of the command data, jackpot symbol identification information is stored. 01H is special figure A, 02H is special figure B, 03H is special figure C, 04H is special figure D, and 05H is special figure. E and 06H show that it is the special figure F. In the third byte of the command data, information for identifying the number of rounds is stored, and the number of rounds is indicated by a hexadecimal number.
同図（ｃ）は、大当り遊技のラウンド終了時に参照されるコマンドテーブルの一例である。このコマンドテーブルには、大当り遊技のラウンド終了時に送信されるラウンド終了コマンド１〜１５の２バイト長のコマンドデータが規定され、コマンドデータの１バイト目に記憶されたコマンド識別子（１３Ｈ）は、ラウンド終了コマンドであることを示している。また、コマンドデータの２バイト目には、ラウンド数識別用情報が記憶され、ラウンド数を１６進数で示している。 FIG. 3C is an example of a command table that is referred to at the end of the round of the big hit game. This command table defines 2-byte length command data of round end commands 1 to 15 transmitted at the end of the round of the big hit game, and the command identifier (13H) stored in the first byte of the command data is round Indicates an end command. Further, the round number identification information is stored in the second byte of the command data, and the round number is represented by a hexadecimal number.
同図（ｄ）は、大当り遊技の終了時に参照されるコマンドテーブルの一例である。このコマンドテーブルには、大当り遊技の終了時に送信される大当り終了コマンド１の１バイト長のコマンドデータが規定され、コマンドデータの１バイト目に記憶されたコマンド識別子（１４Ｈ）は、大当り終了コマンドであることを示している。なお、この大当り終了コマンドはコマンドパラメータが無いコマンドである。
FIG. 4D is an example of a command table that is referred to at the end of the big hit game. This command table defines 1-byte command data of the
＜本発明と従来技術との対比＞
次に、本発明と従来技術の違いについて説明する。図１５３は、本発明の特徴部分のみを抜き出して示したフローチャートである。
<Contrast of the present invention and the prior art>
Next, the difference between the present invention and the prior art will be described. FIG. 153 is a flowchart showing only the characteristic part of the present invention.
同図に示すように、上述の大当り中用コマンド送信処理のうち、ステップＳ５１０４の処理（転送数に応じて補正時間を設定する処理）の直後から、ステップＳ５１０６の処理（コマンド送信処理）の直前までに実行されるブロック転送処理は、処理Ｘ、処理Ｙ、処理Ｚの３つに分けて考えることができる。 As shown in the figure, in the above jackpot middle command transmission process, immediately after the process in step S5104 (a process for setting a correction time according to the number of transfers), immediately before the process in step S5106 (command transmission process). The block transfer processing executed until then can be divided into three, processing X, processing Y and processing Z.
処理Ｘは、ステップＳ５２０１の処理（転送数に応じて補正時間を設定する処理）の直後から、ステップＳ５２０６の処理（転送数が０であるか否かを判定し、判定結果に応じてステップＳ５２０２またはＳ５２０７にジャンプする処理：以下、条件分岐処理と称する場合がある）の直前までに実行される処理であり、ステップＳ５２０２〜Ｓ５２０５の複数の処理で構成される。処理Ｙは、ステップＳ５２０６の処理（条件分岐処理）の直前から、このステップＳ５２０６の処理（条件分岐処理）の直後までの処理、すなわち、ステップＳ５２０６の処理（条件分岐処理）で構成される。処理Ｚは、ステップＳ５２０６の処理（条件分岐処理）の直後から、ステップＳ５２０７の処理（補正時間待機処理）を少なくとも含み、ステップＳ５１０６の処理（コマンド送信処理）の直前までの処理で構成される。 In process X, immediately after the process in step S5201 (a process for setting the correction time according to the number of transfers), it is determined whether or not the process in step S5206 (the number of transfers is 0), and step S5202 is performed according to the determination result. Alternatively, the process is executed immediately before the process jumping to S5207 (hereinafter may be referred to as a conditional branch process), and includes a plurality of processes in steps S5202 to S5205. The process Y includes a process from immediately before the process of step S5206 (conditional branch process) to immediately after the process of step S5206 (conditional branch process), that is, the process of step S5206 (conditional branch process). The process Z includes at least the process of step S5207 (correction time waiting process) immediately after the process of step S5206 (conditional branch process) and immediately before the process of step S5106 (command transmission process).
図１５４（ａ）、（ｂ）は、本発明の特徴部分を上記図１５３とは異なる視点で示したフローチャートである。同図（ａ）に示すように、上述の大当り中用コマンド送信処理は、ステップＳ５３０１〜Ｓ５３０５の処理に分けて考えることができる。具体的には、ステップＳ５３０１は、第１の処理の準備処理（条件設定処理）であり、例えば、上記図１５３のステップＳ５２０１の処理（転送数に応じて補正時間を設定する処理）などが該当する。 FIGS. 154 (a) and (b) are flowcharts showing the characterizing portion of the present invention from a viewpoint different from that in FIG. As shown in FIG. 5A, the above-mentioned jackpot middle command transmission process can be divided into the processes of steps S5301 to S5305. Specifically, step S5301 is the first process preparation process (condition setting process), for example, the process of step S5201 in FIG. 153 (a process of setting the correction time according to the number of transfers). To do.
また、ステップＳ５３０２は、第１の処理（条件分岐処理）であり、例えば、上記図１５３のステップＳ５２０６の処理（条件分岐処理）が該当する。ステップＳ５３０３は、第２の処理（第１の処理内容）であり、例えば、上記図１５３のステップＳ５２０２〜Ｓ５２０５の複数の処理（処理Ｘのうち、ステップＳ５２０６の処理（条件分岐処理）の後に実行される処理Ｘ）が該当する。 Step S5302 is the first process (conditional branch process), and corresponds to, for example, the process of step S5206 (conditional branch process) in FIG. 153 described above. Step S5303 is the second process (first process content), and is executed after, for example, a plurality of processes (step X5206 (conditional branch process) of the processes X in steps S5202 to S5205 in FIG. 153 described above). Process X) to be performed corresponds.
また、ステップＳ５３０４は、第２の処理（第２の処理内容）であり、例えば、上記図１５３のステップＳ５２０７の処理（補正時間待機処理）を少なくとも含んだ、ステップＳ５１０６の処理（コマンド送信処理）の直前までの処理（処理Ｚ）が該当する。なお、このステップＳ５３０４の第２の処理（第２の処理内容）には、同図（ｂ）に示すように、条件分岐処理から第３の処理に分岐（ジャンプ）だけの処理も含まれ、演算命令、入出力命令、ロード命令のように、レジスタ、メモリ、スタック、Ｉ／Ｏなどを操作する命令には限定されない。 Step S5304 is the second processing (second processing content), for example, processing of step S5106 (command transmission processing) including at least the processing of step S5207 (correction time standby processing) in FIG. 153 described above. This corresponds to the processing up to immediately before (processing Z). Note that the second process (second process content) in step S5304 includes a process of only a branch (jump) from the conditional branch process to the third process as shown in FIG. The present invention is not limited to instructions that operate on registers, memories, stacks, I / Os, and the like, such as arithmetic instructions, input / output instructions, and load instructions.
また、第１の処理と第２の処理は、複数の命令（例えば、所定の条件を判断する第１の命令、条件が成立した場合に処理Ａを実行する第２の命令、条件が成立しなかった場合に処理Ｂを実行する第３の命令）で構成する場合に限定されず、単一の命令（例えば、所定の条件を判断し、条件が成立した場合に処理Ａを実行し、条件が成立しなかった場合に処理Ｂを実行する命令）で実行可能に構成してもよい。このように、一つの命令で第１の処理と第２の処理を実行可能とすれば、第１の処理と第２の処理に対応するプログラムコード量を削減することができたり、第１の処理と第２の処理を実行するために必要なステート数を削減できる場合がある。 Further, the first process and the second process include a plurality of instructions (for example, a first instruction for determining a predetermined condition, a second instruction for executing process A when the condition is satisfied, and a condition being satisfied. It is not limited to the case where it is configured with a third instruction that executes process B when there is no such condition, but a single instruction (for example, a predetermined condition is determined, and process A is executed when the condition is met, May be configured to be executable by an instruction that executes process B when the above is not established. As described above, if the first process and the second process can be executed with one instruction, the amount of program code corresponding to the first process and the second process can be reduced, In some cases, the number of states necessary for executing the process and the second process can be reduced.
さらに、単一の命令のバリエーションとして、例えば、所定の条件を判断し、条件が成立した場合に処理Ｂを実行し、条件が成立しなかった場合に処理Ａを実行する命令を備えれば、所定の条件に応じて命令を使い分けることができ、プログラムを簡素化することができる場合がある。また、所定の演算を行い、演算結果が第１の結果の場合に処理Ａを実行し、演算結果が第２の結果の場合に処理Ｂを実行する命令や、所定の演算を行い、演算結果が第１の結果の場合に処理Ｂを実行し、演算結果が第２の結果の場合に処理Ａを実行する命令を備えれば、コーディングの利便性が高まり、プログラムの開発期間を短縮化できる場合がある。また、所定の条件を判断し、条件が成立した場合に処理Ａに分岐し、条件が成立しなかった場合に処理Ｂに分岐する命令や、所定の演算を行い、演算結果が第１の結果の場合に処理Ａに分岐し、演算結果が第２の結果の場合に処理Ｂに分岐する命令を備えてもよい。 Further, as a variation of a single instruction, for example, if a predetermined condition is determined, a process B is executed when the condition is satisfied, and a process A is executed when the condition is not satisfied. There are cases where instructions can be used properly according to predetermined conditions, and the program can be simplified. In addition, a predetermined calculation is performed, and the process A is executed when the calculation result is the first result, and the process B is executed when the calculation result is the second result. Is provided with an instruction for executing process B when the result is the first result and executing process A when the operation result is the second result, the convenience of coding is improved and the development period of the program can be shortened. There is a case. Further, a predetermined condition is judged, and if the condition is satisfied, the process branches to the process A. If the condition is not satisfied, the instruction branches to the process B, or a predetermined calculation is performed, and the calculation result is the first result. In this case, an instruction may be provided that branches to the process A and branches to the process B when the operation result is the second result.
また、ステップＳ５３０５は、第３の処理であり、例えば、上記図１５３のステップＳ５１０６の処理（コマンド送信処理）が該当する。なお、第３の処理の処理内容は特に限定されず、上述の第２の処理（第１の処理内容）および第２の処理（第２の処理内容）の直後に実行される処理であればよい。 Step S5305 is a third process, and corresponds to the process (command transmission process) of step S5106 in FIG. 153, for example. The processing content of the third processing is not particularly limited as long as it is a processing executed immediately after the second processing (first processing content) and the second processing (second processing content). Good.
一方、図１５５は、本発明の特徴部分に対応する従来技術の処理の流れを示したフローチャートであり、上記図１５３に対応するフローチャートである。この従来技術の処理を上記図１５３のフローチャートと同様に考えると、上述の大当り中コマンド送信処理に相当する処理のうち、ステップＳ５４０１の処理（転送数としてコマンドのバイト数を設定する処理）の直後から、ステップＳ５４０７の処理（コマンド送信処理）の直前までに実行される処理は、処理Ｘ´、処理Ｙ´、処理Ｚ´の３つに分けて考えることができる。 On the other hand, FIG. 155 is a flowchart showing the flow of processing of the prior art corresponding to the characteristic part of the present invention, and is a flowchart corresponding to FIG. If this prior art process is considered in the same way as the flowchart of FIG. 153 above, immediately after the process of step S5401 (a process of setting the number of bytes of a command as the number of transfers) in the process corresponding to the above-mentioned jackpot command transmission process. Thus, the process executed immediately before the process of step S5407 (command transmission process) can be divided into three processes, a process X ′, a process Y ′, and a process Z ′.
処理Ｘ´は、ステップＳ５４０１の処理（転送数としてコマンドのバイト数を設定する処理）の直後から、ステップＳ５４０６の処理（転送数が０であるか否かを判定し、判定結果に応じてステップＳ５４０２またはＳ５４０７にジャンプする処理：以下、条件分岐処理と称する場合がある）の直前までに実行される処理であり、ステップＳ５４０２〜Ｓ５４０５の複数の処理で構成される。処理Ｙは、ステップＳ５４０６の処理（条件分岐処理）の直前から、このステップＳ５４０６の処理（条件分岐処理）の直後までの処理、すなわち、ステップＳ５４０６の処理（条件分岐処理）で構成される。処理Ｚは、ステップＳ５４０６の処理（条件分岐処理）の直後から、ステップＳ５４０７の処理（コマンド送信処理）の直前までの処理で構成される。 The process X ′ determines whether or not the process of step S5406 (the number of transfers is 0) immediately after the process of step S5401 (process for setting the number of bytes of the command as the number of transfers), and performs a step according to the determination result. This process is executed immediately before the process jumping to S5402 or S5407 (hereinafter may be referred to as a conditional branch process), and includes a plurality of processes in steps S5402 to S5405. The process Y includes a process from immediately before the process of step S5406 (conditional branch process) to immediately after the process of step S5406 (conditional branch process), that is, the process of step S5406 (conditional branch process). The process Z includes a process from immediately after the process (conditional branch process) in step S5406 to immediately before the process (command transmission process) in step S5407.
図１５６（ａ）は、本発明に係る大当り中用コマンド送信処理においてブロック転送を行う場合の所要時間を示した図であり、同図（ｂ）は、従来技術に係る大当り中用コマンド送信処理においてブロック転送を行う場合の所要時間を示した図である。 FIG. 156 (a) is a diagram showing the time required for block transfer in the jackpot medium command transmission processing according to the present invention, and FIG. 156 (b) shows the jackpot medium command transmission processing according to the prior art. It is the figure which showed the required time when performing block transfer in FIG.
同図（ｂ）に示すように、従来技術に係る大当り中用コマンド送信処理では、ステップＳ５４０１において転送バイト数として１を設定した場合、第１の処理（処理Ｙ´）のみを行うため、所要時間の合計は処理Ｙ´（１回）の処理時間Ｔ１となる。また、ステップＳ５４０１において転送バイト数として２を設定した場合、第１の処理（処理Ｙ´）を２回と、第２の処理（処理Ｘ´のうち、ステップＳ５４０６の処理（条件分岐処理）の後に実行される処理Ｘ´）を１回行うため、所要時間の合計は処理Ｙ´（２回）の処理時間Ｔ１×２と処理Ｘ´（１回）の処理時間Ｔ２を合算した処理時間Ｔ１×２＋Ｔ２となる。また、ステップＳ５４０１において転送バイト数として３を設定した場合、第１の処理（処理Ｙ´）を３回と、第２の処理（処理Ｘ´のうち、ステップＳ５４０６の処理（条件分岐処理）の後に実行される処理Ｘ´）を２回行うため、所要時間の合計は処理Ｙ´（１回）の処理時間Ｔ１×３と処理Ｘ´（２回）の処理時間Ｔ２×２を合算した処理時間Ｔ１×３＋Ｔ２×２となる。 As shown in FIG. 5B, in the jackpot middle command transmission processing according to the prior art, when 1 is set as the number of transfer bytes in step S5401, only the first processing (processing Y ′) is performed. The total time is the processing time T1 of the processing Y ′ (one time). If 2 is set as the transfer byte count in step S5401, the first process (process Y ′) is performed twice and the second process (of process X ′, the process of step S5406 (conditional branch process)). Since the processing X ′) to be executed later is performed once, the total required time is the processing time T1 obtained by adding the processing time T1 × 2 of the processing Y ′ (twice) and the processing time T2 of the processing X ′ (one time). X2 + T2. If 3 is set as the transfer byte count in step S5401, the first process (process Y ′) is performed three times and the second process (of process X ′, the process of step S5406 (conditional branch process)). Since the processing X ′) to be executed later is performed twice, the total required time is the sum of the processing time T1 × 3 of the processing Y ′ (one time) and the processing time T2 × 2 of the processing X ′ (twice). Time T1 × 3 + T2 × 2 is obtained.
すなわち、従来技術に係る大当り中用コマンド送信処理では、転送バイト数によって処理時間が異なっている。このため、転送バイト数の違いによる処理時間の差を考慮した作業をしなければならず、作業が煩雑になり開発期間の短縮化が極めて困難である。 That is, in the jackpot medium command transmission processing according to the conventional technique, the processing time differs depending on the number of transfer bytes. For this reason, it is necessary to work in consideration of the difference in processing time due to the difference in the number of transfer bytes, and the work becomes complicated and it is extremely difficult to shorten the development period.
一方、本発明に係る大当り中用コマンド送信処理では、ステップＳ５１０４において転送バイト数として１を設定した場合、第１の処理（処理Ｙ）と、第２の処理（処理Ｚに含まれる補正時間待機処理）を行うため、所要時間の合計は処理Ｙ（１回）の処理時間Ｔ３と、処理Ｚに含まれる補正時間待機処理の処理時間Ｔ３×２＋Ｔ４×２（２バイト分）を合算した処理時間Ｔ３×３＋Ｔ４×２となる。また、ステップＳ５１０４において転送バイト数として２を設定した場合、第１の処理（処理Ｙ）を２回と、第２の処理（処理Ｘのうち、ステップＳ５２０６の処理（条件分岐処理）の後に実行される処理Ｘ）を１回と、第２の処理（処理Ｚに含まれる補正時間待機処理）を行うため、所要時間の合計は処理Ｙ（１回）の処理時間Ｔ３×２と、処理Ｘ（１回）の処理時間Ｔ４と、処理Ｚに含まれる補正時間待機処理の処理時間Ｔ３＋Ｔ４（１バイト分）を合算した処理時間Ｔ３×３＋Ｔ４×２となる。また、ステップＳ５１０４において転送バイト数として３を設定した場合、第１の処理（処理Ｙ）を３回と、第２の処理（処理Ｘのうち、ステップＳ１２０６の処理（条件分岐処理）の後に実行される処理Ｘ）を２回行うため、所要時間の合計は処理Ｙ（１回）の処理時間Ｔ３×３と、処理Ｘ（２回）の処理時間Ｔ４×２を合算した処理時間Ｔ３×３＋Ｔ４×２となる。 On the other hand, in the jackpot middle command transmission process according to the present invention, when 1 is set as the number of transfer bytes in step S5104, the first process (process Y) and the second process (correction time waiting included in process Z) are set. Therefore, the total required time is the processing time T3 of the processing Y (once) and the processing time T3 × 2 + T4 × 2 (2 bytes) of the correction time standby processing included in the processing Z. T3 × 3 + T4 × 2. If 2 is set as the number of transfer bytes in step S5104, the first process (process Y) is executed twice and after the second process (of process X, step S5206 (conditional branch process)). Processing X) is performed once and the second processing (correction time standby processing included in the processing Z) is performed, the total required time is the processing time T3 × 2 of processing Y (one time), and processing X The processing time T3 × 3 + T4 × 2 is obtained by adding the processing time T4 of (one time) and the processing time T3 + T4 (one byte) of the correction time standby processing included in the processing Z. When 3 is set as the number of transfer bytes in step S5104, the first process (process Y) is executed three times and the second process (of process X, after the process of step S1206 (conditional branch process)). Since the processing X) is performed twice, the total required time is the processing time T3 × 3 + T4 obtained by adding the processing time T3 × 3 of the processing Y (once) and the processing time T4 × 2 of the processing X (twice). X2.
すなわち、本発明に係る大当り中用コマンド送信処理では、転送バイト数に関わらず処理時間が同一（Ｔ３×３＋Ｔ４×２）となっている。このため、上述の従来技術の課題を解決することが可能であり、具体的には、転送バイト数の違いによる処理時間の差がなくなり、デバックやテストで確認しなければならないパターンが大幅に削減できるため、デバックやテストの作業時間を短縮することができる上に、処理時間の差を考慮する必要がなくなるため、プログラム設計を簡素化することができる。 That is, in the jackpot medium command transmission processing according to the present invention, the processing time is the same (T3 × 3 + T4 × 2) regardless of the number of transfer bytes. For this reason, it is possible to solve the above-mentioned problems of the prior art, specifically, there is no difference in processing time due to the difference in the number of transfer bytes, and the number of patterns that must be confirmed by debugging or testing is greatly reduced. Therefore, it is possible to shorten the time for debugging and testing, and it is not necessary to consider the difference in processing time, so that the program design can be simplified.
また、第１の処理と第２の処理に続く第３の処理の開始タイミング（第１の処理を開始する直前のタイミングを基準として、第３の処理が開始されるタイミング）を転送バイト数に関わらず同一にすることができるため、転送バイト数の違いによる第３の処理の開始タイミングの差がなくなり、デバックやテストで確認しなければならないパターンが大幅に削減できるため、デバックやテストの作業時間を短縮することができる上に、開始タイミングの差を考慮する必要がなくなるため、プログラム設計を簡素化することができる。 Also, the start timing of the third process following the first process and the second process (the timing at which the third process is started based on the timing immediately before the start of the first process) is used as the number of transfer bytes. Regardless, since it can be made the same, there is no difference in the start timing of the third process due to the difference in the number of transfer bytes, and the pattern that must be confirmed in the debug or test can be greatly reduced. In addition to being able to shorten the time, it is not necessary to consider the difference in start timing, so that the program design can be simplified.
なお、上記図１５３および１５４では、補正時間待機処理を第２の処理に含める例を示したが、補正時間待機処理は、第１の処理準備処理（条件設定処理）の直後から第３の処理の直前までに実行すればよく、図１５７（ａ）、（ｂ）に示すように、補正時間待機処理を、補正時間待機処理配置位置１〜７で示される位置のいずれかに配置してもよい。 In FIGS. 153 and 154, an example in which the correction time standby process is included in the second process is shown. However, the correction time standby process is a third process immediately after the first process preparation process (condition setting process). The correction time standby process may be arranged at any one of the positions indicated by the correction time standby process arrangement positions 1 to 7 as shown in FIGS. 157 (a) and 157 (b). Good.
＜割込み処理の処理時間＞
次に、割込み処理の処理時間について説明する。図１５８（ａ）、（ｂ）は割込み処理の流れを模式的に示した図である。割込み処理が複数の処理（例えば、処理１、処理２、処理３、・・・、処理Ｘ）で構成されている場合、各々の処理の処理時間は割込みタイミングによって異なるため、例えば、同図（ａ）に示す例では、割込みタイミング１に比べて、割込みタイミング２における処理１、処理２、処理３の処理時間が短くなっている結果、これらの処理の後に実行される処理Ｘの実行開始タイミングが、割込みタイミング１と割込みタイミング２で異なっている。また、同図（ｂ）に示す例では、割込みタイミング１に比べて、割込みタイミング２における処理２処理時間が短くなっている結果、これらの処理の後に実行される処理Ｘの実行開始タイミングが、割込みタイミング１と割込みタイミング２で異なっている。
<Interrupt processing time>
Next, the processing time for interrupt processing will be described. 158 (a) and 158 (b) schematically show the flow of interrupt processing. If the interrupt process is composed of a plurality of processes (for example,
このような割込み処理（例えば、上述の主制御部タイマ割込処理）を設計する場合、この割込み処理によって割り込まれる処理（例えば、上述の主制御部メイン処理）のリアルタイム性を確保するために、割込み処理の最大処理時間を考慮する必要がある。例えば、同図（ａ）、（ｂ）の上段に示す割込みタイミング１が最大処理時間を示していると仮定すると、他の割込みタイミングでの処理が全て同図（ａ）、（ｂ）の下段に示す割込みタイミング２のように、割込みタイミング１の最大処理時間以内に収まるかどうか、さらには、処理Ｘが同一のタイミングで実行開始できるかどうかなどを検証しなければならない。
When designing such an interrupt process (for example, the above-described main control unit timer interrupt process), in order to ensure the real-time property of the process interrupted by this interrupt process (for example, the above-described main control unit main process), It is necessary to consider the maximum processing time for interrupt processing. For example, assuming that the interrupt
上述のとおり、従来技術に係る大当り中用コマンド送信処理では、転送バイト数によって処理時間が異なっている。このため、このような処理を割込み処理に含めた場合には、デバッグやテストにおいて転送バイト数の違いによる処理時間の差を考慮した作業をしなければならず、作業が煩雑になり開発期間の短縮化が極めて困難である。 As described above, in the jackpot medium command transmission processing according to the conventional technique, the processing time differs depending on the number of transfer bytes. For this reason, when such processing is included in interrupt processing, it is necessary to work in consideration of the difference in processing time due to the difference in the number of transferred bytes in debugging and testing, and the work becomes complicated and the development period is reduced. Shortening is extremely difficult.
一方、本発明に係る大当り中用コマンド送信処理では、転送バイト数に関わらず処理時間が同一となっている。このため、このような処理を割込み処理に含めた場合でも、当該処理については処理時間の差を考慮する必要が無く、デバックやテストで確認しなければならないパターンが大幅に削減できるため、デバックやテストの作業時間を短縮することができる上に、処理時間の差を考慮する必要がなくなるため、プログラム設計を簡素化することができる。 On the other hand, in the jackpot medium command transmission processing according to the present invention, the processing time is the same regardless of the number of transfer bytes. For this reason, even when such processing is included in interrupt processing, there is no need to consider the difference in processing time for such processing, and the pattern that must be confirmed by debugging or testing can be greatly reduced. The test work time can be shortened, and the program design can be simplified because it is not necessary to consider the difference in processing time.
さらに、タイマ割込み処理は、通常、予め定めた所定の周期で実行できるように設計されるが、予期しない事象が発生した場合（例えば、割込み処理に含まれる処理の一部に想定以上の処理時間がかかってしまった場合や、優先順位の高い割込み処理によって想定以上の待ち時間が発生してしまった場合など）には、いわゆる揺らぎ（ジッター）が生じてしまうことがある。このような揺らぎが発生した場合、所定の周期で実行されるべき処理が実行できない事態が生じうるが、本発明によれば、割込み処理内の処理時間の統一を図ることができるため、このような時間の揺らぎを無くし、処理の実行開始タイミングを同一にすることができる場合がある。 Furthermore, the timer interrupt process is usually designed to be executed at a predetermined cycle, but when an unexpected event occurs (for example, a part of the process included in the interrupt process has a longer processing time than expected). In such a case, a so-called fluctuation (jitter) may occur in a case where a waiting time longer than expected occurs due to an interrupt process having a high priority. When such fluctuations occur, there may occur a situation in which processing that should be executed at a predetermined cycle cannot be performed. However, according to the present invention, it is possible to unify the processing time in the interrupt processing. In some cases, it is possible to eliminate fluctuations in time and to make the execution start timing of the process the same.
特に、パチンコ機１００においては、上記ステップＳ４２０５の入力ポート状態更新処理（球検出センサの検出信号を入力して検出信号の有無を監視する処理）や、スロットマシン１１００においては、ステップＳ２２０５の入力ポート状態更新処理（各種センサ１３１８のセンサ回路１３２０の検出信号を入力して検出信号の有無を監視する処理）や、ステップＳ２２１１のコマンド設定送信処理（各種モータに関する制御データを他の制御部に送信する処理）などの実行開始タイミングを割込みタイミングによらずに同一にすることが可能となるため、遊技制御の安定化を図ることができ、遊技の公平性を担保できる場合がある。
In particular, in the
＜コマンド設定送信処理＞
次に、上述の図７１に示す主制御部タイマ割込処理におけるコマンド設定送信処理（ステップＳ２２１１）について説明する。図１５９は、コマンド設定送信処理の流れを示すフローチャートである。
<Command setting transmission processing>
Next, the command setting transmission process (step S2211) in the main control unit timer interrupt process shown in FIG. 71 will be described. FIG. 159 is a flowchart showing the flow of command setting transmission processing.
このコマンド設定送信処理のステップＳ２２１１ａでは、ＲＡＭ１３０８に設けたコマンド格納領域をクリア（初期化）する。また、ステップＳ２２１１ｂでは、遊技の進行状況（遊技開始時、レバー受付時、左リール停止時、中リール停止時、右リール停止時、全リール停止時ど）などに基づいて、ＲＯＭ１３０６に予め記憶している複数種類のコマンドデータの中から、特定のコマンドデータを抽出する。また、抽出したコマンドデータが記憶されている記憶領域の先頭番地を、ＲＡＭ１３０８に設けた転送元番地記憶領域に転送元番地として設定（記憶）する。なお、ここでは、転送元番地を一時的に記憶する記憶手段としてＲＡＭ１３０８を適用しているが、レジスタなどの他の記憶手段を適用してもよい（以下に説明する転送先番地や転送数なども同様である）。
In step S2211a of this command setting transmission process, the command storage area provided in the
次に、ステップＳ２２１１ｃでは、コマンド格納領域の先頭番地を、ＲＡＭ１３０８に設けた転送先番地記憶領域に転送先番地として設定（記憶）し、ステップＳ２２１１ｄでは、コマンドデータのバイト数を、ＲＡＭ１３０８に設けた転送数記憶領域に転送数として設定（記憶）する。
Next, in step S2211c, the head address of the command storage area is set (stored) in the transfer destination address storage area provided in the
ステップＳ２２１１ｅでは、ブロック転送処理を行う。なお、このブロック転送処理は、上記図１５１を用いて説明したブロック転送処理と同一であるため説明は省略する。ステップＳ２２１１ｆでは、コマンド格納領域に転送されたコマンドを第１副制御部１４００に送信した後に処理を終了する。なお、コマンドを第１副制御部１４００に送信する処理は、上述の主制御部メイン処理で実行してもよい。
In step S2211e, block transfer processing is performed. The block transfer process is the same as the block transfer process described with reference to FIG. In step S2211f, after the command transferred to the command storage area is transmitted to the
＜コマンドテーブル＞
次に、ＲＯＭ１３０６に予め記憶されるコマンドテーブルについて説明する。図１６０（ａ）〜（ｄ）は、遊技中に参照されるコマンドテーブルの一例を示した図である。
<Command table>
Next, a command table stored in advance in the
これらコマンドテーブルは、ＲＯＭ１３０６に予め記憶されており、固定長（この例では、１バイト長）の先頭番地と、固定長（この例では、１バイト長）のバイト数と、可変長のコマンドデータ（この例では、１バイト長のコマンド識別子と、可変長のコマンドパラメータ）で構成される。
These command tables are pre-stored in the
先頭番地は、コマンドデータのうち、１バイト目のコマンドデータ（この例では、コマンド識別子）が記憶されるＲＯＭ１３０６の番地を示しており、例えば、同図（ａ）に示す遊技開始コマンド１の１バイト目のコマンドデータ（Ａ１Ｈ）は、ＲＯＭ１３０６の番地１０００に記憶されていることを示している。また、バイト数は、コマンドデータのデータ長を示しており、例えば、同図（ａ）に示す遊技開始コマンド１のコマンドデータのデータ長は２バイトであることを示している。
The start address indicates the address of the
同図（ａ）は、遊技開始時に参照されるコマンドテーブルの一例である。このコマンドテーブルには、遊技開始時に送信される遊技開始コマンド１〜２の２バイト長のコマンドデータが規定され、コマンドデータの１バイト目に記憶されたコマンド識別子（Ａ１Ｈ）は、遊技開始コマンドであることを示している。また、コマンドデータの２バイト目には、再遊技識別用情報が記憶され、それぞれ、０１Ｈは再遊技作動あり、０２Ｈは再遊技作動無しであることを示している。 FIG. 6A shows an example of a command table that is referred to when the game is started. In this command table, command data having a 2-byte length of game start commands 1 and 2 transmitted at the start of the game is defined, and the command identifier (A1H) stored in the first byte of the command data is a game start command. It shows that there is. In addition, re-game identification information is stored in the second byte of the command data, and 01H indicates that the re-game operation is performed and 02H indicates that the re-game operation is not performed.
同図（ｂ）は、レバー（スタートレバー１１３５）の受付時に参照されるコマンドテーブルの一例である。このコマンドテーブルには、レバー受付時に送信されるレバー受付コマンド１〜１２の３バイト長のコマンドデータが規定され、コマンドデータの１バイト目に記憶されたコマンド識別子（Ａ３Ｈ）は、レバー受付コマンドであることを示している。また、コマンドデータの２バイト目には、遊技状態識別用情報が記憶され、それぞれ、０１Ｈは通常状態中、０２ＨはＢＢ中、０３ＨはＲＢ中、０４Ｈはボーナス内部当選中であることを示している。また、コマンドデータの３バイト目には、当選役識別用情報が記憶され、それぞれ、０１Ｈはハズレ、０２Ｈは小役、０３Ｈは再遊技役、０４ＨはＲＢ、０５ＨはＢＢであることを示している。 FIG. 5B is an example of a command table that is referred to when a lever (start lever 1135) is received. In this command table, command data having a 3-byte length of lever reception commands 1 to 12 transmitted at the time of lever reception is defined, and the command identifier (A3H) stored in the first byte of the command data is the lever reception command. It shows that there is. The second byte of the command data stores game state identification information, indicating that 01H is in the normal state, 02H is in the BB, 03H is in the RB, and 04H is in the bonus internal winning. Yes. Also, in the third byte of the command data, winning combination identification information is stored, indicating that 01H is a loss, 02H is a small role, 03H is a replaying role, 04H is RB, and 05H is BB. Yes.
同図（ｃ）は、左リール１１０の停止時に参照されるコマンドテーブルの一例である。このコマンドテーブルには、左リール１１０の停止時に送信される左リール停止コマンド１の１バイト長のコマンドデータが規定され、コマンドデータの１バイト目に記憶されたコマンド識別子（Ａ４Ｈ）は、左リール停止コマンドであることを示している。なお、この左リール停止コマンドはコマンドパラメータが無いコマンドである。
FIG. 3C is an example of a command table that is referred to when the
同図（ｄ）は、中リール１１１の停止時に参照されるコマンドテーブルの一例である。このコマンドテーブルには、中リール１１１の停止時に送信される中リール停止コマンド１の１バイト長のコマンドデータが規定され、コマンドデータの１バイト目に記憶されたコマンド識別子（Ａ５Ｈ）は、中リール停止コマンドであることを示している。なお、この中リール停止コマンドはコマンドパラメータが無いコマンドである。
FIG. 4D is an example of a command table that is referred to when the
同図（ｅ）は、右リール１１２の停止時に参照されるコマンドテーブルの一例である。このコマンドテーブルには、右リール１１２の停止時に送信される右リール停止コマンド１の１バイト長のコマンドデータが規定され、コマンドデータの１バイト目に記憶されたコマンド識別子（Ａ６Ｈ）は、右リール停止コマンドであることを示している。なお、この右リール停止コマンドはコマンドパラメータが無いコマンドである。
FIG. 4E is an example of a command table that is referred to when the
同図（ｆ）は、全リール停止時に参照されるコマンドテーブルの一例である。このコマンドテーブルには、全リール１１０〜１１２の停止時に送信される全リール停止コマンド１〜５の２バイト長のコマンドデータが規定され、コマンドデータの１バイト目に記憶されたコマンド識別子（Ａ７Ｈ）は、全リール停止コマンドであることを示している。また、コマンドデータの２バイト目には、当選役識別用情報が記憶され、それぞれ、０１Ｈはハズレ、０２Ｈは小役、０３Ｈは再遊技役、０４ＨはＲＢ、０５ＨはＢＢであることを示している。
FIG. 5F is an example of a command table that is referred to when all reels are stopped. This command table defines 2-byte length command data of all reel stop commands 1 to 5 transmitted when all
このようなスロットマシン１１００の主制御部１３００に対しても、次に説明する本発明の特徴点の一つ、複数、または全てを適用することができる。
One, a plurality, or all of the features of the present invention described below can be applied to the
以上説明したように、本実施形態に係るパチンコ機１００（またはスロットマシン１１００）は、遊技に関する複数の処理を実行する遊技制御手段（例えば、主制御部３００（または主制御部１３００）を備えた遊技台であって、前記遊技制御手段は、第一処理（例えば、図１５４（ａ）の第１の処理）、該第一処理の要求に応じて処理の内容が第一の内容および第二の内容のうちの一方の内容となる第二処理（例えば、図１５４（ａ）の第２の処理）、第三処理（例えば、図１５４（ａ）の第３の処理）の順に処理を実行し、前記第二処理の内容が前記第一の内容（例えば、図１５４（ａ）の第１の処理内容）および前記第二の内容（例えば、図１５４（ａ）の第２の処理内容）のうちいずれの場合であっても同一のタイミングで（例えば、図１５４（ａ）の第１の処理の準備処理（条件設定処理）の開始直前を基準として、第３の処理が開始されるタイミングが同一のタイミングで、または、図１５４（ａ）の第１の処理（条件分岐処理）の開始直前を基準として、第３の処理が開始されるタイミングが同一のタイミングで、など）前記第三処理の実行を開始することを特徴とする遊技台である。 As described above, the pachinko machine 100 (or the slot machine 1100) according to the present embodiment includes the game control means (for example, the main control unit 300 (or the main control unit 1300) that executes a plurality of processes related to the game. The game control means includes a first process (for example, a first process in FIG. 154 (a)), and the contents of the process in response to a request for the first process are the first contents and the second contents. The process is executed in the order of the second process (for example, the second process in FIG. 154 (a)) and the third process (for example, the third process in FIG. 154 (a)), which is one of the contents of The contents of the second process are the first contents (for example, the first process contents in FIG. 154 (a)) and the second contents (for example, the second process contents in FIG. 154 (a)). In any case, the same timing (for example, The timing at which the third process is started at the same timing, or the first timing in FIG. 154 (a), with reference to immediately before the start of the first process preparation process (condition setting process) in FIG. 154 (a). The game machine is characterized in that execution of the third process is started with the timing immediately before the start of the third process (conditional branch process) as the reference.
本実施形態に係るパチンコ機１００（またはスロットマシン１１００）によれば、第２の処理の内容が違っていても第２の処理の処理時間の差をなくすことができ、デバックやテストで確認しなければならないパターンが大幅に削減できるため、デバックやテストの作業時間を短縮することができる上に、処理時間の差を考慮する必要がなくなるため、プログラム設計を簡素化することができる場合がある。また、遊技制御手段において処理状況に応じた分岐処理を行いつつも、遊技制御の安定化を図ることができる場合がある。 According to the pachinko machine 100 (or slot machine 1100) according to the present embodiment, even if the contents of the second process are different, the difference in the processing time of the second process can be eliminated, and it can be confirmed by debugging or testing. Because the number of patterns that must be reduced can be greatly reduced, debugging and testing work time can be shortened, and there is no need to consider the difference in processing time, so the program design can be simplified. . In addition, the game control unit may be able to stabilize the game control while performing a branch process according to the processing status.
また、前記遊技制御手段は、前記第三処理として前記第二処理の内容に応じて第三の内容および第四の内容のうち一方の内容を実行し、前記第二処理において前記第一の内容を実行した場合には、前記第三処理として前記第三の内容を実行し、前記第二処理において前記第二の内容を実行した場合には、前記第三処理として前記第四の内容を実行してもよい。 Further, the game control means executes one of the third content and the fourth content according to the content of the second process as the third process, and the first content in the second process. Is executed, the third content is executed as the third processing, and when the second content is executed in the second processing, the fourth content is executed as the third processing. May be.
このような構成とすれば、分岐処理の結果、異なる処理が実行される場合においても遊技制御の安定化を図ることができる場合がある。
なお、本実実施形態に係るパチンコ機１００においては大当り中用コマンド送信処理を例に挙げ、本実施形態に係るスロットマシン１１００においては、コマンド設定送信処理を例に挙げたが、このような処理に限らず、様々な処理や命令に適用可能である。
With such a configuration, game control may be stabilized even when different processing is executed as a result of branch processing.
In the
＜主制御部の第２特殊命令＞
次に、主制御部３００が備える第５特殊命令について説明する。図１６１は、主制御部３００が備える第５特殊命令の一部と、その説明を示した図である。
<Second special instruction of main control unit>
Next, the fifth special instruction included in the
＜第５特殊命令／ＷＡＲＵ命令＞
第５特殊命令の一つである「ＷＡＲＵ ｒ、Ａ、ｎ（ｎ：イミディエイト値）」命令は、第３オペランドが示す数値ｎで第２オペランドが示すＡレジスタに記憶されたデータを除算し、除算結果の商を第１オペランドｒが示すレジスタ（Ｂ、Ｃ、Ｄ、Ｅ、Ｈ、Ｌレジスタのいずれかのレジスタ）に格納し、除算結果の余りを第２オペランドが示すＡレジスタに格納する命令である。また、除算結果の余りが０の場合にＺフラグ、ＳＺフラグが１にセットされ、除算結果の余りが０以外の場合にＺフラグ、ＳＺフラグが０にセットされる。また、除数が０の場合にＣフラグが１にセットされ、かつ商と余りがＦＦＨ（２バイトの場合はＦＦＦＦＨ）となり、除数が０以外の場合にＣフラグが０にセットされる。
<Fifth special instruction / WARU instruction>
The “WARRU r, A, n (n: immediate value)” instruction, which is one of the fifth special instructions, divides the data stored in the A register indicated by the second operand by the numerical value n indicated by the third operand, The quotient of the division result is stored in the register (any one of the B, C, D, E, H, and L registers) indicated by the first operand r, and the remainder of the division result is stored in the A register indicated by the second operand. It is an instruction. When the remainder of the division result is 0, the Z flag and the SZ flag are set to 1, and when the remainder of the division result is other than 0, the Z flag and the SZ flag are set to 0. Further, when the divisor is 0, the C flag is set to 1, the quotient and the remainder are FFH (FFFFH when 2 bytes are used), and when the divisor is other than 0, the C flag is set to 0.
また、「ＷＡＲＵ Ａ、ｒ」命令は、第２オペランドが示すレジスタｒに記憶されたデータで第１オペランドが示すＡレジスタに記憶されたデータを除算し、除算結果の商を第１オペランドが示すＡレジスタに格納し、除算結果の余りを第２オペランドが示すレジスタｒに格納する命令である。また、「ＷＡＲＵ ｓｓ、ＨＬ」命令は、第２オペランドが示すペアレジスタＨＬに記憶されたデータで第１オペランドが示すｓｓレジスタ（ＢＣ、ＤＥレジスタ）に記憶されたデータを除算し、除算結果の商を第１オペランドが示すｓｓレジスタに格納し、除算結果の余りを第２オペランドが示すペアレジスタＨＬに格納する命令である。また、「ＷＡＲＵ ＨＬ、ｓｓ」命令は、第２オペランドが示すペアレジスタｓｓ（ＢＣ、ＤＥレジスタ）に記憶されたデータで第１オペランドが示すＨＬレジスタに記憶されたデータを除算し、除算結果の商を第１オペランドが示すＨＬレジスタに格納し、除算結果の余りを第２オペランドが示すペアレジスタｓｓに格納する命令である。 The “WARU A, r” instruction divides the data stored in the A register indicated by the first operand by the data stored in the register r indicated by the second operand, and the quotient of the division result is indicated by the first operand. This instruction is stored in the A register and the remainder of the division result is stored in the register r indicated by the second operand. The “WARU ss, HL” instruction divides the data stored in the ss register (BC, DE register) indicated by the first operand by the data stored in the pair register HL indicated by the second operand, This is an instruction for storing the quotient in the ss register indicated by the first operand and storing the remainder of the division result in the pair register HL indicated by the second operand. The “WARU HL, ss” instruction divides the data stored in the HL register indicated by the first operand by the data stored in the pair register ss (BC, DE register) indicated by the second operand, This is an instruction for storing the quotient in the HL register indicated by the first operand and storing the remainder of the division result in the pair register ss indicated by the second operand.
＜第５特殊命令／ＪＰ命令＞
第５特殊命令の一つである「ＪＰ ＳＺ、ｍｎ命令」は、ＳＺフラグが１の場合にｍｎが示すアドレスにジャンプし、ＳＺフラグが０の場合に後続の処理を継続する命令であり、「ＪＰ ＮＳＺ、ｍｎ命令」は、ＳＺフラグが０の場合にｍｎが示すアドレスにジャンプし、ＳＺフラグが１の場合に後続の処理を継続する命令である。
<Fifth special instruction / JP instruction>
One of the fifth special instructions, “JP SZ, mn instruction”, is an instruction that jumps to the address indicated by mn when the SZ flag is 1, and continues the subsequent processing when the SZ flag is 0. The “JP NSZ, mn instruction” is an instruction that jumps to an address indicated by mn when the SZ flag is 0 and continues the subsequent processing when the SZ flag is 1.
＜第５特殊命令／ＪＲ命令＞
第５特殊命令の一つである「ＪＲ ＳＺ、ｅ命令」は、ＳＺフラグが１の場合にプログラムカウンタＰＣ＋ｅが示すアドレスにジャンプし、ＳＺフラグが０の場合に後続の処理を継続する命令であり、「ＪＲ ＮＳＺ、ｍｎ命令」は、ＳＺフラグが０の場合にプログラムカウンタＰＣ＋ｅが示すアドレスにジャンプし、ＳＺフラグが１の場合に後続の処理を継続する命令である。
<Fifth special instruction / JR instruction>
“JR SZ, e instruction” which is one of the fifth special instructions is an instruction to jump to the address indicated by the program counter PC + e when the SZ flag is 1, and to continue the subsequent processing when the SZ flag is 0. The “JR NSZ, mn instruction” is an instruction that jumps to the address indicated by the program counter PC + e when the SZ flag is 0, and continues the subsequent processing when the SZ flag is 1.
＜第５特殊命令／ＣＡＬＬ命令＞
第５特殊命令の一つである「ＣＡＬＬ ＳＺ、ｍｎ命令」は、ＳＺフラグが１の場合に、プログラムカウンタＰＣに記憶された上位アドレスをスタックポインタＳＰ−１が示すスタック領域に、また、プログラムカウンタＰＣに記憶された下位アドレスをスタックポインタＳＰ−２が示すスタック領域にそれぞれストア（退避）した後、ｍｎが示すアドレスにジャンプし、ＳＺフラグが０の場合に後続の処理を継続する命令である。また、「ＣＡＬＬ ＮＳＺ、ｍｎ命令」は、ＳＺフラグが０の場合に、プログラムカウンタＰＣに記憶された上位アドレスをスタックポインタＳＰ−１が示すスタック領域に、また、プログラムカウンタＰＣに記憶された下位アドレスをスタックポインタＳＰ−２が示すスタック領域にそれぞれストア（退避）した後、ｍｎが示すアドレスにジャンプし、ＳＺフラグが１の場合に後続の処理を継続する命令である。
<Fifth special instruction / CALL instruction>
One of the fifth special instructions, “CALL SZ, mn instruction”, when the SZ flag is 1, the upper address stored in the program counter PC is displayed in the stack area indicated by the stack pointer SP-1, and the program An instruction that stores (saves) the lower address stored in the counter PC in the stack area indicated by the stack pointer SP-2, jumps to the address indicated by mn, and continues the subsequent processing when the SZ flag is 0. is there. In addition, when the SZ flag is 0, the “CALL NSZ, mn instruction” indicates the upper address stored in the program counter PC in the stack area indicated by the stack pointer SP-1 and the lower address stored in the program counter PC. This is an instruction to store (save) the address in the stack area indicated by the stack pointer SP-2, jump to the address indicated by mn, and continue the subsequent processing when the SZ flag is 1.
＜第５特殊命令／ＲＥＴ命令＞
第５特殊命令の一つである「ＲＥＴ ＳＺ命令」は、ＳＺフラグが１の場合に、スタックポインタＳＰが示すスタック領域ＳＰに記憶されたデータをプログラムカウンタＰＣの下位アドレスに、また、スタックポインタＳＰが示すスタック領域ＳＰ＋１に記憶されたデータをプログラムカウンタＰＣの上位アドレスにそれぞれロード（復帰）した後にスタックポインタＳＰを２つ加算し、ＳＺフラグが０の場合に後続の処理を継続する命令である。また、「ＲＥＴ ＮＳＺ命令」は、ＳＺフラグが０の場合に、スタックポインタＳＰが示すスタック領域ＳＰに記憶されたデータをプログラムカウンタＰＣの下位アドレスに、また、スタックポインタＳＰが示すスタック領域ＳＰ＋１に記憶されたデータをプログラムカウンタＰＣの上位アドレスにそれぞれロード（復帰）した後にスタックポインタＳＰを２つ加算し、ＳＺフラグが１の場合に後続の処理を継続する命令である。
<Fifth special instruction / RET instruction>
When the SZ flag is 1, the “RET SZ instruction” which is one of the fifth special instructions uses the data stored in the stack area SP indicated by the stack pointer SP as the lower address of the program counter PC, and the stack pointer. An instruction that adds two stack pointers SP after loading (returning) the data stored in the stack area SP + 1 indicated by the SP to the upper address of the program counter PC, and continues the subsequent processing when the SZ flag is 0. is there. Further, when the SZ flag is 0, the “RET NSZ instruction” sets the data stored in the stack area SP indicated by the stack pointer SP to the lower address of the program counter PC and the stack area SP + 1 indicated by the stack pointer SP. This is an instruction to add two stack pointers SP after loading (returning) the stored data to the upper address of the program counter PC and to continue the subsequent processing when the SZ flag is 1.
＜第５特殊命令／バイト数・ステート数＞
図１６２は、第５特殊命令のバイト数とステート数を比較した図である。同図に示すように、ＪＰ命令およびＣＡＬＬ命令は、Ｚフラグをオペランドとする命令と、ＳＺフラグをオペランドとする命令でバイト数とステート数が異なっており、Ｚフラグをオペランドとする命令よりも、ＳＺフラグをオペランドとする命令のほうがバイト数が１バイト、ステート数が４ステート多くなっている。一方、ＪＲ命令およびＲＥＴ命令は、Ｚフラグをオペランドとする命令と、ＳＺフラグをオペランドとする命令でバイト数とステート数が同じになっている。
<5th special instruction / number of bytes / number of states>
FIG. 162 is a diagram comparing the number of bytes and the number of states of the fifth special instruction. As shown in the figure, the JP instruction and the CALL instruction are different in the number of bytes and the number of states between an instruction using the Z flag as an operand and an instruction using the SZ flag as an operand. The instruction having the SZ flag as an operand has 1 byte and 4 states. On the other hand, the JR instruction and the RET instruction are the same in the number of bytes and the number of states in the instruction using the Z flag as an operand and the instruction using the SZ flag as an operand.
＜Ｚフラグ、ＳＺフラグ＞
図１６３は、ＺフラグやＳＺフラグを変化させる命令の一例を示した図である。主制御部３００は、命令の実行後にＺフラグとＳＺフラグを同じ値に変化させる命令と、命令の実行後にＺフラグを変化させずにＳＺフラグを変化させる命令と、命令の実行後にＺフラグを変化させてＳＺフラグを変化させない命令と、を備えている。例えば、第５特殊命令の一つであるＷＡＲＵ命令は、命令の実行後にＺフラグとＳＺフラグを同じ値に変化させる命令の一つであり、特殊命令の一つであるＩＮＣＴＥＮＳＯＵ命令は、命令の実行後にＺフラグを変化させずにＳＺフラグを変化させる命令の一つである。
<Z flag, SZ flag>
FIG. 163 is a diagram illustrating an example of an instruction for changing the Z flag and the SZ flag. The
＜タイマ更新処理＞
次に、図１６４を用いて、上述の主制御部タイマ割込処理におけるタイマ更新処理（ステップＳ２１３）について説明する。なお、同図は、タイマ更新処理の流れを示すフローチャートである。
<Timer update processing>
Next, the timer update process (step S213) in the above-described main control unit timer interrupt process will be described with reference to FIG. This figure is a flowchart showing the flow of timer update processing.
ステップＳ５５０１では、ＲＡＭ３０８に設けた更新タイマ数（更新が必要なタイマの数）を取得し、ステップＳ５５０２では、更新の対象とするタイマ（更新対象タイマ）が記憶されているＲＡＭ３０８の記憶領域の先頭アドレスを設定する。また、ステップＳ５５０３では、更新対象タイマの値が０か０以外かを判定し、０以外の場合にはステップＳ５５０４に進み、０の場合にはステップＳ５５０５に進む。
In step S5501, the number of update timers (the number of timers that need to be updated) provided in the
ステップＳ５５０４では、更新対象タイマを更新し、ステップＳ５５０５では、未更新のタイマがあるか無いかを判定し、未更新のタイマがある場合にはステップＳ５５０３に戻って他のタイマの更新を継続し、未更新のタイマが無い場合には処理を終了する。 In step S5504, the update target timer is updated. In step S5505, it is determined whether there is an unupdated timer. If there is an unupdated timer, the process returns to step S5503 to continue updating other timers. If there is no unupdated timer, the process is terminated.
図１６５（ａ）は、本発明に係るタイマ更新処理のプログラムの一例を示した図であり、同図１６５（ｂ）は、従来のタイマ更新処理のプログラムの一例を示した図である。 FIG. 165 (a) is a diagram showing an example of a timer update processing program according to the present invention, and FIG. 165 (b) is a diagram showing an example of a conventional timer update processing program.
従来のタイマ更新処理のプログラムでは、上記ステップＳ５５０３において更新対象タイマの値が０か０以外かを判定する場合、まず、プログラムの（１−３）で示す「ＬＤ Ａ、（ＨＬ）」命令を実行することによって、ＨＬレジスタで示されるアドレスに記憶された更新対象タイマの値を、Ａレジスタにロード（格納）する。続いて、プログラムの（１−４）で示す「ＡＮＤ Ａ」命令を実行することによって、Ａが０の場合にはＺフラグを変化させ、Ａが０以外の場合にはＺフラグを変化させないように構成し、次のプログラムの（１−５）で示す、Ｚフラグを第１オペランドとするＪＲ命令で、Ｚフラグが変化している場合（Ａが０の場合）には、ＪＲ命令の第２オペランドで示されるアドレスにジャンプし、Ｚフラグが変化していない場合（Ａが０以外の場合）には、後続の処理（この例では、ＤＥＣ命令）を実行するようにしている。 In the conventional timer update processing program, when it is determined in step S5503 whether the value of the update target timer is 0 or other than 0, first, an “LD A, (HL)” instruction indicated by (1-3) of the program is issued. By executing, the value of the update target timer stored at the address indicated by the HL register is loaded (stored) in the A register. Subsequently, by executing an “AND A” instruction indicated by (1-4) of the program, the Z flag is changed when A is 0, and the Z flag is not changed when A is other than 0. If the Z flag is changed (when A is 0) as shown in (1-5) of the next program and the Z flag is the first operand, the JR instruction When jumping to an address indicated by two operands and the Z flag has not changed (when A is other than 0), subsequent processing (in this example, a DEC instruction) is executed.
一方、本発明に係るタイマ更新処理のプログラムで同様の判定を行う場合、まず、従来のタイマ更新処理のプログラムと同様に、プログラムの（１−１）で示す「ＬＤ Ａ、（ＨＬ）」命令を実行することによって、ＨＬレジスタで示されるアドレスに記憶された更新対象タイマの値を、Ａレジスタにロード（格納）する。ここで、ＬＤ命令（ロード命令）は、上記図１６２に示す通り、命令の実行後にＺフラグを変化させずにＳＺフラグを変化させる命令の一つであるため、「ＬＤ Ａ、（ＨＬ）」命令の実行後にはＺフラグは変化しないが、ＳＺフラグが変化する。続いて、本発明では、プログラムの（１−２）で示す、ＳＺフラグを第１オペランドとするＪＲ命令で、ＳＺフラグが変化している場合には、ＪＲ命令の第２オペランドで示されるアドレスにジャンプし、ＳＺフラグが変化していない場合には、後続の処理（この例では、ＤＥＣ命令）を実行するようにしている。 On the other hand, when the same determination is made in the timer update processing program according to the present invention, first, as in the conventional timer update processing program, the “LD A, (HL)” instruction indicated by (1-1) of the program. , The value of the update target timer stored at the address indicated by the HL register is loaded (stored) in the A register. Here, since the LD instruction (load instruction) is one of the instructions for changing the SZ flag without changing the Z flag after the execution of the instruction as shown in FIG. 162, “LD A, (HL)”. After execution of the instruction, the Z flag does not change, but the SZ flag changes. Subsequently, in the present invention, when the SZ flag is changed in the JR instruction indicated by (1-2) of the program and having the SZ flag as the first operand, the address indicated by the second operand of the JR instruction is changed. When the SZ flag has not changed, the subsequent processing (in this example, the DEC instruction) is executed.
すなわち、本発明に係るタイマ更新処理のプログラムでは、従来のタイマ更新処理のプログラムの（１−４）で示す「ＡＮＤ Ａ」命令（Ａレジスタの値が０か否かを確認する処理）が不要となる。このため、従来よりもプログラムのコード量を減らすことができる上に、処理速度を高めることができ、遊技制御を安定して行うことができる。 In other words, the timer update processing program according to the present invention does not require the “AND A” instruction (processing for checking whether the value of the A register is 0) indicated by (1-4) in the conventional timer update processing program. It becomes. For this reason, the code amount of the program can be reduced as compared with the conventional method, the processing speed can be increased, and the game control can be performed stably.
＜表示図柄抽選処理＞
次に、図１６６を用いて、上述の特図１関連抽選処理における表示図柄抽選（ステップＳ１００３）について説明する。なお、同図は、表示図柄抽選の流れを示すフローチャートである。
<Display symbol lottery processing>
Next, the display symbol lottery (step S1003) in the above-described special figure 1 lottery process will be described with reference to FIG. In addition, the figure is a flowchart which shows the flow of a display symbol lottery.
同図（ａ）に示す表示図柄抽選処理のステップＳ５６０１では、ＲＯＭ３０６に設けた表示図柄抽選テーブルのアドレス（テーブルアドレス）を取得する。また、ステップＳ５６０２では、抽選準備処理を行い、ステップＳ５６０３では、抽選処理を行う。ステップＳ５６０４では、当り種別情報設定処理を行った後に処理を終了する。
In step S5601 of the display symbol lottery process shown in FIG. 5A, the address (table address) of the display symbol lottery table provided in the
また、同図（ｂ）に示す抽選準備処理のステップＳ５６１１では、オフセット値を取得し、ステップＳ５６１２では、取得済みの表示図柄抽選テーブルのアドレスを１つ加算して更新する。ステップＳ５６１３では、データ選択処理を行い、ステップＳ５６１４では、データ選択処理の結果である取得値が０か０以外かを判定し、０の場合には処理を終了し、０以外の場合にはステップＳ５６１５に進む。ステップＳ５６１５では、抽選用乱数値を取得した後に処理を終了する。 Also, in step S5611 of the lottery preparation process shown in FIG. 5B, an offset value is acquired, and in step S5612, one address of the acquired display symbol lottery table is added and updated. In step S5613, a data selection process is performed. In step S5614, it is determined whether the acquired value, which is the result of the data selection process, is 0 or other than 0. If 0, the process ends. The process proceeds to S5615. In step S5615, after the random number for lottery is acquired, the process ends.
また、同図（ｃ）に示すデータ選択処理のステップＳ５６２１では、テーブルアドレスにオフセット値を加算し、ステップＳ５６２２では、テーブルアドレスの値をＡレジスタに転送する。また、ステップＳ５６２３では、Ａレジスタの値を１つ減算し、ステップＳ５６２４では、テーブルアドレスの値をＡレジスタに転送した後に処理を終了する。 In step S5621 of the data selection process shown in FIG. 5C, the offset value is added to the table address. In step S5622, the value of the table address is transferred to the A register. In step S5623, the value of the A register is decremented by 1. In step S5624, the process ends after transferring the table address value to the A register.
図１６７は、本発明に係る抽選準備処理のプログラムの一例を示した図である。本発明に係る抽選準備処理のプログラムでは、プログラムの（３−１）で示すＲＳＴ命令を実行することによって、データ選択処理にジャンプし、このデータ選択処理のプログラムの（３−３）で示す「ＤＥＣ Ａ」命令を実行することによって、Ａレジスタの値を１つ減算する。ここで、８ビットＤＥＣ命令は、上記図１６２に示す通り、命令の実行後にＺフラグとＳＺフラグを同じ値に変化させる命令の一つであるため、「ＤＥＣ Ａ」命令の実行後にはＺフラグとＳＺフラグが同じ値に変化する。 FIG. 167 is a diagram showing an example of a lottery preparation process program according to the present invention. In the lottery preparation process program according to the present invention, by executing the RST instruction indicated by (3-1) of the program, the program jumps to the data selection process, and the data selection process program indicated by (3-3) “ Decrement the A register value by one by executing the "DEC A" instruction. Here, since the 8-bit DEC instruction is one of the instructions for changing the Z flag and the SZ flag to the same value after the execution of the instruction as shown in FIG. 162 above, the Z flag after the execution of the “DEC A” instruction. And the SZ flag change to the same value.
続いて、プログラムの（３−４）で示す「ＬＤ Ａ、（ＨＬ）」命令を実行することによって、テーブルアドレスの値をＡレジスタに転送する。ここで、ＬＤ命令（ロード命令）は、上記図１６２に示す通り、命令の実行後にＺフラグを変化させずにＳＺフラグを変化させる命令の一つであるため、「ＬＤ Ａ、（ＨＬ）」命令の実行後にはＺフラグは変化しないが、ＳＺフラグが変化する。 Subsequently, the “LD A, (HL)” instruction indicated by (3-4) of the program is executed to transfer the value of the table address to the A register. Here, since the LD instruction (load instruction) is one of the instructions for changing the SZ flag without changing the Z flag after the execution of the instruction as shown in FIG. 162, “LD A, (HL)”. After execution of the instruction, the Z flag does not change, but the SZ flag changes.
続いて、プログラムの（３−５）で示す「ＲＥＴ」命令を実行することによって、抽選準備処理のプログラムの（３−１）で示すＲＳＴ命令の直後に戻り、（３−２）で示す「ＲＥＴ Ｚ」命令を実行する。ここで、「ＲＥＴ Ｚ命令」は、Ｚフラグが１の場合に、スタックポインタＳＰが示すスタック領域ＳＰに記憶されたデータをプログラムカウンタＰＣの下位アドレスに、また、スタックポインタＳＰが示すスタック領域ＳＰ＋１に記憶されたデータをプログラムカウンタＰＣの上位アドレスにそれぞれロード（復帰）した後にスタックポインタＳＰを２つ加算し、Ｚフラグが０の場合に後続の処理を継続する命令である。すなわち、（３−２）で示す「ＲＥＴ Ｚ」命令では、（３−３）で示す「ＤＥＣ Ａ」命令の実行後には変化するが、次の（３−４）で示す「ＬＤ Ａ、（ＨＬ）」命令の実行後には変化しないＺフラグに応じて、表示図柄抽選処理に復帰する処理か、後続の処理を継続する処理のいずれかの処理を行う。 Subsequently, by executing the “RET” command indicated by (3-5) of the program, the program returns immediately after the RST command indicated by (3-1) of the lottery preparation process program. Execute the “RET Z” instruction. Here, the “RET Z instruction” indicates that when the Z flag is 1, the data stored in the stack area SP indicated by the stack pointer SP is set to the lower address of the program counter PC, and the stack area SP + 1 indicated by the stack pointer SP. Is stored in the upper address of the program counter PC, and two stack pointers SP are added. When the Z flag is 0, the subsequent processing is continued. That is, the “RET Z” instruction shown in (3-2) changes after the execution of the “DEC A” instruction shown in (3-3), but the “LD A, ( In response to the Z flag that does not change after execution of the “HL)” command, either the process of returning to the display symbol lottery process or the process of continuing the subsequent process is performed.
＜抽選処理＞
次に、図１６８を用いて、上述の表示図柄抽選における抽選処理（ステップＳ５６０３）について説明する。なお、同図は、抽選処理の流れを示すフローチャートである。
<Lottery processing>
Next, the lottery process (step S5603) in the display symbol lottery described above will be described with reference to FIG. In addition, the figure is a flowchart which shows the flow of a lottery process.
ステップＳ５７０１では、表示図柄抽選用乱数値を取得し、ステップＳ５７０２では、ステップＳ５７０１で取得した乱数値を除算する。ステップＳ５７０３では、ＲＯＭ３０８に記憶している抽選データアドレスを取得し、ステップＳ５７０４では、ステップＳ５７０３で取得した抽選データアドレスに除算結果の商を加算する。ステップＳ５７０５では、除算結果の余りをＡレジスタに転送し、ステップＳ５７０６では、Ａレジスタの値と２を比較する。
In step S5701, a random number for display symbol lottery is acquired, and in step S5702, the random value acquired in step S5701 is divided. In step S5703, the lottery data address stored in the
ステップＳ５７０７では、Ｚフラグが１か０かを判定し、０の場合にはステップＳ５７０８に進み、１の場合にはステップＳ５７１４に進む。ステップＳ５７０８では、Ａレジスタの値と１を比較し、ステップＳ５７０９では、Ｚフラグが１か０かを判定し、０の場合にはステップＳ５７１０に進み、１の場合にはステップＳ５７１２に進む。 In step S5707, it is determined whether the Z flag is 1 or 0. If it is 0, the process proceeds to step S5708. If it is 1, the process proceeds to step S5714. In step S5708, the value of the A register is compared with 1. In step S5709, it is determined whether the Z flag is 1 or 0. If it is 0, the process proceeds to step S5710. If it is 1, the process proceeds to step S5712.
ステップＳ５７１０では、抽選データアドレスの値をＡレジスタに転送し、次のステップＳ５７１１では、抽選結果データをＡレジスタにセットして処理を終了する。また、ステップＳ５７１２では、抽選データアドレスの値をＡレジスタに転送し、次のステップＳ５７１３では、抽選結果データをＡレジスタにセットして処理を終了する。また、ステップＳ５７１４では、抽選データアドレスの値をＡレジスタに転送し、次のステップＳ５７１５では、抽選結果データをＡレジスタにセットして処理を終了する。 In step S5710, the value of the lottery data address is transferred to the A register. In the next step S5711, the lottery result data is set in the A register, and the process ends. In step S5712, the value of the lottery data address is transferred to the A register. In the next step S5713, the lottery result data is set in the A register, and the process ends. In step S5714, the value of the lottery data address is transferred to the A register. In the next step S5715, the lottery result data is set in the A register, and the process ends.
図１６９は、本発明に係る抽選処理のプログラムの一例を示した図であり、図１７０は、従来の抽選処理のプログラムの一例を示した図である。 FIG. 169 is a diagram showing an example of a lottery processing program according to the present invention, and FIG. 170 is a diagram showing an example of a conventional lottery processing program.
本発明に係る抽選準備処理のプログラムでは、ＲＯＭエリアに記憶された抽選テーブルに示されるように、３つの抽選値Ｎ、Ｍ、Ｌ（Ｎ、Ｍ、Ｌは正の整数）に対して「Ｎ×６×６＋Ｍ×６＋Ｌ」の計算式からなる演算を施すことによって、１バイトのＲＯＭに対して３つの抽選値を対応付けして記憶している。このため、図１７０に示す、１バイトのＲＯＭに対して１つの抽選値を対応付けして記憶するような従来の抽選テーブルに比べ、メモリ容量を１／３に削減することができる。 In the lottery preparation processing program according to the present invention, as shown in the lottery table stored in the ROM area, “N” for three lottery values N, M, and L (N, M, and L are positive integers). By performing an operation consisting of a calculation formula of “× 6 × 6 + M × 6 + L”, three lottery values are associated with one-byte ROM and stored. Therefore, the memory capacity can be reduced to 1/3 as compared with the conventional lottery table shown in FIG. 170 in which one lottery value is stored in association with one byte of ROM.
また、本発明に係る抽選準備処理のプログラムでは、１バイトのＲＯＭに対して３つの抽選値を対応付けして記憶した抽選テーブルから抽選値を取得するために、抽選値Ｌに対しては、（５−１）で示されるようにＷＡＲＵ命令を１回実行し、抽選値Ｍに対しては、（５−２）で示されるようにＷＡＲＵ命令を２回実行し、抽選値Ｎに対しては、（５−３）で示されるようにＷＡＲＵ命令を３回実行している。 In addition, in the lottery preparation program according to the present invention, in order to obtain a lottery value from a lottery table in which three lottery values are stored in association with a 1-byte ROM, As shown in (5-1), the WARU instruction is executed once, and for the lottery value M, the WARU instruction is executed twice as shown in (5-2). Executes the WARU instruction three times as indicated by (5-3).
＜払出要求数送信処理＞
次に、図１７１を用いて、上述の主制御部タイマ割込処理における払出要求数送信処理（ステップＳ２１９）について説明する。なお、同図は、払出要求数送信処理の流れを示すフローチャートである。
<Transmission request number transmission processing>
Next, the payout request number transmission process (step S219) in the main control unit timer interruption process described above will be described with reference to FIG. This figure is a flowchart showing the flow of the payout request number transmission process.
ステップＳ５８０１では、払出要求があるか無いかを判定し、払出要求がある場合にはステップＳ５８０２に進み、払出要求が無い場合には処理を終了する。ステップＳ５８０２では、送信対象となる払出要求カウンタを１つ減算し、ステップＳ５８０３では、送信対象に応じた賞球数コマンドデータを取得し、ステップＳ５８０４では、払出制御部６００に送信する賞球コマンドを設定する。
In step S5801, it is determined whether there is a payout request. If there is a payout request, the process proceeds to step S5802, and if there is no payout request, the process ends. In step S5802, the payout request counter to be transmitted is decremented by 1. In step S5803, prize ball number command data corresponding to the transmission object is acquired. In step S5804, a prize ball command to be transmitted to the
ステップＳ５８０５では、賞球数にメイン賞球数カウンタの値を加算し、ステップＳ５８０６では、賞球数を除算する。また、ステップＳ５８０７では、メイン賞球数カウンタを更新し、ステップＳ５８０８では、メイン賞球情報信号出力要求数を更新した後に処理を終了する。 In step S5805, the value of the main prize ball number counter is added to the number of prize balls, and in step S5806, the number of prize balls is divided. In step S5807, the main award ball number counter is updated, and in step S5808, the process ends after the main award ball information signal output request number is updated.
図１７２は、本発明に係る払出要求数送信処理のプログラムの一例を示した図である。このプログラムの（５−１）で示すＬＤ命令では、メイン賞球数カウンタが記憶されているＲＡＭ３０８のアドレス（この例では、Ｆ０６０Ｈ）をＨＬレジスタに格納し、次の（５−２）で示すＡＤＤ命令では、Ａレジスタの値（賞球数）に、ＨＬレジスタが示すアドレスに記憶されたメイン賞球カウンタの値（メイン賞球数）を加算している。 FIG. 172 is a diagram showing an example of a payout request number transmission processing program according to the present invention. In the LD instruction indicated by (5-1) in this program, the address of the RAM 308 (in this example, F060H) in which the main winning ball number counter is stored is stored in the HL register, and is indicated by the following (5-2). In the ADD instruction, the value of the main prize ball counter (number of main prize balls) stored at the address indicated by the HL register is added to the value of the A register (number of prize balls).
また、次の（５−３）で示すＷＡＲＵ命令では、第３オペランドが示す数値（この例では、１０）で第２オペランドが示すＡレジスタに記憶されたデータを除算し、除算結果の商を第１オペランドｒが示すレジスタ（この例では、Ｃレジスタ）に格納し、除算結果の余りを第２オペランドが示すＡレジスタに格納する。例えば、Ａレジスタに記憶されたデータが２３である場合、Ｃレジスタには、２３（Ａレジスタに記憶されたデータ）÷１０（第３オペランドが示す数値）の除算の商である２がＣレジスタに格納され、除算の余りである３がＡレジスタに格納される。 In the next WARU instruction indicated by (5-3), the data stored in the A register indicated by the second operand is divided by the numerical value indicated by the third operand (in this example, 10), and the quotient of the division result is obtained. The result is stored in the register indicated by the first operand r (C register in this example), and the remainder of the division result is stored in the A register indicated by the second operand. For example, when the data stored in the A register is 23, the C register has 2 as the quotient of the division of 23 (data stored in the A register) / 10 (the numerical value indicated by the third operand). And 3 which is the remainder of division is stored in the A register.
また、次の（５−４）で示すＬＤ命令では、Ａレジスタに記憶されたデータ（除算の商。先の例では３）を、ＲＡＭ３０８のアドレスＦ０６０Ｈに記憶されたメイン賞球カウンタに、次回の賞球数として格納し、次の（５−５）〜（５−８）に示す命令では、Ｃレジスタに記憶されたデータ（除算の余り。先の例では２）を、ＲＡＭ３０８のアドレスＦ０６１Ｈに記憶されたメイン賞球情報信号出力要求数記憶領域に、メイン賞球情報信号出力要求数として格納する。
In the LD instruction shown in (5-4) below, the data stored in the A register (division quotient; 3 in the above example) is stored in the main prize ball counter stored in the address F060H of the
また、本実施形態に係るパチンコ機１００（またはスロットマシン１１００）は、遊技制御を行うＣＰＵ（例えば、ＣＰＵ３０４（または、ＣＰＵ１３０４））を有する主制御部（例えば、主制御部３００（または、主制御部１３００））と、前記主制御部の遊技制御に基づいて遊技の演出制御を行う副制御部（例えば、第１副制御部４００、第２副制御部５００（または、第１副制御部１４００、第２副制御部１５００））と、を備えた遊技台であって、前記ＣＰＵは、第一のフラグと第二のフラグとを有するフラグレジスタと、前記第一のフラグと前記第二のフラグとを処理実行結果に基づいて同じ値に変化させる第一の処理と、処理実行結果に基づいて前記第一のフラグの値を変化させず前記第二のフラグの値を変化させる第二の処理と、を備え、前記第一の処理と前記第二の処理とを前記遊技制御において実行することを特徴とする遊技台である。
Further, the pachinko machine 100 (or slot machine 1100) according to the present embodiment has a main control unit (for example, the main control unit 300 (or main control) having a CPU (for example, the CPU 304 (or CPU 1304)) that performs game control. Unit 1300)) and a sub-control unit (for example, the first
例えば、本実施形態に係るパチンコ機１００（またはスロットマシン１１００）の主制御部は、図１７３に示すように、フラグＡとフラグＢとを有し、フラグＡとフラグＢとを処理実行結果に基づいて同じ値βに変化させる第一の処理と、処理実行結果に基づいてフラグＡの値を変化させずフラグＢの値をγに変化させる第二の処理と、を備え、前記第１の処理と前記第２の処理とを前記遊技制御において実行する。 For example, as shown in FIG. 173, the main control unit of the pachinko machine 100 (or slot machine 1100) according to the present embodiment has a flag A and a flag B, and uses the flag A and the flag B as processing execution results. And a second process for changing the value of the flag B to γ without changing the value of the flag A based on the process execution result. A process and the second process are executed in the game control.
本実施形態に係るパチンコ機１００（またはスロットマシン１１００）によれば、遊技の興趣を高めることを可能にしつつ、安定した遊技制御をおこなうことができる。すなわち、第二の処理実行後は第二の処理実行前の第一のフラグの値が保護されるため、その後の処理で第一のフラグの値を活用することができ、他のレジスタに第一のフラグの値を退避させる無駄な処理をする必要が無く、レジスタを占有せず且つプログラム容量を削減でき、遊技性を向上させるためのプログラムに容量を割り当てることができ、遊技の興趣を高めることが可能となる。また、プログラム容量を削減することでプログラムが見やすくなり、コーディングミスやバグの発生を抑制できる。また、第一の処理実行後は第一のフラグと第二のフラグが同じ値に変化するため、いずれかのフラグの値を用いて処理を実行したとしても同じ結果を得ることができ、状況に応じた適切な処理を選択してプログラムを記述することができ、プログラム容量や処理速度などを最適化することができる場合がある。 According to the pachinko machine 100 (or the slot machine 1100) according to the present embodiment, stable game control can be performed while making it possible to enhance the interest of the game. That is, since the value of the first flag before the execution of the second process is protected after the execution of the second process, the value of the first flag can be used in the subsequent process, and the value of the first flag is stored in another register. There is no need to perform useless processing to save the value of one flag, the register capacity is not occupied, the program capacity can be reduced, the capacity can be allocated to a program for improving the gameability, and the interest of the game is enhanced. It becomes possible. Also, by reducing the program capacity, it becomes easier to see the program, and coding errors and bugs can be suppressed. Also, since the first flag and the second flag change to the same value after the first process is executed, the same result can be obtained even if the process is executed using one of the flag values. A program can be described by selecting an appropriate process according to the program, and the program capacity, processing speed, and the like can be optimized.
また、前記ＣＰＵは、前記第一の処理において、処理実行結果が第一の値であることに基づいて前記第一のフラグと前記第二のフラグを第二の値に変化させ、処理実行結果が前記第一の値と異なることに基づいて前記第一のフラグと前記第二のフラグを前記第一の値に変化させ、前記第二の処理において、処理実行結果が前記第一の値であることに基づいて前記第二のフラグを前記第二の値に変化させ、処理実行結果が前記第一の値と異なることに基づいて前記第二のフラグを第一の値に変化させてもよい。 In the first process, the CPU changes the first flag and the second flag to a second value based on the fact that the process execution result is the first value, and the process execution result Is different from the first value, the first flag and the second flag are changed to the first value. In the second process, the process execution result is the first value. The second flag may be changed to the second value based on a certain thing, and the second flag may be changed to the first value based on a process execution result being different from the first value. Good.
このような構成とすれば、第一の処理実行後は第一のフラグと第二のフラグが処理実行結果に基づく同じ値に変化するため、いずれかのフラグの値を用いて処理を実行したとしても同じ結果を得ることができ、状況に応じた適切な処理を選択してプログラムを記述することができ、プログラム容量や処理速度などを最適化することができる場合がある。 With this configuration, after the first process is executed, the first flag and the second flag change to the same value based on the process execution result, so the process is executed using one of the flag values. However, the same result can be obtained, the program can be described by selecting an appropriate process according to the situation, and the program capacity and the processing speed can be optimized.
また、所定ビット長の特定レジスタを有し、前記ＣＰＵは、前記第一の処理において、処理実行結果を前記特定レジスタに格納し、前記特定レジスタの値が前記第一の値であることに基づいて前記第一のフラグと前記第二のフラグを前記第二の値に変化させ、前記特定レジスタの値が前記第一の値と異なることに基づいて前記第一のフラグと前記第二のフラグを前記第一の値に変化させ、前記第二の処理において、処理実行結果を前記特定レジスタに格納し、前記特定レジスタの値が前記第一の値であることに基づいて前記第二のフラグを前記第二の値に変化させ、前記特定レジスタの値が前記第一の値と異なることに基づいて前記第二のフラグを前記第一の値に変化させてもよい。 In addition, the CPU includes a specific register having a predetermined bit length, and the CPU stores a process execution result in the specific register in the first process, and the value of the specific register is the first value. The first flag and the second flag are changed to the second value, and the first flag and the second flag are changed based on the value of the specific register being different from the first value. In the second process, the process execution result is stored in the specific register, and the second flag is set based on the value of the specific register being the first value. May be changed to the second value, and the second flag may be changed to the first value based on the value of the specific register being different from the first value.
このような構成とすれば、第一の処理実行後は第一のフラグと第二のフラグが特定レジスタの値に基づく同じ値に変化するため、いずれかのフラグの値を用いて処理を実行したとしても同じ結果を得ることができ、状況に応じた適切な処理を選択してプログラムを記述することができ、プログラム容量や処理速度などを最適化することができる場合がある。 With this configuration, after the first process is executed, the first flag and the second flag change to the same value based on the value of the specific register, so the process is executed using either flag value. Even in such a case, the same result can be obtained, the program can be described by selecting an appropriate process according to the situation, and the program capacity and the processing speed can be optimized.
また、前記第一の処理の実行によって変化した前記第一のフラグの値に基づいて第一の処理を行う処理と、前記第一の処理の実行によって変化した前記第二のフラグの値に基づいて前記第一の処理と同じ処理を行う処理とを備えてもよい。 In addition, based on the value of the first flag changed by execution of the first process, based on the value of the second flag changed by execution of the first process And a process for performing the same process as the first process.
例えば、図１７４（ａ）に示すように、第一の処理（ＳＵＢ命令）の実行によって変化した第一のフラグ（Ｚフラグ）の値に基づいて第一の処理（分岐処理）を行う第三の処理（ＺフラグをオペランドとするＪＲ命令）と、同図（ｂ）に示すように、第一の処理（ＳＵＢ命令）の実行によって変化した第二のフラグ（ＳＺフラグ）の値に基づいて第一の処理と同じ処理（分岐処理）を行う第四の処理（ＳＺフラグをオペランドとするＪＲ命令）とを備えてもよい。 For example, as shown in FIG. 174 (a), the third process for performing the first process (branch process) based on the value of the first flag (Z flag) changed by the execution of the first process (SUB instruction). Based on the value of the second flag (SZ flag) changed by execution of the first process (SUB instruction) as shown in FIG. A fourth process (JR instruction using the SZ flag as an operand) for performing the same process (branch process) as the first process may be provided.
このような構成とすれば、異なるフラグの変化に基づいて同一の処理を実行することができ、処理に応じて第三の処理と第四の処理を使い分けることができる場合がある。特に、第三の処理と第四の処理のバイト数とステート数を同じにすれば、プログラムのチェックや、デバックやテストなどの作業が容易になる場合がある。 With such a configuration, the same process can be executed based on changes in different flags, and the third process and the fourth process can be used properly depending on the process. In particular, if the number of bytes and the number of states in the third process and the fourth process are made the same, operations such as program checking, debugging, and testing may be facilitated.
また、前記ＣＰＵは、前記第一のフラグの値を判定する第三の処理と、前記第二のフラグの値を判定する第四の処理と、を備え、前記第三の処理において、前記第一のフラグの値が前記第一の値または前記第二の値であるか否かを判定し、前記第四の処理において、前記第一のフラグの値が前記第一の値または前記第二の値であるか否かを判定してもよい。 Further, the CPU includes a third process for determining the value of the first flag and a fourth process for determining the value of the second flag. In the third process, It is determined whether the value of one flag is the first value or the second value. In the fourth process, the value of the first flag is the first value or the second value. It may be determined whether or not the value is.
このような構成とすれば、第一の処理実行後は第一のフラグの値と第二のフラグの値が同じとなるので、第一の処理実行後に第三の処理と第四の処理を使い分けることで、プログラムの容量や可読性を向上させることができる場合がある。また、第二の処理実行後は第二の処理実行前の第一のフラグの値が保護されるため、第三の処理で第一のフラグの値を活用することができ、他のレジスタに第一のフラグの値を退避させる無駄な処理をする必要が無く、レジスタを占有せず且つプログラム容量を削減でき、遊技性を向上させるためのプログラムに容量を割り当てることができ、遊技の興趣を高めることが可能となる。 With such a configuration, the value of the first flag and the value of the second flag are the same after execution of the first process, so the third process and the fourth process are performed after the execution of the first process. There are cases where the capacity and readability of the program can be improved by properly using it. In addition, since the value of the first flag before the execution of the second process is protected after the execution of the second process, the value of the first flag can be used in the third process, There is no need to perform wasteful processing for saving the value of the first flag, the register capacity is not occupied, the program capacity can be reduced, and the capacity can be allocated to a program for improving game play. It becomes possible to raise.
また、前記第二の処理実行後に前記第四の処理を実行すれば、第四の処理で第二の処理の実行結果を判定することができるので、第二の処理の実行結果を確認する処理（第一のフラグを変化させる処理）を省くことができ、プログラム容量を削減することができる場合がある。 In addition, if the fourth process is executed after the second process is executed, the execution result of the second process can be determined in the fourth process, so the process of confirming the execution result of the second process (Processing for changing the first flag) can be omitted, and the program capacity can be reduced in some cases.
また、前記ＣＰＵは、前記第三の処理または前記第四の処理において、前記判定結果が真である場合に所定のアドレスに移行してもよく、また、前記判定結果が真のときより偽の方が処理速度が速い場合、前記第三の処理と前記第四の処理のサイズ（バイト数）と速さ（ステート数）が同一であれば（例えば、ＪＲ命令、ＲＥＴ命令）、プログラムコード量や処理速度を気にすることなく処理を使い分けることができる場合がある。 In the third process or the fourth process, the CPU may shift to a predetermined address when the determination result is true, and may be more false than when the determination result is true. If the processing speed is faster, the size (number of bytes) and the speed (number of states) of the third process and the fourth process are the same (for example, JR instruction, RET instruction), and the amount of program code In some cases, it is possible to use different processes without worrying about the processing speed.
また、前記判定結果が真のときと偽のときとで処理速度が同じ場合、前記第三の処理のほうが前記第四の処理よりサイズと速さが小さくてもよい（例えば、ＪＰ命令）。また、前記第二の処理は、上記実施形態で示した処理に限定されず、例えば、ロード命令、１６ビットのＡＤＤ命令、ＩＮＣ命令、ＤＥＣ命令、直値を入れるＩＮ命令、Ａレジスタ専用のローテートシフト命令などでもよい。 Further, when the processing speed is the same when the determination result is true and when it is false, the third process may be smaller in size and speed than the fourth process (for example, a JP instruction). The second processing is not limited to the processing shown in the above embodiment. For example, a load instruction, a 16-bit ADD instruction, an INC instruction, a DEC instruction, an IN instruction for inputting a direct value, and a rotation dedicated to the A register A shift instruction may be used.
また、前記ＣＰＵが前記第二の処理を実行した後の前記第一のフラグは、該第二の処理を実行する前の値を維持するものであってもよい。 Further, the first flag after the CPU executes the second process may maintain a value before the second process is executed.
また、本実施形態に係るパチンコ機１００（またはスロットマシン１１００）は、遊技制御を行うＣＰＵ（例えば、ＣＰＵ３０４（または、ＣＰＵ１３０４））を有する主制御部（例えば、主制御部３００（または、主制御部１３００））と、前記主制御部の遊技制御に基づいて遊技の演出制御を行う副制御部（例えば、第１副制御部４００、第２副制御部５００（または、第１副制御部１４００、第２副制御部１５００））と、を備えた遊技台であって、前記ＣＰＵは、複数種類のフラグを備えた所定のフラグレジスタと複数のレジスタを有し、前記複数のレジスタのうちの第一のレジスタと第二のレジスタの少なくとも何れかに格納された値を所定の値で所定の演算を行い、前記演算の第一の結果を前記第一のレジスタに格納し、前記演算の第二の結果を前記第二のレジスタに格納し、前記演算の第二の結果である前記第二のレジスタに格納された値に基づいて前記複数種類のフラグのうちの特定のフラグの値を変化させる所定の処理を備え、該所定の処理を前記遊技制御において実行することを特徴とする遊技台である。
Further, the pachinko machine 100 (or slot machine 1100) according to the present embodiment has a main control unit (for example, the main control unit 300 (or main control) having a CPU (for example, the CPU 304 (or CPU 1304)) that performs game control. Unit 1300)) and a sub-control unit (for example, the first
例えば、本実施形態に係るパチンコ機１００（またはスロットマシン１１００）は、図１７５に示すように、Ｚフラグと複数の記憶部１、記憶部２を有し、記憶部１と記憶部２の少なくとも何れかに格納された値７を所定の値３で除算を行い、除算結果の商２を前記記憶部１に格納し、除算結果の余り１を前記記憶部２に格納し、前記記憶部２に格納された値に基づいてＺフラグを１から０に変化させる除算処理を備え、該除算処理を前記遊技制御において実行する。
For example, as shown in FIG. 175, the pachinko machine 100 (or slot machine 1100) according to the present embodiment includes a Z flag, a plurality of
本実施形態に係るパチンコ機１００（またはスロットマシン１１００）によれば、遊技の興趣を高めることを可能にしつつ、安定した遊技制御をおこなうことができる。すなわち、第二のレジスタに格納された値（第二の結果）に基づいて複数種類のフラグの何れかの値が変化するので、プログラムを注意して作成でき、コーディングミスやバグを抑制することができ、安定した遊技制御をおこなうことができる場合がある。また、第一の結果と第二の結果をそれぞれレジスタに格納するため、所定の処理後に２つの結果を利用してその他の処理を行うことができ、プログラム容量を削減することでプログラムが見やすくなり、コーディングミスやバグの発生を抑制できる場合がある。 According to the pachinko machine 100 (or the slot machine 1100) according to the present embodiment, stable game control can be performed while making it possible to enhance the interest of the game. That is, since the value of any of the multiple types of flags changes based on the value stored in the second register (second result), the program can be created with care and coding errors and bugs can be suppressed. May be able to perform stable game control. In addition, since the first result and the second result are stored in the respective registers, it is possible to perform other processes using the two results after a predetermined process, and the program is easy to see by reducing the program capacity. In some cases, coding errors and bugs can be suppressed.
また、前記所定の処理は、前記第二のレジスタに格納された値が第一の値であることに基づいて第二の値を前記フラグレジスタに格納し、前記第二のレジスタに格納された値が前記第一の値と異なることに基づいて前記複数種類のフラグのうちの前記特定のフラグの値を前記第一の値に変化させてもよい。 Further, the predetermined processing stores a second value in the flag register based on the fact that the value stored in the second register is the first value, and stores the second value in the second register. The value of the specific flag among the plurality of types of flags may be changed to the first value based on the fact that the value is different from the first value.
このような構成とすれば、第二のレジスタに格納された処理実行結果（第二の結果）に基づく値に基づいて特定のフラグの値が変化するので、プログラムを注意して作成でき、コーディングミスやバグを抑制することができ、安定した遊技制御をおこなうことができる場合がある。 With this configuration, the value of a specific flag changes based on the value based on the processing execution result (second result) stored in the second register, so the program can be created with care and coding In some cases, mistakes and bugs can be suppressed, and stable game control can be performed.
また、前記ＣＰＵは、前記所定の処理において、前記演算の第一の結果である前記第一のレジスタに格納された値に関わらずに前記演算の第二の結果である前記第二のレジスタに格納された値に基づいて前記複数種類のフラグのうちの特定のフラグの値を変化させてもよい。 In addition, in the predetermined process, the CPU stores the second register that is the second result of the operation regardless of the value stored in the first register that is the first result of the operation. A value of a specific flag among the plurality of types of flags may be changed based on a stored value.
また、前記所定の処理は、第一のオペランドが特定値の場合に、第二のオペランドと第三のオペランドで指定したレジスタを所定の値に変化させるとともに、前記所定の処理で変化する複数種類のフラグのうちの前記特定のフラグ以外のフラグを変化させる処理でもよい。 In addition, when the first operand is a specific value, the predetermined processing changes the register specified by the second operand and the third operand to a predetermined value, and a plurality of types that change by the predetermined processing. Of these flags, processing other than the specific flag may be changed.
例えば、図１７６（ａ）に示すＷＡＲＵ命令は、第一のオペランド（三番目のオペランド）が特定値（０）の場合に、第二のオペランド（一番目のオペランド）と第三のオペランド（二番目のオペランド）で指定したレジスタ（Ｃレジスタ、Ａレジスタ）を所定の値（ＦＦＨ）に変化させるとともに、前記所定の処理で変化する複数種類のフラグのうちの特定のフラグ以外のフラグ（Ｃフラグ）を変化させる処理でもよい。 For example, in the WARU instruction shown in FIG. 176 (a), when the first operand (third operand) is a specific value (0), the second operand (first operand) and the third operand (two The register (C register, A register) specified by the th operand) is changed to a predetermined value (FFH), and flags other than a specific flag (C flag) among the plurality of types of flags that change in the predetermined process ) May be changed.
このような構成とすれば、同図（ｂ）に示すような２つの処理で実現するよりも、処理数を削減できるため、処理時間を早くすることができ、プログラムコード量も削減できる場合がある。また、指定した２つのレジスタに所定の値を１処理で格納することができ、プログラムの可読性を向上させることができる場合がある。 With such a configuration, since the number of processes can be reduced as compared with two processes as shown in FIG. 2B, the processing time can be shortened and the amount of program code can be reduced. is there. Moreover, a predetermined value can be stored in two designated registers in one process, and the readability of the program may be improved.
なお、Ｃフラグ（キャリーフラグ）は、足し算（例えば、ＡＤＤ命令、ＩＮＣ命令）実行時の桁落ち、引き算（例えば、ＳＵＢ命令、ＤＥＣ命令）実行時の桁借り、ローテートシフト命令（例えば、ＲＬＣＡ命令）実行時のＣフラグに入る値が１のときなどで値が１に変化するため、特定の処理（例えば、ＡＤＤ命令、ＤＥＣ命令、ＲＬＣＡ命令）と前記所定の処理（ＷＡＲＵ命令）とではＣフラグの変化条件が異なる。また、被除数を特定値（０）の除数で除算した場合、第一のレジスタおよび第二のレジスタの値における演算前の値がつぶされて（演算前の値に関わらず上書きして）同一の特定の値（ＦＦＨ）になる。また、前記所定の値は、前記所定の処理の演算結果として、前記第二のオペランド（一番目のオペランド）と前記第三のオペランド（二番目のオペランド）で指定したレジスタ（Ｃレジスタ、Ａレジスタ）に格納する値として取りえない値（除算の結果として、商と余りが取り得ない値（例えば、商と余りが両方ともＦＦＨ））であってもよい。 Note that the C flag (carry flag) is a carry-down at the time of execution of addition (for example, ADD instruction, INC instruction), a borrow at the time of execution of subtraction (for example, SUB instruction, DEC instruction), a rotate shift instruction (for example, RLCA instruction) ) Since the value changes to 1 when the value that enters the C flag at the time of execution is 1, C is not obtained in a specific process (for example, ADD instruction, DEC instruction, RLCA instruction) and the predetermined process (WARU instruction). The flag change conditions are different. In addition, when the dividend is divided by the divisor of the specific value (0), the values before the calculation in the values of the first register and the second register are crushed (overwritten regardless of the values before the calculation) and are the same. It becomes a specific value (FFH). The predetermined value is a register (C register, A register) specified by the second operand (first operand) and the third operand (second operand) as an operation result of the predetermined process. ) May be a value that cannot be taken as a value to be stored (a value in which a quotient and a remainder cannot be taken as a result of division (for example, both a quotient and a remainder are FFH)).
また、前記所定の処理は、最後に指定されるオペランドの値で最後から２番目に指定されるオペランドの値に対して前記所定の演算を行い、最初に指定されるオペランドである前記第一のレジスタに前記演算の第一の結果を格納し、最初から２番目に指定されるオペランドである前記第二のレジスタに前記演算の第二の結果を格納し、前記演算の第一の結果である前記第一のレジスタに格納された値に関わらずに前記演算の第二の結果である前記第二のレジスタに格納された値に基づいて前記複数種類のフラグの何れかの値を変化させるものであってもよい。 The predetermined processing is performed by performing the predetermined operation on the value of the operand specified second last from the value of the operand specified last, and the first specified as the first specified operand. The first result of the operation is stored in a register, the second result of the operation is stored in the second register, which is the second specified operand from the beginning, and is the first result of the operation Regardless of the value stored in the first register, the value of any of the plurality of types of flags is changed based on the value stored in the second register, which is the second result of the operation. It may be.
この場合、最初から２番目に指定されるオペランドである第二のレジスタの値に基づいて複数種類のフラグの何れかの値が変化するので、プログラムを注意して作成でき、コーディングミスやバグを抑制することができ、安定した遊技制御をおこなうことができる場合がある。 In this case, the value of any of the multiple types of flags changes based on the value of the second register that is the second specified operand from the beginning, so the program can be created with care and coding errors and bugs can be avoided. In some cases, the game can be suppressed and stable game control can be performed.
また、前記最後に指定するオペランドの値が前記所定の値であってもよい。この場合、プログラムの可読性を向上させることができる場合がある。 Further, the value of the operand specified last may be the predetermined value. In this case, the readability of the program may be improved.
また、プログラムデータおよび一時的なデータを記憶する記憶手段（例えば、ＲＯＭ３０６、ＲＡＭ３０８（またはＲＯＭ１３０６、ＲＡＭ１３０８））の所定のアドレスが示す領域に複数のデータを含み、前記ＣＰＵは、前記所定の処理を所定回数行って該所定回数に応じた前記複数のデータの何れかを取得するものであってもよい。
The CPU includes the plurality of data in an area indicated by a predetermined address of a storage unit (for example,
この場合、プログラム容量を削減することでプログラムが見やすくなり、コーディングミスやバグの発生を抑制できる場合がある。 In this case, by reducing the program capacity, the program can be easily viewed, and coding errors and bugs can be suppressed.
また、前記ＣＰＵは、前記所定の処理を行った後、前記第一のレジスタに格納した値を前記記憶手段の第一の特定アドレスが示す領域に格納し、前記第二のレジスタに格納した値を前記第一の特定アドレスに隣接する第二の特定アドレスが示す領域に格納するものであってもよい。 The CPU stores the value stored in the first register in the area indicated by the first specific address of the storage means after performing the predetermined process, and stores the value stored in the second register. May be stored in an area indicated by a second specific address adjacent to the first specific address.
この場合、プログラムが見やすくなり、コーディングミスやバグの発生を抑制できる場合がある。 In this case, the program may be easier to see, and coding errors and bugs may be suppressed.
以下、図面を用いて、本発明の実施形態４に係るパチンコ機（遊技台）について詳細に説明する。
Hereinafter, a pachinko machine (game table) according to
＜全体構成＞
まず、図１７７を用いて、パチンコ機５１００の全体構成について説明する。なお、同図はパチンコ機５１００を正面側（遊技者側）から見た外観斜視図である。
<Overall configuration>
First, the overall configuration of the
パチンコ機５１００は、ガラス製または樹脂製の透明板部材５１５２および透明部材保持枠（ガラス枠）５１５４からなる扉部材５１５６の奥側に視認可能に配設した後述する遊技盤(盤面)５１０２を備えている。
The
また、発射杆５１３８および発射槌５１４０の下方には、発射杆５１３８を制御して遊技領域５１０４に向けて球の発射強度の操作を行うための操作ハンドル５１４８を配設していると共に、貯留皿５１４４の下方には、貯留皿５１４４に貯留できない溢れ球を貯留するための下皿５１５０を設けている。
Further, below the
図１７８は、遊技盤５１０２を正面から見た略示正面図である。遊技盤５１０２には、外レール５１０６と内レール５１０８とを配設し、遊技球（以下、単に「球」と称する場合がある。）が転動可能な遊技領域５１０４を区画形成している。
FIG. 178 is a schematic front view of the
遊技領域５１０４の略中央には、演出装置５２００を配設している。この演出装置５２００には、略中央に横長の装飾図柄表示装置５１１０を配設し、その周囲に、普通図柄表示装置５１１２と、特別図柄表示装置５１１４と、普通図柄保留ランプ５１１６と、特別図柄保留ランプ５１１８と、高確中ランプ５１２０を配設している。なお、以下、普通図柄を「普図」、特別図柄を「特図」と称する場合がある。
An
演出装置５２００は、可動部を動作して演出を行うものであり、詳細については後述する。装飾図柄表示装置５１１０は、装飾図柄ならびに演出に用いる様々な画像を表示するための表示装置であり、本実施例では液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）によって構成する。この装飾図柄表示装置５１１０は、左図柄表示領域５１１０ａ、中図柄表示領域５１１０ｂ、右図柄表示領域５１１０ｃおよび演出表示領域５１１０ｄの４つの表示領域に分割し、左図柄表示領域５１１０ａ、中図柄表示領域５１１０ｂおよび左図柄表示領域５１１０ｃはそれぞれ異なった装飾図柄を表示し、演出表示領域５１１０ｄは演出に用いる画像を表示する。さらに、各表示領域５１１０ａ、５１１０ｂ、５１１０ｃ、５１１０ｄの位置や大きさは、装飾図柄表示装置５１１０の表示画面内で自由に変更することを可能としている。なお、装飾図柄表示装置５１１０は、液晶表示装置に代えて、ドットマトリクス表示装置、７セグメント表示装置、ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）表示装置、ドラム式表示装置、リーフ式表示装置等他の表示デバイスを採用してもよい。
The
普図表示装置５１１２は、普図の表示を行うための表示装置であり、本実施例では７セグメントＬＥＤによって構成する。特図表示装置５１１４は、特図の表示を行うための表示装置であり、本実施例では７セグメントＬＥＤによって構成する。
The common
普図保留ランプ５１１６は、保留している普図変動遊技の数を示すためのランプであり、本実施例では、普図変動遊技を２つまで保留することを可能としている。特図保留ランプ５１１８は、保留している特図変動遊技の数を示すためのランプであり、本実施例では、特図変動遊技を４つまで保留することを可能としている。高確中ランプ５１２０は、遊技状態が高確率状態（後述する大当り遊技の当選確率を通常の確率よりも高く設定した遊技状態）であること、または高確率状態になることを示すためのランプであり、遊技状態を低確率状態（後述する大当り遊技の当選確率を通常の確率に設定した遊技状態）から高確率状態にする場合に点灯し、高確率状態から低確率状態にする場合に消灯する。
The general-
また、この演出装置５２００の周囲には、一般入賞口５１２２と、普図始動口５１２４と、第１特図始動口５１２６と、第２特図始動口５１２８と、可変入賞口５１３０を配設している。一般入賞口５１２２は、本実施例では遊技盤５１０２に複数配設しており、この一般入賞口５１２２への入球を所定の球検出センサ（図示省略）が検出した場合（一般入賞口５１２２に入賞した場合）、後述する払出装置５５２を駆動し、所定の個数（本実施例では１０個）の球を賞球として貯留皿５１４４に排出する。貯留皿５１４４に排出した球は遊技者が自由に取り出すことが可能であり、これらの構成により、入賞に基づいて賞球を遊技者に払い出すようにしている。なお、一般入賞口５１２２に入球した球は、パチンコ機５１００の裏側に誘導した後、遊技島側に排出する。本実施例では、入賞の対価として遊技者に払い出す球を「賞球」、遊技者に貸し出す球を「貸球」と区別して呼ぶ場合があり、「賞球」と「貸球」を総称して「球（遊技球）」と呼ぶ。
In addition, a
普図始動口５１２４は、ゲートやスルーチャッカーと呼ばれる、遊技領域の所定の領域を球が通過したか否かを判定するための装置で構成しており、本実施例では遊技盤５１０２の左側に１つ配設している。普図始動口５１２４を通過した球は一般入賞口５１２２に入球した球と違って、遊技島側に排出することはない。球が普図始動口５１２４を通過したことを所定の玉検出センサが検出した場合、パチンコ機５１００は、普図表示装置５１１２による普図変動遊技を開始する。
The
第１特図始動口５１２６は、本実施例では遊技盤５１０２の中央に１つだけ配設している。この第１特図始動口５１２６への入球を所定の球検出センサが検出した場合、後述する払出装置５５２を駆動し、所定の個数（本実施例では３個）の球を賞球として貯留皿５１４４に排出するとともに、特図表示装置５１１４による特図変動遊技を開始する。なお、第１特図始動口５１２６に入球した球は、パチンコ機５１００の裏側に誘導した後、遊技島側に排出する。
In the present embodiment, only one first special
第２特図始動口５１２８は、電動チューリップ（電チュー）と呼ばれ、本実施例では第１特図始動口５１２６の真下に１つだけ配設している。この第２特図始動口５１２８は、左右に開閉自在な羽根を備え、羽根の閉鎖中は球の入球が不可能であり、普図変動遊技に当選し、普図表示装置５１１２が当り図柄を停止表示した場合に羽根が所定の時間間隔、所定の回数で開閉する。第２特図始動口５１２８への入球を所定の球検出センサが検出した場合、後述する払出装置５５２を駆動し、所定の個数（本実施例では５個）の球を賞球として後述する貯留皿５１４４に排出するとともに、特図表示装置５１１４による特図変動遊技を開始する。なお、第２特図始動口５１２８に入球した球は、パチンコ機５１００の裏側に誘導した後、遊技島側に排出する。
The second special
可変入賞口５１３０は、大入賞口またはアタッカーと呼ばれ、本実施例では遊技盤５１０２の中央部下方に１つだけ配設している。この可変入賞口５１３０は、開閉自在な扉部材を備え、扉部材の閉鎖中は球の入球が不可能であり、特図変動遊技に当選し、特図表示装置５１１４が大当り図柄を停止表示した場合に扉部材が所定の時間間隔（例えば、開放時間２９秒、閉鎖時間１．５秒）、所定の回数（例えば１５回）で開閉する。可変入賞口５１３０への入球を所定の球検出センサが検出した場合、後述する払出装置５５２を駆動し、所定の個数（本実施例では１５球）の球を賞球として貯留皿５１４４に排出する。なお、可変入賞口５１３０に入球した球は、パチンコ機５１００の裏側に誘導した後、遊技島側に排出する。
The
さらに、これらの入賞口や始動口の近傍には、風車と呼ばれる円盤状の打球方向変換部材５１３２や、遊技釘５１３４を複数個、配設していると共に、内レール５１０８の最下部には、いずれの入賞口や始動口にも入賞しなかった球をパチンコ機５１００の裏側に誘導した後、遊技島側に排出するためのアウト口５１３６を設けている。
Further, a plurality of disc-shaped hitting ball
このパチンコ機５１００は、遊技者が貯留皿５１４４に貯留している球を発射レール５１４２の発射位置に供給し、遊技者の操作ハンドル５１４８の操作量に応じた強度で発射モータ６０２を駆動し、発射杆５１３８および発射槌５１４０によって外レール５１０６、内レール５１０８を通過させて遊技領域５１０４に打ち出す。そして、遊技領域５１０４の上部に到達した球は、打球方向変換部材５１３２や遊技釘５１３４等によって進行方向を変えながら下方に落下し、入賞口（一般入賞口５１２２、可変入賞口５１３０）や始動口（第１特図始動口５１２６、第２特図始動口５１２８）に入賞するか、いずれの入賞口や始動口にも入賞することなく、または普図始動口５１２４を通過するのみでアウト口５１３６に到達する。
This
＜演出装置＞
次に、パチンコ機５１００の演出装置５２００について説明する。この演出装置５２００の前面側には、ワープ装置５２３０およびステージを配設し、演出装置５２００の背面側には、装飾図柄表示装置５１１０および遮蔽手段５２５０を配設している。すなわち、演出装置５２００において、装飾図柄表示装置５１１０および遮蔽手段５２５０は、ワープ装置５２３０およびステージの後方に位置することとなる。
<Director>
Next, the
ワープ装置５２３０は、演出装置５２００の左上方に設けた入球口５２３２に入った遊技球を演出装置５２００の前面下方の前面ステージ５２３４に排出し、さらに、前面ステージ５２３４に排出した遊技球が前面ステージ５２３４の中央部後方に設けた第２の入球口５２３６に入った場合は、遊技球を、第１特図始動口５１２６の上方である演出装置５２００の下部中央に設けた排出口５２３８から第１特図始動口５１２６に向けて排出するものである。この排出口５２３８から排出した遊技球は特図始動口５１２６に入球しやすくなっている。
The
遮蔽手段５２５０は、格子状の左扉５２５０ａおよび右扉５２５０ｂからなり、装飾図柄表示装置５１１０および前面ステージ５２３４の間に配設する。左扉５２５０ａおよび右扉５２５０ｂの上部には、図示しない２つのプーリに巻き回したベルトをそれぞれ固定している。すなわち、左扉５２５０ａおよび右扉５２５０ｂは、モータによりプーリを介して駆動するベルトの動作に伴って左右にそれぞれ移動する。遮蔽手段５２５０は、左右扉５２５０ａ、５２５０ｂを閉じた状態ではそれぞれの内側端部が重なり、遊技者が装飾図柄表示装置５１１０を視認し難いように遮蔽する。左右扉５２５０ａ、５２５０ｂを開いた状態ではそれぞれの内側端部が装飾図柄表示装置５１１０の表示画面の外側端部と若干重なるが、遊技者は装飾図柄表示装置５１１０の表示の全てを視認可能である。また、左右扉５２５０ａ、５２５０ｂは、それぞれ任意の位置で停止可能であり、例えば、表示した装飾図柄がどの装飾図柄であるかを遊技者が識別可能な程度に、装飾図柄の一部だけを遮蔽するようなことができる。なお、左右扉５２５０ａ、５２５０ｂは、格子の孔から後方の装飾図柄表示装置５１１０の一部を視認可能にしてもよいし、格子の孔の障子部分を半透明のレンズ体で塞ぎ、後方の装飾図柄表示装置５１１０による表示を漠然と遊技者に視認させるようにしてもよいし、格子の孔の障子部分を完全に塞ぎ（遮蔽し）、後方の装飾図柄表示装置５１１０を全く視認不可にしてもよい。
The shielding means 5250 includes a grid-like
図１７９は、パチンコ機５１００を背面側から見た外観斜視図である。パチンコ機５１００の背面上部には、上方に開口した開口部を有し、球を一時的に貯留するための球タンク５１５２と、この球タンク５１５２の下方に位置し、球タンク５１５２の底部に形成した連通孔を通過して落下する球を背面右側に位置する払出装置５１５４に導くためのタンクレール５１５３とを配設している。
FIG. 179 is an external perspective view of the
払出装置５１５４は、筒状の部材からなり、その内部には、スプロケット５１５７と払出センサ５１５８とを備えている。スプロケット５１５７は、モータによって回転可能に構成されており、タンクレール５１５３を通過して払出装置５１５４内に落下した球を一時的に滞留させると共に、モータを駆動して所定角度だけ回転することにより、一時的に滞留した球を払出装置５１５４の下方へ１個ずつ送り出すように構成している。
The
払出センサ５１５８は、スプロケット５１５７が送り出した球の通過を検知するためのセンサであり、球が通過しているときにオンの信号を出力し、球が通過していないときはオフの信号を出力する。なお、この払出センサ５１５８を通過した球は、図示しない球レールを通過してパチンコ機５１００の表側に配設した貯留皿５１４４に到達するように構成しており、パチンコ機５１００は、この構成により遊技者に対して球の払い出しを行う。
The
払出装置５１５４の左側には、後述する主制御部５３００を構成する主基板５１６１と、後述する副制御部５４００を構成するサブ基板５１６４とを配設している。また、これら主基板５１６１やサブ基板５１６４の下方には、後述する発射制御部５６００を構成する発射基板５１６６と、後述する電源管理部５６５０を構成する電源基板５１６２と、後述する払出制御部５５５０を構成する払出基板５１６５と、この払出基板５１６５に接続したＣＲインターフェース部５１６３とを配設している。
On the left side of the
＜図柄の種類＞
次に、図１８０（ａ）〜（ｃ）を用いて、パチンコ機５１００の特図表示装置５１１４、装飾図柄表示装置５１１０、普図表示装置５１１２が停止表示する特図および普図の種類について説明する。
<Type of design>
Next, with reference to FIGS. 180 (a) to 180 (c), the special
同図（ａ）は特図の停止表示態様の一例を示したものである。本実施例の特図の停止表示態様には、大当り図柄である「特図１」と、特別大当り図柄である「特図２」と、外れ図柄である「特図３」の３種類がある。第１特図始動口５１２６または第２特図始動口５１２８に球が入賞したことを所定の球検出センサが検出したことを条件として特図変動遊技を開始した場合には、特図表示装置５１１４は、７個のセグメントの全点灯と、中央の１個のセグメントの点灯を繰り返す「特図の変動表示」を行う。そして、特図の変動開始前に決定した変動時間が経過すると、特図変動遊技の当選を報知する場合には「特図１」または「特図２」を停止表示し、特図変動遊技の外れを報知する場合には「特図３」を停止表示する。なお、図中の白抜きの部分が消灯するセグメントの場所を示し、黒塗りの部分が点灯するセグメントの場所を示している。
FIG. 4A shows an example of a special display stop display mode. There are three types of special display stop display modes of the present embodiment: “Special Figure 1” which is a jackpot symbol, “Special Figure 2” which is a special jackpot symbol, and “Special Figure 3” which is a missed symbol. . When the special figure variable game is started on the condition that a predetermined ball detection sensor detects that a ball has won the first special
同図（ｂ）は装飾図柄の一例を示したものである。本実施例の装飾図柄には、「装飾１」〜「装飾１０」の１０種類がある。第１特図始動口５１２６または第２特図始動口５１２８に球が入賞したことを所定の球検出センサが検出したことを条件にして、装飾図柄表示装置５１１０の左図柄表示領域５１１０ａ、中図柄表示領域５１１０ｂ、右図柄表示領域５１１０ｃの各図柄表示領域に、「装飾１」→「装飾２」→「装飾３」→・・・・「装飾９」→「装飾１０」→「装飾１」→・・・の順番で表示を切り替える「装飾図柄の変動表示」を行う。そして、大当りを報知する場合には、図柄表示領域５１１０ａ〜５１１０ｃに大当りに対応する図柄組合せ（本実施例では、同一の数字の装飾図柄の組合せ（例えば、「装飾２−装飾２−装飾２」））を停止表示し、特別大当りを報知する場合には、特別大当りに対応する図柄組合せ（本実施例では、同一の奇数番号数字の装飾図柄の組合せ（例えば、「装飾１−装飾１−装飾１」））を停止表示する。なお、大当りに対応する図柄の組合せを停止表示した場合には、大当り遊技または特別大当り遊技を開始し、特別大当りに対応する図柄の組合せを停止表示した場合には、特別大当り遊技を開始する。また、外れを報知する場合には、図柄表示領域５１１０ａ〜５１１０ｃに大当りに対応する図柄組合せ以外の図柄組合せを停止表示した後で、保留している装飾図柄の変動表示があれば、その変動表示を開始する。
FIG. 2B shows an example of a decorative design. There are 10 types of decoration patterns of the present embodiment: “
同図（ｃ）は普図の停止表示態様の一例を示したものである。本実施例の普図の停止表示態様には、当り図柄である「普図１」と、外れ図柄である「普図２」の２種類がある。普図始動口５１２４を球が通過したことを所定の球検出センサが検出したことを条件として普図表示遊技を開始した場合には、普図表示装置５１１２は、７個のセグメントの全点灯と、中央の１個のセグメントの点灯を繰り返す「普図の変動表示」を行う。そして、普図変動遊技の当選を報知する場合には「普図１」を停止表示し、普図変動遊技の外れを報知する場合には「普図２」を停止表示する。
FIG. 2C shows an example of a normal stop display mode. In the present embodiment, there are two types of stoppage display modes of the normal figure, “general figure 1” which is a winning symbol and “general figure 2” which is a missed symbol. In the case where a general-purpose display game is started on the condition that a predetermined ball detection sensor detects that a ball has passed through the general-purpose start opening 5124, the general-
＜制御部＞
次に、図１８１を用いて、このパチンコ機５１００の制御部の回路構成について詳細に説明する。なお、同図は制御部の回路ブロック図を示したものである。
<Control unit>
Next, the circuit configuration of the control unit of the
パチンコ機５１００の制御部は、大別すると、遊技の中枢部分を制御する主制御部５３００と、主制御部５３００が送信するコマンド信号（以下、単に「コマンド」と呼ぶ）に応じて、主に演出の制御を行う副制御部５４００と、主制御部５３００が送信するコマンドに応じて、主に遊技球の払い出しに関する制御を行う払出制御部５５５０と、遊技球の発射制御を行う発射制御部５６００と、パチンコ機５１００に供給される電源を制御する電源管理部５６５０によって構成している。
The control unit of the
＜主制御部＞
まず、パチンコ機５１００の主制御部５３００について説明する。主制御部５３００は、主制御部５３００の全体を制御する基本回路５３０２を備えており、この基本回路５３０２には、ＣＰＵ５３０４と、制御プログラムや各種データを記憶するためのＲＯＭ５３０６と、一時的にデータを記憶するためのＲＡＭ５３０８と、各種デバイスの入出力を制御するためのＩ／Ｏ５３１０と、時間や回数等を計測するためのカウンタタイマ５３１２と、ＷＤＴ（ウォッチドッグタイマ）５３１３を搭載している。なお、ＲＯＭ５３０６やＲＡＭ５３０８については他の記憶手段を用いてもよく、この点は後述する副制御部５４００についても同様である。この基本回路５３０２のＣＰＵ５３０４は、水晶発振器５３１４ｂが出力する外部クロックをクロック回路５３４０（図１８２参照。詳細は後述）で所定の分周比（この例では、１／２）で分周したシステムクロックＳＣＬＫを、基本クロックとして入力して動作する。
<Main control unit>
First, the
また、基本回路５３０２には、水晶発振器５３１４ａが出力する乱数用クロックＲＣＫを受信する度に０〜６５５３５の範囲で数値を変動させるハードウェア乱数カウンタとして使用しているカウンタ回路（乱数回路）５３１６を搭載している（詳細は後述する）。
Further, the
また、基本回路５３０２には、各始動口、入賞口の入り口および可変入賞口の内部に設けた球検出センサを含む各種センサ５３１８が出力する信号を受信し、増幅結果や基準電圧との比較結果を基本回路５３０２に出力するためのセンサ回路５３２０と、特図表示装置５１１４の表示制御を行うための表示回路５３２２と、普図表示装置５１１２の表示制御を行うための表示回路５３２４と、各種状態表示部５３２６（普図保留ランプ５１１６、特図保留ランプ５１１８、高確中ランプ５１１８等）の表示制御を行うための表示回路５３２８と、第２特図始動口５１２８や可変入賞口５１３０等を開閉駆動する各種ソレノイド５３３０を制御するためのソレノイド回路５３３２と、電源が投入されるとＣＰＵ５３０４に対して起動信号（リセット信号）を出力する起動信号出力回路（リセット信号出力回路）５３３８を接続している。
The
なお、第１特図始動口５１２６に球が入賞したことを球検出センサ５３１８が検出した場合には、センサ回路５３２０は球を検出したことを示す信号をカウンタ回路５３１６に出力する。この信号を受信したカウンタ回路５３１６は、第１特図始動口５１２６に対応するカウンタのそのタイミングにおける値をラッチし、ラッチした値を、第１特図始動口５１２６に対応する内蔵のカウンタ値記憶用レジスタに記憶する。また、カウンタ回路５３１６は、第２特図始動口５１２８に球が入賞したことを示す信号を受信した場合も同様に、第２特図始動口５１２８に対応するカウンタのそのタイミングにおける値をラッチし、ラッチした値を、第２特図始動口５１２８に対応する内蔵のカウンタ値記憶用レジスタに記憶する。また、カウンタ回路５３１６は、普図始動口５１２４に球が入賞したことを示す信号を受信した場合も同様に、普図始動口５１２４に対応するカウンタのそのタイミングにおける値をラッチし、ラッチした値を、普図始動口５１２４に対応する内蔵のカウンタ値記憶用レジスタに記憶する。
When the
さらに、基本回路５３０２には、情報出力回路５３３４を接続しており、主制御部５３００は、この情報出力回路５３３４を介して、外部のホールコンピュータ（図示省略）等が備える情報入力回路５６５２にパチンコ機５１００の遊技情報（例えば、遊技状態）を出力する。
Further, an
また、主制御部５３００は、副制御部５４００にコマンドを送信するための出力インタフェースと、払出制御部５５５０にコマンドを送信するための出力インタフェースをそれぞれ備えており、この構成により、副制御部５４００および払出制御部５５５０との通信を可能としている。なお、主制御部５３００と副制御部５４００および払出制御部５５０との情報通信は一方向の通信であり、主制御部５３００は副制御部５４００および払出制御部５５５０にコマンド等の信号を送信できるように構成しているが、副制御部５４００および払出制御部５５５０からは主制御部５３００にコマンド等の信号を送信できないように構成している。
Further, the
＜副制御部＞
次に、パチンコ機５１００の副制御部５４００について説明する。副制御部５４００は、主に主制御部５３００が送信したコマンド等に基づいて副制御部５４００の全体を制御する基本回路５４０２を備えており、この基本回路５４０２には、ＣＰＵ５４０４と、制御プログラムや各種データを記憶するためのＲＯＭ５４０６と、一時的にデータを記憶するためのＲＡＭ５４０８と、各種デバイスの入出力を制御するためのＩ／Ｏ５４１０と、時間や回数等を計測するためのカウンタタイマ５４１２を搭載している。この基本回路５４０２のＣＰＵ５４０４は、水晶発振器５４１４が出力する所定周期のクロック信号をシステムクロックとして入力して動作する。
<Sub control unit>
Next, the
また、基本回路５４０２には、スピーカ５４１６（およびアンプ）の制御を行うための音源ＩＣ５４１８と、各種ランプ５４２０の制御を行うための表示回路５４２２と、演出装置５２００の演出用可動体等を駆動する駆動装置であるソレノイドまたはモータ等が含まれる各種演出用駆動装置５４２４の制御を行うための演出用駆動装置制御回路５４２６と、装飾図柄表示装置（液晶表示装置）５１１０および遮蔽手段５２５０の制御を行うための副制御部５５００と、チャンスボタン５１４６の押下を検出して信号を出力するチャンスボタン検出回路５３８０を接続している。
Further, the
＜払出制御部、発射制御部、電源管理部＞
次に、パチンコ機５１００の払出制御部５５５０、発射制御部５６００、電源管理部５６５０について説明する。払出制御部５５５０は、主に主制御部５３００が送信したコマンド等の信号に基づいて払出装置５５５２を制御すると共に、払出センサ５５５４が出力する制御信号に基づいて賞球または貸球の払い出しが完了したか否かを検出すると共に、インタフェース部５５５６を介して、パチンコ機５１００とは別体で設けられたカードユニット５６５４との通信を行う。
<Discharge control unit, launch control unit, power supply management unit>
Next, the
発射制御部５６００は、払出制御部５５５０が出力する、発射許可または停止を指示する制御信号や、操作ハンドル５１４８内に設けた発射強度出力回路が出力する、遊技者による発射ハンドル５１４８の操作量に応じた発射強度を指示する制御信号に基づいて、発射杆５１３８および発射槌５１４０を駆動する発射モータ５６０２の制御や、貯留皿５１４４から発射レール５１４２に球を供給する球送り装置５６０４の制御を行う。
The launch control unit 5600 outputs the control signal output from the
電源管理部５６５０は、パチンコ機５１００に外部から供給される交流電源を直流化し、所定の電圧に変換して主制御部５３００、副制御部５４００等の各制御部や払出装置５５５２等の各装置に供給する。さらに、電源管理部５６５０は、外部からの電源が断たれた後も所定の部品（例えば主制御部５３００のＲＡＭ５３０８等）に所定の期間（例えば１０日間）電源を供給するための蓄電回路（例えばコンデンサ）を備えている。
The
＜主制御部の基本回路＞
次に、図１８２を用いて、主制御部５３００の基本回路５３０２について詳細に説明する。なお、同図は基本回路の内部構成図である。
<Basic circuit of main control unit>
Next, the
基本回路５３０２は、上述のＣＰＵ５３０４、ＲＯＭ（内蔵ＲＯＭ）５３０６、ＲＡＭ（内蔵ＲＡＭ）５３０８、カウンタタイマ５３１２（タイマ回路５３１２ａ、カウンタ回路５３１２ｂ）、カウンタ回路（乱数回路）５３１６、Ｉ／Ｏ５３１０（外部バス制御回路５３１０ａ、ＷＤＴ５３１３内蔵のリセット制御回路５３１０ｂ、パラレル入力ポート５３１０ｃ、アドレスデコード回路５３１０ｄ）、に加えて、クロック回路５３４０などを備える。
The
クロック回路５３４０は、上述の水晶発振器５３１４ｂ（以下、システム用水晶発振器５３１４ｂと称する場合がある）からＥＸ端子を介して入力される外部クロックＥＸ（この例では、２４ＭＨｚのクロック）を所定の分周比（この例では、１／２）で分周し、分周後のシステムクロックＳＣＬＫ（この例では、１２ＭＨｚのクロック）をＣＰＵコアや内部の各回路に供給する回路である。乱数回路５３１６は、詳細は後述するが、上述の水晶発振器５３１４ａ（以下、乱数用水晶発振器５３１４ａと称する場合がある）からＲＣＫ端子を介して入力される乱数用クロックＲＣＫ（この例では、１０ＭＨｚのクロック）に基づいてカウント値のカウントを行って乱数値を発生させるための回路である。なお、本実施例では、乱数用クロックＲＣＫの周波数を、システムクロックＳＣＬＫの周波数（この例では、１２ＭＨｚ）未満であって、後述する主制御部タイマ割り込み処理の周期としてカウンタ・タイマ５３１２に設定する周期（この例では２ｍｓ）以上の周波数に設定している。
The
図１８３は、基本回路５３０２に接続される乱数用水晶発振器５３１４ａとシステム用水晶発振器５３１４ｂの配線パターンの一例を示した回路ブロック図である。
FIG. 183 is a circuit block diagram showing an example of wiring patterns of the random
本実施例では、基本回路５３０２とシステム用水晶発振器５３１４ｂを結ぶ信号線Ｌｓの長さを、基本回路５３０２と乱数用水晶発振器５３１４ａを結ぶ信号線Ｌｒの長さよりも短く設定している（Ｌｒ＞Ｌｓ）。このような構成により、システム用水晶発振器５３１４ｂを基本回路５３０２の近傍に配置することができ、且つ、基本回路５３０２とシステム用水晶発振器５３１４ｂを結ぶ信号線Ｌｓの長さを短くすることができるため、システム用水晶発振器５３１４ｂから出力される外部クロックＥＸの信号を、安定して基本回路５３０２のクロック回路５３４０に供給することができるとともに、この外部クロックＥＸの信号に基づいて生成されるシステムクロックＳＣＬＫの信号も、安定してＣＰＵコアや内部の各回路に供給することができる。
In this embodiment, the length of the signal line Ls connecting the
また、クロック信号の供給源と供給先を結ぶ信号線の長さは、クロック信号に外乱が加わらないようになるべく短く設定するのが一般的であるが、基本回路５３０２と乱数用水晶発振器５３１４ａを結ぶ信号線Ｌｒの長さを敢えて長めに設定し、信号線Ｌｒを通る乱数用クロックＲＣＫの信号が外乱の影響を受けやすいように構成することによって、乱数用クロックＲＣＫの信号に基づいてカウント値のカウントを行う乱数回路５３１６のカウント値の更新タイミングにバラツキを与え、乱数回路５３１６が生成する乱数値のランダム性をさらに高めることができる。
In general, the length of the signal line connecting the supply source and the supply destination of the clock signal is set as short as possible so that no disturbance is applied to the clock signal. However, the
さらに、基本回路５３０２とシステム用水晶発振器５３１４ｂを結ぶ信号線Ｌｓの長さと、基本回路５３０２と乱数用水晶発振器５３１４ａを結ぶ信号線Ｌｒの長さを異ならせることにより、基本回路５３０２近傍の部品の配置の自由度を高めることができる。
Further, by making the length of the signal line Ls connecting the
＜乱数回路＞
次に、図１８４および図１８５を用いて、基本回路５３０２が備える乱数回路（カウンタ回路）５３１６について詳細に説明する。なお、図１８４は乱数回路の内部構成図であり、図１８５は乱数回路が備える周波数監視回路の内部構成図である。
<Random number circuit>
Next, a random number circuit (counter circuit) 5316 included in the
乱数回路５３１６は、乱数回路ＣＨ１〜ＣＨ４の４つの乱数回路を備える。なお、乱数回路ＣＨ２〜４の内部構成は、乱数回路ＣＨ１と同一であるため、図示は省略している。
The
乱数回路ＣＨ１〜ＣＨ４は、乱数更新回路５３１６ｇに取り込まれた乱数値を格納するための乱数レジスタ５３１６ｂと、乱数レジスタ５３１６ｂに乱数値が取り込まれたことを示すための乱数ラッチフラグレジスタ５３１６ｃと、乱数割込みを制御するための乱数割込み制御レジスタ５３１６ｄと、乱数更新回路５３１６ｇにおいて乱数値が正常に更新されたかどうかを更新毎に監視し、更新に異常があった場合に乱数値異常信号を出力する乱数監視回路５３１６ｅと、この乱数監視回路５３１６ｅから乱数値異常信号が入力された場合に乱数値異常信号状態ビットを１にセットする内部情報レジスタ５３１６ｆと、を有して構成されている。なお、乱数監視回路５３１６ｅは、乱数更新回路５３１６ｇに内蔵してもよいし、乱数回路ＣＨ１〜ＣＨ４で共通に設けてもよい（共通に設ける場合には、ＣＨ１〜ＣＨ４が識別できるようにフラグを設けてもよいし、フラグを共通に設けてもよい）。
The random number circuits CH1 to CH4 include a
この乱数回路５３１６は、各チャネル毎に異なった乱数列を持つ２種類の１６ビット乱数値を発生させることが可能であるとともに、ＲＯＭ５３０６の所定領域に設けた乱数使用設定、乱数初期設定、乱数取込設定の内容を変更することによって、乱数回路ＣＨ１〜ＣＨ４の使用／未使用、初期値・乱数列変更方法の選択、乱数値の更新周期、乱数値の取り込み方法、割込条件などを変更することが可能である。本実施例では、Ｐ０端子は第１特図始動口５１２６に入球があった場合に出力される特図１始動口入球検出信号、Ｐ１端子は第２特図始動口５１２８に入球があった場合に出力される特図２始動口入球検出信号、Ｐ２端子は普図始動口５１２４に入球があった場合に出力される普図始動口入球検出信号がそれぞれ入力されるようにセンサ回路５３２０と接続されているが、これに限定されない。
The
また、乱数回路ＣＨ１〜ＣＨ４は、周波数監視回路５３１６ａを備えている。この周波数監視回路５３１６ａは、図１８５に拡大して示すように、上述のクロック回路５３４０から出力されるシステムクロックＳＣＬＫが入力される平滑回路と、上述の水晶発振器５３１４ａからＲＣＫ端子を介して入力される乱数用クロックＲＣＫが入力される平滑回路と、平滑後のシステムクロックＳＣＬＫの周波数と乱数用クロックＲＣＫの周波数を比較し、ＲＣＫの周波数がシステムクロックＳＣＬＫの周波数以下（ＲＣＫ＝＜ＳＣＬＫ）である場合に、乱数用クロックＲＣＫの周波数が異常になったと判定し内部情報レジスタのクロック信号状態ビットを１にセットする比較器と、を備えている。
The random number circuits CH1 to CH4 include a
主制御部５３００のＣＰＵ５３０４は、所定のタイミングで、内部情報レジスタの乱数値異常信号状態ビットとクロック信号状態ビットを参照する。そして、乱数値異常信号状態ビットが１にセットされている場合（乱数更新回路５３１６ｇにおいて乱数値の更新に異常があった場合）には、乱数更新回路５３１６ｇに何らかの異常が発生したと判定し、乱数値異常信号状態ビットが０にセットされている場合には、乱数更新回路５３１６ｇが正常であると判定する。
The
また、内部情報レジスタのクロック信号状態ビットが１にセットされている場合（乱数用クロックＲＣＫの周波数がシステムクロックＳＣＬＫの周波数以下（ＲＣＫ＝＜ＳＣＬＫ）である場合）には、乱数用クロックＲＣＫに何らかの異常（例えば、乱数回路５３１６と水晶発振器５３１４ａとを結ぶ配線パターンの断線）が発生したと判定し、内部情報レジスタのクロック信号状態ビットが０にセットされている場合（乱数用クロックＲＣＫの周波数がシステムクロックＳＣＬＫの周波数より大きい（ＲＣＫ＞ＳＣＬＫ）場合）には、乱数用クロックＲＣＫが正常であると判定する。
Further, when the clock signal status bit of the internal information register is set to 1 (when the frequency of the random number clock RCK is equal to or lower than the frequency of the system clock SCLK (RCK = <SCLK)), the random number clock RCK When it is determined that some abnormality (for example, disconnection of the wiring pattern connecting the
なお、本実施例では、乱数用クロックＲＣＫの周波数がシステムクロックＳＣＬＫの周波数以下（ＲＣＫ＝＜ＳＣＬＫ）である場合に乱数用クロックＲＣＫの異常と判定しているが、本発明はこれに限定されず、例えば、異常と判定する閾値を複数種類設け、この複数種類の閾値の中から１つの閾値を選択可能に構成してもよい。また、システムクロックＳＣＬＫの周波数や、乱数用クロックＲＣＫの周波数は、本実施例で示した数値に限定されるものではない。たとえば、所定の情報（たとえばＲＯＭに記憶された情報）に基づいて、ＲＣＫ＝＜２×ＳＣＬＫ、ＲＣＫ＝＜１／２×ＳＣＬＫなど、異常の判定方式を設定できるようにしてもよい。なお、理想的には、１２ＭＨｚのシステムクロックＳＣＬＫに対して、１０ＭＨｚの乱数用クロックＲＣＫが３ＭＨｚ以下（システムクロックの１／４以下）の周波数になった場合に異常とすることが望ましい。 In this embodiment, when the frequency of the random number clock RCK is equal to or lower than the frequency of the system clock SCLK (RCK = <SCLK), it is determined that the random number clock RCK is abnormal. However, the present invention is not limited to this. Alternatively, for example, a plurality of types of threshold values for determining an abnormality may be provided, and one threshold value may be selected from the plurality of types of threshold values. Further, the frequency of the system clock SCLK and the frequency of the random number clock RCK are not limited to the numerical values shown in the present embodiment. For example, an abnormality determination method such as RCK = <2 × SCLK, RCK = <1/2 × SCLK, or the like may be set based on predetermined information (for example, information stored in the ROM). Ideally, it is desirable to make an abnormality when the 10 MHz random number clock RCK has a frequency of 3 MHz or less (1/4 or less of the system clock) with respect to the 12 MHz system clock SCLK.
＜主制御部メイン処理＞
次に、図１８６を用いて、主制御部５３００のＣＰＵ５３０４が実行する主制御部メイン処理について説明する。なお、同図は主制御部メイン処理の流れを示すフローチャートである。
<Main control unit main processing>
Next, main control unit main processing executed by the
上述したように、主制御部５３００には、電源が投入されると起動信号（リセット信号）を出力する起動信号出力回路（リセット信号出力回路）５３３８を設けている。この起動信号を入力した基本回路５３０２のＣＰＵ５３０４は、リセット割り込みによりリセットスタートしてＲＯＭ５３０６に予め記憶している制御プログラムに従って処理を実行する。
As described above, the
ステップＳ６１０１では、初期設定１を行う。この初期設定１では、ＣＰＵ５３０４のスタックポインタ（ＳＰ）へのスタック初期値の設定、割り込みマスクの設定、Ｉ／Ｏポート５３１０の初期設定、ＲＡＭ５３０８に記憶する各種変数の初期設定、ＷＤＴ５３１３への動作許可及び初期値の設定等を行う。なお、本実施例では、ＷＤＴ５３１３に、初期値として３２．８ｍｓに相当する数値を設定する。
In step S6101,
ステップＳ６１０２では、ＷＤＴ５３１３のカウンタの値をクリアし、ＷＤＴ５３１３による時間計測を再始動する。
In step S6102, the value of the
ステップＳ６１０３では、低電圧信号がオンであるか否か、すなわち、電圧監視回路５３３６が、電源管理部５６５０から主制御部５３００に供給している電源の電圧値が所定の値（本実施例では９Ｖ）未満である場合に電圧が低下したことを示す低電圧信号を出力しているか否かを監視する。そして、低電圧信号がオンの場合（ＣＰＵ５３０４が電源の遮断を検知した場合）にはステップＳ６１０２に戻り、低電圧信号がオフの場合（ＣＰＵ５３０４が電源の遮断を検知していない場合）にはステップＳ６１０４に進む。
In step S6103, whether or not the low voltage signal is ON, that is, the voltage value of the power source that the
ステップＳ６１０４では、初期設定２を行う。この初期設定２では、後述する主制御部タイマ割り込み処理を定期毎に実行するための周期を決める数値をカウンタ・タイマ５３１２に設定する処理、Ｉ／Ｏ５３１０の所定のポート（例えば試験用出力ポート、副制御部５４００への出力ポート）からクリア信号を出力する処理、ＲＡＭ５３０８への書き込みを許可する設定等を行う。
In step S6104,
ステップＳ６１０５では、電源の遮断前（電断前）の状態に復帰するか否かの判定を行い、電断前の状態に復帰しない場合（主制御部５３００の基本回路５３０２を初期状態にする場合）にはステップＳ６１０７に進む。同様に電源ステータスの情報が「サスペンド（電断時処理が行われたことを示す情報）」以外の情報を示している場合にもステップＳ６１０８に進む。
In step S6105, it is determined whether or not to return to the state before power interruption (before power interruption), and the state before power interruption is not restored (when the
具体的には、最初に、電源基板に設けた操作部を遊技店の店員などが操作した場合に送信されるＲＡＭクリア信号がオン（操作があったことを示す）であるか否か、すなわちＲＡＭクリアが必要であるか否かを判定し、ＲＡＭクリア信号がオンの場合（ＲＡＭクリアが必要な場合）には、基本回路５３０２を初期状態にすべくステップＳ６１０７に進む。一方、ＲＡＭクリア信号がオフの場合（ＲＡＭクリアが必要でない場合）は、ＲＡＭ５３０８に設けた電源ステータス記憶領域に記憶した電源ステータスの情報を読み出し、この電源ステータスの情報がサスペンドを示す情報であるか否かを判定する。そして、電源ステータスの情報がサスペンドを示す情報でない場合には、基本回路５３０２を初期状態にすべくステップＳ６１０７に進み、電源ステータスの情報がサスペンドを示す情報である場合には、ＲＡＭ５３０８の所定の領域（例えば全ての領域）に記憶している１バイトデータを初期値が０である１バイト構成のレジスタに全て加算することによりチェックサムを算出し、算出したチェックサムの結果が特定の値（例えば０）であるか否か（チェックサムの結果が正常であるか否か）を判定する。そして、チェックサムの結果が特定の値（例えば０）の場合（チェックサムの結果が正常である場合）には電断前の状態に復帰すべくステップＳ６１０６に進み、チェックサムの結果が特定の値（例えば０）以外である場合（チェックサムの結果が異常である場合）には、パチンコ機５１００を初期状態にすべくステップＳ６１０７に進む。同様に電源ステータスの情報が「サスペンド」以外の情報を示している場合にもステップＳ６１０７に進む。
Specifically, first, a RAM clear signal transmitted when a store clerk or the like of the game shop operates the operation unit provided on the power supply board is turned on (indicating that there is an operation), that is, It is determined whether or not the RAM clear is necessary. If the RAM clear signal is on (when the RAM clear is necessary), the process proceeds to step S6107 to set the
ステップＳ６１０６では、復電時処理を行う。この復電時処理では、電断時にＲＡＭ５３０８に設けられたスタックポインタ退避領域に記憶しておいたスタックポインタを読み出し、スタックポインタに再設定する。また、電断時にＲＡＭ５３０８に設けられたレジスタ退避領域に記憶しておいた各レジスタの値を読み出し、各レジスタに再設定した後、割り込み許可の設定を行う。以降、ＣＰＵ５３０４が、再設定後のスタックポインタやレジスタに基づいて制御プログラムを実行する結果、パチンコ機５１００は電源断時の状態に復帰する。すなわち、電断直前にタイマ割り込み処理（後述）に分岐する直前に行った（ステップＳ６１０８、ステップＳ６１０９内の所定の）命令の次の命令から処理を再開する。
In step S6106, power recovery processing is performed. In this power recovery process, the stack pointer stored in the stack pointer save area provided in the
ステップＳ６１０７では、初期化処理を行う。この初期化処理では、割り込み禁止の設定、スタックポインタへのスタック初期値の設定、ＲＡＭ５３０８の全ての記憶領域の初期化などを行う。
In step S6107, initialization processing is performed. In this initialization processing, interrupt prohibition setting, stack initial value setting to the stack pointer, initialization of all storage areas of the
ステップＳ６１０８では、割り込み禁止の設定を行った後、基本乱数更新処理を行う。この基本乱数更新処理では、普図タイマ乱数値、特図タイマ乱数値をそれぞれ生成するための２つの乱数カウンタを更新する。例えば、普図タイマ乱数値として取り得る数値範囲が０〜２０とすると、ＲＡＭ５３０８に設けた普図タイマ乱数値を生成するための乱数カウンタ記憶領域から値を取得し、取得した値に１を加算してから元の乱数カウンタ記憶領域に記憶する。このとき、取得した値に１を加算した結果が２１であれば０を元の乱数カウンタ記憶領域に記憶する。他の乱数カウンタもそれぞれ同様に更新する。また、この基本乱数更新処理の終了後に割り込み許可の設定を行ってステップＳ６１０９に進む。
In step S6108, after setting for prohibition of interruption, basic random number update processing is performed. In this basic random number update process, two random number counters for generating a normal figure timer random value and a special figure timer random value are updated. For example, if the range of values that can be taken as the normal timer random number value is 0 to 20, the value is acquired from the random number counter storage area for generating the normal timer random number value provided in the
ステップＳ６１０９では、演出乱数更新処理を行う。この演出乱数更新処理では、主制御部５３００で使用する演出用乱数値を生成するための乱数カウンタを更新する。
In step S6109, effect random number update processing is performed. In this effect random number update process, the random number counter for generating the effect random number used by the
主制御部５３００は、所定の周期ごとに開始するタイマ割り込み処理を行っている間を除いて、ステップＳ６１０８およびＳ６１０９の処理を繰り返し実行する。
The
＜主制御部タイマ割り込み処理＞
次に、図１８７を用いて、主制御部５３００のＣＰＵ５３０４が実行する主制御部タイマ割り込み処理について説明する。なお、同図は主制御部タイマ割り込み処理の流れを示すフローチャートである。
<Main controller timer interrupt processing>
Next, with reference to FIG. 187, main control unit timer interrupt processing executed by the
主制御部５３００は、所定の周期（本実施例では約２ｍｓに１回）でタイマ割り込み信号を発生するカウンタ・タイマ５３１２を備えており、このタイマ割り込み信号を契機として主制御部タイマ割り込み処理を所定の周期で開始する。
The
ステップＳ６２０１では、タイマ割り込みスタート処理を行う。このタイマ割り込みスタート処理では、ＣＰＵ５３０４の各レジスタの値をスタック領域に一時的に退避する処理などを行う。
In step S6201, timer interrupt start processing is performed. In the timer interrupt start process, a process of temporarily saving each register value of the
ステップＳ６２０２では、ＷＤＴ５３１３のカウント値が初期設定値（本実施例では３２．８ｍｓ）を超えてＷＤＴ割り込みが発生しないように（処理の異常を検出しないように）、ＷＤＴを定期的に（本実施例では、主制御部タイマ割り込みの周期である約２ｍｓに１回）リスタートを行う。
In step S6202, the count value of the
ステップＳ６２０３では、入力ポート状態更新処理を行う。この入力ポート状態更新処理では、Ｉ／Ｏ５３１０の入力ポートを介して、上述のガラス枠５１５４が開放状態または閉鎖状態のいずれの状態であるかを検出するための開放センサ、上述の下皿５１５０が球で一杯になったか否かを検出するための下皿満タンセンサ、および複数の球検出センサを含む各種センサ５３１８の検出信号を入力して検出信号の有無を監視し、ＲＡＭ５３０８に各種センサ５３１８ごとに区画して設けた信号状態記憶領域に記憶する。本実施例では、前々回のタイマ割り込み処理（約４ｍｓ前）で検出した各々の球検出センサの検出信号の有無の情報を、ＲＡＭ５３０８に各々の球検出センサごとに区画して設けた前回検出信号記憶領域から読み出し、この情報をＲＡＭ５３０８に各々の球検出センサごとに区画して設けた前々回検出信号記憶領域に記憶し、前回のタイマ割り込み処理（約２ｍｓ前）で検出した各々の球検出センサの検出信号の有無の情報を、ＲＡＭ５３０８に各々の球検出センサごとに区画して設けた今回検出信号記憶領域から読み出し、この情報を上述の前回検出信号記憶領域に記憶する。また、今回検出した各々の球検出センサの検出信号を、上述の今回検出信号記憶領域に記憶する。
In step S6203, input port state update processing is performed. In this input port state update process, an open sensor for detecting whether the above-mentioned
ステップＳ６２０４およびステップＳ６２０５では、大当り種別用乱数更新処理および基本乱数更新処理を行う。これらの大当り種別用乱数更新処理および基本乱数更新処理では、次に主制御部５３００で使用する大当り種別用乱数等を更新する。なお、更新の方法は上述のステップＳ６１０８およびＳ６１０９と同様である。
In step S6204 and step S6205, a jackpot type random number update process and a basic random number update process are performed. In these jackpot type random number update processing and basic random number update processing, the jackpot type random number used in the
ステップＳ６２０６では、演出乱数更新処理を行う。この演出乱数更新処理では、主制御部５３００で使用する演出用乱数値を生成するための乱数カウンタを更新する。
In step S6206, effect random number update processing is performed. In this effect random number update process, the random number counter for generating the effect random number used by the
ステップＳ６２０７では、タイマ更新処理を行う。このタイマ更新処理では、普通図柄表示装置５１１２に図柄を変動・停止表示する時間を計時するための普図表示図柄更新タイマ、特別図柄表示装置５１１４に図柄を変動・停止表示する時間を計時するための特図表示図柄更新タイマ、所定の入賞演出時間、所定の開放時間、所定の閉鎖時間、所定の終了演出期間などを計時するためのタイマなどを含む各種タイマを更新する。
In step S6207, timer update processing is performed. In this timer update process, a normal symbol display symbol update timer for timing the time for symbol change / stop display on the normal
ステップＳ６２０８では、入賞口カウンタ更新処理を行う。この入賞口カウンタ更新処理では、入賞口（一般入賞口５１２２、第１、第２特図始動口５１２６、５１２８、および可変入賞口５１３０）に入賞（入球）があった場合に、ＲＡＭ５３０８に各入賞口ごとに設けた賞球数記憶領域の値を読み出し、１を加算して、元の賞球数記憶領域に設定する。なお、乱数用クロックＲＣＫが異常であっても入賞に対する賞球払出数の増加を制限する理由がないため、後述するステップＳ６２０９のように乱数用クロックＲＣＫに異常がある場合でも特別な処理を行わないが、不正者に対する懲罰的な意味で乱数用クロックＲＣＫに異常がある場合に賞球数を加算しない等の所定の処理を行ってもよい。また、次のステップＳ６２０９では、入賞受付処理を行う（詳細は後述する）。ステップＳ６２１０では、払出要求数送信処理を行う。なお、払出制御部５５０に出力する出力予定情報および払出要求情報は１バイトで構成しており、ビット７にストローブ情報（オンの場合、データをセットしていることを示す）、ビット６に電源投入情報（オンの場合、電源投入後一回目のコマンド送信であることを示す）、ビット４〜５に今回加工種別（０〜３）、およびビット０〜３に加工後の払出要求数を示すようにしている。
In step S6208, a winning opening counter update process is performed. In this winning opening counter updating process, when there is a winning (winning) in the winning opening (general winning
ステップＳ６２１１では、普図状態更新処理を行う。この普図状態更新処理は、普図の状態に対応する複数の処理のうちの１つの処理を行う。例えば、普図変動中（後述する普図汎用タイマの値が１以上）における普図状態更新処理では、普図表示装置５１１２を構成する７セグメントＬＥＤの点灯と消灯を繰り返す点灯・消灯駆動制御を行う。
In step S6211, the normal state update process is performed. This normal state update process performs one of a plurality of processes corresponding to the normal state. For example, in a general diagram state update process during a normal map change (a general-purpose general-purpose timer value to be described later is 1 or more), on / off drive control that repeatedly turns on and off the 7-segment LED constituting the general
また、普図変動表示時間が経過したタイミング（普図表示図柄更新タイマの値が１から０になったタイミング）における普図状態更新処理では、当りフラグがオンの場合には、上述の普図１の態様となるように普図表示装置５１１２を構成する７セグメントＬＥＤの点灯・消灯駆動制御を行い、当りフラグがオフの場合には、上述の普図２の態様となるように普図表示装置５１１２を構成する７セグメントＬＥＤの点灯・消灯駆動制御を行うと共に、その後、所定の停止表示期間（例えば５００ｍ秒間）その表示を維持するためにＲＡＭ５３０８に設けた普図停止時間管理用タイマの記憶領域に停止期間を示す情報を設定する。この設定により普図の停止表示を行い、普図変動遊技の結果を遊技者に報知するようにしている。
Also, in the normal state update process at the timing when the normal map change display time has elapsed (the timing when the value of the general map display symbol update timer has changed from 1 to 0), if the hit flag is on, When the 7-segment LED constituting the
また、所定の停止表示期間が終了したタイミング（普図停止時間管理用タイマの値が１から０になったタイミング）で開始する普図状態更新処理では、当りフラグがオンの場合には、所定の開放期間（例えば２秒間）、第２特図始動口５１２８の羽根部材の開閉駆動用のソレノイド５３３０に、羽根部材を開放状態に保持する信号を出力するとともに、ＲＡＭ５３０８に設けた羽根開放時間管理用タイマの記憶領域に開放期間を示す情報を設定する。
Further, in the normal state update process that starts at the timing when the predetermined stop display period ends (when the value of the normal stop time management timer value changes from 1 to 0), if the hit flag is on, the predetermined state is displayed. During the opening period (for example, 2 seconds), a signal for holding the blade member in an open state is output to the
また、所定の開放期間が終了したタイミング（羽根開放時間管理用タイマの値が１から０になったタイミング）で開始する普図状態更新処理では、所定の閉鎖期間（例えば５００ｍ秒間）、羽根部材の開閉駆動用のソレノイド５３３０に、羽根部材を閉鎖状態に保持する信号を出力するとともに、ＲＡＭ５３０８に設けた羽根閉鎖時間管理用タイマの記憶領域に閉鎖期間を示す情報を設定する。
In the usual state update process that starts at the timing when the predetermined opening period ends (the timing when the value of the blade opening time management timer is changed from 1 to 0), the blade member has a predetermined closing period (for example, 500 milliseconds). A signal for holding the blade member in the closed state is output to the opening /
また、所定の閉鎖期間を経過したタイミング（羽根閉鎖時間管理用タイマの値が１から０になったタイミング）で開始する普図状態更新処理では、普図の状態を非作動中に設定する。普図の状態が非作動中の場合における普図状態更新処理では、何もせずに次のステップＳ６２１２に移行するようにしている。 In the normal state update process that starts at the timing when a predetermined closing period has elapsed (the timing when the value of the blade closing time management timer changes from 1 to 0), the normal state is set to inactive. In the normal state update process when the normal state is inactive, the process proceeds to the next step S6212 without doing anything.
ステップＳ６２１２では、普図関連抽選処理を行う。この普図関連抽選処理では、普図変動遊技および第２特図始動口５１２８の開閉制御を行っておらず（普図の状態が非作動中）、且つ、保留している普図変動遊技の数が１以上である場合に、上述の乱数値記憶領域に記憶している普図当選乱数値に基づいた乱数抽選により普図変動遊技の結果を当選とするか、不当選とするかを決定する当り判定をおこない、当選とする場合にはＲＡＭ５３０８に設けた当りフラグにオンを設定する。不当選の場合には、当りフラグにオフを設定する。また、当り判定の結果に関わらず、次に上述の普図タイマ乱数値生成用の乱数カウンタの値を普図タイマ乱数値として取得し、取得した普図タイマ乱数値に基づいて複数の変動時間のうちから普図表示装置５１１２に普図を変動表示する時間を１つ選択し、この変動表示時間を、普図変動表示時間として、ＲＡＭ５３０８に設けた普図変動時間記憶領域に記憶する。なお、保留している普図変動遊技の数は、ＲＡＭ５３０８に設けた普図保留数記憶領域に記憶するようにしており、当り判定をするたびに、保留している普図変動遊技の数から１を減算した値を、この普図保留数記憶領域に記憶し直すようにしている。また当り判定に使用した乱数値を消去する。
In step S6212, a general drawing related lottery process is performed. In this general map-related lottery process, the open / close control of the general map variable game and the second special
ステップＳ６２１３では、特図状態更新処理を行う（詳細は後述する）。ステップＳ６２１４では、特図関連抽選処理を行う。この特図関連抽選処理では、特図変動遊技および可変入賞口５１３０の開閉制御を行っておらず（特図の状態が非作動中）、且つ、保留している特図変動遊技の数が１以上である場合に、大当り判定テーブル、高確率状態移行判定テーブル、タイマ番号決定テーブルなどを使用した各種抽選のうち、最初に大当り判定を行う。具体的には、ステップＳ６２０３で乱数値記憶領域に記憶した特図当選乱数値が、大当り判定テーブルの第１特図始動口用抽選データの数値範囲であるか否かを判定し、特図当選乱数値が第１特図始動口用抽選データの数値範囲である場合には、特図変動遊技の当選と判定してＲＡＭ５３０８に設けた大当りフラグの格納領域に大当りとなることを示す情報を設定する（ここで、大当りの情報をＲＡＭ５３０８に設定することを大当りフラグをオンに設定するという）。一方、特図当選乱数値が第１特図始動口用抽選データの数値範囲以外である場合には、特図変動遊技の外れと判定してＲＡＭ５３０８に設けた大当りフラグの格納領域に外れとなることを示す情報を設定する（ここで、外れの情報をＲＡＭ５３０８に設定することを大当りフラグをオフに設定するという）。なお、保留している特図変動遊技の数は、ＲＡＭ５３０８に設けた特図保留数記憶領域に記憶するようにしており、当り判定をするたびに、保留している特図変動遊技の数から１を減算した値を、この特図保留数記憶領域に記憶し直すようにしている。また、当り判定に使用した乱数値を消去する。
In step S6213, special figure state update processing is performed (details will be described later). In step S6214, special drawing related lottery processing is performed. In this special drawing-related lottery process, the opening / closing control of the special drawing variable game and the
大当りフラグにオンを設定した場合には、次に確変移行判定を行う。具体的には、大当り種別用乱数が、移行判定乱数の数値範囲であるか否かを判定し、特図乱数値が抽選データの数値範囲である場合には、ＲＡＭ５３０８に設けた確変（確率変動）フラグの格納領域に、特別大当り遊技を開始することを示す情報を設定する。（ここで、特別大当り遊技開始の情報をＲＡＭ５３０８に設定することを確変フラグをオンに設定するという）。一方、大当り種別用乱数が抽選データの数値範囲以外である場合には、上述の確変フラグの格納領域に、大当り遊技を開始することを示す情報を設定する（ここで、大当り遊技開始の情報をＲＡＭ５３０８に設定することを確変フラグをオフに設定するという）。
If the big hit flag is set to ON, the probability variation transition determination is performed next. Specifically, it is determined whether or not the jackpot type random number is in the numerical range of the transition determination random number, and if the special figure random number value is in the numerical range of the lottery data, the probability variation (probability variation) provided in the
大当り判定の結果に関わらず、次にタイマ番号を決定する処理を行う。具体的には、上述の特図タイマ乱数値生成用の乱数カウンタの値を特図タイマ乱数値として取得する。大当りフラグの値、および取得した特図タイマ乱数値を含むタイマ乱数の数値範囲に対応するタイマ番号を選択し、ＲＡＭ５３０８に設けた所定のタイマ番号格納領域に記憶する。さらに、そのタイマ番号に対応する変動時間を、特図変動表示時間として、上述の特図表示図柄更新タイマに記憶し、コマンド設定送信処理（ステップＳ６２１５）で一般コマンド回転開始設定送信処理を実行させるために上述の送信情報記憶領域に０１Ｈを送信情報（一般情報）として追加記憶してから処理を終了する。
Regardless of the result of the big hit determination, the process for determining the timer number is performed next. Specifically, the value of the random counter for generating the special figure timer random value described above is acquired as the special figure timer random value. A timer number corresponding to the value of the jackpot flag and the timer random number range including the acquired special figure timer random number value is selected and stored in a predetermined timer number storage area provided in the
ステップＳ６２１５では、コマンド設定送信処理を行う。なお、副制御部５４００および払出制御部５５０に送信する出力予定情報（コマンド）は１６ビットで構成しており、ビット１５はストローブ情報（オンの場合、データをセットしていることを示す）、ビット１１〜１４はコマンド種別（００Ｈの場合は基本コマンド、０１Ｈの場合は図柄変動開始コマンド、０４Ｈの場合は図柄変動停止コマンド、０５Ｈの場合は入賞演出開始コマンド、０６Ｈの場合は終了演出開始コマンド、０７Ｈの場合は大当りラウンド数指定コマンド、０ＥＨの場合は復電コマンド、０ＦＨの場合はＲＡＭクリアコマンド、１０Ｈの場合は乱数クロック異常コマンドをそれぞれ示すなど、コマンドの種類を特定可能な情報）、ビット０〜１０はコマンドデータ（コマンド種別に対応する所定の情報）で構成している。
In step S6215, command setting transmission processing is performed. The output schedule information (command) transmitted to the
具体的には、ストローブ情報はコマンド送信処理でオン、オフするようにしている。また、コマンド種別が図柄変動開始コマンドの場合であればコマンドデータに、大当りフラグの値、確変フラグの値、特図関連抽選処理で選択したタイマ番号などを示す情報を含み、図柄変動停止コマンドの場合であれば、大当りフラグの値、確変フラグの値などを含み、入賞演出コマンドおよび終了演出開始コマンドの場合であれば、確変フラグの値などを含み、大当りラウンド数指定コマンドの場合であれば確変フラグの値、大当りラウンド数などを含むようにしている。コマンド種別が基本コマンドを示す場合は、コマンドデータにデバイス情報、第１特図始動口５１２６への入賞の有無、第２特図始動口５１２８への入賞の有無、可変入賞口５１３０への入賞の有無などを含む。
Specifically, the strobe information is turned on and off by command transmission processing. If the command type is a symbol variation start command, the command data includes information indicating the value of the big hit flag, the probability variation flag, the timer number selected in the special symbol related lottery process, etc. If it is a case, it includes the value of the jackpot flag, the probability variation flag, etc. If it is a winning effect command and an end effect start command, it includes the value of the probability variation flag, etc. If it is a jackpot round number designation command The value of the probability variation flag, the number of big hit rounds, etc. are included. When the command type indicates a basic command, device information in the command data, presence / absence of winning in the first special
また、上述の一般コマンド回転開始設定送信処理では、コマンド種別に０１Ｈ、コマンドデータにＲＡＭ５３０８に記憶している大当りフラグの値、確変フラグの値、特図関連抽選処理で選択したタイマ番号、保留している特図変動遊技の数などを示す情報を設定する。上述の一般コマンド回転停止設定送信処理では、コマンド種別に０４Ｈ、コマンドデータにＲＡＭ５３０８に記憶している大当りフラグの値、確変フラグの値などを示す情報を設定する。上述の一般コマンド入賞演出設定送信処理では、コマンド種別に０５Ｈ、コマンドデータにＲＡＭ５３０８に記憶している入賞演出期間中に装飾図柄表示装置５１１０・各種ランプ５４２０・スピーカ５４１６に出力する演出制御情報、確変フラグの値、保留している特図変動遊技の数などを示す情報を設定する。上述の一般コマンド終了演出設定送信処理では、コマンド種別に０６Ｈ、コマンドデータにＲＡＭ５３０８に記憶している演出待機期間中に装飾図柄表示装置５１１０・各種ランプ５４２０・スピーカ５４１６に出力する演出制御情報、確変フラグの値、保留している特図変動遊技の数などを示す情報を設定する。上述の一般コマンド大入賞口開放設定送信処理では、コマンド種別に０７Ｈ、コマンドデータにＲＡＭ５３０８に記憶している大当りラウンド数、確変フラグの値、保留している特図変動遊技の数などを示す情報を設定する。上述の一般コマンド大入賞口閉鎖設定送信処理では、コマンド種別に０８Ｈ、コマンドデータにＲＡＭ５３０８に記憶している大当りラウンド数、確変フラグの値、保留している特図変動遊技の数などを示す情報を設定する。副制御部５４００では、受信した出力予定情報に含まれるコマンド種別により、主制御部５３００における遊技制御の変化に応じた演出制御の決定が可能になるとともに、出力予定情報に含まれているコマンドデータの情報に基づいて、演出制御内容を決定することができるようになる。
In the general command rotation start setting transmission process described above, the command type is 01H, the jackpot flag value stored in the
ステップＳ６２１６では、外部出力信号設定処理を行う。この外部出力信号設定処理では、ＲＡＭ５３０８に記憶している遊技情報を、情報出力回路５３３４を介してパチンコ機５１００とは別体の情報入力回路５６５２に出力する。
In step S6216, an external output signal setting process is performed. In this external output signal setting process, the game information stored in the
ステップＳ６２１７では、デバイス監視処理を行う。このデバイス監視処理では、ステップＳ６２０３において信号状態記憶領域に記憶した各種センサの信号状態を読み出して、ガラス枠開放エラーの有無または下皿満タンエラーの有無などを監視し、ガラス枠開放エラーまたは下皿満タンエラーを検出した場合に、副制御部５４００に送信すべき送信情報に、ガラス枠開放エラーの有無または下皿満タンエラーの有無を示すデバイス情報を設定する。また、各種ソレノイド５３３０を駆動して第２特図始動口５１２８や、可変入賞口５１３０の開閉を制御したり、表示回路５３２２、５３２４、５３２８を介して普図表示装置５１１２、特図表示装置５１１４、各種状態表示部５３２６などに出力する表示データを、Ｉ／Ｏ５３１０の出力ポートに設定する。また、払出要求数送信処理（ステップＳ６２１０）で設定した出力予定情報を出力ポート５３１０を介して副制御部５４００に出力する。
In step S6217, device monitoring processing is performed. In this device monitoring process, the signal states of the various sensors stored in the signal state storage area in step S6203 are read to monitor the presence / absence of a glass frame open error or a bottom pan full error, and the like. When a full tank error is detected, device information indicating whether or not there is a glass frame opening error or a lower pan full error is set in the transmission information to be transmitted to the
ステップＳ６２１８では、低電圧信号がオンであるか否かを監視する。そして、低電圧信号がオンの場合（電源の遮断を検知した場合）にはステップＳ６２２０に進み、低電圧信号がオフの場合（電源の遮断を検知していない場合）にはステップＳ６２１９に進む。 In step S6218, it is monitored whether or not the low voltage signal is on. If the low voltage signal is on (when power-off is detected), the process proceeds to step S6220. If the low-voltage signal is off (when power-off is not detected), the process proceeds to step S6219.
ステップＳ６２１９では、タイマ割り込みエンド処理を行う。このタイマ割り込みエンド処理では、ステップＳ６２０１で一時的に退避した各レジスタの値を元の各レジスタに設定したり、割り込み許可の設定などを行う。 In step S6219, timer interrupt end processing is performed. In this timer interrupt end process, the value of each register temporarily saved in step S6201 is set in each original register, or interrupt permission is set.
ステップＳ６２２０では、電源管理部５６５０から主制御部５３００に供給している電源の電圧値を監視する電圧監視回路が、所定の値以下である場合に電圧が低下したことを示す電圧低下信号を出力しているか否か、すなわち電源の遮断を検知したか否かを監視し、電源の遮断を検知した場合には、復電時に電断時の状態に復帰するための特定の変数やスタックポインタを復帰データとしてＲＡＭ５３０８の所定の領域に退避し、入出力ポートの初期化等の電断処理を行う。また、電源ステータスを「サスペンド」に設定する。
In step S6220, the voltage monitoring circuit that monitors the voltage value of the power source supplied from the
＜入賞受付処理＞
次に、図１８８を用いて、上述の主制御部タイマ割り込み処理における入賞受付処理について説明する。なお、同図は入賞受付処理の流れを示すフローチャートである。
<Prize acceptance process>
Next, with reference to FIG. 188, the winning acceptance process in the main controller timer interrupt process described above will be described. This figure is a flowchart showing the flow of the winning acceptance process.
ステップＳ６３０１〜ステップＳ６３０３では、前々回第１特図始動口検出信号記憶領域、前回第１特図始動口検出信号記憶領域、および今回第１特図始動口検出信号記領域の各記憶領域に記憶した第１特図始動口球検出センサの検出信号の有無の情報を比較し、第１特図始動口球検出センサにおける過去３回分の検出信号の有無の情報が予め定めた入賞パターン情報と一致するか否かを判定する。そして、第１特図始動口球検出センサにおいて過去３回分の検出信号の有無の情報が、予め定めた入賞判定パターン情報（本実施例では、今回第１特図始動口検出信号がオン、前回第１特図始動口検出信号がオン、前々回第１特図始動口検出信号がオフであることを示す情報）と一致した場合に、第１特図始動口５１２６への入球があったと判定する。例えば、第１特図始動口球検出センサにおいて過去３回分の検出信号の有無の情報が上述の入賞判定パターン情報と一致した場合には、第１特図始動口５１２６への入球があったと判定し、以降の第１特図始動口５１２６への入球に伴う処理を行うが、過去３回分の検出信号の有無の情報が上述の入賞判定パターン情報と一致しなかった場合には、以降の第１特図始動口５１２６の入球に伴う処理を行わずに処理を終了する。
In steps S6301 to S6303, the first special figure start port detection signal storage area, the previous first special figure start port detection signal storage area, and the current first special figure start port detection signal storage area are stored in the respective storage areas. The information on the presence / absence of the detection signal of the first special figure starting mouth ball detection sensor is compared, and the information on the presence / absence of the detection signals for the past three times in the first special figure starting mouth ball detection sensor matches the predetermined winning pattern information. It is determined whether or not. In the first special figure starting mouth ball detection sensor, information on the presence or absence of detection signals for the past three times is predetermined winning determination pattern information (in the present embodiment, the first special figure starting mouth detection signal is turned on previously, When the first special figure starting port detection signal coincides with the information indicating that the first special figure starting port detection signal is off the previous time), it is determined that the first special
ステップＳ６３０４では、上述の内部情報レジスタのクロック信号状態ビットを参照し、乱数用クロックの周波数に異常があるか無いかを判定する。そして、乱数用クロックの周波数に異常がある場合にはステップＳ６３０５の処理を実行することなくステップＳ６３０６に進み、乱数用クロックの周波数に異常がない場合には、ステップＳ６３０５に進む。 In step S6304, it is determined whether or not there is an abnormality in the frequency of the random number clock by referring to the clock signal status bit of the internal information register described above. If there is an abnormality in the frequency of the random number clock, the process proceeds to step S6306 without executing the process of step S6305. If there is no abnormality in the frequency of the random number clock, the process proceeds to step S6305.
ステップＳ６３０５では、カウンタ回路（乱数回路）５３１６から乱数を取得する。より具体的には、第１特図始動口５１２６に入賞があり、且つ、保留している特図変動遊技の数が４未満である場合には、第１特図始動口５１２６に対応するカウンタ回路５３１６の乱数値レジスタから取り出した値を特図当選乱数値として取得、または取り出した値に「所定の加工」を行なった値を特図当選乱数値として取得する。また、上述の特図乱数値生成用の乱数カウンタから取り出した値を特図乱数値として取得、または取り出した値に「所定の加工」を行なった値を特図乱数値として取得し、ＲＡＭ５３０８に設けた乱数値記憶領域に特図当選乱数値と共に記憶する。
In step S 6305, a random number is acquired from the counter circuit (random number circuit) 5316. More specifically, when there is a prize at the first special
ステップＳ６３０６〜ステップＳ６３０８では、前々回第２特図始動口検出信号記憶領域、前回第２特図始動口検出信号記憶領域、および今回第２特図始動口検出信号記領域の各記憶領域に記憶した第２特図始動口球検出センサの検出信号の有無の情報を比較し、第２特図始動口球検出センサにおける過去３回分の検出信号の有無の情報が予め定めた入賞パターン情報と一致するか否かを判定する。そして、第２特図始動口球検出センサにおいて過去３回分の検出信号の有無の情報が、予め定めた入賞判定パターン情報（本実施例では、今回第２特図始動口検出信号がオン、前回第２特図始動口検出信号がオン、前々回第２特図始動口検出信号がオフであることを示す情報）と一致した場合に、第２特図始動口５１３０への入球があったと判定する。例えば、第２特図始動口球検出センサにおいて過去３回分の検出信号の有無の情報が上述の入賞判定パターン情報と一致した場合には、第２特図始動口５１２８への入球があったと判定し、以降の第２特図始動口５１２８への入球に伴う処理を行うが、過去３回分の検出信号の有無の情報が上述の入賞判定パターン情報と一致しなかった場合には、以降の第２特図始動口５１２８の入球に伴う処理を行わずに処理を終了する。
In steps S6306 to S6308, the second special figure start port detection signal storage area, the previous second special figure start opening detection signal storage area, and the current second special figure start opening detection signal storage area are stored in the respective storage areas. The information on the presence / absence of the detection signal of the second special figure starting ball detecting sensor is compared, and the information on the presence / absence of the detection signals for the past three times in the second special figure starting ball detecting sensor coincides with the predetermined winning pattern information. It is determined whether or not. The information on the presence or absence of detection signals for the past three times in the second special figure starting mouth ball detection sensor is predetermined winning determination pattern information (in this embodiment, the second special figure starting mouth detection signal is turned on previously, When the second special figure start port detection signal coincides with the information indicating that the second special figure start port detection signal has been turned off two times before, it is determined that the second special
ステップＳ６３０９では、上述の内部情報レジスタのクロック信号状態ビットを参照し、乱数用クロックの周波数に異常があるか無いかを判定する。そして、乱数用クロックの周波数に異常がある場合にはステップＳ６３１０の処理を実行することなくステップＳ６３１１に進み、乱数用クロックの周波数に異常がない場合には、ステップＳ６３１０に進む。 In step S6309, it is determined whether there is an abnormality in the frequency of the random number clock by referring to the clock signal status bit of the internal information register. If there is an abnormality in the frequency of the random number clock, the process proceeds to step S6311 without executing the process of step S6310. If there is no abnormality in the frequency of the random number clock, the process proceeds to step S6310.
ステップＳ６３１０では、カウンタ回路（乱数回路）５３１６から乱数を取得する。より具体的には、第２特図始動口５１２８に入賞があり、且つ、保留している特図変動遊技の数が４未満である場合には、第２特図始動口５１２８に対応するカウンタ回路５３１６の乱数値レジスタから取り出した値を特図当選乱数値として取得、または取り出した値に「所定の加工」を行なった値を特図当選乱数値として取得する。また、上述の特図乱数値生成用の乱数カウンタから取り出した値を特図乱数値として取得、または取り出した値に「所定の加工」を行なった値を特図乱数値として取得し、ＲＡＭ５３０８に設けた乱数値記憶領域に特図当選乱数値と共に記憶する。
In step S6310, a random number is acquired from the counter circuit (random number circuit) 5316. More specifically, if there is a prize at the second special
ステップＳ６３１１〜ステップＳ６３１３では、前々回普図始動口検出信号記憶領域、前回普図始動口検出信号記憶領域、および今回普図始動口検出信号記領域の各記憶領域に記憶した普図始動口球検出センサの検出信号の有無の情報を比較し、普図始動口球検出センサにおける過去３回分の検出信号の有無の情報が予め定めた入賞パターン情報と一致するか否かを判定する。そして、普図始動口球検出センサにおいて過去３回分の検出信号の有無の情報が、予め定めた入賞判定パターン情報（本実施例では、今回普図始動口検出信号がオン、前回普図始動口検出信号がオン、前々回普図始動口検出信号がオフであることを示す情報）と一致した場合に、普図始動口５１２４を球が通過したと判定する。例えば、普図始動口球検出センサにおいて過去３回分の検出信号の有無の情報が上述の入賞判定パターン情報と一致した場合には、普図始動口５１２４の球の通過があったと判定し、以降の普図始動口５１２４の球の通過に伴う処理を行うが、過去３回分の検出信号の有無の情報が上述の入賞判定パターン情報と一致しなかった場合には、以降の普図始動口５１２４の球の通過に伴う処理を行わずに処理を終了する。
In step S6311 to step S6313, the general-purpose start-up ball detection stored in the respective memory areas of the previous-time general-purpose start-port detection signal storage area, the previous general-purpose start-port detection signal storage area, and the current general-purpose start-port detection signal storage area. The information on the presence / absence of the detection signal of the sensor is compared, and it is determined whether or not the information on the presence / absence of the detection signal for the past three times in the normal start ball detection sensor matches the predetermined winning pattern information. The information on the presence / absence of detection signals for the past three times in the general-purpose start-mouth detection sensor is pre-determined winning determination pattern information (in this embodiment, the current general-purpose start-point detection signal is on, When the detection signal coincides with the information indicating that the usual-time start opening detection signal is off the previous time), it is determined that the ball has passed through the
ステップＳ６３１４では、上述の内部情報レジスタのクロック信号状態ビットを参照し、乱数用クロックの周波数に異常があるか無いかを判定する。そして、乱数用クロックの周波数に異常がある場合にはステップＳ６３１５の処理を実行することなく処理を終了し、乱数用クロックの周波数に異常がない場合には、ステップＳ６３１５に進む。 In step S6314, it is determined whether or not there is an abnormality in the frequency of the random number clock by referring to the clock signal status bit of the internal information register. If there is an abnormality in the frequency of the random number clock, the process ends without executing the process of step S6315. If there is no abnormality in the frequency of the random number clock, the process proceeds to step S6315.
ステップＳ６３１５では、カウンタ回路（乱数回路）５３１６から乱数を取得する。より具体的には、普図始動口５１２４に入賞があり、且つ、保留している普図変動遊技の数が２未満である場合には、普図始動口５１２４に対応するカウンタ回路５３１６の乱数値レジスタから値を普図当選乱数値として取得する。また、上述の普図乱数値生成用の乱数カウンタから値を普図乱数値として取得し、ＲＡＭ５３０８に設けた乱数値記憶領域に普図当選乱数値と共に記憶する。
In step S6315, a random number is acquired from the counter circuit (random number circuit) 5316. More specifically, if there is a win at the general-purpose start opening 5124 and the number of the variable-type variable games held is less than two, the
なお、本実施例においては、ＣＰＵ５３０４は、各種始動口検出信号に入力がオン→オンと、最低で１回の割込み周期分の期間（本実施例では２ｍｓ）を経なければカウンタ回路５３１６の乱数値レジスタの値をラッチしないように構成されている。一方、乱数値レジスタは、各種始動口検出信号が入力された場合のラッチ信号は、乱数用クロックＲＣＫの４周期分のオンレベルの信号を経なければラッチが行われないようになっている。本実施例では乱数用クロックＲＣＫは１０ＭＨｚであるため、最大でも０．４μｓ＋０．１μｓ＝０．５μｓ未満でラッチは完了する。すなわち、上記ステップＳ６３０５などで乱数値レジスタから値を取得する前に各種始動口検出信号によるラッチは確実に終了しているように
構成されている。
In this embodiment, the
It is configured.
＜特図状態更新処理＞
次に、図１８９を用いて、上述の主制御部タイマ割り込み処理における特図状態更新処理について説明する。なお、同図は特図状態更新処理の流れを示すフローチャートである。
<Special status update process>
Next, the special figure state update process in the main control unit timer interrupt process described above will be described with reference to FIG. This figure is a flowchart showing the flow of special figure state update processing.
ステップＳ６４０１では、内部情報レジスタのクロック信号状態ビットを参照し、乱数用クロックの周波数に異常があるか無いかを判定する。そして、乱数用クロックの周波数に異常がある場合にはステップＳ６４０２〜Ｓ６４０９の処理を実行することなく、ステップＳ６４１０に進み、乱数用クロックの周波数に異常がない場合には、ステップＳ６４０２に進む。 In step S6401, it is determined whether or not there is an abnormality in the frequency of the random number clock by referring to the clock signal status bit of the internal information register. If there is an abnormality in the frequency of the random number clock, the process proceeds to step S6410 without executing the processing of steps S6402 to S6409. If there is no abnormality in the frequency of the random number clock, the process proceeds to step S6402.
ステップＳ６４０２では、特図変動中であるか否かを判定し、該当する場合にはステップＳ６４０３に進み、該当しない場合にはステップＳ６４０６に進む。ステップＳ６４０３では、特図表示装置５１１２を構成する７セグメントＬＥＤが、前回は消灯であったか否かを判定し、前回が消灯の場合はステップＳ６４０５に進んで７セグメントＬＥＤを点灯し、前回が点灯の場合はステップＳ６４０４に進んで７セグメントＬＥＤを消灯する。これにより、７セグメントＬＥＤの点灯と消灯を繰り返す点灯・消灯駆動制御を行う。
In step S6402, it is determined whether or not the special figure is changing. If applicable, the process proceeds to step S6403, and if not, the process proceeds to step S6406. In step S6403, it is determined whether or not the 7-segment LED constituting the special
ステップＳ６４０６では、特図変動停止であるか否かを判定し、該当する場合にはステップＳ６４０７に進み、該当しない場合は処理を終了する。 In step S6406, it is determined whether or not it is a special figure fluctuation stop. If applicable, the process proceeds to step S6407, and if not, the process ends.
ステップＳ６４０７では、大当りフラグの情報に応じて特図を停止表示する。具体的には、大当りフラグがオンで確変フラグがオフの場合には特図表示装置５１１４に、上述の特図１、大当りフラグがオンで確変フラグがオンの場合には特図表示装置５１１４に、上述の特図２、大当りフラグがオフの場合には、上述の特図３の態様となるように特図表示装置５１１２を構成する７セグメントＬＥＤの点灯・消灯駆動制御を行う。
In step S6407, the special figure is stopped and displayed according to the information of the big hit flag. Specifically, when the big hit flag is on and the probability change flag is off, the special
ステップ４０８では、停止表示期間を設定する。具体的には、所定の停止表示期間（例えば５００ｍ秒間）、特図の表示を維持するためにＲＡＭ５３０８に設けた特図停止時間管理用タイマの記憶領域に停止期間を示す情報を設定する。この設定により特図の停止表示をおこない、特図変動遊技の結果を遊技者に報知するようにしている。
In
ステップＳ６４０９では、停止コマンドの出力設定を行った後、処理を終了する。具体的には、コマンド設定送信処理（上記ステップＳ６２１５）で一般コマンド回転停止設定送信処理を実行させるために上述の送信情報記憶領域に０２Ｈを送信情報（一般情報）として追加記憶する。 In step S6409, after setting the output of the stop command, the process ends. Specifically, 02H is additionally stored as transmission information (general information) in the above-described transmission information storage area in order to execute the general command rotation stop setting transmission process in the command setting transmission process (step S6215 above).
また、図示はしないが、所定の停止表示期間が終了したタイミング（特図停止時間管理用タイマの値が１から０になったタイミング）で開始する特図状態更新処理では、大当りフラグがオンの場合には、所定の入賞演出期間（例えば３秒間）すなわち装飾図柄表示装置５１１０による大当りを開始することを遊技者に報知する画像を表示している期間待機するためにＲＡＭ５３０８に設けた特図待機時間管理用タイマの記憶領域に入賞演出期間を示す情報を設定する。また、所定の入賞演出期間が終了したタイミング（特図待機時間管理用タイマの値が１から０になったタイミング）で開始する特図状態更新処理では、所定の開放期間（例えば２９秒間、または可変入賞口５１３０に所定球数（例えば１０球）の遊技球の入賞を検出するまで）可変入賞口５１３０の扉部材の開閉駆動用のソレノイド５３３０に、扉部材を開放状態に保持する信号を出力するとともに、ＲＡＭ５３０８に設けた扉開放時間管理用タイマの記憶領域に開放期間を示す情報を設定する。また、所定の開放期間が終了したタイミング（扉開放時間管理用タイマの値が１から０になったタイミング）で開始する特図状態更新処理では、所定の閉鎖期間（例えば１．５秒間）可変入賞口５１３０の扉部材の開閉駆動用のソレノイド５３３０に、扉部材を閉鎖状態に保持する信号を出力するとともに、ＲＡＭ５３０８に設けた扉閉鎖時間管理用タイマの記憶領域に閉鎖期間を示す情報を設定する。また、この扉部材の開放・閉鎖制御を所定回数（例えば１５ラウンド）繰り返し、終了したタイミングで開始する特図状態更新処理では、所定の終了演出期間（例えば３秒間）すなわち装飾図柄表示装置５１１０による大当りを終了することを遊技者に報知する画像を表示している期間待機するように設定するためにＲＡＭ５３０８に設けた演出待機時間管理用タイマの記憶領域に演出待機期間を示す情報を設定する。また、所定の終了演出期間が終了したタイミング（演出待機時間管理用タイマの値が１から０になったタイミング）で開始する特図状態更新処理では、特図の状態を非作動中に設定する。
Although not shown, in the special figure state update process that starts at the timing when the predetermined stop display period ends (the value of the special figure stop time management timer changes from 1 to 0), the big hit flag is on. In this case, a special figure standby provided in the
ステップＳ６４１０では、大当りフラグをオフ（ハズレ）に設定し、ステップＳ６４１１では、特図の変動を停止する。また、次のステップＳ６４１２では、コマンド設定送信処理（上記ステップＳ６２１５）で乱数用クロック異常による停止設定送信処理を実行させるために上述の送信情報記憶領域に１０Ｈを送信情報（一般情報）として追加記憶して処理を終了する。なお、乱数用クロックＲＣＫに異常があった場合は、特図または／および普図の表示を消してもよい。 In step S6410, the big hit flag is set to off (lost), and in step S6411, the fluctuation of the special figure is stopped. In the next step S6412, 10H is additionally stored as transmission information (general information) in the transmission information storage area in order to execute the stop setting transmission process due to the random number clock abnormality in the command setting transmission process (step S6215). To finish the process. If there is an abnormality in the random number clock RCK, the special figure or / and usual figure display may be deleted.
＜払出制御部メイン処理＞
次に、図１９０を用いて、払出制御部５５５０が実行する払出制御部メイン処理について説明する。なお、同図は払出制御部メイン処理の流れを示すフローチャートである。
<Payment control unit main process>
Next, the payout control unit main process executed by the
払出制御部５５５０には、電源が投入されるとリセット信号を出力するリセット信号出力回路を設けている。このリセット信号を入力した払出制御部５４００のＣＰＵは、リセット割り込みによりリセットスタートしてＲＯＭに予め記憶している制御プログラムに従って処理を実行する。
The
ステップＳ６５０１では、初期設定１を行う。この初期設定１では、ＣＰＵのスタックポインタ（ＳＰ）へのスタック初期値の設定等を行う。
In step S6501,
ステップＳ６５０２では、低電圧信号がオンであるか否か、すなわち、電圧監視回路が、電源管理部５６５０から払出制御部５５５０に供給している電源の電圧値が所定の値（本実施例では９Ｖ）未満である場合に電圧が低下したことを示す低電圧信号を出力しているか否かを監視する。そして、低電圧信号がオンの場合（電源の遮断を検知した場合）にはステップＳ６５０２の処理を繰り返し実行し、低電圧信号がオフの場合（電源の遮断を検知していない場合）にはステップＳ６５０３に進む。
In step S6502, whether or not the low voltage signal is ON, that is, the voltage value of the power source that the voltage monitoring circuit supplies to the
ステップＳ６５０３では、初期設定２を行う。この初期設定２では、後述する払出制御部タイマ割り込み処理を定期毎に実行するための周期を決める数値をカウンタ・タイマに設定する処理、ＲＡＭへの書き込みを許可する設定、Ｉ／Ｏポートの初期設定等を行う。
In step S6503,
ステップＳ６５０４では、電源の遮断前（電断前）の状態に復帰するか否かの判定を行い、電断前の状態に復帰しない場合（パチンコ機５１００を初期状態にする場合）にはステップＳ６５０６に進み、電断前の状態に復帰する場合にはステップＳ６５０５に進む。
In step S6504, it is determined whether or not to return to the state before power interruption (before power interruption). If the state before power interruption does not return (when the
具体的には、最初に、電源基板に設けた操作部を遊技店の店員などが操作した場合に送信されるＲＡＭクリア信号がオン（操作があったことを示す）であるか否か、すなわちＲＡＭクリアが必要であるか否かを判定し、ＲＡＭクリア信号がオンの場合（ＲＡＭクリアが必要な場合）には、パチンコ機５１００を初期状態にすべくステップＳ６５０６に進む。一方、ＲＡＭクリア信号がオフの場合（ＲＡＭクリアが必要でない場合）は、ＲＡＭに設けた電源ステータス記憶領域に記憶した電源ステータスの情報を読み出し、この電源ステータスの情報がサスペンドを示す情報であるか否かを判定する。そして、電源ステータスの情報がサスペンドを示す情報でない場合には、パチンコ機５１００を初期状態にすべくステップＳ６５０６に進み、電源ステータスの情報がサスペンドを示す情報である場合には、ＲＡＭの所定の領域（例えば全ての領域）に記憶している１バイトデータを初期値が０である１バイト構成のレジスタに全て加算することによりチェックサムを算出し、算出したチェックサムの結果が特定の値（例えば０）であるか否か（チェックサムの結果が正常であるか否か）を判定する。そして、チェックサムの結果が０の場合（チェックサムの結果が正常である場合）には電断前の状態に復帰すべくステップＳ６５０５に進み、チェックサムの結果が０以外である場合（チェックサムの結果が異常である場合）には、パチンコ機５１００を初期状態にすべくステップＳ６５０６に進む。同様に電源ステータスの情報が「サスペンド」以外の情報を示している場合にもステップＳ６５０６に進む。
Specifically, first, a RAM clear signal transmitted when a store clerk or the like of the game shop operates the operation unit provided on the power supply board is turned on (indicating that there is an operation), that is, It is determined whether or not RAM clear is necessary. If the RAM clear signal is on (RAM clear is necessary), the process advances to step S6506 to set the
ステップＳ６５０５では、復電時処理を行う。この復電時処理では、ＲＡＭの記憶領域のうち、復電時にクリアすべき記憶領域（コマンドを格納するためのコマンドバッファ、エラー状態を記憶するためのエラーステータスなどを除く記憶領域）の初期化などを行う。 In step S6505, power recovery processing is performed. In this power recovery process, initialization of the RAM storage area to be cleared upon power recovery (the command buffer for storing commands, the storage area excluding error status for storing error status, etc.) is initialized. And so on.
ステップＳ６５０６では、初期化処理を行う。この初期化処理では、割り込み禁止の設定、スタックポインタへのスタック初期値の設定、ＲＡＭの所定の領域（例えば、全ての記憶領域）の初期化などを行う。 In step S6506, initialization processing is performed. In this initialization process, interrupt prohibition setting, stack initial value setting to the stack pointer, predetermined areas (for example, all storage areas) of the RAM, and the like are performed.
ステップＳ６５０７では、初期設定３を行う。この初期設定３では、ＲＡＭに設けたエラーステータス記憶領域に記憶したエラーステータスのうち、不正払出エラーと払出超過エラー以外の情報をクリアしたり、割り込み許可の設定などを行う。
In step S6507,
ステップＳ６５０８では、主制御部５３００から入力したデータの中に未解析データがあるか無いかを判定し、未解析データがある場合にはステップＳ６５０９でコマンド解析処理を行い、未解析データがない場合にはステップＳ６５１０に進む。
In step S6508, it is determined whether or not there is unanalyzed data in the data input from the
ステップＳ６５１０では、低電圧信号がオフであるか否かを監視し、低電圧信号がオフの場合（電源の遮断を検知していない場合）にはステップＳ６５０８に戻り、低電圧信号がオンの場合（電源の遮断を検知した場合）にはステップＳ６５１１に進む。 In step S6510, it is monitored whether or not the low voltage signal is off. If the low voltage signal is off (when power-off is not detected), the process returns to step S6508, and the low voltage signal is on. In the case of detecting a power shutdown, the process proceeds to step S6511.
ステップＳ６５１１では、電断時処理を行う。この電断時処理では、ＲＡＭに設けたスタックポインタ退避領域に現在のスタックポインタの値を記憶し、上述の電源ステータス記憶領域にサスペンドを示す情報を設定する。また、ＲＡＭの所定の領域（例えば全ての領域）に記憶している１バイトデータを初期値が０である１バイト構成のレジスタに全て加算し、チェックサム算出用数値記憶領域に記憶している値からその加算した結果を減算した値をチェックサム（電断時チェックサム）として算出し、算出した電断時チェックサムを上述のチェックサム算出用数値記憶領域に記憶し、ＲＡＭへの書き込みを禁止する設定などを行う。 In step S6511, a power interruption process is performed. In the power interruption process, the current stack pointer value is stored in the stack pointer save area provided in the RAM, and information indicating suspend is set in the power status storage area. Further, all 1-byte data stored in a predetermined area (for example, all areas) of the RAM is added to a 1-byte register whose initial value is 0 and stored in a checksum calculation numerical storage area. The value obtained by subtracting the result of addition from the value is calculated as a checksum (checksum at power interruption), and the calculated checksum at power interruption is stored in the above-mentioned numerical storage area for checksum calculation, and written to the RAM. Perform prohibited settings.
ステップＳ６５１２では、低電圧信号がオンであるか否かを監視し、低電圧信号がオンの場合（電源の遮断を検知した場合）にはステップＳ６５１２の処理を繰返し実行して低電圧信号がオフになるのを待ち、低電圧信号がオフの場合（電源の遮断を検知していない場合）にはステップＳ６５０１に戻り、払出制御部リセット割り込み処理を最初から開始する。 In step S6512, it is monitored whether or not the low voltage signal is on. When the low voltage signal is on (when power-off is detected), the process of step S6512 is repeatedly executed to turn off the low voltage signal. When the low-voltage signal is off (when power-off is not detected), the process returns to step S6501, and the payout control unit reset interrupt process is started from the beginning.
＜払出制御部タイマ割り込み処理＞
次に、図１９１（ａ）を用いて、払出制御部５５５０のＣＰＵが実行する払出制御部タイマ割り込み処理について説明する。なお、同図は払出制御部タイマ割り込み処理の流れを示すフローチャートである。
<Discharge control unit timer interrupt processing>
Next, a payout control unit timer interrupt process executed by the CPU of the
払出制御部５５５０は、所定の周期（本実施例では１ｍｓに１回）でタイマ割り込みを発生するカウンタ・タイマを備えており、このタイマ割り込みを契機として払出制御部タイマ割り込み処理を所定の周期で開始する。
The
ステップＳ６６０１では、タイマ割り込みスタート処理を行う。このタイマ割り込みスタート処理では、ＣＰＵの各レジスタの値をスタック領域に一時的に退避する処理などを行う。ステップＳ６６０２では、ポート入力管理処理を行う。このポート入力管理処理では、Ｉ／Ｏポートの値を取得して、各種センサの状態などを検出する。 In step S6601, timer interrupt start processing is performed. In this timer interrupt start process, a process of temporarily saving the value of each register of the CPU to the stack area is performed. In step S6602, port input management processing is performed. In this port input management process, the value of the I / O port is acquired and the state of various sensors is detected.
ステップＳ６６０３では、タイマ更新管理処理を行う。このタイマ更新管理処理では、払出報知用ＬＥＤの点灯／消灯時間、モータ駆動／非駆動時間などを計時するためのタイマなどを含む各種タイマを更新する。 In step S6603, timer update management processing is performed. In this timer update management process, various timers including timers for measuring the lighting / extinguishing time of the payout notification LED, motor driving / non-driving time, and the like are updated.
ステップＳ６６０４では、エラー管理処理を行う。このエラー管理処理では、主制御部５３００から乱数クロック異常コマンドを受信しているか否かを判定し、該当する場合にはＲＡＭに設けたエラーステータス記憶領域に乱数クロック異常を示す情報を記憶する。また、Ｉ／Ｏポートに入力する皿満杯信号を検出して皿満杯信号がオンであるか否かを判定し、皿満杯信号がオンの場合（下皿５１５０が球で一杯になっている場合）には、ＲＡＭに設けたエラーステータス記憶領域に皿満杯エラーを示す情報を記憶し、皿満杯信号がオフの場合（下皿５１５０に球を貯留する空きができた場合）には、エラーステータス記憶領域に皿満杯エラーの解除を示す情報を記憶する。また、主制御部５３００と払出制御部５５５０との間の通信回線が断線などにより通信可能かどうかを検出し、通信可能な場合には、ＲＡＭに設けたエラーステータス記憶領域に通信可能であることを示す情報を、また通信不可能な場合には通信不可能であることを示す情報を記憶する。また、エラー管理処理では、Ｉ／Ｏポートに入力するエラー解除スイッチ信号を検出してエラー解除信号がオンであるか否かを判定し、エラー解除信号がオンである場合には、エラーステータス記憶領域に記憶している、乱数クロック異常を示す情報、不正払出エラーの情報、または、払出超過エラーの情報を初期化して、これらのエラーを解除する。
In step S6604, error management processing is performed. In this error management process, it is determined whether or not a random number clock abnormality command is received from the
なお、乱数クロック異常を示す情報に関しては、他のエラーと異なりエラー解除スイッチ信号を検出した場合でもエラーが解除されないようにしてもよい。なぜなら、乱数クロック異常の場合は、エラーを復帰した場合に保留された特図の変動を行うとして、その特図抽選にかかる乱数の信頼性が極めて低いため、エラー解除で復帰させて変動後の遊技を行わせたくない場合があるためである。また、「複数の異常状態があり、第１の種類の異常状態は異常解除入力により異常状態を解除可能に設けられ、第２の種類の異常状態は異常解除入力により異常状態を解除不能に設けられ、第２の種類の異常状態は少なくとも乱数クロックの異常状態を含む」ことは、他の制御部やスロットマシンにも適用できる。この場合、「第２の種類の異常状態は、電源断時にもバックアップにより第２の種類の異常状態の記憶が保持されるようにし」てもよく、さらに「第２の種類の異常状態の記憶は、第２の種類の異常状態を含む複数の記憶情報の初期化により記憶を解除できるようにし」てもよく、さらに「複数の記憶情報は、遊技者の利益に関わる情報」を含んでもよく、さらに「遊技者の利益に関わる情報は乱数クロックに基づいて生成される乱数に基づいて抽選により決定される情報」であってもよい。これにより、乱数クロック異常を確実に報知できると共に、乱数クロックに異常があった場合に、乱数クロックにより基づいて抽選された利益を確実にクリアすることができるため、乱数クロック周波数の異常により遊技店が不利益を被ることを防止することができる。 Note that, regarding information indicating random clock anomaly, unlike other errors, the error may not be canceled even when an error cancellation switch signal is detected. Because, in the case of random clock anomaly, the special figure that is held when the error is restored is changed, and the reliability of the random number for the special figure lottery is very low. This is because there is a case where it is not desired to play a game. Also, “There are multiple abnormal states, the first type of abnormal state is provided so that the abnormal state can be canceled by an abnormal release input, and the second type of abnormal state is provided so that the abnormal state cannot be canceled by an abnormal release input. "The second type of abnormal state includes at least the abnormal state of the random number clock" can be applied to other control units and slot machines. In this case, “the second type of abnormal state may be stored in the second type of abnormal state by backup even when the power is turned off”, and further, “the second type of abnormal state is stored. "Can be released by initializing a plurality of stored information including the second type of abnormal state", and may further include "a plurality of stored information related to the interests of the player" Furthermore, “the information related to the player's profit may be information determined by lottery based on a random number generated based on a random number clock”. As a result, it is possible to reliably notify the abnormality of the random number clock, and when there is an abnormality in the random number clock, it is possible to reliably clear the profits drawn based on the random number clock. Can be prevented from suffering disadvantages.
ステップＳ６６０５では、ＣＲユニット通信管理処理を行う。このＣＲユニット通信管理処理では、上述のエラーステータス記憶領域に乱数クロック異常を示す情報が記憶されているか否かを判定し、乱数クロック異常を示す情報が記憶されている場合には、遊技媒体の貸出を行わないようにする。また、ＣＲユニットに対してカードを返却する信号を出力しないようにする。具体的には、遊技媒体の貸出処理を飛ばしたり、ＣＲユニットの返却処理を飛ばしたりする。一方、乱数クロック異常を示す情報が記憶されていない場合には、インターフェース部５５５６から遊技媒体貸出信号を受信して遊技媒体貸出信号センサ信号がオンであるか否かを判定し、遊技媒体貸出信号がオンの場合（インターフェース部５５５６からの球貸要求を入力した場合）には、ＲＡＭに設けた遊技媒体貸出情報記憶領域に遊技媒体の貸出要求があったことを示す情報を記憶する。
In step S6605, CR unit communication management processing is performed. In this CR unit communication management process, it is determined whether or not information indicating random number clock abnormality is stored in the error status storage area described above, and if information indicating random number clock abnormality is stored, Avoid lending. Also, a signal for returning the card to the CR unit is not output. Specifically, the game media lending process is skipped, or the CR unit return process is skipped. On the other hand, when information indicating random clock anomaly is not stored, it is determined whether or not the game medium lending signal sensor signal is turned on by receiving the game medium lending signal from the
ステップＳ６６０６では、払出管理処理を行う。この払出管理処理では、上述のエラーステータス記憶領域から、乱数クロック異常を示す情報、不正払出エラーの情報、および払出超過エラーの情報を読み出し、いずれのエラーも発生していない場合に、センサ回路を介して入力する払出センサの信号（以下、払出センサ信号と称する場合がある）に基づいて払出個数の監視を行う。すなわち、所定のエラー（ここでは、いずれかのエラー）が発生している場合にはモータの駆動、すなわち払出装置からの賞媒体（例えば遊技球）の払出を停止するようにしている。 In step S6606, a payout management process is performed. In this payout management process, the information indicating the random number clock abnormality, the information on the illegal payout error, and the information on the payout excess error are read from the above-described error status storage area. The number of payouts is monitored based on a payout sensor signal (hereinafter, sometimes referred to as a payout sensor signal) input via the terminal. That is, when a predetermined error (one of the errors in this case) has occurred, the driving of the motor, that is, the payout of a prize medium (for example, a game ball) from the payout device is stopped.
また、上述のエラーステータス記憶領域から、乱数クロック異常を示す情報、皿満杯エラーの情報、不正払出エラーの情報、および払出超過エラーの情報を読み出し、いずれのエラーも発生していない場合に、払出開始監視処理、初期位置検索動作処理、通常払出動作処理、リトライ動作処理、逆回転動作処理のいずれかの処理を行う。 Also, from the error status storage area described above, information indicating random clock error, dish full error information, illegal payout error information, and payout excess error information are read, and if any error has not occurred, payout One of start monitoring processing, initial position search operation processing, normal payout operation processing, retry operation processing, and reverse rotation operation processing is performed.
払出開始監視処理では、貸出要求数、および賞球要求数が０であり、次賞球要求数が０以外の場合は、賞球要求数に次賞球要求数をセットし、次賞球要求数をクリアする。また、スプロケットを駆動するモータの位置が不確定の場合（動作モードが初期位置検索動作モードの場合）には、払出完了数チェックから１を減算して払出完了数チェック記憶領域に記憶し、スプロケットを駆動するモータの位置が確定している場合（動作モードが通常払出動作モードの場合）には、払出完了数チェックとして払出完了数チェック記憶領域に０を設定する。また、賞球要求数を、スプロケットのモータを駆動する量（モータ駆動量）に変換し、これをＲＡＭに設けたモータ駆動量記憶領域に記憶すると共に、ＲＡＭに設けたモータ制御データテーブルを参照してモータ駆動量に対応するモータ駆動制御データを選択し、正転を示すモータ駆動制御データをＩ／Ｏポートを介してモータ制御回路に出力する。これにより、モータ制御回路はスプロケットのモータの励磁位置を所定回変化してスプロケットを正方向に回転駆動する。 In the payout start monitoring process, when the number of lending requests and the number of requested prize balls are 0, and the number of requested next prize balls is other than 0, the number of requested next prize balls is set as the number of requested prize balls, and the next prize ball request Clear the number. If the position of the motor driving the sprocket is uncertain (when the operation mode is the initial position search operation mode), 1 is subtracted from the payout completion number check and stored in the payout completion number check storage area. When the position of the motor for driving is fixed (when the operation mode is the normal payout operation mode), 0 is set in the payout completion number check storage area as the payout completion number check. Also, the number of prize balls requested is converted into an amount for driving the motor of the sprocket (motor drive amount), which is stored in the motor drive amount storage area provided in the RAM, and the motor control data table provided in the RAM is referenced. Then, motor drive control data corresponding to the motor drive amount is selected, and motor drive control data indicating normal rotation is output to the motor control circuit via the I / O port. As a result, the motor control circuit changes the excitation position of the motor of the sprocket a predetermined number of times to rotate the sprocket in the forward direction.
初期位置検索動作処理および通常払出動作処理では、モータの駆動終了後に、払出完了数チェック記憶領域から払出完了チェックを読み出し、払出完了チェックが０の場合には、払出開始監視処理を実行する準備を行い、払出完了チェックが０以外の場合には、エラーステータス記憶領域に払出装置エラーを示す情報を設定すると共に、リトライ動作処理を実行する準備を行う。 In the initial position search operation process and the normal payout operation process, after the motor has been driven, a payout completion check is read from the payout completion number check storage area, and when the payout completion check is 0, preparation for executing the payout start monitoring process is performed. If the payout completion check is other than 0, information indicating the payout device error is set in the error status storage area, and preparation for executing the retry operation process is performed.
リトライ動作処理では、所定の時間が経過するのを待ち（リトライ動作開始待ちタイマが０になるのを待ち）、リトライ動作開始待ちタイマが０になった場合には、逆回転動作処理を実行する準備を行う。逆回転操作処理では、上述のモータ制御データテーブルを参照してモータ駆動量に対応するモータ駆動制御データを選択し、逆転を示すモータ駆動制御データをＩ／Ｏポートを介してモータ制御回路に出力する。これにより、モータ制御回路はスプロケットのモータの励磁位置を所定回変化してスプロケットを逆回転駆動する。また、逆回転操作処理では、モータの駆動終了後に払出開始監視処理を実行する準備を行う。 In the retry operation process, wait for a predetermined time to elapse (wait for the retry operation start wait timer to become 0), and when the retry operation start wait timer becomes 0, execute the reverse rotation operation process. Make preparations. In the reverse rotation operation process, motor drive control data corresponding to the motor drive amount is selected with reference to the motor control data table described above, and motor drive control data indicating reverse rotation is output to the motor control circuit via the I / O port. To do. As a result, the motor control circuit changes the excitation position of the motor of the sprocket a predetermined number of times to drive the sprocket in a reverse rotation. Further, in the reverse rotation operation process, preparation is made for executing the payout start monitoring process after the motor is driven.
ステップＳ６６０７では、モータ駆動管理処理を行う。このモータ駆動管理処理では、駆動開始監視処理、加速駆動処理、定速駆動処理、ブレーキ駆動処理、駆動終了処理のいずれかの処理を行う。 In step S6607, motor drive management processing is performed. In the motor drive management process, any one of a drive start monitoring process, an acceleration drive process, a constant speed drive process, a brake drive process, and a drive end process is performed.
駆動開始監視処理では、上述のエラーステータス記憶領域から、乱数クロック異常を示す情報、皿満杯エラーの情報、不正払出エラーの情報、および払出超過エラーの情報を読み出し、いずれのエラーも発生していない場合に、モータ制御データテーブルを参照してモータ駆動量に対応するモータ駆動制御データを選択し、正転を示すモータ駆動制御データをＩ／Ｏポートを介してモータ制御回路に出力する。これにより、モータ制御回路はスプロケットのモータの励磁位置を所定回変化してスプロケットを正方向に回転駆動する。 In the drive start monitoring process, information indicating a random clock error, dish full error information, illegal payout error information, and payout excess error information are read from the error status storage area described above, and no error has occurred. In this case, motor drive control data corresponding to the motor drive amount is selected with reference to the motor control data table, and motor drive control data indicating normal rotation is output to the motor control circuit via the I / O port. As a result, the motor control circuit changes the excitation position of the motor of the sprocket a predetermined number of times to rotate the sprocket in the forward direction.
加速駆動処理および定速駆動処理では、スプロケットが初期位置検索動作中、または、逆回転動作中の場合を除き、モータの励磁位置を１６回変化させるごとに払出完了数チェックから１を減算して払出完了数チェック記憶領域に記憶する。また、更新後の払出完了数チェックが−４未満になった場合には、ブレーキ駆動処理を実行する準備を行う。さらに、上述の遊技媒体貸出情報記憶領域から遊技媒体貸出情報を読み出して、遊技媒体の貸出要求があったことを示す情報の有無を判定し、遊技媒体の貸出要求があったことを示す情報がある場合（賞球の払出中にインターフェース部５５５６からの球貸要求を入力した場合）にも、ブレーキ駆動処理を実行する準備を行う。
In the acceleration drive processing and constant speed drive processing, 1 is subtracted from the payout completion number check every time the motor excitation position is changed 16 times, except when the sprocket is in the initial position search operation or reverse rotation operation. Store in the payout completion number check storage area. When the updated payout completion number check is less than −4, preparation for executing the brake drive process is made. Further, the game medium lending information is read from the above-mentioned game medium lending information storage area, the presence / absence of information indicating that there is a request for lending a game medium is determined, and information indicating that there is a request for lending a game medium is present. In some cases (when a ball lending request is input from the
ブレーキ駆動処理では、所定の時間が経過するのを待ち（モータ駆動管理タイマが０になるのを待ち）、モータ駆動管理タイマが０になった場合には、駆動終了処理を実行する準備を行い、駆動終了処理では、モータ駆動の後処理を行う。 In the brake drive process, it waits for a predetermined time to elapse (waits for the motor drive management timer to become 0), and when the motor drive management timer becomes 0, prepares to execute the drive end process In the drive end process, a post-process for driving the motor is performed.
ステップＳ６６０８では、ＬＥＤ管理処理を行う。このＬＥＤ管理処理では、エラーステータス記憶領域の乱数クロック異常を示す情報が異常を示している場合には、乱数用クロックの周波数に異常が発生していることを遊技者に報知するためのＬＥＤを点灯させ、エラーステータス記憶領域の乱数クロック異常を示す情報が異常を示していない場合には、そのＬＥＤを消灯させる。また、エラーステータス記憶領域の不正払出エラー情報が不正払出エラーが発生中であることを示している場合には、不正払出エラーが発生していることを遊技者に報知するためのＬＥＤを点灯させるとともに、不正払出エラーが発生していないことを示している場合にはそのＬＥＤを消灯させる。また、エラーステータス記憶領域の払出超過エラー情報が払出超過エラーが発生中であることを示している場合には、払出超過エラーが発生していることを遊技者に報知するためのＬＥＤを点灯させるとともに、払出超過エラーが発生していないことを示している場合にはそのＬＥＤを消灯させる。 In step S6608, an LED management process is performed. In this LED management process, when the information indicating the abnormality of the random number clock in the error status storage area indicates an abnormality, an LED for notifying the player that an abnormality has occurred in the frequency of the random number clock is provided. When the information indicating the abnormality of the random number clock in the error status storage area does not indicate abnormality, the LED is turned off. In addition, when the illegal payout error information in the error status storage area indicates that an illegal payout error is occurring, an LED for notifying the player that an illegal payout error has occurred is turned on. At the same time, if it indicates that an illegal payout error has not occurred, the LED is turned off. In addition, when the payout excess error information in the error status storage area indicates that a payout excess error is occurring, an LED for notifying the player that a payout excess error has occurred is turned on. At the same time, when it indicates that no payout excess error has occurred, the LED is turned off.
ステップＳ６６０９では、信号出力管理処理を行う。この信号出力管理処理では、ＲＡＭに記憶している遊技情報（例えば払出センサ信号を入力するたびに出力する賞球信号）を、情報出力回路（図示省略）を介してパチンコ機５１００とは別体の情報入力回路（図示省略）に出力する。
In step S6609, signal output management processing is performed. In this signal output management process, game information stored in the RAM (for example, a prize ball signal output each time a payout sensor signal is input) is separated from the
ステップＳ６６１０では、タイマ割り込みエンド処理を行う。このタイマ割り込みエンド処理では、ステップＳ６６０１で一時的に退避した各レジスタの値を元の各レジスタに設定したり、割り込み許可の設定などを行う。 In step S6610, timer interrupt end processing is performed. In this timer interrupt end process, the value of each register temporarily saved in step S6601 is set in each original register, or interrupt permission is set.
＜ストローブ割り込み処理＞
次に、図１９１（ｂ）を用いて、払出制御部５５５０のＣＰＵが実行するストローブ割り込み処理について説明する。なお、同図はストローブ割り込み処理の流れを示すフローチャートである。
<Strobe interrupt processing>
Next, strobe interrupt processing executed by the CPU of the
払出制御部５５５０には主制御部５３００が出力するストローブ信号が入力されており、主制御部５３００が払出制御部５５５０に対してコマンドを送信すると、このストローブ信号が払出制御部５５５０に入力され、払出制御部５５５０のＣＰＵにストローブ割り込みが通知される。
The
ストローブ割り込みを検出した払出制御部５５５０のＣＰＵは、ストローブ割り込み処理を実行し、ステップＳ６７０１において主制御部５３００から受信したコマンドをＲＡＭの所定記憶領域に記憶する。
The CPU of the
＜副制御部メイン処理＞
次に、図１９２（ａ）を用いて、副制御部５４００のＣＰＵ５４０４が実行する副制御部メイン処理について説明する。なお、同図は副制御部メイン処理の流れを示すフローチャートである。
<Sub control section main processing>
Next, the sub-control unit main process executed by the
副制御部５４００には、電源が投入されるとリセット信号を出力するリセット信号出力回路を設けている。このリセット信号を入力した基本回路５４０２のＣＰＵ５４０４は、リセット割り込みによりリセットスタートしてＲＯＭ４０６に予め記憶した制御プログラムに従って処理を実行し、まず、ステップＳ６８０１で各種の初期設定を行う。この初期設定では、入出力ポートの初期設定や、各種変数の初期化等を行う。ステップＳ６８０２では、コマンド入力処理（詳細は後述）を行う。
The
ステップＳ６８０３では、Ｉ／Ｏ５４１０の出力ポートを介して副制御部５５００にコマンドを出力する。ステップＳ６８０４では、後述するタイマ変数記憶領域の値が１０以上であるか否かを判定する。タイマ変数記憶領域の値が１０以上である場合はステップＳ６８０５に進み、タイマ変数記憶領域の値が１０未満である場合にはステップＳ６８０２に進む。ステップＳ６８０５では、タイマ変数記憶領域に０を格納する。
In step S6803, a command is output to the
ステップＳ６８０６では、演出データ更新処理を行う。この演出データ更新処理では、後述するコマンド記憶領域の内容を確認し、主制御部５３００から乱数クロック異常コマンドを受信しているか否かを判断する。そして、乱数クロック異常コマンドを受信している場合には、装飾図柄表示装置５１１０、遮蔽手段５２５０、スピーカ５４１６、各種ランプ５４２０および演出装置５２００の演出用可動体等によって乱数クロックが異常であることを外部に報知するための動作制御データの更新を行う。一方、乱数クロック異常コマンドを受信していない場合には、後述する変動パターン選択処理で記憶する変動番号、仮停止図柄の組合せ、および停止図柄の組合せの種別の更新を行うと共に、装飾図柄の変動表示を開始してからの経過時間に基づいて装飾図柄表示装置５１１０、遮蔽手段５２５０、スピーカ５４１６、各種ランプ５４２０および演出装置５２００の演出用可動体等による演出を制御するための動作制御データの更新を行う。
In step S6806, effect data update processing is performed. In this effect data update process, the contents of a command storage area to be described later are confirmed, and it is determined whether or not a random number clock abnormality command is received from the
ステップＳ６８０６では、決定された演出情報が示している態様で装飾図柄変動表示を行うように次回実行する上記ステップＳ６８０３の処理で副制御部５５００に出力するコマンド（例えば左に装飾７を停止することを指示するコマンドや遮蔽手段５２５０を動作させるコマンド等）をＲＡＭ５４０８に設けた液晶コマンド格納領域に格納する等、後述するステップＳ６８０７、Ｓ６８０８、Ｓ６８０９によるスピーカ５４１６、各種ランプ５４２０、および演出用可動体を制御する準備を行う。また、所定の条件が成立している場合には所定の演出を実行するか否か、例えばチャンスボタンを用いた演出を行うか否か等の抽選を行う。
In step S 6806, a command to be output to the
ステップＳ６８０７では、音出力処理を行う。この音出力処理では、上記ステップＳ６８０６で取得したスピーカ制御用の情報に含まれるスピーカ５４１６に出力する音声データをＩ／Ｏ５４１０の出力ポートに設定し、スピーカ５４１６の出力制御を音源ＩＣ５４１８に行わせる。例えば、上記ステップＳ６８０６で乱数クロックが異常であることを外部に報知するための動作制御データがセットされている場合には、乱数クロックが異常であることをスピーカ５４１６を用いて音声（例えば、警告音）で報知させる。
In step S6807, a sound output process is performed. In this sound output process, the audio data to be output to the
ステップＳ６８０８では、ランプ制御処理を行う。このランプ制御処理では、上記ステップＳ６８０６で取得した各種ランプ制御用の情報に含まれる各種ランプ５４２０に出力するランプの点灯・消灯を示すデータ等をＩ／Ｏ５４１０の出力ポートに設定し、各種ランプ５４２０の点灯や消灯の制御を表示回路５４２２に行わせる。例えば、上記ステップ８０６で乱数クロックが異常であることを外部に報知するための動作制御データがセットされている場合には、乱数クロックが異常であることを各種ランプ５４２０を用いて光（例えば、点滅表示）で報知させる。
In step S6808, a lamp control process is performed. In this lamp control process, data indicating lighting / extinguishing of lamps output to the
ステップＳ６８０９では、演出用駆動装置制御処理を行う。この演出用駆動装置制御処理では、上記ステップＳ６８０６で取得した演出用可動体の制御用の情報に含まれる動作タイミングを示すデータ等をＩ／Ｏ５４１０の出力ポートに設定し、演出用可動体等を駆動する各種演出用駆動装置５４２４の制御を演出用駆動装置制御回路５４２６に行わせる。例えば、上記ステップＳ６８０６で乱数クロックが異常であることを外部に報知するための動作制御データがセットされている場合には、乱数クロックが異常であることを演出用可動体を用いて動き（例えば、停止）で報知させる。
In step S6809, an effect driving device control process is performed. In this effect driving device control process, the data indicating the operation timing included in the control information for the effect movable body acquired in step S6806 is set in the output port of the I /
副制御部５４００は、後述するストローブ処理、チャンスボタン処理、または副制御部タイマ割り込み処理による中断を除いて、以降、ステップＳ６８０２〜Ｓ６８０９の処理を繰り返し実行する。
＜コマンド入力処理＞
次に、図１９２（ｂ）を用いて、上記副制御部メイン処理におけるコマンド入力処理について説明する。同図はコマンド入力処理の流れを示すフローチャートである。
<Command input processing>
Next, command input processing in the sub-control unit main processing will be described with reference to FIG. This figure is a flowchart showing the flow of command input processing.
ステップＳ６８１０では、後述するコマンド記憶領域の内容を確認し、未処理のコマンドが残っているか否かを判断する。そして、コマンド記憶領域に未処理のコマンドが残っている場合にはステップＳ６８１２に進み、コマンド記憶領域に未処理のコマンドが残っていない場合には処理を終了して副制御部メイン処理に復帰する。 In step S6810, the contents of a command storage area to be described later are confirmed, and it is determined whether or not an unprocessed command remains. If an unprocessed command remains in the command storage area, the process proceeds to step S6812. If an unprocessed command does not remain in the command storage area, the process ends and returns to the sub-control unit main process. .
図１９２（ｃ）は変動パターン選択処理の流れを示すフローチャートであり、同図（ｄ）は図柄停止処理の流れを示すフローチャートである。ステップＳ６８２１では、コマンド記憶領域に記憶している未処理コマンドのうちの次に処理するべき未処理コマンドの種類に基づいて、図１９２（ｃ）に示す変動パターン選択処理（例えば未処理コマンドが上記図柄変動開始コマンドに基づいて実行する）や、同図（ｄ）に示す図柄停止処理等を行う。未処理コマンドに基づく処理は他にも備えている。例えば、大当り中に可変入賞口５１３０の開放制御を開始するたびに主制御部５３００が出力し、大当り開始後の可変入賞口５１３０の開放回数を示す情報を含むラウンド開始コマンドが未処理コマンドである場合に行うラウンド開始処理等である。その他の処理は、ここでは割愛する。
FIG. 192 (c) is a flowchart showing the flow of the variation pattern selection process, and FIG. 192 (d) is a flowchart showing the flow of the symbol stop process. In step S6821, based on the type of unprocessed command to be processed next among the unprocessed commands stored in the command storage area, the variation pattern selection process shown in FIG. This is executed based on the symbol variation start command), symbol stop processing shown in FIG. There are other processes based on unprocessed commands. For example, a round start command that is output by the
変動パターン選択処理のステップＳ６８２１では、未処理コマンドに含まれている上記大当りフラグの値、確変フラグの値、およびタイマ番号を抽出し、ＲＡＭ５４０８のそれぞれの記憶領域に記憶する。また、上述の変動番号選択テーブルや図柄決定テーブルを参照して演出データ（本実施例では変動番号、仮停止図柄・停止図柄の組合せ等）を選択し、これをＲＡＭ５４０８に設けた記憶領域に記憶した後、処理を終了する。
In step S6821 of the variation pattern selection process, the jackpot flag value, the probability variation flag value, and the timer number included in the unprocessed command are extracted and stored in the respective storage areas of the
図柄停止処理のステップＳ６８４１では、上記図柄記憶領域に記憶している停止図柄の組合せを構成する３つの装飾図柄を装飾図柄表示装置５１１０の左、中、右図柄表示領域５１１０ａ〜５１１０ｃの３つの表示領域に表示するように設定して処理を終了する。また、上記ラウンド開始処理では未処理コマンドに含まれている上記大当り開始後の可変入賞口５１３０の開放回数を示す情報を抽出し、ＲＡＭ５４０８の記憶領域に記憶する。
In step S6841 of the symbol stop process, the three decorative symbols constituting the combination of the stopped symbols stored in the symbol storage area are displayed in the three symbols on the left, middle, and right
＜ストローブ割り込み処理＞
次に、図１９２（ｅ）を用いて、副制御部５４００のストローブ割り込み処理について説明する。なお、同図はストローブ割り込み処理の流れを示すフローチャートである。
<Strobe interrupt processing>
Next, the strobe interrupt process of the
このストローブ割り込み処理は、副制御部５４００が、主制御部５３００が出力するストローブ信号を検出した場合に実行する処理である。ストローブ割り込み処理のステップＳ６８６１では、主制御部５３００が出力したコマンドを未処理コマンドとしてＲＡＭ５４０８に設けた上記コマンド記憶領域に記憶する。
This strobe interrupt process is a process executed when the
＜チャンスボタン割り込み処理＞
次に、図１９２（ｆ）を用いて、副制御部５４００のチャンスボタン割り込み処理について説明する。なお、同図はチャンスボタン割り込み処理の流れを示すフローチャートである。
<Chance button interrupt processing>
Next, the chance button interrupt processing of the
このチャンスボタン割り込み処理は、副制御部５４００がチャンスボタン検出回路５３６４によってチャンスボタン５１４６の操作を検出した場合に実行する処理である。
This chance button interruption process is a process executed when the
チャンスボタン割り込み処理のステップＳ６８８１では、ＲＡＭ５４０８の検知カウンタ記憶領域に記憶している、チャンスボタン５１４６の押下回数を計測するための検知カウンタから値を取得し、取得した値に１を加算してから元の検知カウンタ記憶領域に記憶する。
In step S6881 of the chance button interrupt process, a value is acquired from the detection counter for measuring the number of times the
＜変数更新割り込み処理＞
次に、図１９２（ｇ）を用いて、副制御部５４００のＣＰＵ５４０４によって実行する変数更新割り込み処理について説明する。なお、同図は変数更新割り込み処理の流れを示すフローチャートである。
<Variable update interrupt processing>
Next, variable update interrupt processing executed by the
副制御部５４００は、所定の周期（本実施例では２ｍｓに１回）でタイマ割り込みを発生するハードウェアタイマを備えており、このタイマ割り込みを契機として、変数更新割り込み処理を所定の周期で実行する。
The
変数更新割り込み処理のステップＳ６９０１では、ＲＡＭ５４０８のタイマ変数記憶領域の値に１を加算して元のタイマ変数記憶領域に記憶する。従って、ステップＳ６３０４において、タイマ変数の値が１０以上と判定されるのは２０ｍｓ毎（２ｍｓ×１０）となる。
In step S6901 of the variable update interrupt process, 1 is added to the value of the timer variable storage area of the
＜基本回路３０２のパッケージ＞
次に、上述の主制御部５３００の基本回路５３０２が搭載されるパッケージについて詳細に説明する。図１９３（ａ）は、基本回路５３０２が搭載されるパッケージ５６８０の外観斜視図であり、同図（ｂ）は、パッケージ５６８０の視認非容易部の近傍を示す側面図である。
<Package of
Next, a package in which the
パッケージ５６８０の短手方向両側には、パッケージ５６８０の長手方向に沿って複数の端子５６８２が配置されているが、パッケージ（マイクロコンピュータ）５６８０は、端子５６８２を設けることで該端子５６８２によって、該マイクロコンピュータ５６８０の裏面における第一の領域（例えば、裏面下方の空間）、該裏面に対向する前記基板の表面における第二の領域（例えば、表面上方の空間）および前記裏面と前記表面との間の空間における第三の領域（例えば、ＩＣソケットを介してマイクロコンピュータを基板に実装する場合には、ＩＣソケットの表面や裏面近傍の空間を含む）のうちの少なくとも一つである特定の領域を視認困難にする視認非容易部５６８０ａと、端子５６８２を設けないことによって、視認非容易部５６８０ａよりも特定の領域を視認容易にする視認容易部５６８０ｂと、を有して構成されている。
A plurality of
このような構成により、視認容易部５６８０ｂを通してパッケージ５６８０の一方側（例えば、表側）から他方側（例えば、裏側）を視認することが可能となるため、例えば、パッケージ５６８０の裏側や、パッケージ５６８０と基板（またはＩＣソケット）の隙間などに不正な回路を後付けするような不正行為を容易に発見することができ、不正行為を未然に防止できる場合がある。
With such a configuration, the other side (for example, the back side) of the
特に、この例では視認容易部５６８０ｂを短手方向側面に設けているため、長手方向側面に設けた場合に比べ、パッケージ５６８０の裏側の中でも特に視認することが難しく、かつ不正部品などが取付し易い裏側中央近傍を間近で視認することが可能となり、より確実に不正行為を防止できる場合がある。さらに、視認容易部５６８０ｂを長手方向の中央部近傍に設けているため、長手方向の端部近傍に設けた場合に比べ、パッケージ５６８０の裏側の広い範囲をいろいろな角度から視認することが可能で、より確実に不正行為を防止できる場合がある。なお、視認容易部を長手方向側面にも設ければ、視認範囲をさらに広げることができ、より確実に不正行為を防止できる場合がある。
In particular, in this example, the easy-to-view part 5680b is provided on the side surface in the short direction, so that it is particularly difficult to see the back side of the
＜パッケージの変形例＞
次に、パッケージ５７００の変形例について説明する。図１９４（ａ）は、基本回路５３０２が搭載されるパッケージ５７００の平面図であり、同図（ｂ）は、パッケージ５７００の端子と下側基板のみを抜き出して示す外観斜視図である。
<Package modification>
Next, a modified example of the
パッケージ５７００は、板状体の上側基板５７０２および下側基板５７０４と、これらの上側基板５７０２および下側基板５７０４の間に挟まれるように配置される基本回路（ＣＰＵコア）５３０２と、この基本回路５３０２の接続端子の各々にボンディングワイヤを介して接続される複数の端子（リードフレーム）５７０６と、を備えており、複数の端子５７０６が短手方向両側に長手方向に沿って配設されたＤＩＰ（Dual Inline Package）である。パッケージ５７００の上側基板５７０２および下側基板５７０４の各々は、透明部材からなる視認容易部５７０２ａ、５７０４ａと、非透明部材からなる視認非容易部５７０２ｂ、５７０４ｂを、長手方向に交互に配置して構成されている。なお、上側基板５７０２における視認容易部５７０２ａと下側基板５７０４における視認容易部５７０４ａは、長手方向の同じ位置に積層され、上側基板５７０２における視認非容易部５７０２ｂと下側基板５７０４における視認非容易部５７０４ｂは、長手方向の同じ位置に積層されている。
The
このような構成により、視認容易部５７０２ａ、５７０４ａを通してパッケージ５７００の一方側（例えば、表側）から他方側（例えば、裏側）を視認することが可能となるため、例えば、パッケージ５７００の裏側や、パッケージ５７００と基板（またはＩＣソケット）の隙間などに不正な回路を後付けするような不正行為を容易に発見することができ、不正行為を未然に防止できる場合がある。
With such a configuration, the other side (for example, the back side) of the
なお、視認容易部５７０２ａ、５７０４ａは、パッケージ５７００の裏側が視認可能な部材で構成されていればよく、例えば、全体が半透明部材で構成されていてもよく、また、少なくとも一部が透明部材や半透明部材で構成され、他の部位が非透明部材で構成されていてもよい。また、視認非容易部５７０２ｂ、５７０４ｂは、パッケージ５７００の裏側が視認不能または視認困難な部材で構成されていればよく、例えば、全体が視認不能または視認困難な半透明部材で構成されていてもよい。また、視認容易部５７０２ａ、５７０４ａと視認非容易部５７０２ｂ、５７０４ｂを、長手方向の同じ位置に交互に配置したが、例えば、視認容易部５７０２ａ、５７０４ａのみでパッケージを形成してもよく、また、視認容易部５７０２ａ、５７０４ａと視認非容易部５７０２ｂ、５７０４ｂを、短手方向に交互に配置してもよい。
Note that the easy-to-
＜パッケージの変形例／変形例１＞
次に、パッケージ５７００の変形例について説明する。図１９５（ａ）は変形例１に係るパッケージ５７１０の下側基板５７１４（５７１４ａ、５７１４ｂ）の一部分を示す外観斜視図である。この変形例１に係るパッケージ５７１０の下側基板５７１４（図示はしないが上側基板も同様の構成である。以降の変形例も同じ）は、透明部材からなる視認容易部５７１４ａと、非透明部材からなる視認非容易部５７１４ｂを長手方向に交互に配置している点はパッケージ５７００と同様であるが、視認容易部５７１４ａにおける端子５７１６の配置態様と、視認非容易部５７１４ｂにおける端子５７１６の配置態様を異ならせている。
<Package Modification /
Next, a modified example of the
具体的には、視認容易部５７１４ａにおいては、視認容易部５７１４ａの長手方向の長さＬ１に対して１つの端子５７１６を配置し、視認非容易部５７１４ｂにおいては、視認容易部５７１４ａの長手方向の長さＬ１（この例では、視認容易部５７１４ａの長手方向の長さＬ１と同じ長さ）に対して３つの端子５７１６を略等間隔に配置しており、視認非容易部５７１４ｂにおける端子５７１６の数（この例では３つ）よりも、視認容易部５７１４ａにおける端子５７１６の数（この例では１つ）が少なくなるように構成している。
Specifically, in the easy-to-
換言すれば、視認容易部５７１４ａに配置された端子５７１６と、視認非容易部５７１４ｂに配置された端子５７１６のうち、最も視認容易部５７１４ａに近い端子５７１６との間の距離Ｌ２と、視認非容易部５７１４ｂに配置された複数の端子５７１６の間の距離Ｌ３が異なっており、距離Ｌ３よりも距離Ｌ２が長くなるように構成している。
In other words, among the
このような構成により、端子５７１６の数が少ない（視認を妨げる部材が少ない）視認容易部５７１４ａを通してパッケージ５７１０の一方側から他方側を確実に視認できるとともに、端子５７１６の数が多くても視認性に影響を与えない視認非容易部５７１４ｂに多くの端子５７１６を配置することができる場合がある。また、隣接する端子のノイズの影響を受けやすい信号線を、端子密度の低い視認容易部５７１４ａに配置された端子５７１６に優先的に接続すれば、視認性を確保しながらも、同時に、ノイズなどに起因する誤作動を未然に防止できる場合がある。
With this configuration, the number of
＜パッケージの変形例／変形例２＞
図１９５（ｂ）は、変形例２に係るパッケージ５７２０の下側基板５７２４（５７２４ａ、５７２４ｂ）の一部分を示す外観斜視図である。この変形例２に係るパッケージ５７２０の基板は、透明部材からなる視認容易部５７２４ａと、非透明部材からなる視認非容易部５７２４ｂを長手方向に交互に配置している点はパッケージ５７００と同様であるが、視認非容易部５７２４ｂには複数（この例では３つ）の端子５７２６を配置しているのに対して、視認容易部５７２４ａには端子５７２６を１つも配置しないように構成している。
<Package Modification /
FIG. 195 (b) is an external perspective view showing a part of the lower substrate 5724 (5724a, 5724b) of the
このような構成により、視認容易部５７２４ａにおける視認性をより一層確保でき、パッケージ５７２０の一方側から他方側を確実に視認できる場合がある。また、隣接する端子のノイズの影響を受けやすい複数の信号線を、視認容易部５７２４ａの一方の側（例えば、同図の右側）の視認非容易部５７２４ｂの端子５７２６と、視認容易部５７２４ａの他方の側（例えば、同図の左側）の視認非容易部５７２４ｂの端子５７２６と、に離間して接続すれば、視認性を確保しながらも、同時に、ノイズなどに起因する誤作動を未然に防止できる場合がある。
With such a configuration, visibility in the easy-to-
＜パッケージの変形例／変形例３＞
図１９５（ｃ）は、変形例３に係るパッケージ５７３０の下側基板５７３２（５７３２ａ、５７３２ｂ）の一部分を示す外観斜視図である。この変形例３に係るパッケージ５７３０の基板は、非透明部材からなる視認非容易部５７３２ｂの一部に、透明部材からなる立方体形状の視認容易部５７３２ａを形成するとともに、視認非容易部５７３２ｂには複数（この例では３つ）の端子５７３６を配置しているが、視認容易部５７３２ａには端子５７３６を１つも配置しないように構成している。
<Modification of Package /
FIG. 195 (c) is an external perspective view showing a part of the lower substrate 5732 (5732a, 5732b) of the
このような構成により、視認容易部と視認非容易部を長手方向に交互に配置する場合に比べ、パッケージ５７３０の基板のコストを低減することができるとともに、視認容易部５７３２ａを通してパッケージ５７３０の一方側から他方側を視認することができる。
With such a configuration, the cost of the substrate of the
なお、視認容易部５７３２ａは、パッケージ５７３０の基板の短手方向両側に形成してもよいし、短手方向片側のみに形成してもよいが、両側に形成すれば、視認性をより高めることができる場合がある。また、視認容易部５７３２ａの数は一つでもよいし、複数でもよいが、複数形成すれば、視認性をより高めることができる場合がある。
Note that the easy-to-
＜パッケージの変形例／変形例４＞
図１９５（ｄ）は、変形例４に係るパッケージ５７４０の下側基板５７４２（５７４２ａ、５７４２ｂ）の一部分を示す外観斜視図である。この変形例４に係るパッケージ５７４０の基板は、非透明部材からなる視認非容易部５７４２ｂの一部に、内方に窪んだ矩形状の切欠き部５７４２ｃを形成しており、切欠き部５７４２ｃを形成していない部位には複数（この例では３つ）の端子５７４６を配置しているが、切欠き部５７４２ｃには端子５７４６を１つも配置しないように構成している。
<Package Modification /
FIG. 195 (d) is an external perspective view showing a part of the lower substrate 5742 (5742a, 5742b) of the
このような構成により、視認容易部と視認非容易部を別部材で構成する場合に比べ、パッケージ５７４０の基板のコストを低減することができるとともに、切欠き部５７４２ｃを通してパッケージ５７４０の一方側から他方側を視認することができる。
With such a configuration, it is possible to reduce the cost of the substrate of the
なお、切欠き部５７４２ｃは、パッケージ５７４０の基板の短手方向両側に形成してもよいし、短手方向片側のみに形成してもよいが、両側に形成すれば、視認性をより高めることができる場合がある。また、切欠き部５７４２ｃの数は一つでもよいし、複数でもよいが、複数形成すれば、視認性をより高めることができる場合がある。
Note that the
また、パッケージ５７４０に切欠き部５７４２ｃを形成することによってパッケージ５７４０の強度が低下し、例えば、基板やＩＣソケットなどに実装された状態のパッケージ５７４０を取り外す際にパッケージ５７４０が破損しやすい状態（折れやすい状態）となるが、変形例４に係るパッケージ５７４０では、敢えてパッケージ５７４０の強度を低下させ、取り外しを困難にすることで、パッケージ５７４０が不正に取り外されて細工が施されるような不正行為を未然に防止できるように構成している。
In addition, the strength of the
＜パッケージの変形例／変形例５＞
図１９６（ａ）は、変形例５に係るパッケージ５７５０の外観斜視図である。この変形例５に係るパッケージ５７５０の基板は、全体が非透明部材で構成されている。また、平面視左側の一端部近傍と他端部近傍の各々に、内方に窪んだ矩形状の切欠き部５７５２を形成する一方で、平面視右側の中央近傍に、同形状の切欠き部５７５２を１つ形成し、３つの切欠き部５７５２には端子５７５６を１つも配置しないように構成している。
<Package Modification /
FIG. 196 (a) is an external perspective view of a
このような構成により、視認容易部と視認非容易部を別部材で構成する場合に比べ、パッケージ５７５２の基板のコストを低減することができるとともに、平面視左側に配置する切欠き部５７５２の数および配置場所と、平面視右側に配置する切欠き部５７５２の数および配置場所を異ならせているため、例えば、右側から視認できない場所を左側から視認することができる場合があり、一層、視認性を高めることができる場合がある。
With such a configuration, the cost of the substrate of the
＜パッケージの変形例／変形例６＞
図１９６（ｂ）は、変形例６に係るパッケージ５７６０の外観斜視図である。この変形例６に係るパッケージ５７６０の基板（上側基板５７６４、下側基板５７６２）は、全体が非透明部材で構成されている。また、パッケージ５７６０の長手方向中央近傍に、内方に窪んだ細径部５７６５を形成しており、上側基板５７６４と下側基板５７６２は、この細径部５７６５に向かって短手方向と厚み方向の外径が徐々に細くなる先細り形状とされている。また、細径部５７６５は、パッケージ５７６０全体の部位の中で最も厚みが薄く幅が狭い部位とされている。
<Package Modification /
FIG. 196 (b) is an external perspective view of a
このような構成により、視認容易部と視認非容易部を別部材で構成する場合に比べ、パッケージ５７６０の基板のコストを低減することができるとともに、細径部５７６５の周囲の空間を通してパッケージ５７６０の一方側から他方側を様々な角度から視認でき、視認性を高めることができる場合がある。
With such a configuration, it is possible to reduce the cost of the substrate of the
なお、細径部５７６５は、パッケージ５７６０の長手方向中央近傍以外の位置に形成してもよいし、複数形成してもよいが、細径部５７６５を複数形成すれば、視認性をより高めることができる場合がある。
Note that the
また、パッケージ５７６０に細径部５７６５を形成することによってパッケージ５７６０の強度が低下し、例えば、基板やＩＣソケットなどに実装された状態のパッケージ５７６０を取り外す際にパッケージ５７６０が破損しやすい状態（折れやすい状態）となるが、変形例６に係るパッケージ５７６０では、敢えてパッケージ５７６０の強度を低下させ、取り外しを困難にすることで、パッケージ５７６０が不正に取り外されて細工が施されるような不正行為を未然に防止できるように構成している。
In addition, the strength of the
＜パッケージの変形例／変形例７＞
図１９６（ｃ）は、変形例７に係るパッケージ５７７０の外観斜視図である。この変形例７に係るパッケージ５７７０の基板（上側基板５７７４、下側基板５７７２）は、全体が非透明部材で構成されている。また、平面視左側および右側の長手方向中央近傍に、上側基板５７７４と下側基板５７７２の間に挟まれて長手方向中央近傍に配置されている基本回路５３０２を跨ぐようにして、内方に窪んだ矩形状の切欠き部５７７５を対向するように形成し、切欠き部５７７５には端子５７７６を１つも配置しないように構成している。
<Package Modification /
FIG. 196 (c) is an external perspective view of a
このような構成により、視認容易部と視認非容易部を別部材で構成する場合に比べ、パッケージ５７７０の基板のコストを低減することができるとともに、平面視左側および右側に配置された複数の切欠き部５７７５を通してパッケージ５７７０の一方側から他方側を様々な角度から視認でき、視認性を高めることができる場合がある。
With such a configuration, the cost of the substrate of the
また、平面視左側および右側の長手方向の同じ位置に切欠き部５７７５を形成することによってパッケージ５７７０の強度が低下し、基板やＩＣソケットなどに実装された状態のパッケージ５７７０を取り外す際にパッケージ５７７０が破損しやすい状態（折れやすい状態）となるが、変形例７に係るパッケージ５７７０では、敢えてパッケージ５７７０の強度を低下させ、取り外しを困難にすることで、パッケージ５７７０が不正に取り外されて細工が施されるような不正行為を未然に防止できるように構成している。
In addition, the strength of the
＜パッケージの変形例／変形例８＞
図１９６（ｄ）は、変形例８に係るパッケージ５７８０の外観斜視図である。この変形例８に係るパッケージ５７８０の基板の平面視右側の端部には、ラウンド加工されたラウンド部５７８０ａを形成しており、このラウンド部５７８０ａには端子５７８６を配置しない一方で、基板の平面視左側の端部には、ラウンド部５７８０ａに相当するラウンド加工を施さずに端子５７８６を配置するように構成している。すなわち、変形例８に係るパッケージ５７８０では、基板の平面視右側に配置される端子５７８６の数よりも、パッケージ５７８０の基板の平面視左側に配置される端子５７８６の数が多くなるように構成している。
<Package Modification /
FIG. 196 (d) is an external perspective view of a
このような構成により、ラウンド部５７８０ａの有無を手掛かりにパッケージ５７８０の向きを容易に確認することが可能となり、ＩＣソケットへの逆挿しなどを未然に防止することができる上に、ラウンド部５７８０ａによって形成される空間を通してパッケージ５７８０の一方側から他方側を視認できる場合がある。なお、変形例８に係るパッケージ５７８０では、上述の変形例７に係るパッケージ５７７０のように切欠き部５７７５を形成していないが、ラウンド部５７８０ａに加えて（または替えて）、同一形状（または異なる形状）の切欠き部を形成してもよい。すなわち、他の実施例に係るパッケージの構成のうち、一つ、複数、または全ての構成を本実施例に適用してもよい（他の実施例についても同様）。
With such a configuration, the orientation of the
＜パッケージのその他の変形例＞
図１９７（ａ）、（ｂ）は、スリット状の切欠き部を形成したパッケージの一例を示した外観斜視図である。同図（ａ）に示すパッケージには、隣接する端子の間にスリット状の切欠き部を複数（この例では、３つ）形成しており、同図（ｂ）に示すパッケージには、隣接する端子の間にスリット状の切欠き部を１つ形成している。このような構成によっても、切欠き部を通してパッケージの下方の空間を視認することができる。
<Other variations of package>
FIGS. 197 (a) and (b) are external perspective views showing an example of a package in which slit-shaped cutouts are formed. In the package shown in FIG. 6A, a plurality of slit-shaped notches are formed between adjacent terminals (three in this example), and the package shown in FIG. One slit-shaped notch is formed between the terminals to be connected. Even with such a configuration, it is possible to visually recognize the space below the package through the notch.
また、図１９８（ａ）は、円弧状の切欠き部を形成したパッケージの一例を示した外観斜視図である。上述の例では、同図（ｂ）に示すように、パッケージに矩形状の切欠き部を設けたが、この場合、切欠き部の加工が容易となる上に、パッケージの外形は矩形状であることが多いため、切欠き部を設けてもデザイン上で違和感を与えることが少ない。一方、同図（ａ）、（ｃ）に示すような円弧状の切欠き部を設けた場合、デザイン性を高めることができる上に、切欠き部を他の部位に比べて目立たせることができるため、パッケージを検査する際などに注目を集めやすい場合がある。 FIG. 198 (a) is an external perspective view showing an example of a package in which an arc-shaped cutout is formed. In the above example, as shown in FIG. 5B, the package is provided with a rectangular cutout. However, in this case, the cutout is easily processed and the package has a rectangular outer shape. Since there are many cases, even if a notch is provided, there is little discomfort in the design. On the other hand, when an arc-shaped notch as shown in FIGS. 4A and 4C is provided, the design can be improved and the notch can be made more conspicuous than other parts. Because of this, it may be easy to attract attention when inspecting a package.
また、図１９９（ａ）は、切欠き部の上面に、型番などを表すシールが貼付されたパッケージの一例を示した外観斜視図である。この例では、同図（ｂ）に示すように、パッケージをＩＣソケットや基板などから取り外そうとして切欠き部を中心としてパッケージが折れ曲がった場合などに、同図（ｃ）に示すように、その痕跡がシールに残るように構成しているため、パッケージの取り外しが行われた否かを即座に判定できる場合がある。なお、型番などを切欠き部の上面に直接、印字(印刷）してもよく、この場合、パッケージをＩＣソケットや基板などから取り外そうとして切欠き部を中心としてパッケージが折れ曲がったときに、印字部分の文字の形状が崩れたり、塗装が落ちたりすることにより、不正行為の痕跡を確実に残すことができる場合がある。 FIG. 199 (a) is an external perspective view showing an example of a package in which a seal indicating a model number or the like is attached to the upper surface of the notch. In this example, as shown in the same figure (b), as shown in the same figure (c), when the package is bent around the notch portion so as to be removed from the IC socket or the substrate, as shown in the same figure (b). Since the trace remains on the seal, it may be possible to immediately determine whether or not the package has been removed. Note that the model number may be printed (printed) directly on the upper surface of the notch. In this case, when the package is bent around the notch to remove the package from the IC socket or the substrate, In some cases, the marks of the fraudulent acts can be reliably left by the shape of the characters in the printed portion being broken or the paint being dropped.
また、図２００（ａ）〜（ｇ）は、パッケージの形状の変形例を示した図であり、同図（ａ）〜（ｅ）は変形例に係るパッケージの平面図、同図（ｆ）〜（ｇ）は変形例に係るパッケージを長手方向から見た側面図である。 FIGS. 200A to 200G are views showing modifications of the shape of the package. FIGS. 200A to 200E are plan views of the package according to the modification, and FIG. (G) is the side view which looked at the package concerning a modification from the longitudinal direction.
例えば、同図（ａ）に示すように、パッケージの長手方向中央近傍の両側に、内方に窪んだ平面視三角形状の切欠き部を形成してもよいし、同図（ｂ）に示すように、同図（ａ）の切欠き部に加えて、パッケージの底面に内方に窪んだ矩形状の切欠き部を形成してもよい。また、同図（ｃ）に示すように、パッケージの長手方向端部近傍の両側に、内方に窪んだ平面視三角形状の切欠き部を形成してもよいし、同図（ｄ）に示すように、パッケージの長手方向一方側の端部近傍に、内方に窪んだ平面視三角形状の切欠き部を形成する一方で、長手方向他方側の端部近傍に、同形状の切欠き部を形成してもよい。 For example, as shown in FIG. 5A, a notch having a triangular shape in plan view that is recessed inward may be formed on both sides in the vicinity of the center in the longitudinal direction of the package, or as shown in FIG. As described above, in addition to the notch portion shown in FIG. 5A, a rectangular notch portion recessed inward may be formed on the bottom surface of the package. Further, as shown in FIG. 6C, a notch having a triangular shape in plan view that is recessed inward may be formed on both sides in the vicinity of the longitudinal end portion of the package. As shown, a notch having a triangular shape in plan view that is recessed inward is formed in the vicinity of one end in the longitudinal direction of the package, while a notch having the same shape is formed in the vicinity of the other end in the longitudinal direction. A part may be formed.
また、同図（ｅ）に示すように、パッケージの長手方向一方側の端部近傍に、内方に窪んだ平面視三角形状の切欠き部を長手方向に複数並べて形成する一方で、長手方向他方側の端部近傍に、同形状の切欠き部を長手方向に複数並べて形成してもよい。さらに、同図（ｆ）に示すように、パッケージの厚み方向の片面に、内方に窪んだ切欠き部を形成してもよいし、同図（ｇ）に示すように、パッケージの厚み方向の両面に、内方に窪んだ切欠き部を形成してもよい。 Further, as shown in FIG. 5E, in the vicinity of the end portion on one side in the longitudinal direction of the package, a plurality of notches having a triangular shape in plan view recessed inward are formed side by side in the longitudinal direction. A plurality of notch portions having the same shape may be formed in the longitudinal direction in the vicinity of the other end portion. Furthermore, as shown in FIG. 5 (f), a notch part recessed inward may be formed on one surface in the thickness direction of the package, or as shown in FIG. You may form the notch part hollow inwardly on both surfaces.
＜ＩＣソケット＞
次に、上述の変形例４に係るパッケージ５７４０が実装されるＩＣソケットの一例について説明する。図２０１（ａ）は、ＩＣソケット５８５０の外観斜視図であり、同図（ｂ）は、ＩＣソケット５８５０にパッケージ５７４０を実装した状態を示す外観斜視図である。
<IC socket>
Next, an example of an IC socket on which the
ＩＣソケット５８５０は、矩形状の３つの開口部５８５２ａが形成された板状体のベース５８５２と、このベース５８５２の長手方向両側に配置された複数のソケット端子５８５４と、を有して構成されている。ベース５８５２の長手方向両側には、パッケージ５７４０の端子５７４６に相当する位置に、この端子５７４６を挿入・固定するための円筒形状の複数のコネクト部５８５２ｂが形成され、このコネクト部５８５２ｂの各々からは、パッケージ５７４０の実装面とは反対方向に向けて棒状のソケット端子５８５４が突出形成されている。このような構成により、パッケージ５７４０をＩＣソケット５８５０に実装した場合（パッケージ５７４０の端子５７４６を、ＩＣソケット５８５０のコネクト部５８５２ｂに挿入・固定した場合）に、パッケージ５７４０の端子５７４６と、ＩＣソケット５８５０のソケット端子５８５４が電気的に接続される。
The
また、ＩＣソケット５８５０の開口部５８５２ａの一つは、パッケージ５７４０の切欠き部５７４２ｃに相当する位置に形成されており、パッケージ５７４０をＩＣソケット５８５０に実装した場合でも、切欠き部５７４２ｃを通してパッケージ５７４０の一方側から他方側（例えば、パッケージ５７４０の正面視上側から下側のみならず、パッケージ５７４０の正面視斜め上側からパッケージ５７４０の下方空間の一部）を視認することができる。
One of the
特に、ＩＣソケット５８５０のソケット端子５８５４は、ＩＣソケット５８５０を基板に実装した場合に、ベース５８５２を基板から所定高さに浮かせて保持するだけの長さを有しているため、ソケット端子５８５４の側方からパッケージ５７４０の下側の空間を視認することができることに加えて、切欠き部５７４２ｃを通した視認性をより高めることができる場合がある。また、パッケージ５７４０をＩＣソケット５８５０に実装した場合に、パッケージ５７４０の端子５７４６が、パッケージ５７４０をＩＣソケット５８５０の実装面から所定高さに浮かせて保持するだけの長さを有していれば、パッケージ５７４０の端子５７４６の側方からパッケージ５７４０の下側の空間を視認することができることに加えて、切欠き部５７４２ｃを通した視認性をより高めることができる場合がある。
In particular, the
＜パッケージの端子＞
次に、変形例９に係るパッケージ５７９０の主要な端子について説明する。図２０２は、パッケージ５７９０の端子配置例を示す平面図である。なお、詳細は後述するが、同図における○（丸印）は、パッケージ５７９０が実装されるＩＣソケットのソケット端子の位置（または、パッケージ５７９０がＩＣソケットを介さずに基板に実装される場合には、基板のランドの位置）を示している。
<Package terminals>
Next, main terminals of the
同図に示すように、パッケージ５７９０の平面視左側には、端子番号１〜３５の３５個の端子を上から下に向かって一列に配置し、パッケージ５７９０の平面視右側には、端子番号３６〜７１の３６個の端子を下から上に向かって一列に配置しているパッケージ５７９０の端子番号１〜端子番号１７の領域には、１６本のアドレスバスＡ１５〜Ａ０のうちの８本の上位アドレスバスＡ１５〜Ａ８が配置されている。これらの上位アドレスバスＡ１５〜Ａ８は、それぞれ端子番号１５、１３、１１、９、７、５、３、１に配置されており、端子番号１５から端子番号１にかけて一つ置きに配置されている。また、端子番号１〜端子番号１７の領域には、２つのグランド電位端子ＶＳＳ５、ＶＳＳ１が配置されており、グランド電位端子ＶＳＳ５は端子番号１〜端子番号１７の領域の中央近傍（端子番号１１）に、また、グランド電位端子ＶＳＳ１は端子番号１８に最も近い位置（端子番号１７）に、それぞれ配置されている。
As shown in the figure, on the left side of the
また、パッケージ５７９０の端子番号５４〜端子番号７１の領域には、１６本のアドレスバスＡ１５〜Ａ０のうちの８本の下位アドレスバスＡ７〜Ａ０が配置されている。これらの上位アドレスバスＡ７〜Ａ０は、それぞれ端子番号５５、５７、５９、６１、６３、６５、６７、６９に配置されており、端子番号５５から端子番号６９にかけて一つ置きに配置されている。また、端子番号５４〜端子番号７１の領域には、２つのグランド電位端子ＶＳＳ４、ＶＳＳ３が配置されており、グランド電位端子ＶＳＳ４は端子番号５３から最も遠い位置（端子番号７１）に、また、グランド電位端子ＶＳＳ３は端子番号５３に最も近い位置（端子番号５４）に、それぞれ配置されている。
Also, eight lower address buses A7 to A0 of the 16 address buses A15 to A0 are arranged in the region of
また、パッケージ５７９０の端子番号１８〜端子番号３５の領域には、正電源端子ＶＤＤ１と、内蔵ＲＡＭのバックアップ用電源端子ＶＢＢと、グランド電位端子ＶＳＳ２が配置されており、正電源端子ＶＤＤ１は端子番号１７から２番目に近い位置（端子番号１９）に、また、バックアップ用電源端子ＶＢＢ１はＶＤＤ１の隣、すなわち端子番号１７から３番目に近い位置（端子番号２０）に、また、グランド電位端子ＶＳＳ２は端子番号１７から最も遠い位置（端子番号３５）に、それぞれ配置されている。さらに、パッケージ５７９０の端子番号１７に最も近い位置（端子番号１８）には、クロック入力端子ＥＸが配置されている。
In the region of
また、パッケージ５７９０の端子番号３６〜端子番号５３の領域には、正電源端子ＶＤＤ２５、ＶＤＤ２と、グランド電位端子ＶＳＳ６が配置されており、正電源端子ＶＤＤ２５は端子番号５４に最も近い位置（端子番号５３）に、また、正電源端子ＶＤＤ２はＶＤＤ２５の隣、すなわち端子番号５４に２番目に近い位置（端子番号５２）に、また、グランド電位端子ＶＳＳ６は端子番号３６〜端子番号５３の領域の中央近傍（端子番号４４）に、それぞれ配置されている。さらに、パッケージ５７９０の端子番号５４から遠い端子番号３６から端子番号４３には、８本のデータ入出力バスＤ７〜Ｄ０が配置されている。
Further, positive power supply terminals VDD25 and VDD2 and a ground potential terminal VSS6 are arranged in the region of
＜ＩＣソケットの変形例／変形例１＞
次に、ＩＣソケットの変形例について説明する。図２０３（ａ）は変形例１に係るＩＣソケット５８６０の外観斜視図であり、同図（ｂ）は、ＩＣソケット５８６０にパッケージ５７４０を実装した状態を示す外観斜視図である。
<Modified example of IC socket / Modified example 1>
Next, a modified example of the IC socket will be described. FIG. 203A is an external perspective view of an
変形例１に係るソケット５８６０は、上述のソケット５８５０が有する開口部５８５２ａを備えていない点が異なっている。このような開口部５８５２ａを備えないソケット５８６０にパッケージ５７４０を実装した場合でも、パッケージ５７４０が切欠き部５７４２ｃを備えているため、切欠き部５７４２ｃを通してパッケージ５７４０の一方側から他方側を視認することができる。
The
特に、パッケージ５７４０の端子５７４６が、パッケージ５７４０をＩＣソケット５８６０に実装した場合に、パッケージ５７４０をＩＣソケット５８６０から所定高さに浮かせて保持するだけの長さを有していれば、パッケージ５７４０の端子５７４６の側方からパッケージ５７４０の下側空間を視認することができることに加えて、切欠き部５７４２ｃを通した視認性をより高めることができる場合がある。一方、パッケージ５７４０とＩＣソケット５８６０との間に形成される空間は、電子部品が配置できるほどの高さを有していないため、視認性を確保しながらも、同時に、不正な電子部品の取り付けなどを難しくしている。
In particular, if the
＜ＩＣソケットの変形例／変形例２＞
次に、ＩＣソケットの変形例について説明する。図２０４（ａ）は変形例２に係るＩＣソケット５８７０の外観斜視図であり、同図（ｂ）は、ＩＣソケット５８７０のソケット端子が実装される基板の平面図である。
<Modified example of IC socket / Modified example 2>
Next, a modified example of the IC socket will be described. 204A is an external perspective view of an
変形例２に係るＩＣソケット５８７０は、ベース５８７２に対するソケット端子５８７４の配置態様が上述のＩＣソケット５８５０、５８６０と異なっている。具体的には、ＩＣソケット５８７０では、パッケージの端子が挿入されるコネクト部５８７２ｂが長手方向全域に亘って略等間隔に直線状に配置されているのに対して、各々のコネクト部５８７２ｂから突出形成されるソケット端子５８７４が長手方向全域に亘って千鳥状に配置されている。また、同図（ｂ）に示すように、ＩＣソケット５８７０が実装される基板５８７８には、ＩＣソケット５８７０のソケット端子５８７４の配置態様に合わせてランド５８７８ａが千鳥状に配置・形成されている。
The
＜コネクト部とソケット端子＞
図２０５（ａ）は、図２０４（ａ）におけるＡ−Ａ線に沿った断面を模式的に示した図であり、図２０５（ｂ）は、図２０４（ａ）におけるＢ−Ｂ線に沿った断面を模式的に示した図である。図２０５（ａ）に示すように、複数のソケット端子５８７４のうち、ＩＣソケット５８７０の短手方向内側に突出するソケット端子５８７４は、コネクト部５８７２ｂの軸心Ｌａから短手方向内側方向に所定距離Ｌ８だけ離れた位置にある軸心Ｌｂを有し、ＩＣソケット５８７０の短手方向外側端面から所定距離Ｌ９だけ離れた位置に配置されている。一方、図２０５（ｂ）に示すように、複数のソケット端子５８７４のうち、ＩＣソケット５８７０の短手方向外側に突出するソケット端子５８７４は、コネクト部５８７２ｂの軸心Ｌａから短手方向外側方向に所定距離Ｌ８だけ離れた位置にある軸心Ｌｃを有し、ＩＣソケット５８７０の短手方向外側端面から所定距離Ｌ１０（Ｌ１０＜Ｌ９）だけ離れた位置に配置されている。
<Connect part and socket terminal>
FIG. 205 (a) is a diagram schematically showing a cross section taken along line AA in FIG. 204 (a), and FIG. 205 (b) is taken along line BB in FIG. 204 (a). FIG. As shown in FIG. 205 (a), of the plurality of
また、この例では、コネクト部５８７２ｂの長さとソケット端子５８７４の長さは、ＩＣソケット５８７０全体で同一長さとされている。すなわち、ＩＣソケット５８７０を基板に実装し、ＩＣソケット５８７０にパッケージを実装した場合に、パッケージの端子とコネクタ部５８７２ｂとの接点と、ソケット端子５８７４と基板の接点の２つの接点間の距離は、ＩＣソケット５８７０全体でほぼ同一長さになるように構成されている。
In this example, the length of the connecting
＜コネクト部とソケット端子の変形例／変形例１＞
図２０６（ａ）、（ｂ）は、変形例１に係るコネクト部とソケット端子の断面を模式的に示した図であり、それぞれ図２０５（ａ）、（ｂ）に相当する図である。変形例１に係るコネクト部には、図２０６（ａ）に示す第１コネクト部５８８０と、同図（ｂ）に示す第２コネクト部５８８２の２種類があり、互いに形状が異なっている。なお、図示は省略するが、この例では、パッケージの端子が挿入される第１コネクト部５８８０、第２コネクト部５８８２がＩＣソケットの長手方向全域に亘って略等間隔に直線状に配置されているのに対して、第１コネクト部５８８０、第２コネクト部５８８２から突出形成されるソケット端子５８８４がＩＣソケットの長手方向全域に亘って千鳥状に配置されている。
<Modification example of connection part and socket terminal / Modification example 1>
206 (a) and 206 (b) are diagrams schematically showing cross sections of the connecting portion and the socket terminal according to the first modification, and are views corresponding to FIGS. 205 (a) and 205 (b), respectively. There are two types of connect portions according to the first modification, namely, a
第１コネクト部５８８０は、軸心Ｌｄに沿ってＩＣソケットの表面から裏面まで真っ直ぐに延びる直線形状からなる。また、第２コネクト部５８８２は、軸心Ｌｄに沿ってＩＣソケットの表面から裏面に向かって真っ直ぐに延びる第１直線部と、この第１直線部を基端として裏面に向かって斜めに延びる屈曲部と、この屈曲部を基端として軸心Ｌｄとは異なる軸心Ｌｅに沿ってＩＣソケットの裏面まで真っ直ぐに延びる第２直線部と、によって構成されている。一方、ソケット端子５８８４の長さは全て同一長さとされており、第１コネクタ部５８８０に接続されるソケット端子５８８４は、第１コネクタ部５８８０と同じ軸心Ｌｄ上に第１コネクタ部５８８０を基端として延出形成され、第２コネクタ部５８８２に接続されるソケット端子５８８４は、第２コネクタ部５８８２の第２直線部と同じ軸心Ｌｅ上に第２コネクタ部５８８２の第２直線部を基端として延出形成されている。
The
したがって、この例では、第１コネクト部５８８０の長さＬ１１とソケット端子５８８４の長さの合計は、第２コネクト部５８８２の長さＬ１２（Ｌ１２＞Ｌ１１）とソケット端子５８８４の長さの合計よりも短くなっている。すなわち、このような構成を備えるＩＣソケットを基板に実装し、ＩＣソケットにパッケージを実装した場合に、パッケージの端子と第１コネクタ部５８８０との接点と、ソケット端子５８８４と基板の接点の２つの接点間の距離は、パッケージの端子と第２コネクタ部５８８２との接点と、ソケット端子５８８４と基板の接点の２つの接点間の距離よりも短くなるように構成されている。
Therefore, in this example, the total length L11 of the first connecting
＜コネクト部とソケット端子の変形例／変形例２＞
図２０７（ａ）〜（ｄ）は、変形例２に係るコネクト部とソケット端子の断面を模式的に示した図である。同図（ａ）、（ｂ）に示す第１コネクト部５８９２、第２コネクト部５８９３は、ＩＣソケットの表面から裏面に向かって真っ直ぐに延びる直線部と、この直線部を基端として裏面まで斜めに延びる屈曲部と、によって構成されており、同図（ａ）に示す第１コネクト部５８９２と同図（ｂ）に示す第２コネクト部５８９３で屈曲部の屈曲方向を反対にしている。なお、図示は省略するが、この例では、パッケージの端子が挿入される第１コネクト部５８９２、第２コネクト部５８９３の各々の直線部が、ＩＣソケットの長手方向全域に亘って略等間隔に直線状に配置されているのに対して、第１コネクト部５８９２、第２コネクト部５８９３の各々の屈曲部を基端として突出形成されるソケット端子５８９４が、ＩＣソケットの長手方向全域に亘って千鳥状に配置されている。
<Modified example of connection part and socket terminal / Modified example 2>
207 (a) to 207 (d) are diagrams schematically showing a cross section of the connection portion and the socket terminal according to the second modification. The
一方、同図（ｃ）、（ｄ）に示すコネクト部５８９５は、ＩＣソケットの表面から裏面まで真っ直ぐに延びる直線形状からなる。また、第１ソケット端子５８９６と第２ソケット端子５８９７は、コネクト部５８９５を基端として斜めに延びる屈曲部と、この屈曲部を基端としてＩＣソケットの厚み方向に真っ直ぐに延びる直線部と、によって構成されており、同図（ｃ）に示す第１ソケット端子５８９６と同図（ｄ）に示す第２ソケット端子５８９７で屈曲部の屈曲方向を反対にしている。なお、図示は省略するが、この例では、パッケージの端子が挿入されるコネクト部５８９５が、ＩＣソケットの長手方向全域に亘って略等間隔に直線状に配置されているのに対して、第１ソケット端子５８９６と第２ソケット端子５８９７が、ＩＣソケットの長手方向全域に亘って千鳥状に配置されている。
On the other hand, the connecting
＜ＩＣソケットの変形例／変形例３＞
図２０８（ａ）は変形例３に係るＩＣソケット５９００の外観斜視図である。上述のＩＣソケット５８５０では、実装されるパッケージ５７４０の切欠き部５７４２ｃに相当する位置に開口部を形成したが、この例のように、実装されるパッケージ５７４０の切欠き部５７４２ｃに相当する位置に、ＩＣソケット５９００の両側をつなぐ補強部材５９００ａを設けてもよい。また、上述のＩＣソケット５８５０では、パッケージ５７４０の切欠き部５７４２ｃに相当する位置に、コネクト部やソケット端子を配置しないように構成したが、この例のように、パッケージ５７４０の切欠き部５７４２ｃに相当する位置に、コネクト部５９００ｂやソケット端子５９００ｃを配置してもよい。このような構成とすれば、パッケージの一方側から他方側の視認性を確保しつつ、ＩＣソケットの強度を高めたり、ソケット端子の本数を増やしたりすることができる場合がある。また、コネクト部５９００ｂやソケット端子５９００ｃを配置することによって、パッケージ５７４０とＩＣソケット５９００との間に電子部品などを挿入して取り付けることが困難となるため、不正行為を未然に防止できる場合がある。
<Modified example of IC socket / Modified example 3>
FIG. 208A is an external perspective view of an
＜ＩＣソケットの変形例／変形例４＞
図２０８（ｂ）は変形例４に係るＩＣソケット５９１０の外観斜視図である。この例のように、実装されるパッケージ５７４０の切欠き部５７４２ｃに相当する位置に、切欠き部５７４２ｃの形状や大きさに合わせた凹部５９１０ａを形成してもよい。このような構成とすれば、パッケージの切欠き部だけでなくＩＣソケット５９１０の凹部５９１０ａを通してパッケージの一方側から他方側を視認でき、視認性を高めることができる場合がある。
<Modified example of IC socket / Modified example 4>
FIG. 208B is an external perspective view of an
＜ＩＣソケットの変形例／変形例５＞
図２０８（ｃ）は変形例５に係るＩＣソケット５９２０の外観斜視図である。この例のように、パッケージ５７４０の切欠き部５７４２ｃに相当する位置に、切欠き部５７４２ｃの形状や大きさに合わせた（例えば、切欠き部５７４２ｃに嵌合する形状で透明部材からなる）凸部５９２０ａを形成してもよい。このような構成とすれば、凸部５９２０ａによってパッケージとの間に隙間を作らないようにすることで、パッケージの裏に不正器具などが設置されることを未然に防止できる場合があり、特に、凸部５９２０ａを透明部材や半透明部材で構成すれば、凸部５９２０ａを通してパッケージの一方側から他方側を視認でき、不正器具などが設置されたことを容易に発見できる場合がある。なお、ＩＣパッケージの形状は、同図（ａ）〜（ｃ）に示すように、パッケージの形状に合わせた形状に限定されず、例えば、ＩＣパッケージが実装される基板の形状に合わせた形状（例えば、基板が凸部を備える場合に、この凸部と相補的形状を有する凹部を備えるＩＣソケットなど）としてもよい。
<Modified example of IC socket / Modified example 5>
FIG. 208 (c) is an external perspective view of an
また、図２０９（ａ）、（ｂ）は、ＩＣソケットを基板に実装した例を示した外観斜視図である。同図（ａ）に示す例では、ＩＣソケット５９３０の厚みを、基板５９３２に実装されている、その他の電子部品の厚みよりも薄くしている。このような構成とすれば、ＩＣソケット５９３０にパッケージを実装した場合でも、他の電子部品によってパッケージを見ずらくし、パッケージの存在を分かりにくくすることができるため、パッケージに対する不正行為を防止できる場合がある。また、上述の視認容易部や切欠き部が配置される、ＩＣソケットの短手方向には、電子部品を配置しないように構成しているため、視認容易部や切欠き部を介して、ＩＣソケットに実装されたパッケージの裏側などを確実に視認できる場合がある。
FIGS. 209 (a) and 209 (b) are external perspective views showing an example in which an IC socket is mounted on a substrate. In the example shown in FIG. 5A, the thickness of the
また、同図（ｂ）に示す例では、ＩＣソケット５９４０の厚みを、ＩＣソケット５９４０の長手方向一方側の基板５９４２上に実装されている複数の電子部品５９４４の厚みよりも厚くしている。このような構成とすれば、ＩＣソケット５９４０の長手方向一方側からＩＣソケット５９４０を観察した場合に、ＩＣソケット５９４０の存在が確認し易くなるため、パッケージの実装や取り外しが容易となり、作業性を高めることができる場合がある。また、同図（ａ）の例に比べて、パッケージの熱を基板５９４２外部に逃がしやすくなるため、熱に起因する不具合を未然に防止できる場合がある。なお、この例では、電子部品５９４４の配置場所をＩＣソケット５９４０の長手方向一方側としたが、長手方向両側でもよいし、長手方向以外の方向でもよい。
Further, in the example shown in FIG. 5B, the thickness of the
また、ＩＣソケット５９４０の長手方向のうち、ＩＣソケット５９４０の延長上には、電子部品を配置しないことが好ましい。このような構成とすれば、ＩＣソケットの長手方向から、ＩＣソケットに実装されたパッケージの裏側などを視認できる場合がある。
Further, it is preferable that no electronic component is disposed on the extension of the
また、同図（ｃ）に示すように、基板５９５０の表面を覆う透明部材からなる上ケース５９５３と、基板５９５０の裏面を覆う下ケース５９５４を備える場合、上ケース５９５３における、基板５９５０に実装されたＩＣソケット５９５１やパッケージ５９５２が配置される位置に、ＩＣソケット５９５１やパッケージ５９５２に向かって凹んだ凹部５９５３ａを形成してもよい。このような構成とすれば、上ケース５９５３によって基板５９５０が保護されているような場合でも、ＩＣソケット５９５１やパッケージ５９５２の裏側を確実に視認できる場合がある。
Further, as shown in FIG. 6C, when an
＜配線パターン＞
次に、上述のＩＣソケットが実装される基板の配線パターンについて説明する。図２１０（ａ）は、ＩＣソケットが実装されるランドと、これらのランドと乱数用水晶発振器５３１４ａおよびシステム用水晶発振器５３１４ｂを接続する信号線の一例を示した図であり、同図（ｂ）は、ランド近傍の部分拡大図である。また、図２１１は、ＩＣソケットの外縁を説明するための図である。
<Wiring pattern>
Next, the wiring pattern of the substrate on which the above IC socket is mounted will be described. FIG. 210A is a diagram showing an example of lands on which an IC socket is mounted, and signal lines connecting these lands to the random
この例では、基板１００２上に、ＩＣソケットが実装される（ＩＣソケットのソケット端子が接続される）複数のランド６００４ａ、６００４ｂ（一部のみ図示）が形成されているとともに、ＩＣソケットの実装部から所定の距離を置いて、乱数用水晶発振器５３１４ａとシステム用水晶発振器５３１４ｂが実装されている。ランド６００４ａ、６００４ｂは、基板６００２に実装されるＩＣソケットのソケット端子に対応して配置されており、この例では、ＩＣソケットが基板６００２に実装された場合のＩＣソケットの外縁を表す外縁ラインＯＬから所定距離Ｌ２１だけ離れた位置を中心とする円形状の外側ランド６００４ａと、外縁ラインＯＬから所定距離Ｌ２２（Ｌ２２＞Ｌ２１）だけ離れた位置を中心とする円形状の内側ランド６００４ｂの２種類がある。
In this example, a plurality of
ここで、「ＩＣソケットの外縁」とは、図２１１に示すように、基板６００２に実装された状態におけるＩＣソケット６００１の短手方向外側の面６００１ａを含む仮想平面ＶＰをいい、この仮想平面ＶＰと基板６００２の表面とが交わって形成される線が、上述の外縁ラインＯＬである。
Here, the “outer edge of the IC socket” means a virtual plane VP including a
システム用水晶発振器５３１４ｂは、第１信号線６００６を介して外側ランド６００４ａに接続され、乱数用水晶発振器５３１４ａは、第２信号線６００８を介して内側ランド６００４ｂに接続されている。第１信号線６００６の長さは、システム用水晶発振器５３１４ｂの外部クロックＥＸ端子から外縁ラインＯＬまでの距離Ｌ２０と、外縁ラインＯＬから外側ランド６００４ａ（この例では、ＩＣソケットのコネクト部を介してパッケージのＥＸ端子に接続されるランド）の中心までの距離Ｌ２１を足した数値となり、第２信号線６００８の長さは、乱数用水晶発振器５３１４ａの乱数用クロックＲＣＫ端子から外縁ラインＯＬまでの距離Ｌ２０と、外縁ラインＯＬから内側ランド６００４ｂ（この例では、ＩＣソケットのコネクト部を介してパッケージのＲＣＫ端子に接続されるランド）の中心までの距離Ｌ２２を足した数値となる。すなわち、この例では、第１信号線６００６の長さ（Ｌ２０＋Ｌ２１）よりも、第２信号線６００８の長さ（Ｌ２０＋Ｌ２２）を長くしている。さらに、この例では、外側ランド６００４ａからパッケージのＥＸ端子までの距離よりも、内側ランド６００４ｂからパッケージのＲＣＫ端子までの距離が近くなるように、すなわち、内側ランド６００４ｂからパッケージのＲＣＫ端子を通って入力する乱数用クロックＲＣＫの信号が、パッケージから発生するノイズなどの影響を受けやすいように設定している。
The
また、図２１２は、基板６００２を側方から見た側面図である。第１信号線６００６は、平板状の基板表面に沿ってシステム用水晶発振器５３１４ｂとＩＣソケットを高低差なく真っ直ぐに接続しており、第２信号線６００８は、平板状の基板表面に沿って乱数用水晶発振器５３１４ａとＩＣソケットを高低差無く真っ直ぐに接続している。
FIG. 212 is a side view of the
このような構成により、システム用水晶発振器５３１４ｂをパッケージ（基本回路５３０２）の近傍に配置することができ、且つ、パッケージとシステム用水晶発振器５３１４ｂを結ぶ第１信号線６００６の長さを短くすることができるため、システム用水晶発振器５３１４ｂから出力される外部クロックＥＸの信号を、安定して基本回路５３０２のクロック回路５３４０に供給することができるとともに、この外部クロックＥＸの信号に基づいて生成されるシステムクロックＳＣＬＫの信号も、安定してＣＰＵコアや内部の各回路に供給することができる。
With such a configuration, the
また、クロック信号の供給源と供給先を結ぶ信号線の長さは、クロック信号に外乱が加わらないようになるべく短く設定するのが一般的であるが、基本回路５３０２と乱数用水晶発振器５３１４ａを結ぶ第２信号線６００８の長さを敢えて長めに設定し、第２信号線６００８を通る乱数用クロックＲＣＫの信号が外乱の影響を受けやすいように構成することによって、乱数用クロックＲＣＫの信号に基づいてカウント値のカウントを行う乱数回路５３１６のカウント値の更新タイミングにバラツキを与え、乱数回路５３１６が生成する乱数値のランダム性をさらに高めることができる。
In general, the length of the signal line connecting the supply source and the supply destination of the clock signal is set as short as possible so that no disturbance is applied to the clock signal. However, the
特に、第１信号線６００６のうち、ＩＣソケットによって隠れない部位（システム用水晶発振器５３１４ｂの外部クロックＥＸ端子から外縁ラインＯＬまでの信号線）と、第２信号線６００８のうち、ＩＣソケットによって隠れない部位（乱数用水晶発振器５３１４ａの乱数用クロックＲＣＫ端子から外縁ラインＯＬまでの信号線）は同じ長さに設定されているため、一見しただけでは第２信号線６００８の長さが長めに設定されていることを把握することができない。このため、不正行為者が不正行為を行う可能性が高まるおそれがあるが、乱数用クロックＲＣＫの信号の異常を検出することができるため、不正行為を確実に発見できる。
In particular, the portion of the
＜配線パターンの変形例／変形例１＞
図２１３は、変形例１に係る配線パターンを示した図である。この例では、基板６０１２上に、ＩＣソケットが実装される外側ランド６０１４ａ、内側ランド６０１４ｂ（一部のみ図示）が形成されているとともに、（乱数用水晶発振器５３１４ａを兼ねる）システム用水晶発振器５３１４ｂが実装されている。
<Modification Example of Wiring Pattern / Modification Example 1>
FIG. 213 is a diagram illustrating a wiring pattern according to the first modification. In this example, an
システム用水晶発振器５３１４ｂは、第１信号線６０１６を介して外側ランド６０１４ａに接続されるとともに、第２信号線６０１８を介して内側ランド６０１４ｂに接続される。第１信号線６０１６の長さは、システム用水晶発振器５３１４ｂの外部クロックＥＸ端子から外縁ラインＯＬまでの距離Ｌ３０と、外縁ラインＯＬから外側ランド６０１４ａ（この例では、ＩＣソケットのコネクト部を介してパッケージのＲＣＫ端子に接続されるランド）の中心までの距離Ｌ３１を足した数値となり、第２信号線６０１８の長さは、システム用水晶発振器５３１４ｂの外部クロックＥＸ端子から外縁ラインＯＬまでの距離Ｌ３２（Ｌ３２＞Ｌ３０）と、外縁ラインＯＬから内側ランド６０１４ｂ（この例では、ＩＣソケットのコネクト部を介してパッケージのＲＣＫ端子に接続されるランド）の中心までの距離Ｌ３３（Ｌ３３＞Ｌ３１）を足した数値となる。すなわち、この例では、第１信号線６０１６の長さ（Ｌ３０＋Ｌ３１）よりも、第２信号線６０１８の長さ（Ｌ３２＋Ｌ３３）を長くしている。
The
このような構成により、システム用水晶発振器５３１４ｂをパッケージ（基本回路５３０２）の近傍に配置することができ、且つ、パッケージとシステム用水晶発振器５３１４ｂを結ぶ第１信号線６０１６の長さを短くすることができるため、システム用水晶発振器５３１４ｂから出力される外部クロックＥＸの信号を、安定して基本回路５３０２のクロック回路５３４０に供給することができるとともに、この外部クロックＥＸの信号に基づいて生成されるシステムクロックＳＣＬＫの信号も、安定してＣＰＵコアや内部の各回路に供給することができる。
With such a configuration, the
また、クロック信号の供給源と供給先を結ぶ信号線の長さは、クロック信号に外乱が加わらないようになるべく短く設定するのが一般的であるが、第２信号線６０１８の長さを敢えて長めに設定し、第２信号線６０１８を通る乱数用クロックＲＣＫの信号が外乱の影響を受けやすいように構成することによって、乱数用クロックＲＣＫの信号に基づいてカウント値のカウントを行う乱数回路５３１６のカウント値の更新タイミングにバラツキを与え、乱数回路５３１６が生成する乱数値のランダム性をさらに高めることができる。
In general, the length of the signal line connecting the supply source and the supply destination of the clock signal is set as short as possible so that no disturbance is applied to the clock signal, but the length of the
また、第１信号線６０１６と第２信号線６０１８の一部を共有化することによって、配線パターンを簡素化できる場合がある。
In some cases, the wiring pattern can be simplified by sharing a part of the
＜配線パターンの変形例／変形例２、３＞
図２１４（ａ）は、変形例２に係る配線パターンを示した図である。この例は、上記図２１０（ａ）に示した配線パターンと略同一であるが、システム用水晶発振器５３１４ｂが接続される外側ランド６００４ａと、乱数用水晶発振器５３１４ａが接続される内側ランド６００４ｂとの間に、２つの外側ランド６００４ａを配置している。そして、一方の外側ランド６００４ａをパッケージの第１の電源端子（例えば、上述の正電源端子ＶＤＤ１）に接続し、他方の外側ランド６００４ａをパッケージの第２の電源端子（例えば、上述のバックアップ用電源端子ＶＢＢ）に接続する点が異なっている。
<Modification Example of Wiring Pattern / Modification Examples 2 and 3>
FIG. 214A is a diagram illustrating a wiring pattern according to the second modification. This example is substantially the same as the wiring pattern shown in FIG. 210A, but includes an
一方、同図（ｂ）は、変形例３に係る配線パターンを示した図である。この例は、同図（ａ）に示した配線パターンと類似しているが、パッケージの第１の電源端子に接続された外側ランド６００４ａからの電源線６０３３を、スルーホールを介して基板６０３２の裏面に配線し、パッケージの第２の電源端子に接続された外側ランド６００４ａからの電源線６０３４を、基板６０３２の表面に乱数値水晶発振器５３１４ａの近傍を通して配線している。
On the other hand, FIG. 5B is a diagram showing a wiring pattern according to the third modification. This example is similar to the wiring pattern shown in FIG. 5A, but the
このような構成により、第１信号線６００６を通る外部クロックＥＸの信号が電源線による影響を受けにくくすることができ、システム用水晶発振器５３１４ｂから出力される外部クロックＥＸの信号を、安定して基本回路５３０２のクロック回路５３４０に供給することができるとともに、この外部クロックＥＸの信号に基づいて生成されるシステムクロックＳＣＬＫの信号も、安定してＣＰＵコアや内部の各回路に供給することができる。
With such a configuration, the signal of the external clock EX passing through the
また、第２信号線６００８の近傍に電源線６０３４を配線して第２信号線６００８を通る乱数用クロックＲＣＫの信号が外乱の影響を受けやすいように構成することによって、乱数用クロックＲＣＫの信号に基づいてカウント値のカウントを行う乱数回路５３１６のカウント値の更新タイミングにバラツキを与え、乱数回路５３１６が生成する乱数値のランダム性をさらに高めることができる。
Further, by arranging a
＜配線パターンの変形例／変形例４＞
図２１５は、変形例４に係る配線パターンを示した図である。この例では、システム用水晶発振器５３１４ｂが接続されるランド６０４４ｂの上側に配置されたランド６０４４ａが、パッケージのグランド端子（例えば、上述のグランド電位端子ＶＳＳ１）に接続されているとともに、システム用水晶発振器５３１４ｂが接続されるランド６０４４ｂの下側に配置されたランド６０４４ｃが、パッケージの第１の電源端子（例えば、上述の正電源端子ＶＤＤ１）に接続されている。また、乱数用水晶発振器５３１４ａが接続されるランド６０４４ｅの上側に配置されたランド６０４４ｄが、パッケージの第２の電源端子（例えば、上述のバックアップ用電源端子ＶＢＢ）に接続されているとともに、乱数用水晶発振器５３１４ａが接続されるランド６０４４ｅの下側に配置されたランド６０４４ｆが、パッケージの制御信号線（例えば、チップセレクト端子）に接続されている。
<Modification Example of Wiring Pattern / Modification Example 4>
FIG. 215 is a diagram illustrating a wiring pattern according to the fourth modification. In this example, the
このように、第１信号線６００６の近傍に信号の変化が少ない線（電源線、グランド線）を配置することで、第１信号線６００６を通る外部クロックＥＸの信号が影響を受けにくくすることができ、システム用水晶発振器５３１４ｂから出力される外部クロックＥＸの信号を、安定して基本回路５３０２のクロック回路５３４０に供給することができるとともに、この外部クロックＥＸの信号に基づいて生成されるシステムクロックＳＣＬＫの信号も、安定してＣＰＵコアや内部の各回路に供給することができる。
Thus, by arranging a line (power supply line, ground line) with little signal change in the vicinity of the
また、第２信号線６００８の近傍に信号の変化が多い線（制御信号線）を配置することで、第２信号線６００８を通る乱数用クロックＲＣＫの信号が外乱の影響を受けやすいように構成することによって、乱数用クロックＲＣＫの信号に基づいてカウント値のカウントを行う乱数回路５３１６のカウント値の更新タイミングにバラツキを与え、乱数回路５３１６が生成する乱数値のランダム性をさらに高めることができる。
Further, by arranging a line (control signal line) with a large signal change in the vicinity of the
＜配線パターンの変形例／変形例５＞
図２１６（ａ）は、変形例５に係る配線パターンを示した図である。この例では、基板上の外縁ラインＯＬから所定距離Ｌ４１だけ離れた位置に、３つのランド６０４０ａ、６０４０ｂ、６０４０ｃが配置され、ランド６０４０ａがグランド線６０４２に接続され、ランド６０４０ｂがシステム用水晶発振器のシステムクロック線６０４４に接続され、ランド６０４０ｃが電源線６０４６に接続されている。また、グランド線６０４２が接続されたランド６０４０ａの外縁と、システムクロック線６０４４が接続されたランド６０４０ｂの外縁との間の距離Ｗ１と、システムクロック線６０４４が接続されたランド６０４０ｂの外縁と、電源線６０４６が接続されたランド６０４０ｃの外縁との間の距離Ｗ１が同一距離とされている。
<Modification of wiring pattern /
FIG. 216 (a) is a diagram showing a wiring pattern according to the fifth modification. In this example, three
これに対して、同図（ｂ）に示す例では、基板上の外縁ラインＯＬから所定距離Ｌ４１だけ離れた位置に、グランド線６０４２が接続されたランド６０４０ａと、電源線６０４６が接続されたランド６０４０ｃが配置され、基板上の外縁ラインＯＬから所定距離Ｌ４２（Ｌ４２＞Ｌ４１）だけ離れた位置に、システムクロック線６０４４が接続されたランド６０４０ｂが配置されている。また、ランド６０４０ｂをランド６０４０ａ、６０４０ｃよりも外縁ラインＯＬから離れた位置に配置することによって、グランド線６０４２が接続されたランド６０４０ａの外縁と、システムクロック線６０４４の外縁との間の距離Ｗ２と、システムクロック線６０４４の外縁と、電源線が接続されたランド６０４０ｃの外縁との間の距離Ｗ２の両方を、同図（ａ）に示す距離Ｗ１よりも長くしている。
On the other hand, in the example shown in FIG. 5B, the
また、同図（ｃ）に示す例では、基板上の外縁ラインＯＬから所定距離Ｌ４２だけ離れた位置に、グランド線６０４２が接続されたランド６０４０ａと、電源線６０４６が接続されたランド６０４０ｃが配置され、基板上の外縁ラインＯＬから所定距離Ｌ４１（Ｌ４１＜Ｌ４２）だけ離れた位置に、システムクロック線６０４４が接続されたランド６０４０ｂが配置されている。また、ランド６０４０ａ、６０４０ｃをランド６０４０ｂよりも外縁ラインＯＬから離れた位置に配置することによって、グランド線６０４２の外縁と、システムクロック線６０４４が接続されたランド６０４０ｂの外縁との間の距離Ｗ２と、システムクロック線６０４４が接続されたランド６０４０ｂと、電源線６０４６の外縁との間の距離Ｗ２の両方を、同図（ａ）に示す距離Ｌａよりも長くしている。
Further, in the example shown in FIG. 5C, a
同図（ｂ）、（ｃ）に示す構成によれば、システムクロック線６０４４を、グランド線６０４２や電源線６０４６から、ランドの膨らみに相当する距離だけ離れた位置に配置することができ、システムクロック線６０４４を通る外部クロックＥＸの信号が影響を受けにくくすることができ、システム用水晶発振器５３１４ｂから出力される外部クロックＥＸの信号を、安定して基本回路５３０２のクロック回路５３４０に供給することができるとともに、この外部クロックＥＸの信号に基づいて生成されるシステムクロックＳＣＬＫの信号も、安定してＣＰＵコアや内部の各回路に供給することができる。また、この例では、グランド線６０４２の外縁と、システムクロック線６０４４が接続されたランド６０４０ｂの外縁との間の距離と、システムクロック線６０４４が接続されたランド６０４０ｂと、電源線６０４６の外縁との間の距離を同じ距離Ｗ２としたが、例えば、一方を他方よりも長くしてもよい。
According to the configuration shown in FIGS. 5B and 5C, the
＜配線パターンの変形例／変形例６＞
図２１７は、変形例６に係る配線パターンを示した図である。この例では、基板上の外縁ラインＯＬから所定距離Ｌ５１だけ離れた位置に、２つのランド６０５０ａ、６０５０ｂが配置され、基板上の外縁ラインＯＬから所定距離Ｌ５２（Ｌ５２＞Ｌ５１）だけ離れた位置に、１つのランド６０５０ｃが配置されている。また、ランド６０５０ａはシステム用水晶発振器５３１４ｂの外部クロックＥＸ端子に接続されており、両者を接続する信号線は屈曲されずに直線形状とされている。一方、ランド６０５０ｃは乱数用水晶発振器５３１４ｂの乱数用クロックＲＣＫ端子に接続されており、両者を接続する信号線は途中で屈曲されている。
<Modification Example of Wiring Pattern / Modification Example 6>
FIG. 217 is a diagram illustrating a wiring pattern according to the sixth modification. In this example, two
このような構成により、システム用水晶発振器５３１４ｂをパッケージ（基本回路５３０２）の近傍に配置することができ、且つ、パッケージとシステム用水晶発振器５３１４ｂを結ぶ第１信号線６０５２の長さを短くすることができるため、システム用水晶発振器５３１４ｂから出力される外部クロックＥＸの信号を、安定して基本回路５３０２のクロック回路５３４０に供給することができるとともに、この外部クロックＥＸの信号に基づいて生成されるシステムクロックＳＣＬＫの信号も、安定してＣＰＵコアや内部の各回路に供給することができる。
With this configuration, the
また、クロック信号の供給源と供給先を結ぶ信号線の長さは、クロック信号に外乱が加わらないようになるべく短く設定するのが一般的であるが、基本回路５３０２と乱数用水晶発振器５３１４ａを結ぶ第２信号線６０５４の長さを敢えて長めに設定し、第２信号線６０５４を通る乱数用クロックＲＣＫの信号が外乱の影響を受けやすいように構成することによって、乱数用クロックＲＣＫの信号に基づいてカウント値のカウントを行う乱数回路５３１６のカウント値の更新タイミングにバラツキを与え、乱数回路５３１６が生成する乱数値のランダム性をさらに高めることができる。
In general, the length of the signal line connecting the supply source and the supply destination of the clock signal is set as short as possible so that no disturbance is applied to the clock signal. However, the
＜基板＞
図２１８は、上述のＩＣソケットを実装する基板の平面図である。同図に示す基板６０５０は、ＩＣソケットのソケット端子を実装するための複数のランド６０５２を有する矩形状のＩＣソケット実装部６０５４を４つ備えるとともに、このＩＣソケット実装部６０５４の周囲をグランド領域６０５６としている。また、複数のランド６０５２のうち、パッケージのグランド端子に接続される２つのランド６０５２ａは、信号線などを介することなく、直接、グランド領域６０５６と連通されている。なお、本実施形態に係る基板は、部品面でもよく、ハンダ面でもよい。
<Board>
FIG. 218 is a plan view of a substrate on which the above-described IC socket is mounted. The
このような構成により、基板とランドを接続するグランド線を従来よりも削減できる場合がある上に、回路変更などによってグランド電位が取りたい場合にグランド電位を取りやすくすることができ、利便性を高めることができる場合がある。 With such a configuration, there are cases where the number of ground lines connecting the substrate and the land can be reduced as compared to the conventional case, and in addition, when it is desired to obtain the ground potential by changing the circuit, the ground potential can be easily obtained. There are cases where it can be increased.
＜基板の変形例／変形例１＞
図２１９は、変形例１に係る基板の平面図である。同図に示す基板６０６０は、ＩＣソケットのソケット端子を実装するための複数のランド６０６２を有する４つのＩＣソケット実装部６０６４を備えるとともに、基板６０６０に実装されるＩＣソケットの一方側から他方側を跨ぐようにして電源領域６０６８が配置されている。また、複数のランド６０６２のうち、パッケージの電源端子にされる２つのランド６０６２ａは、信号線などを介することなく、直接、電源領域６０６８と連通されている。
<Variation of substrate /
FIG. 219 is a plan view of the substrate according to the first modification. The
このような構成により、基板とランドを接続する電源線を従来よりも削減できる場合がある上に、回路変更などによって電源が取りたい場合に電源を取りやすくすることができ、利便性を高めることができる場合がある。 With such a configuration, the power line connecting the board and the land may be reduced as compared to the conventional case, and in addition, when it is desired to take a power source by changing the circuit, the power source can be easily taken and the convenience is improved. May be possible.
＜基板の変形例／変形例２＞
図２２０は、変形例２に係る基板の平面図である。同図に示す基板６０７０は、ＩＣソケットのソケット端子を実装するための複数のランド６０７２を有する矩形状の４つのＩＣソケット実装部６０７４を備えているとともに、これらのＩＣソケット実装部６０７４の各々には、複数（この例では４つ）のランド６０７２が千鳥状に配置されている。また、この例では、複数のランド６０７２のうち、ＩＣソケットの外側に配置されたソケット端子に対応するランドのみを、基板６０７０に実装された電子部品などに接続し、内側に配置されたランドは、電子部品などに接続せずに未使用としている。なお、この例では、ランドが千鳥状に配置された実装部を４つ備えたが、４つの実装部のうちの一つ、複数、または全ての実装部においてランドを千鳥状に配置してもよく、また、実装部の数も４つに限定されない。
<Variation of substrate /
FIG. 220 is a plan view of a substrate according to the second modification. The
このような構成により、隣接する信号線の間に所定の距離を設けることができ、他の信号線によるノイズなどの影響を減らすことができる上に、回路設計が容易になる場合がある。 With such a configuration, a predetermined distance can be provided between adjacent signal lines, the influence of noise and the like caused by other signal lines can be reduced, and circuit design can be facilitated.
＜基板の変形例／変形例３＞
図２２１は、変形例３に係る基板の平面図である。同図に示す基板６０８０は、ＩＣソケットのソケット端子を実装するための複数（この例では１６）のランド６０８２を備えており、これらのランド６０８２が千鳥状に配置されている。また、この例では、複数のランド６０８２のうち、ＩＣソケットの外側に配置されたソケット端子に対応するランドのみを、基板６０８０に実装された電子部品などに接続し、内側に配置されたランドは、電子部品などに接続せずに未使用としている。また、この例では、基板６０８０の全ての領域のうち、複数のランド６０８２と、電子部品などへの配線を除いた領域をグランド領域６０８４としている。
<Modification Example of Substrate / Modification Example 3>
FIG. 221 is a plan view of a substrate according to the third modification. A
このような構成により、基板とランドを接続するグランド線を従来よりも削減できる場合がある上に、回路変更などによってグランド電位が取りたい場合にグランド電位を取りやすくすることができ、利便性を高めることができる場合がある。また、隣接する信号線の間に所定の距離を設けることができ、他の信号線によるノイズなどの影響を減らすことができる上に、回路設計が容易になる場合がある。 With such a configuration, there are cases where the number of ground lines connecting the substrate and the land can be reduced as compared to the conventional case, and in addition, when it is desired to obtain the ground potential by changing the circuit, the ground potential can be easily obtained. There are cases where it can be increased. In addition, a predetermined distance can be provided between adjacent signal lines, and the influence of noise and the like caused by other signal lines can be reduced, and circuit design can be facilitated.
以上説明したように、本実施形態に係るパチンコ機５１００は、遊技制御を行う遊技制御用のマイクロコンピュータ（例えば、図１９３（ａ）に示すパッケージ５６８０）が設けられた基板を有する主制御手段（例えば、主制御部５３００）と、前記主制御手段の遊技制御に基づいて遊技の演出制御を行う副制御手段（例えば、第１副制御部５４００）と、を備えた遊技台であって、前記マイクロコンピュータは、端子（例えば、端子５６８２）を設けることで該端子によって、該マイクロコンピュータの裏面における第一の領域、該裏面に対向する前記基板の表面における第二の領域および前記裏面と前記表面との間の空間における第三の領域のうちの少なくとも一つである特定の領域を視認困難にする視認非容易部（例えば、視認非容易部５６８０ａ）と、前記端子を設けないことによって、前記視認非容易部よりも前記特定の領域を視認容易にする視認容易部（例えば、視認容易部６８０ｂ）と、を有して構成されていることを特徴とする遊技台である。
As described above, the
換言すれば、前記マイクロコンピュータは、端子を設けることで該端子によって視認困難となる範囲を有する視認非容易部と、前記端子を設けないことで前記非視認容易部よりも視認困難となる範囲が狭くなる視認容易部と、を有して構成されていることを特徴とする遊技台である。なお、本発明に係る「視認困難」とは、特定の領域を完全に見ることができない場合（視認が不可能な場合）に限定されず、視認容易部に比べて特定の領域が僅かに視認し難い状態も含む概念である。一方、本発明に係る「視認容易」とは、特定の領域を全て見ることができる場合に限定されず、視認非容易部に比べて特定の領域が僅かに視認し易い状態も含む概念である。また、本発明に係る「特定の領域」は、マイクロコンピュータの端子の表面や、マイクロコンピュータの端子と基板間を接続するためのＩＣソケットの表面などを含む概念である。 In other words, the microcomputer has a non-viewable part having a range that is difficult to visually recognize by providing the terminal, and a range that is more difficult to view than the non-visible part by not providing the terminal. It is a gaming machine characterized by having an easily visible portion that narrows. The “difficult to see” according to the present invention is not limited to the case where the specific area cannot be completely seen (when visual recognition is impossible), and the specific area is slightly visible compared to the easy-to-view part. It is a concept that includes difficult situations. On the other hand, the “easy visual recognition” according to the present invention is not limited to the case where all the specific area can be seen, and is a concept including a state where the specific area is slightly easier to visually recognize than the non-visually easy part. . Further, the “specific region” according to the present invention is a concept including the surface of a microcomputer terminal and the surface of an IC socket for connecting the terminal of the microcomputer and a substrate.
本実施形態に係るパチンコ機５１００によれば、視認容易部を通して遊技制御用マイクロコンピュータの裏側近傍の特定の領域を視認することができ、マイクロコンピュータの裏側などに不正部品を取り付けるような不正行為を未然に防止することができる場合がある。また、視認非容易部によって特定の領域の存在をメーカやパチンコ店以外の人には知られ難くする一方で、視認容易部によってメーカやパチンコ店の人には特定の領域に不正部品が設けられていないかどうかを確認しやすくすることができ、不正改造を防止できる場合がある。
また、前記視認非容易部における端子は、前記マイクロコンピュータの短手方向両側にのみ設けられていてもよい（例えば、図１９６（ｂ）に示すパッケージ５７６０、図１９６（ｃ）に示すパッケージ５７７０などを参照）。
According to the
Further, the terminals in the visually unrecognizable part may be provided only on both sides in the short direction of the microcomputer (for example, a
このような構成とすれば、短手方向両側の視認容易部を通して遊技制御用マイクロコンピュータの裏側近傍の特定の領域を様々な角度から視認することができるため、さらに不正部品などを見つけることが容易となる場合がある。 With this configuration, a specific area near the back side of the game control microcomputer can be viewed from various angles through the easy-to-view parts on both sides in the short direction, making it easier to find unauthorized parts. It may become.
また、前記視認容易部（例えば、図１９５（ｃ）に示す視認非容易部５７３２ａ、図１９５（ｄ）に示す切欠き部５７４２ｃ、図１９７（ａ）、（ｂ）に示すスリット、図１９６（ｄ）に示すラウンド部５７８０ａ、図１９８（ａ）に示す円弧状の切欠き部）が、前記遊技制御用マイクロコンピュータの短手方向片側に設けられていてもよい。
In addition, the easy-to-view part (for example, the
このような構成とすれば、短手方向片側の視認容易部を通して遊技制御用マイクロコンピュータの裏側近傍の特定の領域を視認することができるため、さらに不正部品などを見つけることが容易となる場合がある。 With such a configuration, it is possible to visually recognize a specific area in the vicinity of the back side of the gaming control microcomputer through the easy-to-view part on one side in the short direction. is there.
また、前記遊技制御用マイクロコンピュータには長手方向に沿って複数の端子が配置され、前記視認容易部（例えば、図１９６（ｂ）に示す細径部５７６５、図１９６（ｃ）に示す切欠き部５７７５、図１９６（ａ）、（ｂ）に示すスリット）が、前記端子間に設けられていてもよい。
The game control microcomputer has a plurality of terminals arranged along the longitudinal direction, and the easy-to-view part (for example, the
このような構成とすれば、多くの端子を配置することが可能でありながら、端子間の視認容易部を通して遊技制御用マイクロコンピュータの裏側近傍の特定の領域を視認することができるため、さらに不正部品などを見つけることが容易となる場合がある。 With such a configuration, although it is possible to arrange a large number of terminals, it is possible to visually recognize a specific area near the back side of the gaming control microcomputer through the easy-to-view parts between the terminals. It may be easier to find parts.
また、前記視認容易部（例えば、図１９６（ｂ）に示す細径部５７６５、図１９６（ｃ）に示す切欠き部５７７５、図２００（ａ）〜（ｃ）に示す平面視三角形状の切欠き部）が、前記短手方向両側に対向して設けられていてもよい。
Further, the easy-to-view part (for example, the narrow-
このような構成とすれば、対向配置された視認容易部を通して遊技制御用マイクロコンピュータの裏側を視認することができるため、さらに不正部品などを見つけることが容易となる場合がある。 With such a configuration, it is possible to visually recognize the back side of the game control microcomputer through the facing easy-to-view parts, so that it may be easier to find unauthorized parts.
なお、上記実施形態においては、遊技球を遊技媒体としたパチンコ機の例を示したが、本発明はこれに限定されるものではなく、例えば、以下に説明するような、メダル（コイン）を遊技媒体としたスロットマシンなどにも適用可能である。 In the above embodiment, an example of a pachinko machine using a game ball as a game medium has been shown. However, the present invention is not limited to this, and for example, a medal (coin) as described below is used. The present invention can also be applied to a slot machine used as a game medium.
＜全体構成＞
まず、図２２２を用いて、他の例に係るスロットマシン６１００の全体構成について説明する。なお、同図はスロットマシン６１００の外観斜視図を示したものである。
<Overall configuration>
First, the overall configuration of a
スロットマシン６１００は、略箱状の本体６１０１と、この本体６１０１の前面開口部に取り付けられた前面扉６１０２とを有して構成されている。スロットマシン６１００の本体６１０１の中央内部には、外周面に複数種類の図柄が所定コマ数だけ配置されたリールが３個（左リール６１１０、中リール６１１１、右リール６１１２）収納され、スロットマシン６１００の内部で回転できるように構成されている。各図柄は帯状部材に等間隔で適当数印刷され、この帯状部材が所定の円形枠材に貼り付けられて各リール６１１０乃至６１１２が構成されている。リール６１１０乃至６１１２上の図柄は、遊技者から見ると、図柄表示窓６１１３から縦方向に概ね３つ表示され、合計９つの図柄が見えるようになっている。そして、各リール６１１０乃至６１１２を回転させることにより、遊技者から見える図柄の組み合せが変動することとなる。なお、本実施例１では、３個のリールをスロットマシン６１００の中央内部に備えているが、リールの数やリールの設置位置はこれに限定されるものではない。
The
また、図柄表示窓６１１３の外枠には、点滅や点灯などの点灯制御によって、後述する有効ラインや入賞ラインを報知するためのライン表示ＬＥＤ（図示省略）が配置されている。
In addition, a line display LED (not shown) for notifying an effective line and a winning line, which will be described later, is arranged on the outer frame of the
さらに、スロットマシン６１００内部において各々のリール６１１０乃至６１１２の近傍には、投光部と受光部からなる光学式センサ（図示省略）が設けられており、この光学式センサの投光部と受光部の間を、リールに設けられた一定の長さの遮光片が通過するように構成されている。このセンサの検出結果に基づいてリール上の図柄の回転方向の位置を判断し、目的とする図柄が入賞ライン６１１４上に表示されるようにリール６１１０乃至６１１２を停止させる。
Further, in the
入賞ライン表示ランプ６１２０は、有効となる入賞ラインを示すランプである。有効となる入賞ラインは、スロットマシン６１００に投入されたメダルの数によって予め定まっている。５本の入賞ライン６１１４のうち、例えば、メダルが１枚投入された場合、中段の水平入賞ラインが有効となり、メダルが２枚投入された場合、上段水平入賞ラインと下段水平入賞ラインが追加された３本が有効となり、メダルが３枚投入された場合、右下り入賞ラインと右上り入賞ラインが追加された５本が入賞ラインとして有効になる。なお、入賞ライン１１４の数については５本に限定されるものではない。
The winning
スタートランプ６１２１は、リール６１１０乃至６１１２が回転することができる状態にあることを遊技者に知らせるランプである。再遊技ランプ６１２２は、前回の遊技において入賞役の一つである再遊技役に入賞した場合に、今回の遊技が再遊技可能であること（メダルの投入が不要であること）を遊技者に知らせるランプである。告知ランプ６１２３は、内部抽選において、特定の入賞役（例えば、ＢＢ（ビッグボーナス）やＲＢ（レギュラーボーナス）等のボーナス）に内部当選していることを遊技者に知らせるランプである。メダル投入ランプ６１２４は、メダルの投入が可能であることを知らせるランプである。払出枚数表示器６１２５は、何らかの入賞役に入賞した結果、遊技者に払出されるメダルの枚数を表示するための表示器である。遊技回数表示器６１２６は、メダル投入時のエラー表示や、ビッグボーナスゲーム中（ＢＢゲーム中）の遊技回数、所定の入賞役の入賞回数等を表示するための表示器である。貯留枚数表示器６１２７は、スロットマシン６１００に電子的に貯留されているメダルの枚数を表示するための表示器である。リールパネルランプ６１２８は、演出用のランプである。
The
メダル投入ボタン６１３０、６１３１は、スロットマシン６１００に電子的に貯留されているメダルを所定の枚数分投入するためのボタンである。本実施例１においては、メダル投入ボタン６１３０が押下される毎に１枚ずつ最大３枚まで投入され、メダル投入ボタン６１３１が押下されると３枚投入されるようになっている。メダル投入口６１３４は、遊技を開始するに当たって遊技者がメダルを投入するための投入口である。すなわち、メダルの投入は、メダル投入ボタン６１３０又は６１３１により電子的に投入することもできるし、メダル投入口６１３４から実際のメダルを投入することもできる。精算ボタン６１３２は、スロットマシン６１００に電子的に貯留されたメダル及びベットされたメダルを精算し、メダル払出口６１５５よりメダル受皿６１５６に排出するためのボタンである。メダル返却ボタン６１３３は、投入されたメダルが詰まった場合に押下してメダルを取り除くためのボタンである。
The
スタートレバー６１３５は、遊技の開始操作を行うためのレバー型のスイッチである。即ち、メダル投入口６１３４に所望する枚数のメダルを投入して、スタートレバー６１３５を操作すると、これを契機としてリール６１１０乃至６１１２が回転し、遊技が開始される。ストップボタン６１３７乃至６１３９は、スタートレバー６１３５の操作によって回転を開始したリール６１１０乃至６１１２に対する停止操作を行うためのボタンであり、各リール６１１０乃至６１１２に対応して設けられている。そして、いずれかのストップボタン６１３７乃至６１３９を操作すると対応するいずれかのリール６１１０乃至６１１２が停止することになる。
The
ドアキー孔６１４０は、スロットマシン６１００の前面扉６１０２のロックを解除するためのキーを挿入する孔である。メダル払出口６１５５は、メダルを払出すための払出口である。メダル受皿６１５６は、メダル払出口６１５５から払出されたメダルを溜めるための器である。なお、メダル受皿６１５６は、本実施例１では発光可能な受皿を採用している。
Door
上部ランプ６１５０、サイドランプ６１５１、中央ランプ６１５２、腰部ランプ６１５３、下部ランプ６１５４は、遊技を盛り上げるための装飾用のランプである。演出装置６１９０は、例えば開閉自在な扉装置（シャッター）６１６３が前面に取り付けられた液晶表示装置を含み、この演出装置６１９０には、例えば小役告知等の各種の情報が表示される。音孔６１６０は、スロットマシン６１００内部に設けられているスピーカの音を外部に出力するための孔である。タイトルパネル６１６２には、スロットマシン６１００を装飾するための図柄が描かれる。
The
＜主制御部３００＞
次に、図２２３および図２２４を用いて、このスロットマシン６１００の制御部の回路構成について詳細に説明する。
<
Next, the circuit configuration of the control unit of the
スロットマシン６１００の制御部は、大別すると、遊技の中枢部分を制御する主制御部６３００と、主制御部６３００より送信されたコマンドに応じて各種機器を制御する副制御部６４００と、副制御部６４００より送信されたコマンドに応じて液晶表示装置６１５７や扉装置６１６３を制御する扉・液晶画面表示制御部６４９０によって構成されている。
The control unit of the
＜主制御部＞
まず、図２２３を用いて、スロットマシン６１００の主制御部６３００について説明する。なお、同図は主制御部６３００の回路ブロック図を示したものである。
<Main control unit>
First, the
主制御部６３００は、主制御部６３００の全体を制御するための演算処理装置であるＣＰＵ６３１０や、ＣＰＵ６３１０が各ＩＣや各回路と信号の送受信を行うためのデータバス及びアドレスバスを備え、その他、以下に述べる構成を有する。クロック補正回路６３１４は、水晶発振器６３１１から発振されたクロックを分周してＣＰＵ６３１０に供給する回路である。例えば、水晶発振器６３１１の周波数が１２ＭＨｚの場合に、分周後のクロックは６ＭＨｚとなる。ＣＰＵ６３１０は、クロック補正回路６３１４により分周されたクロックをシステムクロックとして受け入れて動作する。
The
また、ＣＰＵ６３１０には、センサやスイッチの状態を常時監視するためのタイマ割り込み処理の周期やモータの駆動パルスの送信周期を設定するためのタイマ回路６３１５がバスを介して接続されている。ＣＰＵ６３１０は、電源が投入されると、データバスを介してＲＯＭ６３１２の所定エリアに格納された分周用のデータをタイマ回路６３１５に送信する。タイマ回路６３１５は、受信した分周用のデータを基に割り込み時間を決定し、この割り込み時間ごとに、割り込み要求をＣＰＵ６３１０に送信する。ＣＰＵ６３１０は、この割込み要求を契機に、各センサ等の監視や駆動パルスの送信を実行する。例えば、ＣＰＵ６３１０のシステムクロックを６ＭＨｚ、タイマ回路６３１５の分周値を１／２５６、ＲＯＭ６３１２の分周用のデータを４４に設定した場合、この割り込みの基準時間は、２５６×４４÷６ＭＨｚ＝１．８７７ｍｓとなる。
The
さらに、ＣＰＵ６３１０には、各ＩＣを制御するためのプログラム、入賞役の内部抽選時に用いる抽選データ、リールの停止位置等の各種データを記憶しているＲＯＭ６３１２や、一時的なデータを保存するためのＲＡＭ６３１３が接続されている。これらのＲＯＭ６３１２やＲＡＭ６３１３については他の記憶手段を用いてもよく、この点は後述する副制御部６４００においても同様である。また、ＣＰＵ６３１０には、外部の信号を受信するための入力インタフェース６３６０が接続され、割込み時間ごとに入力インタフェース６３６０を介して、スタートレバーセンサ６３２１、ストップボタンセンサ６３２２、メダル投入ボタンセンサ６３２３、精算スイッチセンサ６３２４、メダル払い出しセンサ６３２６、電源判定回路６３２７の状態を検出し、各センサを監視している。
Further, the
メダル投入センサ６３２０は、メダル投入口６１３４に投入されたメダルを検出するためのセンサである。スタートレバーセンサ６３２１はスタートレバー６１３５の操作を検出するためのセンサである。ストップボタンセンサ６３２２はストップボタン６１３７乃至６１３９のいずれかが押された場合、どのストップボタンが押されたかを検出するためのセンサである。メダル投入ボタンセンサ６３２３はメダル投入ボタン６１３０、６１３１のいずれかが押下された場合、どのメダル投入ボタンが押されたかを検出するためのセンサである。精算スイッチセンサ６３２４は、精算ボタン６１３２に設けられており、精算ボタン６１３２が一回押されると、貯留されているメダル及びベットされているメダルが精算されて払い出されることになる。メダル払い出しセンサ６３２６は、払い出されるメダルを検出するためのセンサである。電源判定回路６３２７は、スロットマシン６１００に供給される電源の遮断を検出するための回路である。
The
ＣＰＵ６３１０には、更に、入力インタフェース６３６１、出力インタフェース６３７０、６３７１がアドレスデコード回路６３５０を介してアドレスバスに接続されている。ＣＰＵ６３１０は、これらのインタフェースを介して外部のデバイスと信号の送受信を行っている。入力インタフェース６３６１には、インデックスセンサ６３２５が接続されている。インデックスセンサ６３２５は、各リール６１１０乃至６１１２の取付台の所定位置に設置されており、リール６１１０乃至６１１２に設けた遮光片がこのインデックスセンサ６３２５を通過するたびにハイレベルになる。ＣＰＵ６３１０は、この信号を検出すると、リールが１回転したものと判断し、リールの回転位置情報をゼロにリセットする。出力インタフェース６３７０には、リールを駆動させるためのモータを制御するリールモータ駆動部６３３０と、ホッパー（バケットにたまっているメダルをメダル払出口６１５５から払出すための装置。）のモータを駆動するためのホッパーモータ駆動部６３３１と、遊技ランプ６３４０（具体的には、入賞ライン表示ランプ６１２０、スタートランプ６１２１、再遊技ランプ６１２２、告知ランプ６１２３、メダル投入ランプ６１２４等）と、７セグメント（ＳＥＧ）表示器６３４１（払出枚数表示器６１２５、遊技情報表示器６１２６、貯留枚数表示器６１２７等）が接続されている。
Further, an
また、ＣＰＵ６３１０には、乱数発生回路６３１７がデータバスを介して接続されている。乱数発生回路６３１７は、水晶発振器６３１１及び水晶発振器６３１６から発振されるクロックに基づいて、一定の範囲内で値をインクリメントし、そのカウント値をＣＰＵ６３１０に出力することのできるインクリメントカウンタであり、後述する入賞役の内部抽選をはじめ各種抽選処理に使用される。
In addition, a random
また、図示はしないが、主制御部６３００は、クロック補正回路６３１４から入力するシステムクロックの周波数と乱数発生回路６３１７に入力する乱数用クロックの周波数を比較し、乱数用クロックの周波数がシステムクロック以下の周波数である場合に、内部情報レジスタのクロック信号状態ビットを１にセットする周波数発生回路を備えている。主制御部６３００のＣＰＵ６３１０は、内部情報レジスタのクロック信号状態ビットが１にセットされている場合（乱数用クロックの周波数がシステムクロックの周波数以下である場合）には、乱数用クロックに何らかの異常（例えば、乱数発生回路６３１７と水晶発振器６３１６とを結ぶ配線パターンの断線）が発生したと判定し、内部情報レジスタのクロック信号状態ビットが０にセットされている場合（乱数用クロックの周波数がシステムクロックの周波数未満である場合）には、乱数用クロックが正常であると判定する。また、図示はしないが、主制御部６３００は、外部の照合機と接続し、チップの照合（チップの真贋についてのチェック）を行う照合用ブロックブロックを備える。また、乱数発生回路６３１７から水晶発振器６３１６までの第１信号線が、クロック補正回路６３１４から水晶発振器６３１１までの第２信号線よりも長くなるように配線している。
Although not shown, the
ＣＰＵ６３１０のデータバスには、副制御部６４００にコマンドを送信するための出力インタフェース６３７１が接続されている。主制御部６３００と副制御部６４００との情報通信は一方向の通信であり、主制御部６３００は副制御部６４００へコマンドを送信するが、副制御部６４００から主制御部６３００へ何らかのコマンド等を送信することはできない。
An
＜副制御部４００＞
次に、図２２４を用いて、スロットマシン６１００の副制御部６４００について説明する。なお、同図は副制御部６４００の回路ブロック図を示したものである。
<
Next, the
副制御部６４００は、主制御部６３００より送信された主制御コマンド等に基づいて副制御部６４００の全体を制御する演算処理装置であるＣＰＵ６４１０や、ＣＰＵ６４１０が各ＩＣ、各回路と信号の送受信を行うためのデータバス及びアドレスバスを備え、以下に述べる構成を有する。クロック補正回路６４１４は、水晶発振器６４１１から発振されたクロックを補正し、補正後のクロックをシステムクロックとしてＣＰＵ６４１０に供給する回路である。
The
また、ＣＰＵ６４１０にはタイマ回路６４１５がバスを介して接続されている。ＣＰＵ６４１０は、所定のタイミングでデータバスを介してＲＯＭ６４１２の所定エリアに格納された分周用のデータをタイマ回路６４１５に送信する。タイマ回路６４１５は、受信した分周用のデータを基に割り込み時間を決定し、この割り込み時間ごとに、割り込み要求をＣＰＵ６４１０に送信する。ＣＰＵ６４１０は、この割込み要求のタイミングをもとに、各ＩＣや各回路を制御する。
In addition, a
また、ＣＰＵ６４１０には、副制御部６４００の全体を制御するための命令及びデータ、ライン表示ＬＥＤの点灯パターンや各種表示器を制御するためのデータが記憶されたＲＯＭ６４１２や、データ等を一時的に保存するためのＲＡＭ６４１３が各バスを介して接続されている。
Further, the
さらに、ＣＰＵ６４１０には、外部の信号を送受信するための入出力インタフェース６４６０が接続されており、入出力インタフェース６４６０には、図柄表示窓６１１３の外枠に配設され、点滅や点灯などの点灯制御によって有効ラインや入賞ラインを報知するためのライン表示ＬＥＤ６４２０、前面扉６１０２の開閉を検出するための扉センサ６４２１、ＲＡＭ６４１３のデータをクリアにするためのリセットスイッチ６４２２が接続されている。
Further, an input /
ＣＰＵ６４１０には、データバスを介して主制御部６３００から主制御コマンドを受信するための入力インタフェース６４６１が接続されており、入力インタフェース６４６１を介して受信したコマンドに基づいて、遊技全体を盛り上げる演出処理等が実行される。また、ＣＰＵ６４１０のデータバスとアドレスバスには、音源ＩＣ６４８０が接続されている。音源ＩＣ６４８０は、ＣＰＵ６４１０からの命令に応じて音声の制御を行う。また、音源ＩＣ６４８０には、音声データが記憶されたＲＯＭ６４８１が接続されており、音源ＩＣ６４８０は、ＲＯＭ６４８１から取得した音声データをアンプ６４８２で増幅させてスピーカ６４８３から出力する。ＣＰＵ６４１０には、主制御部６３００と同様に、外部ＩＣを選択するためのアドレスデコード回路６４５０が接続されており、アドレスデコード回路６４５０には、主制御部６３００からのコマンドを受信するための入力インタフェース６４６１、時計ＩＣ６４２３、７セグメント表示器６４４０への信号を出力するための出力インタフェース６４７２等が接続されている。
An
時計ＩＣ６４２３が接続されていることで、ＣＰＵ６４１０は、現在時刻を取得することが可能である。７セグメント表示器６４４０は、スロットマシン６１００の内部に設けられており、たとえば副制御部６４００に設定された所定の情報を遊技店の係員等が確認できるようになっている。更に、出力インタフェース６４７０には、デマルチプレクサ６４１９が接続されている。デマルチプレクサ６４１９は、出力インタフェース６４７０から送信された信号を各表示部等に分配する。即ち、デマルチプレクサ６４１９は、ＣＰＵ６４１０から受信されたデータに応じて上部ランプ６１５０、サイドランプ６１５１、中央ランプ６１５２、腰部ランプ６１５３、下部ランプ６１５４、リールパネルランプ６１２８、タイトルパネルランプ６１７０、払出口ストロボ６１７１を制御する。タイトルパネルランプ６１７０は、タイトルパネル６１６２を照明するランプであり、払出口ストロボ６１７１は、メダル払い出し口６１５５の内側に設置されたストロボタイプのランプである。なお、ＣＰＵ４６１０は、扉・液晶画面制御部６４９０への信号送信は、デマルチプレクサ６４１９を介して実施する。扉・液晶画面制御部６４９０は、液晶表示装置６１５７及び扉装置６１６３を制御する制御部である。
By connecting the
＜メイン処理＞
次に、図２２５を用いて、主制御部６３００のメイン処理について説明する。なお、同図は、主制御部６３００のメイン処理の流れを示すフローチャートである。
<Main processing>
Next, the main process of the
遊技の基本的制御は、主制御部６３００のＭａｉｎＣＰＵ６３１０が中心になって行い、電源断等を検知しないかぎり、ＭａｉｎＣＰＵ６３１０が同図のメイン処理を繰り返し実行する。
Basic control of the game is performed mainly by the
ステップＳ７１０１では、初期設定１を行う。この初期設定１では、ＣＰＵ６３１０のスタックポインタ（ＳＰ）へのスタック初期値の設定、割り込みマスクの設定、ＲＡＭ６３１３に記憶する各種変数の初期設定、ウォッチドックタイマ（ＷＤＴ）への動作許可及び初期値の設定等を行う。ステップＳ７１０２では、ＷＤＴのカウンタの値をクリアし、ＷＤＴによる時間計測を再始動する。
In step S7101,
ステップＳ７１０３では、低電圧信号がオンであるか否か、すなわち、電圧判定回路６３２７が、主制御部６３００に供給している電源の電圧値が所定の値（本実施例では９Ｖ）未満である場合に電圧が低下したことを示す低電圧信号を出力しているか否かを監視する。そして、低電圧信号がオンの場合（ＣＰＵ６３１０が電源の遮断を検知した場合）にはステップＳ７１０２に戻り、低電圧信号がオフの場合（ＣＰＵ６３１０が電源の遮断を検知していない場合）にはステップＳ７１０４に進む。
In step S7103, whether or not the low voltage signal is ON, that is, the voltage value of the power source supplied to the
ステップＳ７１０４では、初期設定２を行う。この初期設定２では、後述するタイマ割り込み処理を定期毎に実行するための周期を決める数値をタイマ回路６３１５に設定する処理、ＲＡＭ６３１３の書き込みを許可する設定等を行う。
In step S7104,
ステップ１１０５では、設定キーセンサの状態に基づいて設定キーを受け付けているか否かを判断する。そして、設定キーを受け付けている場合にはステップＳ７１０６の設定変更処理に進み、設定キーを受け付けていない場合にはステップＳ７１０７に進む。
In
ステップＳ７１０６では、設定変更処理を行う。この設定変更処理では、最初に、機能限定ウェイトの設定を解除すると共に、割込み許可の設定を行った後、設定値の変更を行う。 In step S7106, a setting change process is performed. In this setting change process, first, the setting of the function-restricted wait is canceled, the interrupt permission is set, and then the set value is changed.
ステップＳ７１０７では、電断前（電源の遮断前）の状態に復帰するか否かを判断する。そして、電断前の状態に復帰する場合にはステップＳ７１０８に進み、そうでない場合にはステップＳ７１１０に進む。 In step S7107, it is determined whether or not to return to the state before power interruption (before power supply interruption). And when returning to the state before power interruption, it progresses to step S7108, and when that is not right, it progresses to step S7110.
ステップＳ７１０８では、（後述する）タイマ割込み処理において割込み機能を所定時間ウェイトさせるべく、機能限定ウェイトの設定を行った後（ＲＡＭ６３１３の所定記憶領域に機能限定中であることを示す情報を記憶した後）、ステップＳ７１０９では、スタックポインタに、電断時に記憶したスタックポインタを再設定するなど、復電時の処理を行って処理を終了する。 In step S7108, after setting a function-restricted wait to wait for an interrupt function for a predetermined time in a timer interrupt process (described later) (after storing information indicating that the function is limited in a predetermined storage area of the RAM 6313). In step S7109, processing at power recovery is performed, for example, the stack pointer stored at the time of power interruption is reset in the stack pointer, and the processing ends.
ステップＳ７１１０では、遊技メダル投入処理を行う。詳細は後述するが、この遊技メダル投入処理では、機能限定ウェイトの設定を解除すると共に、割込み許可の設定を行った後、メダル投入に関する処理を行う。 In step S7110, game medal insertion processing is performed. Although details will be described later, in this game medal insertion process, the setting of the function-limited weight is canceled and the interrupt permission is set, and then a process related to medal insertion is performed.
ステップＳ７１１１では、遊技のスタート操作に関する処理を行う。ここでは、スタートレバーセンサ６３２１の状態に基づいてスタートレバー６１３５が操作されたか否かのチェックを行い、スタート操作されたと判断した場合は、投入されたメダル枚数を確定する。ステップＳ７１１２では、乱数取得処理を行う（詳細は後述する）。ステップＳ７１１３では、ステップＳ７１１２で取得した乱数値と、ＲＯＭ６３１２に格納した抽選データを用いて、入賞役の内部抽選を行う。
In step S7111, a process related to the game start operation is performed. Here, it is checked whether or not the
ステップＳ７１１４では、リール回転開始処理により、全リール６１１０〜６１１２の回転を開始する。この際、ステップＳ７１１３の内部抽選の結果等に基づき、リール６１１０〜６１１２の停止位置を規定したリール停止制御テーブルを選択する。 In step S7114, all reels 6110-6112 are started to rotate by the reel rotation start process. At this time, a reel stop control table that defines the stop positions of the reels 6110 to 6112 is selected based on the result of the internal lottery in step S7113.
ステップＳ７１１５では、ストップボタンセンサ６３２２の状態に基づいてストップボタン６１３７〜６１３９が操作されたか否かのチェックを行い、ストップボタン６１３７〜６１３９が操作されたと判断した場合は、ステップＳ７１１４で選択したリール停止制御テーブルに基づいて、押されたストップボタン６１３７〜６１３９に対応するリール６１１０〜６１１２の回転を停止する。そして、インデックスセンサ６３２５の状態に基づいて全リール６１１０〜６１１２が停止したか否かを判定し、全リール６１１０〜６１１２が停止した場合にはステップＳ７１１６に進み、そうでない場合にはストップボタン６１３７〜６１３９が操作され全リール６１１０〜６１１２が停止するのを待つ。
In step S7115, it is checked whether or not the
ステップＳ７１１６では、ストップボタン６１３７〜６１３９が押されることによって停止した全リール６１１０〜６１１２の図柄の入賞判定を行う。ここでは、有効化された入賞ライン６１１４上に、内部当選した役またはフラグ持越し中の役に対応する図柄組合せが揃った（表示された）場合にその役に入賞したと判定する。ステップＳ７１１７では、メダル払出処理を行う。このメダル払出処理では、払い出しのある何らかの役に入賞していれば、その役に対応する枚数のメダルを払い出す。ステップＳ７１１８では、遊技を終了するための制御や、遊技状態を移行するための制御を行う。例えば、ＢＢ入賞やＲＢ入賞の場合に次回からＢＢ遊技またはＲＢ遊技が開始できるように準備し、それらの最終遊技では、次回から通常遊技が開始できるように準備する。
In step S7116, the winning determination of the symbols of all reels 6110-6112 stopped by pressing the stop buttons 6137-6139 is performed. Here, it is determined that a winning combination has been won when the symbol combination corresponding to the winning combination or flag-carrying winning combination is aligned (displayed) on the activated winning
以上により１遊技が終了し、以降、このメイン処理を繰り返すことにより遊技が進行することになる。 Thus, one game is completed, and thereafter, the game proceeds by repeating this main process.
＜遊技メダル投入処理＞
次に、図２２６を用いて、上記メイン処理における遊技メダル投入処理について説明する。なお、同図は遊技メダル投入処理の流れを示すフローチャートである。
<Game medal insertion process>
Next, the game medal insertion process in the main process will be described with reference to FIG. This figure is a flowchart showing the flow of game medal insertion processing.
ステップＳ７３０１では、内部情報レジスタのクロック信号状態ビットを参照し、クロック信号状態ビットが１にセットされているか否かを判定する。そして、クロック信号状態ビットが１にセットされている場合（乱数用クロックＲＣＫに異常がある場合）はステップＳ７３０２に進み、そうでない場合はステップＳ７３０３に進む。 In step S7301, the clock signal status bit in the internal information register is referenced to determine whether or not the clock signal status bit is set to 1. If the clock signal status bit is set to 1 (if there is an abnormality in the random number clock RCK), the process proceeds to step S7302, and if not, the process proceeds to step S7303.
ステップＳ７３０２では、乱数用クロックＲＣＫに異常がある旨の情報を他の制御部（例えば、副制御部６４００）に送信するために、乱数用クロックの異常による停止コマンドの出力設定をした後、処理を終了する。なお、この乱数用クロックの異常による停止コマンドを受信した副制御部６４００は、乱数用クロックの異常を、液晶表示装置６１５７による表示、スピーカ６４８４による音声、扉装置（可動物）６１６３による動きなどによって報知する。
In step S7302, in order to send information indicating that there is an abnormality in the random number clock RCK to another control unit (for example, the sub control unit 6400), after setting the output of the stop command due to the abnormality in the random number clock, the processing Exit. The
ステップＳ７３０３では、遊技メダルの投入の有無を確認し、遊技メダルが投入された場合にはステップＳ７３０４に進んで賭け枚数増加処理を行い、遊技メダルが投入されていない場合にはステップＳ７３０５に進む。 In step S7303, it is confirmed whether or not a game medal has been inserted. If a game medal has been inserted, the process proceeds to step S7304 to perform a bet number increasing process, and if no game medal has been inserted, the process proceeds to step S7305.
ステップＳ７３０５では、精算ボタンの操作の有無を確認し、精算ボタンの操作があった場合にはステップＳ７３０６に進んで遊技媒体の精算処理を行い、精算ボタンの操作が無かった場合にはステップＳ７３０７に進む。 In step S7305, it is confirmed whether or not the settlement button has been operated. If the settlement button has been operated, the process proceeds to step S7306 to perform a game media settlement process, and if there is no settlement button operation, the process proceeds to step S7307. move on.
ステップＳ７３０７では、遊技メダルの賭け枚数が０より大きいか否かを判定し、該当する場合にはステップＳ７３０８に進み、該当しない場合にはステップＳ７３０１に戻る。 In step S7307, it is determined whether or not the number of game medals bet is greater than 0. If yes, the process proceeds to step S7308; otherwise, the process returns to step S7301.
ステップＳ７３０８では、スタート操作の有無を確認し、スタート操作があった場合には処理を終了し、スタート操作が無い場合にはステップＳ７３０１に戻る。 In step S7308, it is confirmed whether or not there is a start operation. If there is a start operation, the process ends. If there is no start operation, the process returns to step S7301.
＜乱数取得処理＞
次に、図２２７を用いて、上記メイン処理における乱数取得処理について説明する。なお、同図は乱数取得処理の流れを示すフローチャートである。
<Random number acquisition processing>
Next, the random number acquisition process in the main process will be described with reference to FIG. This figure is a flowchart showing the flow of random number acquisition processing.
ステップＳ７４０１では、内部情報レジスタのクロック信号状態ビットを参照し、クロック信号状態ビットが１にセットされているか否かを判定する。そして、クロック信号状態ビットが１にセットされている場合（乱数用クロックＲＣＫに異常がある場合）はステップＳ７４０２に進み、そうでない場合はステップＳ７４０３に進む。 In step S7401, it is determined whether or not the clock signal status bit is set by referring to the clock signal status bit of the internal information register. If the clock signal status bit is set to 1 (when the random number clock RCK is abnormal), the process proceeds to step S7402; otherwise, the process proceeds to step S7403.
ステップＳ７４０２では、乱数用クロックＲＣＫに異常がある旨の情報を他の制御部（例えば、副制御部６４００）に送信するために、乱数用クロックの異常による停止コマンドの出力設定をした後、処理を終了する。なお、この乱数用クロックの異常による停止コマンドを受信した副制御部６４００は、乱数用クロックの異常を、液晶表示装置６１５７による表示、スピーカ６４８４による音声、扉装置（可動物）６１６３による動きなどによって報知する。次のステップＳ７４０３では、乱数発生回路６３１７から乱数を取得した後に、処理を終了する。
In step S7402, in order to send information indicating that there is an abnormality in the random number clock RCK to another control unit (for example, the sub control unit 6400), after setting the output of the stop command due to the abnormality in the random number clock, the process Exit. The
＜タイマ割込み処理＞
次に、図２２８を用いて、主制御部６３００のＭａｉｎＣＰＵ６３１０が実行するタイマ割込み処理について説明する。なお、同図はタイマ割込み処理の流れを示すフローチャートである。
<Timer interrupt processing>
Next, a timer interrupt process executed by the
ＭａｉｎＣＰＵ６３１０は、所定の周期（本実施例では約１．５０４ｍｓに１回）でタイマ割込みを発生させるハードウェアタイマを備えており、タイマ割込み処理を、タイマ割込みを契機として所定の周期で実行する。
The
ステップＳ７２０１では、ＭａｉｎＣＰＵ６３１０の各レジスタをスタックに退避する。ステップＳ７２０２では、入力ポートの値を取得して、各種センサ（メダル投入センサ６３２０、スタートレバーセンサ６３２１、ストップボタンセンサ６３２２、メダル払出センサ６３２６など）の状態を検出する。より具体的には、メダル投入センサ６３２０、スタートレバーセンサ６３２１、ストップボタンセンサ６３２２、メダル払出センサ６３２６などの複数のセンサが出力する信号を入力し、これら複数のセンサからの出力がそれぞれオンかオフかを判定する。
In step S7201, each register of the
ステップＳ７２０３では、割込み機能が限定中であるか否か、すなわち、上記メイン処理において機能限定ウェイトを設定しているか否か（ＲＡＭ６３１３の所定記憶領域に機能限定中であることを示す情報を記憶しているか否か）を判断する。そして、割込み機能が限定中である場合（機能限定ウェイトを設定している場合）にはステップＳ７２０４〜Ｓ７２０８の処理を行うことなくステップＳ７２０９に進み、割込み機能が限定中でない場合（機能限定ウェイトを設定していない場合）にはステップＳ７２０４に進む。 In step S7203, whether or not the interrupt function is limited, that is, whether or not a function limit weight is set in the main process (information indicating that the function is limited is stored in the predetermined storage area of the RAM 6313). Or not). If the interrupt function is limited (when a function-limited wait is set), the process proceeds to step S7209 without performing the processing of steps S7204 to S7208. If the interrupt function is not limited (a function-limited wait is set). If not set), the process advances to step S7204.
ステップＳ７２０４では、遊技メダル投入受付処理を行う。詳細は後述するが、この遊技メダル投入受付処理では、現在の遊技状態や、一遊技に必要な規定メダル数などに基づいて、遊技メダルの投入に関する処理を行う。 In step S7204, game medal insertion acceptance processing is performed. Although details will be described later, in this game medal insertion acceptance process, processing related to the insertion of game medals is performed based on the current gaming state, the prescribed number of medals required for one game, and the like.
ステップＳ７２０５では、リール６１１０〜６１１２の回転制御や停止制御などのリール制御処理を行い、ステップＳ７２０６では、その他の処理を行う。ステップＳ７２０７では、遊技ランプ６３４０（上部ランプ６１５０、サイドランプ６１５１、中央ランプ６１５２、腰部ランプ６１５３、下部ランプ６１５４、受皿ランプ６１５６など）に出力するデータの更新を行う。
In step S7205, reel control processing such as rotation control and stop control of the reels 6110-6112 is performed, and in step S7206, other processing is performed. In step S7207, data output to the game lamp 6340 (
ステップＳ７２０８では、常時エラー監視処理を行う。この常時エラー監視処理では、上記ステップ１２０２で検出したメダル払出センサ６３２６などの状態に基づいて、ホッパーなどのエラーの監視と、エラーの検出情報の更新を行う。
In step S7208, an error monitoring process is always performed. In this constant error monitoring process, based on the state of the
ステップＳ７２０９では、集中端子板信号設定処理を行う。この集中端子板信号設定処理では、ＲＡＭ６３１３に記憶したセキュリティ状態情報などに基づいて状態複合信号を生成し、シリアル出力する。また、ＲＡＭ６３１３に記憶したメダル投入情報などに基づいてメダル投入信号、メダル払出信号、外部信号１〜４を生成し、パラレル出力する。
In step S7209, a concentrated terminal board signal setting process is performed. In this concentrated terminal board signal setting process, a state composite signal is generated based on the security state information stored in the
ステップＳ７２１０では、７ＳＥＧ表示器６３４１に出力するデータの設定を行い、ステップＳ７２１１では、リールモータ制御部６３３０やホッパーモータ制御部６３３１などに出力するデータの設定を行う。また、内部情報レジスタのクロック信号状態ビットを参照し、内部情報レジスタのクロック信号状態ビットが１にセットされている場合（乱数用クロックの周波数がシステムクロックの周波数以下である場合）には、乱数用クロックに何らかの異常（例えば、乱数発生回路６３１７と水晶発振器６３１６とを結ぶ配線パターンの断線）が発生したと判定し、７ＳＥＧ表示器６３４１を用いてエラーを示す情報を表示する。一方、内部情報レジスタのクロック信号状態ビットが０にセットされている場合（乱数用クロックの周波数がシステムクロックの周波数未満である場合）には、乱数用クロックが正常であると判定し、次のステップＳ７２１２に進む。
In step S7210, data to be output to the
ステップＳ７２１２では、副制御部６４００に制御コマンドを出力し、ステップＳ７２１３では、ＲＡＭ６３１３に記憶している各種のカウンタタイマ（例えば、上述のセキュリティ信号出力待機タイマなど）を更新する。
In step S7212, a control command is output to the
ステップＳ７２１４では、上述の電圧低下信号がオンであるか否か、すなわち、スロットマシン６１００に所定の電圧が供給されているか否かを判断する。そして、電圧低下信号がオンである場合（スロットマシン６１００に所定の電圧が供給されていない場合）にはステップＳ７２１７に進み、電圧低下信号がオフである場合（スロットマシン６１００に所定の電圧が供給されている場合）にはステップＳ７２１５に進む。
In step S7214, it is determined whether or not the voltage drop signal is on, that is, whether or not a predetermined voltage is supplied to the
ステップＳ７２１５では、ステップＳ７２０１で退避したレジスタを復帰し、ステップＳ７２１６では、割込みを許可する設定を行う。 In step S7215, the register saved in step S7201 is restored, and in step S7216, an interrupt is set to be permitted.
ステップＳ７２１７〜Ｓ７２２０では、電断処理を行う。より具体的には、ステップＳ７２１７では、現在のスタックポインタを保存し、ステップＳ７２１８では、電源ステータスを「電断」に更新する。また、ステップＳ７２１９では、ＲＡＭ６３１３に記憶した値を用いてチェックサムを計算・設定し、ステップＳ７２２０では、ＲＡＭ６３１３の書き込みを禁止に設定した後、無限ループとなる。
In steps S7217 to S7220, a power interruption process is performed. More specifically, in step S7217, the current stack pointer is saved, and in step S7218, the power status is updated to “power failure”. In step S7219, a checksum is calculated and set using the value stored in the
このようなスロットマシン６１００のＣＰＵ６３１０やＣＰＵ６４１０（のパッケージ）に上述の本発明を適用すれば、視認容易部を通して遊技制御用マイクロコンピュータの裏側を視認することができ、マイクロコンピュータの裏側などに不正部品を取り付けるような不正行為を未然に防止することができる場合がある。
If the above-described present invention is applied to the
なお、本発明に係る遊技台は、上記実施形態に係るパチンコ機やスロットマシンに限定されず、例えば、封入式遊技機に適用することもできる。また、主制御部、第１副制御部、および第２副制御部をワンチップで構成してもよいし、主制御部と第１副制御部で双方向の通信が可能に構成してもよい。また、主制御部と第１副制御部で双方向の通信を可能とする一方で、第１副制御部から第２副制御部への通信は一方向の通信としてもよい。 Note that the gaming machine according to the present invention is not limited to the pachinko machine and the slot machine according to the above-described embodiment, and can be applied to, for example, an enclosed gaming machine. In addition, the main control unit, the first sub control unit, and the second sub control unit may be configured as a single chip, or the main control unit and the first sub control unit may be configured to allow bidirectional communication. Good. Moreover, while enabling bidirectional communication between the main control unit and the first sub control unit, communication from the first sub control unit to the second sub control unit may be one-way communication.
また、本発明の実施の形態に記載された作用および効果は、本発明から生じる最も好適な作用および効果を列挙したに過ぎず、本発明による作用および効果は、本発明の実施の形態に記載されたものに限定されるものではない。また、実施例に記載した複数の構成のうち、１つの構成に記載している内容を、他の構成に適用することでより遊技の幅を広げられる場合がある。 Further, the actions and effects described in the embodiments of the present invention only list the most preferable actions and effects resulting from the present invention, and the actions and effects according to the present invention are described in the embodiments of the present invention. It is not limited to what was done. In addition, in some cases, the content described in one configuration among a plurality of configurations described in the embodiments may be applied to other configurations to further widen the game.
＜実施形態５＞
以下、図面を用いて、本発明の実施形態５に係るパチンコ機（遊技台）について詳細に説明する。
<
Hereinafter, a pachinko machine (game table) according to
図２２９は、図２を用いて説明した電源基板１８２、払出基板１７０、および主基板１５６間の電源供給例を示している。図２２９（ａ）に示す例では、各種電気的遊技機器に電源を供給する電源制御部６６０を備える電源基板１８２から電源ラインｐｌ０１と電源ラインｐｌ０２とが引き出され、電源ラインｐｌ０１と電源ラインｐｌ０２が共に、遊技球の払出に関する制御処理を行う払出制御部６００を備える払出基板（払出制御基板）１７０に接続されている。電源投入後に一定時間経過したら電源ラインｐｌ０１にはＤＣ（直流）１２Ｖの電圧が印加され、電源ラインｐｌ０２にはＤＣ１２Ｖと異なる直流電圧が印加される。払出基板１７０からは電源ラインｐｌ０３が引き出され、電源ラインｐｌ０３は、遊技全般の制御処理を行う主制御部３００を構成する主基板（主制御基板）１５６に接続されている。電源ラインｐｌ０３は払出基板１７０内で電源ラインｐｌ０１に接続されている。従って、電源投入後に一定時間経過したら主基板１５６には払出基板１７０を介して電源基板１８２からＤＣ１２Ｖの電圧が供給される。なお、これらの電圧値は一例であって、駆動する回路によってこれらと異なる電圧値の電圧を印加するようにしてももちろんよい。
229 shows an example of power supply among the
図２２９（ｂ）に示す例では、電源基板１８２から電源ラインｐｌ０４と電源ラインｐｌ０５、および電源ラインｐｌ０６が引き出されている。電源ラインｐｌ０４は主基板１５６に接続されている。電源ラインｐｌ０５と電源ラインｐｌ０６は共に、払出基板１７０に接続されている。電源投入後に一定時間経過したら電源ラインｐｌ０４と電源ラインｐｌ０５にはＤＣ１２Ｖの電圧が印加され、電源ラインｐｌ０６にはＤＣ１２Ｖと異なる直流電圧が印加される。つまり、電源投入後に一定時間経過したら主基板１５６には払出基板１７０を介さずに、電源基板１８２から直接にＤＣ１２Ｖの電圧が供給される。
In the example shown in FIG. 229 (b), the power supply line pl04, the power supply line pl05, and the power supply line pl06 are drawn from the
図２２９（ｃ）に示す例では、電源基板１８２から電源ラインｐｌ０７、電源ラインｐｌ０８、電源ラインｐｌ０９、および電源ラインｐｌ１０が引き出されている。電源ラインｐｌ０７と電源ラインｐｌ０８は主基板１５６に接続されている。電源ラインｐｌ０９と電源ラインｐｌ１０は共に、払出基板１７０に接続されている。電源投入後に一定時間経過したら電源ラインｐｌ０７と電源ラインｐｌ０９にはＤＣ１２Ｖの電圧が印加され、電源ラインｐｌ０８にはＤＣ５Ｖの電圧が印加され、電源ラインｐｌ１０にはＤＣ５Ｖ／１２Ｖとは異なる直流電圧が印加される。つまり、電源投入後に一定時間経過したら主基板１５６には払出基板１７０を介さずに、電源基板１８２から直接にＤＣ５ＶとＤＣ１２Ｖの２種類の電圧が供給される。
In the example shown in FIG. 229 (c), the power supply line pl07, the power supply line pl08, the power supply line pl09, and the power supply line pl10 are drawn from the
図２３０は、主基板１５６内の電源供給例を示している。本例では図２２９（ａ）に示す構成を用いて説明する。払出基板１７０から引き出された電源ラインｐｌ０３は主基板１５６内に引き込まれて、ＤＣ−ＤＣコンバータ７００１の入力端子に接続されている。ＤＣ−ＤＣコンバータ７００１は電源ラインｐｌ０３に印加されたＤＣ１２Ｖの電圧をＤＣ５Ｖに変換する機能を有している。ＤＣ−ＤＣコンバータ７００１で生成されたＤＣ５Ｖの電圧は電源ラインｐｌ１１に印加される。
FIG. 230 shows an example of power supply in the
電源ラインｐｌ１１には複数の分岐ラインが接続されており、所定の分岐ラインがリセットＩＣ７００３の電源端子Ａに接続されている。電源投入後に一定時間経過したら電源端子ＡにＤＣ５Ｖの電圧が駆動電圧として印加され、これによりリセットＩＣ７００３が駆動される。また、電源ラインｐｌ１１から分岐した別の分岐ラインがマイコン（ＣＰＵ）３０４の電源端子Ｆに接続されている。電源投入後に一定時間経過したら電源端子ＦにＤＣ５Ｖの電圧がマイコン３０４の駆動電圧として印加される。なお、リセットＩＣ７００３とマイコン３０４の駆動電圧は同じでなく異なっていてもよい。また、リセットＩＣ７００３やマイコン３０４の駆動電圧の電圧値自体と電源ラインｐｌ１１に印加される電圧の電圧値が同じでなく異なっているようにいてもよい。
A plurality of branch lines are connected to the power supply line pl11, and a predetermined branch line is connected to the power supply terminal A of the
リセットＩＣ７００３の信号入力端子Ｂは別の分岐ラインを介して電源ラインｐｌ１１に接続されている。リセットＩＣ７００３は、信号入力端子Ｂの端子電圧をモニタして、マイコン３０４の端子Ｆに印加されるマイコン３０４の駆動電圧の状態を把握するようになっている。一方、リセットＩＣ７００３の信号入力端子Ｃは所定の分岐ラインを介して電源ラインｐｌ０３に接続されている。リセットＩＣ７００３は、信号入力端子Ｃの端子電圧をモニタして、電源ラインｐｌ０３に印加されている電圧の状態を把握するようになっている。
The signal input terminal B of the
リセットＩＣ７００３には少なくとも２つの信号出力端子Ｄ、Ｅが設けられている。信号出力端子Ｄからはリセット信号（起動信号）が出力され、信号出力端子Ｅからは低電圧信号が出力される。リセットＩＣ７００３は、信号入力端子Ｂの端子電圧がマイコン３０４の動作保証電圧（例えば、４．５Ｖ）を超えていないと判断したら、信号出力端子Ｄに出力しているリセット信号をネゲート（無効）状態にする。一方、信号入力端子Ｂの端子電圧がマイコン３０４の動作保証電圧を超えたと判断したら、信号出力端子Ｄに出力しているリセット信号をアサート（有効）状態にする。つまり、信号入力端子Ｂの端子電圧がマイコン３０４の動作保証電圧（例えば、４．５Ｖ）を超えていない場合に、信号出力端子Ｄに出力されているリセット信号がネゲート状態になり、信号入力端子Ｂの端子電圧がマイコン３０４の動作保証電圧を超えた場合には、信号出力端子Ｄに出力されているリセット信号がアサート状態になる。なお、リセットＩＣ７００３の端子の数は任意であり図示のものは一例示であり、説明に必要な端子を図示しているだけであって、端子の数、配置位置は図示のものと同じでもよいし同じでなくてもよい。
The
リセットＩＣ７００３の信号出力端子Ｄは、信号ラインｐｌ１２を介してマイコン３０４の信号入力端子Ｇに接続されている。信号入力端子Ｇはシステムリセット（ＸＳＲＳＴ）端子として用いられている。このため、信号ラインｐｌ１２に出力されているリセット信号がアサート状態になると、マイコン３０４はセキュリティモードに移行する。このように、リセットＩＣ７００３は、信号出力端子Ｄがリセット信号出力端子として機能して図４に示す起動信号出力回路３４０としての役割を果たしている。
The signal output terminal D of the
リセットＩＣ７００３は、信号入力端子Ｃの端子電圧が所定の電圧値（例えば、９Ｖ）を超えていないと判断したら、信号出力端子Ｅに出力している低電圧信号をアサート状態にする。一方、信号入力端子Ｃの端子電圧が所定の電圧値を超えたと判断したら、信号出力端子Ｅに出力している低電圧信号をネゲート状態にする。
When the
リセットＩＣ７００３の信号出力端子Ｅは、信号ラインｐｌ１３を介してマイコン３０４の信号入力端子Ｈに接続されている。信号入力端子Ｈはデータ端子Ｄ０〜Ｄ７のいずれか１つのデータ端子として用いられている。例えば、マイコン３０４は、信号ラインｐｌ１３に出力されている低電圧信号がネゲート状態になるまで、例えば図１０のステップＳ１０３とステップＳ１０５の処理を繰り返す。このように、リセットＩＣ７００３は、信号出力端子Ｅが定電圧信号出力端子として機能して図４に示す電圧監視回路３３８としての役割を果たしている。
The signal output terminal E of the
この例では信号ラインｐｌ１３上の低電圧信号がアサート状態からネゲート状態（あるいはその逆）になるときの信号入力端子Ｃの所定の閾値電圧値を９Ｖとしているがこれに限られない。例えば図１４に示す主制御部タイマ割込処理のステップＳ２３９およびステップＳ２４３における電断検出から電断処理に要する期間中にマイコン３０４が電断処理を継続できる電圧が電源端子Ｆに印加されていればよい。ＤＣ−ＤＣコンバータ７００１から電源ラインｐｌ１１に出力されるＤＣ５Ｖ電圧は、ＤＣ−ＤＣコンバータ７００１に入力する電源ラインｐｌ０３のＤＣ１２Ｖ電圧が７Ｖ程度に低下する辺りから徐々に低下を始める。そこで、信号入力端子Ｃの端子電圧が所定の電圧値（例えば、９Ｖ）未満になると、信号出力端子Ｅに出力している低電圧信号をネゲート状態からアサート状態にするようにしている。所定の電圧値として例えば９Ｖを用いれば、電源ラインｐｌ１１の電圧が徐々に低下しても主制御部タイマ割込処理のステップＳ２３９およびステップＳ２４３における電断検出から電断処理に要する期間中にマイコン３０４が動作を継続できる。
In this example, the predetermined threshold voltage value of the signal input terminal C when the low voltage signal on the signal line pl13 changes from the asserted state to the negated state (or vice versa) is set to 9V, but is not limited thereto. For example, the voltage at which the
図２３１は、電源基板１８２と主基板１５６内の電源供給例を示している。図２３０に示す電源供給構成と比較して説明すると、図２３０で主基板１５６内に配置されていたＤＣ−ＤＣコンバータ７００１とリセットＩＣ７００３が、図２３１に示す構成では電源基板１８２上に配置されている。これにより、電源ラインｐｌ１１と信号ラインｐｌ１２およびｐｌ１３は電源基板１８２および主基板１５６の間を跨いで配線されている。このような構成によれば、ＤＣ５Ｖ、ＤＣ１２Ｖ、およびその他の電圧値の電源を電源基板１８２で全て供給可能になるので、主基板１５６や払出基板１７０に電源供給用回路を設ける必要がなくなり、基板上の回路レイアウトに余裕を持たせることができる場合がある。
FIG. 231 shows an example of power supply in the
図２３２は、主基板１５６内の電源供給例を示している。図２３２（ａ）は、ＣＰＵ３０４の外部マスカブル割込み端子ＸＩＮＴと外部ノンマスカブル割込み端子ＸＮＭＩに電源ラインｐｌ１１の分岐ラインを接続して、両端子ＸＩＮＴおよびＸＮＭＩにＤＣ５Ｖの電圧を常時印加している状態を示している。こうすることにより、両端子ＸＩＮＴおよびＸＮＭＩに入力する割込み信号は常にネゲート状態を維持するため、割込み端子による外部割込みを使用しない場合には、ノイズ等による誤動作を確実に防止することができる。図２３２（ｂ）に示す構成は、図２３０に示す構成におけるＣＰＵ３０４の端子Ｈが外部ノンマスカブル割込み端子ＸＮＭＩとして機能している場合を例示している。なお、割込み端子の符号のＸは、ローアクティブを示しておりＬ信号が入力されてアサート状態となるが、ハイアクティブでアサート状態になる回路の場合はＬ信号（例えば、０Ｖ）を常に入力させるようにする。
FIG. 232 shows an example of power supply in the
図２３３は、パチンコ機１００の電源投入後の起動処理のタイムチャートである。図中左から右に向かって時間の経過を表している。図下段から中段に示す動作モード、ＸＲＳＴＯ端子、およびＸＳＲＳＴ端子は図９に示すものと同一である。図中段から上段に向かっては低電圧信号、マイコン電圧、および監視電圧を示している。低電圧信号は、例えば図２３０に示すリセットＩＣ７００３の端子Ｅから信号ラインｐｌ１３を介してＣＰＵ３０４の端子Ｈ（所定のＤ端子）に出力される信号である。マイコン電圧は、例えば図２３０に示すＣＰＵ３０４の電源端子Ｆに印加される電源ラインｐｌ１１上の電圧レベルを示している。監視電圧は、リセットＩＣ７００３の信号入力端子Ｃに入力する電源ラインｐｌ０３に印加された電圧である。
FIG. 233 is a time chart of the startup process after the
図２３３に示すように、電源投入後、システムリセット信号がアサート状態になりＸＳＲＳＴ端子の信号レベルがＨになった時刻Ｔ−ＸＳＲＳＴで、監視電圧は例えば約７Ｖ、マイコン電圧は例えば約４．５Ｖになっている。システムリセット信号がアサート状態になるとセキュリティモードに移行し、セキュリティチェック処理に続きランダム延長処理が実行される。本例ではセキュリティチェックが終了した後でランダム延長処理が開始する前にＸＲＳＴＯ端子のリセット信号がアサート状態になる。ランダム延長処理の終了後にユーザモードに移行し、遊技制御用プログラムが実行されて主制御部メイン処理が開始される。 As shown in FIG. 233, at the time T-XSRST when the system reset signal is asserted and the signal level of the XSRST terminal becomes H after the power is turned on, the monitoring voltage is about 7V and the microcomputer voltage is about 4.5V, for example. It has become. When the system reset signal is asserted, the mode shifts to the security mode, and the random extension process is executed following the security check process. In this example, after the security check is completed and before the random extension process starts, the reset signal at the XRSTO terminal is asserted. After the random extension process is completed, the process shifts to the user mode, the game control program is executed, and the main control part main process is started.
電源投入後に監視電圧は所定の電圧値まで徐々に上昇する。それに伴いマイコン電圧も上昇し、システムリセット信号出力直後にほぼ５Ｖの電源電圧が得られる。監視電圧はその後も上昇し破線で示す閾値電圧レベル（下限電圧であり、例えば９Ｖ）Ｓを超えた時刻Ｔ−低電圧で低電圧信号がアサート状態からネゲート状態となる。さらに所定時間経過すると監視電圧は所定の電圧値（ＣＰＵ３０４の動作電圧値以上、電源ラインの上限電圧未満の所定の電圧）としてほぼ１２Ｖとなる。本例ではＷＤＴ３１４を自動起動させておりユーザモード開始直後からＷＤＴ３１４が自動起動される。その後、主制御部メイン処理のステップＳ１０３でＷＤＴ３１４のクリア＆リスタート処理が繰り返し実行される。図２３３ではＷＤＴ３１４の起動直後の最初のＷＤＴクリア＆リスタートを例示している。
The monitor voltage gradually rises to a predetermined voltage value after the power is turned on. Along with this, the microcomputer voltage also rises, and a power supply voltage of approximately 5 V can be obtained immediately after the system reset signal is output. The monitoring voltage continues to rise, and the low voltage signal changes from the asserted state to the negated state at time T-low voltage when the threshold voltage level (lower limit voltage, for example, 9 V) S indicated by the broken line is exceeded. Further, when a predetermined time elapses, the monitoring voltage becomes approximately 12 V as a predetermined voltage value (a predetermined voltage that is equal to or higher than the operating voltage value of the
図２３４は、図２３３の破線の楕円Ｏで囲んだ範囲を拡大した監視電圧（電源ラインｐｌ０３に印加されている電圧）を示している。図２３４（ａ）、（ｂ）は図中左から右に向かって時間の経過を表している。縦方向は監視電圧の電圧値が７Ｖ〜１２Ｖまでを１Ｖ刻みで示している。図２３４（ａ）は監視電圧の理想的な上昇を示している。図２３４（ｂ）はＷＤＴ３１４のクリア＆リスタートにより生じる問題を説明する図である。図２３４（ａ）に示すように理想的には時刻Ｔ１で監視電圧が閾値電圧（９Ｖ）を超え、その後監視電圧がさらに上昇する途中で主制御部３００の最初のタイマ割込処理が開始される。監視電圧は時刻Ｔですでに閾値電圧を超えているためリセットＩＣの端子Ｅから出力される低電圧信号は最初のタイマ割込処理が開始時点ですでにネゲート状態になっている。このため最初の主制御部タイマ割込処理での電断検出の判断処理（ステップＳ２３９）では電断状態は検出されない。
FIG. 234 shows a monitoring voltage (voltage applied to the power supply line pl03) in which the range surrounded by the broken line ellipse O in FIG. 233 is enlarged. 234 (a) and (b) show the passage of time from the left to the right in the figure. In the vertical direction, the voltage value of the monitoring voltage is shown in 1V increments from 7V to 12V. FIG. 234 (a) shows an ideal rise in the monitoring voltage. FIG. 234 (b) is a diagram for explaining a problem caused by clearing and restarting the
一方、図２３４（ｂ）はＷＤＴ３１４が自動起動した後に、主制御部メイン処理のステップＳ１０３で実行されるＷＤＴ３１４のクリア＆リスタートが繰り返し実行されている状態を示している。図２３４（ｂ）に示すようにＷＤＴ３１４のクリア＆リスタート処理が発生する度に電源ラインｐｌ０３に印加された電圧に電圧降下（ノイズ）現象が生じている。このＷＤＴ３１４のクリア＆リスタートの繰り返し処理が電源ラインｐｌ０３に印加される電圧が上昇を始める初期の段階から行われると、電圧降下の積み重ねが多くなるため、監視電圧が最初に閾値電圧を超える時刻Ｔ２が図２３４（ａ）に示す時刻Ｔ１より遅くなってしまう。このように、ＷＤＴ３１４のクリア＆リスタートの繰り返しが電源ラインｐｌ０３の印加電圧を所定電圧にまで上昇させるのを遅らせてしまい、主制御部メイン処理の処理時間が無用に長くなってしまうという問題を有している。
On the other hand, FIG. 234 (b) shows a state in which the clear & restart of
さらに、時刻Ｔ２で監視電圧が閾値を超えてリセットＩＣ７００３の信号出力端子Ｅの低電圧信号はアサート状態からネゲート状態になっても、初回の主制御部タイマ割込処理におけるＷＤＴクリア＆リスタートにより監視電圧に電圧降下が生じると、主制御部タイマ割込み処理の電断検出の判断処理（ステップＳ２３９）の時点で、再び監視電圧が閾値レベル未満に低下してリセットＩＣ７００３の信号出力端子Ｅの低電圧信号がネゲート状態からアサート状態に戻ってしまう。こうなると、最初の主制御部タイマ割込処理の電断検出の判断処理（ステップＳ２３９）で電断状態と判断されてしまうため、電断処理（ステップＳ２４３）が実行されてしまう場合が生じ得る。
Further, even if the monitoring voltage exceeds the threshold at time T2 and the low voltage signal at the signal output terminal E of the
上記問題点を解決するには、少なくとも、ＷＤＴ３１４の最初のクリア＆リスタート処理が、監視電圧が閾値電圧レベルＳを超えて低電圧信号がアサート状態からネゲート状態に変化した時刻Ｔ−低電圧より後に実行されるようにすればよい。ＷＤＴ３１４の最初のクリア＆リスタート処理が時刻Ｔ−低電圧より確実に後になるようにするには、ＷＤＴ３１４の起動（手動起動または自動起動）を時刻Ｔ−低電圧より後に開始すればよい。ＷＤＴ３１４の起動は最先でユーザモードの開始時点になるので、ユーザモード開始時点より以前に時刻Ｔ−低電圧が到来すればよい。
In order to solve the above problem, at least the first clear & restart process of
図２３５は、ユーザモード開始時点より以前に時刻Ｔ−低電圧を到来させて、ＷＤＴ３１４の最初のクリア＆リスタート処理が時刻Ｔ−低電圧より後に実行されるようにしたＷＤＴの駆動方法（その１）を示している。図２３５は図２３３と同様のパチンコ機１００の電源投入後の起動処理のタイムチャートである。図中左から右に向かって時間の経過を表している。図２３５の構成は図２３３と同一であるので同一構成についての説明は省略する。
FIG. 235 shows a driving method of WDT in which the time T-low voltage arrives before the user mode start time and the first clear & restart process of
ユーザモード開始時点より以前に時刻Ｔ−低電圧を到来させるにはセキュリティモード期間中に時刻Ｔ−低電圧を到来させるようにする。セキュリティモード期間中に時刻Ｔ−低電圧を到来させるには、予めセキュリティモード期間に要する時間を把握しておく。また、実験やシミュレーションにより得た監視電圧の電圧上昇プロファイルに基づき電源投入から時刻Ｔ−低電圧までに要する時間を把握しておく。これに基づき、電源投入から時刻Ｔ−ＸＳＲＳＴまでの時間とセキュリティモード期間の時間の合計が、電源投入から時刻Ｔ−低電圧までの時間より長くなるように時刻Ｔ−ＸＳＲＳＴを決める。なお本例では、セキュリティモード期間内にランダム延長処理が含まれている。従って、セキュリティモード期間中に確実に時刻Ｔ−低電圧を到来させるには、電源投入から時刻Ｔ−ＸＳＲＳＴまでの時間とセキュリティチェック処理に要する時間の合計が、電源投入から時刻Ｔ−低電圧までの時間より長くなるように時刻Ｔ−ＸＳＲＳＴを決める。 In order to make the time T-low voltage arrive before the user mode start time, the time T-low voltage is made to arrive during the security mode. In order to arrive at the time T-low voltage during the security mode period, the time required for the security mode period is grasped in advance. In addition, the time required from turning on the power to time T-low voltage is grasped based on the voltage rise profile of the monitoring voltage obtained by experiments and simulations. Based on this, the time T-XSRST is determined so that the sum of the time from power-on to time T-XSRST and the time in the security mode period is longer than the time from power-on to time T-low voltage. In this example, random extension processing is included in the security mode period. Therefore, in order to ensure that the time T-low voltage arrives during the security mode period, the sum of the time from power-on to time T-XSRST and the time required for the security check process is from power-on to time T-low voltage. The time T-XSRST is determined so as to be longer than the time.
また、マイコン電圧の上昇途中に時刻Ｔ−ＸＳＲＳＴを設定する場合には、リセットＩＣ７００３の信号入力端子Ｂの端子電圧のレベルを判断する閾値電圧をマイコン３０４の動作保証電圧（例えば、４．５Ｖ）より高い電圧（例えば４．８Ｖ）に設定する。また、図２３５に示すように、マイコン電圧がＤＣ５Ｖで安定した状態で時刻Ｔ−ＸＳＲＳＴが到来するようにする場合には、リセットＩＣ７００３の信号入力端子Ｂの端子電圧のレベルを判断する閾値電圧を例えば４．８〜５．０Ｖのいずれかに設定すると共に、閾値電圧に到達してから時刻Ｔ−ＸＳＲＳＴになるまでの期間だけシステムリセット信号をアサート状態にする時期を遅延させる遅延処理を施すようにする。
なお、電源ラインｐｌ１１からの分岐ラインの途中で分圧して目標値ＤＣ５Ｖよりかなり低い電圧をリセットＩＣ７００３の信号入力端子Ｂに印加するようにしてもよい。例えば、閾値電圧を約１．２２Ｖに設定して、信号入力端子Ｂの端子電圧が約１．２２Ｖになるとシステムリセット信号が出力されるように構成してもよい。つまり、マイコン３０４には動作保証電圧以上の電圧が印加されている場合には、信号入力端子Ｂに約１．２２Ｖの電圧が印加される。
Further, when the time T-XSRST is set during the rise of the microcomputer voltage, the threshold voltage for determining the level of the terminal voltage of the signal input terminal B of the
The voltage may be divided in the middle of the branch line from the power supply line pl11 and a voltage considerably lower than the target value DC5V may be applied to the signal input terminal B of the
このように、リセットＩＣ７００３から出力されるリセット信号がアサート状態になる時期を従来に比して遅延させることにより、図２３４を用いて説明した問題を生じることなく安定してパチンコ機１００の起動処理を行うことができる。
In this way, by delaying the timing when the reset signal output from the
図２３６は、ユーザモード開始時点より以前に時刻Ｔ−低電圧を到来させて、ＷＤＴ３１４の最初のクリア＆リスタート処理が時刻Ｔ−低電圧より後に実行されるようにしたＷＤＴの駆動方法（その２）を示している。図２３６は図２３３と同様のパチンコ機１００の電源投入後の起動処理のタイムチャートである。図中左から右に向かって時間の経過を表している。図２３６の構成は図２３３と同一であるので同一構成についての説明は省略する。
FIG. 236 shows a WDT driving method in which the time T-low voltage arrives before the start of the user mode, and the first clear & restart process of the
ユーザモード開始時点より以前に時刻Ｔ−低電圧を到来させるにはセキュリティモード期間中に時刻Ｔ−低電圧を到来させるために、予めセキュリティモード期間に要する時間を把握しておく。また、実験やシミュレーションにより得た監視電圧の電圧上昇プロファイルに基づき電源投入から時刻Ｔ−低電圧までに要する時間を把握しておく。これに基づき、電源投入から時刻Ｔ−ＸＳＲＳＴまでの時間とセキュリティモード期間の時間の合計が、電源投入から時刻Ｔ−低電圧までの時間より長くなるようにセキュリティモード期間の時間を決める。 In order to make the time T-low voltage arrive before the user mode start time, in order to make the time T-low voltage arrive during the security mode period, the time required for the security mode period is grasped in advance. In addition, the time required from turning on the power to time T-low voltage is grasped based on the voltage rise profile of the monitoring voltage obtained by experiments and simulations. Based on this, the time of the security mode period is determined so that the sum of the time from power-on to time T-XSRST and the time of the security mode period is longer than the time from power-on to time T-low voltage.
また、実験やシミュレーションによりマイコン電圧の電圧上昇プロファイルを把握しておき、マイコン電圧の上昇中に時刻Ｔ−ＸＳＲＳＴが到来するようにさせる場合には、リセットＩＣ７００３の信号入力端子Ｂの端子電圧のレベルを判断する閾値電圧をマイコン３０４の動作保証電圧（例えば、４．５Ｖ）より高い電圧（例えば４．８Ｖ）に設定する。また、図２３５に示すように、マイコン電圧がＤＣ５Ｖで安定した状態で時刻Ｔ−ＸＳＲＳＴが到来するようにする場合には、リセットＩＣ７００３の信号入力端子Ｂの端子電圧のレベルを判断する閾値電圧を例えば４．８〜５．０Ｖのいずれかに設定すると共に、閾値電圧に到達してから時刻Ｔ−ＸＳＲＳＴになるまでの期間だけシステムリセット信号をアサート状態にする時期を遅延させる遅延処理を施すようにする。
Further, when the voltage rise profile of the microcomputer voltage is grasped by experiment or simulation so that the time T-XSRST arrives while the microcomputer voltage is rising, the level of the terminal voltage of the signal input terminal B of the
このようにして決めた電源投入から時刻Ｔ−ＸＳＲＳＴまでの時間とセキュリティモードに要する時間の合計が、電源投入から時刻Ｔ−低電圧までの時間より長くなるようにセキュリティモード内での固定延長処理に要する時間を決める。固定延長処理に要する時間は対応する数値をプログラム管理エリアに予め設定しておく。なお本例では、セキュリティモード期間内にランダム延長処理が含まれている。従って、セキュリティモード期間中に確実に時刻Ｔ−低電圧を到来させるには、電源投入から時刻Ｔ−ＸＳＲＳＴまでの時間とセキュリティチェック処理に要する時間と、固定延長処理の時間との合計が、電源投入から時刻Ｔ−低電圧までの時間より長くなるように、例えば図１１４（ａ）に示すテーブルに基づいて固定延長処理の時間を決める。 Fixed extension processing in the security mode so that the total time required from the power-on to time T-XSRST and the time required for the security mode is longer than the time from power-on to time T-low voltage. Decide how long it will take. For the time required for the fixed extension process, a corresponding numerical value is set in advance in the program management area. In this example, random extension processing is included in the security mode period. Therefore, in order to ensure that the time T-low voltage arrives during the security mode period, the sum of the time from power-on to time T-XSRST, the time required for the security check process, and the time for the fixed extension process is For example, based on the table shown in FIG. 114A, the fixed extension processing time is determined so as to be longer than the time from turning on to time T-low voltage.
このように、固定延長処理に要する時間を調節することにより、図２３４を用いて説明した問題を生じることなく安定してパチンコ機１００の起動処理を行うことができる。固定延長処理に要する時間を調節するだけで、リセットＩＣ７００３や周辺回路に設計変更を加える必要が生じないので低コストで容易に安定してパチンコ機１００の起動処理を行うことができる。
In this way, by adjusting the time required for the fixing and extending process, the
また、ＷＤＴ３１４の最初のクリア＆リスタート処理を時刻Ｔ−低電圧より確実に後にする方法として、ユーザモード開始後に時刻Ｔ−低電圧が到来するようにしてもよい。この場合は、遊技制御用プログラムにおいて、時刻Ｔ−低電圧の到来を判断し、時刻Ｔ−低電圧が到来したと判断したら、ＷＤＴ３１４を手動起動する。
Further, as a method of reliably performing the initial clearing and restarting process of the
図２３７は、ユーザモード開始時点より後に時刻Ｔ−低電圧を到来させて、ＷＤＴ３１４の最初のクリア＆リスタート処理が時刻Ｔ−低電圧より後に実行されるようにしたＷＤＴの駆動方法（その３）を示している。図２３７は図２３３と同様のパチンコ機１００の電源投入後の起動処理のタイムチャートである。図中左から右に向かって時間の経過を表している。図２３７の構成は図２３３と同一であるので同一構成についての説明は省略する。
FIG. 237 shows a WDT driving method in which the time T-low voltage arrives after the start of the user mode so that the first clear & restart process of the
ユーザモード開始時点より後に時刻Ｔ−低電圧を到来させるにはセキュリティモード以降に時刻Ｔ−低電圧を到来させるようにする。セキュリティモード以降に時刻Ｔ−低電圧を到来させるには、予めセキュリティモード期間に要する時間を把握しておく。また、実験やシミュレーションにより得た監視電圧の電圧上昇プロファイルに基づき電源投入から時刻Ｔ−低電圧までに要する時間を把握しておく。これに基づき、電源投入から時刻Ｔ−ＸＳＲＳＴまでの時間とセキュリティモード期間の時間の合計が、電源投入から時刻Ｔ−低電圧までの時間より短くなるように、時刻Ｔ−ＸＳＲＳＴとセキュリティモード期間の時間のいずれか一方または両方を決める。なお本例では、セキュリティモード期間内にランダム延長処理が含まれている。従って、セキュリティモード期間の後に確実に時刻Ｔ−低電圧を到来させるには、電源投入から時刻Ｔ−ＸＳＲＳＴまでの時間と、セキュリティチェック処理に要する時間と、固定延長処理の時間と、ランダム延長処理の最大時間との合計が、電源投入から時刻Ｔ−低電圧までの時間より短くなるように、時刻Ｔ−ＸＳＲＳＴまでの時間、セキュリティチェック処理に要する時間、固定延長処理の時間、ランダム延長処理の最大時間を決める。 In order to make the time T-low voltage arrive after the user mode start time, the time T-low voltage is made to arrive after the security mode. In order to make the time T-low voltage arrive after the security mode, the time required for the security mode period is grasped in advance. In addition, the time required from turning on the power to time T-low voltage is grasped based on the voltage rise profile of the monitoring voltage obtained by experiments and simulations. Based on this, the time T-XSRST and the security mode period are set so that the sum of the time from the power-on to the time T-XSRST and the time of the security mode period is shorter than the time from the power-on to the time T-low voltage. Decide on one or both of the times. In this example, random extension processing is included in the security mode period. Therefore, to ensure that the time T-low voltage arrives after the security mode period, the time from power-on to the time T-XSRST, the time required for the security check process, the time for the fixed extension process, and the random extension process Time to time T-XSRST, time required for security check processing, time for fixed extension processing, time for random extension processing, so that the total with the maximum time of power is shorter than the time from power-on to time T-low voltage Determine the maximum time.
また、マイコン電圧の電圧上昇プロファイルを把握しておき、マイコン電圧の上昇中に時刻Ｔ−ＸＳＲＳＴが到来するように、リセットＩＣ７００３の信号入力端子Ｂの端子電圧のレベルを判断する閾値電圧をマイコン３０４の動作保証電圧（例えば、４．５Ｖ）より高い電圧（例えば４．８Ｖ）に設定する。
Further, the
上記観点に基づき、時刻Ｔ−ＸＳＲＳＴまでの時間、セキュリティチェック処理に要する時間、固定延長処理の時間、ランダム延長処理の最大時間を調整することにより、主制御部３００のメイン処理の開始後で主制御部３００のタイマ割込み処理への移行を許可する最初の割込み許可前に、時刻Ｔ−低電圧を到来させ、且つＷＤＴ３１４を手動起動することができる。
Based on the above viewpoint, by adjusting the time until time T-XSRST, the time required for security check processing, the time for fixed extension processing, and the maximum time for random extension processing, the
遊技制御用プログラムには、低電圧信号がネゲート状態になっているか否かを判断する処理（１）を追加し、低電圧信号がネゲート状態になったらＷＤＴ３１４を手動起動する処理（２）を付加しておく。こうすることにより、図２３４を用いて説明した問題を生じることなく安定してパチンコ機１００の起動処理を行うことができる。
In the game control program, a process (1) for determining whether or not a low voltage signal is in a negated state is added, and a process (2) for manually starting
また、パチンコ機１００の電源投入後の起動処理のタイムチャートが図２３３に示すように既知の場合には、遊技制御用プログラムに上記（１）、（２）の処理を追加するだけで、図２３４を用いて説明した問題を生じることなく安定してパチンコ機１００の起動処理を行うことができる。
In addition, when the time chart of the start-up process after power-on of the
＜主制御部メイン処理と主制御部タイマ割込処理＞
次に、図２３８および図２３９を用いて、主制御部３００のＣＰＵ３０４が実行する主制御部メイン処理と主制御部タイマ割込処理について説明する。図２３８は主制御部メイン処理の流れを示すフローチャートであって、図１０に示す主制御部メイン処理とほぼ同様のフローで構成されている。図２３９は主制御部タイマ割込処理の流れを示すフローチャートであって、図１４に示す主制御部タイマ割込処理とほぼ同様のフローで構成されている。図２３８および図２３９において、図１０および図１４に示す処理と同一の処理には同一のステップ番号を付してその説明は省略する。
<Main control unit main processing and main control unit timer interrupt processing>
Next, main control unit main processing and main control unit timer interrupt processing executed by the
まず、図２３９に示す制御部タイマ割込処理では、図１４に示す処理と同様に、タイマ割込開始処理（ステップＳ２０１）からデバイス監視処理（ステップＳ２３７）までが順次実行される。次いでステップＳ２３９では、低電圧信号がオン（アサート状態）であるか否かを監視する。そして、低電圧信号がオンの場合（電源の遮断を検知した場合）にはステップＳ２４３に進み、低電圧信号がオフの場合（電源の遮断を検知していない場合）にはステップＳ２４１に進む。ステップＳ２４１では、タイマ割込終了処理を行う。このタイマ割込終了処理では、ステップＳ２０１で一時的に退避した各レジスタの値を元の各レジスタに設定したり、割込許可の設定などを行い、その後、図２３８に示す主制御部メイン処理に復帰する。 First, in the control unit timer interrupt process shown in FIG. 239, the timer interrupt start process (step S201) to the device monitoring process (step S237) are sequentially executed as in the process shown in FIG. Next, in step S239, it is monitored whether or not the low voltage signal is on (asserted). Then, when the low voltage signal is on (when power supply cutoff is detected), the process proceeds to step S243, and when the low voltage signal is off (when power supply cutoff is not detected), the process proceeds to step S241. In step S241, timer interrupt end processing is performed. In this timer interrupt end process, the values of the registers temporarily saved in step S201 are set in the original registers, the interrupt permission is set, etc., and then the main control unit main process shown in FIG. Return to.
一方、ステップＳ２４３では、復電時に電断時の状態に復帰するための特定の変数やスタックポインタを復帰データとしてＲＡＭ３０８の所定の領域に退避し、入出力ポートの初期化等の電断処理を行う。また、ＷＤＴ３１４を手動起動させている場合はステップＳ２４３でＷＤＴ３１４を停止させるようにしてもよい。
On the other hand, in step S243, a specific variable or stack pointer for returning to the power-off state at the time of power recovery is saved in a predetermined area of the
次いで、ステップＳ２４４では、低電圧信号がオンであるか否か、すなわち、電圧監視回路３３８が、電源制御部６６０から主制御部３００に供給している電源の電圧値が所定の値（本実施形態では９Ｖ）未満である場合に電圧が低下したことを示す低電圧信号を出力しているか否かを監視する。そして、低電圧信号がオンの場合（ＣＰＵ３０４が電源の遮断を検知した場合）には低電圧信号を出力しているか否かを監視する処理を繰り返し、低電圧信号がオフの場合（ＣＰＵ３０４が電源の遮断を検知していない場合）には図２３８に示す主制御部メイン処理の初期設定１（ステップＳ１０１）に移行し、主制御部メイン処理を続行する。ＷＤＴ３１４を手動起動させている場合において、ステップＳ２４３でＷＤＴ３１４を停止させている場合には、ＷＤＴタイムアウトによるリセット処理への移行をさせずに、ステップＳ２４４の処理を繰り返すことができる。例えば特図変動遊技中に、ステップＳ２４３での電断処理中にＷＤＴ３１４を一時停止して、低電圧で安定した場合（ステップＳ２４４を無限ループした場合）になると、副制御部４００側は特図変動遊技の終了を示すコマンドを受信できないので、いつまでも特図変動遊技中の状態や揺れ変動の状態となる。
Next, in step S244, whether or not the low voltage signal is ON, that is, the voltage value of the power supply that the
また、この構成にすることにより、図１２０（ｂ）に示すようなＷＤＴ３１４のタイムアウト直後にアドレス信号Ａ０〜Ａ１５端子から出力される１６ビットのアドレス情報（例えば、Ｅ０００Ｈ）を出力しないようにすることができる。これにより不正者による不正使用を防止することができる場合がある。また、この構成によればセキュリティモードを省略してユーザモードから処理を開始できるのでパチンコ機１００の起動を早くすることができる場合がある。なお、ステップＳ２４４から主制御部メイン処理への移行先はステップＳ１０１に限る必要はない。例えば、ステップＳ１０１〜Ｓ１０５の処理を省略して、ステップＳ２４４からステップＳ１０７の初期設定２から実行するようにしてももちろんよい。
Also, with this configuration, 16-bit address information (for example, E000H) output from the address signals A0 to A15 terminals is not output immediately after timeout of the
＜主制御部タイマ割込処理＞
次に、図２４０を用いて、主制御部３００のＣＰＵ３０４が実行する主制御部タイマ割込処理の変形例について説明する。図２４０（ａ）は本変形例に係る主制御部タイマ割込処理の流れを示すフローチャートである。本変形例に係る主制御部タイマ割込処理の流れは、図１０に示すタイマ割込開始処理（ステップＳ２０１）からタイマ割込終了処理（ステップＳ２４１）までの処理において、電断検出の判断処理（ステップＳ２３９）と電断処理（ステップＳ２４３）とが省かれている点に特徴を有している。図２４０において、図１０に示す処理と同一の処理には同一のステップ番号を付してその説明は省略する。
<Main control unit timer interrupt processing>
Next, a modification of the main control unit timer interrupt process executed by the
図２４０（ｂ）は主制御部３００のＣＰＵ３０４でのノンマスカブル割込（ＮＭＩ）処理の流れを示すフローチャートである。ノンマスカブル割込みは、ＣＰＵ３０４が割込み禁止状態でも無条件に受け付けられる割込みである。ノンマスカブル割込みはＸＮＭＩ端子に入力する割込み信号をアサート状態（本例では、ローレベル）にすることにより実行される。本変形例では、ノンマスカブル割込みが発生すると電断処理（ステップＳ２４３）を実行する。このように主制御部３００のＣＰＵ３０４が実行する主制御部タイマ割込処理から電断処理を分離し、ノンマスカブル割込みの発生を条件に電断処理を行うようにしている。こうすることにより、安定した遊技制御を行うことができる。なお、ＮＭＩ処理の電断処理（ステップＳ２４３）の後に図２３９の低電圧状態判定処理（ステップＳ２４４）を追加してもよい。ＮＭＩ処理中にタイマ割込みがあった場合は、ＮＭＩ処理終了後にタイマ割込処理に移行するようにしてもよい。
FIG. 240B is a flowchart showing the flow of non-maskable interrupt (NMI) processing in the
＜主制御部メイン処理＞
次に、図２４１を用いて、主制御部３００のＣＰＵ３０４が実行する主制御部メイン処理の変形例について説明する。なお、同図は主制御部メイン処理の流れを示すフローチャートである。
<Main control unit main processing>
Next, a modified example of the main control unit main process executed by the
上述したように、主制御部３００には、電源が投入されると起動信号（リセット信号）を出力する起動信号出力回路（リセット信号出力回路）３４０を設けている。この起動信号を入力した基本回路３０２のＣＰＵ３０４は、リセット割込によりリセットスタートしてＲＯＭ３０６に予め記憶している制御プログラムに従って図２４１に示す主制御部メイン処理を実行する。
As described above, the
ステップＳ８１０１では、初期設定１を行う。この初期設定１では、ＣＰＵ３０４のスタックポインタ（ＳＰ）へのスタック初期値の設定（仮設定）、割込マスクの設定、Ｉ／Ｏ３１０の初期設定、ＲＡＭ３０８に記憶する各種変数の初期設定、ＷＤＴ３１４への動作許可及び初期値の設定等を行う。なお、本実施形態では、ＷＤＴ３１４に、初期値として３２．８ｍｓに相当する数値を設定する。
In step S8101,
ステップＳ８１０３では、低電圧信号がオンであるか否か、すなわち、電圧監視回路３３８が、電源制御部６６０から主制御部３００に供給している電源の電圧値が所定の値（本実施形態では９Ｖ）未満である場合に電圧が低下したことを示す低電圧信号を出力しているか否かを監視する。そして、低電圧信号がオンの場合（ＣＰＵ３０４が電源の遮断を検知した場合）にはステップＳ８１０３の処理を繰り返し実行し、低電圧信号がオフの場合（ＣＰＵ３０４が電源の遮断を検知していない場合）にはステップＳ８１０７に進む。なお、電源が投入された直後で未だ上記所定の値（９Ｖ）に達しない場合にも、供給電圧がその所定の値以上になるまで、ステップＳ８１０３の処理を繰り返し実行する。
In step S8103, whether or not the low voltage signal is on, that is, the voltage value of the power source supplied from the power
ステップＳ８１０５では、初期設定２を行う。この初期設定２では、後述する主制御部タイマ割込処理を定期毎に実行するための周期を決める数値をカウンタタイマ３１２に設定する処理、Ｉ／Ｏ３１０の所定の出力ポート（例えば試験用出力ポート、第１副制御部４００への出力ポート）からクリア信号を出力する処理、ＲＡＭ３０８への書き込みを許可する設定等を行う。
In step S8105,
ステップＳ８１０７では、電源の遮断前（電断前）の状態に復帰するか否かの判定を行い、電断前の状態に復帰しない場合（主制御部３００の基本回路３０２を初期状態にする場合）には初期化処理（ステップＳ８１１５）に進む。
In step S8107, it is determined whether or not to return to the state before the power interruption (before the power interruption), and the state before the power interruption is not restored (when the
具体的には、最初に、電源基板に設けたＲＷＭクリアスイッチ１８０を遊技店の店員などが操作した場合に送信されるＲＡＭクリア信号がオン（操作があったことを示す）であるか否か、すなわちＲＡＭクリアが必要であるか否かを判定し、ＲＡＭクリア信号がオンの場合（ＲＡＭクリアが必要な場合）には、基本回路３０２を初期状態にすべくステップＳ８１１５に進む。一方、ＲＡＭクリア信号がオフの場合（ＲＡＭクリアが必要でない場合）には、ＲＡＭ３０８に設けた電源ステータス記憶領域に記憶した電源ステータスの情報を読み出し、この電源ステータスの情報がサスペンドを示す情報であるか否かを判定する。そして、電源ステータスの情報がサスペンドを示す情報でない場合には、基本回路３０２を初期状態にすべくステップＳ８１１５に進み、電源ステータスの情報がサスペンドを示す情報である場合には、ＲＡＭ３０８の所定の領域（例えば全ての領域）に記憶している１バイトデータを初期値が０である１バイト構成のレジスタに全て加算することによりチェックサムを算出し、算出したチェックサムの結果が特定の値（例えば０）であるか否か（チェックサムの結果が正常であるか否か）を判定する。そして、チェックサムの結果が特定の値（例えば０）の場合（チェックサムの結果が正常である場合）には、その後の処理を遅延させるべくステップＳ８１０９に進んでから、電断前の状態に復帰すべくステップＳ８１１１に進む。チェックサムの結果が特定の値（例えば０）以外である場合（チェックサムの結果が異常である場合）には、パチンコ機１００を初期状態にすべくステップＳ８１１５に進む。同様に電源ステータスの情報が「サスペンド」以外の情報を示している場合にもステップＳ８１１５に進む。
Specifically, first, a RAM clear signal transmitted when a store clerk or the like of an amusement store operates the RWM
ステップＳ８１０９では、遅延処理を実行する（詳細は後述）。 In step S8109, a delay process is executed (details will be described later).
ステップＳ８１１１では、復電時処理を行う。この復電時処理では、電断時にＲＡＭ３０８に設けられたスタックポインタ退避領域に記憶しておいたスタックポインタの値を読み出し、スタックポインタに再設定（本設定）する。また、電断時にＲＡＭ３０８に設けられたレジスタ退避領域に記憶しておいた各レジスタの値を読み出し、各レジスタに再設定した後、割込許可の設定を行う。以降、ＣＰＵ３０４が、再設定後のスタックポインタやレジスタに基づいて制御プログラムを実行する結果、パチンコ機１００は電源断時の状態に復帰する。すなわち、電断直前にタイマ割込処理（後述）に分岐する直前に行った（ステップＳ８１２１内の所定の）命令の次の命令から処理を再開する。また、図４に示す主制御部３００における基本回路３０２に搭載されているＲＡＭ３０８には、送信情報記憶領域が設けられている。このステップＳ８１１１では、その送信情報記憶領域に、復電コマンドをセットする。この復電コマンドは、電源断時の状態に復帰したことを表すコマンドであり、後述する、主制御部３００のタイマ割込処理におけるステップＳ８２３３において、第１副制御部４００へ送信される。
In step S8111, power recovery processing is performed. In this power recovery process, the value of the stack pointer stored in the stack pointer save area provided in the
ステップＳ８１１３では、ＷＤＴ３１４による時間計測を開始する。
In step S8113, time measurement by the
ステップＳ８１１５では、初期化処理を行う。この初期化処理では、割込禁止の設定、スタックポインタへのスタック初期値の設定（本設定）、ＲＡＭ３０８の全ての記憶領域の初期化などを行う。さらにここで、主制御部３００のＲＡＭ３０８に設けられた送信情報記憶領域に正常復帰コマンドをセットする。この正常復帰コマンドは、主制御部３００の初期化処理（ステップＳ８１１５）が行われたことを表すコマンドであり、復電コマンドと同じく、主制御部３００のタイマ割込処理におけるステップＳ８２３３において、第１副制御部４００へ送信される。
In step S8115, initialization processing is performed. In this initialization process, interrupt prohibition setting, stack initial value setting to the stack pointer (this setting), initialization of all storage areas of the
ステップＳ８１１７では、遅延処理を実行する（詳細は後述）。 In step S8117, delay processing is executed (details will be described later).
ステップＳ８１１９では、ＷＤＴ３１４のカウンタの値をクリアし、ＷＤＴ３１４による時間計測を開始する。
In step S8119, the counter value of
ステップＳ８１２１では、割込禁止の設定を行った後、基本乱数初期値更新処理を行う。この基本乱数初期値更新処理では、普図当選乱数カウンタ、および特図乱数値カウンタの初期値をそれぞれ生成するための２つの初期値生成用乱数カウンタと、普図タイマ乱数値、および特図タイマ乱数値それぞれを生成するための２つの乱数カウンタを更新する。例えば、普図タイマ乱数値として取り得る数値範囲が０〜１００とすると、ＲＡＭ３０８に設けた普図タイマ乱数値を生成するための乱数カウンタ記憶領域から値を取得し、取得した値に１を加算してから元の乱数カウンタ記憶領域に記憶する。このとき、取得した値に１を加算した結果が１０１であれば０を元の乱数カウンタ記憶領域に記憶する。他の初期値生成用乱数カウンタ、乱数カウンタもそれぞれ同様に更新する。なお、初期値生成用乱数カウンタは、後述するステップＳ８２０７でも更新する。なお、ステップＳ８１２１では、基本乱数初期値更新処理の他に後述する基本乱数更新処理を行ってもよいし、基本乱数更新処理のみを行ってもよい。
In step S8121, the basic random number initial value update process is performed after setting the interrupt prohibition. In this basic random number initial value update process, two initial value generation random number counters for generating the initial values of the ordinary figure winning random number counter and the special figure random value counter, the ordinary figure timer random number value, and the special figure timer, respectively. Two random number counters for generating each random value are updated. For example, if the range of values that can be taken as a normal timer random number value is 0 to 100, a value is acquired from a random number counter storage area for generating a normal timer random value provided in the
主制御部３００は、所定の周期ごとに開始するタイマ割込処理を行っている間を除いて、ステップＳ８１２１の処理を繰り返し実行する。
The
＜遅延処理＞
次に、図２４２を用いて、主制御部３００のＣＰＵ３０４が実行する遅延処理について説明する。なお、同図は主制御部メイン処理における遅延処理の流れを示すフローチャートである。
<Delay processing>
Next, delay processing executed by the
ステップＳ８１３１では、Ｉ／Ｏの所定の出力ポートからクリア信号を送信する処理を実行する。 In step S811, processing for transmitting a clear signal from a predetermined output port of I / O is executed.
ステップＳ８１３３では、第１副制御部４００の起動を待つ周期を決める副制御部起動待ちカウンタを初期設定（例えば９０を設定）する。
In step S 8133, a sub control unit activation wait counter that determines a cycle for waiting for activation of the first
ステップＳ８１３５では、割込み機能限定カウンタを初期設定（例えば２５０を設定）する。割込み機能限定カウンタは、４ｍｓ毎のタイマ割込み処理で減算される。 In step S8135, an interrupt function limited counter is initialized (for example, 250 is set). The interrupt function limited counter is subtracted by timer interrupt processing every 4 ms.
ステップＳ８１３７では、基本乱数初期値更新処理を実行する（詳細は後述）。なお、ステップＳ８１３７では、基本乱数初期値更新処理の他に後述する基本乱数更新処理を行ってもよいし、基本乱数更新処理のみを行ってもよい。 In step S8137, a basic random number initial value update process is executed (details will be described later). In step S8137, in addition to the basic random number initial value updating process, a basic random number updating process described later may be performed, or only the basic random number updating process may be performed.
ステップＳ８１３９では、コマンド送信処理を行い、各種のコマンドが第１副制御部４００に送信される。
In step S8139, command transmission processing is performed, and various commands are transmitted to the first
ステップＳ８１４１では、割込み機能限定カウンタが０であるか否かの判定を行い、割込み機能限定カウンタが０以外の場合、ステップＳ８１３７の処理に戻る。一方、割込み機能限定カウンタが０の場合、すなわち、ステップＳ８１３５において割込み機能限定カウンタに２５０が設定され、４ｍｓ毎のタイマ割込み処理で減算されて１０００ｍｓ＝１秒経過した場合、ステップＳ８１４３に進む。 In step S8141, it is determined whether or not the interrupt function limit counter is 0. If the interrupt function limit counter is other than 0, the process returns to step S8137. On the other hand, if the interrupt function limit counter is 0, that is, if 250 is set in the interrupt function limit counter in step S8135 and is subtracted by the timer interrupt process every 4 ms and 1000 ms = 1 second has passed, the process proceeds to step S8143.
ステップＳ８１４３では、副制御部起動待ちカウンタを１減算する。 In step S8143, the sub-control unit activation wait counter is decremented by 1.
ステップＳ８１４５では、副制御部起動待ちカウンタが０であるか否かの判定を行い、副制御部起動待ちカウンタが０以外の場合、ステップＳ８１３５に戻る。一方、副制御部起動待ちカウンタが０の場合、すなわち、ステップＳ８１３３において副制御部起動待ちカウンタに９０が設定され、９０秒経過した場合、ステップＳ８１４７に進む。 In step S8145, it is determined whether or not the sub control unit activation wait counter is 0. If the sub control unit activation wait counter is other than 0, the process returns to step S8135. On the other hand, if the sub-control unit activation wait counter is 0, ie, 90 is set in the sub-control unit activation wait counter in step S8133 and 90 seconds have elapsed, the process proceeds to step S8147.
ステップＳ８１４７では、その他の処理を実行する。 In step S8147, other processing is executed.
＜主制御部タイマ割込処理＞
次に、図２４３を用いて、主制御部３００のＣＰＵ３０４が実行する主制御部タイマ割込処理について説明する。なお、同図は主制御部タイマ割込処理の流れを示すフローチャートである。
<Main control unit timer interrupt processing>
Next, the main control unit timer interrupt process executed by the
主制御部３００は、所定の周期（本実施形態では約２ｍｓに１回）でタイマ割込信号を発生するカウンタタイマ３１２を備えており、このタイマ割込信号を契機として主制御部タイマ割込処理を所定の周期で開始する。
The
ステップＳ８２０１では、タイマ割込開始処理を行う。このタイマ割込開始処理では、ＣＰＵ３０４の各レジスタの値をスタック領域に一時的に退避する処理などを行う。
In step S8201, timer interrupt start processing is performed. In this timer interrupt start process, a process of temporarily saving each register value of the
ステップＳ８２０３では、ＷＤＴ３１４のカウント値が初期設定値（本実施形態では３２．８ｍｓ）を超えてＷＤＴ割込が発生しないように（処理の異常を検出しないように）、ＷＤＴを定期的に（本実施形態では、主制御部タイマ割込の周期である約２ｍｓに１回）クリア＆リスタートを行う。
In step S8203, the WDT is periodically updated (so that the count value of the
ステップＳ８２０５では、入力ポート状態更新処理を行う。この入力ポート状態更新処理では、Ｉ／Ｏ３１０の入力ポートを介して、上述の前面枠扉開放センサや内枠開放センサや下皿満タンセンサ、各種の球検出センサを含む各種センサ３２０の検出信号を入力して検出信号の有無を監視し、ＲＡＭ３０８に各種センサ３２０ごとに区画して設けた信号状態記憶領域に記憶する。球検出センサの検出信号を例にして説明すれば、前々回のタイマ割込処理（約４ｍｓ前）で検出した各々の球検出センサの検出信号の有無の情報を、ＲＡＭ３０８に各々の球検出センサごとに区画して設けた前回検出信号記憶領域から読み出し、この情報をＲＡＭ３０８に各々の球検出センサごとに区画して設けた前々回検出信号記憶領域に記憶し、前回のタイマ割込処理（約２ｍｓ前）で検出した各々の球検出センサの検出信号の有無の情報を、ＲＡＭ３０８に各々の球検出センサごとに区画して設けた今回検出信号記憶領域から読み出し、この情報を上述の前回検出信号記憶領域に記憶する。また、今回検出した各々の球検出センサの検出信号を、上述の今回検出信号記憶領域に記憶する。
In step S8205, input port state update processing is performed. In this input port state update process, the detection signals of
また、ステップＳ８２０５では、上述の前々回検出信号記憶領域、前回検出信号記憶領域、および今回検出信号記領域の各記憶領域に記憶した各々の球検出センサの検出信号の有無の情報を比較し、各々の球検出センサにおける過去３回分の検出信号の有無の情報が入賞判定パターン情報と一致するか否かを判定する。一個の遊技球が一つの球検出センサを通過する間に、約２ｍｓという非常に短い間隔で起動を繰り返すこの主制御部タイマ割込処理は何回か起動する。このため、主制御部タイマ割込処理が起動する度に、上述のステップＳ８２０５では、同じ遊技球が同じ球検出センサを通過したことを表す検出信号を確認することになる。この結果、上述の前々回検出信号記憶領域、前回検出信号記憶領域、および今回検出信号記領域それぞれに、同じ遊技球が同じ球検出センサを通過したことを表す検出信号が記憶される。すなわち、遊技球が球検出センサを通過し始めたときには、前々回検出信号無し、前回検出信号有り、今回検出信号有りになる。本実施形態では、球検出センサの誤検出やノイズを考慮して、検出信号無しの後に検出信号が連続して２回記憶されている場合には、入賞があったと判定する。図４に示す主制御部３００のＲＯＭ３０６には、入賞判定パターン情報（本実施形態では、前々回検出信号無し、前回検出信号有り、今回検出信号有りであることを示す情報）が記憶されている。このステップＳ８２０５では、各々の球検出センサにおいて過去３回分の検出信号の有無の情報が、予め定めた入賞判定パターン情報（本実施形態では、前々回検出信号無し、前回検出信号有り、今回検出信号有りであることを示す情報）と一致した場合に、一般入賞口２２６、可変入賞口２３４、第１特図始動口２３０、および第２特図始動口２３２への入球、または普図始動口２２８の通過があったと判定する。すなわち、これらの入賞口２２６、２３４やこれらの始動口２３０、２３２、２２８への入賞があったと判定する。例えば、一般入賞口２２６への入球を検出する一般入賞口センサにおいて過去３回分の検出信号の有無の情報が上述の入賞判定パターン情報と一致した場合には、一般入賞口２２６へ入賞があったと判定し、以降の一般入賞口２２６への入賞に伴う処理を行うが、過去３回分の検出信号の有無の情報が上述の入賞判定パターン情報と一致しなかった場合には、以降の一般入賞口２２６への入賞に伴う処理を行わずに後続の処理に分岐する。なお、主制御部３００のＲＯＭ３０６には、入賞判定クリアパターン情報（本実施形態では、前々回検出信号有り、前回検出信号無し、今回検出信号無しであることを示す情報）が記憶されている。入賞が一度あったと判定した後は、各々の球検出センサにおいて過去３回分の検出信号の有無の情報が、その入賞判定クリアパターン情報に一致するまで入賞があったとは判定せず、入賞判定クリアパターン情報に一致すれば、次からは上記入賞判定パターン情報に一致するか否かの判定を行う。
In step S8205, the information on the presence / absence of the detection signal of each sphere detection sensor stored in each storage area of the detection signal storage area, the previous detection signal storage area, and the current detection signal storage area is compared. It is determined whether or not the information on the presence or absence of detection signals for the past three times in the ball detection sensor matches the winning determination pattern information. This main control unit timer interrupt process that is repeatedly started at a very short interval of about 2 ms while one game ball passes one ball detection sensor is started several times. For this reason, every time the main control unit timer interruption process is activated, in step S8205 described above, a detection signal indicating that the same game ball has passed the same ball detection sensor is confirmed. As a result, a detection signal indicating that the same game ball has passed the same ball detection sensor is stored in each of the detection signal storage area, the previous detection signal storage area, and the current detection signal storage area. That is, when the game ball starts to pass through the ball detection sensor, there is no detection signal before, a previous detection signal, and a current detection signal. In the present embodiment, in consideration of erroneous detection of the sphere detection sensor and noise, it is determined that there is a prize when the detection signal is stored twice continuously after no detection signal. The
ステップＳ８２０７およびステップＳ８２０９では、基本乱数初期値更新処理および基本乱数更新処理を行う。これらの基本乱数初期値更新処理および基本乱数更新処理では、上記ステップＳ８１１５で行った初期値生成用乱数カウンタの値の更新を行い、次に主制御部３００で使用する、普図当選乱数値、特図１乱数値、および特図２乱数値をそれぞれ生成するための２つの乱数カウンタを更新する。例えば、普図当選乱数値として取り得る数値範囲が０〜１００とすると、ＲＡＭ３０８に設けた普図当選乱数値を生成するための乱数カウンタ記憶領域から値を取得し、取得した値に１を加算してから元の乱数カウンタ記憶領域に記憶する。このとき、取得した値に１を加算した結果が１０１であれば０を元の乱数カウンタ記憶領域に記憶する。また、取得した値に１を加算した結果、乱数カウンタが一周していると判定した場合にはそれぞれの乱数カウンタに対応する初期値生成用乱数カウンタの値を取得し、乱数カウンタの記憶領域にセットする。例えば、０〜１００の数値範囲で変動する普図当選乱数値生成用の乱数カウンタから値を取得し、取得した値に１を加算した結果が、ＲＡＭ３０８に設けた所定の初期値記憶領域に記憶している前回設定した初期値と等しい値（例えば７）である場合に、普図当選乱数値生成用の乱数カウンタに対応する初期値生成用乱数カウンタから値を初期値として取得し、普図当選乱数値生成用の乱数カウンタにセットすると共に、普図当選乱数値生成用の乱数カウンタが次に１周したことを判定するために、今回設定した初期値を上述の初期値記憶領域に記憶しておく。また、普図当選乱数値生成用の乱数カウンタが次に１周したことを判定するための上述の初期値記憶領域とは別に、特図乱数生成用の乱数カウンタが１周したことを判定するための初期値記憶領域をＲＡＭ３０８に設けている。なお、本実施形態では特図１の乱数値を取得するためのカウンタと特図２の乱数値を取得するためのカウンタとを別に設けたが、同一のカウンタを用いてもよい。
In step S8207 and step S8209, basic random number initial value update processing and basic random number update processing are performed. In these basic random number initial value update processing and basic random number update processing, the value of the initial value generation random number counter performed in step S8115 is updated, and then the normal winning random number value used in the
ステップＳ８２１１では、演出乱数更新処理を行う。この演出乱数更新処理では、主制御部３００で使用する演出用乱数値を生成するための乱数カウンタを更新する。
In step S8211, effect random number update processing is performed. In this effect random number update process, a random number counter for generating an effect random number used by the
ステップＳ８２１２では、割込み機能限定カウンタが０であるか否かの判定を行い、割込み機能限定カウンタが０以外の場合、ステップＳ８２１３に進む。一方、割込み機能限定カウンタが０の場合、ステップＳ８２１４に進む。 In step S8212, it is determined whether or not the interrupt function limitation counter is 0. If the interrupt function limitation counter is other than 0, the process proceeds to step S8213. On the other hand, if the interrupt function limit counter is 0, the process advances to step S8214.
ステップＳ８２１３では、割込み機能限定カウンタを１減算し、その後、ステップＳ８２３９に進む。 In step S8213, the interrupt function limitation counter is decremented by 1, and then the process proceeds to step S8239.
ステップＳ８２１４では、特定異常検出フラグ（詳しくは後述する。）がＯＮであるか否かの判定を行い、特定異常検出フラグがＯＮの場合、ステップＳ８２３９に進む。一方、特定異常検出フラグがＯＦＦの場合、ステップＳ８２１５に進む。 In step S8214, it is determined whether or not a specific abnormality detection flag (described later in detail) is ON. If the specific abnormality detection flag is ON, the process proceeds to step S8239. On the other hand, if the specific abnormality detection flag is OFF, the process proceeds to step S8215.
ステップＳ８２１５では、タイマ更新処理を行う。このタイマ更新処理では、普通図柄表示装置２１０に図柄を変動・停止表示する時間を計時するための普図表示図柄更新タイマ、第１特別図柄表示装置２１２に図柄を変動・停止表示する時間を計時するための特図１表示図柄更新タイマ、第２特図表示装置２１４に図柄を変動・停止表示する時間を計時するための特図２表示図柄更新タイマ、所定の入賞演出時間、所定の開放時間、所定の閉鎖時間、所定の終了演出期間などを計時するためのタイマなどを含む各種タイマを更新する。
In step S8215, timer update processing is performed. In this timer update process, the normal symbol display symbol update timer for timing the time for the symbol to be changed / stopped on the normal
ステップＳ８２１６では、入賞口カウンタ更新処理を行う。この入賞口カウンタ更新処理では、入賞口２２６、２３４や始動口２３０、２３２、２２８に入賞があった場合に、ＲＡＭ３０８に各入賞口ごと、あるいは各始動口ごとに設けた賞球数記憶領域の値を読み出し、１を加算して、元の賞球数記憶領域に設定する。
In step S 8216, winning prize counter update processing is performed. In this winning opening counter updating process, when winning
また、ステップＳ８２１７では、入賞受付処理を行う。この入賞受付処理では、第１特図始動口２３０、第２特図始動口２３２、普図始動口２２８および可変入賞口２３４への入賞があったか否かを判定する。ここでは、ステップＳ８２０３における入賞判定パターン情報と一致するか否かの判定結果を用いて判定する。第１特図始動口２３０へ入賞があった場合且つＲＡＭ３０８に設けた対応する保留数記憶領域が満タンでない場合、カウンタ回路３１８の当選用カウンタ値記憶用レジスタから値を特図１当選乱数値として取得するとともに特図１乱数値生成用の乱数カウンタから値を特図１乱数値として取得して対応する乱数値記憶領域に格納する。第２特図始動口２３２へ入賞があった場合且つＲＡＭ３０８に設けた対応する保留数記憶領域が満タンでない場合、カウンタ回路３１８の当選用カウンタ値記憶用レジスタから値を特図２当選乱数値として取得するとともに特図２乱数値生成用の乱数カウンタから値を特図２乱数値として取得して対応する乱数値記憶領域に格納する。普図始動口２２８へ入賞があった場合且つＲＡＭ３０８に設けた対応する保留数記憶領域が満タンでない場合、普図当選乱数値生成用の乱数カウンタから値を普図当選乱数値として取得して対応する乱数値記憶領域に格納する。可変入賞口２３４へ入賞があった場合には、可変入賞口用の入賞記憶領域に、可変入賞口２３４に球が入球したことを示す情報を格納する。
In step S8217, a winning acceptance process is performed. In this winning acceptance process, it is determined whether or not there has been a winning at the first special
ステップＳ８２１９では、払出要求数送信処理を行う。なお、払出制御部６００に出力する出力予定情報および払出要求情報は、例えば１バイトで構成しており、ビット７にストローブ情報（オンの場合、データをセットしていることを示す）、ビット６に電源投入情報（オンの場合、電源投入後一回目のコマンド送信であることを示す）、ビット４〜５に暗号化のための今回加工種別（０〜３）、およびビット０〜３に暗号化加工後の払出要求数を示すようにしている。
In step S8219, a payout request number transmission process is performed. Note that the output schedule information and the payout request information output to the
ステップＳ８２２１では、普図状態更新処理を行う。この普図状態更新処理は、普図の状態に対応する複数の処理のうちの１つの処理を行う。例えば、普図変動表示の途中（上述する普図表示図柄更新タイマの値が１以上）における普図状態更新処理では、普通図柄表示装置２１０を構成する７セグメントＬＥＤの点灯と消灯を繰り返す点灯・消灯駆動制御を行う。この制御を行うことで、普通図柄表示装置２１０は普図の変動表示（普図変動遊技）を行う。
In step S8221, a normal state update process is performed. This normal state update process performs one of a plurality of processes corresponding to the normal state. For example, in the normal state update process in the middle of the normal symbol display (the above-described general symbol display symbol update timer value is 1 or more), the 7-segment LED constituting the normal
また、普図変動表示時間が経過したタイミング（普図表示図柄更新タイマの値が１から０になったタイミング）における普図状態更新処理では、当りフラグがオンの場合には、当り図柄の表示態様となるように普通図柄表示装置２１０を構成する７セグメントＬＥＤの点灯・消灯駆動制御を行い、当りフラグがオフの場合には、外れ図柄の表示態様となるように普通図柄表示装置２１０を構成する７セグメントＬＥＤの点灯・消灯駆動制御を行う。また、主制御部３００のＲＡＭ３０８には、普図状態更新処理に限らず各種の処理において各種の設定を行う設定領域が用意されている。ここでは、上記点灯・消灯駆動制御を行うとともに、その設定領域に普図停止表示中であることを示す設定を行う。この制御を行うことで、普通図柄表示装置２１０は、当り図柄（図５（ｃ）に示す普図Ａ）および外れ図柄（図５（ｃ）に示す普図Ｂ）いずれか一方の図柄の確定表示を行う。さらにその後、所定の停止表示期間（例えば５００ｍ秒間）、その表示を維持するためにＲＡＭ３０８に設けた普図停止時間管理用タイマの記憶領域に停止期間を示す情報を設定する。この設定により、確定表示された図柄が所定期間停止表示され、普図変動遊技の結果が遊技者に報知される。
Also, in the normal state update process at the timing when the normal symbol change display time has elapsed (the timing at which the value of the general symbol display symbol update timer has changed from 1 to 0), if the hit flag is on, the hit symbol is displayed. The normal
また、普図変動遊技の結果が当りであれば、後述するように、普図当りフラグがオンされる。この普図当りフラグがオンの場合には、所定の停止表示期間が終了したタイミング（普図停止時間管理用タイマの値が１から０になったタイミング）における普図状態更新処理では、ＲＡＭ３０８の設定領域に普図作動中を設定するとともに、所定の開放期間（例えば２秒間）、第２特図始動口２３２の羽根部材２３２ａの開閉駆動用のソレノイド（３３２）に、羽根部材２３２ａを開放状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた羽根開放時間管理用タイマの記憶領域に開放期間を示す情報を設定する。
Further, if the result of the usual figure variable game is a hit, the usual figure hit flag is turned on as will be described later. When the usual figure hit flag is on, in the usual figure state update process at the timing when the predetermined stop display period ends (when the usual figure stop time management timer value changes from 1 to 0), The normal operation is set in the setting area, and the
また、所定の開放期間が終了したタイミング（羽根開放時間管理用タイマの値が１から０になったタイミング）で開始する普図状態更新処理では、所定の閉鎖期間（例えば５００ｍ秒間）、羽根部材の開閉駆動用のソレノイド３３２に、羽根部材を閉鎖状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた羽根閉鎖時間管理用タイマの記憶領域に閉鎖期間を示す情報を設定する。
In the usual state update process that starts at the timing when the predetermined opening period ends (the timing when the value of the blade opening time management timer is changed from 1 to 0), the blade member has a predetermined closing period (for example, 500 milliseconds). A signal for holding the blade member in the closed state is output to the opening /
また、所定の閉鎖期間が終了したタイミング（羽根閉鎖時間管理用タイマの値が１から０になったタイミング）で開始する普図状態更新処理では、ＲＡＭ３０８の設定領域に普図非作動中を設定する。さらに、普図変動遊技の結果が外れであれば、後述するように、普図外れフラグがオンされる。この普図外れフラグがオンの場合には、上述した所定の停止表示期間が終了したタイミング（普図停止時間管理用タイマの値が１から０になったタイミング）における普図状態更新処理でも、ＲＡＭ３０８の設定領域に普図非作動中を設定する。普図非作動中の場合における普図状態更新処理では、何もせずに次のステップＳ８２２３に移行するようにしている。
Further, in the normal state update process that starts at the timing when the predetermined closing period ends (when the value of the blade closing time management timer is changed from 1 to 0), the non-operating state is set in the setting area of the
ステップＳ８２２３では、普図関連抽選処理を行う。この普図関連抽選処理では、普図変動遊技および第２特図始動口２３２の開閉制御を行っておらず（普図の状態が非作動中）、且つ、保留している普図変動遊技の数が１以上である場合に、上述の乱数値記憶領域に記憶している普図当選乱数値に基づいた乱数抽選により普図変動遊技の結果を当選とするか、不当選とするかを決定する当り判定をおこない、当選とする場合にはＲＡＭ３０８に設けた当りフラグにオンを設定する。不当選の場合には、当りフラグにオフを設定する。また、当り判定の結果に関わらず、次に上述の普図タイマ乱数値生成用の乱数カウンタの値を普図タイマ乱数値として取得し、取得した普図タイマ乱数値に基づいて複数の変動時間のうちから普図表示装置２１０に普図を変動表示する時間を１つ選択し、この変動表示時間を、普図変動表示時間として、ＲＡＭ３０８に設けた普図変動時間記憶領域に記憶する。なお、保留している普図変動遊技の数は、ＲＡＭ３０８に設けた普図保留数記憶領域に記憶するようにしており、当り判定をするたびに、保留している普図変動遊技の数から１を減算した値を、この普図保留数記憶領域に記憶し直すようにしている。また当り判定に使用した乱数値を消去する。
In step S8223, a general drawing related lottery process is performed. In this general map-related lottery process, the open / close control of the general map variable game and the second special
次いで、特図１および特図２それぞれについての特図状態更新処理を行うが、最初に、特図２についての特図状態更新処理（特図２状態更新処理）を行う（ステップＳ８２２５）。この特図２状態更新処理は、特図２の状態に応じて、次の８つの処理のうちの１つの処理を行う。例えば、特図２変動表示の途中（上述の特図２表示図柄更新タイマの値が１以上）における特図２状態更新処理では、第２特別図柄表示装置２１４を構成する７セグメントＬＥＤの点灯と消灯を繰り返す点灯・消灯駆動制御を行う。この制御を行うことで、第２特別図柄表示装置２１４は特図２の変動表示（特図２変動遊技）を行う。
Next, the special figure state update process for each of the special figure 1 and the special figure 2 is performed. First, the special figure state update process (the special figure 2 state update process) for the special figure 2 is performed (step S8225). In the special figure 2 state update process, one of the following eight processes is performed in accordance with the state of the special figure 2. For example, in the special figure 2 state update process in the middle of the special figure 2 fluctuation display (the value of the above-mentioned special figure 2 display symbol update timer is 1 or more), the 7-segment LED constituting the second special
また、コマンド設定送信処理（ステップＳ８２３３）で回転開始設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶してから処理を終了する。 Further, predetermined transmission information indicating that the rotation start setting transmission process is to be executed in the command setting transmission process (step S8233) is additionally stored in the above-described transmission information storage area, and then the process ends.
また、主制御部３００のＲＡＭ３０８には、１５Ｒ大当りフラグ、２Ｒ大当りフラグ、第１小当りフラグ、第２小当りフラグ、第１はずれフラグ、第２はずれフラグ、特図確率変動フラグ、および普図確率変動フラグそれぞれのフラグが用意されている。特図２変動表示時間が経過したタイミング（特図２表示図柄更新タイマの値が１から０になったタイミング）で開始する特図２状態更新処理では、１５Ｒ大当りフラグはオン、特図確率変動フラグもオン、普図確率変動フラグもオンの場合には図５（ａ）に示す特図Ａ、１５Ｒ大当りフラグはオン、特図確率変動フラグはオフ、普図確率変動フラグはオンの場合には特図Ｂ、２Ｒ大当りフラグはオン、特図確率変動フラグもオン、普図確率変動フラグもオンの場合には特図Ｃ、２Ｒ大当りフラグはオン、特図確率変動フラグはオフ、普図確率変動フラグはオンの場合には特図Ｄ、２Ｒ大当りフラグはオン、特図確率変動フラグもオン、普図確率変動フラグはオンの場合には特図Ｅ、２Ｒ大当りフラグはオン、特図確率変動フラグはオフ、普図確率変動フラグもオフの場合には特図Ｆ、第１小当りフラグがオンの場合には特図Ｇ、第２小当りフラグがオンの場合には特図Ｈ、第１はずれフラグがオンの場合には特図Ｉ、第２はずれフラグがオンの場合には特図Ｉそれぞれの態様となるように、第２特別図柄表示装置２１４を構成する７セグメントＬＥＤの点灯・消灯駆動制御を行い、ＲＡＭ３０８の設定領域に特図２停止表示中であることを表す設定を行う。この制御を行うことで、第２特別図柄表示装置２１４は、１５Ｒ特別大当り図柄（特図Ａ）、１５Ｒ大当り図柄（特図Ｂ）、突然確変図柄（特図Ｃ）、突然時短図柄（特図Ｄ）、隠れ確変図柄（特図Ｅ）、突然通常図柄（特図Ｆ）、第１小当り図柄（特図Ｇ）、第２小当り図柄（特図Ｈ）、第１はずれ図柄（特図Ｉ）、および第２はずれ図柄（特図Ｊ）のいずれか一つの図柄の確定表示を行う。さらにその後、所定の停止表示期間（例えば５００ｍ秒間）その表示を維持するためにＲＡＭ３０８に設けた特図２停止時間管理用タイマの記憶領域に停止期間を示す情報を設定する。この設定により、確定表示された特図２が所定期間停止表示され、特図２変動遊技の結果が遊技者に報知される。また、ＲＡＭ３０８に設けられた時短回数記憶部に記憶された時短回数が１以上であれば、その時短回数から１を減算し、減算結果が１から０となった場合は、特図確率変動中（詳細は後述）でなければ、時短フラグをオフする。さらに、大当り遊技中（特別遊技状態中）にも、時短フラグをオフする。
Further, the
また、コマンド設定送信処理（ステップＳ８２３３）で回転停止設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶するとともに、変動表示を停止する図柄が特図２であることを示す特図２識別情報を、後述するコマンドデータに含める情報としてＲＡＭ３０８に追加記憶してから処理を終了する。
Further, the special transmission information indicating that the rotation stop setting transmission process is executed in the command setting transmission process (step S8233) is additionally stored in the above-described transmission information storage area, and the design for stopping the variable display is shown in FIG. The special figure 2 identification information indicating the presence is additionally stored in the
また、特図２変動遊技の結果が大当りであれば、後述するように、大当りフラグがオンされる。この大当りフラグがオンの場合には、所定の停止表示期間が終了したタイミング（特図２停止時間管理用タイマの値が１から０になったタイミング）における特図２状態更新処理では、ＲＡＭ３０８の設定領域に特図２作動中を設定するとともに、所定の入賞演出期間（例えば３秒間）すなわち装飾図柄表示装置２０８による大当りを開始することを遊技者に報知する画像を表示している期間待機するためにＲＡＭ３０８に設けた特図２待機時間管理用タイマの記憶領域に入賞演出期間を示す情報を設定する。また、コマンド設定送信処理（ステップＳ８２３３）で入賞演出設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶する。
If the result of the special figure 2 variable game is a big hit, the big hit flag is turned on as will be described later. When the jackpot flag is on, in the special figure 2 state update process at the timing when the predetermined stop display period ends (the timing when the special figure 2 stop time management timer value changes from 1 to 0), the
また、所定の入賞演出期間が終了したタイミング（特図２待機時間管理用タイマの値が１から０になったタイミング）で開始する特図２状態更新処理では、所定の開放期間（例えば２９秒間、または可変入賞口２３４に所定球数（例えば１０球）の遊技球の入賞を検出するまで）可変入賞口２３４の扉部材２３４ａの開閉駆動用のソレノイド（３３２）に、扉部材２３４ａを開放状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた扉開放時間管理用タイマの記憶領域に開放期間を示す情報を設定する。また、コマンド設定送信処理（ステップＳ８２３３）で大入賞口開放設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶する。
Further, in the special figure 2 state update process that starts at the timing when the predetermined winning effect period ends (the timing when the value of the special figure 2 standby time management timer changes from 1 to 0), a predetermined release period (for example, 29 seconds) Alternatively, the door member 234a is opened to the solenoid (332) for opening and closing the door member 234a of the
また、所定の開放期間が終了したタイミング（扉開放時間管理用タイマの値が１から０になったタイミング）で開始する特図２状態更新処理では、所定の閉鎖期間（例えば１．５秒間）可変入賞口２３４の扉部材２３４ａの開閉駆動用のソレノイド（３３２）に、扉部材２３４ａを閉鎖状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた扉閉鎖時間管理用タイマの記憶領域に閉鎖期間を示す情報を設定する。また、コマンド設定送信処理（ステップＳ８２３３）で大入賞口閉鎖設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶する。
In the special figure 2 state update process that starts at the timing when the predetermined opening period ends (the timing when the door opening time management timer value changes from 1 to 0), the predetermined closing period (for example, 1.5 seconds) A signal for holding the door member 234a in a closed state is output to a solenoid (332) for opening and closing the door member 234a of the
また、この扉部材の開放・閉鎖制御を所定回数（本実施例では１５ラウンドか２ラウンド）繰り返し、終了したタイミングで開始する特図２状態更新処理では、所定の終了演出期間（例えば３秒間）すなわち装飾図柄表示装置２０８による大当りを終了することを遊技者に報知する画像を表示している期間待機するように設定するためにＲＡＭ３０８に設けた演出待機時間管理用タイマの記憶領域に演出待機期間を示す情報を設定する。また、普図確率変動フラグがオンに設定されていれば、この大当り遊技の終了と同時に、ＲＡＭ３０８に設けられた時短回数記憶部に時短回数１００回をセットするともに、ＲＡＭ３０８に設けられた時短フラグをオンする。なお、その普図確率変動フラグがオフに設定されていれば、時短回数記憶部に時短回数をセットすることもなく、また時短フラグをオンすることもない。ここにいう時短とは、特図変動遊技における大当りを終了してから、次の大当りを開始するまでの時間を短くするため、パチンコ機が遊技者にとって有利な状態になることをいう。この時短フラグがオンに設定されていると、普図高確率状態である。普図高確率状態では普図低確率状態に比べて、普図変動遊技に大当りする可能性が高い。また、普図高確率状態の方が、普図低確率状態に比べて普図変動遊技の変動時間および特図変動遊技の変動時間は短くなる。さらに、普図高確率状態では普図低確率状態に比べて、第２特別始動口２３２の一対の羽根部材２３２ａの１回の開放における開放時間が長くなりやすい。加えて、普図高確率状態では普図低確率状態に比べて、一対の羽根部材２３２ａは多く開きやすい。また、上述のごとく、時短フラグは、大当り遊技中（特別遊技状態中）にはオフに設定される。したがって、大当り遊技中には、普図低確率状態が維持される。これは、大当り遊技中に普図高確率状態であると、大当り遊技中に可変入賞口２３４に所定の個数、遊技球が入球するまでの間に第２特図始動口２３２に多くの遊技球が入球し、大当り中に獲得することができる遊技球の数が多くなってしまい射幸性が高まってしまうという問題があり、これを解決するためのものである。
In addition, in the special figure 2 state update process that starts at the timing when the door member opening / closing control is repeated a predetermined number of times (15 rounds or 2 rounds in this embodiment) and finished, a predetermined end effect period (eg, 3 seconds) In other words, the effect waiting period is stored in the storage area of the effect waiting time management timer provided in the
さらに、コマンド設定送信処理（ステップＳ８２３３）で終了演出設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶する。 Further, predetermined transmission information indicating that the end effect setting transmission process is executed in the command setting transmission process (step S8233) is additionally stored in the transmission information storage area.
また、所定の終了演出期間が終了したタイミング（演出待機時間管理用タイマの値が１から０になったタイミング）で開始する特図２状態更新処理では、ＲＡＭ３０８の設定領域に特図２非作動中を設定する。さらに、特図２変動遊技の結果が外れであれば、後述するように、はずれフラグがオンされる。このはずれフラグがオンの場合には、上述した所定の停止表示期間が終了したタイミング（特図２停止時間管理用タイマの値が１から０になったタイミング）における特図２状態更新処理でも、ＲＡＭ３０８の設定領域に特図２非作動中を設定する。特図２非作動中の場合における特図２状態更新処理では、何もせずに次のステップＳ８２２７に移行するようにしている。
In the special figure 2 state update process that starts at the timing when the predetermined end production period ends (the timing when the production standby time management timer value changes from 1 to 0), the special figure 2 is not activated in the setting area of the
続いて、特図１についての特図状態更新処理（特図１状態更新処理）を行う（ステップＳ８２２７）。この特図１状態更新処理では、特図１の状態に応じて、上述の特図２状態更新処理で説明した各処理を行う。この特図１状態更新処理で行う各処理は、上述の特図２状態更新処理で説明した内容の「特図２」を「特図１」と読み替えた処理と同一であるため、その説明は省略する。なお、特図２状態更新処理と特図１状態更新処理の順番は逆でもよい。 Subsequently, special figure state update processing (special figure 1 state update process) for special figure 1 is performed (step S8227). In the special figure 1 state update process, each process described in the special figure 2 state update process is performed according to the state of the special figure 1. Each process performed in the special figure 1 state update process is the same as the process in which “special figure 2” in the contents described in the special figure 2 state update process is replaced with “special figure 1”. Omitted. The order of the special figure 2 state update process and the special figure 1 state update process may be reversed.
ステップＳ８２２５およびステップＳ８２２７における特図状態更新処理が終了すると、今度は、特図１および特図２それぞれについての特図関連抽選処理を行う。ここでも先に、特図２についての特図関連抽選処理（特図２関連抽選処理）を行い（ステップＳ８２２９）、その後で、特図１についての特図関連抽選処理（特図１関連抽選処理）を行う（ステップＳ８２３１）。これらの特図関連抽選処理についても、主制御部３００が特図２関連抽選処理を特図１関連抽選処理よりも先に行うことで、特図２変動遊技の開始条件と、特図１変動遊技の開始条件が同時に成立した場合でも、特図２変動遊技が先に変動中となるため、特図１変動遊技は変動を開始しない。また、装飾図柄表示装置２０８による、特図変動遊技の大当り判定の結果の報知は、第１副制御部４００によって行われ、第２特図始動口２３２への入賞に基づく抽選の抽選結果の報知が、第１特図始動口２３０への入賞に基づく抽選の抽選結果の報知よりも優先して行われる。
When the special figure state update process in step S8225 and step S8227 is completed, a special figure related lottery process for each of special figure 1 and special figure 2 is performed. Also here, the special figure related lottery process (special figure 2 related lottery process) for special figure 2 is performed first (step S8229), and then the special figure related lottery process for special figure 1 (special figure 1 related lottery process). ) Is performed (step S8231). Also for these special drawing related lottery processes, the
ステップＳ８２３２では、デバイス監視処理を実行する（詳細は後述）。 In step S8232, device monitoring processing is executed (details will be described later).
ステップＳ８２３３では、コマンド設定送信処理を行い、各種のコマンド（例えば、ステップＳ８２３２のデバイス監視処理で特定異常があった場合は、特定異常を示す信号）が第１副制御部４００に送信される。なお、第１副制御部４００に送信する出力予定情報は例えば１６ビットで構成しており、ビット１５はストローブ情報（オンの場合、データをセットしていることを示す）、ビット１１〜１４はコマンド種別（本実施形態では、基本コマンド、図柄変動開始コマンド、図柄変動停止コマンド、入賞演出開始コマンド、終了演出開始コマンド、大当りラウンド数指定コマンド、復電コマンド、ＦＲＡＭ（登録商標）クリアコマンドなどコマンドの種類を特定可能な情報）、ビット０〜１０はコマンドデータ（コマンド種別に対応する所定の情報）で構成している。
In step S8233, command setting transmission processing is performed, and various commands (for example, a signal indicating a specific abnormality when there is a specific abnormality in the device monitoring process in step S8232) are transmitted to the first
具体的には、ストローブ情報は上述のコマンド送信処理でオン、オフするようにしている。また、コマンド種別が図柄変動開始コマンドの場合であればコマンドデータに、１５Ｒ大当りフラグや２Ｒ大当りフラグの値、特図確率変動フラグの値、特図関連抽選処理で選択したタイマ番号などを示す情報を含み、図柄変動停止コマンドの場合であれば、１５Ｒ大当りフラグや２Ｒ大当りフラグの値、特図確率変動フラグの値などを含み、入賞演出コマンドおよび終了演出開始コマンドの場合であれば、特図確率変動フラグの値などを含み、大当りラウンド数指定コマンドの場合であれば特図確率変動フラグの値、大当りラウンド数などを含むようにしている。コマンド種別が基本コマンドを示す場合は、コマンドデータにデバイス情報、第１特図始動口２３０への入賞の有無、第２特図始動口２３２への入賞の有無、可変入賞口２３４への入賞の有無などを含む。
Specifically, the strobe information is turned on and off in the command transmission process described above. If the command type is a symbol variation start command, the command data includes information such as the value of the 15R jackpot flag or 2R jackpot flag, the value of the special figure probability variation flag, the timer number selected in the special figure related lottery process, and the like. In the case of the symbol variation stop command, the value of the 15R jackpot flag, the 2R jackpot flag, the value of the special figure probability variation flag, and the like are included. In the case of a jackpot round number designation command, the value of the special variation probability flag, the number of jackpot rounds, and the like are included. When the command type indicates a basic command, device information in the command data, presence / absence of winning at the first special
また、上述の回転開始設定送信処理では、コマンドデータにＲＡＭ３０８に記憶している、１５Ｒ大当りフラグや２Ｒ大当りフラグの値、特図確率変動フラグの値、特図１関連抽選処理および特図２関連抽選処理で選択したタイマ番号、保留している第１特図変動遊技または第２特図変動遊技の数などを示す情報を設定する。上述の回転停止設定送信処理では、コマンドデータにＲＡＭ３０８に記憶している、１５Ｒ大当りフラグや２Ｒ大当りフラグの値、特図確率変動フラグの値などを示す情報を設定する。上述の入賞演出設定送信処理では、コマンドデータに、ＲＡＭ３０８に記憶している、入賞演出期間中に装飾図柄表示装置２０８・各種ランプ４１８・スピーカ１２０に出力する演出制御情報、特図確率変動フラグの値、保留している第１特図変動遊技または第２特図変動遊技の数などを示す情報を設定する。上述の終了演出設定送信処理では、コマンドデータに、ＲＡＭ３０８に記憶している、演出待機期間中に装飾図柄表示装置２０８・各種ランプ４１８・スピーカ１２０に出力する演出制御情報、特図確率変動フラグの値、保留している第１特図変動遊技または第２特図変動遊技の数などを示す情報を設定する。上述の大入賞口開放設定送信処理では、コマンドデータにＲＡＭ３０８に記憶している大当りラウンド数、特図確率変動フラグの値、保留している第１特図変動遊技または第２特図変動遊技の数などを示す情報を設定する。上述の大入賞口閉鎖設定送信処理では、コマンドデータにＲＡＭ３０８に記憶している大当りラウンド数、特図確率変動フラグの値、保留している第１特図変動遊技または第２特図変動遊技の数などを示す情報を設定する。また、このステップＳ８２３３では一般コマンド特図保留増加処理も行われる。この一般コマンド特図保留増加処理では、コマンドデータにＲＡＭ３０８の送信用情報記憶領域に記憶している特図識別情報（特図１または特図２を示す情報）、予告情報（事前予告情報、偽事前予告情報、または事前予告無情報のいずれか）を設定する。
In the rotation start setting transmission process described above, the value of the 15R big hit flag or 2R big hit flag, the value of the special figure probability variation flag, the special figure 1 related lottery process, and the special figure 2 related are stored in the
第１副制御部４００では、受信した出力予定情報に含まれるコマンド種別により、主制御部３００における遊技制御の変化に応じた演出制御の決定が可能になるとともに、出力予定情報に含まれているコマンドデータの情報に基づいて、演出制御内容を決定することができるようになる。
In the first
ステップＳ８２３５では、外部出力信号設定処理を行う。具体的には、外部端子板信号や試射試験信号などを設定する。また、ステップＳ８２３２のデバイス監視処理で特定異常があった場合は、特定異常を示す信号を設定する。この外部出力信号設定処理では、ＲＡＭ３０８に記憶している遊技情報を、情報出力回路３３６を介してパチンコ機１００とは別体の情報入力回路３５０に出力する。
In step S8235, external output signal setting processing is performed. Specifically, an external terminal board signal, a test fire test signal, and the like are set. If there is a specific abnormality in the device monitoring process in step S8232, a signal indicating the specific abnormality is set. In this external output signal setting process, the game information stored in the
ステップＳ８２３９では、低電圧信号がオンであるか否かを監視する。そして、低電圧信号がオンの場合（電源の遮断を検知した場合）にはステップＳ８２４３に進み、低電圧信号がオフの場合（電源の遮断を検知していない場合）にはステップＳ８２４１に進む。 In step S8239, it is monitored whether or not the low voltage signal is on. If the low-voltage signal is on (when power-off is detected), the process proceeds to step S8243. If the low-voltage signal is off (when power-off is not detected), the process proceeds to step S8241.
ステップＳ８２４１では、タイマ割込終了処理を行う。このタイマ割込終了処理では、ステップＳ８２０１で一時的に退避した各レジスタの値を元の各レジスタに設定したり、割込許可の設定などを行い、その後、図２４１に示す主制御部メイン処理に復帰する。 In step S8241, timer interrupt end processing is performed. In this timer interrupt end process, the value of each register temporarily saved in step S8201 is set in each original register, interrupt permission is set, etc., and then the main control unit main process shown in FIG. Return to.
一方、ステップＳ８２４３では、復電時に電断時の状態に復帰するための特定の変数やスタックポインタを復帰データとしてＲＡＭ３０８の所定の領域に退避し、入出力ポートの初期化等の電断処理を行い、その後、上述の主制御部メイン処理に復帰する。
On the other hand, in step S8243, a specific variable or stack pointer for returning to the power-off state at the time of power recovery is saved as a return data in a predetermined area of the
なお、デバイス監視処理（ステップＳ８２３２）で監視するエラーとしては、次に示すようなものが考えられる。 The following errors can be considered as errors monitored in the device monitoring process (step S8232).
エラー種別として、下受け皿満タンエラー（下皿満タンエラー）、払出装置エラー、払出超過エラー、不正払出エラー、払出個数スイッチエラー、主制御通信エラー、ＣＲユニット未接続エラー、ＣＲユニット通信エラー、磁気異常エラー、外部クロック異常エラー、磁界異常エラー、スイッチレベル異常エラー、枠開放エラー（前面枠扉開放エラー）、スイッチ未接続エラー、衝撃センサエラーなどがある。なお、これらのエラーうち、下受け皿満タンエラー等は、遊技機内に封入された遊技球を循環使用する封入式遊技機には適用されない。 The error types are: tray full tank error (bottom full tank error), payout device error, payout excess error, payout error, payout number switch error, main control communication error, CR unit disconnected error, CR unit communication error, magnetic error Error, external clock error, magnetic field error, switch level error, frame open error (front frame door open error), switch disconnection error, shock sensor error, etc. Of these errors, the underfill full tank error or the like is not applied to an enclosed game machine that circulates and uses game balls enclosed in the game machine.
下受け皿満タンエラーとは、下皿満タンスイッチ信号のオン状態が、メイン基板の所定の入力ポートによってタイマ割り込みでオンを１回読み込んだとき（オフ状態からオン状態に切り換わるとき）にメインから払出に出力されるものである。 The bottom pan full tank error is when the on state of the bottom pan full switch signal is read from the main when the timer interrupt is read once by the predetermined input port of the main board (when switching from the off state to the on state). It is output for payout.
払出装置エラーとは、払出モータが払出要求数分の駆動を終了後（実際は＋ブレーキ期間＋無励磁期間経過後）の次の割り込み内で、払出数（払出個数スイッチのカウント数）が払出要求数よりも少ない場合に払出装置エラーの発生を検知するものである。１個ずつ遊技球を払い出すリトライ処理が完了することにより、当該エラー状態が解除される。 The payout device error means that the payout number (count number of the payout number switch) is the payout request within the next interrupt after the payout motor finishes driving the number of payout requests (actually + brake period + non-excitation period has elapsed). When the number is smaller than the number, the occurrence of a payout device error is detected. When the retry process of paying out the game balls one by one is completed, the error state is canceled.
払出超過エラーとは、払出要求数に対して実際に払い出された遊技球が１０個多く検知されたとき払出動作を停止するものである。この払出超過エラーは、エラー解除スイッチ１６８によって解除するエラーであり、エラー解除スイッチ１６８を操作するか、ＲＡＭクリアスイッチ１８０による初期化（ＲＡＭクリア）によって当該エラー状態が解除される。
The payout excess error is to stop the payout operation when ten game balls actually paid out with respect to the payout request number are detected. This payout excess error is an error to be canceled by the error cancel
不正払出エラーとは、払出要求が発生していない状態で遊技球の払出を検知（払出個数スイッチがカウント）したとき払出動作を停止するものである。この不正払出エラーは、エラー解除スイッチ１６８によって解除するエラーであり、エラー解除スイッチ１６８を操作するか、ＲＡＭクリアスイッチ１８０による初期化（ＲＡＭクリア）によって当該エラー状態が解除される。
The illegal payout error is to stop the payout operation when the payout of the game ball is detected (the payout number switch is counted) in a state where no payout request is generated. This illegal payout error is an error to be canceled by the error cancel
払出個数スイッチエラーとは、払出基板１７０に制御される遊技球の払出個数スイッチ（不図示）のエラーであり、払出個数スイッチの接続異常を検知したとき（メイン基板は関係なし）払出動作を停止するものである。この払出個数スイッチエラーは、エラー解除スイッチ１６８によって解除するエラーであり、スイッチの接続が正しいか確認した後、エラー解除スイッチ１６８を操作するか、ＲＡＭクリアスイッチ１８０による初期化（ＲＡＭクリア）によって当該エラー状態が解除される。
The payout number switch error is an error of the payout number switch (not shown) of the game ball controlled by the
主制御通信エラーとは、主制御接続確認信号のオフ状態を検知した場合、または主制御動作確認信号のオン状態を２割り込み継続して検知した場合に発生するエラーであり、メイン基板からのコマンド受信が不能になるものである。但し、払出要求数が残存している場合は、その分までは払い出す。主制御接続確認信号のオン状態を検知した場合で、かつ、主制御動作確認信号のオフ状態を２割り込み継続して検知した場合に当該エラー状態が解除される。 The main control communication error is an error that occurs when the main control connection confirmation signal OFF state is detected or when the main control operation confirmation signal ON state is detected continuously for two interrupts. Reception is impossible. However, if the number of payout requests remains, the payout is made up to that amount. When the ON state of the main control connection confirmation signal is detected, and when the OFF state of the main control operation confirmation signal is detected continuously for two interrupts, the error state is canceled.
ＣＲユニット未接続エラーとは、ＣＲユニット未接続エラーが解除状態のときに、ＣＲユニット接続信号（ＶＬ信号）のオフ状態を検知し、１６ｍｓ継続した場合に発生するものであり、貸出停止（賞球の払出には影響なし）となるものである。ＣＲユニット接続信号のＯＮ状態を検知し、１６ｍｓ継続した場合に当該エラー状態が解除される。なお、エラー解除した後、ＣＲユニットＲＥＡＤＹ信号（ＢＲＤＹ信号）およびＣＲユニット貸出要求完了確認信号（ＢＲＱ信号）がオフ状態となるまでＣＲユニットとの通信が無効状態になる。 The CR unit unconnected error occurs when the CR unit connection signal (VL signal) is off when the CR unit unconnected error is released and continues for 16 ms. There is no effect on the payout of the ball). When the ON state of the CR unit connection signal is detected and continued for 16 ms, the error state is canceled. After the error is released, communication with the CR unit is disabled until the CR unit READY signal (BRDY signal) and the CR unit lending request completion confirmation signal (BRQ signal) are turned off.
ここで、ＣＲユニットとインタフェースの接続信号関係について説明する。各種信号が、ＣＲユニットからインタフェースを介して払出基板へと伝達される場合、ＣＲユニット接続信号とは、ＣＲユニット内の＋１８Ｖ電源からなるＶＬ信号である。ＣＲユニットＲＥＡＤＹ信号とは、ＣＲユニットが貸し出しの処理中であることを伝達するＢＲＤＹ信号である。ＣＲユニット貸出要求確認信号とは、ＣＲユニットが基本単位分２５個の貸出要求と貸出指示を伝達するＢＲＱ信号である。 Here, the connection signal relationship between the CR unit and the interface will be described. When various signals are transmitted from the CR unit to the payout board via the interface, the CR unit connection signal is a VL signal composed of a + 18V power source in the CR unit. The CR unit READY signal is a BRDY signal that conveys that the CR unit is being lent. The CR unit lending request confirmation signal is a BRQ signal for transmitting 25 lending requests and lending instructions for the basic unit.
ＣＲユニット通信エラーとは、貸出要求発生前にＢＲＱ信号のオン状態を検知した場合に発生するものである（なお、他の条件もあるが、ここでは特に関係がないため割愛する）。遊技機側から通信異常を通知した後、ＢＲＤＹ信号およびＢＲＱ信号をオフ状態にすることで当該エラー状態が解除される。 The CR unit communication error occurs when the ON state of the BRQ signal is detected before the lending request is generated (although there are other conditions, they are omitted because they are not particularly related here). After notifying the communication abnormality from the gaming machine side, the error state is canceled by turning off the BRDY signal and the BRQ signal.
磁気異常エラーとは、所定量を超える磁力を検出したとき主制御動作を停止するものである。外部クロック異常エラーとは、乱数更新用クロックに異常を検出した場合に発生するエラーである。磁界異常エラーとは、所定量を超える磁界を検出した場合に発生するエラーである。 The magnetic abnormality error is to stop the main control operation when a magnetic force exceeding a predetermined amount is detected. The external clock error is an error that occurs when an error is detected in the random number update clock. The magnetic field abnormality error is an error that occurs when a magnetic field exceeding a predetermined amount is detected.
スイッチレベル異常エラーとは、入賞スイッチを検出し、１ｓ継続した場合に発生するエラーである。枠開放エラーとは、ガラス枠または内枠の開放を検出した場合に発生するエラーである。スイッチ未接続エラーとは、入賞スイッチ（不図示）のエラーであり、入賞スイッチの接続異常を検出した場合に発生するエラーである。 The switch level abnormality error is an error that occurs when a winning switch is detected and continued for 1 second. The frame opening error is an error that occurs when the opening of the glass frame or the inner frame is detected. The switch non-connection error is an error of a winning switch (not shown), and is an error that occurs when an abnormal connection of a winning switch is detected.
衝撃センサエラーとは、衝撃センサが所定量を超える衝撃を検出したとき電源断まで継続してエラーを報知するものである。 The impact sensor error is an error notification that continues until the power is turned off when the impact sensor detects an impact exceeding a predetermined amount.
＜デバイス監視処理＞
次に、図２４４を用いて、主制御部３００のＣＰＵ３０４が実行するデバイス監視処理について説明する。なお、同図は主制御部タイマ割込処理におけるデバイス監視処理の流れを示すフローチャートである。
<Device monitoring processing>
Next, device monitoring processing executed by the
ステップＳ８２５１では、上述のエラーの有無を示すデバイス情報を初期設定する。 In step S8251, device information indicating the presence / absence of the error is initialized.
ステップＳ８２５３では、信号状態記憶領域に記憶した各種センサの信号状態を読み出して、上述のエラーの有無を監視し、当該エラーを検出した場合に、ステップＳ８２５５に進む。一方、上述のエラーを検出しなかった場合には、当該デバイス監視処理を終了する。 In step S8253, the signal states of various sensors stored in the signal state storage area are read, the presence or absence of the above-described error is monitored, and if the error is detected, the process proceeds to step S8255. On the other hand, if the above error is not detected, the device monitoring process is terminated.
ステップＳ８２５５では、第１副制御部４００に送信すべき送信情報に、ステップＳ８２５３で検出したエラーを示す異常情報（デバイス情報）を設定する。
In step S8255, abnormality information (device information) indicating the error detected in step S8253 is set in the transmission information to be transmitted to the first
ステップＳ８２５７では、ステップＳ８２５５で設定した異常情報の中に、特定異常情報があるか否かを判定し、特定異常情報がある場合に、ステップＳ８２５７に進む。一方、特定異常情報がない場合に、ステップＳ８２６１に進む。なお、特定異常情報は、上述のエラーについての異常情報の中から、予め設定されている１つまたは複数のエラーの異常情報のことである。例えば、磁気異常エラーの異常情報を特定異常情報として予め設定しておいてもよい。 In step S8257, it is determined whether or not there is specific abnormality information in the abnormality information set in step S8255. If there is specific abnormality information, the process proceeds to step S8257. On the other hand, if there is no specific abnormality information, the process proceeds to step S8261. The specific abnormality information is abnormality information of one or a plurality of errors set in advance from the above-described abnormality information regarding errors. For example, abnormality information of a magnetic abnormality error may be set in advance as specific abnormality information.
ステップＳ８２５９では、特定異常検出フラグをオンにする。 In step S8259, the specific abnormality detection flag is turned on.
ステップＳ８２６１では、デバイスコマンド送信要求を設定する。 In step S8261, a device command transmission request is set.
次に、以上説明した実施形態６によるパチンコ機１００の特徴的構成について説明する。
（１）本実施の形態によるパチンコ機１００は、
遊技に関する複数種類の遊技制御処理それぞれを、メイン制御（例えば、主制御部メイン処理）および所定の割込み周期ごとに行われる割込み制御（例えば、主制御部タイマ割込処理）のうちの、少なくともいずれか一方の制御において実行する遊技制御手段（たとえば、主制御部３００、ユーザプログラム）と、
前記遊技制御手段からの開始指示（例えば、自動起動処理または手動起動処理）を受けたことに基づいて経過時間の計測を開始し、該経過時間が特定時間（例えば、プログラム管理エリアに設定したタイムアウト時間）を超えたか否かを判定するとともに、該経過時間が特定時間を超えたと判定したことに基づいて前記遊技制御手段に対して復帰指示（例えば、内部バスへのタイムアウト信号の出力）を行い、前記遊技制御手段から初期化指示（例えば、リスタート指示）を受けたことに基づいて該経過時間を初期化する復帰指示手段（例えば、ＷＤＴ３１４）と、
監視している電源ライン（例えば、電源ラインｐｌ０３）の電圧（例えば、ＤＣ１２Ｖ）が下限電圧（例えば、ＤＣ９Ｖ）よりも低下した場合に、前記遊技制御手段に出力する低電圧信号をアサート状態にし、前記電源ラインの電圧が下限電圧よりも高くなった場合に、前記低電圧信号をネゲート状態にすることが可能な電圧監視手段（例えば、リセットＩＣ７００３）と
を備えた遊技台であって、
前記開始指示は、前記低電圧信号が前記アサート状態から前記ネゲート状態に変化した後に発せられることを特徴とする。
Next, a characteristic configuration of the
(1) The
Each of the plurality of types of game control processes related to the game is performed by at least one of main control (for example, main control unit main process) and interrupt control (for example, main control unit timer interrupt process) performed at every predetermined interrupt cycle. Game control means (for example,
Measurement of elapsed time is started based on receiving a start instruction (for example, automatic start processing or manual start processing) from the game control means, and the elapsed time is set to a specific time (for example, a timeout set in the program management area) Time), and a return instruction (for example, output of a time-out signal to the internal bus) is given to the game control means based on the determination that the elapsed time has exceeded a specific time. A return instruction means (for example, WDT 314) for initializing the elapsed time based on receiving an initialization instruction (for example, a restart instruction) from the game control means;
When the voltage (for example, DC12V) of the monitored power supply line (for example, power supply line pl03) is lower than the lower limit voltage (for example, DC9V), the low voltage signal output to the game control means is asserted, A gaming machine comprising voltage monitoring means (for example, a reset IC 7003) capable of negating the low voltage signal when the voltage of the power line becomes higher than a lower limit voltage,
The start instruction is issued after the low voltage signal is changed from the asserted state to the negated state.
当該構成を備えたパチンコ機１００によれば、電源監視信号としての低電圧信号がアサート状態からネゲート状態に変化した後にＷＤＴが起動される。例えば、監視電圧が９Ｖ以上になったら電源監視信号がネゲート状態になる。また、監視電圧が９Ｖ未満になったら電源監視信号がアサート状態になる。低電圧信号がアサート状態からネゲート状態に変化した後にＷＤＴが起動されるには、具体的には、（１）回路によってリセットＩＣからリセット信号が出力されるタイミングを遅らせる、（２）固定延長機能の使用、（３）ＷＤＴ手動起動が挙げられる。
According to the
従来は電源投入直後にＷＤＴを起動し、電圧が安定するまでループ処理を行っていた。そして、そのループ処理内でＷＤＴクリア＆リスタートを繰り返し行っていた。この場合、電圧が安定するまで定期的にＷＤＴクリア＆リスタートの信号が出力されるので、該信号出力タイミングを基準にして特定処理の実行時期を判別しやすくなるという問題があった。また、電圧が安定する前にＷＤＴクリア＆リスタートを繰り返し行っていたので、ノイズの影響によって電圧が安定するまでの時間が長くなってしまうという問題があった。
本発明によれば、電圧安定までの時間を短縮、ＷＤＴクリア＆リスタートの信号で特定処理の実行時期のを判別し難くできる場合がある。
Conventionally, the WDT is started immediately after the power is turned on, and loop processing is performed until the voltage is stabilized. And WDT clear & restart was repeatedly performed in the loop processing. In this case, since a WDT clear & restart signal is periodically output until the voltage becomes stable, there is a problem that it is easy to determine the execution time of the specific process with reference to the signal output timing. In addition, since WDT clear & restart is repeatedly performed before the voltage is stabilized, there is a problem that the time until the voltage is stabilized becomes long due to the influence of noise.
According to the present invention, it may be possible to shorten the time until the voltage stabilizes, and to make it difficult to determine the execution timing of the specific process using the WDT clear & restart signal.
また、ＷＤＴタイムアウトの場合はシステムリセット動作をさせることにより、特定処理の実行時期を更に判別困難にできる場合があり、ユーザプログラムの解析困難にできる場合がある。 In the case of a WDT timeout, by performing a system reset operation, it may be difficult to determine the execution time of the specific process, and it may be difficult to analyze the user program.
また、ＷＤＴを手動起動させた場合において、電断処理が発生した場合にも、電断処理中にＷＤＴを停止させないようにしてもよい。主制御部のタイマ割込み制御処理では低電圧信号を検出すると電断処理が実行される。この場合はパチンコ機の電気系統に異常が発生していることが考えられる。このときにＷＤＴの残存タイマの値が短くなっていると直ちにタイムアウト信号が出力されてシステムリセットがかかってしまうおそれがある。電断処理前にＷＤＴを一時停止させるのが普通であるが、停電などの通常の電圧降下の場合はＷＤＴに悪影響はほとんどなく、不正行為の場合には一時的に高い電圧がかけられるケースがありＷＤＴに悪影響がある。つまり普通の遊技者には電断処理が完了するようにして、不正行為者には電断処理が完了しないようにするため、ＷＤＴを停止させないようにしてもよい。また、瞬停（９Ｖ未満に電圧が低下してすぐに９Ｖ以上に復活する状態）の場合であってもＷＤＴを停止させないようにしてもよい。 In addition, when the WDT is manually activated and the power interruption process occurs, the WDT may not be stopped during the power interruption process. In the timer interrupt control process of the main control unit, the power interruption process is executed when a low voltage signal is detected. In this case, an abnormality may have occurred in the electrical system of the pachinko machine. At this time, if the value of the remaining timer of the WDT is shortened, a timeout signal may be immediately output and the system may be reset. It is normal to temporarily stop the WDT before power interruption processing, but in the case of a normal voltage drop such as a power failure, there is almost no adverse effect on the WDT, and in the case of fraudulent acts, a high voltage can be temporarily applied. Yes, WDT has an adverse effect. That is, the WDT may not be stopped so that the normal player can complete the power interruption process and the unauthorized person can prevent the power interruption process from completing. Also, WDT may not be stopped even in the case of momentary power failure (a state where the voltage drops below 9V and immediately recovers to 9V or higher).
また、磁界検知信号、磁気検知信号、電波検知信号、振動検知信号等が所定の端子に入力されている場合であってもＷＤＴの起動を開始させ、さらにＷＤＴのクリア＆リスタートを実行するようにしてもよい。これらの検知信号に基づくエラー報知処理を行うよりも前に、ＷＤＴタイムアウトによって異常が発生していることを確認できる場合がある（特にエラー報知処理をタイマ割込み処理内で実行する場合に有効であり、さらに場合によってはタイマ割込み移行前に気づける場合がある。 Further, even when a magnetic field detection signal, a magnetic detection signal, a radio wave detection signal, a vibration detection signal, or the like is input to a predetermined terminal, the start of WDT is started, and further, the clear & restart of WDT is executed. It may be. Before performing error notification processing based on these detection signals, it may be possible to confirm that an abnormality has occurred due to WDT timeout (especially effective when error notification processing is executed within timer interrupt processing). In some cases, it may be noticed before the timer interrupt transition.
払出制御部６００にカードユニット（ＣＲユニット）６０８が接続されていない状態であってもＷＤＴの手動起動をすることにより、遊技機に異常が発生していることを確認できる場合がある。
Even when the card unit (CR unit) 608 is not connected to the
電断処理後に監視電圧が９Ｖに復帰した場合にＷＤＴ手動起動を再度行う（電断処理ではＷＤＴを停止させない）ようにしてもよい。ＷＤＴのタイムアウト信号によるシステムリセット処理をさせないのでＡ０〜Ａ１５のアドレスバスにモニタ信号（Ｅ０００Ｈ）が出力されず所定のアドレスに復帰したことを判別し難くすることができる場合がある。 When the monitoring voltage returns to 9V after the power interruption process, WDT manual activation may be performed again (WDT is not stopped by the power interruption process). Since the system reset process by the time-out signal of WDT is not performed, it may be difficult to determine that the monitor signal (E000H) is not output to the address buses A0 to A15 and the address has been returned to a predetermined address.
また、電源投入後の最初のモジュール（スタックポインタを設定など）とは異なるモジュールで、ＷＤＴを起動させるようにしてもよい。こうすることにより、ユーザプログラムの解析を困難にできる場合がある。 Alternatively, the WDT may be activated by a module different from the first module after the power is turned on (such as setting the stack pointer). This may make it difficult to analyze the user program.
ＷＤＴ手動起動とＷＤＴクリア＆リスタートの位置は、例えば以下のタイミングが挙げられる。
（ａ）電源投入後の低電圧信号出力判定ループ処理より前、当該処理中、または当該処理より後、のいずれか。
（ｂ）内蔵レジスタに所定のデータを設定する処理より前、当該処理中、または当該処理より後、のいずれか。
（ｃ）電源ステータスを参照する処理（分岐する処理）より前、当該処理中、または当該処理より後、のいずれか。
（ｄ）チェックＳＵＭのループ処理より前、当該処理中、または当該処理より後、のいずれか。
（ｅ）内蔵ＲＡＭアクセス許可より前、当該処理中、または当該処理より後、のいずれか。
（ｆ）復帰起動または初期起動より前、当該処理中、または当該処理より後、のいずれか。
（ｇ）割込み許可より前、当該処理中、または当該処理より後、のいずれか。
（ｈ）副制御部の起動待ちより前、当該処理中、または当該処理より後、のいずれか。
（ｉ）ソフト乱数の更新開始より前、当該処理中、または当該処理より後、のいずれか。
（ｊ）サブへの通信確認コマンド（サブ起動開始コマンド、完了コマンド）、払出への通信確認コマンドなどのコマンド送出より前、当該処理中、または当該処理より後、のいずれか。
（ｋ）乱数最大値設定処理より前、当該処理中、または当該処理より後、のいずれか。
Examples of the positions of WDT manual activation and WDT clear & restart include the following timings.
(A) Either before the low voltage signal output determination loop processing after power-on, during the processing, or after the processing.
(B) Either before the process of setting predetermined data in the built-in register, during the process, or after the process.
(C) Either before the process of referring to the power status (the process of branching), during the process, or after the process.
(D) Either before the check SUM loop process, during the process, or after the process.
(E) Either before the access to the built-in RAM, during the process, or after the process.
(F) Either before return start or initial start, during the process, or after the process.
(G) Either before the interrupt permission, during the process, or after the process.
(H) Either before waiting for activation of the sub-control unit, during the process, or after the process.
(I) Either before the start of updating the soft random number, during the process, or after the process.
(J) Either before sending a command such as a sub-communication confirmation command (sub-start start command, completion command) or a communication confirmation command for payout, during the processing, or after the processing.
(K) Either before the random number maximum value setting process, during the process, or after the process.
（２）上記パチンコ機１００であって、
前記開始指示は、前記メイン制御から前記割込み制御への移行を許可する最初の割込み許可前に発せられることを特徴とする。
(2) The
The start instruction is issued before permitting the first interrupt permitting the transition from the main control to the interrupt control.
（３）上記パチンコ機１００であって、
前記遊技制御手段を少なくとも有するマイクロプロセッサを備え、
前記マイクロプロセッサは、
少なくとも、前記復帰指示手段によって、前記経過時間が前記特定時間を超えたと判定された場合には、セキュリティチェックが行われるとともに、該セキュリティチェックの後に前記遊技制御が行われるユーザモードへ移行するまでの時間をランダムに変動させるランダム延長処理が少なくとも行われる、セキュリティモードに滞在した後、該ユーザモードへ移行するものであることを特徴とする。
(3) The
A microprocessor having at least the game control means;
The microprocessor is
At least, when it is determined by the return instruction means that the elapsed time has exceeded the specific time, a security check is performed and a transition is made to the user mode in which the game control is performed after the security check. At least a random extension process for randomly changing the time is performed, and the user mode is entered after staying in the security mode.
当該構成を備えたパチンコ機１００によれば、ユーザモードに移行する前にランダム延長処理を実行するので、遊技制御プログラムの実行開始タイミングをずらすことが可能なため、遊技制御処理の特定の処理（例えばソフト乱数の更新処理、初期値更新処理等）の実行時期を判別困難にでき、これらの特定の処理の狙い撃ちを防止することができる場合がある。
According to the
（４）上記パチンコ機１００であって、前記ランダム延長処理の開始前に、前記マイクロプロセッサの所定の出力端子から所定の信号が出力されることを特徴とする。
（５）上記パチンコ機１００であって、前記所定の端子は、前記マイクロプロセッサ以外の外部機器に対してリセット信号を出力可能なリセット端子であることを特徴とする。
(4) The
(5) In the
当該構成を備えたパチンコ機１００によれば、ランダム延長処理の前に外部機器に対してリセット信号を出力し、ランダム延長処理の後に遊技制御プログラムの実行を開始することができるので、遊技制御処理の特定の処理（例えばソフト乱数の更新処理、初期値更新処理等）の実行時期を判別困難にでき、これらの特定の処理の狙い撃ちを防止することができる場合がある。
According to the
（６）上記パチンコ機１００であって、前記遊技制御手段から送出されるコマンドに基づいて演出制御を行う副制御手段を有することを特徴とする。
(6) The
当該構成を備えたパチンコ機１００によれば、電源投入後、ＷＤＴ手動起動開始前に電断した場合において、主制御部３００がメイン処理に復帰して各種処理終了後のタイマ割込み処理内の所定の処理実行時に払出制御部６００に対して復帰コマンドを送信する構成の場合、かつ払出制御部６００はこのコマンドを受信しないと発射許可しない構成の場合は、遊技球の発射ができないことで遊技機に異常が発生していることを確認できる場合がある。
According to the
＜実施形態６＞
以下、図面を用いて、本発明の実施形態６に係るパチンコ機（遊技台）について詳細に説明する。
<
Hereinafter, a pachinko machine (game table) according to
図２４５は、乱数生成回路から１６ビット乱数値をＲＡＭ３０８に取込む手順を示している。図の右側には後程説明する実施形態７に係る図２７０に示す１６ビット乱数回路９０００の乱数生成回路９００６で更新される１６ビット乱数値が図の上から下に進む時系列で行表示されている。各行の左側は１６ビット乱数値の上位バイトを示し、右側は下位バイトを示している。上から下に向かって１６ビット乱数値が順次更新されている状態を示している。本例では乱数値の最大値が設定されていないので、１６ビット乱数値が順次更新されて０〜６５５３５（十進数）まで更新される。図の中央にはマイコンの内蔵レジスタのうち乱数値取込みに関連するレジスタとして、上から順に、乱数値ソフトラッチレジスタ、ソフトラッチ乱数値レジスタ（下位）、ソフトラッチ乱数値レジスタ（上位）、乱数ソフトラッチフラグレジスタが示されている。図の左側には、ＲＡＭ３０８内で連続した２つの所定アドレスの記憶領域に格納されるデータを示している。
FIG. 245 shows a procedure for taking a 16-bit random value from the random number generation circuit into the
図２４５に示す乱数値取込みでは、ユーザプログラムにより内部レジスタの乱数ソフトラッチレジスタに対し「１」が書き込まれる（矢印（１）参照）。これにより、所定のソフトラッチ乱数値レジスタにラッチ信号が出力されて、乱数生成回路９００６から入力されている１６ビット乱数値がラッチされる（（２）参照））。ラッチ処理では、ラッチされた１６ビット乱数値の下位８ビットがソフトラッチ乱数値レジスタ（下位）に取り込まれ（矢印（３）参照）、次いで、上位８ビットがソフトラッチ乱数値レジスタ（上位）に取り込まれる（矢印（４）参照）。乱数値がソフトラッチ乱数値レジスタに取り込まれると、乱数ソフトラッチフラグレジスタの対応ビットに「１」がセットされる（矢印（５）参照）。次いで、乱数ソフトラッチフラグレジスタの対応ビットに「１」がセットされたら、ユーザプログラム内の第一の命令によりソフトラッチ乱数値レジスタ（下位）の値をＲＡＭ３０８内の所定アドレスの記憶領域に当否判定乱数（下位）として記憶し（矢印（６）参照）、次いで第二の命令によりソフトラッチ乱数値レジスタ（上位）の値をＲＡＭ３０８内の所定アドレスの次のアドレスの記憶領域に当否判定乱数（上位）として記憶する（矢印（７）参照）。なお、ソフトラッチ乱数値レジスタの値をＲＡＭ３０８内の所定アドレスの記憶領域に記憶したら乱数ソフトラッチフラグレジスタの対応ビットに「０」がセットされる（矢印（８）参照）。
In fetching the random number value shown in FIG. 245, “1” is written to the random number soft latch register of the internal register by the user program (see arrow (1)). As a result, a latch signal is output to a predetermined soft latch random value register, and the 16-bit random value input from the random
図２４６も、乱数生成回路９００６から１６ビット乱数値をＲＡＭ３０８に取込む手順を示している。図２４６内の構成要素の配置は図２４５と同様なのでその説明は省略する。本例では乱数値の最大値が１００に設定されている。このため、１６ビット乱数値が順次更新されて０〜１００（十進数）まで更新される。
FIG. 246 also shows a procedure for taking a 16-bit random value from the random
図２４６に示す乱数値取込みでは、図２４５の場合と同様に、ユーザプログラムにより内部レジスタの乱数ソフトラッチレジスタに対し「１」が書き込まれる（矢印（１）参照）。これにより、所定のソフトラッチ乱数値レジスタにラッチ信号が出力されて、乱数生成回路９００６から入力されている１６ビット乱数値がラッチされる（（２）参照））。ラッチ処理では、ラッチされた１６ビット乱数値の下位８ビットがソフトラッチ乱数値レジスタ（下位）に取り込まれ（矢印（３）参照）、次いで、上位８ビットがソフトラッチ乱数値レジスタ（上位）に取り込まれる（矢印（４）参照）。乱数値がソフトラッチ乱数値レジスタに取り込まれると、乱数ソフトラッチフラグレジスタの対応ビットに「１」がセットされる（矢印（５）参照）。次いで、乱数ソフトラッチフラグレジスタの対応ビットに「１」がセットされたことを条件に、ユーザプログラム内の第一の命令によりソフトラッチ乱数値レジスタ（下位）の値をＲＡＭ３０８内の所定アドレスの記憶領域に当否判定乱数（下位）として記憶し（矢印（６）参照）、次いで第二の命令によりソフトラッチ乱数値レジスタ（上位）の値をＲＡＭ３０８内の所定アドレスの次のアドレスの記憶領域に当否判定乱数（上位）として記憶する（矢印（７）参照）。なお、ソフトラッチ乱数値レジスタの値をＲＡＭ３０８内の所定アドレスの記憶領域に記憶したら乱数ソフトラッチフラグレジスタの対応ビットに「０」がセットされる（矢印（８）参照）。このように、乱数値の最大値が２５６未満で上位バイトが常に０であるためデータ取込みが不要な場合であっても、上位８ビットも一緒に取り込むようにユーザプログラムを組んでいる。
In the random number fetching shown in FIG. 246, as in the case of FIG. 245, “1” is written to the random number soft latch register of the internal register by the user program (see arrow (1)). As a result, a latch signal is output to a predetermined soft latch random value register, and the 16-bit random value input from the random
図２４７（ａ）は、図２４５および図２４６に示す乱数取込み（取得）手順において実行される乱数取得判定処理を示すフローチャートである。この処理は、例えば、主制御部タイマ割込処理の入賞受付処理（ステップＳ２１７）で実行される。同一の割込み内で特図１乱数値や、特図２乱数値、普図乱数値など複数ラッチする場合は、入賞受付処理（ステップＳ２１７）内でこの乱数取得判定処理を複数回繰り返す。特図１始動口２３０や、特図２始動口２３２、普図始動口２２８の球検出センサから読み取ったデータが入賞判定パターンに一致する場合に、本処理に移行する。１つの割込み内で例えば特図１乱数値と特図２乱数値をラッチする場合において、同時成立の場合は例えば特図２乱数値を先にラッチして、次の割込みで特図１乱数値をラッチするようにしてもよい。また、同時成立の場合は、１割込み内で特図１乱数値と特図２乱数値とをラッチするようにしてもよい。つまり、同時成立の場合に特図１乱数値と特図２乱数値とを別割込みでラッチすることはないようにしてもよい。
FIG. 247 (a) is a flowchart showing random number acquisition determination processing executed in the random number acquisition (acquisition) procedure shown in FIGS. 245 and 246. This process is executed, for example, in a winning acceptance process (step S217) of the main control unit timer interrupt process. When a plurality of special figure 1 random values, special figure 2 random values, ordinary figure random values, etc. are latched within the same interrupt, this random number acquisition determination process is repeated a plurality of times in the winning acceptance process (step S217). When the data read from the ball detection sensors of the special figure 1
乱数取得判定処理において、主制御部３００は、まず、ラッチ条件が成立しているか否かを判断する（ステップＳ９００１）。ラッチ条件としては、対象（特図１、特図２、あるいは普図）を特定し、特定した対象の現在の保留個数を取得し、該保留個数が最大でないかを判定することが挙げられる。保留個数が最大であればラッチ条件が成立せず、保留個数が最大未満であればラッチ条件が成立する。保留個数以外にも他のラッチ条件が含まれてもよい。他のラッチ条件として、例えば、エラー状態であるか否かをラッチ条件の一部に含ませてもよい。さらに、他のラッチ条件として、遊技機における常識的な条件が全て含まれるようにしてももちろんよい。
In the random number acquisition determination process, the
主制御部３００は、ステップＳ９００１でラッチ条件が成立すると判断したら、ステップＳ９００２に移行して、所定の乱数値をラッチする。ラッチ条件が不成立であると判断したらステップＳ９００２を省略して乱数取得判定処理を終了する。
If the
図２４７（ｂ）は、図２４５および図２４６に示す乱数取込み（取得）手順において実行される乱数取得処理を示すフローチャートである。この処理は、例えば、主制御部タイマ割込処理の入賞受付処理（ステップＳ２１７）で実行される。同一割込み処理内で複数ラッチする場合（特図１乱数値や、特図２乱数値、普図乱数値等）は、ステップＳ２１７内でこの乱数取得処理を所定回数繰り返す。 FIG. 247 (b) is a flowchart showing a random number acquisition process executed in the random number acquisition (acquisition) procedure shown in FIGS. 245 and 246. This process is executed, for example, in a winning acceptance process (step S217) of the main control unit timer interrupt process. When multiple latches are performed within the same interrupt process (such as special figure 1 random value, special figure 2 random value, ordinary figure random value, etc.), this random number acquisition process is repeated a predetermined number of times in step S217.
乱数取得処理において、主制御部３００は、まず、乱数取得条件が成立しているか否かを判断する（ステップＳ９００３）。乱数取得条件としては、対象（特図１、特図２、あるいは普図）を特定し、特定した対象に対応する乱数ソフトラッチフラグレジスタの所定ビットに「１」がセットされているか否かを判定する。
In the random number acquisition process, the
主制御部３００は、ステップＳ９００３で乱数取得条件が成立すると判断したら、ステップＳ９００４に移行して、所定の乱数値を取得する。乱数取得条件が不成立であると判断したらステップＳ９００４を省略して乱数取得処理を終了する。ステップＳ９００４では、内蔵レジスタからの乱数取得とともに、このタイミングでソフト乱数を取得するようにしてもよい。そして、内蔵レジスタから取得した乱数にソフト乱数を加算して当否判定用乱数を生成するようにしてもよい。
When determining that the random number acquisition condition is satisfied in step S9003, the
図２４８（ａ）は、図２４５および図２４６に示す乱数取込み（取得）手順において実行される図２４７（ａ）に示す乱数取得判定処理をより詳細に説明するフローチャートである。主制御部３００は、まず、特図１始動口２３０や、特図２始動口２３２、普図始動口２２８の球検出センサから読み取ったデータが入賞判定パターンに一致するか否かを判定する（ステップＳ９００５）。球検出センサから読み取ったデータが入賞判定パターンに一致する場合はステップＳ９００６に移行し、一致しない場合は乱数取得判定処理を終了する。球検出センサから読み取ったデータが入賞判定パターンに一致する場合は、主制御部３００は、ラッチ条件を満たしているか否かを判断するため、保留個数が非満タン状態であるか否かを判断する（ステップＳ９００６）。保留個数が非満タン状態である場合はステップＳ９００７に移行し、満タン状態である場合は乱数取得判定処理を終了する。
FIG. 248 (a) is a flowchart for explaining in more detail the random number acquisition determination process shown in FIG. 247 (a) executed in the random number acquisition (acquisition) procedure shown in FIGS. 245 and 246. First, the
主制御部３００は、保留個数が非満タン状態である場合はステップＳ９００７に移行し、乱数ソフトラッチレジスタの所定ビットに「１」をセットする。これにより、図２４５または図２４６に示す矢印（１）で示す処理が実行され、所定のソフトラッチ乱数値レジスタにラッチ信号が出力される。
If the reserved number is not full, the
次いで、ステップＳ９００８において、乱数ソフトラッチフラグレジスタの所定ビットが「０」であるか否かが判断され、乱数ソフトラッチフラグレジスタの所定ビットが「０」であればステップＳ９００８に移行し、所定ビットが「０」でなければ乱数取得判定処理を終了する。 Next, in step S9008, it is determined whether or not the predetermined bit of the random number soft latch flag register is “0”. If the predetermined bit of the random number soft latch flag register is “0”, the process proceeds to step S9008 and the predetermined bit is set. If “0” is not “0”, the random number acquisition determination process ends.
乱数ソフトラッチフラグレジスタの所定ビットが「０」であれば、ステップＳ９０１０において、乱数生成回路９００６から入力されている１６ビット乱数値が所定のソフトラッチ乱数値レジスタにラッチされる（図２４５または図２４６に示す矢印（３）および（４）参照）。
If the predetermined bit of the random number soft latch flag register is “0”, in step S9010, the 16-bit random number value input from the random
次いで、ステップＳ９０１１で乱数ソフトラッチフラグレジスタの所定ビットに「１」がセットされて（図２４５または図２４６に示す矢印（５）参照）、乱数取得判定処理が終了する。 Next, in step S9011, “1” is set to a predetermined bit of the random number soft latch flag register (see arrow (5) shown in FIG. 245 or 246), and the random number acquisition determination process ends.
図２４８（ｂ）は、図２４５および図２４６に示す乱数取込み（取得）手順において実行される図２４７（ｂ）に示す乱数取得処理をより詳細に説明するフローチャートである。主制御部３００は、乱数ソフトラッチフラグレジスタの所定ビットが「１」であるか否かを判断する（ステップＳ９０１２）。所定ビットが「１」であればステップＳ９０１３に移行し、所定ビットが「１」でなければ乱数取得処理を終了する。
FIG. 248 (b) is a flowchart for explaining in more detail the random number acquisition process shown in FIG. 247 (b) executed in the random number acquisition (acquisition) procedure shown in FIGS. 245 and 246. The
乱数ソフトラッチフラグレジスタの所定ビットが「１」であれば、ステップＳ９０１３において、乱数ソフトラッチ乱数値レジスタ（下位）から１６ビット乱数値の下位バイトをＲＡＭ３０８内の所定アドレスの記憶領域に当否判定乱数（下位）としてリード（読み込み）する（図２４５または図２４６に示す矢印（６）参照）。次いで、ステップＳ９０１４において、乱数ソフトラッチ乱数値レジスタ（上位）から１６ビット乱数値の上位バイトをＲＡＭ３０８内の所定アドレスの次のアドレスの記憶領域に当否判定乱数（上位）としてリードする（図２４５または図２４６に示す矢印（７）参照）。次いで、ステップＳ９０１５において、１６ビット乱数値の上位バイトをＲＡＭ３０８内の所定アドレスの次のアドレスの記憶領域にリードしたことに基づいて、乱数ソフトラッチフラグレジスタの対応ビットに「０」がセットされる（図２４５または図２４６に示す矢印（８）参照）。
If the predetermined bit of the random number soft latch flag register is “1”, in step S9013, the lower byte of the 16-bit random number value from the random number soft latch random value register (lower order) is determined to be a random number determination random number in the storage area of the predetermined address in the
図２４９は、所定のソフトラッチ乱数値レジスタに乱数生成回路９００６から逐次入力される１６ビット乱数値を直接取込む方法を示している。図２４５に示す乱数値取込みでは、ユーザプログラムに記述した第三の命令によりソフトラッチ乱数値レジスタから１６ビット乱数値を直接取込むことができる。第三の命令を用いることにより、マイコン内蔵レジスタ内の乱数値取込みに関連するレジスタのうち、乱数ソフトラッチレジスタと乱数ソフトラッチフラグレジスタは不必要となる。
FIG. 249 shows a method of directly capturing a 16-bit random number value sequentially input from the random
第三の命令だけで、乱数ソフトラッチ乱数値レジスタ（下位）から１６ビット乱数値の下位バイトをＲＡＭ３０８内の所定アドレスの記憶領域に当否判定乱数（下位）として読み込み、続いて、乱数ソフトラッチ乱数値レジスタ（上位）から１６ビット乱数値の上位バイトをＲＡＭ３０８内の所定アドレスの次のアドレスの記憶領域に当否判定乱数（上位）として読み込むことができる（矢印（Ａ）参照）。後程プログラムコードを用いて説明するが、第三の命令で下位のレジスタを指定するだけで上位のレジスタに格納されている値も取り込むことができる。機械語からは上位アドレスの判別が不能になるため、不正者によるコード解析を困難にすることができる。
Only with the third instruction, the lower byte of the 16-bit random number value is read from the random number soft latch random value register (lower order) into the storage area of the predetermined address in the
図２４５や図２４６に示す乱数値取込み方法では、１６ビット乱数値の上位バイトをＲＡＭ３０８内の所定アドレスの次のアドレスの記憶領域に読み込んだことに基づいて、乱数ソフトラッチフラグレジスタの対応ビットに「０」がセットされるが、本例の直接取込み方法では、乱数ソフトラッチフラグレジスタの対応ビットは元々「０」であり、本処理の後にも「０」が維持されている。このため、第三の命令の実行後に同一のソフトラッチ乱数値レジスタから第一の命令と第二の命令を使って乱数値を取り出す場合にも、図２４８（ａ）の乱数取得判定処理のステップＳ９００８をそのまま適用できる。
In the random number value fetching method shown in FIGS. 245 and 246, the upper byte of the 16-bit random number value is read into the storage area of the address next to the predetermined address in the
図２５０は、図２４９に示す乱数直接取込みにおいて実行される乱数取得判定／取得処理を示すフローチャートである。この処理は、例えば、主制御部タイマ割込処理の入賞受付処理（ステップＳ２１７）で実行される。同一の割込み内で特図１乱数値や、特図２乱数値、普図乱数値など複数の乱数値を直接取得する場合は、入賞受付処理（ステップＳ２１７）内でこの乱数取得判定／取得処理を複数回繰り返す。特図１始動口２３０や、特図２始動口２３２、普図始動口２２８の球検出センサから読み取ったデータが入賞判定パターンに一致する場合に、本処理に移行する。１つの割込み内で例えば特図１乱数値と特図２乱数値を直接取得する場合において、同時成立の場合は例えば特図２乱数値を先に取得して、次の割込みで特図１乱数値を取得するようにしてもよい。また、同時成立の場合は、１割込み内で特図１乱数値と特図２乱数値とを直接取得するようにしてもよい。つまり、同時成立の場合に特図１乱数値と特図２乱数値とを別割込みで直接取得することはないようにしてもよい。
FIG. 250 is a flowchart showing a random number acquisition determination / acquisition process executed in the direct random number acquisition shown in FIG. This process is executed, for example, in a winning acceptance process (step S217) of the main control unit timer interrupt process. When directly acquiring a plurality of random values such as special figure 1 random value, special figure 2 random value, ordinary figure random value within the same interrupt, this random number acquisition determination / acquisition process in the winning acceptance process (step S217) Repeat several times. When the data read from the ball detection sensors of the special figure 1
乱数取得判定／取得処理において、主制御部３００は、まず、乱数取得条件が成立しているか否かを判断する（ステップＳ９０１６）。乱数取得条件としては、対象（特図１、特図２、あるいは普図）を特定し、特定した対象の現在の保留個数を取得し、該保留個数が最大でないかを判定することが挙げられる。保留個数が最大であれば乱数取得条件が成立せず、保留個数が最大未満であれば乱数取得条件が成立する。保留個数以外にも他の乱数取得条件が含まれてもよい。他の乱数取得条件として、例えば、エラー状態であるか否かを乱数取得条件の一部に含ませてもよい。さらに、他の乱数取得条件として、遊技機における常識的な条件が全て含まれるようにしてももちろんよい。
In the random number acquisition determination / acquisition process, the
主制御部３００は、ステップＳ９０１６で乱数取得条件が成立すると判断したら、ステップＳ９０１７に移行して、所定の乱数値を直接取得する。ステップＳ９０１７では、内蔵レジスタからの乱数直接取得とともに、このタイミングでソフト乱数を取得するようにしてもよい。そして、内蔵レジスタから取得した乱数にソフト乱数を加算して当否判定用乱数を生成するようにしてもよい。乱数取得条件が不成立であると判断したらステップＳ９０１７を省略して乱数取得判定／取得処理を終了する。
If the
この乱数取得判定／取得処理においては、第一の命令と第二の命令とを用いる乱数取得の場合に必須であった、特定した対象に対応する乱数ソフトラッチフラグレジスタの所定ビットに「１」がセットされているか否かを判定する処理が不要となる。 In this random number acquisition determination / acquisition process, “1” is set to a predetermined bit of the random number soft latch flag register corresponding to the specified target, which is essential in the case of random number acquisition using the first instruction and the second instruction. The process of determining whether or not is set is not necessary.
図２５１（ａ）、（ｂ）は、図２４９に示す乱数直接取込み（取得）手順において実行される図２５０に示す乱数取得判定／取得処理をより詳細に説明するフローチャートである。図２５１（ａ）は乱数取得判定処理を示している。主制御部３００は、まず、特図１始動口２３０や、特図２始動口２３２、普図始動口２２８の球検出センサから読み取ったデータが入賞判定パターンに一致するか否かを判定する（ステップＳ９０１８）。球検出センサから読み取ったデータが入賞判定パターンに一致する場合はステップＳ９０１９に移行し、一致しない場合は乱数取得判定処理を終了する。球検出センサから読み取ったデータが入賞判定パターンに一致する場合は、主制御部３００は、乱数取得条件を満たしているか否かを判断するため、保留個数が非満タン状態であるか否かを判断する（ステップＳ９０１９）。保留個数が非満タン状態である場合はステップＳ９０２０に移行し、満タン状態である場合は乱数取得判定処理を終了する。
251 (a) and 251 (b) are flowcharts for explaining the random number acquisition determination / acquisition process shown in FIG. 250 executed in the random number direct acquisition (acquisition) procedure shown in FIG. 249 in more detail. FIG. 251 (a) shows random number acquisition determination processing. First, the
主制御部３００は、保留個数が非満タン状態である場合は乱数取得条件を満たしているものとしてステップＳ９０２０に移行し、所定のフラグをオンに設定する。所定のフラグは、マイコン内蔵のレジスタではなく、ユーザプログラムによるＲＡＭ３０８内の所定領域に設定している。
If the reserved number is not full, the
図２５１（ｂ）は、乱数取得処理を示している。主制御部３００は、所定のフラグがオンか否かを判断する（ステップＳ９０２１）。所定のフラグがオンであればステップＳ９０２２に移行し、所定のフラグがオンでなければ乱数取得処理を終了する。
FIG. 251 (b) shows random number acquisition processing. The
所定のフラグがオンであれば、ステップＳ９０２２において、ソフトラッチ乱数値レジスタから乱数値をリードする。具体的には、乱数ソフトラッチ乱数値レジスタ（下位）から１６ビット乱数値の下位バイトをＲＡＭ３０８内の所定アドレスの記憶領域に当否判定乱数（下位）としてリードし、続いて乱数ソフトラッチ乱数値レジスタ（上位）から１６ビット乱数値の上位バイトをＲＡＭ３０８内の所定アドレスの次のアドレスの記憶領域に当否判定乱数（上位）としてリードする（図２４９の矢印Ａ参照）。次いで、ステップＳ９０２３において、１６ビット乱数値の上位バイトをＲＡＭ３０８内の所定アドレスの次のアドレスの記憶領域にリードしたことに基づいて、所定のフラグをオフに設定する。
If the predetermined flag is ON, in step S9022, the random value is read from the soft latch random value register. Specifically, the lower byte of the 16-bit random number value is read from the random number soft latch random number value register (lower order) to the storage area of the predetermined address in the
図２５２は、図２４５や図２４６に示した乱数値取込みの手順を記述したプログラムコードの一例を示している。ラッチ条件（例えば、保留非満タンを少なくとも含む条件）が成立すると、コード中のＲＯＭエリアに記述されているように、乱数ソフトラッチレジスタに「１」をセットする。また、別モジュールで乱数ソフトラッチフラグレジスタの値を取得して、取得した値を「１」と比較し、取得した値が「１」であれば、モジュール「ｍｏＲＮＤＧＥＴ」にジャンプする。モジュール「ｍｏＲＮＤＧＥＴ」では、ソフトラッチ乱数値レジスタ（下位）のアドレスを取得し、取得したアドレスに格納されたソフトラッチ乱数値レジスタ（下位）の値を取得し、取得したソフトラッチ乱数値レジスタ（下位）の値をＲＡＭに読み込む。次いで、ソフトラッチ乱数値レジスタ（上位）のアドレスを取得し、取得したアドレスに格納されたソフトラッチ乱数値レジスタ（上位）の値を取得し、取得したソフトラッチ乱数値レジスタ（上位）の値をＲＡＭに読み込む。 FIG. 252 shows an example of a program code describing the procedure for fetching the random number values shown in FIG. 245 and FIG. When a latch condition (for example, a condition including at least a pending non-full tank) is satisfied, “1” is set in the random number soft latch register as described in the ROM area in the code. Further, the value of the random number soft latch flag register is acquired by another module, and the acquired value is compared with “1”. If the acquired value is “1”, the process jumps to the module “moRNDGET”. The module “moRNDGET” acquires the address of the soft latch random value register (lower), acquires the value of the soft latch random value register (lower) stored in the acquired address, and acquires the acquired soft latch random value register (lower) ) Value is read into the RAM. Next, the address of the soft latch random value register (upper) is obtained, the value of the soft latch random value register (upper) stored in the obtained address is obtained, and the value of the obtained soft latch random value register (upper) is obtained. Read into RAM.
図２５３は、図２４９に示した乱数値直接取込みの手順を記述したプログラムコードの一例を示している。図中取消線で示すコードは図２５２に比して不要となったコードを示している。乱数取得条件（例えば、保留非満タンを少なくとも含む条件）が成立すると、コード中のＲＯＭエリアに記述されているモジュール「ｍｏＲＮＤＧＥＴ」にジャンプする。モジュール「ｍｏＲＮＤＧＥＴ」では、ＬＤＷ命令（第三の命令）により、ラッチ処理をせずに、また、ペアレジスタ（ＨＬ）を介さずに一命令でＲＡＭ３０８に１６ビット乱数値を読み込みことができる。なお、図２４９および図２５３に示す例において、直接ＲＡＭ３０８に乱数値を取り込むのではなく一旦ペアレジスタをに乱数値を取り込んで、ペアレジスタを介してＲＡＭ３０８に乱数値を取り込むようにしてもよい。
FIG. 253 shows an example of a program code describing the procedure of direct fetching of the random value shown in FIG. A code indicated by a strikethrough in the figure indicates a code that is no longer necessary as compared with FIG. When a random number acquisition condition (for example, a condition including at least a pending non-full tank) is satisfied, the process jumps to the module “moRNDGET” described in the ROM area in the code. In the module “moRNDGET”, a 16-bit random value can be read into the
（ＬＤＷ （ＲＡＮＳＵ０＿Ｌ），ＲＡＮＳＵ＿ＲＥＧ０＿Ｌ）命令は、ＲＡＮＳＵ＿ＲＥＧ０＿Ｌの値をＲＡＮＳＵ０＿Ｌで示されるアドレスの記憶領域にロードし、ＲＡＮＳＵ＿ＲＥＧ０＿Ｈの値をＲＡＮＳＵ０＿Ｌで示されるアドレスの次のアドレスであるＲＡＮＳＵ０＿Ｈで示されるアドレスの記憶領域にロードする命令である。 The (LDW (RANSU0_L), RANSU_REG0_L) instruction loads the value of RANSU_REG0_L to the storage area of the address indicated by RANSU0_L, and the value of RANSU_REG0_H is the address of the RANSU0_H that is the next address of the address indicated by RANSU0_L. Is an instruction to load.
このように、第三の命令を用いた乱数値直接取込みによれば、第一の命令及び第二の命令を用いた乱数値取込みに比してプログラムが簡素になり作成が容易になる。さらに、図２５４を用いて第三の命令を用いることの利点について説明する。 Thus, according to the random value direct fetch using the third command, the program becomes simpler and easier to create than the random value fetch using the first command and the second command. Further, the advantage of using the third instruction will be described with reference to FIG.
図２５４（ａ）および（ｂ）は、第一の命令および第二の命令を用いた場合の処理の流れの一部を示している。 図２５４（ｃ）および（ｄ）は、第三の命令を用いた場合の処理の流れの一部を示している。図２５４（ａ）および（ｂ）は、第一の命令および第二の命令を用いた場合の処理の流れを示している。 FIGS. 254 (a) and (b) show part of the flow of processing when the first instruction and the second instruction are used. FIGS. 254 (c) and (d) show part of the flow of processing when the third instruction is used. FIGS. 254 (a) and (b) show the flow of processing when the first instruction and the second instruction are used.
第一の命令および第二の命令を用いた乱数値取得の流れは、乱数ソフトラッチレジスタに「１」をセットし、ソフトラッチ乱数値レジスタに乱数が取り込まれ、乱数ソフトラッチフラグレジスタにフラグがセットされ、該フラグを参照し、フラグが立っている場合にＲＡＭに乱数を取得し、該フラグをクリアする。図２５４（ａ）に示す例では、リード許可条件が成立してリードを許可する処理において、ラッチ信号およびラッチ完了信号（セット信号）が出力される。次いで、乱数リード処理において、リード完了信号（クリア信号）が出力される。この場合、ラッチ信号の出力からラッチ完了信号あるいはリード完了信号のタイミングで乱数取得処理の実行時期が推測され易い。 For the flow of random number acquisition using the first instruction and the second instruction, “1” is set in the random number soft latch register, the random number is taken into the soft latch random value register, and the flag is set in the random number soft latch flag register. It is set, and the flag is referred to. When the flag is set, a random number is acquired in the RAM and the flag is cleared. In the example shown in FIG. 254 (a), the latch signal and the latch completion signal (set signal) are output in the process of permitting the read when the read permission condition is satisfied. Next, in the random number read process, a read completion signal (clear signal) is output. In this case, the execution timing of the random number acquisition process is easily estimated from the output of the latch signal at the timing of the latch completion signal or the read completion signal.
これに対し、第三の命令を用いた乱数値取得では、ユーザプログラム上のフラグを用いており、乱数ソフトラッチレジスタと乱数ソフトラッチフラグレジスタを用いないため、これらに値をセットする処理は行われない。このため、図２５４（ｃ）に示すように、リード許可条件が成立してリードを許可する処理において、ＲＡＭ内に設定したフラグが変化するだけでラッチ信号およびラッチ完了信号は出力されず、乱数リード処理において、リード完了信号（クリア信号）だけが出力される。このように、ラッチ信号が出力されず、リード完了信号だけが出力されるので乱数取得処理の実行時期を推測するのを困難にすることができる。 On the other hand, the random number acquisition using the third instruction uses a flag on the user program and does not use the random number soft latch register and the random number soft latch flag register. I will not. For this reason, as shown in FIG. 254 (c), in the process of allowing the read when the read permission condition is satisfied, the latch signal and the latch completion signal are not output only by changing the flag set in the RAM, and the random number is output. In the read process, only a read completion signal (clear signal) is output. Thus, since the latch signal is not output and only the read completion signal is output, it is difficult to estimate the execution time of the random number acquisition process.
図２５４（ｂ）に示す例も第一の命令および第二の命令を用いた乱数値取得である。リード許可条件が成立してリードを許可する処理において、ラッチ信号およびラッチ完了信号（セット信号）が出力される。次いで、１または複数のプログラムモジュールによる処理を経て、乱数リード処理が行われる。乱数リード処理において、リード完了信号が出力される。この場合、ラッチ信号やラッチ完了信号の出力からリード完了信号の出力までの間隔を長くすることができるため、乱数取得処理の実行時期の推測を困難にすることができる場合がある。 The example shown in FIG. 254 (b) is also random number acquisition using the first instruction and the second instruction. In the process of permitting reading when the read permission condition is satisfied, a latch signal and a latch completion signal (set signal) are output. Next, random number read processing is performed through processing by one or a plurality of program modules. In the random number read process, a read completion signal is output. In this case, since the interval from the output of the latch signal or the latch completion signal to the output of the read completion signal can be increased, it may be difficult to estimate the execution time of the random number acquisition process.
図２５４（ｄ）に示す例は第三の命令を用いた乱数値取得である。リード許可条件が成立してリードを許可する処理において、ラッチ信号およびラッチ完了信号は出力されない。次いで、１または複数のプログラムモジュールによる処理を経て、乱数リード処理が行われる。乱数リード処理において、リード完了信号が出力される。この場合も、ラッチ信号が出力されず、リード完了信号だけが出力され、さらにリードを許可する処理からリード完了信号の出力までの間隔を長くすることができるため、乱数取得処理の実行時期を推測するのを困難にすることができる。また、リードを許可する処理では、特図１、特図２、あるいは普図の１または複数の乱数値の取得を許可することができる。また、他の乱数（例えば、ソフト乱数）を当該処理で取得するようにしてもよい。また、乱数リード処理では、特図１、特図２、あるいは普図の１または複数の乱数値を取得することができる。他の乱数（例えば、ソフト乱数）を当該処理で取得するようにしてもよい。 The example shown in FIG. 254 (d) is random number acquisition using a third instruction. In the process of permitting reading when the read permission condition is satisfied, the latch signal and the latch completion signal are not output. Next, random number read processing is performed through processing by one or a plurality of program modules. In the random number read process, a read completion signal is output. Also in this case, the latch signal is not output, only the read completion signal is output, and the interval between the read permission process and the read completion signal output can be increased, so the execution time of the random number acquisition process is estimated. Can be difficult to do. Further, in the process of permitting reading, it is possible to permit acquisition of one or a plurality of random values in the special figure 1, the special figure 2, or the usual figure. Further, other random numbers (for example, soft random numbers) may be acquired by this processing. Further, in the random number read process, one or a plurality of random values of special figure 1, special figure 2, or ordinary figure can be acquired. Other random numbers (for example, soft random numbers) may be acquired by this processing.
＜主制御部のデータテーブル＞ <Data table of main control unit>
次に、図２５５を用いて、パチンコ機１００の主制御部３００のＲＯＭ３０６が記憶しているデータテーブルについて説明する。なお、同図（ａ）は大当り判定テーブルの一例を、同図（ｂ）は高確率状態移行判定テーブルの一例を、同図（ｃ）はタイマ番号決定テーブルの一例を、それぞれ示した図である。
Next, a data table stored in the
図２５５（ａ）に示す大当り判定テーブルは、ＲＡＭ３０８に設けた遊技状態格納領域に記憶している情報（以下、単に遊技情報と称する。）の種類と、第１特図始動口２３０に球が入賞したことを所定の球検出センサが検出した場合に使用する抽選データ（第１特図始動口用抽選データ）と、第２特図始動口２３２に球が入賞したことを所定の球検出センサが検出した場合に使用する抽選データ（第２特図始動口用抽選データ）と、を対応付けて記憶したデータテーブルである。主制御部３００の基本回路３０２は、これらの情報を用いて特図変動遊技を当選（大当り）とするか、不当選（外れ）とするかの決定、すなわち大当り判定を行う。なお、遊技情報は、特図変動遊技を所定の低確率で当選と判定する低確率状態を示す情報、および低確率よりも高い高確率で特図変動遊技を当選と判定する高確率状態を示す情報などを含むが、以下、これらを単に低確率状態および高確率状態と称する。また、遊技状態格納領域に記憶する情報には別の情報もあるが、これらの情報については後述する。
In the jackpot determination table shown in FIG. 255 (a), the type of information stored in the game state storage area provided in the RAM 308 (hereinafter simply referred to as game information) and the first special
第１特図始動口用抽選データは、第１特図始動口２３０に球が入賞したことを所定の球検出センサが検出した場合に開始する特図変動遊技の結果を決定するために使用する抽選データである。例えば、遊技状態が低確率状態の場合、取得した特図当選乱数値（乱数値については後述する）が１０００１〜１０１８７であるときは、特図変動遊技の当選と判定する。一方、取得した特図当選乱数値が１０００１〜１０１８７以外の数値である場合には、特図変動遊技の外れと判定する。なお、本実施例では、特図当選乱数値の取り得る数値範囲は０〜６５５３５（数値範囲の大きさは６５５３６）、低確率状態における第１特図始動口用抽選データが示す数値範囲は１０００１〜１０１８７（数値範囲の大きさは１８７）であるから、低確率状態の第１特図始動口２３０への球の入賞に基づく特図変動遊技の当選確率は、約１／３５０．４（＝１８７／６５５３６）である。これに対して、高確率状態における第１特図始動口用抽選データが示す数値範囲は３０００１〜３１３１０（数値範囲の大きさは１３１０）であるから、高確率状態の第１特図始動口２３０への球の入賞に基づく特図変動遊技の当選確率は約１／５０．０（＝１３１０／６５５３６）であり、第１特図始動口２３０への球の入賞に基づく特図変動遊技の当選確率は、低確率状態よりも高確率状態の方が高くなるように設定している。
The lottery data for the first special figure starting port is used to determine the result of the special figure variable game that starts when a predetermined ball detection sensor detects that a ball has won the first special
第２特図始動口用抽選データは、第２特図始動口２３２に球が入賞したことを所定の球検出センサが検出した場合に開始する特図変動遊技の結果を決定するために使用する抽選データである。例えば、遊技状態が低確率状態の場合、取得した特図当選乱数値が２０００１〜２０１８７であるときには、特図変動遊技の当選と判定する。一方、取得した特図当選乱数値が２０００１〜２０１８７以外の数値である場合には、特図変動遊技の外れと判定する。なお、本実施例では、特図当選乱数値の取り得る数値範囲は０〜６５５３５（数値範囲の大きさは６５５３６）、低確率状態における第２特図始動口用抽選データが示す数値範囲は２０００１〜２０１８７（数値範囲の大きさは１８７）であるから、低確率状態の第２特図始動口１２８への球の入賞に基づく特図変動遊技の当選確率は、約１／３５０．４（＝１８７／６５５３６）である。これに対して、高確率状態における第２特図始動口用抽選データが示す数値範囲は４０００１〜４１３１０（数値範囲の大きさは１３１０）であるから、高確率状態の第２特図始動口２３２への球の入賞に基づく特図変動遊技の当選確率は約１／５０．０（＝１３１０／６５５３６）であり、第２特図始動口２３２への球の入賞に基づく特図変動遊技の当選確率は、低確率状態よりも高確率状態の方が高くなるように設定している。
The lottery data for the second special figure starting port is used to determine the result of the special figure variable game that starts when a predetermined ball detection sensor detects that a ball has won the second special
図２５５（ｂ）に示す高確率状態移行判定テーブルは、上述の大当り判定の結果、大当りと判定した場合に使用する抽選データを記憶したデータテーブルである。主制御部３００の基本回路３０２は、これらの情報を用いて特図変動遊技の終了後に大当り遊技を開始するか、または特別大当り遊技を開始するかの判定、すなわち確変移行判定を行う。例えば、取得した特図乱数値（乱数値については後述する）が１１〜７４の数値である場合には、特図変動遊技の終了後に特別大当り遊技を開始する。一方、取得した特図乱数値が１１〜７４の数値以外である場合には、特図変動遊技の終了後に大当り遊技を開始する。なお、本実施例では、特図乱数値の取り得る数値範囲は０〜１２７（数値範囲の大きさは１２８）、抽選データの移行判定乱数の範囲は１１〜７４（数値範囲の大きさは６４）であるから、大当り判定の結果が当選である場合に確変移行判定の結果を当選にする確率、すなわち特別大当りを開始する確率は１／２（＝６４／１２８）である。
The high-probability state transition determination table shown in FIG. 255 (b) is a data table that stores lottery data to be used when it is determined that a big hit is made as a result of the big hit determination. The
図２５５（ｃ）に示すタイマ番号決定テーブルは、特図表示装置２１２、２１４による特図の変動表示を開始してから停止表示をするまでの変動時間を示すタイマ番号を決定するための抽選に使用する抽選データを記憶したデータテーブルである。主制御部３００の基本回路３０２は、これらの情報と、上述の大当り判定結果（後述する大当りフラグの値）および後述するタイマ乱数の値に基づいて、タイマ番号を決定する。そして、決定したタイマ番号に対応する変動時間を、特図表示図柄更新タイマ（図２５６（ｃ）参照）の初期値として設定する。
The timer number determination table shown in FIG. 255 (c) is a lottery for determining the timer number indicating the variation time from when the special
なお、本実施例では、特図タイマ乱数値（乱数値については後述する）の取り得る数値範囲は０〜６５５３５（数値範囲の大きさは６５５３６）、上述の大当り判定結果が不当選の場合は、タイマ１のタイマ乱数の範囲は０〜６０２３５（数値範囲の大きさは６０２３６）であるから、タイマ番号としてタイマ１（変動時間５秒）を選択する確率は６０２３６／６５５３６である。また、タイマ番号として、タイマ２（変動時間１０秒）を選択する確率は４２５０／６５５３６、タイマ３（変動時間２０秒）を選択する確率は８００／６５５３６、タイマ３（変動時間４０秒）を選択する確率は２５０／６５５３６である。一方、大当り判定結果が当選の場合は、タイマ２のタイマ乱数の範囲は０〜１５５３５（数値範囲の大きさは１５５３６）であるから、タイマ番号としてタイマ２（変動時間１０秒）を選択する確率は１５５３５／６５５３６である。また、タイマ番号として、タイマ３（変動時間２０秒）を選択する確率は９０００／６５５３６、タイマ４（変動時間４０秒）を選択する確率は３８０００／６５５３６、タイマ５（変動時間５０秒）を選択する確率は３０００／６５５３６である。
In the present embodiment, the numerical value range that can be taken by the special figure timer random number value (random number will be described later) is 0 to 65535 (the size of the numerical value range is 65536). Since the range of the timer random number of
次に、図２５６（ａ）〜（ｄ）を用いて、パチンコ機１００の主制御部３００のＲＯＭ３０６が記憶しているデータテーブルについて説明する。なお、同図（ａ）は払出要求数テーブルの一例を、同図（ｂ）は払出加工テーブルの一例を、同図（ｃ）はタイマ制御データテーブルの一例を、同図（ｄ）はジャンプテーブルの一例をそれぞれ示した図である。
Next, a data table stored in the
図２５６（ａ）に示す払出要求数テーブルは、パチンコ機１００が賞球として遊技者に払い出す賞球数を記憶したデータテーブルである。詳細は後述するが、主制御部３００は、この払出要求数テーブルを用いて払出制御部６００に出力する払出要求数を選択し、払出要求数に加工を施した後、払出制御部６００に出力する。例えば、第１特図始動口２３０への入球を所定の球検出センサが検出した場合には、主制御部３００は、払出要求数として３を選択し、払出要求数に加工を施した後、払出制御部６００に出力する。第２特図始動口２３２、一般入賞口２２６、または可変入賞口２３４への入球を所定の球検出センサが検出した場合も同様にして、主制御部３００は、払出制御部６００に払出要求数として４、１０、または１５をそれぞれ選択し、払出要求数に加工を施した後、払出制御部６００に出力する。なお、詳細は後述するが、払出要求数を入力した払出制御部６００は、主制御部３００が加工を施した払出要求数の加工を解除して払出要求数を取得した後、払出装置１５２を駆動し、本実施例では、第１特図始動口２３０への入球では３個の球を、第２特図始動口２３２への入球では４個の球を、一般入賞口２２６への入球では１０個の球を、可変入賞口２３４への入球では１５個の球を、それぞれ賞球として貯留皿１２６に排出する。
The payout request number table shown in FIG. 256 (a) is a data table storing the number of prize balls to be paid out to the player by the
図２５６（ｂ）に示す払出加工テーブルは、主制御部３００が払出制御部６００に出力する払出要求数を加工するために用いるデータテーブルである。詳細は後述するが、主制御部３００は、この払出加工テーブルを用いて払出制御部６００に出力する払出要求数を加工する。例えば、加工種別が０の場合には、主制御部３００は、払出要求数と、加工データの００Ｈ（数値の後ろのＨは数値が１６進数であることを示す。以下同じ）を用いて、払出要求数に加工を施す。加工種別が１、２、または３の場合も同様にして、主制御部３００は、払出要求数と、加工データの１３Ｈ、２ＥＨ、または３９Ｈを用いて、払出要求数に加工を施す。なお、加工データのビット０〜４はマスクの情報を示し、ビット５、６は加工種別の情報を示している。
The payout processing table shown in FIG. 256 (b) is a data table used for processing the number of payout requests output from the
図２５６（ｃ）に示すタイマ制御データテーブルは、主制御部３００が各種のタイマを更新するために用いるデータテーブルである。詳細は後述するが、主制御部３００は、このタイマ制御データテーブルを用いて、更新周期の異なる複数種類のタイマ（この例では、約２ｍｓ毎に更新するタイマ１〜９の９種類のタイマと、約１０ｍｓ毎に更新するタイマ１０の１種類のタイマ）を更新する。
The timer control data table shown in FIG. 256 (c) is a data table used by the
図２５６（ｄ）に示すジャンプテーブルは、主制御部３００のコマンド設定送信処理（詳細は後述）における複数種類の送信処理を識別するためにＲＡＭ３０８に設けた送信情報記憶領域の送信情報に含んでいる一般情報と、コマンド設定送信処理における各送信処理の先頭アドレスを記憶したデータテーブルである。詳細は後述するが、主制御部３００は、このジャンプテーブルを用いて、一般情報からジャンプ先を選択し、選択したジャンプ先の処理を実行する。例えば、一般情報が０１Ｈの場合には、主制御部３００は、ジャンプ先として一般コマンド回転開始設定送信処理を選択し、この一般コマンド回転開始設定送信処理を実行する。他の一般情報も同様にして、一般情報が０２Ｈの場合には一般コマンド回転停止設定送信処理を選択・実行し、一般情報が０４Ｈの場合には一般コマンド入賞演出設定送信処理を選択・実行し、一般情報が０８Ｈの場合には一般コマンド終了演出設定送信処理を選択・実行し、一般情報が１０Ｈの場合には一般コマンド大入賞口開放設定送信処理を選択・実行し、一般情報が２０Ｈの場合には一般コマンド大入賞口閉鎖設定送信処理を選択・実行する。これら処理の実行後に、送信情報記憶領域の送信情報を初期化し、ステップＳ９３１７の外部出力信号設定処理に処理を移行させる。
The jump table shown in FIG. 256 (d) is included in the transmission information in the transmission information storage area provided in the
＜払出制御部のデータテーブル＞ <Data table of payout control unit>
次に、図２５６（ｅ）を用いて、パチンコ機１００の払出制御部６００のＲＯＭが記憶しているデータテーブルについて説明する。なお、同図（ｅ）は復元データテーブルの一例を示した図である。
Next, a data table stored in the ROM of the
図２５６（ｅ）に示す復元データテーブルは払出制御部６００が主制御部３００から入力した、加工を施した払出要求数の加工を解除するために用いるデータテーブルである。詳細は後述するが、払出制御部６００は、この復元データテーブルを用いて主制御部３００から入力した、加工を施した払出要求数の加工を解除する。例えば、加工種別が０の場合には、払出制御部６００は、主制御部３００から入力した払出要求数と、加工データの００Ｈを用いて、払出要求数の加工を解除する。加工種別が１、２、または３の場合も同様にして、払出制御部６００は、主制御部３００から入力した払出要求数と、加工データの０３Ｈ、０ＥＨ、または０９Ｈを用いて、払出要求数の加工を解除する。
The restored data table shown in FIG. 256 (e) is a data table that is used by the
＜主制御部リセット割り込み処理＞ <Main control unit reset interrupt processing>
次に、図２５７を用いて、主制御部３００のＣＰＵ３０４が実行する主制御部リセット割り込み処理について説明する。なお、同図は主制御部リセット割り込み処理の流れを示すフローチャートである。
Next, the main control unit reset interrupt process executed by the
上述したように、主制御部３００には、電源が投入されると起動信号（リセット信号）を出力する起動信号出力回路（リセット信号出力回路）３４０を設けている。この起動信号を入力した基本回路３０２のＣＰＵ３０４は、リセット割り込みによりリセットスタートしてＲＯＭ３０６に予め記憶している制御プログラムに従って処理を実行する。
As described above, the
ステップＳ９１０１では、初期設定１を行う。この初期設定１では、ＣＰＵ３０４のスタックポインタ（ＳＰ）へのスタック初期値の設定、割り込みマスクの設定、Ｉ／Ｏポート３１０の初期設定、ＲＡＭ３０８に記憶する各種変数の初期設定、ＷＤＴ３１４への初期値の設定等を行う。なお、本実施例では、ＷＤＴ３１４に、初期値として３２．８ｍｓに相当する数値を設定する。
In step S9101,
ステップＳ９１０２では、ＷＤＴ３１４のリセットを行い、ＷＤＴ３１４による時間計測を再始動する。 In step S9102, the WDT 314 is reset and the time measurement by the WDT 314 is restarted.
ステップＳ９１０３では、低電圧信号がオンであるか否か、すなわち、電圧監視回路３３８が、電源制御部６６０から主制御部３００に供給している電源の電圧値が所定の値（本実施例では９Ｖ）未満である場合に電圧が低下したことを示す低電圧信号を出力しているか否かを監視する。そして、低電圧信号がオンの場合（ＣＰＵ３０４が電源の遮断を検知した場合）にはステップＳ９１０２に戻り、低電圧信号がオフの場合（ＣＰＵ３０４が電源の遮断を検知していない場合）にはステップＳ９１０４に進む。
In step S9103, whether or not the low voltage signal is ON, that is, the voltage value of the power source supplied from the power
ステップＳ９１０４では、初期設定２を行う。この初期設定２では、後述する主制御部タイマ割り込み処理を定期毎に実行するための周期を決める数値をカウンタ・タイマ３１２に設定する処理、Ｉ／Ｏ３１０の所定のポート（例えば試験用出力ポート、演出制御部への出力ポート）からクリア信号を出力する処理、ＲＡＭ３０８への書き込みを許可する設定等を行う。
In step S9104,
ステップＳ９１０５では、電源の遮断前（電断前）の状態に復帰するか否かの判定を行い、電断前の状態に復帰しない場合（主制御部３００の基本回路３０２を初期状態にする場合）にはステップＳ９１０８に進む。同様に電源ステータスの情報が「サスペンド」以外の情報を示している場合にもステップＳ９１０８に進む。
In step S9105, it is determined whether or not to return to the state before the power interruption (before power interruption), and the state before the power interruption is not restored (when the
具体的には、最初に、電源基板に設けた操作部を遊技店の店員などが操作した場合に送信されるＲＡＭクリア信号がオン（操作があったことを示す）であるか否か、すなわちＲＡＭクリアが必要であるか否かを判定し、ＲＡＭクリア信号がオンの場合（ＲＡＭクリアが必要な場合）には、基本回路３０２を初期状態にすべくステップＳ９１０８に進む。一方、ＲＡＭクリア信号がオフの場合（ＲＡＭクリアが必要でない場合）は、ＲＡＭ３０８に設けた電源ステータス記憶領域に記憶した電源ステータスの情報を読み出し、この電源ステータスの情報がサスペンドを示す情報であるか否かを判定する。そして、電源ステータスの情報がサスペンドを示す情報でない場合には、基本回路３０２を初期状態にすべくステップＳ９１０８に進み、電源ステータスの情報がサスペンドを示す情報である場合には、ＲＡＭ３０８の所定の領域（例えば全ての領域）に記憶している１バイトデータを初期値が０である１バイト構成のレジスタに全て加算することによりチェックサムを算出し、算出したチェックサムの結果が特定の値（例えば０）であるか否か（チェックサムの結果が正常であるか否か）を判定する。そして、チェックサムの結果が特定の値（例えば０）の場合（チェックサムの結果が正常である場合）には電断前の状態に復帰すべくステップＳ９１０６に進み、チェックサムの結果が特定の値（例えば０）以外である場合（チェックサムの結果が異常である場合）には、パチンコ機１００を初期状態にすべくステップＳ９１０８に進む。同様に電源ステータスの情報が「サスペンド」以外の情報を示している場合にもステップＳ９１０８に進む。
Specifically, first, a RAM clear signal transmitted when a store clerk or the like of the game shop operates the operation unit provided on the power supply board is turned on (indicating that there is an operation), that is, It is determined whether or not RAM clear is necessary, and if the RAM clear signal is on (RAM clear is necessary), the process advances to step S9108 to set the
ステップＳ９１０６では、機能限定ウェイト処理を行う（詳細は後述する）。 In step S9106, function-limited weight processing is performed (details will be described later).
ステップＳ９１０７では、復電時処理を行う。この復電時処理では、電断時にＲＡＭ３０８に設けられたスタックポインタ退避領域に記憶しておいたスタックポインタを読み出し、スタックポインタに再設定する。また、電断時にＲＡＭ３０８に設けられたレジスタ退避領域に記憶しておいた各レジスタの値を読み出し、各レジスタに再設定した後、割り込み許可の設定を行う。以降、ＣＰＵ３０４が、再設定後のスタックポインタやレジスタに基づいて制御プログラムを実行する結果、パチンコ機１００は電源断時の状態に復帰する。すなわち、電断直前にタイマ割り込み処理（後述）に分岐する直前に行った（ステップＳ９１１０、ステップＳ９１１１内の所定の）命令の次の命令から処理を再開する。
In step S9107, power recovery processing is performed. In this power recovery process, the stack pointer stored in the stack pointer save area provided in the
ステップＳ９１０８では、初期化処理を行う。この初期化処理では、割り込み禁止の設定、スタックポインタへのスタック初期値の設定、ＲＡＭ３０８の全ての記憶領域の初期化などを行う。
In step S9108, initialization processing is performed. In this initialization processing, interrupt prohibition setting, stack initial value setting to the stack pointer, initialization of all storage areas of the
ステップＳ９１０９では、機能限定ウェイト処理を行う（詳細は後述する）。 In step S9109, function-limited weight processing is performed (details will be described later).
ステップＳ９１１０では、割り込み禁止の設定を行った後、基本乱数初期値更新処理を行う。この基本乱数初期値更新処理では、普図当選乱数カウンタ、および特図乱数値カウンタの初期値をそれぞれ生成するための２つの初期値生成用乱数カウンタと、普図タイマ乱数値、特図タイマ乱数値をそれぞれ生成するための２つの乱数カウンタを更新する。例えば、普図タイマ乱数値として取り得る数値範囲が０〜２０とすると、ＲＡＭ３０８に設けた普図タイマ乱数値を生成するための乱数カウンタ記憶領域から値を取得し、取得した値に１を加算してから元の乱数カウンタ記憶領域に記憶する。このとき、取得した値に１を加算した結果が２１であれば０を元の乱数カウンタ記憶領域に記憶する。他の初期値生成用乱数カウンタ、乱数カウンタもそれぞれ同様に更新する。また、この基本乱数初期値更新処理の終了後に割り込み許可の設定を行ってステップＳ９１１１に進む。
In step S9110, after setting for interrupt inhibition, basic random number initial value update processing is performed. In this basic random number initial value update process, two initial value generation random number counters for generating the initial values of the normal figure winning random number counter and the special figure random value counter, the normal figure timer random number value, and the special figure timer random number counter, respectively. Two random number counters for generating numerical values are updated. For example, if the range of values that can be taken as normal timer random numbers is 0 to 20, a value is acquired from a random number counter storage area for generating a normal timer random value provided in the
ステップＳ９１１１では、演出乱数更新処理を行う。この演出乱数更新処理では、主制御部３００で使用する演出用乱数値を生成するための乱数カウンタを更新する。
In step S9111, effect random number update processing is performed. In this effect random number update process, a random number counter for generating an effect random number used by the
主制御部３００は、所定の周期ごとに開始するタイマ割り込み処理を行っている間を除いて、ステップＳ９１１０およびステップＳ９１１１の処理を繰り返し実行する。
The
＜機能限定ウェイト処理＞ <Function-limited weight processing>
次に、図２５８を用いて、上述の主制御部リセット割り込み処理における機能限定ウェイト処理（ステップＳ９１０６、ステップＳ９１０９）について説明する。なお、同図は機能限定ウェイト処理の流れを示すフローチャートである。 Next, the function limited wait process (steps S9106 and S9109) in the above-described main control unit reset interrupt process will be described with reference to FIG. This figure is a flowchart showing the flow of function-limited weight processing.
ステップＳ９２０１では、上述の電源ステータス記憶領域に記憶した電源ステータスの情報に機能限定状態を示す情報を設定すると共に、ＲＡＭ３０８に設けた機能限定タイマ記憶領域に機能限定タイマの値として所定の数値（本実施例では３）を設定する。 In step S9201, information indicating the function limited state is set in the power status information stored in the power status storage area described above, and a predetermined numerical value (this value is set in the function limited timer storage area provided in the RAM 308). In the embodiment, 3) is set.
ステップＳ９２０２では、機能限定状態終了条件が成立しているか否か（本実施例では、上述の機能限定タイマ記憶領域から機能限定タイマの値を読み出し、機能限定タイマの値が０になっているか否か）を判定する。そして、機能限定状態終了条件が成立している場合（本実施例では、機能限定タイマが０である場合）はステップＳ９２０３に進み、機能限定状態終了条件が成立していない場合（本実施例では、機能限定タイマが０でない場合）はステップＳ９２０２の処理を繰り返し実行し、機能限定状態終了条件が成立するのを待つ（本実施例では、機能限定タイマが０になるのを待つ）。 In step S9202, whether or not a function limited state end condition is satisfied (in this embodiment, the value of the function limited timer is read from the function limited timer storage area described above and the value of the function limited timer is 0 or not). )). If the function limited state end condition is satisfied (in this embodiment, the function limited timer is 0), the process proceeds to step S9203, and if the function limited state end condition is not satisfied (in this embodiment, When the function limitation timer is not 0), the process of step S9202 is repeatedly executed to wait for the function limitation state end condition to be satisfied (in this embodiment, the function limitation timer waits for the function limitation timer to become 0).
ステップＳ９２０３では、上述の電源ステータス記憶領域に電源ステータスとして正常状態を示す情報を設定すると共に、ＲＡＭ３０８に設けた加工種別記憶領域に、後述する加工種別の初期値を設定する。
In step S9203, information indicating a normal state is set as the power status in the above-described power status storage area, and an initial value of a machining type described later is set in the machining type storage area provided in the
＜主制御部タイマ割り込み処理＞ <Main controller timer interrupt processing>
次に、図２５９を用いて、主制御部３００のＣＰＵ３０４が実行する主制御部タイマ割り込み処理について説明する。なお、同図は主制御部タイマ割り込み処理の流れを示すフローチャートである。
Next, main control unit timer interrupt processing executed by the
主制御部３００は、所定の周期（本実施例では約２ｍｓに１回）でタイマ割り込み信号を発生するカウンタ・タイマ３１２を備えており、このタイマ割り込み信号を契機として主制御部タイマ割り込み処理を所定の周期で開始する。
The
ステップＳ９３０１では、タイマ割り込みスタート処理を行う。このタイマ割り込みスタート処理では、ＣＰＵ３０４の各レジスタの値をスタック領域に一時的に退避する処理などを行う。
In step S9301, timer interrupt start processing is performed. In this timer interrupt start process, a process of temporarily saving the value of each register of the
ステップＳ９３０２では、ＷＤＴ３１４のカウント値が初期設定値（本実施例では３２．８ｍｓ）を超えてＷＤＴ割り込みが発生しないように（処理の異常を検出しないように）、ＷＤＴを定期的に（本実施例では、主制御部タイマ割り込みの周期である約２ｍｓに１回）クリア＆リスタートを行う。
In step S9302, the count value of
ステップＳ９３０３では、入力ポート状態更新処理を行う。この入力ポート状態更新処理では、Ｉ／Ｏ３１０の入力ポートを介して、上述のガラス枠開放センサ、前枠開放センサ、下皿満タンセンサ、複数の球検出センサを含む各種センサ３２０の検出信号を入力して検出信号の有無を監視し、ＲＡＭ３０８に各種センサ３２０ごとに区画して設けた信号状態記憶領域に記憶する。本実施例では、前々回のタイマ割り込み処理（約４ｍｓ前）で検出した各々の球検出センサの検出信号の有無の情報を、ＲＡＭ３０８に各々の球検出センサごとに区画して設けた前回検出信号記憶領域から読み出し、この情報をＲＡＭ３０８に各々の球検出センサごとに区画して設けた前々回検出信号記憶領域に記憶し、前回のタイマ割り込み処理（約２ｍｓ前）で検出した各々の球検出センサの検出信号の有無の情報を、ＲＡＭ３０８に各々の球検出センサごとに区画して設けた今回検出信号記憶領域から読み出し、この情報を上述の前回検出信号記憶領域に記憶する。また、今回検出した各々の球検出センサの検出信号を、上述の今回検出信号記憶領域に記憶する。
In step S9303, input port state update processing is performed. In this input port state update process, detection signals from
また、ステップＳ９３０３では、上述の前々回検出信号記領域、前回検出信号記領域、および今回検出信号記領域の各記憶領域に記憶した各々の球検出センサの検出信号の有無の情報を比較し、各々の球検出センサにおける過去３回分の検出信号の有無の情報が一致するか否かを判定する。そして、各々の球検出センサにおいて過去３回分の検出信号の有無の情報が、予め定めた入賞判定パターン情報（本実施例では、前々回検出信号無し、前回検出信号有り、今回検出信号有りであることを示す情報）と一致した場合に、入賞口（一般入賞口２２６、可変入賞口２３４）や始動口（第１特図始動口２３０、第２特図始動口２３２）への入球、または普図始動口２２８の通過があったと判定する。例えば、一般入賞口２２６への入球を検出する球検出センサにおいて過去３回分の検出信号の有無の情報が上述の入賞判定パターン情報と一致した場合には、一般入賞口２２６へ入球したと判定し、以降の一般入賞口２２６への入球に伴う処理を行うが、過去３回分の検出信号の有無の情報が上述の入賞判定パターン情報と一致しなかった場合には、以降の一般入賞口２２６への入球に伴う処理を行わずに後続の処理に分岐する。
In step S9303, the information on the presence / absence of the detection signal of each sphere detection sensor stored in each storage area of the detection signal recording area, the previous detection signal recording area, and the current detection signal recording area is compared, It is determined whether or not the information on the presence / absence of detection signals for the past three times in the sphere detection sensor of the two sphere detection sensors matches. The information on the presence or absence of detection signals for the past three times in each sphere detection sensor is predetermined winning determination pattern information (in this embodiment, no previous detection signal, previous detection signal, this time detection signal) In the case of a match to the winning opening (general winning
ステップＳ９３０４およびステップＳ９３０５では、基本乱数初期値更新処理および基本乱数更新処理を行う。これらの基本乱数初期値更新処理および基本乱数更新処理では、上記ステップＳ９１１０で行った初期値生成用乱数カウンタの値の更新を行い、次に主制御部３００で使用する普図当選乱数値および特図乱数値をそれぞれ生成するための２つの乱数カウンタを更新する。例えば、普図当選乱数値として取り得る数値範囲が０〜１００とすると、ＲＡＭ３０８に設けた普図当選乱数値を生成するための乱数カウンタ記憶領域から値を取得し、取得した値に１を加算してから元の乱数カウンタ記憶領域に記憶する。このとき、取得した値に１を加算した結果が１０１であれば０を元の乱数カウンタ記憶領域に記憶する。また、取得した値に１を加算した結果、乱数カウンタが一周していると判定した場合にはそれぞれの乱数カウンタに対応する初期値生成用乱数カウンタの値を取得し、乱数カウンタの記憶領域にセットする。例えば、０〜１００の数値範囲で変動する普図当選乱数値生成用の乱数カウンタから値を取得し、取得した値に１を加算した結果が、ＲＡＭ３０８に設けた所定の初期値記憶領域に記憶している前回設定した初期値と等しい値（例えば７）である場合に、普図当選乱数値生成用の乱数カウンタに対応する初期値生成用乱数カウンタから値を初期値として取得し、普図当選乱数値生成用の乱数カウンタにセットすると共に、普図当選乱数値生成用の乱数カウンタが次に１周したことを判定するために、今回設定した初期値を上述の初期値記憶領域に記憶しておく。なお、普図当選乱数値生成用の乱数カウンタが次に１周したことを判定するための上述の初期値記憶領域とは別に、特図乱数生成用の乱数カウンタが１周したことを判定するための初期値記憶領域をＲＡＭ３０８に設けている。
In step S9304 and step S9305, basic random number initial value update processing and basic random number update processing are performed. In these basic random number initial value update processing and basic random number update processing, the value of the initial value generation random number counter performed in step S9110 is updated, and then the normal winning random number value and special value used in the
ステップＳ９３０６では、演出乱数更新処理を行う。この演出乱数更新処理では、主制御部３００で使用する演出用乱数値を生成するための乱数カウンタを更新する。
In step S9306, effect random number update processing is performed. In this effect random number update process, a random number counter for generating an effect random number used by the
ステップＳ９３０７では、上述の電源ステータス記憶領域に記憶した電源ステータスの情報を読み出し、読み出した電源ステータスの情報が機能限定状態を示す情報であるか否かを判定する。そして、電源ステータスの情報が機能限定状態を示す情報の場合には、後続のステップＳ９３０８〜ステップＳ９３１７の処理を行うことなくステップＳ９３１８に進み、そうでない場合にはステップＳ９３０８に進む。 In step S9307, the power status information stored in the power status storage area is read, and it is determined whether or not the read power status information is information indicating a function limited state. If the power status information is information indicating a function limited state, the process proceeds to step S9318 without performing the subsequent processes in steps S9308 to S9317, and otherwise proceeds to step S9308.
ステップＳ９３０８では、タイマ更新処理を行う。詳細は後述するが、このタイマ更新処理では、普通図柄表示装置２１０に図柄を変動・停止表示する時間を計時するための普図表示図柄更新タイマ、特別図柄表示装置２１２、２１４に図柄を変動・停止表示する時間を計時するための特図表示図柄更新タイマ、所定の入賞演出時間、所定の開放時間、所定の閉鎖時間、所定の終了演出期間などを計時するためのタイマなどを含む各種タイマを更新する。
In step S9308, timer update processing is performed. Although details will be described later, in this timer update process, the normal
ステップＳ９３０９では、入賞口カウンタ更新処理を行う。この入賞口カウンタ更新処理では、入賞口（一般入賞口２２６、第１、第２特図始動口２３０、２３２、および可変入賞口２３４）に入賞（入球）があった場合に、ＲＡＭ３０８に各入賞口ごとに設けた賞球数記憶領域の値を読み出し、１を加算して、元の賞球数記憶領域に設定する。
In step S9309, winning prize counter updating processing is performed. In this winning opening counter updating process, when there is a winning (winning) in the winning opening (general winning
また、ステップＳ９３１０では、入賞受付処理を行う。この入賞受付処理では、第１、第２特図始動口２３０、２３２に入賞があり、且つ、保留している特図変動遊技の数が４未満である場合には、入賞した始動口に対応するカウンタ回路３１８のカウンタ値記憶用レジスタから値を特図当選乱数値として取得する。また、上述の特図乱数値生成用の乱数カウンタから値を特図乱数値として取得し、ＲＡＭ３０８に設けた乱数値記憶領域に特図当選乱数値と共に記憶する。また、普図始動口２２８を球が通過したことを検出し、且つ、保留している普図変動遊技の数が２未満の場合には、そのタイミングにおける普図当選乱数値生成用の乱数カウンタの値を普図当選乱数値として取得し、ＲＡＭ３０８に設けた上述の特図用とは別の乱数値記憶領域に記憶する。また、この入賞受付処理では、所定の球検出センサにより第１、第２特図始動口２３０、２３２、普図始動口２２８、または可変入賞口２３４の入賞（入球）を検出した場合に、第１副制御部４００に送信すべき送信情報に、第１、第２特図始動口２３０、２３２、普図始動口２２８、および可変入賞口２３４の入賞（入球）の有無を示す入賞受付情報を設定する。
In step S9310, a winning acceptance process is performed. In this winning acceptance process, if the first and second special
ステップＳ９３１１では、払出要求数送信処理を行う（詳細は後述する）。なお、払出制御部６００に出力する出力予定情報および払出要求情報は１バイトで構成しており、ビット７にストローブ情報（オンの場合、データをセットしていることを示す）、ビット６に電源投入情報（オンの場合、電源投入後一回目のコマンド送信であることを示す）、ビット４〜５に今回加工種別（０〜３）、およびビット０〜３に加工後の払出要求数を示すようにしている。
In step S9311, a payout request number transmission process is performed (details will be described later). The output schedule information and the payout request information output to the
ステップＳ９３１２では、普図状態更新処理を行う。この普図状態更新処理は、普図の状態に対応する複数の処理のうちの１つの処理を行う。例えば、普図変動中（後述する普図汎用タイマの値が１以上）における普図状態更新処理では、普図表示装置１１２を構成する７セグメントＬＥＤの点灯と消灯を繰り返す点灯・消灯駆動制御を行う。
In step S9312, a normal state update process is performed. This normal state update process performs one of a plurality of processes corresponding to the normal state. For example, in a general diagram state update process during a normal map change (a general-purpose general-purpose timer value to be described later is 1 or more), on / off drive control for repeatedly turning on and off the 7-segment LED constituting the general
また、普図変動表示時間が経過したタイミング（普図表示図柄更新タイマの値が１から０になったタイミング）における普図状態更新処理では、当りフラグがオンの場合には、図５（ｃ）に示す普図Ａの態様となるように普図表示装置２１０を構成する７セグメントＬＥＤの点灯・消灯駆動制御を行い、当りフラグがオフの場合には、図５（ｃ）に示す普図Ｂの態様となるように普図表示装置２１０を構成する７セグメントＬＥＤの点灯・消灯駆動制御を行うと共に、その後、所定の停止表示期間（例えば５００ｍ秒間）その表示を維持するためにＲＡＭ３０８に設けた普図停止時間管理用タイマの記憶領域に停止期間を示す情報を設定する。この設定により普図の停止表示を行い、普図変動遊技の結果を遊技者に報知するようにしている。
Further, in the general chart state update process at the timing when the normal map change display time has elapsed (the timing when the value of the general map display symbol update timer has changed from 1 to 0), when the hit flag is on, FIG. When the 7-segment LED constituting the general
また、所定の停止表示期間が終了したタイミング（普図停止時間管理用タイマの値が１から０になったタイミング）で開始する普図状態更新処理では、当りフラグがオンの場合には、所定の開放期間（例えば２秒間）、第２特図始動口２３２の羽根部材の開閉駆動用のソレノイド３３２に、羽根部材を開放状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた羽根開放時間管理用タイマの記憶領域に開放期間を示す情報を設定する。
Further, in the normal state update process that starts at the timing when the predetermined stop display period ends (when the value of the normal stop time management timer value changes from 1 to 0), if the hit flag is on, the predetermined state is displayed. During the opening period (for example, 2 seconds), a signal for holding the blade member in the open state is output to the
また、所定の開放期間が終了したタイミング（羽根開放時間管理用タイマの値が１から０になったタイミング）で開始する普図状態更新処理では、所定の閉鎖期間（例えば５００ｍ秒間）、羽根部材の開閉駆動用のソレノイド３３２に、羽根部材を閉鎖状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた羽根閉鎖時間管理用タイマの記憶領域に閉鎖期間を示す情報を設定する。
In the usual state update process that starts at the timing when the predetermined opening period ends (the timing when the value of the blade opening time management timer is changed from 1 to 0), the blade member has a predetermined closing period (for example, 500 milliseconds). A signal for holding the blade member in the closed state is output to the opening /
また、所定の閉鎖期間を経過したタイミング（羽根閉鎖時間管理用タイマの値が１から０になったタイミング）で開始する普図状態更新処理では、普図の状態を非作動中に設定する。普図の状態が非作動中の場合における普図状態更新処理では、何もせずに次のステップＳ９３１３に移行するようにしている。 In the normal state update process that starts at the timing when a predetermined closing period has elapsed (the timing when the value of the blade closing time management timer changes from 1 to 0), the normal state is set to inactive. In the normal state update process when the normal state is inactive, the process proceeds to the next step S9313 without doing anything.
ステップＳ９３１３では、普図関連抽選処理を行う。この普図関連抽選処理では、普図変動遊技および第２特図始動口２３２の開閉制御を行っておらず（普図の状態が非作動中）、且つ、保留している普図変動遊技の数が１以上である場合に、上述の乱数値記憶領域に記憶している普図当選乱数値に基づいた乱数抽選により普図変動遊技の結果を当選とするか、不当選とするかを決定する当り判定をおこない、当選とする場合にはＲＡＭ３０８に設けた当りフラグにオンを設定する。不当選の場合には、当りフラグにオフを設定する。また、当り判定の結果に関わらず、次に上述の普図タイマ乱数値生成用の乱数カウンタの値を普図タイマ乱数値として取得し、取得した普図タイマ乱数値に基づいて複数の変動時間のうちから普図表示装置２１０に普図を変動表示する時間を１つ選択し、この変動表示時間を、普図変動表示時間として、ＲＡＭ３０８に設けた普図変動時間記憶領域に記憶する。なお、保留している普図変動遊技の数は、ＲＡＭ３０８に設けた普図保留数記憶領域に記憶するようにしており、当り判定をするたびに、保留している普図変動遊技の数から１を減算した値を、この普図保留数記憶領域に記憶し直すようにしている。また当り判定に使用した乱数値を消去する。
In step S9313, a general drawing related lottery process is performed. In this general map-related lottery process, the open / close control of the general map variable game and the second special
ステップＳ９３１４では、特図状態更新処理を行う。この特図状態更新処理は、特図の状態に応じて、次の８つの処理のうちの１つの処理を行う。例えば、特図変動中（後述する特図汎用タイマの値が１以上）における特図状態更新処理では、特図表示装置２１２、２１４を構成する７セグメントＬＥＤの点灯と消灯を繰り返す点灯・消灯駆動制御を行う。
In step S9314, special figure state update processing is performed. In the special figure state update process, one of the following eight processes is performed according to the state of the special figure. For example, in special figure state update processing during special figure fluctuation (the value of a special figure general-purpose timer to be described later is 1 or more), lighting / extinguishing driving that repeatedly turns on and off the 7-segment LEDs constituting the special
また、特図変動表示時間が経過したタイミング（特図表示図柄更新タイマの値が１から０になったタイミング）で開始する特図状態更新処理では、大当りフラグがオンで確変フラグがオンの場合には特図表示装置２１２、２１４に図５（ａ）に示す特図Ａ等、大当りフラグがオンで確変フラグがオフの場合には特図表示装置２１２、２１４に図５（ａ）に示す特図Ｂ等、大当りフラグがオフの場合には、図３（ａ）に示す特図Ｉ等の態様となるように特図表示装置２１２、２１４を構成する７セグメントＬＥＤの点灯・消灯駆動制御を行うと共に、その後、所定の停止表示期間（例えば５００ｍ秒間）その表示を維持するためにＲＡＭ３０８に設けた特図停止時間管理用タイマの記憶領域に停止期間を示す情報を設定する。この設定により特図の停止表示をおこない、特図変動遊技の結果を遊技者に報知するようにしている。また、コマンド設定送信処理（ステップＳ９３１６）で一般コマンド回転停止設定送信処理を実行させるために上述の送信情報記憶領域に０２Ｈを送信情報（一般情報）として追加記憶する。
Also, in the special figure state update process that starts at the timing when the special figure change display time has elapsed (when the special figure display symbol update timer value changes from 1 to 0), the big hit flag is on and the probability variation flag is on When the big hit flag is on and the probability variation flag is off, such as the special figure A shown in FIG. 5A on the special
また、所定の停止表示期間が終了したタイミング（特図停止時間管理用タイマの値が１から０になったタイミング）で開始する特図状態更新処理では、大当りフラグがオンの場合には、所定の入賞演出期間（例えば３秒間）すなわち装飾図柄表示装置２０８による大当りを開始することを遊技者に報知する画像を表示している期間待機するためにＲＡＭ３０８に設けた特図待機時間管理用タイマの記憶領域に入賞演出期間を示す情報を設定する。また、コマンド設定送信処理（ステップＳ９３１６）で一般コマンド入賞演出設定送信処理を実行させるために上述の送信情報記憶領域に０４Ｈを送信情報（一般情報）として追加記憶する。
Also, in the special figure state update process that starts at the timing when the predetermined stop display period ends (when the value of the special figure stop time management timer changes from 1 to 0), if the big hit flag is on, a predetermined A special figure waiting time management timer provided in the
また、所定の入賞演出期間が終了したタイミング（特図待機時間管理用タイマの値が１から０になったタイミング）で開始する特図状態更新処理では、所定の開放期間（例えば２９秒間、または可変入賞口２３４に所定球数（例えば１０球）の遊技球の入賞を検出するまで）可変入賞口２３４の扉部材の開閉駆動用のソレノイド３３２に、扉部材を開放状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた扉開放時間管理用タイマの記憶領域に開放期間を示す情報を設定する。また、コマンド設定送信処理（ステップＳ９３１６）で一般コマンド大入賞口開放設定送信処理を実行させるために上述の送信情報記憶領域に１０Ｈを送信情報（一般情報）として追加記憶する。
Also, in the special figure state update process that starts at the timing when the predetermined winning effect period ends (the timing when the special figure standby time management timer value changes from 1 to 0), a predetermined release period (for example, 29 seconds or A signal for holding the door member in an open state is output to the
また、所定の開放期間が終了したタイミング（扉開放時間管理用タイマの値が１から０になったタイミング）で開始する特図状態更新処理では、所定の閉鎖期間（例えば１．５秒間）可変入賞口２３４の扉部材の開閉駆動用のソレノイド３３２に、扉部材を閉鎖状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた扉閉鎖時間管理用タイマの記憶領域に閉鎖期間を示す情報を設定する。また、コマンド設定送信処理（ステップＳ９３１６）で一般コマンド大入賞口閉鎖設定送信処理を実行させるために上述の送信情報記憶領域に２０Ｈを送信情報（一般情報）として追加記憶する。
In the special figure state update process that starts at the timing when the predetermined opening period ends (the timing when the door opening time management timer value changes from 1 to 0), the predetermined closing period (for example, 1.5 seconds) is variable. A signal for holding the door member in a closed state is output to the
また、この扉部材の開放・閉鎖制御を所定回数（例えば１５ラウンド）繰り返し、終了したタイミングで開始する特図状態更新処理では、所定の終了演出期間（例えば３秒間）すなわち装飾図柄表示装置２０８による大当りを終了することを遊技者に報知する画像を表示している期間待機するように設定するためにＲＡＭ３０８に設けた演出待機時間管理用タイマの記憶領域に演出待機期間を示す情報を設定する。また、コマンド設定送信処理（ステップＳ９３１６）で一般コマンド終了演出設定送信処理を実行させるために上述の送信情報記憶領域に０８Ｈを送信情報（一般情報）として追加記憶する。
Further, in the special figure state update process that is repeated at a predetermined timing (for example, 15 rounds) by repeating the opening / closing control of the door member a predetermined number of times (for example, for 3 seconds), that is, by the decorative
また、所定の終了演出期間が終了したタイミング（演出待機時間管理用タイマの値が１から０になったタイミング）で開始する特図状態更新処理では、特図の状態を非作動中に設定する。特図の状態が非作動中の場合における特図状態更新処理では、何もせずに次のステップＳ９３１５に移行するようにしている。 Further, in the special figure state update process which starts at the timing when the predetermined end production period ends (the timing when the production standby time management timer value changes from 1 to 0), the special figure state is set to inactive. . In the special figure state update process when the special figure is in a non-operating state, nothing is done and the process proceeds to the next step S9315.
ステップＳ９３１５では、特図関連抽選処理を行う。この特図関連抽選処理では、特図変動遊技および可変入賞口２３４の開閉制御を行っておらず（特図の状態が非作動中）、且つ、保留している特図変動遊技の数が１以上である場合に、上述の図２５５（ａ）の大当り判定テーブル、同図（ｂ）の高確率状態移行判定テーブル、同図（ｃ）のタイマ番号決定テーブルなどを使用した各種抽選のうち、最初に大当り判定を行う。具体的には、ステップＳ９２０３で乱数値記憶領域に記憶した特図当選乱数値が、図２５５（ａ）に示す大当り判定テーブルの第１特図始動口用抽選データの数値範囲であるか否かを判定し、特図当選乱数値が第１特図始動口用抽選データの数値範囲である場合には、特図変動遊技の当選と判定してＲＡＭ３０８に設けた大当りフラグの格納領域に大当りとなることを示す情報を設定する（ここで、大当りの情報をＲＡＭ３０８に設定することを大当りフラグをオンに設定するという）。一方、特図当選乱数値が第１特図始動口用抽選データの数値範囲以外である場合には、特図変動遊技の外れと判定してＲＡＭ３０８に設けた大当りフラグの格納領域に外れとなることを示す情報を設定する（ここで、外れの情報をＲＡＭ３０８に設定することを大当りフラグをオフに設定するという）。なお、保留している特図変動遊技の数は、ＲＡＭ３０８に設けた特図保留数記憶領域に記憶するようにしており、当り判定をするたびに、保留している特図変動遊技の数から１を減算した値を、この特図保留数記憶領域に記憶し直すようにしている。また、当り判定に使用した乱数値を消去する。
In step S9315, special drawing related lottery processing is performed. In this special drawing-related lottery process, the opening / closing control of the special figure variable game and the variable winning
具体例としては、遊技状態が低確率状態であり、第１特図始動口２３０への球入賞の検出に基づいて取得した特図当選乱数値が１０１００の場合は大当りフラグをオンに設定し、特図当選乱数値が１０２００の場合は大当りフラグをオフに設定する。また、第２特図始動口２３２への球入賞の検出に基づいて取得した特図当選乱数値が２０１００の場合は大当りフラグをオンに設定し、特図当選乱数値が２０２００の場合は大当りフラグをオフに設定する。
As a specific example, when the gaming state is a low probability state, and the special figure winning random number value acquired based on the detection of the ball winning to the first special
大当りフラグにオンを設定した場合には、次に確変移行判定を行う。具体的には、ステップＳ９２０３で乱数値記憶領域に記憶した特図乱数値が、図２５５（ｂ）に示す移行判定乱数の数値範囲であるか否かを判定し、特図乱数値が抽選データの数値範囲である場合には、ＲＡＭ３０８に設けた確変（確率変動）フラグの格納領域に、特別大当り遊技を開始することを示す情報を設定する。（ここで、特別大当り遊技開始の情報をＲＡＭ３０８に設定することを確変フラグをオンに設定するという）。一方、特図乱数値が抽選データの数値範囲以外である場合には、上述の確変フラグの格納領域に、大当り遊技を開始することを示す情報を設定する（ここで、大当り遊技開始の情報をＲＡＭ３０８に設定することを確変フラグをオフに設定するという）。例えば、取得した特図乱数値が２０の場合には確変フラグをオンに設定する。一方、取得した特図乱数値が特図乱数値が８０の場合には確変フラグをオフに設定する。
If the big hit flag is set to ON, the probability variation transition determination is performed next. Specifically, it is determined whether or not the special figure random value stored in the random value storage area in step S9203 is within the numerical range of the transition determination random number shown in FIG. Is set in the storage area of the probability variation (probability variation) flag provided in the
大当り判定の結果に関わらず、次にタイマ番号を決定する処理を行う。具体的には、上述の特図タイマ乱数値生成用の乱数カウンタの値を特図タイマ乱数値として取得する。大当りフラグの値、および取得した特図タイマ乱数値を含む図２５５（ｃ）に示すタイマ乱数の数値範囲に対応するタイマ番号を選択し、ＲＡＭ３０８に設けた所定のタイマ番号格納領域に記憶する。さらに、そのタイマ番号に対応する変動時間を、特図変動表示時間として、上述の特図表示図柄更新タイマに記憶し、コマンド設定送信処理（ステップＳ９３１６）で一般コマンド回転開始設定送信処理を実行させるために上述の送信情報記憶領域に０１Ｈを送信情報（一般情報）として追加記憶してから処理を終了する。
Regardless of the result of the big hit determination, the process for determining the timer number is performed next. Specifically, the value of the random counter for generating the special figure timer random value described above is acquired as the special figure timer random value. A timer number corresponding to the numerical value range of the timer random number shown in FIG. 255 (c) including the value of the big hit flag and the acquired special figure timer random number value is selected and stored in a predetermined timer number storage area provided in the
例えば、大当りフラグがオフで、取得した特図タイマ乱数値が５００００の場合には、特図タイマ乱数値は０〜６０２３５の範囲であることから、タイマ番号決定テーブルのそれらの条件に対応する１行目に記憶しているタイマ番号を示すタイマ１、および変動時間を示す５を選択し、ＲＡＭ３０８に設けたそれぞれの記憶領域に記憶する。一方、大当りフラグがオンで、取得した特図タイマ乱数値が６４０００の場合には、特図タイマ乱数値は０〜１５５３５の範囲ではないことからタイマ２は選択せず、１５５３６〜２４５３５ではないことからタイマ３は選択せず、２４５３６〜６２５３５ではないことからタイマ４は選択しないが、６２５３６〜６５５３５の範囲内であることから、タイマ番号決定テーブルのそれらの条件に対応する８行目に記憶しているタイマ番号を示すタイマ５、および変動時間を示す５０を選択し、ＲＡＭ３０８に設けたそれぞれの記憶領域に記憶する。なお、割り込み処理の開始周期である２ｍｓを考慮して、選択した変動時間の値に５００（１０００ｍｓ／２ｍｓ）を掛けた値を変動時間記憶領域にセットする。例えば、変動時間が５秒の場合には、変動時間記憶領域には２５００の値を初期値としてセットし、ステップＳ９３０８のタイマ更新処理を実行する度に、この変動時間記憶領域の値を１だけ減算するようにすることで、割り込み処理の実行回数により時間の経過を計測できるようにしている。また、複数回（例えば５回）のタイマ割込処理の実行ごと（例えば２ｍｓ周期）に変動時間記憶領域の値を減算する場合には、変動時間が１０秒の場合であれば、１０秒が１００００ｍｓであることから周期（２ｍｓ×５）で割り算して１０００を変動時間記憶領域に設定する。
For example, when the big hit flag is off and the acquired special figure timer random number value is 50000, the special figure timer random number value is in the range of 0 to 60235, so 1 corresponding to those conditions of the timer number determination table. The
ステップＳ９３１６では、コマンド設定送信処理を行う（詳細は後述する）。なお、演出制御部３５０に送信する出力予定情報は１６ビットで構成しており、ビット１５はストローブ情報（オンの場合、データをセットしていることを示す）、ビット１１〜１４はコマンド種別（００Ｈの場合は基本コマンド、０１Ｈの場合は図柄変動開始コマンド、０４Ｈの場合は図柄変動停止コマンド、０５Ｈの場合は入賞演出開始コマンド、０６Ｈの場合は終了演出開始コマンド、０７Ｈの場合は大当りラウンド数指定コマンド、０ＥＨの場合は復電コマンド、０ＦＨの場合はＲＡＭクリアコマンドをそれぞれ示すなどコマンドの種類を特定可能な情報）、ビット０〜１０はコマンドデータ（コマンド種別に対応する所定の情報）で構成している。
In step S9316, command setting transmission processing is performed (details will be described later). The output schedule information to be transmitted to the
具体的には、ストローブ情報は上述のコマンド送信処理でオン、オフするようにしている。また、コマンド種別が図柄変動開始コマンドの場合であればコマンドデータに、大当りフラグの値、確変フラグの値、特図関連抽選処理で選択したタイマ番号などを示す情報を含み、図柄変動停止コマンドの場合であれば、大当りフラグの値、確変フラグの値などを含み、入賞演出コマンドおよび終了演出開始コマンドの場合であれば、確変フラグの値などを含み、大当りラウンド数指定コマンドの場合であれば確変フラグの値、大当りラウンド数などを含むようにしている。コマンド種別が基本コマンドを示す場合は、コマンドデータにデバイス情報、第１特図始動口２３０への入賞の有無、第２特図始動口２３２への入賞の有無、可変入賞口２３４への入賞の有無などを含む。
Specifically, the strobe information is turned on and off in the command transmission process described above. If the command type is a symbol variation start command, the command data includes information indicating the value of the big hit flag, the probability variation flag, the timer number selected in the special symbol related lottery process, etc. If it is a case, it includes the value of the jackpot flag, the probability variation flag, etc. If it is a winning effect command and an end effect start command, it includes the value of the probability variation flag, etc. If it is a jackpot round number designation command The value of the probability variation flag, the number of big hit rounds, etc. are included. When the command type indicates a basic command, device information in the command data, presence / absence of winning at the first special
また、上述の一般コマンド回転開始設定送信処理では、コマンド種別に０１Ｈ、コマンドデータにＲＡＭ３０８に記憶している大当りフラグの値、確変フラグの値、特図関連抽選処理で選択したタイマ番号、保留している特図変動遊技の数などを示す情報を設定する。上述の一般コマンド回転停止設定送信処理では、コマンド種別に０４Ｈ、コマンドデータにＲＡＭ３０８に記憶している大当りフラグの値、確変フラグの値などを示す情報を設定する。上述の一般コマンド入賞演出設定送信処理では、コマンド種別に０５Ｈ、コマンドデータにＲＡＭ３０８に記憶している入賞演出期間中に装飾図柄表示装置２０８・各種ランプ４１８・スピーカ１２０に出力する演出制御情報、確変フラグの値、保留している特図変動遊技の数などを示す情報を設定する。上述の一般コマンド終了演出設定送信処理では、コマンド種別に０６Ｈ、コマンドデータにＲＡＭ３０８に記憶している演出待機期間中に装飾図柄表示装置２０８・各種ランプ４１８・スピーカ１２０に出力する演出制御情報、確変フラグの値、保留している特図変動遊技の数などを示す情報を設定する。上述の一般コマンド大入賞口開放設定送信処理では、コマンド種別に０７Ｈ、コマンドデータにＲＡＭ３０８に記憶している大当りラウンド数、確変フラグの値、保留している特図変動遊技の数などを示す情報を設定する。上述の一般コマンド大入賞口閉鎖設定送信処理では、コマンド種別に０８Ｈ、コマンドデータにＲＡＭ３０８に記憶している大当りラウンド数、確変フラグの値、保留している特図変動遊技の数などを示す情報を設定する。第１副制御部４００では、受信した出力予定情報に含まれるコマンド種別により、主制御部３００における遊技制御の変化に応じた演出制御の決定が可能になるとともに、出力予定情報に含まれているコマンドデータの情報に基づいて、演出制御内容を決定することができるようになる。
In the general command rotation start setting transmission process described above, the command type is 01H, the jackpot flag value stored in the
ステップＳ９３１７では、外部出力信号設定処理を行う。この外部出力信号設定処理では、ＲＡＭ３０８に記憶している遊技情報を、情報出力回路３３４を介してパチンコ機１００とは別体の情報入力回路３５０に出力する。
In step S9317, an external output signal setting process is performed. In this external output signal setting process, the game information stored in the
ステップＳ９３１８では、機能限定状態終了条件が成立しているか否か（本実施例では、上述の機能限定タイマ記憶領域から機能限定タイマの値を読み出して１を減算し、減算後の機能限定タイマの値が０になっているか否か）を判定する。そして、機能限定状態終了条件が成立している場合（本実施例では、減算後の機能限定タイマが０である場合）はステップＳ９３１９に進み、機能限定状態終了条件が成立していない場合（本実施例では、減算後の機能限定タイマが０でない場合）はステップＳ９３１９の処理を行うことなくステップＳ９３２１に進む。なお、本実施例では、上述の機能限定ウェイト処理において機能限定タイマの初期値として３を設定しているため、機能限定ウェイト処理において初期値を設定し、且つ、主制御部タイマ割り込みの割り込みを許可してから、最大で約６ｍｓ（＝約２ｍｓ（主制御部タイマ割り込みの周期）×３）後、最小で約４ｍｓ（＝約２ｍｓ（主制御部タイマ割り込みの周期）×２）後に機能限定タイマの減算結果が０になる（機能限定を解除する）。 In step S9318, whether or not the function limitation state termination condition is satisfied (in this embodiment, the value of the function limitation timer is read from the function limitation timer storage area described above, and 1 is subtracted. Whether or not the value is 0). If the function limited state end condition is satisfied (in this embodiment, the function limited timer after subtraction is 0), the process proceeds to step S9319, and the function limited state end condition is not satisfied (this In the embodiment, if the function limitation timer after subtraction is not 0), the process proceeds to step S9321 without performing the process of step S9319. In this embodiment, since 3 is set as the initial value of the function limited timer in the above function limited wait process, the initial value is set in the function limited wait process, and the main control unit timer interrupt is interrupted. After enabling, the function is limited to a maximum of about 6 ms (= about 2 ms (main control unit timer interrupt cycle) × 3) and a minimum of about 4 ms (= about 2 ms (main control unit timer interrupt cycle) × 2). The timer subtraction result becomes 0 (function limitation is canceled).
ステップＳ９３１９では、電源ステータス、チェックサムなど所定の電断情報などを用いて、電断前の状態に復帰したこと、さらに入力ポートの履歴情報の更新が正常に終了したことを示す復帰コマンドを第１副制御部４００に送信する復帰コマンド設定送信処理を行う（詳細は後述する）。また、その処理に続いて、後述する基本コマンド設定送信処理を実行して、遊技の進行状況を示す様々な情報を含んだ基本コマンドを送信するようにしている。
In step S9319, using a predetermined power interruption information such as a power status and checksum, a return command indicating that the state before the power interruption has been restored and that the update of the history information of the input port has been normally completed is issued. A return command setting transmission process to be transmitted to the first
ステップＳ９３２０では、デバイス監視処理を行う。このデバイス監視処理では、ステップＳ９３０３において信号状態記憶領域に記憶した各種センサの信号状態を読み出して、ガラス枠開放エラーの有無、前枠開放エラーの有無、または下皿満タンエラーの有無などを監視し、ガラス枠開放エラー、前枠開放エラー、または下皿満タンエラーを検出した場合に、演出制御部３５０に送信すべき送信情報に、ガラス枠開放エラーの有無、前枠開放エラーの有無、下皿満タンエラーの有無を示すデバイス情報を設定する。また、各種ソレノイド３３２を駆動して第２特図始動口２３２や、可変入賞口２３４の開閉を制御したり、表示回路を介して普図表示装置２１０、特図表示装置２１２、２１４、各種状態表示部３２８などに出力する表示データを、Ｉ／Ｏ３１０の出力ポートに設定する。また、後述の払出要求数送信処理（ステップＳ９３１１）のステップＳ９４１５で設定した出力予定情報を出力ポート３１０を介して第１副制御部４００に出力する。
In step S9320, device monitoring processing is performed. In this device monitoring process, the signal states of various sensors stored in the signal state storage area in step S9303 are read to monitor whether there is a glass frame opening error, a front frame opening error, or a lower pan full error. When the glass frame open error, front frame open error, or lower pan full error is detected, the transmission information to be transmitted to the
ステップＳ９３２１では、低電圧信号がオンであるか否かを監視する。そして、低電圧信号がオンの場合（電源の遮断を検知した場合）にはステップＳ９３２３に進み、低電圧信号がオフの場合（電源の遮断を検知していない場合）にはステップＳ９３２２に進む。 In step S9321, it is monitored whether the low voltage signal is on. If the low-voltage signal is on (when power-off is detected), the process proceeds to step S9323. If the low-voltage signal is off (when power-off is not detected), the process proceeds to step S9322.
ステップＳ９３２２では、タイマ割り込みエンド処理を行う。このタイマ割り込みエンド処理では、ステップＳ９３０１で一時的に退避した各レジスタの値を元の各レジスタに設定したり、割り込み許可の設定などを行う。 In step S9322, timer interrupt end processing is performed. In this timer interrupt end process, the value of each register temporarily saved in step S9301 is set in each original register, or interrupt permission is set.
ステップＳ９３２３では、上述の電源ステータス記憶領域に記憶した電源ステータスの情報を読み出し、読み出した電源ステータスの情報が正常状態を示す情報であるか否かを判定する。そして、電源ステータスの情報が正常状態を示す情報の場合にはステップＳ９３２５に進み、そうでない場合にはステップＳ９３２４に進む。 In step S9323, the power status information stored in the power status storage area is read, and it is determined whether or not the read power status information is information indicating a normal state. If the power status information is information indicating a normal state, the process proceeds to step S9325; otherwise, the process proceeds to step S9324.
ステップＳ９３２４では、電断時処理１を行う。この電断時処理１では、上述のスタックポインタ退避領域に現在のスタックポインタの値を記憶し、上述の電源ステータス記憶領域にサスペンドを示す情報を設定する。また、ＲＡＭ３０８の所定の領域（例えば全ての領域）に記憶している１バイトデータを初期値が０である１バイト構成のレジスタに全て加算し、チェックサム算出用数値記憶領域に記憶している値からその加算した結果を減算した値をチェックサム（電断時チェックサム）として算出し、算出した電断時チェックサムを上述のチェックサム算出用数値記憶領域に記憶し、ＲＡＭ３０８への書き込みを禁止する設定を行った後、無限ループとなる。
In step S9324,
ステップＳ９３２５では、電断時処理２を行う。この電断時処理２では、上述のスタックポインタ退避領域に現在のスタックポインタの値を記憶することなく、上述の電源ステータス記憶領域にサスペンドを示す情報を設定する。また、ＲＡＭ３０８に記憶している数値を読み出してチェックサム（電断時チェックサム）を算出し、算出した電断時チェックサムを上述のチェックサム算出用数値記憶領域に記憶し、ＲＡＭ３０８への書き込みを禁止する設定を行った後、無限ループとなる。
In step S9325,
＜払出要求数送信処理＞ <Transmission request number transmission processing>
次に、図２６０を用いて、上述の主制御部タイマ割り込み処理における払出要求数送信処理（ステップＳ９３１１）について説明する。なお、同図は払出要求数送信処理の流れを示すフローチャートである。 Next, a payout request number transmission process (step S9311) in the above-described main control unit timer interrupt process will be described with reference to FIG. This figure is a flowchart showing the flow of the payout request number transmission process.
ステップＳ９４０１では、ＲＡＭ３０８に設けた払出要求数記憶領域に払出要求数として０を設定する。
In step S9401, 0 is set as the number of payout requests in the payout request number storage area provided in the
ステップＳ９４０２では、ＲＡＭ３０８に設けた出力予定情報記憶領域から出力予定情報（Ｉ／Ｏポート３１０から出力する予定の情報）を読み出し、出力予定情報に情報が設定されているか否かを判定する。そして、出力予定情報に情報が設定されている場合にはステップＳ９４１５に進み、出力予定情報に情報が設定されていない場合にはステップＳ９４０３に進む。
In step S9402, the output schedule information (information scheduled to be output from the I / O port 310) is read from the output schedule information storage area provided in the
ステップＳ９４０３では、電源投入後の最初の送信処理か否かを示す情報をＲＡＭ３０８に設けた所定の記憶領域から読み出して、電源投入後の最初の送信処理か否かを判定する。そして、電源投入後の最初の送信処理の場合にはステップＳ９４１２に進み、そうでない場合はステップＳ９４０４に進む。
In step S9403, information indicating whether or not it is the first transmission process after power-on is read from a predetermined storage area provided in the
ステップＳ９４０４では、最初に、入賞により賞球の払出しを行う各入賞口（本実施例では、一般入賞口２２６、第１、第２特図始動口２３０、２３２、および可変入賞口２３４）を、処理対象として順次選択する。次に、各処理対象に対応してＲＡＭ３０８に設けられた払出カウンタ記憶領域から、各処理対象の払出カウンタの値を読み出し、払出カウンタの値が０であるか否かを判定する。そして、処理対象の払出カウンタが０の場合はステップＳ９４０５に進み、処理対象の払出カウンタが０以外の場合はステップＳ９４０６に進む。
In step S9404, first, each winning opening for paying out the winning ball by winning (in this embodiment, the general winning
ステップＳ９４０５では、全ての処理対象の払出カウンタの処理が終了したか否かを判定する。そして、全ての処理対象の払出カウンタの処理が終了した場合には主制御部タイマ割り込み処理に復帰し、全ての処理対象の払出カウンタの処理が終了していない場合はステップＳ９４０４に戻り、残りの処理対象の払出カウンタの処理を継続する。 In step S9405, it is determined whether or not the processing of all the payout counters to be processed has been completed. When processing of all processing target payout counters is completed, the process returns to the main control unit timer interrupt processing. When processing of all processing target payout counters is not completed, the process returns to step S9404, and the remaining Continue processing the payout counter to be processed.
ステップＳ９４０６では、上述の払出カウンタ記憶領域から処理対象の払出カウンタの値を読み出して１を減算した後、減算後の値を新たな払出カウンタの値として元の払出カウンタ記憶領域に記憶する。 In step S9406, the value of the payout counter to be processed is read out from the payout counter storage area described above, and 1 is subtracted. Then, the value after subtraction is stored in the original payout counter storage area as a new payout counter value.
ステップＳ９４０７では、上述の図２５６（ａ）の払出要求数テーブルを参照し、処理対象に対応する払出要求情報（払出要求数）を取得して、ＲＡＭ３０８の所定記憶領域に記憶する。例えば、処理対象が第１特図始動口２３０の場合には、払出要求数として払出要求テーブルの１行目のデータ、すなわち３を選択する。他の処理対象も同様にして、処理対象が第２特図始動口２３２の場合には払出要求テーブルの２行目のデータである４を、処理対象が一般入賞口２２６の場合には払出要求テーブルの３行目のデータである１０を、処理対象が可変入賞口２３４の場合には払出要求テーブルの４行目のデータである１５をそれぞれ選択する。
In step S9407, referring to the above-mentioned payout request number table in FIG. 256 (a), payout request information (number of payout requests) corresponding to the processing target is acquired and stored in a predetermined storage area of the
ステップＳ９４０８では、ハードウェア乱数カウンタとして使用している、基本回路３０２に設けている１または２の値をランダムに出力する乱数生成回路（図示せず）から取得した乱数値と、前回の送信に使用した加工種別（前回加工種別）に基づいて（過去の加工種別の履歴に基づいて）、新しい加工種別（今回加工種別）を選択する。具体的には、ＲＡＭ３０８に設けた前回加工種別記憶領域から前回の送信時に選択し、記憶した前回加工種別を読み出し、この前回加工種別に、取得した乱数値を加算する。そして、加算結果が４未満の場合には加算結果をＲＡＭ３０８に設けた今回加工種別記憶領域に今回加工種別として記憶し、加算結果が４以上の場合には加算結果から４を減算し、この減算結果を今回加工種別記憶領域に今回加工種別として記憶する。
In step S9408, a random number value obtained from a random number generation circuit (not shown) that is used as a hardware random number counter and is randomly output from the
ステップＳ９４０９では、ステップＳ９４０８で今回加工種別記憶領域に記憶した今回加工種別を読み出すと共に、上述の図２５６（ｂ）の払出加工テーブルを参照して、今回加工種別に対応する加工データを選択する。例えば、今回加工種別が０の場合には、加工データとして払出加工テーブルの１行目のデータ、すなわち００Ｈを選択する。他の加工データも同様にして、今回加工種別が１の場合には払出加工テーブルの２行目のデータである１３Ｈを、今回加工種別が２の場合には払出加工テーブルの３行目のデータである２ＥＨを、今回加工種別が３の場合には払出加工テーブルの４行目のデータである３９Ｈをそれぞれ選択する。 In step S9409, the current machining type stored in the current machining type storage area in step S9408 is read, and the machining data corresponding to the current machining type is selected with reference to the above-described payout machining table in FIG. 256 (b). For example, when the current processing type is 0, the first row of data in the payout processing table, that is, 00H is selected as the processing data. Similarly for other machining data, if the current machining type is 1, 13H, which is the data in the second row of the payout machining table, and if the current machining type is 2, the data in the third row of the payout machining table. 2EH is selected, and if the current processing type is 3, 39H that is data in the fourth row of the payout processing table is selected.
ステップＳ９４１０では、ステップＳ９４０８で今回加工種別記憶領域に記憶した今回加工種別を読み出して払出要求情報に追加する。 In step S9410, the current machining type stored in the current machining type storage area in step S9408 is read and added to the payout request information.
ステップＳ９４１１では、ステップＳ９４０９で選択した加工データを用いて払出要求情報を加工する。本実施例では、払出要求数と加工データの排他的論理和（ＥＸＯＲ）を算出し、その算出結果を、加工後の払出要求数として払出要求情報に設定する。例えば、払出要求数が３（００００００１１Ｂ(数値の後ろのＢは数値が２進数であることを示す。以下同じ)）、加工データが００Ｈ（００００００００Ｂ）の場合、払出要求数と加工データの排他的論理和は３であるから、加工後の払出要求数は３である。また、払出要求数が３、加工データが１３Ｈ（０００１００１１Ｂ）の場合、払出要求数と加工データの排他的論理和は１０Ｈ（０００１００００Ｂ）であるから、加工後の払出要求数は１０Ｈであり、払出要求数が３、加工データが２ＥＨ（００１０１１１０Ｂ）の場合、払出要求数と加工データの排他的論理和は２ＤＨ（００１０１１００Ｂ）であるから、加工後の払出要求数は２ＤＨであり、払出要求数が３、加工データが３９Ｈ（００１１１００１Ｂ）の場合、払出要求数と加工データの排他的論理和は３ＡＨ（００１１１０１０Ｂ）であるから、加工後の払出要求数は３ＡＨである。 In step S9411, the payout request information is processed using the processing data selected in step S9409. In this embodiment, the exclusive OR (EXOR) of the number of payout requests and the processed data is calculated, and the calculation result is set in the payout request information as the number of payout requests after processing. For example, when the number of payout requests is 3 (00000011B (B after the numerical value indicates that the numerical value is a binary number; the same applies hereinafter)) and the processing data is 00H (00000000B), the number of payout requests and the processing data are exclusive. Since the logical sum is 3, the number of payout requests after processing is 3. In addition, when the number of payout requests is 3 and the processing data is 13H (00010011B), the exclusive OR of the number of payout requests and the processing data is 10H (00010000B), so the number of payout requests after processing is 10H and the payout When the number of requests is 3 and the processing data is 2EH (00101110B), the exclusive OR of the number of payout requests and the processing data is 2DH (00101100B), so the number of payout requests after processing is 2DH, and the number of payout requests is 3. When the machining data is 39H (00111001B), the exclusive OR of the number of payout requests and the machining data is 3 AH (00111010B), so the number of payout requests after machining is 3 AH.
ステップＳ９４１２では、払出要求情報に初期化情報（後述する電源投入情報のビットにオン）をセットする。 In step S9412, initialization information (ON in a bit of power-on information described later) is set in the payout request information.
ステップＳ９４１３では、ステップＳ９４１１またはステップＳ９４１２で設定した払出要求情報をＩ／Ｏポート３１０から払出制御部６００に出力する。
In step S9413, the payout request information set in step S9411 or step S9412 is output from the I /
ステップＳ９４１４では、払出要求情報にストローブ情報を追加する。 In step S9414, strobe information is added to the payout request information.
ステップＳ９４１５では、払出要求情報を、ＲＡＭ３０８に設けた出力予定情報記憶領域に出力予定情報として記憶する。ステップＳ９４０１で払出要求情報をクリアした場合には、後続のデバイス監視処理（ステップＳ９３０２）において、全てオフを示す情報をＩ／Ｏポート３１０から払出制御部６００に出力する。また、ステップＳ９４１４でストローブ情報を追加した場合には、後続のデバイス監視処理（ステップＳ９３０２）において、ストローブ情報を追加した払出要求情報をＩ／Ｏポート３１０から払出制御部６００に出力する。
In step S9415, the payout request information is stored as output schedule information in an output schedule information storage area provided in the
この払出要求数送信処理のステップＳ９４１３の処理ではストローブ情報を含まず、払出要求情報を含む信号をＩ／Ｏポート３１０から払出制御部６００に出力する。この払出要求数送信処理ではＲＡＭ３０８に設けた出力予定情報に記憶領域の出力予定情報にストローブ情報、および払出要求情報を記憶させたところで処理を終了し、この出力予定情報をＩ／Ｏポート３１０から信号として出力することはしない。次にデバイス監視処理（ステップＳ９３２０）でストローブ情報、および払出要求情報、すなわち出力予定情報を含む信号をＩ／Ｏポート３１０から払出制御部６００に出力する。これにより払出制御部６００の基本回路が入力しているストローブ信号も立ち下がる。さらに次に実行されるタイマ割り込み処理における払出要求数送信処理で、上述の出力予定情報記憶領域を初期化（全信号オフとなる情報を記憶）し、この全オフとなった出力予定情報をＩ／Ｏポート３１０から信号として出力することはしない。次に実行するデバイス監視処理（ステップＳ９３２０）で全信号オフとすることを示す出力予定情報を含む信号をＩ／Ｏポート３１０から払出制御部６００に出力する。ここでストローブ情報もオフにしていることから払出制御部６００の基本回路が入力しているストローブ信号も立ち上がる。
In the process of step S9413 of the payout request number transmission process, a signal including the payout request information is output from the I /
＜タイマ更新処理＞ <Timer update processing>
次に、図２６１を用いて、上述の主制御部タイマ割り込み処理におけるタイマ更新処理（ステップＳ９３０８）について説明する。なお、同図はタイマ更新処理の流れを示すフローチャートである。なお、後述する普図汎用タイマは、上述の普図表示図柄更新タイマ、普図停止時間管理用タイマ、羽根開放時間管理用タイマ、羽根閉鎖時間管理用タイマを兼用した１つのタイマであり、特図汎用タイマは、上述の特図表示図柄更新タイマ、特図停止時間管理用タイマ、特図待機時間管理用タイマ、扉開放時間管理用タイマ、扉開放時間管理用タイマ、扉閉鎖時間管理用タイマ、および演出待機時間管理用タイマを兼用した１つのタイマである。 Next, the timer update process (step S9308) in the main control unit timer interrupt process described above will be described with reference to FIG. This figure is a flowchart showing the flow of timer update processing. The general-purpose general-purpose timer described later is a single timer that combines the above-described general-purpose display symbol update timer, general-purpose stop time management timer, blade opening time management timer, and blade closing time management timer. The general-purpose timer is the above-mentioned special figure display symbol update timer, special figure stop time management timer, special figure standby time management timer, door opening time management timer, door opening time management timer, door closing time management timer , And a timer that also serves as a production standby time management timer.
ステップＳ９５０１では、上述の図２５６（ｃ）のタイマ制御データテーブルを参照して、タイマ種類数、タイマ個数、および処理対象のタイマを取得する。本実施例では、タイマ種類数としてタイマ制御データテーブルの１行目のデータである２、タイマ個数としてタイマ制御データテーブルの２行目のデータである９、処理対象のタイマとしてタイマ１（特図表示図柄更新タイマ）をそれぞれ取得する。 In step S9501, the number of types of timers, the number of timers, and the processing target timer are acquired with reference to the timer control data table in FIG. 256 (c) described above. In this embodiment, the number of timer types is 2, which is data in the first row of the timer control data table, the number of timers is 9, which is data in the second row of the timer control data table, and the timer to be processed is timer 1 (special figure). Display symbol update timer).
ステップＳ９５０２では、処理対象のタイマに対応してＲＡＭ３０８に設けたタイマ値記憶領域からタイマ値を読み出して、そのタイマ値が０であるか否かを判定し、タイマ値が０でない場合はステップＳ９５０３でタイマ値から１を減算し、減算結果を元のタイマ値記憶領域に記憶する。一方、タイマ値が０の場合はステップＳ９５０３の処理を飛ばしてステップＳ９５０４に進む。
In step S9502, the timer value is read from the timer value storage area provided in the
ステップＳ９５０４では、タイマ個数（本実施例では９）から１を減算し、ステップＳ９５０５では、減算後のタイマ個数が０であるか否かを判定する。そして、減算後のタイマ個数が０の場合にはステップＳ９５０７に進み、減算後のタイマ個数が０でない場合はステップＳ９５０６に進む。 In step S9504, 1 is subtracted from the number of timers (9 in this embodiment), and in step S9505, it is determined whether or not the number of timers after subtraction is zero. If the number of timers after subtraction is 0, the process proceeds to step S9507. If the number of timers after subtraction is not 0, the process proceeds to step S9506.
ステップＳ９５０６では、処理対象とするタイマを更新し、次の処理対象のタイマのタイマ値を減算すべくステップＳ９５０２に戻る。本実施例では、処理対象のタイマを、タイマ制御データテーブルの３行目に格納アドレスを記憶した特図表示図柄更新タイマ→タイマ制御データテーブルの４行目に格納アドレスを記憶した普図表示図柄更新タイマ→・・・タイマ制御データテーブルの１０行目に格納アドレスを記憶した普図汎用タイマ→タイマ制御データテーブルの１１行目に格納アドレスを記憶した１０．０８ｍｓタイマの順で更新する。
In step S9506, the timer to be processed is updated, and the process returns to step S9502 to subtract the timer value of the next timer to be processed. In the present embodiment, the processing target timer is a special-figure display design update timer in which the storage address is stored in the third row of the timer control data table. Update timer →... General-purpose timer with storage address stored in
ステップＳ９５０７では、タイマ種類数（本実施例では初期値は２）から１を減算し、ステップＳ９５０８では、減算後のタイマ種類数が０であるか否かを判定する。そして、減算後のタイマ種類が０の場合にはタイマ割り込み処理に復帰し、減算後のタイマ種類が０でない場合はステップＳ９５０９に進む。 In step S9507, 1 is subtracted from the number of timer types (in this embodiment, the initial value is 2). In step S9508, it is determined whether the number of timer types after subtraction is zero. If the timer type after subtraction is 0, the process returns to timer interrupt processing. If the timer type after subtraction is not 0, the process proceeds to step S9509.
ステップＳ９５０９では、処理対象のタイマ（本実施例では、タイマ制御データテーブルの１１行目に格納アドレスを記憶した１０．０８ｍｓタイマ）に対応してＲＡＭ３０８に設けたタイマ値記憶領域からタイマ値を読み出して、そのタイマ値が０であるか否かを判定し、タイマ値が０でない場合はタイマ割り込み処理に復帰し、タイマ値が０の場合はステップＳ９５１０に進む。
In step S9509, the timer value is read from the timer value storage area provided in the
ステップＳ９５１０では、タイマ制御データテーブルからタイマ値の初期値（本実施例では、タイマ制御データテーブルの１２行目のタイマ更新周期に対応する数値の５）を取得し、取得した初期値を処理対象のタイマに設定する。
In step S9510, the initial value of the timer value (in this embodiment, the
ステップＳ９５１１では、タイマ制御データテーブルからタイマ個数を取得し（本実施例では、タイマ個数としてタイマ制御データテーブルの１３行目のデータである１を取得し）、処理対象のタイマを次のタイマ（本実施例では、タイマ制御データテーブルの１４行目に格納アドレスを記憶した特図汎用タイマ）に更新した後、更新後のタイマのタイマ値を減算すべくステップＳ９５０２に戻る。 In step S9511, the number of timers is acquired from the timer control data table (in this embodiment, 1 as data in the 13th row of the timer control data table is acquired as the number of timers), and the timer to be processed is set to the next timer ( In this embodiment, after updating to the special-purpose general-purpose timer storing the storage address in the 14th line of the timer control data table, the process returns to step S9502 to subtract the timer value of the updated timer.
このような構成により、本実施例では、タイマ制御データテーブルの１４行目に対応するタイマは約１０ｍｓ（約２ｍｓ（主制御部タイマ割り込みの割り込み周期）×５（タイマ制御データテーブルの１２行目のタイマ更新周期））毎に更新し、タイマ制御データテーブルの３〜１１行目に対応するタイマは約２ｍｓ（主制御部タイマ割り込みの割り込み周期）ごとに更新する。なお、タイマ制御データテーブルの１４行目に対応するタイマを更新する条件となるタイマ（ここではタイマ制御データテーブルの１１行目に対応するタイマ）は適宜箇所で初期化しておく必要がある。本実施例では、このタイマに対応する特図表示図柄更新タイマの初期化は、特図変動表示時間として、上述の特図関連抽選処理（ステップＳ９３１５）の特図表示図柄更新タイマにタイマ番号に対応する変動時間を記憶するのと同時期（同一割り込み）に行うのが最適である。 With this configuration, in this embodiment, the timer corresponding to the 14th row of the timer control data table is about 10 ms (about 2 ms (interrupt cycle of the main control unit timer interrupt)) × 5 (the 12th row of the timer control data table). The timer corresponding to the 3rd to 11th lines of the timer control data table is updated about every 2 ms (interrupt period of the main control unit timer interrupt). Note that a timer that is a condition for updating the timer corresponding to the 14th row of the timer control data table (here, the timer corresponding to the 11th row of the timer control data table) needs to be initialized at an appropriate place. In the present embodiment, the special figure display symbol update timer corresponding to this timer is initialized with the timer number in the special figure display symbol update timer of the above-mentioned special figure related lottery process (step S9315) as the special figure fluctuation display time. It is best to do this at the same time (same interrupt) as storing the corresponding variation time.
＜コマンド設定送信処理＞ <Command setting transmission processing>
次に、図２６２を用いて、上述の主制御部タイマ割り込み処理におけるコマンド設定送信処理（ステップＳ９３１６）について説明する。なお、同図はコマンド設定送信処理の流れを示すフローチャートである。 Next, the command setting transmission process (step S9316) in the above-described main control unit timer interrupt process will be described with reference to FIG. This figure is a flowchart showing the flow of command setting transmission processing.
ステップＳ９６０１では、第１副制御部４００に送信すべき送信情報に、上述の入賞受付情報、デバイス情報などの汎用情報が含まれているか否かを判定し、送信情報に汎用情報が含まれている場合にはステップＳ９６０２で基本コマンド設定送信処理（詳細は後述する）を行い、送信情報に汎用情報が含まれていない場合にはステップＳ９６０３に進む。
In step S9601, it is determined whether or not the transmission information to be transmitted to the first
ステップＳ９６０３では、第１副制御部４００に送信すべき情報があるか無いか（送信情報記憶領域に送信情報がセットされているかどうか）を判定し、送信すべき情報がある場合にはステップＳ９６０４に進み、そうでない場合は主制御部タイマ割り込み処理に戻る。 In step S9603, it is determined whether there is information to be transmitted to the first sub-control unit 400 (whether transmission information is set in the transmission information storage area). If there is information to be transmitted, step S9604 is determined. If not, return to the main controller timer interrupt process.
ステップＳ９６０４では、上述の図２５６(ｄ)のジャンプテーブルを参照し、ＲＡＭ３０８に設けた送信情報記憶領域に記憶した送信情報に基づいてジャンプ先アドレスを選択する。例えば、送信情報が０１Ｈの場合には、ジャンプ先アドレスとして、ジャンプテーブルの１行目の一般コマンド回転開始設定送信処理（の先頭アドレス）を選択する。送信情報が０１Ｈ以外の場合も同様にして、送信情報が０２Ｈの場合には、ジャンプテーブルの２行目の一般コマンド回転停止設定送信処理（の先頭アドレス）を、送信情報が０４Ｈの場合には、ジャンプテーブルの３行目の一般コマンド入賞演出設定送信処理（の先頭アドレス）を、送信情報が０８Ｈの場合には、ジャンプテーブルの４行目の一般コマンド終了演出設定送信処理（の先頭アドレス）を、送信情報が１０Ｈの場合には、ジャンプテーブルの５行目の一般コマンド大入賞口開放設定送信処理（の先頭アドレス）を、送信情報が２０Ｈの場合には、ジャンプテーブルの６行目の一般コマンド大入賞口閉鎖設定送信処理（の先頭アドレス）を選択する。各処理の処理内容は後述する。
In step S9604, the jump destination address is selected based on the transmission information stored in the transmission information storage area provided in the
ステップＳ９６０５では、ステップＳ９６０４で選択したジャンプ先アドレスをＰＣ（プログラムカウンタ）に設定してジャンプ先アドレスに処理を移し、ジャンプ先アドレス以降に記憶した制御プログラムに従って各種の処理を行う。ジャンプ先での処理が終了すると一旦コマンド設定送信処理に復帰し、直ちに主制御部タイマ割り込み処理に復帰するようにしている。 In step S9605, the jump destination address selected in step S9604 is set in the PC (program counter), the processing is transferred to the jump destination address, and various processes are performed according to the control program stored after the jump destination address. When the process at the jump destination is completed, the process once returns to the command setting transmission process and immediately returns to the main control unit timer interrupt process.
＜基本コマンド設定送信処理＞ <Basic command setting transmission processing>
次に、図２６３を用いて、上述のコマンド設定送信処理における基本コマンド設定送信処理（ステップＳ９６０２）について説明する。なお、同図は基本コマンド設定送信処理の流れを示すフローチャートである。 Next, the basic command setting transmission process (step S9602) in the command setting transmission process described above will be described with reference to FIG. This figure is a flowchart showing the flow of basic command setting transmission processing.
ステップＳ９７０１では、第１副制御部４００に送信すべき基本コマンド情報を、出力予定情報に設定する。
In step S9701, basic command information to be transmitted to the first
ステップＳ９７０２およびステップＳ９７０３では、上述の汎用情報に含まれる入賞受付情報およびデバイス情報を、出力予定情報に含める。 In steps S9702 and S9703, the winning acceptance information and the device information included in the above-described general-purpose information are included in the output schedule information.
ステップＳ９７０４では、コマンド送信処理（詳細は後述する）を行ってから、送信情報記憶領域の送信情報より汎用情報を削除し、処理を終了する。なお、本実施例１では、可変入賞装置内に遊技媒体が進入したことなどを示す情報を含む上述の入賞受付情報と、前面枠扉１０６の開閉状態などを示す情報を含む上述のデバイス情報と、を同時に第１副制御部４００に送信する。なお、始動口や可変入賞装置内に遊技媒体が進入したことなどを示す情報を含む上述の入賞受付情報を先に第１副制御部４００に送信し、同一割り込み内で前面枠扉１０６の開閉状態などを示す情報を含む上述のデバイス情報を第１副制御部４００に送信するようにしてもよい。また、逆に前面枠扉１０６の開閉状態などを示す情報を先に第１副制御部４００に送信し、同一割り込み内で始動口や可変入賞装置内に遊技媒体が進入したことなどを示す情報を含む上述の入賞受付情報を先に第１副制御部４００に送信するようにしてもよい。
In step S 9704, command transmission processing (details will be described later) is performed, and then general-purpose information is deleted from the transmission information in the transmission information storage area, and the processing ends. In the first embodiment, the above-described winning acceptance information including information indicating that a game medium has entered the variable winning device, and the above-described device information including information indicating the open / closed state of the
＜コマンド送信処理＞ <Command transmission processing>
次に、図２６４を用いて、上述のコマンド設定送信処理におけるコマンド送信処理（ステップＳ９７０４）について説明する。なお、同図はコマンド送信処理の流れを示すフローチャートである。 Next, the command transmission process (step S9704) in the command setting transmission process described above will be described with reference to FIG. This figure is a flowchart showing the flow of command transmission processing.
ステップＳ９８０１では、上述の出力予定情報記憶領域に記憶した出力予定情報を読み出して、この出力予定情報のデータをＩ／Ｏポート３１０から第１副制御部４００に出力する。
In step S9801, the output schedule information stored in the output schedule information storage area described above is read, and the data of the output schedule information is output from the I /
ステップＳ９８０２では、データ保持前時間を設定し、ステップＳ９８０３では、ステップＳ９８０２で設定したデータ保持前時間を減算し、データ保持前時間が０になったか否か（データ保持前時間が経過したか否か）を判定する。そして、データ保持前時間が経過している場合にはステップＳ９８０４に進み、データ保持前時間が経過していない場合にはステップＳ９８０３においてデータ保持前時間が経過するのを待つ。 In step S9802, the pre-data retention time is set, and in step S9803, the pre-data retention time set in step S9802 is subtracted to determine whether the pre-data retention time has become 0 (whether the pre-data retention time has elapsed). )). If the pre-data retention time has elapsed, the process advances to step S9804. If the pre-data retention time has not elapsed, the process waits for the pre-data retention time to elapse in step S9803.
ステップＳ９８０４では、出力予定情報にストローブ情報を追加して出力ポート３１０から第１副制御部４００に出力する。
In step S9804, strobe information is added to the output schedule information and output from the
ステップＳ９８０５では、データ保持前時間を設定し、ステップＳ９８０６では、ステップＳ９８０５で設定したデータ保持時間を減算し、データ保持時間が０になったか否か（データ保持時間が経過したか否か）を判定する。そして、データ保持時間が経過している場合にはステップＳ９８０７に進み、データ保持時間が経過していない場合にはステップＳ９８０６においてデータ保持時間が経過するのを待つ。 In step S9805, the pre-data retention time is set, and in step S9806, the data retention time set in step S9805 is subtracted to determine whether the data retention time has become 0 (whether the data retention time has elapsed). judge. If the data retention time has elapsed, the process proceeds to step S9807. If the data retention time has not elapsed, the process waits for the data retention time to elapse in step S9806.
ステップＳ９８０７では、出力予定情報記憶領域に記憶した出力予定情報をクリアし、ステップＳ９８０８では、出力予定情報記憶領域に記憶した出力予定情報を読み出して、この出力予定情報をＩ／Ｏポート３１０から出力する。
In step S 9807, the output schedule information stored in the output schedule information storage area is cleared. In step S 9808, the output schedule information stored in the output schedule information storage area is read, and this output schedule information is output from the I /
コマンド設定送信処理（ステップＳ９３１６）の開始時における送信情報に汎用情報が含まれている場合にはまず、基本コマンド設定送信処理から分岐したコマンド送信処理のステップＳ９８０１でストローブ情報を含まず、汎用情報を含む信号を出力ポート３１０を介して第１副制御部４００に出力し、所定期間後に開始するステップＳ９８０４でストローブ情報、および汎用情報を含む信号を出力ポート３１０を介して第１副制御部４００に出力する。これにより第１副制御部４００の基本回路４０２が入力しているストローブ信号も立ち下がる。さらに所定期間後にステップＳ９８０８で全信号がオフである信号を出力ポート３１０を介して第１副制御部４００に出力するようにしている。ここでストローブ情報もオフにしていることから第１副制御部４００の基本回路４０２が入力しているストローブ信号も立ち上がる。次にステップＳ９６０５からジャンプした先の処理から分岐したコマンド送信処理のステップＳ９８０１でストローブ情報を含まず、一般情報を含む信号を出力ポート３１０を介して第１副制御部４００に出力し、所定期間後に開始するステップＳ９８０４でストローブ情報、および一般情報を含む信号を出力ポート３１０を介して第１副制御部４００に出力する。これにより第１副制御部４００の基本回路４０２が入力しているストローブ信号も立ち下がる。さらに所定期間後にステップＳ９８０８で全信号がオフである信号を出力ポート３１０を介して第１副制御部４００に出力するようにしている。ここでストローブ情報もオフにしていることから第１副制御部４００の基本回路４０２が入力しているストローブ信号も立ち上がる。
When the general information is included in the transmission information at the start of the command setting transmission process (step S9316), first, the general information does not include the strobe information in step S9801 of the command transmission process branched from the basic command setting transmission process. Is output to the first
一方、コマンド設定送信処理（ステップＳ９３１６）の開始時における送信情報に汎用情報が含まれていない場合には汎用情報を出力せず、ステップＳ９６０５からジャンプした先の処理から分岐したコマンド送信処理のステップＳ９８０１でストローブ情報を含まず、一般情報を含む信号を出力ポート３１０を介して第１副制御部４００に出力し、所定期間後に開始するステップＳ９８０４でストローブ情報、および一般情報を含む信号を出力ポート３１０を介して第１副制御部４００に出力する。これにより第１副制御部４００の基本回路４０２が入力しているストローブ信号も立ち下がる。さらに所定期間後にステップＳ９８０８で全信号がオフである信号を出力ポート３１０を介して第１副制御部４００に出力するようにしている。ここでストローブ情報もオフにしていることから第１副制御部４００の基本回路４０２が入力しているストローブ信号も立ち上がる。
On the other hand, if the general information is not included in the transmission information at the start of the command setting transmission process (step S9316), the general information is not output, and the step of the command transmission process branched from the previous process jumped from step S9605 In step S9801, a signal that does not include strobe information but includes general information is output to the first
＜復帰コマンド設定送信処理＞ <Return command setting transmission processing>
次に、図２６５を用いて、上述の主制御部タイマ割り込み処理における復帰コマンド設定送信処理（ステップＳ９３１９）について説明する。なお、同図は復帰コマンド設定送信処理の流れを示すフローチャートである。 Next, a return command setting transmission process (step S9319) in the above-described main control unit timer interrupt process will be described with reference to FIG. This figure is a flowchart showing the flow of return command setting transmission processing.
ステップＳ９９０１では、復電時であるか否かを判定し、復電時であればステップＳ９９０２に進み、そうでなければステップＳ９９０３に進む。 In step S9901, it is determined whether or not the power is restored. If the power is restored, the process proceeds to step S9902, and if not, the process proceeds to step S9903.
ステップＳ９９０２では、出力予定情報記憶領域に記憶した出力予定情報に復電を示す情報を設定してステップＳ９９０４に進む。 In step S9902, information indicating power recovery is set in the output schedule information stored in the output schedule information storage area, and the flow advances to step S9904.
ステップＳ９９０３では、出力予定情報記憶領域に記憶した出力予定情報にＲＡＭクリアを示す情報を設定してステップＳ９９１３に進む。 In step S9903, information indicating RAM clear is set in the output schedule information stored in the output schedule information storage area, and the process proceeds to step S9913.
ステップＳ９９０４では、大当りの表示確定後であるか否かを判定し、大当りの表示後確定後でなければステップＳ９９０５に進み、大当りの表示後確定後であればステップＳ９９０９に進む。 In step S9904, it is determined whether or not the display of the jackpot has been confirmed. If it has not been confirmed after the display of the jackpot, the process proceeds to step S9905. If the display has been confirmed after the display of the jackpot, the process proceeds to step S9909.
ステップＳ９９０５〜ステップＳ９９０８では、出力予定情報記憶領域に記憶した出力予定情報に、遊技状態、特図作動状態、特図抽選結果、保留している特図変動遊技の数および確変抽選結果を追加する。本実施例では、現在の遊技状態に基づいて、通常状態を示す情報、時短状態を示す情報、確変状態を示す情報のいずれかを遊技状態として追加する。また、特図変動遊技が作動している場合には、特図作動状態として作動中を示す情報を追加し、特図変動遊技が作動していない場合には、特図作動状態として停止中を示す情報を追加する。また、大当りフラグをオンに設定している場合には、特図抽選結果として大当りを示す情報を追加し、大当りフラグをオフに設定している場合には、特図抽選結果としてハズレを示す情報を追加する。また、確変フラグをオンに設定している場合には、確変抽選結果として確変を示す情報を追加し、確変フラグをオフに設定している場合には、確変抽選結果としてハズレを示す情報を追加する。 In steps S9905 to S9908, the game state, the special figure operating state, the special figure lottery result, the number of the special figure variable games held and the probability variation lottery result are added to the output schedule information stored in the output schedule information storage area. . In this embodiment, based on the current gaming state, any one of information indicating the normal state, information indicating the short time state, and information indicating the probability variation state is added as the gaming state. Also, when the special figure variable game is operating, information indicating that the special figure is operating is added, and when the special figure variable game is not operating, the special figure operating state is being stopped. Add information to indicate. In addition, when the big hit flag is set on, information indicating a big hit is added as a special figure lottery result, and when the big hit flag is set off, information indicating a loss as a special figure lottery result Add If the probability variation flag is set to ON, information indicating probability variation is added as a probability variation lottery result. If the probability variation flag is set to OFF, information indicating loss is added as a probability variation lottery result. To do.
ステップＳ９９０９〜ステップＳ９９１２では、出力予定情報記憶領域に記憶した出力予定情報に、大当り中か否かを示す情報、特図保留数情報、大入賞口開放回数、確変フラグの値および大入賞口開閉状態を追加する。本実施例では、大当りフラグをオンに設定している場合には大当りを示す情報を追加する。また、特図保留数情報として、特図遊技の保留数（本実施例では０〜４）に対応する保留数データを追加する。また、大入賞口開放回数として、可変入賞口２３４を開放する回数を示す情報を追加する。また、可変入賞口２３４が開放中の場合には、大入賞口開閉状態として可変入賞口２３４が開放中であることを示す情報を追加し、可変入賞口２３４が閉鎖中の場合には、大入賞口開閉状態として大入賞口が閉鎖中であることを示す情報を追加する。
In steps S9909 to S9912, the output schedule information stored in the output schedule information storage area includes information indicating whether or not a big hit is being made, special figure holding number information, number of times of winning a prize opening, the value of a probability change flag, and opening / closing of a prize opening Add state. In this embodiment, when the big hit flag is set to ON, information indicating the big hit is added. Further, as the special figure hold number information, the hold number data corresponding to the special figure game hold number (0 to 4 in this embodiment) is added. In addition, information indicating the number of times the
ステップＳ９９１３では、上述のコマンド送信処理を行う。 In step S9913, the above-described command transmission process is performed.
＜払出制御部リセット割り込み処理＞ <Discharge control unit reset interrupt processing>
次に、図２６６を用いて、払出制御部６００のＣＰＵが実行する払出制御部リセット割り込み処理について説明する。なお、同図は払出制御部リセット割り込み処理の流れを示すフローチャートである。
Next, a payout control unit reset interrupt process executed by the CPU of the
払出制御部６００には、電源が投入されるとリセット信号を出力するリセット信号出力回路を設けている。このリセット信号を入力した基本回路のＣＰＵは、リセット割り込みによりリセットスタートしてＲＯＭに予め記憶している制御プログラムに従って処理を実行する。
The
ステップＳ１１００１では、初期設定１を行う。この初期設定１では、ＣＰＵのスタックポインタ（ＳＰ）へのスタック初期値の設定等を行う。
In step S11001,
ステップＳ１１００２では、低電圧信号がオンであるか否か、すなわち、電圧監視回路が、電源制御部６６０から払出制御部６００に供給している電源の電圧値が所定の値（本実施例では９Ｖ）未満である場合に電圧が低下したことを示す低電圧信号を出力しているか否かを監視する。そして、低電圧信号がオンの場合（電源の遮断を検知した場合）にはステップＳ１１００１の処理を繰り返し実行し、低電圧信号がオフの場合（電源の遮断を検知していない場合）にはステップＳ１１００３に進む。
In step S11002, whether or not the low voltage signal is ON, that is, the voltage value of the power supply that the voltage monitoring circuit supplies from the power
ステップＳ１１００３では、初期設定２を行う。この初期設定２では、後述する払出制御部タイマ割り込み処理を定期毎に実行するための周期を決める数値をカウンタ・タイマに設定する処理、ＲＡＭへの書き込みを許可する設定、Ｉ／Ｏポートの初期設定等を行う。
In step S11003,
ステップＳ１１００４では、電源の遮断前（電断前）の状態に復帰するか否かの判定を行い、電断前の状態に復帰しない場合（パチンコ機１００を初期状態にする場合）にはステップＳ１１００６に進み、電断前の状態に復帰する場合にはステップＳ１１００５に進む。
In step S11004, it is determined whether or not to return to the state before the power interruption (before the power interruption). If the state before the power interruption is not restored (when the
具体的には、最初に、電源基板に設けた操作部を遊技店の店員などが操作した場合に送信されるＲＡＭクリア信号がオン（操作があったことを示す）であるか否か、すなわちＲＡＭクリアが必要であるか否かを判定し、ＲＡＭクリア信号がオンの場合（ＲＡＭクリアが必要な場合）には、パチンコ機１００を初期状態にすべくステップＳ１１００６に進む。一方、ＲＡＭクリア信号がオフの場合（ＲＡＭクリアが必要でない場合）は、ＲＡＭ４０８に設けた電源ステータス記憶領域に記憶した電源ステータスの情報を読み出し、この電源ステータスの情報がサスペンドを示す情報であるか否かを判定する。そして、電源ステータスの情報がサスペンドを示す情報でない場合には、パチンコ機１００を初期状態にすべくステップＳ１１００６に進み、電源ステータスの情報がサスペンドを示す情報である場合には、ＲＡＭの所定の領域（例えば全ての領域）に記憶している１バイトデータを初期値が０である１バイト構成のレジスタに全て加算することによりチェックサムを算出し、算出したチェックサムの結果が特定の値（例えば０）であるか否か（チェックサムの結果が正常であるか否か）を判定する。そして、チェックサムの結果が０の場合（チェックサムの結果が正常である場合）には電断前の状態に復帰すべくステップＳ１１００５に進み、チェックサムの結果が０以外である場合（チェックサムの結果が異常である場合）には、パチンコ機１００を初期状態にすべくステップＳ１１００６に進む。同様に電源ステータスの情報が「サスペンド」以外の情報を示している場合にもステップＳ１１００６に進む。
Specifically, first, a RAM clear signal transmitted when a store clerk or the like of the game shop operates the operation unit provided on the power supply board is turned on (indicating that there is an operation), that is, It is determined whether or not the RAM clear is necessary. If the RAM clear signal is on (when the RAM clear is necessary), the process proceeds to step S11006 to set the
ステップＳ１１００５では、復電時処理を行う。この復電時処理では、ＲＡＭの記憶領域のうち、復電時にクリアすべき記憶領域（コマンドを格納するためのコマンドバッファ、エラー状態を記憶するためのエラーステータスなどを除く記憶領域）の初期化などを行う。 In step S11005, power recovery processing is performed. In this power recovery process, initialization of the RAM storage area to be cleared upon power recovery (the command buffer for storing commands, the storage area excluding error status for storing error status, etc.) is initialized. And so on.
ステップＳ１１００６では、初期化処理を行う。この初期化処理では、割り込み禁止の設定、スタックポインタへのスタック初期値の設定、ＲＡＭの所定の領域（例えば、全ての記憶領域）の初期化などを行う。 In step S11006, initialization processing is performed. In this initialization process, interrupt prohibition setting, stack initial value setting to the stack pointer, predetermined areas (for example, all storage areas) of the RAM, and the like are performed.
ステップＳ１１００７では、初期設定３を行う。この初期設定３では、ＲＡＭに設けたエラーステータス記憶領域に記憶したエラーステータスのうち、不正払出エラーと払出超過エラー以外の情報をクリアしたり、割り込み許可の設定などを行う。
In step S11007,
ステップＳ１１００８では、主制御部３００から入力したデータの中に未解析データがあるか無いかを判定し、未解析データがある場合にはステップＳ１１００９でコマンド解析処理（詳細は後述する）を行い、未解析データがない場合にはステップＳ１１０１０に進む。
In step S11008, it is determined whether or not there is unanalyzed data in the data input from the
ステップＳ１１０１０では、低電圧信号がオフであるか否かを監視し、低電圧信号がオフの場合（電源の遮断を検知していない場合）にはステップＳ１１００８に戻り、低電圧信号がオンの場合（電源の遮断を検知した場合）にはステップＳ１１０１１に進む。 In step S11010, it is monitored whether or not the low voltage signal is off. If the low voltage signal is off (when power-off is not detected), the process returns to step S11008, and the low voltage signal is on. In the case of detecting a power shutdown, the process proceeds to step S11011.
ステップＳ１１０１１では、電断時処理を行う。この電断時処理では、ＲＡＭに設けたスタックポインタ退避領域に現在のスタックポインタの値を記憶し、上述の電源ステータス記憶領域にサスペンドを示す情報を設定する。また、ＲＡＭの所定の領域（例えば全ての領域）に記憶している１バイトデータを初期値が０である１バイト構成のレジスタに全て加算し、チェックサム算出用数値記憶領域に記憶している値からその加算した結果を減算した値をチェックサム（電断時チェックサム）として算出し、算出した電断時チェックサムを上述のチェックサム算出用数値記憶領域に記憶し、ＲＡＭへの書き込みを禁止する設定などを行う。 In step S11011, a power interruption process is performed. In the power interruption process, the current stack pointer value is stored in the stack pointer save area provided in the RAM, and information indicating suspend is set in the power status storage area. Further, all 1-byte data stored in a predetermined area (for example, all areas) of the RAM is added to a 1-byte register whose initial value is 0 and stored in a checksum calculation numerical storage area. The value obtained by subtracting the result of addition from the value is calculated as a checksum (checksum at power interruption), and the calculated checksum at power interruption is stored in the above-mentioned numerical storage area for checksum calculation, and written to the RAM. Perform prohibited settings.
ステップＳ１１０１２では、低電圧信号がオンであるか否かを監視し、低電圧信号がオンの場合（電源の遮断を検知した場合）にはステップＳ１１０１２の処理を繰返し実行して低電圧信号がオフになるのを待ち、低電圧信号がオフの場合（電源の遮断を検知していない場合）にはステップＳ１１００１に戻り、払出制御部リセット割り込み処理を最初から開始する。すなわち、このステップＳ１１０１２では、ステップＳ１１０１０で低電圧信号を入力した後（電源の遮断を検知した後）で、この低電圧信号の出力が停止したことを検知した場合（電源の復帰を検知した場合）に払出制御回路を初期化する初期化処理を行う。 In step S11012, it is monitored whether or not the low voltage signal is on. If the low voltage signal is on (when power-off is detected), the process of step S11012 is repeatedly executed to turn off the low voltage signal. When the low voltage signal is off (when power-off is not detected), the process returns to step S11001, and the payout control unit reset interrupt process is started from the beginning. That is, in step S11012, after the low voltage signal is input in step S11010 (after the power supply is detected to be shut off), it is detected that the output of the low voltage signal is stopped (when the power supply is detected to be restored). ) Performs an initialization process for initializing the payout control circuit.
＜コマンド解析処理＞ <Command analysis processing>
次に、図２６７を用いて、上述の払出制御部リセット割り込み処理におけるコマンド解析処理（ステップＳ１１００９）について説明する。なお、同図はコマンド解析処理の流れを示すフローチャートである。 Next, a command analysis process (step S11009) in the above-described payout control unit reset interrupt process will be described with reference to FIG. This figure is a flowchart showing the flow of command analysis processing.
ステップＳ１１１０１では、ＲＡＭに設けた賞球数記憶領域に未解析データとして記憶した賞球数（払出要求数）と、ＲＡＭに設けた今回加工種別記憶領域に未解析データとして記憶した加工種別を取得する。 In step S11101, the number of award balls (the number of payout requests) stored as unanalyzed data in the award ball number storage area provided in the RAM and the processing type stored as unanalyzed data in the current process type storage area provided in the RAM are acquired. To do.
ステップＳ１１１０２では、ステップＳ１１１０１で取得した今回加工種別、およびＲＡＭに設けた前回加工種別記憶領域から取得した、コマンド解析処理で前回に使用した前回加工種別の両者を比較する。そして、今回加工種別と前回加工種別が同一であるか否かを判定し、両者が同一の場合は処理を終了し、両者が異なる場合はステップＳ１１１０３に進む。 In step S11102, the current machining type acquired in step S11101 and the previous machining type used last time in the command analysis process acquired from the previous machining type storage area provided in the RAM are compared. Then, it is determined whether or not the current machining type and the previous machining type are the same. If both are the same, the process ends. If both are different, the process proceeds to step S11103.
ステップＳ１１１０３では、今回加工種別の値を、前回加工種別として前回加工種別記憶領域に記憶する。 In step S11103, the value of the current machining type is stored in the previous machining type storage area as the previous machining type.
ステップＳ１１１０４では、上述の図２５６（ｅ）の復元データテーブルを参照し、今回加工種別に基づいて復元データを選択した後、復元データを用いて賞球数の加工を解除する。本実施例では、加工された賞球数と復元データの排他的論理和（ＥＸＯＲ）を算出し、その算出結果の下位４ビットを賞球数として賞球数記憶領域に記憶する。例えば、加工された賞球数が３（００００００１１Ｂ）、復元データが００Ｈ（００００００００Ｂ）の場合、排他的論理和の算出結果は０３Ｈ（００００００１１Ｂ）であるから、賞球数はその下位４ビットの３である。また、加工された賞球数が１０Ｈ（０００１００００Ｂ）、復元データが０３Ｈ（００００００１１Ｂ）の場合、排他的論理和の算出結果は１３Ｈ（０００１００１１Ｂ）であるから、賞球数はその下位４ビットの３であり、加工された賞球数が２ＤＨ（００１０１１００Ｂ）、復元データが０ＥＨ（００００１１１０Ｂ）の場合、排他的論理和の算出結果は２３Ｈ（００１０００１１Ｂ）であるから、賞球数はその下位４ビットの３であり、加工された賞球数が３ＡＨ（００１１１０１０Ｂ）、復元データが０９Ｈ（００００１００１Ｂ）の場合、排他的論理和の算出結果は３３Ｈ（００１１００１１Ｂ）であるから、賞球数はその下位４ビットの３である。 In step S11104, the restoration data table in FIG. 256 (e) described above is referred to, and restoration data is selected based on the current machining type, and then the processing of the number of winning balls is canceled using the restoration data. In this embodiment, the exclusive OR (EXOR) of the processed prize ball number and the restored data is calculated, and the lower 4 bits of the calculation result are stored in the prize ball number storage area as the prize ball number. For example, when the number of processed prize balls is 3 (00000011B) and the restoration data is 00H (00000000B), the result of calculating the exclusive OR is 03H (00000011B), so the number of prize balls is 3 in the lower 4 bits. It is. Further, when the processed number of prize balls is 10H (00010000B) and the restoration data is 03H (00000011B), the calculation result of the exclusive OR is 13H (00010011B), so the number of prize balls is 3 in the lower 4 bits. When the number of processed prize balls is 2DH (00101100B) and the restoration data is 0EH (000011110B), the calculation result of the exclusive OR is 23H (00100011B), so the number of prize balls is the lower 4 bits. 3. When the processed number of prize balls is 3AH (00111010B) and the restoration data is 09H (00000101B), the calculation result of the exclusive OR is 33H (00110011B), so the number of prize balls is the lower 4 bits. Of 3.
ステップＳ１１１０５では、ＲＡＭに設けた次賞球要求数記憶領域に記憶した次賞球要求数に、ステップＳ１１１０４で取得した賞球数を加算して処理を終了する。 In step S11105, the number of prize balls acquired in step S11104 is added to the number of next prize ball requests stored in the next prize ball demand number storage area provided in the RAM, and the process is terminated.
＜コマンド受信割り込み処理＞ <Command reception interrupt processing>
次に、図２６８を用いて、払出制御部６００のＣＰＵが実行するコマンド受信割り込み処理について説明する。なお、同図はコマンド受信割り込み処理の流れを示すフローチャートである。
Next, a command reception interrupt process executed by the CPU of the
払出制御部６００は、主制御部３００が出力するストローブ信号の立ち下がりエッジを検出した場合に、このコマンド受信割り込み処理を実行する。主制御部３００でストローブ情報を含めた払出要求信号を出力すると、それまでＨｉｇｈレベルを保持していた払出制御部６００のストローブ信号がＬｏｗレベルに立ち下がるような回路構成にしている。
When the
ステップＳ１１２０１では、受信割り込みスタート処理を行う。この受信割り込みスタート処理では、ＣＰＵの各レジスタの値をスタック領域に一時的に退避する処理などを行う。 In step S11201, reception interrupt start processing is performed. In this reception interrupt start process, a process of temporarily saving the value of each register of the CPU to the stack area is performed.
ステップＳ１１２０２では、主制御部３００から入力する払出要求情報をＩ／Ｏポートから入力し、ステップＳ１１２０３では、払出要求情報があるか無いかを判定する。そして、払出要求情報がある場合にはステップＳ１１２０４に進み、払出要求情報が無い場合にはステップＳ１１２０９に進む。
In step S 11202, payout request information input from the
ステップＳ１１２０４では、払出要求情報のストローブ情報があるか無いか（オンかオフか）を判定し、ストローブ情報がある場合にはステップＳ１１２０５に進み、ストローブ情報が無い場合にはステップＳ１１２０９に進む。 In step S11204, it is determined whether or not the strobe information of the payout request information is present (ON or OFF). If there is strobe information, the process proceeds to step S11205, and if there is no strobe information, the process proceeds to step S11209.
ステップＳ１１２０５では、ステップＳ１１２０２で入力した払出要求情報から加工種別を取得する。 In step S11205, the processing type is acquired from the payout request information input in step S11202.
ステップＳ１１２０６では、払出要求情報に初期化情報があるか無いか（オンかオフか）を判定する。そして、初期化情報がある場合にはステップＳ１１２０８に進み、初期化情報が無い場合にはステップＳ１１２０７に進む。 In step S11206, it is determined whether the payout request information includes initialization information (ON or OFF). If initialization information is present, the process proceeds to step S11208. If initialization information is not present, the process proceeds to step S11207.
ステップＳ１１２０７では、払出要求情報から賞球数を取得し、上述の賞球数記憶領域に記憶するとともに、ＲＡＭに設けた今回加工種別記憶領域に、払出要求情報から取得した加工種別を未解析データとして記憶する。 In step S11207, the number of prize balls is acquired from the payout request information, stored in the above-mentioned prize ball number storage area, and the processing type acquired from the payout request information is stored in the current processing type storage area provided in the RAM as unanalyzed data. Remember as.
ステップＳ１１２０８では、ステップＳ１１２０５で取得した加工種別を、上述の前回加工種別記憶領域に記憶する。 In step S11208, the machining type acquired in step S11205 is stored in the previous machining type storage area.
ステップＳ１１２０９では、受信割り込みエンド処理を行う。この受信割り込みエンド処理は、ステップＳ１１２０１で一時的に退避した各レジスタの値を元の各レジスタに設定したり、割り込み許可の設定などを行う。 In step S11209, reception interrupt end processing is performed. In this reception interrupt end process, the value of each register temporarily saved in step S11201 is set in each original register, or interrupt permission is set.
＜払出制御部タイマ割り込み処理＞ <Discharge control unit timer interrupt processing>
次に、図２６９を用いて、払出制御部６００のＣＰＵが実行する払出制御部タイマ割り込み処理について説明する。なお、同図は払出制御部タイマ割り込み処理の流れを示すフローチャートである。
Next, a payout control unit timer interrupt process executed by the CPU of the
払出制御部６００は、所定の周期（本実施例では１ｍｓに１回）でタイマ割り込みを発生するカウンタ・タイマ４１２を備えており、このタイマ割り込みを契機として払出制御部タイマ割り込み処理を所定の周期で開始する。
The
ステップＳ１１３０１では、タイマ割り込みスタート処理を行う。このタイマ割り込みスタート処理では、ＣＰＵの各レジスタの値をスタック領域に一時的に退避する処理などを行う。 In step S11301, timer interrupt start processing is performed. In this timer interrupt start process, a process of temporarily saving the value of each register of the CPU to the stack area is performed.
ステップＳ１１３０２では、ポート入力管理処理を行う。このポート入力管理処理では、Ｉ／Ｏポートの値を取得して、各種センサの状態などを検出する。 In step S11302, port input management processing is performed. In this port input management process, the value of the I / O port is acquired and the state of various sensors is detected.
ステップＳ１１３０３では、タイマ更新管理処理を行う。このタイマ更新管理処理では、払出報知用ＬＥＤの点灯／消灯時間、モータ駆動／非駆動時間などを計時するためのタイマなどを含む各種タイマを更新する。 In step S11303, timer update management processing is performed. In this timer update management process, various timers including timers for measuring the lighting / extinguishing time of the payout notification LED, motor driving / non-driving time, and the like are updated.
ステップＳ１１３０４では、エラー管理処理を行う。このエラー管理処理では、Ｉ／Ｏポートに入力する皿満杯信号を検出して皿満杯信号がオンであるか否かを判定し、皿満杯信号がオンの場合（下皿１２６が球で一杯になっている場合）には、ＲＡＭに設けたエラーステータス記憶領域に皿満杯エラーを示す情報を記憶し、皿満杯信号がオフの場合（下皿１５０に球を貯留する空きができた場合）には、エラーステータス記憶領域に皿満杯エラーの解除を示す情報を記憶する。また、主制御部３００と払出制御部６００との間の通信回線が断線などにより通信可能かどうかを検出し、通信可能な場合には、ＲＡＭに設けたエラーステータス記憶領域に通信可能であることを示す情報を、また通信不可能な場合には通信不可能であることを示す情報を記憶する。また、エラー管理処理では、Ｉ／Ｏポートに入力するエラー解除スイッチ信号を検出してエラー解除信号がオンであるか否かを判定し、エラー解除信号がオンである場合には、エラーステータス記憶領域に記憶している不正払出エラーの情報、または、払出超過エラーの情報を初期化して、これらのエラーを解除する。
In step S11304, error management processing is performed. In this error management process, a dish full signal input to the I / O port is detected to determine whether or not the dish full signal is on. If the dish full signal is on (the
ステップＳ１１３０５では、ＣＲユニット通信管理処理を行う。このＣＲユニット通信管理処理では、ＣＲインターフェース部６０６から遊技媒体貸出信号を受信して遊技媒体貸出信号センサ信号がオンであるか否かを判定し、遊技媒体貸出信号がオンの場合（ＣＲインターフェース部６０６からの球貸要求を入力した場合）には、ＲＡＭに設けた遊技媒体貸出情報記憶領域に遊技媒体の貸出要求があったことを示す情報を記憶する。
In step S11305, CR unit communication management processing is performed. In this CR unit communication management process, a game medium lending signal is received from the
ステップＳ１１３０６では、払出管理処理を行う。この払出管理処理では、上述のエラーステータス記憶領域から不正払出エラーの情報、および払出超過エラーの情報を読み出し、いずれのエラーも発生していない場合に、センサ回路を介して入力する払出センサ６０４の信号（以下、払出センサ信号と称する場合がある）に基づいて払出個数の監視を行う。すなわち、所定のエラー（ここでは、いずれかのエラー）が発生している場合にはモータの駆動、すなわち払出装置からの賞媒体（例えば遊技球）の払出を停止するようにしている。具体的には、払出センサ６０４の信号を検出して払出センサ信号がオンであるか否かを判定し、払出センサ信号がオンの場合（払出センサを球が通過した場合）には払出完了数チェックに１を加算して払出完了数チェック記憶領域に記憶する。また、賞球および貸出球の要求が無いときに払出センサ信号がオンになった場合には、上述のエラーステータス記憶領域に不正払出エラーを示す情報を設定し、賞球数または貸出球数が各々の要求数を超え、その超過数が所定数以上になった場合には、上述のエラーステータス記憶領域に払出超過エラーを示す情報を設定する。
In step S11306, a payout management process is performed. In this payout management process, the information of the illegal payout error and the payout excess error information are read from the error status storage area described above, and when no error has occurred, the
また、上述のエラーステータス記憶領域から皿満杯エラーの情報、不正払出エラーの情報、および払出超過エラーの情報を読み出し、いずれのエラーも発生していない場合に、払出開始監視処理、初期位置検索動作処理、通常払出動作処理、リトライ動作処理、逆回転動作処理のいずれかの処理を行う。 Also, the dish full error information, the illegal payout error information, and the payout excess error information are read from the error status storage area described above, and when any error has not occurred, the payout start monitoring process, the initial position search operation One of processing, normal payout operation processing, retry operation processing, and reverse rotation operation processing is performed.
払出開始監視処理では、貸出要求数、および賞球要求数が０であり、次賞球要求数が０以外の場合は、賞球要求数に次賞球要求数をセットし、次賞球要求数をクリアする。また、スプロケットを駆動する払出モータ６０２の位置が不確定の場合（動作モードが初期位置検索動作モードの場合）には、払出完了数チェックから１を減算して払出完了数チェック記憶領域に記憶し、スプロケットを駆動する払出モータ６０２の位置が確定している場合（動作モードが通常払出動作モードの場合）には、払出完了数チェックとして払出完了数チェック記憶領域に０を設定する。また、賞球要求数を、スプロケットの払出モータ６０２を駆動する量（モータ駆動量）に変換し、これをＲＡＭに設けたモータ駆動量記憶領域に記憶すると共に、ＲＡＭに設けたモータ制御データテーブルを参照してモータ駆動量に対応するモータ駆動制御データを選択し、正転を示すモータ駆動制御データをＩ／Ｏポートを介してモータ制御回路に出力する。これにより、モータ制御回路はスプロケットのモータの励磁位置を所定回変化してスプロケットを正方向に回転駆動する。
In the payout start monitoring process, when the number of lending requests and the number of requested prize balls are 0, and the number of requested next prize balls is other than 0, the number of requested next prize balls is set as the number of requested prize balls, and the next prize ball request Clear the number. If the position of the
初期位置検索動作処理および通常払出動作処理では、モータの駆動終了後に、払出完了数チェック記憶領域から払出完了チェックを読み出し、払出完了チェックが０の場合には、払出開始監視処理を実行する準備を行い、払出完了チェックが０以外の場合には、エラーステータス記憶領域に払出装置エラーを示す情報を設定すると共に、リトライ動作処理を実行する準備を行う。 In the initial position search operation process and the normal payout operation process, after the motor has been driven, a payout completion check is read from the payout completion number check storage area, and when the payout completion check is 0, preparation for executing the payout start monitoring process is performed. If the payout completion check is other than 0, information indicating the payout device error is set in the error status storage area, and preparation for executing the retry operation process is performed.
リトライ動作処理では、所定の時間が経過するのを待ち（リトライ動作開始待ちタイマが０になるのを待ち）、リトライ動作開始待ちタイマが０になった場合には、逆回転動作処理を実行する準備を行う。逆回転操作処理では、上述のモータ制御データテーブルを参照してモータ駆動量に対応するモータ駆動制御データを選択し、逆転を示すモータ駆動制御データをＩ／Ｏポートを介してモータ制御回路に出力する。これにより、モータ制御回路はスプロケットの払出モータ６０２の励磁位置を所定回変化してスプロケットを逆回転駆動する。また、逆回転操作処理では、モータの駆動終了後に払出開始監視処理を実行する準備を行う。 In the retry operation process, wait for a predetermined time to elapse (wait for the retry operation start wait timer to become 0), and when the retry operation start wait timer becomes 0, execute the reverse rotation operation process. Make preparations. In the reverse rotation operation process, motor drive control data corresponding to the motor drive amount is selected with reference to the motor control data table described above, and motor drive control data indicating reverse rotation is output to the motor control circuit via the I / O port. To do. Thus, the motor control circuit changes the excitation position of the sprocket delivery motor 602 a predetermined number of times to drive the sprocket in a reverse rotation. Further, in the reverse rotation operation process, preparation is made for executing the payout start monitoring process after the motor is driven.
ステップＳ１１３０７では、モータ駆動管理処理を行う。このモータ駆動管理処理では、駆動開始監視処理、加速駆動処理、定速駆動処理、ブレーキ駆動処理、駆動終了処理のいずれかの処理を行う。 In step S11307, motor drive management processing is performed. In the motor drive management process, any one of a drive start monitoring process, an acceleration drive process, a constant speed drive process, a brake drive process, and a drive end process is performed.
駆動開始監視処理では、上述のエラーステータス記憶領域から皿満杯エラーの情報、不正払出エラーの情報、および払出超過エラーの情報を読み出し、いずれのエラーも発生していない場合に、上述のモータ制御データテーブルを参照してモータ駆動量に対応するモータ駆動制御データを選択し、正転を示すモータ駆動制御データをＩ／Ｏポートを介してモータ制御回路に出力する。これにより、モータ制御回路はスプロケットの払出モータ６０２の励磁位置を所定回変化してスプロケットを正方向に回転駆動する。 In the drive start monitoring process, the dish full error information, the illegal payout error information, and the payout excess error information are read from the error status storage area described above. Motor drive control data corresponding to the motor drive amount is selected with reference to the table, and motor drive control data indicating normal rotation is output to the motor control circuit via the I / O port. As a result, the motor control circuit changes the excitation position of the sprocket delivery motor 602 a predetermined number of times to rotate the sprocket in the forward direction.
加速駆動処理および定速駆動処理では、スプロケットが初期位置検索動作中、または、逆回転動作中の場合を除き、モータの励磁位置を１６回変化させるごとに払出完了数チェックから１を減算して払出完了数チェック記憶領域に記憶する。また、更新後の払出完了数チェックが−４未満になった場合には、ブレーキ駆動処理を実行する準備を行う。さらに、上述の遊技媒体貸出情報記憶領域から遊技媒体貸出情報を読み出して、遊技媒体の貸出要求があったことを示す情報の有無を判定し、遊技媒体の貸出要求があったことを示す情報がある場合（賞球の払出中にＣＲインターフェース部６０６からの球貸要求を入力した場合）にも、ブレーキ駆動処理を実行する準備を行う。
In the acceleration drive processing and constant speed drive processing, 1 is subtracted from the payout completion number check every time the motor excitation position is changed 16 times, except when the sprocket is in the initial position search operation or reverse rotation operation. Store in the payout completion number check storage area. When the updated payout completion number check is less than −4, preparation for executing the brake drive process is made. Further, the game medium lending information is read from the above-mentioned game medium lending information storage area, the presence / absence of information indicating that there is a request for lending a game medium is determined, and information indicating that there is a request for lending a game medium is present. In some cases (when a ball lending request is input from the
ブレーキ駆動処理では、所定の時間が経過するのを待ち（モータ駆動管理タイマが０になるのを待ち）、モータ駆動管理タイマが０になった場合には、駆動終了処理を実行する準備を行い、駆動終了処理では、モータ駆動の後処理を行う。 In the brake drive process, it waits for a predetermined time to elapse (waits for the motor drive management timer to become 0), and when the motor drive management timer becomes 0, prepares to execute the drive end process In the drive end process, a post-process for driving the motor is performed.
ステップＳ１１３０８では、ＬＥＤ管理処理を行う。このＬＥＤ管理処理では、エラーステータス記憶領域の不正払出エラー情報が不正払出エラーが発生中であることを示している場合には、不正払出エラーが発生していることを遊技者に報知するためのＬＥＤを点灯させるとともに、不正払出エラーが発生していないことを示している場合にはそのＬＥＤを消灯させる。また、エラーステータス記憶領域の払出超過エラー情報が払出超過エラーが発生中であることを示している場合には、払出超過エラーが発生していることを遊技者に報知するためのＬＥＤを点灯させるとともに、払出超過エラーが発生していないことを示している場合にはそのＬＥＤを消灯させる。 In step S11308, LED management processing is performed. In this LED management process, when the illegal payout error information in the error status storage area indicates that an illegal payout error is occurring, the player is notified that an illegal payout error has occurred. The LED is turned on, and when it indicates that an illegal payout error has not occurred, the LED is turned off. In addition, when the payout excess error information in the error status storage area indicates that a payout excess error is occurring, an LED for notifying the player that a payout excess error has occurred is turned on. At the same time, when it indicates that no payout excess error has occurred, the LED is turned off.
ステップＳ１１３０９では、信号出力管理処理を行う。この信号出力管理処理では、ＲＡＭに記憶している遊技情報（例えば払出センサ信号を入力するたびに出力する賞球信号）を、情報出力回路（図示せず）を介してパチンコ機１００とは別体の情報入力回路３５０に出力する。
In step S11309, signal output management processing is performed. In this signal output management process, game information stored in the RAM (for example, a prize ball signal output each time a payout sensor signal is input) is separated from the
ステップＳ１１３１０では、タイマ割り込みエンド処理を行う。このタイマ割り込みエンド処理では、ステップＳ１１３０１で一時的に退避した各レジスタの値を元の各レジスタに設定したり、割り込み許可の設定などを行う。 In step S11310, timer interrupt end processing is performed. In this timer interrupt end process, the value of each register temporarily saved in step S11301 is set in each original register, or interrupt permission is set.
以上説明したように、本実施例１に係るパチンコ機１００は、遊技媒体を所定の遊技領域１２４内で転動させる遊技の制御用に動作するＣＰＵ３０４を含む制御回路（本実施例では基本回路）３０２と、ＣＰＵ３０４による演算結果を記憶する演算記憶部（本実施例ではＲＡＭ）３０８と、起動信号を制御回路３０２に出力する起動信号出力回路３４０と、特定の周期で定期信号を制御回路３０２に出力する定期信号出力回路（本実施例ではカウンタ・タイマ）３１２と、遊技領域１２４内の所定の位置を遊技媒体が通過した場合に、検出信号を出力する検出回路（本実施例では球検出センサ）と、を備え、定期信号を入力した場合に開始する複数の定期処理（本実施例では主制御部タイマ割り込み処理内の各処理）と、複数の定期処理のうちの一つの処理であり、検出回路からの検出信号の有無を監視し、演算記憶部３０８に記憶する検出監視処理（本実施例では入力ポート状態更新処理）と、複数回の検出監視処理における監視結果に基づいて、遊技領域１２４内の所定の位置を遊技媒体が通過したと判定する通過判定処理と、所定の時期（本実施例では電源投入後）から特定の周期ごとに開始させた複数回の検出監視処理における監視結果を演算記憶部３０８に記憶するまで、通過判定処理による判定結果を用いる処理を行わずに後続の処理に分岐させる処理と、を制御回路３０２に含むことを特徴とする、遊技台である。
As described above, the
換言すれば、本実施例１に係るパチンコ機１００は、遊技動作用のプログラムを記憶するプログラム記憶部（本実施例ではＲＯＭ）３０６、および起動信号を入力した場合に前記プログラムを読み出して動作するＣＰＵ３０４を含む制御回路３０２と、ＣＰＵ３０４による演算結果を記憶する演算記憶部３０８と、起動信号を制御回路３０２に出力する起動信号出力回路３３８と、特定の周期で定期信号を制御回路３０２に出力する定期信号出力回路３１２と、遊技領域１２４内の所定の位置を遊技媒体が通過した場合に、検出信号を出力する検出回路と、を備え、定期信号を入力した場合に開始する複数の定期処理と、複数の定期処理のうちの一つの処理であり、検出回路からの検出信号の有無を監視し、演算記憶部３０８に記憶する検出監視処理と、複数回の検出監視処理における監視結果に基づいて、遊技領域１２４内の所定の位置を遊技媒体が通過したと判定する通過判定処理と、所定の時期から特定の周期ごとに開始させた複数回の検出監視処理における監視結果を演算記憶部３０８に記憶するまで、通過判定処理による判定結果を用いる処理を行わずに後続の処理に分岐させる処理と、を前記プログラムに含むことを特徴とする、遊技台である。
In other words, the
本実施例１に係るパチンコ機１００によれば、遊技の進行中の電源異常による電断・復電が原因の誤動作の発生を防ぐことができる場合があり、また、遊技台にノイズを印加して制御回路を暴走させ、不当な利益を得るような不正行為を未然に防止することができる場合がある。検出監視処理における監視結果を演算記憶部に記憶するまで、通過判定処理による判定結果を用いる処理を行わないように構成しているので、所定の時期から通過判定処理による判定結果を用いる処理の開始までの期間を最短にできるとともに、通過判定に必要な情報は、確実に所定の時期からの情報を使用することができるので、遊技台に電源が投入されているにも関わらず、遊技制御を行っていない期間を最低限にして、遊技を中断している遊技者の不快感および遊技台の稼動の低下を減少することが可能になる場合がある。また品質の高い情報を用いた遊技制御を行うことができる場合がある。
According to the
また、起動信号を入力した場合に、遊技媒体を所定の遊技領域内で転動させる遊技の制御用に動作するＣＰＵを含む制御回路と、前記ＣＰＵによる演算結果を記憶する演算記憶部と、前記起動信号を前記制御回路に出力する起動信号出力回路と、特定の周期で定期信号を前記制御回路に出力する定期信号出力回路と、前記遊技領域内の所定の位置を遊技媒体が通過した場合に、検出信号を出力する検出回路と、を備え、前記定期信号を入力した場合に開始する複数の定期処理と、前記複数の定期処理のうちの一つの処理であり、前記検出回路からの検出信号の有無を監視し、前記演算記憶部に記憶する検出監視処理と、複数回の前記検出監視処理における監視結果に基づいて、前記遊技領域内の所定の位置を遊技媒体が通過したと判定する通過判定処理と、前記起動信号を入力してから、前記特定の周期ごとに開始させた前記複数回の前記検出監視処理における監視結果を前記演算記憶部に記憶するまで、前記通過判定処理による判定結果を用いる処理を行わずに後続の処理に分岐させる処理と、を前記制御回路に含む構成とすれば、検出監視処理における監視結果を演算記憶部に記憶するまで、通過判定処理による判定結果を用いる処理を行わないように構成しているので、起動信号を入力した時期から通過判定処理による判定結果を用いる処理の開始までの期間を最短にできるとともに、通過判定に必要な情報は、確実に起動信号を入力した時期からの情報を使用することができるので、遊技台に電源が投入されているにも関わらず、遊技制御を行っていない期間を最低限にして、遊技を中断している遊技者の不快感および遊技台の稼動の低下を減少することが可能になる場合がある。また品質の高い情報を用いた遊技制御をおこなうことができる場合がある。 In addition, when an activation signal is input, a control circuit including a CPU that operates to control a game that rolls a game medium within a predetermined game area, an arithmetic storage unit that stores a calculation result by the CPU, An activation signal output circuit for outputting an activation signal to the control circuit, a periodic signal output circuit for outputting a periodic signal to the control circuit at a specific period, and when a game medium passes through a predetermined position in the gaming area. A detection circuit that outputs a detection signal, a plurality of periodic processes that start when the periodic signal is input, and one of the plurality of periodic processes, the detection signal from the detection circuit The presence / absence of a game medium is monitored, and based on the detection monitoring process stored in the calculation storage unit and the monitoring results in the plurality of detection monitoring processes, it is determined that the game medium has passed a predetermined position in the game area. The determination result by the passage determination process until the monitoring result in the plurality of times of the detection monitoring process started every predetermined period after the determination process and the activation signal are input are stored in the calculation storage unit If the control circuit includes a process for branching to a subsequent process without performing the process using the process, the determination result by the passage determination process is used until the monitoring result in the detection monitoring process is stored in the calculation storage unit. Since it is configured not to perform processing, the period from the time when the activation signal is input to the start of processing using the determination result of the passage determination processing can be minimized, and the information necessary for passage determination is reliably activated. Since the information from the time when the signal is input can be used, the period when the game control is not performed even though the power is turned on to the game machine is minimized. , It may become possible to reduce the decrease in discomfort and the game machine operation of a player who has interrupted the game. In some cases, game control using high-quality information can be performed.
また、電源回路（本実施例では電源制御部）６６０から制御回路３０２に供給している電圧が特定の値未満である場合に、低電圧信号を出力する電圧監視回路３３８と、電源回路６６０からＣＰＵ３０４への電力供給を停止している期間中も演算記憶部３０８に電力を供給するバックアップ電源回路（本実施例では蓄電装置）と、を更に備え、所定の時期（本実施例では電源投入後）から、複数の定期処理を開始させた回数が特定の回数に到達するまでの期間中に低電圧信号を入力した場合に、制御回路３０２の設定のうちの所定の第１の情報を演算記憶部３０８に記憶する第１の電断時処理（本実施例では電断時処理１）と、起動信号を入力してから、複数の定期処理を開始させた回数が特定の回数に到達した後に低電圧信号を入力した場合に、制御回路３０２の設定のうちの第１の情報とは別の第２の情報を演算記憶部３０８に記憶する第２の電断時処理（本実施例では電断時処理２）と、起動信号を入力した場合に、第１電断時処理または第２の電断時処理が記憶させた情報に基づいて、制御回路３０２の設定の一部を更新する復電時処理と、を制御回路３０２に含むように構成すれば、動作が安定する前に記憶した信頼性の低い情報に基づいて遊技制御を行うことがなく、遊技の進行中の電源異常による電断・復電が原因の誤動作の発生をより確実に防ぐことができる場合がある。所定の条件が成立しているかどうかによって、異なる電断時処理のうちの１つを実行するように構成しているので、柔軟性の高い遊技制御を行うことができる。例えば遊技状態が第１の状態（例えば大当り中、エラー発生中など）には所定の電断時処理（例えばＲＡＭ３０８の全ての領域に関するチェックサムの取得、電源ステータスの格納の実行、スタックポインタへのレジスタ退避）を行い、遊技状態が第２の状態（例えば図柄の変動開始を一切保留しておらず、図柄の変動を行っていない状態で、なおかつ入賞口への入賞の記憶が全くない）の場合には、該所定の電断時処理を実行しない、または一部の電断時処理を省略するようにできる。こうすることで、不要な場合には電断時処理を素早く終了することが出来るようになり、供給される電力が不安定な中での制御部、特に基本回路の動作を少なくすることで、遊技台が予測していない動作を行うといった不具合（例えば暴走、ＲＡＭ破壊）をより抑制することができる場合がある。ここで所定の条件の成立として、上述の起動信号を入力してから、上述の複数の定期処理を開始させた回数が特定の回数に到達した後に前記低電圧信号を入力した場合を適用するのが好適である。
When the voltage supplied from the power supply circuit (power supply control unit in this embodiment) 660 to the
なお、上述の実施例における各種記憶領域は必ずしもＲＡＭに設ける必要はなく、例えば、情報を一時的に記憶すれば足りるような場合には各制御部のＣＰＵのレジスタなどに記憶してもよい。 Note that the various storage areas in the above-described embodiments are not necessarily provided in the RAM. For example, when it is sufficient to temporarily store information, the storage areas may be stored in a CPU register of each control unit.
また、遊技状態格納領域には、単一の情報を記憶可能なだけではなく、複数の遊技状態に関する情報を並列的に記憶可能に構成してもよい。すなわち、複数単位の記憶領域により構成してもよい。 Further, the gaming state storage area may be configured not only to be able to store single information but also to be able to store information related to a plurality of gaming states in parallel. In other words, it may be configured by a plurality of storage areas.
また、処理は１つの命令、複数の一連の命令、および一連ではない複数の命令などを示し、サブルーチン全体、分岐から復帰までの一連の命令に限定しているものではない。 The processing indicates one instruction, a plurality of series of instructions, a plurality of non-series instructions, and the like, and is not limited to the whole subroutine or a series of instructions from branch to return.
また、ステップＳ９１０１では、ＷＤＴ３１４の初期値として３２．８ｍｓに相当する数値を設定したが、ＷＤＴ３１４に設定する初期値はこれに限定されるものではない。また、ステップＳ９１０４では、主制御部タイマ割り込みの割り込み周期として約２ｍｓに相当する数値を設定し、ステップＳ１１００３では、払出制御部タイマ割り込みの割り込み周期として約２ｍｓに相当する数値を設定したが、タイマ割り込みの周期はこれに限定されるものではない。
In step S9101, a numerical value corresponding to 32.8 ms is set as the initial value of
また、ステップＳ９２０１では、機能限定タイマの初期値として３を設定したが、本発明はこれに限定されず、例えば、主制御部タイマ割り込みの周期を１ｍｓに設定し、機能限定タイマの初期値として６を設定すれば、機能限定ウェイト処理において初期値を設定し、且つ、主制御部タイマ割り込みの割り込みを許可してから、最大で６ｍｓ（＝１ｍｓ（主制御部タイマ割り込みの周期）×６）後、最小で５ｍｓ（＝１ｍｓ（主制御部タイマ割り込みの周期）×５）後に機能限定を解除することになり、機能限定解除の時間の誤差（ゆらぎ）を小さくすることができる。 In step S9201, 3 is set as the initial value of the function limited timer. However, the present invention is not limited to this. For example, the main control unit timer interrupt period is set to 1 ms, and the initial value of the function limited timer is set. If 6 is set, the initial value is set in the function-limited wait processing, and the main control unit timer interrupt is permitted, and then 6 ms at the maximum (= 1 ms (main control unit timer interrupt cycle) × 6) After that, the function limitation is canceled after a minimum of 5 ms (= 1 ms (main control unit timer interruption period) × 5), and the error (fluctuation) in the function limitation cancellation time can be reduced.
また、ステップＳ９３０３の入力ポート状態更新処理では、複数回の監視結果に基づいて、遊技領域１２４内の所定の位置を遊技媒体が通過したと判定するように構成したが、本発明はこれに限定されず、この判定処理を行わなくてもよい。この場合、上述の実施例では、ステップＳ９３０７において制御状態を機能限定状態であると判定すれば、入力ポート状態更新処理による判定結果を用いる処理を行わずに後続の処理に分岐させることができる。
Further, in the input port state update process in step S9303, the game medium is determined to have passed through a predetermined position in the
また、ステップＳ９３１０の入賞受付処理では、前々回検出信号記領域、前回検出信号記領域、および今回検出信号記領域の各記憶領域に記憶した各々の球検出センサの検出信号の有無の情報を比較し、各々の球検出センサにおける過去３回分の検出信号の有無の情報が一致するか否かを判定したが、いずれかの検出信号の有無の情報をマスクしてもよく、例えば、前回検出信号記領域、および今回検出信号記領域の各記憶領域に記憶した各々の球検出センサの検出信号の有無の情報を比較し、各々の球検出センサにおける過去２回分の検出信号の有無の情報が一致するか否かを判定してもよい。 Further, in the winning acceptance process in step S9310, the information on the presence / absence of the detection signal of each sphere detection sensor stored in each storage area of the detection signal recording area, the previous detection signal recording area, and the current detection signal recording area is compared. It is determined whether or not the information on the presence / absence of the detection signals for the past three times in each sphere detection sensor matches, but the information on the presence / absence of any of the detection signals may be masked. The information on the presence / absence of the detection signal of each sphere detection sensor stored in each storage area of the area and the current detection signal recording area is compared, and the information on the presence / absence of the detection signal for the past two times in each sphere detection sensor matches. It may be determined whether or not.
また、主制御部タイマ割り込み処理では、ステップＳ９３０７において制御状態が機能限定状態ではないと判定するまで、入力ポート状態更新処理による判定結果を用いる処理を行わずに後続の処理に分岐させるように構成したが、スキップする処理はステップＳ９３０８〜ステップＳ９３１７の処理に限定されるものではなく、例えば、制御状態が機能限定状態の場合にステップＳ９３１７の外部出力信号設定処理を行ってもよい。 The main control unit timer interrupt process is configured to branch to the subsequent process without performing the process using the determination result of the input port state update process until it is determined in step S9307 that the control state is not the function limited state. However, the skipping process is not limited to the process of steps S9308 to S9317. For example, when the control state is the function limited state, the external output signal setting process of step S9317 may be performed.
また、ステップＳ９４１１では、払出要求数と加工データの排他的論理和（ＥＸＯＲ）を算出することで払出要求情報を加工を行ったが、例えば、払出要求数と加工データの論理積（ＡＮＤ）や論理和（ＯＲ）を算出することで払出要求情報を加工を行ってもよく、この場合、払出制御部では否定論理積（ＮＡＮＤ）や否定論理和（ＮＯＲ）を用いて加工の解除を行えばよい。 In step S9411, the payout request information is processed by calculating the exclusive OR (EXOR) of the payout request number and the processed data. For example, the logical product (AND) of the payout request number and the processed data is calculated. The payout request information may be processed by calculating a logical sum (OR). In this case, if the payout control unit cancels the processing using a negative logical product (NAND) or a negative logical sum (NOR), Good.
また、タイマ更新処理では、タイマ１〜タイマ９の９種類のタイマを約２ｍｓ毎に更新し、タイマ１０を約１０ｍｓ毎に更新したが、本発明はこれに限定されず、例えば、タイマ制御データテーブルの１２行目のタイマ更新周期を１０に設定すれば、タイマ１〜タイマ９の９種類のタイマを約２ｍｓ毎に更新し、タイマ１０を約２０ｍｓ毎に更新することができる。また、タイマ制御データテーブルの２行目のタイマ個数を５に設定し、その次にタイマ１〜５の格納アドレスを記憶し、その次にタイマ更新周期として５、タイマ個数として５を記憶し、その次にタイマ６〜１０の格納アドレスを記憶すれば、タイマ１〜タイマ５の５種類のタイマを約２ｍｓ毎に更新し、タイマ６〜１０の５種類のタイマを約１０ｍｓ毎に更新することもできる。
In the timer update process, nine types of
また、実施例では、電源回路６６０から遊技制御回路３０２に供給している電圧が特定の値未満である場合に、第１の低電圧信号を出力する第１の電圧監視回路３３８と、電源回路６６０から払出制御回路６００に供給している電圧が特定の値未満である場合に、第２の低電圧信号を出力する第２の電圧監視回路の２つの電圧監視回路を設けたが、本発明はこれに限定されず、電源回路６６０から遊技制御回路３０２および払出制御回路４０２に供給している電圧の両者を１つの電圧監視回路で監視し、第１の低電圧信号または／および第２の低電圧信号を出力するように構成してもよい。
In the embodiment, when the voltage supplied from the
また、実施例では、主制御部３００に電圧監視回路３３８を１つだけ設け、また払出制御部６００に電圧監視回路を１つだけ設けているが、これに限定されず、所定の制御部（主制御部３００、払出制御部６００など）に電圧監視回路を複数設け、それら複数の電圧監視回路のそれぞれが別々の電力線を監視し、これら複数の電力線のうちの１、複数または全部の電力線の電圧値が所定の値未満になったことを検出した場合に、低電圧信号を該所定の制御部に設けた基本回路に出力するようにしてもよい。このように構成することで、所定の制御部による制御を確実におこなうことができ、遊技台が予測していない動作を行うといった不具合（例えば暴走、ＲＡＭ破壊）を抑制することができる場合がある。ここで複数の電力線のうち１、複数または全部の電力線が同じ電圧で電力を配電するようにしてもよいし、全てが別の値の電圧となるように電力を配電するようにしてもよい。
In the embodiment, only one
また、実施例では、所定の制御部（主制御部３００、払出制御部６００）の基本回路（３０２、４０２）で動作する処理のうち、遊技制御の開始を待機させる処理（ステップＳ９１０３、ステップＳ１１００２）が遊技制御の開始を待機させる条件としている低電圧信号がオンであること、および遊技制御を終了させる処理を実行するかどうかの判定処理（ステップＳ９３２３、ステップＳ１１０１０）で、該遊技制御を終了させる処理を実行する条件としている低電圧信号がオンであることの２つに関して、同一の低電圧信号を用いているが、これに限定されない。例えば、所定の制御部の所定の電力線を複数の電圧監視回路で監視し、第１の監視回路は第１の電圧値よりもその所定の電力線の電圧値が低い場合に第１の低電圧信号を、また複数の電圧監視回路のうち第１の電圧監視回路とは別の第２の電圧監視回路は第１の電圧値とは別の第２の電圧値よりもその所定の電力線の電圧値が低い場合に第２の低電圧信号を、それぞれ所定の制御部の基本回路に出力するように構成し、上述の遊技制御の開始を待機させる条件を第１の低電圧信号がオン（第１の電圧監視回路が第１の低電圧信号を出力している状態）であること、また上述の該遊技制御を終了させる処理を実行する条件を第２の低電圧信号がオン（第２の電圧監視回路が第２の低電圧信号を出力している状態）であること、などとそれぞれの条件を異ならせても良い。この場合第１の監視回路と第２の監視回路は同一基体内に集積するように構成してもよい。これらの場合、第１の電圧値と第２の電圧値との関係は、第１の電圧値を第２の電圧値よりも高くして適用した場合であれば、遊技制御の開始を所定の制御部に供給される電力の電圧値が充分に高い電圧値になるまで待機するので、所定の制御部、特に基本回路が不安定な動作を実行することをより確実に防止することができ、また遊技台が予測していない動作をおこなうといった不具合（例えば暴走、ＲＡＭ破壊）を抑制することができる場合があるとともに、遊技制御を終了させる処理の実行は、所定の制御部に供給される電力の電圧値が第１の電圧値よりも低い第２の電圧値になるまで遊技制御を継続するので、制御期間を長く継続でき、また、遊技制御の終了処理から所定の制御部、特に基本回路の電源が完全に遮断されるまでの期間を短くすることができ、所定の制御部、特に基本回路が不安定な動作を実行することをより確実に防止することができ、また遊技台が予測していない動作をおこなうといった不具合（例えば暴走、ＲＡＭ破壊）をより抑制することができる場合がある。逆に第２の電圧値を第１の電圧値よりも高くして適用した場合であれば、遊技台に電源供給を開始してから遊技制御の開始を迅速におこなうことができる場合があるとともに、遊技制御を終了させる処理の実行は、所定の制御部に供給される電力の電圧値が遊技制御の終了処理から所定の制御部、特に基本回路の電源が完全に遮断されるまでの期間を充分に長く維持することができるので、電断時の所定の制御部、特に基本回路の制御状態を確実に保存することができる場合がある。
In the embodiment, among the processes that operate in the basic circuit (302, 402) of the predetermined control unit (
また、実施例に挙げた払出制御部リセット割り込み処理などについては、遊技制御の終了処理の後でさらに電圧を監視し、所定の低電圧信号がオフになると所定の処理（例では起動信号を入力してから最初に開始する処理）に移行するように構成しているが、この所定の処理に移行する条件を上述の遊技制御を終了させる処理を実行する条件で使用している第２の低電圧信号がオフ（第２の電圧監視回路が第２の低電圧信号を出力していない状態）としてもよい。所定の制御部への電力供給が断たれた場合であれば、遊技制御を終了させる処理を実行する条件で使用している第２の低電圧信号がオンになった後で、遊技制御を終了させる処理を実行するので、さらに電圧は低下しているはずであるにも関わらず電圧値が下がっていない、または上昇している場合には、ノイズ、電力の不安定な変動などが原因で第２の低電圧信号を基本回路は入力し、遊技制御を終了させる処理を実行させた可能性が高い。そのような場合を考えるとこの構成は所定の処理に早く移行することができるので、ノイズ、電力の不安定な供給が原因で遊技を中断する期間を少なくすることができ、遊技を中断している遊技者の不快感および遊技台の稼動の低下を減少することが可能になる場合がある。またこの場合、所定の処理に移行する条件として、上述の遊技制御の開始を待機させる条件で使用している第１の低電圧信号がオフになった場合を適用しても同様の効果を得られる場合がある。 In addition, for the payout control unit reset interrupt processing described in the embodiment, the voltage is further monitored after the end processing of the game control, and when the predetermined low voltage signal is turned off, the predetermined processing (in the example, the activation signal is input) To the first start process after that), the second process is used in which the condition for shifting to the predetermined process is used as the condition for executing the process for ending the game control described above. The voltage signal may be off (a state in which the second voltage monitoring circuit does not output the second low voltage signal). If the power supply to the predetermined control unit is cut off, the game control is terminated after the second low voltage signal used in the condition for executing the process for terminating the game control is turned on. If the voltage value has not decreased or has increased even though the voltage should have further decreased, the noise may be unstable due to unstable fluctuations in power. There is a high possibility that the basic circuit inputs the low voltage signal of 2 and executes the process of ending the game control. Considering such a case, since this configuration can quickly shift to a predetermined process, the period of interruption of the game due to unstable supply of noise and power can be reduced, and the game can be interrupted. It may be possible to reduce the discomfort of existing players and the decline in operation of the gaming table. In this case, the same effect can be obtained by applying the case where the first low voltage signal used in the condition of waiting for the start of the game control is turned off as the condition for shifting to the predetermined process. May be.
また、上述の複数の電圧監視回路のうち第１・第２の電圧監視回路とは別の第３の電圧監視回路を設け、その第３の電圧監視回路は第１・第２の電圧値とは別の第３の電圧値よりもその所定の電力線の電圧値が低い場合に第３の低電圧信号を、それぞれ所定の制御部の基本回路に出力するように構成し、上述の所定の処理に移行する条件として、上述の第３の低電圧信号がオフ（第３の電圧監視回路が第３の低電圧信号を出力していない状態）にである場合としてもよい。このように構成することで各条件に応じた電圧値を適宜設定することができる場合があり、所定の制御部、特に基本回路が不安定な動作を実行することをより確実に防止することができ、また遊技台が予測していない動作を行うといった不具合（例えば暴走、ＲＡＭ破壊）を抑制することができる場合がある。この場合第３の電圧値を第２の電圧値よりも低く設定することで、遊技制御を終了させる処理の実行で減少する電力を加味した最適な形式とすることができる場合がある。 Also, a third voltage monitoring circuit different from the first and second voltage monitoring circuits among the plurality of voltage monitoring circuits described above is provided, and the third voltage monitoring circuit includes the first and second voltage values. Is configured to output a third low voltage signal to a basic circuit of a predetermined control unit when the voltage value of the predetermined power line is lower than another third voltage value, respectively. The above-described third low voltage signal may be turned off (a state where the third voltage monitoring circuit is not outputting the third low voltage signal). With this configuration, the voltage value according to each condition may be set as appropriate, and it is possible to more reliably prevent the predetermined control unit, particularly the basic circuit, from performing an unstable operation. In addition, there may be a case where a malfunction (for example, runaway or RAM destruction) in which an operation that is not predicted by the game machine is performed can be suppressed. In this case, by setting the third voltage value lower than the second voltage value, it may be possible to obtain an optimal format that takes into account the power that is reduced by the execution of the process for terminating the game control.
また、電圧監視回路（３３６、４２６）、第１〜第３の電圧監視回路を主制御部および払出制御部の両方に備える例を挙げたが、これに限定されず、主制御部に低電圧信号を出力する電圧監視回路および払出制御部に低電圧信号を出力する電圧監視回路を主制御部、払出制御部、または電源管理部のいずれか１つに設けても良く、１つの電圧監視回路が主制御部および払出制御部の両方に低電圧信号を出力するように構成し、この電圧監視回路を主制御部、払出制御部、または電源管理部のいずれか１つに設けても良い。 Moreover, although the example which equips both the main control part and the payout control part with the voltage monitoring circuit (336, 426) and the 1st-3rd voltage monitoring circuit was given, it is not limited to this, A low voltage is applied to the main control part. A voltage monitoring circuit that outputs a signal and a voltage monitoring circuit that outputs a low voltage signal to the payout control unit may be provided in any one of the main control unit, the payout control unit, or the power supply management unit. May be configured to output a low voltage signal to both the main control unit and the payout control unit, and this voltage monitoring circuit may be provided in any one of the main control unit, the payout control unit, or the power supply management unit.
また、各々の球検出センサにおける過去３回分の検出信号の有無の情報が予め定めた入賞判定パターン情報（実施例では、前々回検出信号無し、前回検出信号有り、今回検出信号有りであることを示す情報）と一致した場合にその球検出センサに対応する入賞口などへの入賞と判定するとともに、機能限定状態を継続する期間の長さをこの過去の検出信号の有無の情報の個数分に対応させる例を挙げたがこれに限定されず、機能限定状態を継続する期間の長さをこの過去の検出信号の有無の情報の個数分よりも長くするようにしてもよい。また、入賞判定パターンも予め定めていればどのようなものでもよく、各々の球検出センサにおける過去２回分の検出信号の有無の情報が予め定めた入賞判定パターン情報（例えば、前回検出信号無し、今回検出信号有りであることを示す情報）と一致した場合にその球検出センサに対応する入賞口などへの入賞と判定するようにしても良いし、各々の球検出センサにおける過去４回分の検出信号の有無の情報が予め定めた入賞判定パターン情報（例えば、３回前検出信号無し、前々回検出信号無し、前回検出信号有り、今回検出信号有りであることを示す情報）と一致した場合にその球検出センサに対応する入賞口などへの入賞と判定するようにしても良い。また複数の球検出センサの全てがオフ(通過非検出)の場合にオンに設定し、１つでもオン(通過検出)の場合にオフに設定するフラグをＲＡＭ３０８に設け、このフラグがオンに設定されたタイマ割り込み処理の次回以降の所定回数（例えば、１回、２回）、連続してオン（通過検出）を出力した球検出センサ(上述複数の球検出センサに含まれるもの)に対応する入賞口などへの入賞があったと判定するようにしてもよい。
In addition, information on the presence or absence of detection signals for the past three times in each sphere detection sensor is pre-determined winning determination pattern information (in the embodiment, indicates that there is no previous detection signal, there is a previous detection signal, and there is a current detection signal). Information), it is determined that the winning slot corresponding to the ball detection sensor is awarded, and the length of the period during which the function limited state is continued corresponds to the number of information on the presence or absence of the past detection signal. However, the present invention is not limited to this, and the length of the period during which the function limited state is continued may be made longer than the number of pieces of information on the presence / absence of the past detection signals. The winning determination pattern may be anything as long as it is determined in advance, and information on the presence or absence of detection signals for the past two times in each ball detection sensor is predetermined winning determination pattern information (for example, no previous detection signal, If it coincides with information indicating that there is a detection signal this time), it may be determined that a prize is received at a prize opening corresponding to the ball detection sensor, or the detection of the past four times by each ball detection sensor. When the signal presence / absence information matches predetermined winning determination pattern information (for example, information indicating that there is no detection signal three times before, no detection signal two times before, presence of the previous detection signal, presence of the current detection signal) You may make it determine with the winning to the winning opening etc. corresponding to a ball | bowl detection sensor. In addition, a flag is set in the
また、入賞判定パターン情報と一致しているかどうかの判定に使用する検出信号の有無の情報を生成するための過去の所定回数分（例えば過去３回分）の検出結果が、今回の検出結果を含んでいるようにしてもよい。 In addition, the detection results for the past predetermined number of times (for example, the past three times) for generating information on the presence / absence of the detection signal used for determining whether or not the winning determination pattern information is coincident include the current detection result. You may make it come out.
また、払出制御部リセット割り込み処理（図２６６）では、低電圧信号がオンになった場合に電断時処理に移行し、その後低電圧信号がオフに変化した場合に、所定の処理（このフローでは初期設定１）に処理を移行し、さらに低電圧信号がオフになるまで所定の制御（このフローでは払出制御、復電制御）に移行しないように待機している。通常、電源オフなどにより電力の供給が停止した場合には、その後なだらかに電力（電圧）が低下していくような回路構成にしているが、この低下していく際に電圧値は波打ちながら低下していく場合があり、低電圧信号がオンとオフを繰り返す現象が発生する場合がある。そのため、この払出制御部リセット割り込み処理のように、電断時処理のあとで低電圧信号がオフになった場合に、直ちに所定の制御（このフローでは払出制御、復電制御）に移行しないように、ステップＳ１１００２で低電圧信号がオフになるまで制御の進行を待機させることで、所定の制御部（例えば払出制御部６００）、特に基本回路４０２が不安定な動作を実行することをより確実に防止することができ、また遊技台が予測していない動作を行うといった不具合（例えば暴走、ＲＡＭ４０８の破壊）を抑制することができる場合がある。このような処理を他の制御部（例えば主制御部３００、第１副制御部４００）に適用するようにしてもよい。
Further, in the payout control unit reset interrupt process (FIG. 266), when the low voltage signal is turned on, the process proceeds to a power interruption process, and when the low voltage signal is subsequently turned off, a predetermined process (this flow) Then, the process shifts to the initial setting 1), and further waits not to shift to predetermined control (payout control, power recovery control in this flow) until the low voltage signal is turned off. Normally, when power supply is stopped due to power off or the like, the circuit configuration is such that the power (voltage) gradually decreases after that, but the voltage value decreases while undulating. In some cases, a phenomenon in which the low voltage signal repeats on and off may occur. For this reason, when the low voltage signal is turned off after the power interruption process, as in the payout control unit reset interrupt process, the control is not immediately shifted to the predetermined control (payout control and power recovery control in this flow). In addition, by waiting for the progress of control until the low voltage signal is turned off in step S11002, it is more certain that a predetermined control unit (for example, the payout control unit 600), particularly the
また、各々の球検出センサにおける過去３回分の検出信号の有無の情報が予め定めた入賞判定パターン情報（例では、前々回検出信号無し、前回検出信号有り、今回検出信号有りであることを示す情報）と一致した場合にその球検出センサに対応する入賞口などへの入賞と判定するとともに、機能限定状態を継続する期間の長さをこの過去の検出信号の有無の情報の個数分に対応させる例を挙げたが、さらに所定の装置（例えばガラス枠１５１）の状態（例えば開放状態、閉鎖状態）を確認するために、該所定の装置が第１の状態（例えば開放状態）である場合にオン信号を出力し、第１の状態とは別の第２の状態（例えば閉鎖状態）の場合にオフ信号を出力する所定の検出装置を備えて、所定の回数（例えば２回）分の検出装置からの信号の有無（オン、オフ）の情報が予め定めた入賞判定パターン情報（例えば、前回検出信号有り、回検出信号有りであることを示す情報）と一致した場合にその所定の装置の状態が第１の状態と判定し、一致しなかった場合には第２の状態と判定するようにしてもよい。このように第１の検出装置からの第１の回数分の信号に基づく第１の判定と、第２の検出装置からの第２の回数分の信号に基づく第２の判定と、について第１の回数と第２の回数が異なる場合には、第１の回数と第２の回数とのうち一方に対応する回数に対応する期間に亘って、この第１の判定および第２の判定をおこなわない期間限定処理を継続するようにしても良い。例えば第１の回数の方が第２の回数よりも多い場合には、第１の回数に対応する期間に亘って、この第１の判定および第２の判定をおこなわない期間限定処理を継続するようにしても良いし、第２の回数に対応する期間に亘って、この第１および第２の判定をおこなわない第１の期間限定処理と、該第１の期間限定処理の終了から第１の判定処理をおこなわずに、第２の判定をおこなう第２の期間限定処理を継続するようにしてもよい。例えば第１の判定として上述の入賞口などへの球通過判定を適用し、第２の判定としてガラス枠１５１の上述の状態判定を適用すると、電源投入から２回のタイマ割り込み処理では上述の球通過判定および上述のガラス枠１５１の状態判定の両方をおこなわず、３回目のタイマ割り込み処理では上述の球通過判定をおこなわず、上述のガラス枠１５１の状態判定はおこない、４回目移行のタイマ割り込み処理では上述の球通過判定および上述のガラス枠１５１の状態判定の両方の判定をおこなうようにしてもよい。こうすることで処理時間を短縮することができ、処理の負荷を低減させられる場合がある。 Also, information on the presence or absence of detection signals for the past three times in each sphere detection sensor is predetermined winning determination pattern information (in the example, information indicating that there is no previous detection signal, there is a previous detection signal, and there is a current detection signal). ), It is determined that a prize is received at a prize opening corresponding to the ball detection sensor, and the length of the period during which the function limited state is continued is made to correspond to the number of pieces of information on the presence / absence of the past detection signal. Although an example was given, when the predetermined device is in the first state (for example, open state) in order to confirm the state (for example, open state, closed state) of the predetermined device (for example, glass frame 151). A predetermined detection device that outputs an ON signal and outputs an OFF signal in the case of a second state (for example, a closed state) different from the first state is provided for a predetermined number of times (for example, two times). Signal from the device When the presence / absence (on / off) information matches predetermined winning determination pattern information (for example, information indicating that the previous detection signal is present and the time detection signal is present), the state of the predetermined device is the first The state may be determined, and if they do not match, the second state may be determined. As described above, the first determination based on the first number of signals from the first detection device and the second determination based on the second number of signals from the second detection device are the first. When the number of times is different from the second number, the first determination and the second determination are performed over a period corresponding to the number corresponding to one of the first number and the second number. It is also possible to continue the limited period processing. For example, when the first number is greater than the second number, the period-limited process in which the first determination and the second determination are not performed is continued over a period corresponding to the first number. Alternatively, the first time-limited process in which the first and second determinations are not performed over the period corresponding to the second number of times, and the first time-limited process after the end of the first time-limited process. The second time-limited process for performing the second determination may be continued without performing the determination process. For example, when the above-described determination of the state of the glass frame 151 is applied as the second determination and the above-described state determination of the glass frame 151 is applied as the second determination, the above-described ball is detected in the timer interruption processing twice from power-on. Both the passage determination and the state determination of the glass frame 151 are not performed. In the third timer interruption process, the above-described ball passage determination is not performed, the state determination of the glass frame 151 is performed, and the timer interruption for the fourth transition is performed. In the processing, both the above-described ball passage determination and the above-described glass frame 151 state determination may be performed. By doing so, the processing time can be shortened, and the processing load may be reduced.
また、実施例では、払出制御部６００のＲＡＭのエラーステータス記憶領域に記憶している各装置のエラー情報（例えば皿満杯エラーを示す情報など）のうち、所定のエラーが発生していることを示す情報がオンの場合には、払出用スプロケットを回転させるためのモータの駆動、すなわち払出装置からの賞媒体（例えば遊技球）の払出を停止するようにするとともに、所定の期間（例えば上述のモータ駆動中）主制御部３００から受信した払出要求情報に含まれている賞球数を次賞球要求数に加算・記憶しておき、該所定の期間の終了後に、その次賞球要求数分の賞球を連続的に払い出すように、払出用スプロケットを回転させるためのモータを駆動するようにしているが、このような構成とすることで、遊技中は常に皿を満杯（球抜きレバーを操作しない）にしておくことで皿満杯エラーをわざと発生させて払出を停止し、かつ賞球数を次賞球要求数に加算・記憶しておき、遊技の終了時に球抜きレバーを操作して皿満杯エラーを解消させて、全ての賞球を一度に払出させるようなことをする遊技者に対しても、払出用スプロケットを回転させるためのモータの駆動が従来の機械のような間欠的なものではなく、連続的に払出する構成であることから払出時間を短縮でき、遊技者を待たせる時間を減少させられるとともに、待ち時間が長い場合に生じる遊技者のイライラ感・不快感を減らすことができる場合がある。
Further, in the embodiment, it is determined that a predetermined error has occurred among the error information (for example, information indicating a dish full error) of each device stored in the error status storage area of the RAM of the
また、基本コマンドに、遊技情報（特図抽選状態が低確率なのか、高確率なのか、特図変動時間短縮状態か通常状態か、第２始動口開放時間延長状態か通常状態かなど）を含めるようにしてもよく、復帰コマンド、基本コマンドなどに、大当りフラグの値、確変フラグの値を含めるようにしてもよい。 In addition, game information (whether the special drawing lottery state is low probability or high probability, whether the special drawing variation time shortened state or normal state, second start opening open time extended state or normal state, etc.) is included in the basic command It may be included, and the value of the jackpot flag and the probability variation flag may be included in the return command, basic command, and the like.
また、本実施例における普通図柄変動遊技は、普図始動口２２８に球が入賞したことを所定の球検出センサが検出した場合に、ステップＳ９３１０の入賞受付処理で、普図当選乱数値を取得し、取得した値をＲＡＭ３０８の所定の記憶領域に記憶するところから開始し、ステップＳ９３１３の普図関連抽選処理でＲＡＭ３０８の所定の記憶領域に記憶している乱数カウンタの値を普図タイマ乱数値として取得し、ＲＡＭ３０８の所定の記憶領域に記憶してある普図当選乱数値に基づいて当否判定し、その判定結果と取得した普図タイマ乱数値に基づいて普図の変動時間の決定をおこない、その変動時間の間に亘って普図を変動表示し、さらに前述の当否判定結果に基づいて決定した普図１または普図２の停止表示を行って終了する。
Further, in the normal symbol variation game in the present embodiment, when a predetermined ball detection sensor detects that a ball has won at the general
また、本実施例における特別図柄変動遊技は、第１特図始動口２３０または第２特図始動口２３２に球が入賞したことを所定の球検出センサが検出した場合に、ステップＳ９３１０の入賞受付処理で、特図当選乱数値および特図乱数値を取得し、取得した値をＲＡＭ３０８の所定の記憶領域にそれぞれ記憶するところから開始し、ステップＳ９３１５の特図抽選処理でＲＡＭ３０８の所定の記憶領域に記憶している乱数カウンタの値を特図タイマ乱数値として取得し、ＲＡＭ３０８の所定の記憶領域に記憶してある特図当選乱数値に基づいて当否判定し、ＲＡＭ３０８の所定の記憶領域に記憶してある特図乱数値に基づいて確変の当否判定をおこない、当否判定結果、確変の当否判定結果、および取得した特図タイマ乱数値などに基づいて特図の変動時間を決定し、その変動時間の間に亘って特図を変動表示し、さらに前述の当否判定結果および確変の当否判定結果に基づいて決定した特図Ａ、特図Ｂまたは特図Ｃ等の停止表示を行って終了する。
In the special symbol variation game in this embodiment, when a predetermined ball detection sensor detects that a ball has won at the first special
また、本実施例における入賞には、遊技盤２００に設けた入賞口や始動口に球が入球した場合のほか、遊技盤２００に設けた通過領域を球が通過した場合（例えば、普図始動口１２４を球が通過した場合）も含まれる。また、始動口は、必ずしも本実施例で示される位置に設ける必要は無く、例えば、特定の入賞口内の特定の領域を始動口として機能させてもよい。
Further, in the winning in the present embodiment, in addition to the case where a ball enters the winning opening and the start opening provided in the
また、可変入賞口２３４は、球が入賞不可能な閉状態と、入賞可能な開状態の２種類の開閉状態に変化するものに限定されず、球が入賞可能な第１の開状態と、第１の開状態よりも入賞が容易な第２の開状態の２種類の開状態に変化するものも含まれる。
The variable winning
また、本実施例では、大当りに対応する図柄組合せ（大当り図柄組合せ）を装飾図柄表示装置２０８に停止表示した場合に大当り遊技の開始となるが、大当り遊技の開始条件はこれに限定されるものではない。したがって、例えば、大当り図柄組合せを停止表示した後で、盤面の特定のゲートを遊技球が通過した場合、大当り図柄組合せを停止表示した後で、盤面の特定の入賞口に遊技球が通過した場合、大当り図柄組合せを停止表示した後で、大入賞口（可変入賞口）以外の入賞口内の特定の領域を遊技球が通過した場合、特定の入賞口に遊技球が入賞したことを条件に開放した大入賞口（可変入賞口）内の特定の領域を遊技球が通過した場合、などを大当り遊技の開始条件としてもよい。
Further, in this embodiment, when the symbol combination corresponding to the jackpot (the jackpot symbol combination) is stopped and displayed on the decorative
また、本実施例における特図は、特図表示装置２１２、２１４が変動表示および停止表示する図柄全てを示しており、変動表示する図柄のみ、または、停止表示する図柄のみを示すものではない。さらに、本実施例における普図や装飾図柄も同様に、普図表示装置２１０や装飾図柄表示装置２０８が変動表示および停止表示する図柄全てを示しており、変動表示する図柄のみ、または、停止表示する図柄のみを示するものではない。
In addition, the special figure in the present embodiment shows all the symbols that the special
また、大当りフラグおよび確変フラグの両方がオンの場合には上述の特図Ａ等、大当りフラグがオンで確変フラグがオフの場合には上述の特図Ｂ等、大当りフラグおよび確変フラグの両方がオフの場合には上述の特図Ｉ等を停止表示するようにしたが、確変フラグの値によらず大当りフラグがオンの場合には上述の特図Ｂ等、大当りフラグがオフの場合には特図Ｃ等を停止表示し、確変フラグがオンの場合には高確中ランプ２２２を点灯させるようにしてもよい。もちろん、大当りフラグがオンで確変フラグがオフの場合に停止表示する特図の停止態様を１または複数種類、大当りフラグおよび確変フラグの両方がオンの場合に停止表示する特図の停止態様を１または複数種類、および大当りフラグおよび確変フラグの両方がオフの場合に停止表示する特図の停止態様を１または複数種類用意しておいてもよい。このように確変移行判定の結果を特図表示装置２１２、２１４が報知するようにしてもよい。
Also, when both the big hit flag and the probability variation flag are on, the above special figure A and the like, and when the big hit flag is on and the probability variation flag is off, both the big hit flag and the probability variation flag, such as the above special figure B, are displayed. In the case of off, the above special figure I and the like are stopped and displayed. However, when the big hit flag is on regardless of the value of the probability variation flag, when the big hit flag is off, such as the above special figure B. The special figure C or the like may be stopped and displayed, and when the probability variation flag is on, the high-
なお、遊技状態として高確率状態、低確率状態、大当り状態の３つを例示したが、これら以外にも、第２特別始動口２３２に設けた羽根の開放継続時間が所定の時間である通常開放状態と、その所定の時間よりも長い開放延長状態と、を設け、この２つの状態についても遊技状態に含めてもよい。また、普図表示装置２１０の変動時間を所定の変動時間とする通常変動状態（普図）と、該所定の変動時間よりも短い変動時間とする短縮変動状態（普図）と、を設け、この２つの状態についても遊技状態に含めてもよい。また、特図表示装置２１２、２１４の変動時間を所定の変動時間とする通常変動状態（特図）と、該所定の変動時間よりも短い変動時間とする短縮変動状態（特図）と、を設け、この２つの状態についても遊技状態に含めてもよい。また、普図変動遊技の結果を当選とするか否かの抽選における当選確率を所定の確率とする低確率状態（普図）と該所定の確率よりも高い高確率状態（普図）とを設け、この２つの状態についても遊技状態に含めてもよいし、これら複数の状態を複合して発生させるようにしてもよい。例えば、上述の特図１で大当りした場合には大当りの終了後に特図の変動開始および停止を所定回数（例えば５０回）繰り返すまでの間、高確率状態、高確率状態（普図）、開放延長状態、短縮変動状態（普図）、短縮変動状態（特図）の５つの状態を複合して遊技者に有利な状態を発生させ、その所定回数の経過、または上述の特図２を停止表示しての大当りが終了した場合には、次に大当りを開始するまでの間、低確率状態、低確率状態（普図）、通常開放状態、通常変動状態（普図）、通常変動状態（特図）の５つの状態を複合して遊技者に不利な状態を発生させ、上述の特図１で大当りした場合には大当りの終了後に次に大当りを開始するまでの間、高確率状態、高確率状態（普図）、開放延長状態、短縮変動状態（普図）、短縮変動状態（特図）の５つの状態を複合して遊技者に最も有利な状態発生させるようにしてもよい。
In addition, although the three states of the high probability state, the low probability state, and the big hit state are illustrated as the gaming state, in addition to these, the normal opening in which the opening duration of the blade provided in the second
また、確変フラグがオンであり、装飾図柄表示装置２０８に装飾２−装飾２−装飾２など大当り終了後に確率変動となることを確定的に報知しない大当り図柄の組合せを停止表示した場合には、大当り開始前、大当り中、大当り終了後のいずれかのタイミングで確変となること、または確変となったことを装飾図柄表示装置２０８による特定の画像表示で報知する場合には、その特定の画像表示で報知すること、報知する特定画像の種類、報知するタイミングなどのうち１、複数又は全部に基づいて、演出のパターンを選択するようにしてもよい。ここで確変となること、または確変となったことの特定の画像による報知は、装飾図柄表示装置２０８に装飾２−装飾２−装飾２など大当り終了後に確率変動となることを確定的に報知しない大当り図柄の組合せを停止表示したが、大当り終了後に確変となることを昇格、確変、または確率変動などといった文字情報を含んだ画像を装飾図柄表示装置２０８などに表示することなどにより確定的に報知することを示している（これを昇格演出と呼ぶ）。
In addition, when the probability variation flag is ON and the combination of jackpot symbols that do not definitely notify the probability variation after the jackpot is finished, such as decoration 2-decoration 2-
また、上述の実施例では、特図表示装置２１２、２１４に特図１または特図２を停止表示した場合に、大当り遊技または特別大当り遊技を開始すると記載したが、特図表示装置２１２、２１４に特図１または特図２を停止表示した場合に確変フラグが示す値によらず大当り遊技を開始し、その大当り終了後に遊技状態を高確状態にするようにしてもよいし、特図表示装置２１２、２１４に特図１または特図２を停止表示した場合に確変フラグがオンの場合には大当り遊技中に可変入賞口２３４を１５回開閉（１５ラウンドの大当り）し、確変フラグがオフの場合には大当り遊技中に可変入賞口２３４を５回開閉（５ラウンドの大当り）するようにしてもよい。
Further, in the above-described embodiment, it is described that the special hit game or the special big hit game is started when the special figure 1 or the special figure 2 is stopped and displayed on the special
また、上述の実施例では、第１始動口用抽選データと第２始動口用抽選データを別データとした例を示したが、これに限定されず、第１始動口に遊技球が入賞したことを検出した場合、および第２始動口に遊技球が入賞したことを検出した場合に行う大当り判定の両方で、単一の所定の抽選データを参照するようにしてもよい。 In the above-described embodiment, the first start lottery data and the second start port lottery data are shown as separate data. However, the present invention is not limited to this, and a game ball is won at the first start port. It is also possible to refer to a single predetermined lottery data both in the case of detecting this and in the big hit determination that is performed when it is detected that a game ball has won the second starting port.
また、上述の実施例においては、遊技台として、遊技球を遊技媒体としたパチンコ機の例を示したが、本発明に係る遊技台はこれに限定されるものではなく、例えば、メダル（コイン）を遊技媒体としたパチスロ機（スロットマシン）などにも適用可能である。 Further, in the above-described embodiment, an example of a pachinko machine using a game ball as a game medium is shown as a game table, but the game table according to the present invention is not limited to this, for example, a medal (coin It can also be applied to a pachislot machine (slot machine) using a game medium as a game medium.
さらに、本発明は、前述のパチスロ機やパチンコ遊技機等の実機の他、これらのパチスロ機等の実機の動作を家庭用ゲーム機用として擬似的に実行するようなゲームプログラムにおいても、本発明を適用してゲームを実行することができる。その場合、ゲームプログラムを記録する記録媒体は、ＤＶＤ−ＲＯＭ、ＣＤ−ＲＯＭ、ＦＤ（フレキシブルディスク）、その他任意の記録媒体を利用できる。 Furthermore, the present invention is not limited to the above-described actual machines such as pachislot machines and pachinko machines, but also to game programs that execute the operation of actual machines such as pachislot machines for home game machines in a pseudo manner. Can be applied to run the game. In that case, a DVD-ROM, CD-ROM, FD (flexible disk), or any other recording medium can be used as a recording medium for recording the game program.
以上、本発明の実施例を説明したが、発明の実施の形態に記載された、作用及び効果は、本発明から生じる最も好適な作用及び効果を列挙したに過ぎず、本発明による作用及び効果は、本発明の実施の形態に記載されたものに限定されるものではない。 As mentioned above, although the Example of this invention was described, the effect | action and effect which were described in embodiment of this invention only enumerated the most suitable effect | action and effect which arise from this invention, The effect | action and effect by this invention Is not limited to those described in the embodiment of the present invention.
次に、以上説明した実施形態６によるパチンコ機１００の特徴的構成について説明する。
（１）本実施の形態によるパチンコ機１００は、
１６ビット乱数を少なくとも生成可能な乱数生成手段と、
前記１６ビット乱数を少なくとも記憶可能な記憶手段と、
複数の遊技制御処理のそれぞれを、メイン制御および割込み周期ごとに行われる割込み制御のうちの、少なくともいずれかの制御において実行可能な遊技制御手段と、
を備えた遊技台であって、
前記遊技制御手段は、前記１６ビット乱数を一命令で前記記憶手段に転送可能であり、
前記乱数生成手段の特定フラグは前記命令の実行前後で変化しないこと
を特徴とする。
Next, a characteristic configuration of the
(1) The
Random number generating means capable of generating at least a 16-bit random number;
Storage means capable of storing at least the 16-bit random number;
Game control means capable of executing each of the plurality of game control processes in at least one of main control and interrupt control performed for each interrupt cycle;
A game machine equipped with
The game control means can transfer the 16-bit random number to the storage means with a single command,
The specific flag of the random number generation means does not change before and after execution of the instruction.
ハード乱数取得の流れの一例として、「ラッチレジスタに値をセット→乱数値レジスタに乱数が取り込まれる→ラッチフラグレジスタにフラグがセットされる→該フラグを参照し、フラグが立っている場合に乱数を取得→フラグクリア」がある。この場合、ラッチ信号の出力からラッチ完了信号（セット信号）あるいはリード完了信号（クリア信号）のタイミングで乱数取得処理の実行時期が推測され易いという課題があるが、上記構成を備えたパチンコ機１００によれば、１６ビット乱数を一命令で転送可能であり、マイコン内の特定フラグは該命令実行前後で変化しないため、特定の処理の実行時期を判別困難にでき、これらの特定の処理の狙い撃ちを防止することができる場合がある。なお、特定フラグは例えば、乱数ソフトラッチフラグレジスタの所定のビットのことである。
As an example of the flow of hard random number acquisition, “Set value to latch register → Random value is fetched to random value register → Flag is set to latch flag register → Random number when flag is set and flag is set There is "get flag → clear flag". In this case, there is a problem that it is easy to guess the execution timing of the random number acquisition process at the timing of the latch completion signal (set signal) or the read completion signal (clear signal) from the output of the latch signal, but the
１６ビット乱数は複数の番地（レジスタ）に跨って格納され、一命令で下位バイトのレジスタを指定するだけでリード可能である。当否判定乱数は１６ビット乱数で、必ずこの一命令で乱数を取得するようにしてもよい。また、１６ビット乱数のみをこの一命令で取得し、当否判定乱数が８ビット乱数の場合は他の命令で取得するようにしてもよい。 A 16-bit random number is stored across a plurality of addresses (registers), and can be read simply by specifying a lower byte register with one instruction. The validity determination random number is a 16-bit random number, and the random number may always be acquired with this one command. Alternatively, only a 16-bit random number may be acquired with this one instruction, and if the success / failure determination random number is an 8-bit random number, it may be acquired with another instruction.
乱数リードを許可する処理（従来はラッチ信号が出力されていたが、本実施形態ではいわゆるプログラム上のフラグを立てるだけなので信号出力はない）と、乱数をリードする処理（リード信号出力あり）を別モジュールで実行するようにしてもよい。従来はラッチ信号出力のタイミングから乱数をリードする処理を推測し易かったが、本実施形態では推測困難にできる場合がある。 Processing for permitting random number reading (previously, a latch signal was output, but in this embodiment, there is no signal output because only a so-called program flag is set), and processing for reading random numbers (with read signal output) It may be executed by a separate module. Conventionally, it has been easy to guess the process of reading a random number from the timing of latch signal output, but in this embodiment, it may be difficult to guess.
さらに、乱数リードを許可する処理とリードする処理の間に別の処理があり、この別の処理の実行時間は種々の判定処理があるので可変とすることができる。処理の推測をより困難にできる場合がある。 Furthermore, there is another process between the process of permitting random number reading and the process of reading, and the execution time of this different process can be made variable because there are various determination processes. Processing inference can be made more difficult.
リードを許可する処理は一割込み内で複数回（特図１、特図２、普図の組合せ）実行可能としてもよい。さらに一のモジュール内で実行可能としてもよい。一のモジュールは、主制御部タイマ割込み処理の例えば入力ポート状態更新処理（ステップＳ２０５）であってもよい。リードを許可する処理が一割込み内で実行される回数は可変なので乱数をリードする処理の実行時期を推測困難にできる場合がある。 The process of permitting the read may be executed a plurality of times (combination of special figure 1, special figure 2, and common figure) within one interrupt. Further, it may be executable in one module. One module may be, for example, an input port state update process (step S205) of the main control unit timer interrupt process. Since the number of times a process that permits read is executed within one interrupt is variable, it may be difficult to estimate the execution time of a process that reads a random number.
乱数をリードする処理も一割込み内で複数回実行可能としてもよい。この場合の複数回数には、特図１、特図２、普図の組合せだけに限らず、ハード乱数（１６ビット乱数生成回路で生成される乱数）とソフト乱数（ユーザプログラムより生成される乱数）の組合せでもよい。さらにこれらのリード処理を一のモジュール内で実行可能としてもよい。例えば、入賞判定パターンに一致した場合に乱数をリードする処理を一モジュール内で繰り返し行うようにしてもよい。あるいは、別モジュールにして、さらに別の処理（別のモジュール）が挟まれているようにしてもよい。モジュールの先頭アドレスはＲＳＴ命令に対応するアドレスとは異なっていてもよいし、一致していてもよい。 The process of reading the random number may be executed a plurality of times within one interrupt. The multiple times in this case are not limited to the combination of special figure 1, special figure 2, and ordinary figure, but also a hard random number (random number generated by a 16-bit random number generation circuit) and a soft random number (random number generated by a user program). ). Further, these read processes may be executed in one module. For example, the process of reading a random number when it matches the winning determination pattern may be repeated in one module. Alternatively, another module may be used so that another process (another module) is sandwiched between them. The start address of the module may be different from or coincide with the address corresponding to the RST instruction.
乱数の取込方法は３種類ある。上述の通り、ソフトウエアによる取込みとして、ソフトラッチ乱数値レジスタの下位バイトを読み込み、続いて上位バイトをリードした場合にソフトラッチフラグレジスタをリセットする取込み方法がある。また、一命令である第三の命令を用いてソフトラッチ乱数値レジスタの下位、上位バイトをＲＡＭに直接取込み、ソフトラッチフラグレジスタの状態に変更を加えない取込み方法がある。さらに、外部端子入力による乱数取込みも行うことができる。 There are three types of random number acquisition methods. As described above, there is a capturing method in which the lower byte of the soft latch random value register is read and then the soft latch flag register is reset when the upper byte is read. In addition, there is a fetching method in which the lower and upper bytes of the soft latch random value register are directly fetched into the RAM using a third instruction, which is one instruction, and the state of the soft latch flag register is not changed. Furthermore, it is possible to take in random numbers by inputting external terminals.
また、１６ビット乱数にソフト乱数を組み合わせたり、さらに初期値更新乱数を組み合わせたりしてもよい。あるいは、これらを組み合わせなくてもよい。例えば、変動時間決定用乱数にハード乱数を使う場合、この乱数をペアレジスタに取り込まず直接にＲＡＭに読み込むようにしてもよい。逆に当否判定乱数は必ずペアレジスタに取り込むようにしてもよい。 Further, a soft random number may be combined with a 16-bit random number, or an initial value update random number may be combined. Or these may not be combined. For example, when a hard random number is used as the random time for determining the variation time, this random number may be directly read into the RAM without being taken into the pair register. Conversely, the success / failure determination random number may be always taken into the pair register.
また、最大値設定しない乱数生成回路と最大値設定をする乱数生成回路があり、電源投入後に自動で起動する乱数生成回路もある。また、手動起動させる乱数生成回路もある。磁界検知信号、磁気検知信号、電波検知信号、振動検知信号等が所定の端子に入力されている場合であっても乱数の最大値設定を実行して乱数生成回路を起動させるようにしてもよい。 In addition, there are a random number generation circuit that does not set a maximum value and a random number generation circuit that sets a maximum value, and there is also a random number generation circuit that starts automatically after power-on. There is also a random number generation circuit that is manually activated. Even when a magnetic field detection signal, a magnetic detection signal, a radio wave detection signal, a vibration detection signal, or the like is input to a predetermined terminal, the random number generation circuit may be activated to start the random number generation circuit. .
機能限定タイマの構成として、乱数を取得して抽選を行う処理は主制御部タイマ割込み処理で行い、機能限定タイマを作動させている間は主制御部タイマ割込み処理に移行するが抽選処理には移行しないようにしてもよい。この場合でもハード乱数は更新されている。乱数を取得して抽選を行う処理は主制御部タイマ割込み処理で実行し、機能限定タイマ作動中は主制御部タイマ割込み処理の一部のみを実行する。抽選取得しないのに最大値設定で乱数生成回路を起動しておくことにより処理を推測困難にできる場合がある。 As a function limited timer configuration, random number acquisition and lottery processing is performed by the main control unit timer interrupt process, and while the function limited timer is operating, the process shifts to the main control unit timer interrupt process. It may not be transferred. Even in this case, the hard random number is updated. The process of acquiring a random number and performing the lottery is executed by the main controller timer interrupt process, and only a part of the main controller timer interrupt process is executed while the function limited timer is operating. Even if the lottery is not acquired, the process may be difficult to guess by starting the random number generation circuit with the maximum value setting.
また、複数の乱数の起動タイミングを異ならせるようにしてもよい。また、最大値が大きいものが常に最初に起動されるようにしてもよい。電源投入後の最初のモジュール（スタックポインタを設定する処理など）とは異なるモジュールで、乱数値の最大値を設定するようにしてもよい。ＷＤＴ起動後に所定の乱数生成回路に最大値を設定して起動させるようにしてもよい。 Further, the activation timings of a plurality of random numbers may be varied. Also, the one with the largest maximum value may always be activated first. The maximum value of the random number value may be set by a module different from the first module after the power is turned on (such as processing for setting the stack pointer). After WDT is activated, a predetermined random number generation circuit may be set to a maximum value and activated.
乱数最大値設定処理の位置は、例えば以下のタイミングが挙げられる。
（ａ）電源投入後の低電圧信号出力判定ループ処理より前、当該処理中、または当該処理より後、のいずれか。
（ｂ）内蔵レジスタに所定のデータを設定する処理より前、当該処理中、または当該処理より後、のいずれか。
（ｃ）電源ステータスを参照する処理（分岐する処理）より前、当該処理中、または当該処理より後、のいずれか。
（ｄ）チェックＳＵＭのループ処理より前、当該処理中、または当該処理より後、のいずれか。
（ｅ）内蔵ＲＡＭアクセス許可より前、当該処理中、または当該処理より後、のいずれか。
（ｆ）復帰起動または初期起動より前、当該処理中、または当該処理より後、のいずれか。
（ｇ）割り込み許可より前、当該処理中、または当該処理より後、のいずれか。
（ｈ）サブ起動待ちより前、当該処理中、または当該処理より後、のいずれか。
（ｉ）ソフト乱数の更新開始より前、当該処理中、または当該処理より後、のいずれか。
（ｊ）サブへの通信確認コマンド（サブ起動開始コマンド、完了コマンド）、払出への通信確認コマンドなどのコマンド送出より前、当該処理中、または当該処理より後、のいずれか。
（ｋ）ＷＤＴ手動起動より前、当該処理中、または当該処理より後、のいずれか。
The position of the random number maximum value setting process includes, for example, the following timing.
(A) Either before the low voltage signal output determination loop processing after power-on, during the processing, or after the processing.
(B) Either before the process of setting predetermined data in the built-in register, during the process, or after the process.
(C) Either before the process of referring to the power status (the process of branching), during the process, or after the process.
(D) Either before the check SUM loop process, during the process, or after the process.
(E) Either before the access to the built-in RAM, during the process, or after the process.
(F) Either before return start or initial start, during the process, or after the process.
(G) Either before enabling the interrupt, during the process, or after the process.
(H) Either before waiting for sub-activation, during the process, or after the process.
(I) Either before the start of updating the soft random number, during the process, or after the process.
(J) Either before sending a command such as a sub-communication confirmation command (sub-start start command, completion command) or a communication confirmation command for payout, during the processing, or after the processing.
(K) Either before WDT manual activation, during the process, or after the process.
（２）上記パチンコ機１００であって、
前記遊技制御手段を少なくとも有するマイクロプロセッサを備え、
前記マイクロプロセッサは、
少なくとも、セキュリティチェックを行うことが可能なものであり、該セキュリティチェックの後に前記遊技制御が行われるユーザモードへ移行するまでの時間をランダムに変動させるランダム延長処理が少なくとも行われる、セキュリティモードに滞在した後、該ユーザモードへ移行するものであることを特徴とする。
(2) The
A microprocessor having at least the game control means;
The microprocessor is
Stay in security mode, at least a security check is possible, and at least a random extension process that randomly changes the time until the transition to the user mode in which the game control is performed after the security check is performed Then, the mode is shifted to the user mode.
当該構成を備えたパチンコ機１００によれば、ユーザモードに移行する前にランダム延長処理を実行するので、遊技制御プログラムの実行開始タイミングをずらすことが可能なため、遊技制御処理の特定の処理（例えばソフト乱数の更新処理、初期値更新処理等）の実行時期を判別困難にでき、これらの特定の処理の狙い撃ちを防止することができる場合がある。
According to the
（３）上記パチンコ機１００であって、前記ランダム延長処理の開始前に、前記マイクロプロセッサの所定の出力端子から所定の信号が出力されることを特徴とする。
（４）上記パチンコ機１００であって、前記所定の端子は、前記マイクロプロセッサ以外の外部機器に対してリセット信号を出力可能なリセット端子であることを特徴とする。
(3) The
(4) In the
当該構成を備えたパチンコ機１００によれば、ランダム延長処理の前に外部機器に対してリセット信号を出力し、ランダム延長処理の後に遊技制御プログラムの実行を開始することができるので、遊技制御処理の特定の処理（例えばソフト乱数の更新処理、初期値更新処理等）の実行時期を判別困難にでき、これらの特定の処理の狙い撃ちを防止することができる場合がある。
According to the
（５）上記パチンコ機１００であって、前記遊技制御手段から送出されるコマンドに基づいて演出制御を行う副制御手段を有することを特徴とする。
(5) The
＜実施形態７＞
以下、図面を用いて、本発明の実施形態７に係るパチンコ機（遊技台）について詳細に説明する。従来、乱数を用いて遊技制御を行う遊技台が知られている。しかし、不正者によって遊技台を解析されて不正に利益を得られる不正行為が行われてしまうという問題があった。
<
Hereinafter, a pachinko machine (game table) according to
＜乱数回路＞
まず、図２７０を用いて、本実施形態に係る遊技台に用いられる１６ビット乱数回路について説明する。図２７０は、１６ビット乱数回路の内部構成図である。
<Random number circuit>
First, a 16-bit random number circuit used in the game machine according to the present embodiment will be described with reference to FIG. FIG. 270 is an internal block diagram of the 16-bit random number circuit.
１６ビット乱数回路９０００は、それぞれ異なる乱数を生成する４つの乱数生成チャンネルＣＨ０〜ＣＨ３を備えている。乱数生成チャンネルＣＨ０〜ＣＨ３は、それぞれ個別に１６ビット乱数を発生させることができる。なお、各チャンネル回路の内部構成は同一であるため、図２７０では、１つの乱数生成チャンネルＣＨ０を示し、残りの乱数生成チャンネルＣＨ１〜ＣＨ３については、図示を簡略化している。以下の説明では、この乱数生成チャンネルＣＨ０を中心に１６ビット乱数回路９０００について説明する。
The 16-bit
プログラム管理エリア内の１６ビット乱数初期値設定部９００２には、ＲＣＫ端子からの外部クロック信号９００４ａと内部システムクロック９００４ｂのうち、いずれのクロック信号を乱数生成回路９００６で使用するかを決めるクロック選択情報が、プログラム管理エリア内の情報に基づいて設定される。ＲＣＫ端子からの外部クロック信号９００４ａと内部システムクロック９００４ｂとは、乱数生成回路９００６の手前に設けられたマルチプレクサに入力される。１６ビット乱数初期値設定部９００２が上記クロック選択情報に従って更新クロック選択信号をこのマルチプレクサに入力することにより、この更新クロック選択信号によって選択されたクロック信号が乱数生成回路９００６に入力されるようになっている。なお、外部クロック信号９００４ａが選択されている場合、所定の分周比（この例では、１／２）で分周されたクロック信号が乱数生成回路９００６に入力される。なお、分周されたクロック信号が、内部システムクロック９００４ｂよりも低い周波数でない場合には使用することができない。なお、本実施形態では、外部クロック信号９００４ａが選択されているものとして説明を続ける。
In the 16-bit random number initial
乱数生成回路９００６による乱数値更新を開始する起動方法は、最大値設定信号による起動又はユーザモード起動信号９００８による起動の２つの方法から選択することができる。最大値設定で起動を選択した場合には、生成される乱数値の最大値が最大値設定レジスタ９０１０に設定された後、乱数生成回路９００６が起動される。ユーザモード起動信号９００８による起動を選択すると、ユーザモード移行で自動的に乱数生成回路９００６が起動され、最大値の設定をすることができないようになっている。乱数値の最大値は、乱数生成チャンネルＣＨ０〜ＣＨ３でそれぞれ個別に設定することができる。
The activation method for starting the random number value update by the random
１６ビット乱数初期値設定部９００２には、いずれの方法で乱数生成回路９００６を起動するかを決める選択情報が、プログラム管理エリア内の情報に基づいて設定される。最大値設定で起動する起動信号又はユーザモード起動９００８で起動する起動信号とが乱数生成回路９００６の手前に設けられたマルチプレクサに入力される。１６ビット乱数初期値設定部９００２が上記クロック選択情報に従っていずれの起動信号を選択するかの選択信号をこのマルチプレクサに入力することにより、選択された起動信号で乱数生成回路９００６が起動するようになっている。
In the 16-bit random number initial
乱数生成回路９００６は、１６ビット乱数初期値設定部９００２によって選択されたクロック信号が入力され、このクロック信号の周期に従って乱数を更新する。乱数生成回路９００６には、更新クロック信号の１クロック毎に１が加算され、乱数が更新されるようになっている。１６ビット乱数回路９０００の乱数生成回路９００６では、０から６５５３５までの乱数を生成することができる。
The random
また、乱数生成回路９００６には、更新監視回路（不図示）が設けられている。乱数生成回路９００６が更新した乱数の値は、更新監視回路に入力される。更新監視回路は、乱数値の入力に基づいて、乱数が正常に更新されているか否かを監視する。乱数の更新に異常がある場合、この乱数の更新に異常があることを示す情報を、リセットコントローラ９０６０に送信する。
The random
乱数生成回路９００６の１周目からの乱数スタート値は、例えば、「０００１Ｈ」、「システムリッセット毎の変更値」又は「ＩＤナンバーを基にした値」のいずれかに、１６ビット乱数初期値設定部９００２によって設定される。乱数スタート値が「０００１Ｈ」に設定されると、乱数生成回路９００６の起動時（更新開始時）のスタート値が０００１Ｈに設定される。また、乱数スタート値が「システムリセット毎の変更値」に設定されると、乱数生成回路９００６の起動時（更新開始時）のスタート値がシステムリッセット毎に変動する値に設定される。また、乱数スタート値が「ＩＤナンバーを基にした値」に設定されると、乱数生成回路９００６の起動時（更新開始時）のスタート値がチップ個別に異なる値に設定される。
The random number start value from the first round of the random
乱数スタート値選択回路９０１２には、１６ビット乱数初期値設定部９００２からいずれの乱数スタート値で乱数生成回路９００６が乱数更新を開始するか設定する信号が入力される。乱数スタート値選択回路９０１２は、入力された信号に基づいて、乱数生成回路９００６に選択された乱数スタート値を出力する。乱数生成回路９００６は、入力された乱数スタート値から乱数更新を開始する。
The random number start value selection circuit 9012 receives a signal for setting which random number start value the random
乱数生成回路９００６が生成する乱数列は、所定の数値範囲（例えば、０〜６５５３５）で更新される。１６ビット乱数回路９０００では、この乱数列の並びを変更することができる。乱数列の変更方法は、ソフトウェアによる変更、２周目から自動的に変更または１周目から自動的に変更のいずれかを選択することができる。ソフトウェアによる変更を選択した場合には、ユーザプログラムにより乱数列が変更される。また、この場合には、乱数生成回路９００６が生成する乱数値が一巡し、次の周期の開始後から乱数列が変更される。なお、乱数列変更選択回路９０１６が乱数生成回路９００６から乱数一巡信号を受けた時点で、一つの乱数列を一周したと判定される。
The random number sequence generated by the random
ソフトウェアによる変更を選択した場合にのみ有効な乱数列変更レジスタ９０１４が設けられている。乱数列変更レジスタ９０１４は、乱数生成回路９００６が生成した乱数列の並びを変更するために設けられている。
A random number
乱数列変更選択回路９０１６には、１６ビット乱数初期値設定部９００２により乱数列を変更するか否かの選択信号が入力される。乱数列変更選択回路９０１６は、入力された選択信号に基づいて、乱数列の変更を行うか否か選択する。乱数列を変更しない場合には、乱数列変更選択回路９０１６は、「変更せず」という信号を選択し、乱数列変更回路９０１８に出力する。乱数列を変更する場合には、乱数列変更選択回路９０１６は、いずれの変更方法で乱数列を変更するかという信号を乱数列変更回路９０１８に出力する。ソフトウェアによる変更が選択された場合には、乱数列変更選択回路９０１６は、乱数列変更レジスタ９０１４からの信号に基づいて、乱数列変更回路９０１８に乱数列の変更情報を出力する。
A selection signal indicating whether or not to change the random number sequence is input to the random number sequence
乱数列変更回路９０１８は、乱数列を変更する場合には、乱数生成回路９００６が生成した乱数列を変更し、変更後の乱数列を最大値比較回路９０２０に出力し、乱数列を変更しない場合には、乱数生成回路９００６が生成した乱数列をそのまま最大値比較回路９０２０に出力する。
When changing the random number sequence, the random number
最大値を設定して乱数生成回路９００６を起動した場合には、最大値設定レジスタ９０１０に設定された最大値が格納されている。最大値設定レジスタ９０１０に最大値が設定さている場合には、最大値比較回路９０２０は、入力される乱数値と最大値との比較を行う。最大値比較回路９０２０は、当該乱数値が最大値以下であると判断すると、後述するハードラッチ乱数値レジスタおよびソフトラッチ乱数値レジスタに乱数値を出力し、当該乱数値が最大値より大きいと判断すると、ハードラッチ乱数値レジスタおよびソフトラッチ乱数値レジスタに乱数値を出力しないようになっている。
When the maximum value is set and the random
１６ビット乱数回路９０００には、乱数生成チャンネルＣＨ０用のハードラッチ選択レジスタとして、ＣＨ０ハードラッチ選択レジスタ９０２２ａ、９０２２ｂの２つのレジスタが設けられている。また、乱数生成チャネルＣＨ１〜ＣＨ３用のハードラッチ選択レジスタとして、ＣＨ１ハードラッチ選択レジスタ９０２４、ＣＨ２ハードラッチ選択レジスタ９０２６、ＣＨ３ハードラッチ選択レジスタ９０２８がそれぞれ設けられている。これらのハードラッチ選択レジスタには、パラレル入力ポートを介してＰＩ０〜ＰＩ５信号がそれぞれ入力される。各ハードラッチ選択レジスタは、ＰＩ０〜ＰＩ５信号の入力に基づいて、対応するハードラッチ乱数値レジスタにラッチ信号を出力する。
The 16-bit
ソフトラッチ選択レジスタ９０３０には、後述するソフトラッチ乱数値レジスタ９０４０〜９０４６のそれぞれが乱数をラッチすることを示す情報がＣＰＵ３０４からの指示によって適宜選択される。この情報が、ラッチ信号としてソフトラッチ乱数値レジスタ９０４０〜９０４６のそれぞれに出力される。
In the soft
乱数生成チャンネルＣＨ０用のハードラッチ乱数値レジスタとして、ＣＨ０ハードラッチ乱数値レジスタ９０３２ａ、９０３２ｂ、９０３２ｃ、９０３２ｄの４つのレジスタが設けられている。乱数生成チャンネルＣＨ１用のハードラッチ乱数値レジスタとして、乱数生成チャンネルＣＨ１ハードラッチ乱数値レジスタ９０３４ａ、９０３４ｂの２つのレジスタが設けられている。乱数生成チャンネルＣＨ２用のハードラッチ乱数値レジスタとして、ＣＨ２ハードラッチ乱数値レジスタ９０３６ａ、９０３６ｂの２つのレジスタが設けられている。乱数生成チャンネルＣＨ３用のハードラッチ乱数値レジスタとして、ＣＨ３ハードラッチ乱数値レジスタ９０３８ａ、９０３８ｂの２つのレジスタが設けられている。
Four registers, CH0 hard latch
これらのハードラッチ乱数値レジスタ９０３２ａ〜９０３２ｄ、９０３４ａ〜９０３４ｂ、９０３６ａ〜９０３６ｂ、９０３８ａ〜９０３８ｂには、３つの信号が入力される。１つ目の信号は、対応する乱数生成チャンネルの乱数発生回路により生成された乱数を表す信号である。２つ目の信号は、ハードラッチ選択レジスタから出力された乱数ラッチ信号（ハードラッチ信号）である。３つ目の信号は、乱数の読み取りを示すリード信号である。
These hard latch random
ハードラッチ乱数値レジスタ９０３２ａ〜９０３２ｄ、９０３４ａ〜９０３４ｂ、９０３６ａ〜９０３６ｂ、９０３８ａ〜９０３８ｂには、対応する乱数生成チャンネルの乱数発生回路によって更新された乱数を示す信号が常に入力されている。ここで、ラッチ信号が入力されると、この入力タイミングにおける乱数がハードラッチ乱数値レジスタ内にラッチ（保持）される。このとき、ハードラッチ乱数値レジスタからは、乱数がラッチされていることを示すセット信号が、ハードラッチフラグレジスタ９０４８ａ、９０４８ｂに出力される。このときＣＰＵ３０４は、ラッチされている乱数を取得することができる。なお、ＣＰＵ３０４により乱数が取得されると、ハードラッチ乱数値レジスタにリード信号が入力される。この信号により新たなラッチ信号が入力された場合に乱数をラッチすることを許容する許容状態となる。換言すれば、一度乱数をラッチすると、リード信号が入力されるまで新たに乱数をラッチすることができない非許容状態となる。なお、リード信号が入力されてもラッチされている乱数は保持し続けるため、ＣＰＵ３０４はラッチされている同一のタイミングでラッチされた乱数を何度でも取得することができる。このように構成することで乱数ラッチ信号を出力するセンサ回路におけるチャタリングの影響を押さえることができる。なお、リード信号が入力されたことを示すクリア信号がハードラッチフラグレジスタ９０４８ａ、９０４８ｂに出力される。また、図２７０に示すように、ハードラッチ乱数値レジスタが複数あることにより、同じ乱数生成回路から生成された乱数を様々なタイミングで取得することができる。
The hard latch random
ハードラッチフラグレジスタ９０４８ａ、９０４８ｂには、ハードラッチ乱数値レジスタに乱数がラッチされているか否かを示す情報が記憶される。なお、ハードラッチフラグレジスタ９０４８ａ、９０４８ｂは、ハードラッチ乱数レジスタにラッチされた乱数（１６ビット乱数の全てまたは一部）が読み出されたときに自動的にクリアされるように構成してもよいし、ＣＰＵ３０４によってクリアするように構成してもよい。
The hard latch flag registers 9048a and 9048b store information indicating whether or not a random number is latched in the hard latch random number value register. Note that the hard latch flag registers 9048a and 9048b may be configured to be automatically cleared when the random numbers (all or part of the 16-bit random numbers) latched in the hard latch random number registers are read. However, it may be configured to be cleared by the
割込み制御レジスタ９０５２ａ、９０５２ｂには、ハードラッチ乱数値レジスタに乱数が保持された際に割込み制御回路に割込みを発生させるか否かを示す情報が設定される。この情報はハードラッチ乱数値レジスタ毎に設定することができる。例えば、第１特図始動口２３０への入球により乱数生成チャンネルＣＨ１の乱数がラッチされた場合には、割込みを発生させ、第２特図始動口２３２への入球により乱数生成チャンネルＣＨ２の乱数がラッチされた場合には、割込みを発生させない、というような設定をすることができる。
In the interrupt
また、乱数生成チャンネルＣＨ０〜ＣＨ３用のソフトラッチ乱数値レジスタとして、ＣＨ０ソフトラッチ乱数値レジスタ９０４０、ＣＨ１ソフトラッチ乱数値レジスタ９０４２、ＣＨ２ソフトラッチ乱数値レジスタ９０４４、ＣＨ３ソフトラッチ乱数値レジスタ９０４６が乱数生成チャンネルＣＨ０〜ＣＨ３に対してそれぞれ１つずつ設けられている。
Further, as the soft latch random value registers for the random number generation channels CH0 to CH3, the CH0 soft latch
これらのソフトラッチ乱数値レジスタ９０４０〜９０４６には、３つの信号が入力される。１つ目の信号は、対応する乱数生成チャンネルの乱数発生回路により生成された乱数を表す信号である。２つ目の信号は、ソフトラッチ選択レジスタ９０３０から出力された乱数ラッチ信号（ソフトラッチ信号）である。３つ目の信号は、乱数の読み取りを示すリード信号である。
Three signals are input to these soft latch
ソフトラッチ乱数値レジスタ９０４０〜９０４６には、対応する乱数生成チャンネルの乱数発生回路によって更新された乱数を示す信号が常に入力されている。ここで、ラッチ信号が入力されると、この入力タイミングにおける乱数がソフトラッチ乱数値レジスタ内にラッチ（保持）される。このとき、ソフトラッチ乱数値レジスタからは、乱数がラッチされていることを示すセット信号が、ソフトラッチフラグレジスタ９０５０に出力される。このときＣＰＵ３０４は、ラッチされている乱数を取得することができる。なお、ＣＰＵ３０４により乱数が取得されると、ソフトラッチ乱数値レジスタにリード信号が入力される。この信号により新たなラッチ信号が入力された場合に乱数をラッチすることを許容する許容状態となる。換言すれば、一度乱数をラッチすると、リード信号が入力されるまで新たに乱数をラッチすることができない非許容状態となる。なお、リード信号が入力されてもラッチされている乱数は保持し続けるため、ＣＰＵ３０４はラッチされている同一のタイミングでラッチされた乱数を何度でも取得することができる。このように構成することで乱数ラッチ信号を出力するセンサ回路におけるチャタリングの影響を押さえることができる。なお、リード信号が入力されたことを示すクリア信号がソフトラッチフラグレジスタ９０５０に出力される。
The soft latch random
ソフトラッチフラグレジスタ９０５０には、ソフトラッチ乱数値レジスタ９０４０〜９０４６に乱数がラッチされているか否かを示す情報が記憶される。なお、ソフトラッチフラグレジスタ９０５０は、ソフトラッチ乱数レジスタ９０４０〜９０４６にラッチされた乱数（１６ビット乱数の全てまたは一部）が読み出されたときに自動的にクリアされるように構成してもよいし、ＣＰＵ３０４によってクリアするように構成してもよい。
The soft
割込みコントローラ９０７０は、外部入力や内部状態の変化に応じて適宜処理を実行させるために割込みを発生させる。この割込み処理には、例えば外部からの入力（センサによる信号）を受け付けた場合に実行する処理がある。 The interrupt controller 9070 generates an interrupt in order to appropriately execute processing according to an external input or a change in an internal state. This interrupt process includes, for example, a process executed when an external input (signal from a sensor) is received.
上記説明した１６ビット乱数生成回路９０００を用いて、本実施形態では、普図始動口２８２、第１特図始動口２３０、第２特図始動口２３２のそれぞれに入球したタイミングで乱数を取得する。なお、任意のタイミングでＣＰＵ３０４に乱数を取得させるように、プログラムを実行させることもできる。さらに異なる乱数生成チャンネルを使用してそれぞれ独立の乱数を取得し、それぞれのチャンネル毎に乱数生成範囲の最大値を設定することができる。
In the present embodiment, using the 16-bit random
なお、本実施形態では、個別のチャンネルに対して乱数生成範囲を変更することができ、設定されていない場合には所定の最大値（例えば６５５３５）が適用される例について説明したが、これ以外に例えば、乱数生成範囲を変更する場合に全てのチャンネルに対して乱数生成範囲を設定することを必要とする構成であってもよい。 In the present embodiment, the example in which the random number generation range can be changed for each individual channel and a predetermined maximum value (for example, 65535) is applied when the range is not set has been described. For example, when changing the random number generation range, the configuration may be required to set the random number generation range for all channels.
なお、普図始動口２８２に入球したタイミングで取得された乱数は、後述する普図当選乱数として用いられる。また、第１特図始動口２３０に入球したタイミングで取得された乱数は、加工（例えば、乱数生成回路とは異なる回路（例えば、基本回路３０２やカウンタ回路３１２）でカウントアップ（ダウン）される値を乱数に加算（減算）する処理など）されて、後述する特図１当選乱数として用いられる。さらに、第２特図始動口２３２に入球したタイミングで取得された乱数は、加工されて、後述する特図２当選乱数として用いられる。
In addition, the random number acquired at the timing of entering the general figure starting port 282 is used as a general figure winning random number described later. In addition, the random number acquired at the timing of entering the first special
なお、乱数の加工は、第１特図始動口２３０および第２特図始動口２３２に入球したタイミングで取得される乱数に限らず、他の契機（例えば、普図始動口２８２へに入球したタイミングなど）によって取得される乱数に対して行ってもよい。さらに、上述した乱数生成範囲の最大値を設定する場合においては、設定した最大値に応じた加工（例えば、この最大値を超えない値を乱数に加算する処理など）すれば良い。
The random number processing is not limited to the random number acquired at the timing of entering the first special
また、乱数の加工は必ずしも行う必要はないが、乱数の加工を行うことは乱数の狙いうちの防止に有効に働く。例えば加工した後の乱数が更新されたか否かをＣＰＵ３０４によって監視した場合、乱数生成回路３１８内での乱数の更新が正常に行われているか否かを正確に判断することができない。このように、乱数を加工する場合には、上述の乱数監視回路３１８４による乱数の更新の監視がより有効に働くこととなる。
In addition, although it is not always necessary to perform random number processing, it is effective to prevent random numbers from being processed. For example, when the
図２７１は、８ビット乱数回路１００００の内部構成図である。図２７１に示すように、８ビット乱数回路１００００は、それぞれ異なる乱数を生成する４つの乱数生成チャンネルＣＨ０〜ＣＨ３を備えている。乱数生成チャンネルＣＨ０〜ＣＨ３は、それぞれ個別に８ビット乱数（０〜２５６）を発生させることができる。なお、各チャンネル回路の内部構成は同一であるため、図２７１では、１つの乱数生成チャンネルＣＨ０を示し、残りの乱数生成チャンネルＣＨ１〜ＣＨ３については、図示を簡略化している。なお、８ビット乱数回路１００００については、図２７０に示す１６ビット乱数回路９０００とほぼ同様であるため、詳細な説明を省略する。
FIG. 271 is an internal block diagram of the 8-bit
＜主制御部メイン処理＞
次に、図２７２を用いて、主制御部３００のＣＰＵ３０４が実行する主制御部メイン処理について説明する。なお、同図は主制御部メイン処理の流れを示すフローチャートである。
<Main control unit main processing>
Next, a main control unit main process executed by the
上述したように、主制御部３００には、電源が投入されると起動信号（リセット信号）を出力する起動信号出力回路（リセット信号出力回路）３４０を設けている。この起動信号を入力した基本回路３０２のＣＰＵ３０４は、リセット割込によりリセットスタートしてＲＯＭ３０６に予め記憶している制御プログラムに従って図２７２に示す主制御部メイン処理を実行する。
As described above, the
まず、主制御部メイン処理では、図２７２（ａ）に示す、プログラム起動設定処理を行う。プログラム起動設定処理のステップＳ１５１０１では、スタックポインタ設定を行う。このスタックポインタ設定では、ＣＰＵ３０４のスタックポインタ（ＳＰ）へのスタック初期値の設定（仮設定）を行う。
First, in the main control unit main process, a program activation setting process shown in FIG. 272 (a) is performed. In step S15101 of the program activation setting process, a stack pointer is set. In this stack pointer setting, the stack initial value is set (temporary setting) to the stack pointer (SP) of the
次いで、図２７２（ｂ）に示す、電源投入時処理を行う。電源投入時処理のステップＳ１５１０３では、低電圧信号がオンであるか否か、すなわち、電圧監視回路３３８が、電源制御部６６０から主制御部３００に供給している電源の電圧値が所定の値（本実施形態では９Ｖ）未満である場合に電圧が低下したことを示す低電圧信号を出力しているか否かを監視する。そして、低電圧信号がオンの場合（ＣＰＵ３０４が電源の遮断を検知した場合）にはステップＳ１５１０３の処理を繰り返し実行し、低電圧信号がオフの場合（ＣＰＵ３０４が電源の遮断を検知していない場合）にはステップＳ１５１０５に進む。なお、電源が投入された直後で未だ上記所定の値（９Ｖ）に達しない場合にも、供給電圧がその所定の値以上になるまで、ステップＳ１５１０３の処理を繰り返し実行する。
Next, power-on processing shown in FIG. 272 (b) is performed. In step S15103 of the power-on process, whether or not the low voltage signal is on, that is, the voltage value of the power supplied from the
ステップＳ１５１０５では、初期設定２を実行する（詳細は後述）。
In step S15105,
ステップＳ１５１０７では、電断前（電源の遮断前）の状態に復帰するか否かの判定を行い、電断前の状態に復帰しない場合（主制御部３００の基本回路３０２を初期状態にする場合）には初期化処理（ステップＳ１５１１３）に進む。
In step S15107, it is determined whether or not to return to the state before the power interruption (before the power is turned off), and the state before the power interruption is not restored (when the
具体的には、最初に、電源基板に設けたＲＷＭクリアスイッチ１８０を遊技店の店員などが操作した場合に送信されるＲＡＭクリア信号がオン（操作があったことを示す）であるか否か、すなわちＲＡＭクリアが必要であるか否かを判定し、ＲＡＭクリア信号がオンの場合（ＲＡＭクリアが必要な場合）には、基本回路３０２を初期状態にすべくステップＳ１５１１３に進む。一方、ＲＡＭクリア信号がオフの場合（ＲＡＭクリアが必要でない場合）には、ＲＡＭ３０８に設けた電源ステータス記憶領域に記憶した電源ステータスの情報を読み出し、この電源ステータスの情報がサスペンドを示す情報であるか否かを判定する。そして、電源ステータスの情報がサスペンドを示す情報でない場合には、基本回路３０２を初期状態にすべくステップＳ１５１１３に進み、電源ステータスの情報がサスペンドを示す情報である場合には、ＲＡＭ３０８の所定の領域（例えば全ての領域）に記憶している１バイトデータを初期値が０である１バイト構成のレジスタに全て加算することによりチェックサムを算出し、算出したチェックサムの結果が特定の値（例えば０）であるか否か（チェックサムの結果が正常であるか否か）を判定する。そして、チェックサムの結果が特定の値（例えば０）の場合（チェックサムの結果が正常である場合）には、電断前の状態に復帰すべくステップＳ１５１０９に進んでから、その後の処理を遅延させるべくステップＳ１５１１１に進む。チェックサムの結果が特定の値（例えば０）以外である場合（チェックサムの結果が異常である場合）には、パチンコ機１００を初期状態にすべくステップＳ１５１１３に進む。同様に電源ステータスの情報が「サスペンド」以外の情報を示している場合にもステップＳ１５１１３に進む。
Specifically, first, a RAM clear signal transmitted when a store clerk or the like of an amusement store operates the RWM
ステップＳ１５１０９では、復帰処理（復電時処理）を行う。この復帰処理では、電断時にＲＡＭ３０８に設けられたスタックポインタ退避領域に記憶しておいたスタックポインタの値を読み出し、スタックポインタに再設定（本設定）する。また、電断時にＲＡＭ３０８に設けられたレジスタ退避領域に記憶しておいた各レジスタの値を読み出し、各レジスタに再設定した後、割込許可の設定を行う。以降、ＣＰＵ３０４が、再設定後のスタックポインタやレジスタに基づいて制御プログラムを実行する結果、パチンコ機１００は電源断時の状態に復帰する。すなわち、電断直前にタイマ割込処理（後述）に分岐する直前に行った（ステップＳ１５１１７〜Ｓ１５１２１のいずれか）命令の次の命令から処理を再開する。また、図４に示す主制御部３００における基本回路３０２に搭載されているＲＡＭ３０８には、送信情報記憶領域が設けられている。このステップＳ１５１０９では、その送信情報記憶領域に、復電コマンドをセットする。この復電コマンドは、電源断時の状態に復帰したことを表すコマンドであり、後述する、主制御部３００のタイマ割込処理におけるステップＳ１５２３３において、第１副制御部４００へ送信される。
In step S15109, a recovery process (power recovery process) is performed. In this restoration processing, the value of the stack pointer stored in the stack pointer save area provided in the
ステップＳ１５１１１では、遅延処理を実行する（詳細は後述）。 In step S15111, a delay process is executed (details will be described later).
ステップＳ１５１１３では、初期化処理を行う。この初期化処理では、割込禁止の設定、スタックポインタへのスタック初期値の設定（本設定）、ＲＡＭ３０８の全ての記憶領域の初期化などを行う。さらにここで、主制御部３００のＲＡＭ３０８に設けられた送信情報記憶領域に正常復帰コマンドをセットする。この正常復帰コマンドは、主制御部３００の初期化処理（ステップＳ１５１１３）が行われたことを表すコマンドであり、復電コマンドと同じく、主制御部３００のタイマ割込処理におけるステップＳ１５２３３において、第１副制御部４００へ送信される。
In step S15113, initialization processing is performed. In this initialization process, interrupt prohibition setting, stack initial value setting to the stack pointer (this setting), initialization of all storage areas of the
ステップＳ１５１１５では、遅延処理を実行する（詳細は後述）。 In step S15115, delay processing is executed (details will be described later).
ステップＳ１５１１７では、割込禁止の設定を行った後、基本乱数初期値更新処理を行う。この基本乱数初期値更新処理では、普図当選乱数カウンタ、および特図乱数値カウンタの初期値をそれぞれ生成するための２つの初期値生成用乱数カウンタと、普図タイマ乱数値、および特図タイマ乱数値それぞれを生成するための２つの乱数カウンタを更新する。例えば、普図タイマ乱数値として取り得る数値範囲が０〜１００とすると、ＲＡＭ３０８に設けた普図タイマ乱数値を生成するための乱数カウンタ記憶領域から値を取得し、取得した値に１を加算してから元の乱数カウンタ記憶領域に記憶する。このとき、取得した値に１を加算した結果が１０１であれば０を元の乱数カウンタ記憶領域に記憶する。他の初期値生成用乱数カウンタ、乱数カウンタもそれぞれ同様に更新する。なお、初期値生成用乱数カウンタは、後述するステップＳ１５２０７でも更新する。なお、ステップＳ１５１１７では、基本乱数初期値更新処理の他に後述する基本乱数更新処理を行ってもよいし、基本乱数更新処理のみを行ってもよい。
In step S15117, after setting for prohibition of interruption, basic random number initial value update processing is performed. In this basic random number initial value update process, two initial value generation random number counters for generating the initial values of the ordinary figure winning random number counter and the special figure random value counter, the ordinary figure timer random number value, and the special figure timer, respectively. Two random number counters for generating each random value are updated. For example, if the range of values that can be taken as a normal timer random number value is 0 to 100, a value is acquired from a random number counter storage area for generating a normal timer random value provided in the
ステップＳ１５１１９では、コマンド送信処理を行い、各種のコマンドが第１副制御部４００に送信される。
In step S15119, command transmission processing is performed, and various commands are transmitted to the first
ステップＳ１５１２１では、割り込み許可の設定を行った後、その他判定乱数更新処理を行う。この判定乱数では、特図変動時間決定用乱数、普図変動時間決定用乱数を生成するための乱数カウンタが更新される。 In step S15121, after setting interrupt permission, other determination random number update processing is performed. In this determination random number, the random number counter for generating the special figure variation time determination random number and the common figure variation time determination random number is updated.
主制御部３００は、所定の周期ごとに開始するタイマ割込処理を行っている間を除いて、ステップＳ１５１１７〜Ｓ１５１２１の処理を繰り返し実行する。
The
＜初期設定２＞
次に、図２７２（ｃ）を用いて、主制御部３００のＣＰＵ３０４が実行する初期設定２について説明する。なお、同図は主制御部メイン処理の電源投入時処理における初期設定２の流れを示すフローチャートである。
<Initial setting 2>
Next, the
ステップＳ１５１３１では、ＷＤＴを起動させる処理を行う。ここでは、ＷＤＴの起動許可及び初期値の設定等を行う。なお、本実施形態では、ＷＤＴに、初期値として３２．８ｍｓに相当する数値を設定する。 In step S15131, processing for starting WDT is performed. Here, WDT activation permission, initial value setting, and the like are performed. In the present embodiment, a numerical value corresponding to 32.8 ms is set as the initial value in WDT.
ステップＳ１５１３３では、乱数生成回路初期設定処理を行い、最大値設定で起動される乱数生成チャンネルの乱数生成回路が起動される。最大値設定レジスタに生成する乱数値の最大値を設定した後、乱数生成回路が起動される。起動された乱数生成回路は、所定の初期値から最大値までの範囲内で乱数値の更新を開始する。 In step S15133, random number generation circuit initial setting processing is performed, and the random number generation circuit of the random number generation channel activated by the maximum value setting is activated. After setting the maximum random number value to be generated in the maximum value setting register, the random number generation circuit is activated. The activated random number generation circuit starts updating the random number value within a range from a predetermined initial value to a maximum value.
ステップＳ１５１３５では、後述する主制御部タイマ割込処理を定期毎に実行するための周期を決める数値をタイマ回路に設定する処理を行う。 In step S15135, a process for setting a numerical value for determining a cycle for executing a main control unit timer interrupt process, which will be described later, to the timer circuit is performed.
ステップＳ１５１３７では、その他の設定処理を行う。その他の設定処理後に、初期設定２を終了する。
In step S15137, other setting processing is performed. After other setting processing, the
初期設定２で行われるステップＳ１５１３１〜Ｓ１５１３７の各処理の順番は任意に設定することができる。なお、初期設定２で行う処理の一部または全部を、ステップＳ１５１０１で行うようにしてもよい。
The order of the processes in steps S15131 to S15137 performed in the
＜遅延処理＞
次に、図２７３を用いて、主制御部３００のＣＰＵ３０４が実行する遅延処理について説明する。なお、同図は主制御部メイン処理における遅延処理の流れを示すフローチャートである。
<Delay processing>
Next, delay processing executed by the
ステップＳ１５１４１では、Ｉ／Ｏの所定の出力ポートからクリア信号を送信する処理を実行する。 In step S15141, processing for transmitting a clear signal from a predetermined output port of I / O is executed.
ステップＳ１５１４３では、第１副制御部４００の起動を待つ周期を決める副制御部起動待ちカウンタを初期設定（例えば９０を設定）する。
In step S15143, a sub-control unit activation wait counter that determines a cycle for waiting for activation of the first
ステップＳ１５１４５では、割込み機能限定カウンタを初期設定（例えば２５０を設定）する。割込み機能限定カウンタは、４ｍｓ毎のタイマ割込み処理で減算される。 In step S15145, the interrupt function limited counter is initialized (for example, 250 is set). The interrupt function limited counter is subtracted by timer interrupt processing every 4 ms.
ステップＳ１５１４７では、基本乱数初期値更新処理を実行する（詳細は後述）。なお、ステップＳ１５１４７では、基本乱数初期値更新処理の他に後述する基本乱数更新処理を行ってもよいし、基本乱数更新処理のみを行ってもよい。 In step S15147, basic random number initial value update processing is executed (details will be described later). In step S15147, in addition to the basic random number initial value updating process, a basic random number updating process described later may be performed, or only the basic random number updating process may be performed.
ステップＳ１５１４９では、コマンド送信処理を行い、各種のコマンドが第１副制御部４００に送信される。
In step S15149, command transmission processing is performed, and various commands are transmitted to the first
ステップＳ１５１５１では、割込み機能限定カウンタが０であるか否かの判定を行い、割込み機能限定カウンタが０以外の場合、ステップＳ１５１４７の処理に戻る。一方、割込み機能限定カウンタが０の場合、すなわち、ステップＳ１５１４５において割込み機能限定カウンタに２５０が設定され、４ｍｓ毎のタイマ割込み処理で減算されて１０００ｍｓ＝１秒経過した場合、ステップＳ１５１５３に進む。 In step S15151, it is determined whether or not the interrupt function limit counter is 0. If the interrupt function limit counter is other than 0, the process returns to step S15147. On the other hand, if the interrupt function limit counter is 0, that is, if 250 is set in the interrupt function limit counter in step S15145 and is subtracted by the timer interrupt process every 4 ms and 1000 ms = 1 second has passed, the process proceeds to step S15153.
ステップＳ１５１５３では、副制御部起動待ちカウンタを１減算する。 In step S15153, the sub-control unit activation waiting counter is decremented by 1.
ステップＳ１５１５５では、副制御部起動待ちカウンタが０であるか否かの判定を行い、副制御部起動待ちカウンタが０以外の場合、ステップＳ１５１４５に戻る。一方、副制御部起動待ちカウンタが０の場合、すなわち、ステップＳ１５１４３において副制御部起動待ちカウンタに９０が設定され、９０秒経過した場合、ステップＳ１５１５７に進む。 In step S15155, it is determined whether or not the sub control unit activation wait counter is 0. If the sub control unit activation wait counter is other than 0, the process returns to step S15145. On the other hand, if the sub-control unit activation wait counter is 0, that is, 90 is set in the sub-control unit activation wait counter in step S15143 and 90 seconds have elapsed, the process proceeds to step S15157.
ステップＳ１５１５７では、その他の処理を実行する。 In step S15157, other processing is executed.
＜主制御部タイマ割込処理＞
次に、図２７４を用いて、主制御部３００のＣＰＵ３０４が実行する主制御部タイマ割込処理について説明する。なお、同図は主制御部タイマ割込処理の流れを示すフローチャートである。
<Main control unit timer interrupt processing>
Next, a main control unit timer interrupt process executed by the
主制御部３００は、所定の周期（本実施形態では約２ｍｓに１回）でタイマ割込信号を発生するカウンタタイマ３１２を備えており、このタイマ割込信号を契機として主制御部タイマ割込処理を所定の周期で開始する。
The
ステップＳ１５２０１では、タイマ割込開始処理を行う。このタイマ割込開始処理では、ＣＰＵ３０４の各レジスタの値をスタック領域に一時的に退避する処理などを行う。
In step S15201, a timer interrupt start process is performed. In this timer interrupt start process, a process of temporarily saving each register value of the
ステップＳ１５２０３では、ＷＤＴ３１４のカウント値が初期設定値（本実施形態では３２．８ｍｓ）を超えてＷＤＴ割込が発生しないように（処理の異常を検出しないように）、ＷＤＴを定期的に（本実施形態では、主制御部タイマ割込の周期である約２ｍｓに１回）リスタートを行う。
In step S15203, the
ステップＳ１５２０５では、入力ポート状態更新処理を行う。この入力ポート状態更新処理では、Ｉ／Ｏ３１０の入力ポートを介して、上述の前面枠扉開放センサや内枠開放センサや下皿満タンセンサ、各種の球検出センサを含む各種センサ３２０の検出信号を入力して検出信号の有無を監視し、ＲＡＭ３０８に各種センサ３２０ごとに区画して設けた信号状態記憶領域に記憶する。球検出センサの検出信号を例にして説明すれば、前々回のタイマ割込処理（約４ｍｓ前）で検出した各々の球検出センサの検出信号の有無の情報を、ＲＡＭ３０８に各々の球検出センサごとに区画して設けた前回検出信号記憶領域から読み出し、この情報をＲＡＭ３０８に各々の球検出センサごとに区画して設けた前々回検出信号記憶領域に記憶し、前回のタイマ割込処理（約２ｍｓ前）で検出した各々の球検出センサの検出信号の有無の情報を、ＲＡＭ３０８に各々の球検出センサごとに区画して設けた今回検出信号記憶領域から読み出し、この情報を上述の前回検出信号記憶領域に記憶する。また、今回検出した各々の球検出センサの検出信号を、上述の今回検出信号記憶領域に記憶する。
In step S15205, input port state update processing is performed. In this input port state update process, the detection signals of
また、ステップＳ１５２０５では、上述の前々回検出信号記憶領域、前回検出信号記憶領域、および今回検出信号記領域の各記憶領域に記憶した各々の球検出センサの検出信号の有無の情報を比較し、各々の球検出センサにおける過去３回分の検出信号の有無の情報が入賞判定パターン情報と一致するか否かを判定する。一個の遊技球が一つの球検出センサを通過する間に、約２ｍｓという非常に短い間隔で起動を繰り返すこの主制御部タイマ割込処理は何回か起動する。このため、主制御部タイマ割込処理が起動する度に、上述のステップＳ１５２０５では、同じ遊技球が同じ球検出センサを通過したことを表す検出信号を確認することになる。この結果、上述の前々回検出信号記憶領域、前回検出信号記憶領域、および今回検出信号記領域それぞれに、同じ遊技球が同じ球検出センサを通過したことを表す検出信号が記憶される。すなわち、遊技球が球検出センサを通過し始めたときには、前々回検出信号無し、前回検出信号有り、今回検出信号有りになる。本実施形態では、球検出センサの誤検出やノイズを考慮して、検出信号無しの後に検出信号が連続して２回記憶されている場合には、入賞があったと判定する。図４に示す主制御部３００のＲＯＭ３０６には、入賞判定パターン情報（本実施形態では、前々回検出信号無し、前回検出信号有り、今回検出信号有りであることを示す情報）が記憶されている。このステップＳ１５２０５では、各々の球検出センサにおいて過去３回分の検出信号の有無の情報が、予め定めた入賞判定パターン情報（本実施形態では、前々回検出信号無し、前回検出信号有り、今回検出信号有りであることを示す情報）と一致した場合に、一般入賞口２２６、可変入賞口２３４、第１特図始動口２３０、および第２特図始動口２３２への入球、または普図始動口２２８の通過があったと判定する。すなわち、これらの入賞口２２６、２３４やこれらの始動口２３０、２３２、２２８への入賞があったと判定する。例えば、一般入賞口２２６への入球を検出する一般入賞口センサにおいて過去３回分の検出信号の有無の情報が上述の入賞判定パターン情報と一致した場合には、一般入賞口２２６へ入賞があったと判定し、以降の一般入賞口２２６への入賞に伴う処理を行うが、過去３回分の検出信号の有無の情報が上述の入賞判定パターン情報と一致しなかった場合には、以降の一般入賞口２２６への入賞に伴う処理を行わずに後続の処理に分岐する。なお、主制御部３００のＲＯＭ３０６には、入賞判定クリアパターン情報（本実施形態では、前々回検出信号有り、前回検出信号無し、今回検出信号無しであることを示す情報）が記憶されている。入賞が一度あったと判定した後は、各々の球検出センサにおいて過去３回分の検出信号の有無の情報が、その入賞判定クリアパターン情報に一致するまで入賞があったとは判定せず、入賞判定クリアパターン情報に一致すれば、次からは上記入賞判定パターン情報に一致するか否かの判定を行う。
In step S15205, the information on the presence / absence of the detection signal of each sphere detection sensor stored in each storage area of the detection signal storage area, the previous detection signal storage area, and the current detection signal storage area is compared. It is determined whether or not the information on the presence or absence of detection signals for the past three times in the ball detection sensor matches the winning determination pattern information. This main control unit timer interrupt process that is repeatedly started at a very short interval of about 2 ms while one game ball passes one ball detection sensor is started several times. For this reason, every time the main control unit timer interrupt process is activated, in step S15205 described above, a detection signal indicating that the same game ball has passed the same ball detection sensor is confirmed. As a result, a detection signal indicating that the same game ball has passed the same ball detection sensor is stored in each of the detection signal storage area, the previous detection signal storage area, and the current detection signal storage area. That is, when the game ball starts to pass through the ball detection sensor, there is no detection signal before, a previous detection signal, and a current detection signal. In the present embodiment, in consideration of erroneous detection of the sphere detection sensor and noise, it is determined that there is a prize when the detection signal is stored twice continuously after no detection signal. The
ステップＳ１５２０７およびステップＳ１５２０９では、基本乱数初期値更新処理および基本乱数更新処理を行う。これらの基本乱数初期値更新処理および基本乱数更新処理では、上記ステップＳ１５１１７で行った初期値生成用乱数カウンタの値の更新を行い、次に主制御部３００で使用する、普図当選乱数値、特図１乱数値、および特図２乱数値をそれぞれ生成するための２つの乱数カウンタを更新する。例えば、普図当選乱数値として取り得る数値範囲が０〜１００とすると、ＲＡＭ３０８に設けた普図当選乱数値を生成するための乱数カウンタ記憶領域から値を取得し、取得した値に１を加算してから元の乱数カウンタ記憶領域に記憶する。このとき、取得した値に１を加算した結果が１０１であれば０を元の乱数カウンタ記憶領域に記憶する。また、取得した値に１を加算した結果、乱数カウンタが一周していると判定した場合にはそれぞれの乱数カウンタに対応する初期値生成用乱数カウンタの値を取得し、乱数カウンタの記憶領域にセットする。例えば、０〜１００の数値範囲で変動する普図当選乱数値生成用の乱数カウンタから値を取得し、取得した値に１を加算した結果が、ＲＡＭ３０８に設けた所定の初期値記憶領域に記憶している前回設定した初期値と等しい値（例えば７）である場合に、普図当選乱数値生成用の乱数カウンタに対応する初期値生成用乱数カウンタから値を初期値として取得し、普図当選乱数値生成用の乱数カウンタにセットすると共に、普図当選乱数値生成用の乱数カウンタが次に１周したことを判定するために、今回設定した初期値を上述の初期値記憶領域に記憶しておく。また、普図当選乱数値生成用の乱数カウンタが次に１周したことを判定するための上述の初期値記憶領域とは別に、特図乱数生成用の乱数カウンタが１周したことを判定するための初期値記憶領域をＲＡＭ３０８に設けている。なお、本実施形態では特図１の乱数値を取得するためのカウンタと特図２の乱数値を取得するためのカウンタとを別に設けたが、同一のカウンタを用いてもよい。
In steps S15207 and S15209, a basic random number initial value update process and a basic random number update process are performed. In these basic random number initial value update processing and basic random number update processing, the value of the initial value generation random number counter performed in the above step S15117 is updated, and then the normal winning random number value used in the
ステップＳ１５２１１では、演出乱数更新処理を行う。この演出乱数更新処理では、主制御部３００で使用する演出用乱数値を生成するための乱数カウンタを更新する。
In step S15211, effect random number update processing is performed. In this effect random number update process, a random number counter for generating an effect random number used by the
ステップＳ１５２１２では、割込み機能限定カウンタが０であるか否かの判定を行い、割込み機能限定カウンタが０以外の場合、ステップＳ１５２１３に進む。一方、割込み機能限定カウンタが０の場合、ステップＳ１５２１４に進む。 In step S15212, it is determined whether or not the interrupt function limitation counter is 0. If the interrupt function limitation counter is other than 0, the process proceeds to step S15213. On the other hand, if the interrupt function limit counter is 0, the process advances to step S15214.
ステップＳ１５２１３では、割込み機能限定カウンタを１減算し、その後、ステップＳ１５２３９に進む。 In step S15213, the interrupt function limitation counter is decremented by 1, and then the process proceeds to step S15239.
ステップＳ１５２１４では、特定異常検出フラグ（詳しくは後述する。）がＯＮであるか否かの判定を行い、特定異常検出フラグがＯＮの場合、ステップＳ１５２３９に進む。一方、特定異常検出フラグがＯＦＦの場合、ステップＳ１５２１５に進む。 In step S15214, it is determined whether or not a specific abnormality detection flag (described later in detail) is ON. If the specific abnormality detection flag is ON, the process proceeds to step S15239. On the other hand, if the specific abnormality detection flag is OFF, the process proceeds to step S15215.
ステップＳ１５２１５では、タイマ更新処理を行う。このタイマ更新処理では、普通図柄表示装置２１０に図柄を変動・停止表示する時間を計時するための普図表示図柄更新タイマ、第１特別図柄表示装置２１２に図柄を変動・停止表示する時間を計時するための特図１表示図柄更新タイマ、第２特図表示装置２１４に図柄を変動・停止表示する時間を計時するための特図２表示図柄更新タイマ、所定の入賞演出時間、所定の開放時間、所定の閉鎖時間、所定の終了演出期間などを計時するためのタイマなどを含む各種タイマを更新する。
In step S15215, timer update processing is performed. In this timer update process, the normal symbol display symbol update timer for timing the time for the symbol to be changed / stopped on the normal
ステップＳ１５２１６では、入賞口カウンタ更新処理を行う。この入賞口カウンタ更新処理では、入賞口２２６、２３４や始動口２３０、２３２、２２８に入賞があった場合に、ＲＡＭ３０８に各入賞口ごと、あるいは各始動口ごとに設けた賞球数記憶領域の値を読み出し、１を加算して、元の賞球数記憶領域に設定する。
In step S15216, winning prize counter updating processing is performed. In this winning opening counter updating process, when winning
また、ステップＳ１５２１７では、入賞受付処理を行う。この入賞受付処理では、第１特図始動口２３０、第２特図始動口２３２、普図始動口２２８および可変入賞口２３４への入賞があったか否かを判定する。ここでは、ステップＳ１５２０５における入賞判定パターン情報と一致するか否かの判定結果を用いて判定する。第１特図始動口２３０へ入賞があった場合且つＲＡＭ３０８に設けた対応する保留数記憶領域が満タンでない場合、カウンタ回路３１８の当選用カウンタ値記憶用レジスタから値を特図１当選乱数値として取得するとともに特図１乱数値生成用の乱数カウンタから値を特図１乱数値として取得して対応する乱数値記憶領域に格納する。第２特図始動口２３２へ入賞があった場合且つＲＡＭ３０８に設けた対応する保留数記憶領域が満タンでない場合、カウンタ回路３１８の当選用カウンタ値記憶用レジスタから値を特図２当選乱数値として取得するとともに特図２乱数値生成用の乱数カウンタから値を特図２乱数値として取得して対応する乱数値記憶領域に格納する。普図始動口２２８へ入賞があった場合且つＲＡＭ３０８に設けた対応する保留数記憶領域が満タンでない場合、普図当選乱数値生成用の乱数カウンタから値を普図当選乱数値として取得して対応する乱数値記憶領域に格納する。可変入賞口２３４へ入賞があった場合には、可変入賞口用の入賞記憶領域に、可変入賞口２３４に球が入球したことを示す情報を格納する。
In step S15217, a winning acceptance process is performed. In this winning acceptance process, it is determined whether or not there has been a winning at the first special
ステップＳ１５２１９では、払出要求数送信処理を行う。なお、払出制御部６００に出力する出力予定情報および払出要求情報は、例えば１バイトで構成しており、ビット７にストローブ情報（オンの場合、データをセットしていることを示す）、ビット６に電源投入情報（オンの場合、電源投入後一回目のコマンド送信であることを示す）、ビット４〜５に暗号化のための今回加工種別（０〜３）、およびビット０〜３に暗号化加工後の払出要求数を示すようにしている。
In step S15219, a payout request number transmission process is performed. Note that the output schedule information and the payout request information output to the
ステップＳ１５２２１では、普図状態更新処理を行う。この普図状態更新処理は、普図の状態に対応する複数の処理のうちの１つの処理を行う。例えば、普図変動表示の途中（上述する普図表示図柄更新タイマの値が１以上）における普図状態更新処理では、普通図柄表示装置２１０を構成する７セグメントＬＥＤの点灯と消灯を繰り返す点灯・消灯駆動制御を行う。この制御を行うことで、普通図柄表示装置２１０は普図の変動表示（普図変動遊技）を行う。
In step S15221, a normal state update process is performed. This normal state update process performs one of a plurality of processes corresponding to the normal state. For example, in the normal state update process in the middle of the normal symbol display (the above-described general symbol display symbol update timer value is 1 or more), the 7-segment LED constituting the normal
また、普図変動表示時間が経過したタイミング（普図表示図柄更新タイマの値が１から０になったタイミング）における普図状態更新処理では、当りフラグがオンの場合には、当り図柄の表示態様となるように普通図柄表示装置２１０を構成する７セグメントＬＥＤの点灯・消灯駆動制御を行い、当りフラグがオフの場合には、外れ図柄の表示態様となるように普通図柄表示装置２１０を構成する７セグメントＬＥＤの点灯・消灯駆動制御を行う。また、主制御部３００のＲＡＭ３０８には、普図状態更新処理に限らず各種の処理において各種の設定を行う設定領域が用意されている。ここでは、上記点灯・消灯駆動制御を行うとともに、その設定領域に普図停止表示中であることを示す設定を行う。この制御を行うことで、普通図柄表示装置２１０は、当り図柄（図５（ｃ）に示す普図Ａ）および外れ図柄（図５（ｃ）に示す普図Ｂ）いずれか一方の図柄の確定表示を行う。さらにその後、所定の停止表示期間（例えば５００ｍ秒間）、その表示を維持するためにＲＡＭ３０８に設けた普図停止時間管理用タイマの記憶領域に停止期間を示す情報を設定する。この設定により、確定表示された図柄が所定期間停止表示され、普図変動遊技の結果が遊技者に報知される。
Also, in the normal state update process at the timing when the normal symbol change display time has elapsed (the timing at which the value of the general symbol display symbol update timer has changed from 1 to 0), if the hit flag is on, the hit symbol is displayed. The normal
また、普図変動遊技の結果が当りであれば、後述するように、普図当りフラグがオンされる。この普図当りフラグがオンの場合には、所定の停止表示期間が終了したタイミング（普図停止時間管理用タイマの値が１から０になったタイミング）における普図状態更新処理では、ＲＡＭ３０８の設定領域に普図作動中を設定するとともに、所定の開放期間（例えば２秒間）、第２特図始動口２３２の羽根部材２３２ａの開閉駆動用のソレノイド（３３２）に、羽根部材２３２ａを開放状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた羽根開放時間管理用タイマの記憶領域に開放期間を示す情報を設定する。
Further, if the result of the usual figure variable game is a hit, the usual figure hit flag is turned on as will be described later. When the usual figure hit flag is on, in the usual figure state update process at the timing when the predetermined stop display period ends (when the usual figure stop time management timer value changes from 1 to 0), The normal operation is set in the setting area, and the
また、所定の開放期間が終了したタイミング（羽根開放時間管理用タイマの値が１から０になったタイミング）で開始する普図状態更新処理では、所定の閉鎖期間（例えば５００ｍ秒間）、羽根部材の開閉駆動用のソレノイド３３２に、羽根部材を閉鎖状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた羽根閉鎖時間管理用タイマの記憶領域に閉鎖期間を示す情報を設定する。
In the usual state update process that starts at the timing when the predetermined opening period ends (the timing when the value of the blade opening time management timer is changed from 1 to 0), the blade member has a predetermined closing period (for example, 500 milliseconds). A signal for holding the blade member in the closed state is output to the opening /
また、所定の閉鎖期間が終了したタイミング（羽根閉鎖時間管理用タイマの値が１から０になったタイミング）で開始する普図状態更新処理では、ＲＡＭ３０８の設定領域に普図非作動中を設定する。さらに、普図変動遊技の結果が外れであれば、後述するように、普図外れフラグがオンされる。この普図外れフラグがオンの場合には、上述した所定の停止表示期間が終了したタイミング（普図停止時間管理用タイマの値が１から０になったタイミング）における普図状態更新処理でも、ＲＡＭ３０８の設定領域に普図非作動中を設定する。普図非作動中の場合における普図状態更新処理では、何もせずに次のステップＳ１５２２３に移行するようにしている。
Further, in the normal state update process that starts at the timing when the predetermined closing period ends (when the value of the blade closing time management timer is changed from 1 to 0), the non-operating state is set in the setting area of the
ステップＳ１５２２３では、普図関連抽選処理を行う。この普図関連抽選処理では、普図変動遊技および第２特図始動口２３２の開閉制御を行っておらず（普図の状態が非作動中）、且つ、保留している普図変動遊技の数が１以上である場合に、上述の乱数値記憶領域に記憶している普図当選乱数値に基づいた乱数抽選により普図変動遊技の結果を当選とするか、不当選とするかを決定する当り判定をおこない、当選とする場合にはＲＡＭ３０８に設けた当りフラグにオンを設定する。不当選の場合には、当りフラグにオフを設定する。また、当り判定の結果に関わらず、次に上述の普図タイマ乱数値生成用の乱数カウンタの値を普図タイマ乱数値として取得し、取得した普図タイマ乱数値に基づいて複数の変動時間のうちから普図表示装置２１０に普図を変動表示する時間を１つ選択し、この変動表示時間を、普図変動表示時間として、ＲＡＭ３０８に設けた普図変動時間記憶領域に記憶する。なお、保留している普図変動遊技の数は、ＲＡＭ３０８に設けた普図保留数記憶領域に記憶するようにしており、当り判定をするたびに、保留している普図変動遊技の数から１を減算した値を、この普図保留数記憶領域に記憶し直すようにしている。また当り判定に使用した乱数値を消去する。
In step S15223, a general drawing related lottery process is performed. In this general map-related lottery process, the open / close control of the general map variable game and the second special
ステップＳ１５２２４では、特図先読み処理を行う。この先読み処理では、まず、ＲＡＭ３０８に設けられた特図１の保留記憶部内の特図１当選乱数を先読みするか、あるいは特図２の保留記憶部内の特図２当選乱数を先読みする。なお、ここでの先読みとは始動情報を当否判定（本抽選）の前に先に読むことを意味するが、以降の先読み処理では、先読みという言葉を、先（当否判定（本抽選）の結果）を読むという意味で使用することがある。このステップＳ１５２２４では、後述する特図２関連抽選処理、特図１関連抽選処理（ステップＳ１５２２９、ステップＳ１５２３１）で用いる特図抽選テーブルの内容と同じ内容の事前判定用テーブルを用い、先読みした特図当選乱数に基づく当否判定の事前判定を行う。なお、特図２関連抽選処理、特図１関連抽選処理では、特図抽選テーブルを用いて特図変動遊技の当否判定を改めて行い、ここでの判定結果は、あくまで事前判定の結果になる。当否判定の事前判定では、「大当り」という結果か、あるいは「大当り」以外という結果が導出され、「大当り」という結果の場合には、ＲＡＭ３０８に設けられた特図１の保留記憶部内の大当り用特図１乱数を先読みするか、あるいは特図２の保留記憶部内の大当り用特図２乱数を先読みする。続いて、特図２関連抽選処理、特図１関連抽選処理（ステップＳ１５２２９、ステップＳ１５２３１）の特図関連処理で用いる停止図柄抽選テーブルの内容と同じ内容の事前判定用テーブルを用い、先読みした大当り用特図乱数に基づく特図の停止図柄の事前判定を行う。
In step S15224, special figure prefetch processing is performed. In this prefetching process, first, the special figure 1 winning random number in the
なお、特図２関連抽選処理、特図１関連抽選処理では、停止図柄抽選テーブルを用いて特図の停止図柄の抽選を改めて行い、ここでの判定結果は、あくまで事前判定の結果になる。こうして、特図の停止図柄を事前判定すると、先読み予告の実行可否抽選を行う。この先読み予告は、特図２関連抽選処理、特図１関連抽選処理（ステップＳ１５２２９、ステップＳ１５２３１）が実行される前、すなわち当否判定が行われる前に、特図２関連抽選処理、特図１関連抽選処理で行われる当否判定の結果が大当り（ここではより限定して１５Ｒの大当り（１５Ｒ特別大当りか１５Ｒ大当り））になることを予告するための報知である。ここでの先読み予告には、停止図柄の事前判定結果が１５Ｒの大当り図柄（特図Ａまたは特図Ｂ）でなくても、１５Ｒの大当りになるかのように偽りで予告する偽の先読み予告も含まれる。すなわち、先読み予告は、当否判定の結果が１５Ｒ大当りになる可能性があることを表したり、遊技者に示唆する事前報知、あるいは当否判定の結果が１５Ｒ大当りになることを遊技者に期待させる事前報知であるといえる。先読み予告の実行可否抽選を行うタイミングで、ＲＡＭ３０８に設けられた演出乱数カウンタから演出乱数（例えば、取り得る範囲は０〜９９）を取得し、取得した演出乱数に基づいて実行可否抽選を行う。なお、停止図柄の事前判定結果を第１副制御部４００に送信し、この実行可否抽選は、第１副制御部４００が行うようにしてもよい。
In the special figure 2 related lottery process and the special figure 1 related lottery process, the stop symbol lottery table is used to perform lottery of the special symbol stop symbol again, and the determination result here is only the result of prior determination. In this way, when the stop symbol of the special figure is determined in advance, a lottery for whether or not to perform the pre-reading notice is performed. This pre-reading notice is executed before the special figure 2 related lottery process and the special figure 1 related lottery process (steps S15229 and S15231) are executed, that is, before the determination of whether or not the special figure 2 is performed. This is a notification for notifying that the result of the success / failure determination performed in the related lottery process will be a big hit (here, more limited to 15R big hit (15R special big hit or 15R big hit)). The pre-reading notice here is a fake pre-reading notice that gives a false notice as if it was a big hit of 15R even if the pre-determined result of the stop symbol is not a big hit of 15R (Special Figure A or Special Figure B) Is also included. In other words, the pre-reading notice indicates that there is a possibility that the result of the success / failure determination will be a 15R jackpot, an advance notification that suggests to the player, or an advance notice that the player expects that the result of the success / failure determination will be a 15R jackpot. It can be said that it is information. An effect random number (for example, a possible range is 0 to 99) is acquired from an effect random number counter provided in the
次いで、特図１および特図２それぞれについての特図状態更新処理を行うが、最初に、特図２についての特図状態更新処理（特図２状態更新処理）を行う（ステップＳ１５２２５）。この特図２状態更新処理は、特図２の状態に応じて、次の８つの処理のうちの１つの処理を行う。例えば、特図２変動表示の途中（上述の特図２表示図柄更新タイマの値が１以上）における特図２状態更新処理では、第２特別図柄表示装置２１４を構成する７セグメントＬＥＤの点灯と消灯を繰り返す点灯・消灯駆動制御を行う。この制御を行うことで、第２特別図柄表示装置２１４は特図２の変動表示（特図２変動遊技）を行う。
Next, the special figure state update process for each of the special figure 1 and the special figure 2 is performed. First, the special figure state update process (the special figure 2 state update process) for the special figure 2 is performed (step S15225). In the special figure 2 state update process, one of the following eight processes is performed in accordance with the state of the special figure 2. For example, in the special figure 2 state update process in the middle of the special figure 2 fluctuation display (the value of the above-mentioned special figure 2 display symbol update timer is 1 or more), the 7-segment LED constituting the second special
また、コマンド設定送信処理（ステップＳ１５２３３）で回転開始設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶してから処理を終了する。 In addition, predetermined transmission information indicating that the rotation start setting transmission process is to be executed in the command setting transmission process (step S15233) is additionally stored in the transmission information storage area, and the process ends.
また、主制御部３００のＲＡＭ３０８には、１５Ｒ大当りフラグ、２Ｒ大当りフラグ、第１小当りフラグ、第２小当りフラグ、第１はずれフラグ、第２はずれフラグ、特図確率変動フラグ、および普図確率変動フラグそれぞれのフラグが用意されている。特図２変動表示時間が経過したタイミング（特図２表示図柄更新タイマの値が１から０になったタイミング）で開始する特図２状態更新処理では、１５Ｒ大当りフラグはオン、特図確率変動フラグもオン、普図確率変動フラグもオンの場合には図５（ａ）に示す特図Ａ、１５Ｒ大当りフラグはオン、特図確率変動フラグはオフ、普図確率変動フラグはオンの場合には特図Ｂ、２Ｒ大当りフラグはオン、特図確率変動フラグもオン、普図確率変動フラグもオンの場合には特図Ｃ、２Ｒ大当りフラグはオン、特図確率変動フラグはオフ、普図確率変動フラグはオンの場合には特図Ｄ、２Ｒ大当りフラグはオン、特図確率変動フラグもオン、普図確率変動フラグはオンの場合には特図Ｅ、２Ｒ大当りフラグはオン、特図確率変動フラグはオフ、普図確率変動フラグもオフの場合には特図Ｆ、第１小当りフラグがオンの場合には特図Ｇ、第２小当りフラグがオンの場合には特図Ｈ、第１はずれフラグがオンの場合には特図Ｉ、第２はずれフラグがオンの場合には特図Ｉそれぞれの態様となるように、第２特別図柄表示装置２１４を構成する７セグメントＬＥＤの点灯・消灯駆動制御を行い、ＲＡＭ３０８の設定領域に特図２停止表示中であることを表す設定を行う。この制御を行うことで、第２特別図柄表示装置２１４は、１５Ｒ特別大当り図柄（特図Ａ）、１５Ｒ大当り図柄（特図Ｂ）、突然確変図柄（特図Ｃ）、突然時短図柄（特図Ｄ）、隠れ確変図柄（特図Ｅ）、突然通常図柄（特図Ｆ）、第１小当り図柄（特図Ｇ）、第２小当り図柄（特図Ｈ）、第１はずれ図柄（特図Ｉ）、および第２はずれ図柄（特図Ｊ）のいずれか一つの図柄の確定表示を行う。さらにその後、所定の停止表示期間（例えば５００ｍ秒間）その表示を維持するためにＲＡＭ３０８に設けた特図２停止時間管理用タイマの記憶領域に停止期間を示す情報を設定する。この設定により、確定表示された特図２が所定期間停止表示され、特図２変動遊技の結果が遊技者に報知される。また、ＲＡＭ３０８に設けられた時短回数記憶部に記憶された時短回数が１以上であれば、その時短回数から１を減算し、減算結果が１から０となった場合は、特図確率変動中（詳細は後述）でなければ、時短フラグをオフする。さらに、大当り遊技中（特別遊技状態中）にも、時短フラグをオフする。
Further, the
また、コマンド設定送信処理（ステップＳ１５２３３）で回転停止設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶するとともに、変動表示を停止する図柄が特図２であることを示す特図２識別情報を、後述するコマンドデータに含める情報としてＲＡＭ３０８に追加記憶してから処理を終了する。
Further, the special transmission information indicating that the rotation stop setting transmission process is executed in the command setting transmission process (step S15233) is additionally stored in the above-described transmission information storage area, and the design for stopping the variable display is shown in FIG. The special figure 2 identification information indicating the presence is additionally stored in the
また、特図２変動遊技の結果が大当りであれば、後述するように、大当りフラグがオンされる。この大当りフラグがオンの場合には、所定の停止表示期間が終了したタイミング（特図２停止時間管理用タイマの値が１から０になったタイミング）における特図２状態更新処理では、ＲＡＭ３０８の設定領域に特図２作動中を設定するとともに、所定の入賞演出期間（例えば３秒間）すなわち装飾図柄表示装置２０８による大当りを開始することを遊技者に報知する画像を表示している期間待機するためにＲＡＭ３０８に設けた特図２待機時間管理用タイマの記憶領域に入賞演出期間を示す情報を設定する。また、コマンド設定送信処理（ステップＳ１５２３３）で入賞演出設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶する。
If the result of the special figure 2 variable game is a big hit, the big hit flag is turned on as will be described later. When the jackpot flag is on, in the special figure 2 state update process at the timing when the predetermined stop display period ends (the timing when the special figure 2 stop time management timer value changes from 1 to 0), the
また、所定の入賞演出期間が終了したタイミング（特図２待機時間管理用タイマの値が１から０になったタイミング）で開始する特図２状態更新処理では、所定の開放期間（例えば２９秒間、または可変入賞口２３４に所定球数（例えば１０球）の遊技球の入賞を検出するまで）可変入賞口２３４の扉部材２３４ａの開閉駆動用のソレノイド（３３２）に、扉部材２３４ａを開放状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた扉開放時間管理用タイマの記憶領域に開放期間を示す情報を設定する。また、コマンド設定送信処理（ステップＳ１５２３３）で大入賞口開放設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶する。
Further, in the special figure 2 state update process that starts at the timing when the predetermined winning effect period ends (the timing when the value of the special figure 2 standby time management timer changes from 1 to 0), a predetermined release period (for example, 29 seconds) Alternatively, the door member 234a is opened to the solenoid (332) for opening and closing the door member 234a of the
また、所定の開放期間が終了したタイミング（扉開放時間管理用タイマの値が１から０になったタイミング）で開始する特図２状態更新処理では、所定の閉鎖期間（例えば１．５秒間）可変入賞口２３４の扉部材２３４ａの開閉駆動用のソレノイド（３３２）に、扉部材２３４ａを閉鎖状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた扉閉鎖時間管理用タイマの記憶領域に閉鎖期間を示す情報を設定する。また、コマンド設定送信処理（ステップＳ１５２３３）で大入賞口閉鎖設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶する。
In the special figure 2 state update process that starts at the timing when the predetermined opening period ends (the timing when the door opening time management timer value changes from 1 to 0), the predetermined closing period (for example, 1.5 seconds) A signal for holding the door member 234a in a closed state is output to a solenoid (332) for opening and closing the door member 234a of the
また、この扉部材の開放・閉鎖制御を所定回数（本実施例では１５ラウンドか２ラウンド）繰り返し、終了したタイミングで開始する特図２状態更新処理では、所定の終了演出期間（例えば３秒間）すなわち装飾図柄表示装置２０８による大当りを終了することを遊技者に報知する画像を表示している期間待機するように設定するためにＲＡＭ３０８に設けた演出待機時間管理用タイマの記憶領域に演出待機期間を示す情報を設定する。また、普図確率変動フラグがオンに設定されていれば、この大当り遊技の終了と同時に、ＲＡＭ３０８に設けられた時短回数記憶部に時短回数１００回をセットするともに、ＲＡＭ３０８に設けられた時短フラグをオンする。なお、その普図確率変動フラグがオフに設定されていれば、時短回数記憶部に時短回数をセットすることもなく、また時短フラグをオンすることもない。ここにいう時短とは、特図変動遊技における大当りを終了してから、次の大当りを開始するまでの時間を短くするため、パチンコ機が遊技者にとって有利な状態になることをいう。この時短フラグがオンに設定されていると、普図高確率状態である。普図高確率状態では普図低確率状態に比べて、普図変動遊技に大当りする可能性が高い。また、普図高確率状態の方が、普図低確率状態に比べて普図変動遊技の変動時間および特図変動遊技の変動時間は短くなる。さらに、普図高確率状態では普図低確率状態に比べて、第２特別始動口２３２の一対の羽根部材２３２ａの１回の開放における開放時間が長くなりやすい。加えて、普図高確率状態では普図低確率状態に比べて、一対の羽根部材２３２ａは多く開きやすい。また、上述のごとく、時短フラグは、大当り遊技中（特別遊技状態中）にはオフに設定される。したがって、大当り遊技中には、普図低確率状態が維持される。これは、大当り遊技中に普図高確率状態であると、大当り遊技中に可変入賞口２３４に所定の個数、遊技球が入球するまでの間に第２特図始動口２３２に多くの遊技球が入球し、大当り中に獲得することができる遊技球の数が多くなってしまい射幸性が高まってしまうという問題があり、これを解決するためのものである。
In addition, in the special figure 2 state update process that starts at the timing when the door member opening / closing control is repeated a predetermined number of times (15 rounds or 2 rounds in this embodiment) and finished, a predetermined end effect period (eg, 3 seconds) In other words, the effect waiting period is stored in the storage area of the effect waiting time management timer provided in the
さらに、コマンド設定送信処理（ステップＳ１５２３３）で終了演出設定送信処理を実行させることを示す所定の送信情報を上述の送信情報記憶領域に追加記憶する。 Further, predetermined transmission information indicating that the end effect setting transmission process is executed in the command setting transmission process (step S15233) is additionally stored in the transmission information storage area.
また、所定の終了演出期間が終了したタイミング（演出待機時間管理用タイマの値が１から０になったタイミング）で開始する特図２状態更新処理では、ＲＡＭ３０８の設定領域に特図２非作動中を設定する。さらに、特図２変動遊技の結果が外れであれば、後述するように、はずれフラグがオンされる。このはずれフラグがオンの場合には、上述した所定の停止表示期間が終了したタイミング（特図２停止時間管理用タイマの値が１から０になったタイミング）における特図２状態更新処理でも、ＲＡＭ３０８の設定領域に特図２非作動中を設定する。特図２非作動中の場合における特図２状態更新処理では、何もせずに次のステップＳ１５２２７に移行するようにしている。
In the special figure 2 state update process that starts at the timing when the predetermined end production period ends (the timing when the production standby time management timer value changes from 1 to 0), the special figure 2 is not activated in the setting area of the
続いて、特図１についての特図状態更新処理（特図１状態更新処理）を行う（ステップＳ１５２２７）。この特図１状態更新処理では、特図１の状態に応じて、上述の特図２状態更新処理で説明した各処理を行う。この特図１状態更新処理で行う各処理は、上述の特図２状態更新処理で説明した内容の「特図２」を「特図１」と読み替えた処理と同一であるため、その説明は省略する。なお、特図２状態更新処理と特図１状態更新処理の順番は逆でもよい。 Subsequently, special figure state update processing (special figure 1 state update process) for special figure 1 is performed (step S15227). In the special figure 1 state update process, each process described in the special figure 2 state update process is performed according to the state of the special figure 1. Each process performed in the special figure 1 state update process is the same as the process in which “special figure 2” in the contents described in the special figure 2 state update process is replaced with “special figure 1”. Omitted. The order of the special figure 2 state update process and the special figure 1 state update process may be reversed.
ステップＳ１５２２５およびステップＳ１５２２７における特図状態更新処理が終了すると、今度は、特図１および特図２それぞれについての特図関連抽選処理を行う。ここでも先に、特図２についての特図関連抽選処理（特図２関連抽選処理）を行い（ステップＳ１５２２９）、その後で、特図１についての特図関連抽選処理（特図１関連抽選処理）を行う（ステップＳ１５２３１）。これらの特図関連抽選処理についても、主制御部３００が特図２関連抽選処理を特図１関連抽選処理よりも先に行うことで、特図２変動遊技の開始条件と、特図１変動遊技の開始条件が同時に成立した場合でも、特図２変動遊技が先に変動中となるため、特図１変動遊技は変動を開始しない。また、装飾図柄表示装置２０８による、特図変動遊技の大当り判定の結果の報知は、第１副制御部４００によって行われ、第２特図始動口２３２への入賞に基づく抽選の抽選結果の報知が、第１特図始動口２３０への入賞に基づく抽選の抽選結果の報知よりも優先して行われる。
When the special figure state update process in step S15225 and step S15227 is completed, a special figure related lottery process for each of special figure 1 and special figure 2 is performed. Also here, the special figure related lottery process for special figure 2 (the special figure 2 related lottery process) is performed first (step S15229), and then the special figure related lottery process for the special figure 1 (special figure 1 related lottery process). ) Is performed (step S15231). Also for these special drawing related lottery processes, the
ステップＳ１５２３２では、デバイス監視処理を実行する（詳細は後述）。 In step S15232, device monitoring processing is executed (details will be described later).
ステップＳ１５２３３では、コマンド設定送信処理を行い、各種のコマンド（例えば、ステップＳ１５２３２のデバイス監視処理で特定異常があった場合は、特定異常を示す信号）が第１副制御部４００に送信される。なお、第１副制御部４００に送信する出力予定情報は例えば１６ビットで構成しており、ビット１５はストローブ情報（オンの場合、データをセットしていることを示す）、ビット１１〜１４はコマンド種別（本実施形態では、基本コマンド、図柄変動開始コマンド、図柄変動停止コマンド、入賞演出開始コマンド、終了演出開始コマンド、大当りラウンド数指定コマンド、復電コマンド、ＦＲＡＭ（登録商標）クリアコマンドなどコマンドの種類を特定可能な情報）、ビット０〜１０はコマンドデータ（コマンド種別に対応する所定の情報）で構成している。
In step S15233, command setting transmission processing is performed, and various commands (for example, a signal indicating a specific abnormality when there is a specific abnormality in the device monitoring process in step S15232) are transmitted to the first
具体的には、ストローブ情報は上述のコマンド送信処理でオン、オフするようにしている。また、コマンド種別が図柄変動開始コマンドの場合であればコマンドデータに、１５Ｒ大当りフラグや２Ｒ大当りフラグの値、特図確率変動フラグの値、特図関連抽選処理で選択したタイマ番号などを示す情報を含み、図柄変動停止コマンドの場合であれば、１５Ｒ大当りフラグや２Ｒ大当りフラグの値、特図確率変動フラグの値などを含み、入賞演出コマンドおよび終了演出開始コマンドの場合であれば、特図確率変動フラグの値などを含み、大当りラウンド数指定コマンドの場合であれば特図確率変動フラグの値、大当りラウンド数などを含むようにしている。コマンド種別が基本コマンドを示す場合は、コマンドデータにデバイス情報、第１特図始動口２３０への入賞の有無、第２特図始動口２３２への入賞の有無、可変入賞口２３４への入賞の有無などを含む。
Specifically, the strobe information is turned on and off in the command transmission process described above. If the command type is a symbol variation start command, the command data includes information such as the value of the 15R jackpot flag or 2R jackpot flag, the value of the special figure probability variation flag, the timer number selected in the special figure related lottery process, and the like. In the case of the symbol variation stop command, the value of the 15R jackpot flag, the 2R jackpot flag, the value of the special figure probability variation flag, and the like are included. In the case of a jackpot round number designation command, the value of the special variation probability flag, the number of jackpot rounds, and the like are included. When the command type indicates a basic command, device information in the command data, presence / absence of winning at the first special
また、上述の回転開始設定送信処理では、コマンドデータにＲＡＭ３０８に記憶している、１５Ｒ大当りフラグや２Ｒ大当りフラグの値、特図確率変動フラグの値、特図１関連抽選処理および特図２関連抽選処理で選択したタイマ番号、保留している第１特図変動遊技または第２特図変動遊技の数などを示す情報を設定する。上述の回転停止設定送信処理では、コマンドデータにＲＡＭ３０８に記憶している、１５Ｒ大当りフラグや２Ｒ大当りフラグの値、特図確率変動フラグの値などを示す情報を設定する。上述の入賞演出設定送信処理では、コマンドデータに、ＲＡＭ３０８に記憶している、入賞演出期間中に装飾図柄表示装置２０８・各種ランプ４１８・スピーカ１２０に出力する演出制御情報、特図確率変動フラグの値、保留している第１特図変動遊技または第２特図変動遊技の数などを示す情報を設定する。上述の終了演出設定送信処理では、コマンドデータに、ＲＡＭ３０８に記憶している、演出待機期間中に装飾図柄表示装置２０８・各種ランプ４１８・スピーカ１２０に出力する演出制御情報、特図確率変動フラグの値、保留している第１特図変動遊技または第２特図変動遊技の数などを示す情報を設定する。上述の大入賞口開放設定送信処理では、コマンドデータにＲＡＭ３０８に記憶している大当りラウンド数、特図確率変動フラグの値、保留している第１特図変動遊技または第２特図変動遊技の数などを示す情報を設定する。上述の大入賞口閉鎖設定送信処理では、コマンドデータにＲＡＭ３０８に記憶している大当りラウンド数、特図確率変動フラグの値、保留している第１特図変動遊技または第２特図変動遊技の数などを示す情報を設定する。また、このステップＳ１５２３３では一般コマンド特図保留増加処理も行われる。この一般コマンド特図保留増加処理では、コマンドデータにＲＡＭ３０８の送信用情報記憶領域に記憶している特図識別情報（特図１または特図２を示す情報）、予告情報（事前予告情報、偽事前予告情報、または事前予告無情報のいずれか）を設定する。
In the rotation start setting transmission process described above, the value of the 15R big hit flag or 2R big hit flag, the value of the special figure probability variation flag, the special figure 1 related lottery process, and the special figure 2 related are stored in the
第１副制御部４００では、受信した出力予定情報に含まれるコマンド種別により、主制御部３００における遊技制御の変化に応じた演出制御の決定が可能になるとともに、出力予定情報に含まれているコマンドデータの情報に基づいて、演出制御内容を決定することができるようになる。
In the first
ステップＳ１５２３５では、外部出力信号設定処理を行う。具体的には、外部端子板信号や試射試験信号などを設定する。また、ステップＳ１５２３２のデバイス監視処理で特定異常があった場合は、特定異常を示す信号を設定する。この外部出力信号設定処理では、ＲＡＭ３０８に記憶している遊技情報を、情報出力回路３３６を介してパチンコ機１００とは別体の情報入力回路３５０に出力する。
In step S15235, an external output signal setting process is performed. Specifically, an external terminal board signal, a test fire test signal, and the like are set. If there is a specific abnormality in the device monitoring process in step S15232, a signal indicating the specific abnormality is set. In this external output signal setting process, the game information stored in the
ステップＳ１５２３９では、低電圧信号がオンであるか否かを監視する。そして、低電圧信号がオンの場合（電源の遮断を検知した場合）にはステップＳ１５２４３に進み、低電圧信号がオフの場合（電源の遮断を検知していない場合）にはステップＳ１５２４１に進む。 In step S15239, it is monitored whether the low voltage signal is on. Then, if the low voltage signal is on (when power supply shutoff is detected), the process proceeds to step S15243. If the low voltage signal is off (power supply shutoff is not detected), the process proceeds to step S15241.
ステップＳ１５２４１では、タイマ割込終了処理を行う。このタイマ割込終了処理では、ステップＳ１５２０１で一時的に退避した各レジスタの値を元の各レジスタに設定したり、割込許可の設定などを行い、その後、図２７２に示す主制御部メイン処理に復帰する。 In step S15241, timer interrupt end processing is performed. In this timer interrupt end process, the value of each register temporarily saved in step S15201 is set in each original register, interrupt permission is set, etc., and then the main control unit main process shown in FIG. Return to.
一方、ステップＳ１５２４３では、復電時に電断時の状態に復帰するための特定の変数やスタックポインタを復帰データとしてＲＡＭ３０８の所定の領域に退避し、入出力ポートの初期化等の電断処理を行い、その後、上述の主制御部メイン処理に復帰する。
On the other hand, in step S15243, a specific variable or stack pointer for returning to the power-off state at the time of power recovery is saved as a return data in a predetermined area of the
なお、デバイス監視処理（ステップＳ１５２３２）で監視するエラーとしては、次に示すようなものが考えられる。 The following errors can be considered as errors monitored in the device monitoring process (step S15232).
エラー種別として、下受け皿満タンエラー（下皿満タンエラー）、払出装置エラー、払出超過エラー、不正払出エラー、払出個数スイッチエラー、主制御通信エラー、ＣＲユニット未接続エラー、ＣＲユニット通信エラー、磁気異常エラー、外部クロック異常エラー、磁界異常エラー、スイッチレベル異常エラー、枠開放エラー（前面枠扉開放エラー）、スイッチ未接続エラー、衝撃センサエラーなどがある。 The error types are: tray full tank error (bottom full tank error), payout device error, payout excess error, payout error, payout number switch error, main control communication error, CR unit disconnected error, CR unit communication error, magnetic error Error, external clock error, magnetic field error, switch level error, frame open error (front frame door open error), switch disconnection error, shock sensor error, etc.
下受け皿満タンエラーとは、下皿満タンスイッチ信号のオン状態が、メイン基板の所定の入力ポートによってタイマ割り込みでオンを１回読み込んだとき（オフ状態からオン状態に切り換わるとき）にメインから払出に出力されるものである。 The bottom pan full tank error is when the on state of the bottom pan full switch signal is read from the main when the timer interrupt is read once by the predetermined input port of the main board (when switching from the off state to the on state). It is output for payout.
払出装置エラーとは、払出モータが払出要求数分の駆動を終了後（実際は＋ブレーキ期間＋無励磁期間経過後）の次の割り込み内で、払出数（払出個数スイッチのカウント数）が払出要求数よりも少ない場合に払出装置エラーの発生を検知するものである。１個ずつ遊技球を払い出すリトライ処理が完了することにより、当該エラー状態が解除される。 The payout device error means that the payout number (count number of the payout number switch) is the payout request within the next interrupt after the payout motor finishes driving the number of payout requests (actually + brake period + non-excitation period has elapsed). When the number is smaller than the number, the occurrence of a payout device error is detected. When the retry process of paying out the game balls one by one is completed, the error state is canceled.
払出超過エラーとは、払出要求数に対して実際に払い出された遊技球が１０個多く検知されたとき払出動作を停止するものである。この払出超過エラーは、エラー解除スイッチ１６８によって解除するエラーであり、エラー解除スイッチ１６８を操作するか、ＲＡＭクリアスイッチ１８０による初期化（ＲＡＭクリア）によって当該エラー状態が解除される。
The payout excess error is to stop the payout operation when ten game balls actually paid out with respect to the payout request number are detected. This payout excess error is an error to be canceled by the error cancel
不正払出エラーとは、払出要求が発生していない状態で遊技球の払出を検知（払出個数スイッチがカウント）したとき払出動作を停止するものである。この不正払出エラーは、エラー解除スイッチ１６８によって解除するエラーであり、エラー解除スイッチ１６８を操作するか、ＲＡＭクリアスイッチ１８０による初期化（ＲＡＭクリア）によって当該エラー状態が解除される。
The illegal payout error is to stop the payout operation when the payout of the game ball is detected (the payout number switch is counted) in a state where no payout request is generated. This illegal payout error is an error to be canceled by the error cancel
払出個数スイッチエラーとは、払出基板１７０に制御される遊技球の払出個数スイッチ（不図示）のエラーであり、払出個数スイッチの接続異常を検知したとき（メイン基板は関係なし）払出動作を停止するものである。この払出個数スイッチエラーは、エラー解除スイッチ１６８によって解除するエラーであり、スイッチの接続が正しいか確認した後、エラー解除スイッチ１６８を操作するか、ＲＡＭクリアスイッチ１８０による初期化（ＲＡＭクリア）によって当該エラー状態が解除される。
The payout number switch error is an error of the payout number switch (not shown) of the game ball controlled by the
主制御通信エラーとは、主制御接続確認信号のオフ状態を検知した場合、または主制御動作確認信号のオン状態を２割り込み継続して検知した場合に発生するエラーであり、メイン基板からのコマンド受信が不能になるものである。但し、払出要求数が残存している場合は、その分までは払い出す。主制御接続確認信号のオン状態を検知した場合で、かつ、主制御動作確認信号のオフ状態を２割り込み継続して検知した場合に当該エラー状態が解除される。 The main control communication error is an error that occurs when the main control connection confirmation signal OFF state is detected or when the main control operation confirmation signal ON state is detected continuously for two interrupts. Reception is impossible. However, if the number of payout requests remains, the payout is made up to that amount. When the ON state of the main control connection confirmation signal is detected, and when the OFF state of the main control operation confirmation signal is detected continuously for two interrupts, the error state is canceled.
ＣＲユニット未接続エラーとは、ＣＲユニット未接続エラーが解除状態のときに、ＣＲユニット接続信号（ＶＬ信号）のオフ状態を検知し、１６ｍｓ継続した場合に発生するものであり、貸出停止（賞球の払出には影響なし）となるものである。ＣＲユニット接続信号のＯＮ状態を検知し、１６ｍｓ継続した場合に当該エラー状態が解除される。なお、エラー解除した後、ＣＲユニットＲＥＡＤＹ信号（ＢＲＤＹ信号）およびＣＲユニット貸出要求完了確認信号（ＢＲＱ信号）がオフ状態となるまでＣＲユニットとの通信が無効状態になる。 The CR unit unconnected error occurs when the CR unit connection signal (VL signal) is off when the CR unit unconnected error is released and continues for 16 ms. There is no effect on the payout of the ball). When the ON state of the CR unit connection signal is detected and continued for 16 ms, the error state is canceled. After the error is released, communication with the CR unit is disabled until the CR unit READY signal (BRDY signal) and the CR unit lending request completion confirmation signal (BRQ signal) are turned off.
ここで、ＣＲユニットとインタフェースの接続信号関係について説明する。各種信号が、ＣＲユニットからインタフェースを介して払出基板へと伝達される場合、ＣＲユニット接続信号とは、ＣＲユニット内の＋１８Ｖ電源からなるＶＬ信号である。ＣＲユニットＲＥＡＤＹ信号とは、ＣＲユニットが貸し出しの処理中であることを伝達するＢＲＤＹ信号である。ＣＲユニット貸出要求確認信号とは、ＣＲユニットが基本単位分２５個の貸出要求と貸出指示を伝達するＢＲＱ信号である。 Here, the connection signal relationship between the CR unit and the interface will be described. When various signals are transmitted from the CR unit to the payout board via the interface, the CR unit connection signal is a VL signal composed of a + 18V power source in the CR unit. The CR unit READY signal is a BRDY signal that conveys that the CR unit is being lent. The CR unit lending request confirmation signal is a BRQ signal for transmitting 25 lending requests and lending instructions for the basic unit.
ＣＲユニット通信エラーとは、貸出要求発生前にＢＲＱ信号のオン状態を検知した場合に発生するものである（なお、他の条件もあるが、ここでは特に関係がないため割愛する）。遊技機側から通信異常を通知した後、ＢＲＤＹ信号およびＢＲＱ信号をオフ状態にすることで当該エラー状態が解除される。 The CR unit communication error occurs when the ON state of the BRQ signal is detected before the lending request is generated (although there are other conditions, they are omitted because they are not particularly related here). After notifying the communication abnormality from the gaming machine side, the error state is canceled by turning off the BRDY signal and the BRQ signal.
磁気異常エラーとは、所定量を超える磁力を検出したとき主制御動作を停止するものである。外部クロック異常エラーとは、乱数更新用クロックに異常を検出した場合に発生するエラーである。磁界異常エラーとは、所定量を超える磁界を検出した場合に発生するエラーである。 The magnetic abnormality error is to stop the main control operation when a magnetic force exceeding a predetermined amount is detected. The external clock error is an error that occurs when an error is detected in the random number update clock. The magnetic field abnormality error is an error that occurs when a magnetic field exceeding a predetermined amount is detected.
スイッチレベル異常エラーとは、入賞スイッチを検出し、１ｓ継続した場合に発生するエラーである。枠開放エラーとは、ガラス枠または内枠の開放を検出した場合に発生するエラーである。スイッチ未接続エラーとは、入賞スイッチ（不図示）のエラーであり、入賞スイッチの接続異常を検出した場合に発生するエラーである。 The switch level abnormality error is an error that occurs when a winning switch is detected and continued for 1 second. The frame opening error is an error that occurs when the opening of the glass frame or the inner frame is detected. The switch non-connection error is an error of a winning switch (not shown), and is an error that occurs when an abnormal connection of a winning switch is detected.
衝撃センサエラーとは、衝撃センサが所定量を超える衝撃を検出したとき電源断まで継続してエラーを報知するものである。 The impact sensor error is an error notification that continues until the power is turned off when the impact sensor detects an impact exceeding a predetermined amount.
＜デバイス監視処理＞
次に、図２７５を用いて、主制御部３００のＣＰＵ３０４が実行するデバイス監視処理について説明する。なお、同図は主制御部タイマ割込処理におけるデバイス監視処理の流れを示すフローチャートである。
<Device monitoring processing>
Next, device monitoring processing executed by the
ステップＳ１５２５１では、上述のエラーの有無を示すデバイス情報を初期設定する。 In step S15251, device information indicating the presence / absence of the error is initialized.
ステップＳ１５２５３では、信号状態記憶領域に記憶した各種センサの信号状態を読み出して、上述のエラーの有無を監視し、当該エラーを検出した場合に、ステップＳ１５２５５に進む。一方、上述のエラーを検出しなかった場合には、当該デバイス監視処理を終了する。 In step S15253, the signal states of the various sensors stored in the signal state storage area are read, the presence / absence of the error is monitored, and if the error is detected, the process proceeds to step S15255. On the other hand, if the above error is not detected, the device monitoring process is terminated.
ステップＳ１５２５５では、第１副制御部４００に送信すべき送信情報に、ステップＳ１５２５３で検出したエラーを示す異常情報（デバイス情報）を設定する。
In step S15255, abnormality information (device information) indicating the error detected in step S15253 is set in the transmission information to be transmitted to the first
ステップＳ１５２５７では、ステップＳ１５２５５で設定した異常情報の中に、特定異常情報があるか否かを判定し、特定異常情報がある場合に、ステップＳ１５２５９に進む。一方、特定異常情報がない場合に、ステップＳ１５２６１に進む。なお、特定異常情報は、上述のエラーについての異常情報の中から、予め設定されている１つまたは複数のエラーの異常情報のことである。例えば、磁気異常エラーの異常情報を特定異常情報として予め設定しておいてもよい。 In step S15257, it is determined whether there is specific abnormality information in the abnormality information set in step S15255. If there is specific abnormality information, the process proceeds to step S15259. On the other hand, if there is no specific abnormality information, the process proceeds to step S15261. The specific abnormality information is abnormality information of one or a plurality of errors set in advance from the above-described abnormality information regarding errors. For example, abnormality information of a magnetic abnormality error may be set in advance as specific abnormality information.
ステップＳ１５２５９では、特定異常検出フラグをオンにする。 In step S15259, the specific abnormality detection flag is turned on.
ステップＳ１５２６１では、デバイスコマンド送信要求を設定する。 In step S15261, a device command transmission request is set.
次に、図２７６を用いて本実施形態の遊技台で使用される乱数と、その主な導出源について説明する。同図は、本実施形態の遊技台で使用される乱数の導出源を表で示す図である。 Next, with reference to FIG. 276, a random number used in the game machine of this embodiment and its main derivation source will be described. FIG. 2 is a table showing random number derivation sources used in the game machine of this embodiment.
特図１当選乱数は、１６ビット乱数回路ＣＨで生成されハードラッチ乱数値レジスタ０でラッチされた乱数値と１６ビット乱数回路ＣＨ１で生成されソフトラッチ乱数値レジスタでラッチされた乱数値とを合成したものが基になる。これらの乱数値が生成される乱数生成回路は、外部クロック信号に基づいて更新される。また、生成される乱数値の最大値設定は無しに設定されている。
Special figure 1 winning random numbers are generated by combining the random value generated by the 16-bit random number circuit CH and latched by the hard latch
特図２当選乱数は、１６ビット乱数回路ＣＨ０で生成されハードラッチ乱数値レジスタ１でラッチされた乱数値と１６ビット乱数回路ＣＨ２で生成されソフトラッチ乱数値レジスタでラッチされた乱数値とが合成されたものが基になる。これらの乱数値が生成される乱数生成回路は、外部クロック信号に基づいて更新される。また、生成される乱数値の最大値設定は無しに設定されている。
Special figure 2 winning random numbers are composed of the random value generated by the 16-bit random number circuit CH0 and latched by the hard latch
特図１当選乱数と特図２当選乱数とでは、同じ乱数生成チャンネルを使用し、ハードラッチするハードラッチ乱数値レジスタを特図１当選乱数と特図２当選乱数とで異ならせてもよい。またソフトラッチする乱数生成チャンネルを特図１当選乱数と特図２当選乱数とで異ならせてもよい。 In the special figure 1 winning random number and the special figure 2 winning random number, the same random number generation channel may be used, and the hard latch random value register for hard latching may be different between the special figure 1 winning random number and the special figure 2 winning random number. Also, the random number generation channel for soft latching may be different between the special figure 1 winning random number and the special figure 2 winning random number.
表示図柄乱数は、１６ビット乱数回路ＣＨ３で生成されハードラッチ乱数値レジスタ０でラッチされた乱数値が基になる。当該乱数値が生成される乱数生成回路は、外部クロック信号に基づいて更新される。また、生成される乱数値の最大値設定は有り（例えば、０〜１９９）に設定されている。
The display symbol random number is based on the random number value generated by the 16-bit random number circuit CH3 and latched by the hard latch
普図当選乱数は、８ビット乱数回路ＣＨ０で生成されハードラッチ乱数値レジスタ０でラッチされた乱数値が基になる。当該乱数値が生成される乱数生成回路は、外部クロック信号に基づいて更新される。また、生成される乱数値の最大値設定は無しに設定されている。
The usual winning random number is based on the random number value generated by the 8-bit random number circuit CH0 and latched by the hard latch
大当り用特図乱数、小当り用特図乱数、およびはずれ用特図乱数は、上述の主制御部タイマ割込み処理において生成される。すなわちこれらの乱数は、所謂ソフトウェア乱数である。なお、これらの乱数を生成する際に用いられる初期値生成用乱数は、主制御部メイン処理および主制御部タイマ割込み処理で生成される。なお、大当り用特図乱数、小当り用特図乱数、およびはずれ用特図乱数は、ハードラッチされた乱数を用いてもよい。 The big hit special figure random number, the small hit special figure random number, and the special figure random number for loss are generated in the above-described main control unit timer interrupt processing. That is, these random numbers are so-called software random numbers. Note that the initial value generating random numbers used when generating these random numbers are generated by the main control unit main process and the main control unit timer interrupt process. The big hit special figure random numbers, the small hit special figure random numbers, and the special figure random numbers for loss may be hard latched random numbers.
特図変動時間決定用乱数、および普図変動時間決定用乱数は、カウンタ回路３１２の値を乱数として用いる。本実施形態のカウント回路３１２は、マイクロプロセッサ３０００のシステムクロックの他、上記タイマ回路からのタイムアウト信号、メモリの読み書き信号、メモリリクエスト信号、外部入出力の信号等もカウンタの対象として用いることができる。このため、これらを組み合わせることで規則性のない値を導出させ、上記の乱数に使用している。演出用乱数は、主制御部メイン処理および主制御部タイマ割込み処理で生成される。
For the special figure fluctuation time determination random number and the normal figure fluctuation time determination random number, the value of the
次に、図２７７を用いて本実施形態の遊技台（スロットマシン）で使用される乱数と、その主な導出源について説明する。同図は、本実施形態の遊技台で使用される乱数の導出源を表で示す図である。 Next, with reference to FIG. 277, random numbers used in the game machine (slot machine) of the present embodiment and main derivation sources will be described. FIG. 2 is a table showing random number derivation sources used in the game machine of this embodiment.
役抽選乱数は、１６ビット乱数回路ＣＨ０で生成されソフトラッチ乱数値レジスタでラッチされた乱数値が基になる。当該乱数値が生成される乱数生成回路は、内部クロック信号に基づいて更新される。また、生成される乱数値の最大値設定は無しに設定されている。 The role lottery random number is based on a random value generated by the 16-bit random number circuit CH0 and latched by the soft latch random value register. The random number generation circuit for generating the random number value is updated based on the internal clock signal. In addition, the maximum value setting of the generated random number value is set to none.
演出抽選乱数は、１６ビット乱数回路ＣＨ１で生成されソフトラッチ乱数値レジスタでラッチされた乱数値が基になる。当該乱数値が生成される乱数生成回路は、内部クロック信号に基づいて更新される。また、生成される乱数値の最大値設定は無しに設定されている。 The effect lottery random number is based on a random value generated by the 16-bit random number circuit CH1 and latched by the soft latch random value register. The random number generation circuit for generating the random number value is updated based on the internal clock signal. In addition, the maximum value setting of the generated random number value is set to none.
左リール遅延時間抽選乱数は、８ビット乱数回路ＣＨ０で生成されソフトラッチ乱数値レジスタでラッチされた乱数値が基になる。当該乱数値が生成される乱数生成回路は、内部クロック信号に基づいて更新される。また、生成される乱数値の最大値設定は有りに設定されている。 The left reel delay time lottery random number is based on the random number value generated by the 8-bit random number circuit CH0 and latched by the soft latch random number value register. The random number generation circuit for generating the random number value is updated based on the internal clock signal. In addition, the maximum value setting of the generated random value is set to “Yes”.
中リール遅延時間抽選乱数は、８ビット乱数回路ＣＨ１で生成されソフトラッチ乱数値レジスタでラッチされた乱数値が基になる。当該乱数値が生成される乱数生成回路は、内部クロック信号に基づいて更新される。また、生成される乱数値の最大値設定は有りに設定されている。 The medium reel delay time lottery random number is based on the random number value generated by the 8-bit random number circuit CH1 and latched by the soft latch random number value register. The random number generation circuit for generating the random number value is updated based on the internal clock signal. In addition, the maximum value setting of the generated random value is set to “Yes”.
右リール遅延時間抽選乱数は、８ビット乱数回路ＣＨ２で生成されソフトラッチ乱数値レジスタでラッチされた乱数値が基になる。当該乱数値が生成される乱数生成回路は、内部クロック信号に基づいて更新される。また、生成される乱数値の最大値設定は有りに設定されている。 The right reel delay time lottery random number is based on the random number value generated by the 8-bit random number circuit CH2 and latched by the soft latch random number value register. The random number generation circuit for generating the random number value is updated based on the internal clock signal. In addition, the maximum value setting of the generated random value is set to “Yes”.
スロットマシンでは、外部クロック信号に基づいて乱数生成回路を更新しないため、最大値設定前に取り込まれた乱数のリード処理を行わないようにしてもよい。 In the slot machine, since the random number generation circuit is not updated based on the external clock signal, the read processing of the random number fetched before setting the maximum value may not be performed.
次に、以上説明した実施形態７によるパチンコ機１００の特徴的構成について再度図２７０乃至図２７７を参照しつつ説明する。
（１）本実施の形態によるパチンコ機１００は、
乱数を少なくとも導出可能な乱数回路（例えば、１６ビット乱数回路９０００、８ビット乱数回路１００００）と、
複数の遊技制御処理のそれぞれを、メイン制御（例えば、主制御部メイン処理）および割込み周期ごとに行われる割込み制御（例えば、主制御部タイマ割込み処理）のうちの、少なくともいずれかの制御において実行可能な遊技制御手段（例えば、主制御部３００）と、
を備えた遊技台であって、
前記乱数回路は、第一の数値範囲内で更新される第一の乱数（例えば、最大値設定で起動される乱数生成回路が生成する乱数値）を導出可能なものであり、
前記乱数回路は、第二の数値範囲内で更新される第二の乱数（例えば、ユーザモード起動で起動される乱数生成回路が生成する乱数値）を導出可能なものであり、
前記第一の乱数の起動時期と前記第二の乱数の起動時期（例えば、乱数生成チャンネルＣＨ０〜ＣＨ３の乱数生成回路の起動時期）は異なるものであること
を特徴とする。
Next, a characteristic configuration of the
(1) The
A random number circuit capable of deriving at least a random number (for example, a 16-bit
Each of the plurality of game control processes is executed in at least one of main control (for example, main control unit main process) and interrupt control (for example, main control unit timer interrupt process) performed for each interrupt cycle. Possible game control means (for example, the main control unit 300);
A game machine equipped with
The random number circuit is capable of deriving a first random number that is updated within a first numerical range (for example, a random value generated by a random number generation circuit that is activated by setting a maximum value),
The random number circuit is capable of deriving a second random number that is updated within a second numerical range (for example, a random number value generated by a random number generation circuit activated by user mode activation),
The start time of the first random number is different from the start time of the second random number (for example, the start time of the random number generation circuit of the random number generation channels CH0 to CH3).
当該構成を備えたパチンコ機１００によれば、第一の乱数と第二の乱数とを生成する乱数生成回路の起動時期が異なるため、不正者による２つの乱数生成回路の起動時期の解析を困難にすることができ、安定した遊技制御を行うことができる場合がある。
According to the
（２）上記パチンコ機１００であって、
第一の処理（例えば、主制御部メイン処理のステップＳ１５１０３）を前記遊技制御処理は少なくとも含むものであり、
前記第一の乱数の起動時期と前記第二の乱数の起動時期のうちの一方は、前記第一の処理よりも後であること
を特徴とする。
(2) The
The game control process includes at least a first process (for example, step S15103 of the main control unit main process),
One of the start time of the first random number and the start time of the second random number is after the first process.
当該構成を備えたパチンコ機１００によれば、第一の乱数または第二の乱数を生成する乱数生成回路の起動時期が第一の処理後であるため、不正者による不正をより困難することができ、安定した遊技制御を行うことができる場合がある。
According to the
（３）上記パチンコ機１００であって、
前記第一の処理は、制御の進行を保留可能なものであり、
前記第一の処理は、制御進行条件が成立した場合に（例えば、主制御部メイン処理のステップＳ１５１０３のＹｅｓ）、前記保留を解除可能なものであり、
前記制御進行条件は、第一の信号が第一の状態から第二の状態に変化した場合に成立するものであること
を特徴とする。
(3) The
In the first process, the progress of control can be suspended,
The first process can release the hold when the control progress condition is satisfied (for example, Yes in step S15103 of the main control unit main process),
The control progress condition is established when the first signal changes from the first state to the second state.
当該構成を備えたパチンコ機１００によれば、第一の信号の状態の変化時期に応じて乱数生成回路の起動時期が変化するため、不正者による不正をより困難にでき、安定した遊技制御を行うことができる場合がある。
According to the
（４）上記パチンコ機１００であって、
前記乱数回路に前記数値範囲の設定を指示可能な第二の処理（例えば、主制御部メイン処理のステップＳ１５１３３）と、
前記乱数回路によって導出された乱数を取得可能な第三の処理（例えば、主制御部タイマ割込処理のステップＳ１５２１７）と、
前記第三の処理によって取得された乱数に基づく判定を実行可能な第四の処理（例えば、主制御部タイマ割込処理のステップＳ１５２２３、ステップＳ１５２２９、ステップＳ１５２３１）と、を前記遊技制御処理は少なくとも含むものであり、
前記第一の数値範囲は、前記第二の処理によって設定されるものであり、
前記第二の数値範囲は、前記第二の処理によらずに設定されるものであり、
前記第一の数値範囲が設定された場合に、前記第一の乱数の起動が開始可能なものであること
を特徴とする。
(4) The
A second process capable of instructing the random number circuit to set the numerical range (for example, step S15133 of the main control unit main process);
A third process capable of acquiring a random number derived by the random number circuit (for example, step S15217 of the main control unit timer interrupt process);
The game control process includes at least a fourth process (for example, step S15223, step S15229, step S15231 of the main control unit timer interrupt process) capable of executing a determination based on the random number acquired by the third process. Including
The first numerical range is set by the second process,
The second numerical range is set regardless of the second processing,
When the first numerical range is set, the activation of the first random number can be started.
当該構成を備えたパチンコ機１００によれば、数値範囲設定後に乱数生成回路を起動（更新を開始）するので数値範囲外の数値を更新することがなく、安定した遊技制御を行うことができる場合がある。
According to the
第一の処理は、１又は複数の命令であってもよい。
第一の処理は、分岐命令であってもよい。
第一の乱数の更新周期と第二の乱数の更新周期が同じであってもよい。
第一の乱数と第二の乱数が同一の乱数回路（チャネル）で生成されるものであってもよい。
第一の乱数の起動時期が、第二の乱数の起動時期よりも後であってもよい。
第一の乱数の起動時期は、第二の乱数が更新を複数回行った後であってもよい。
第一の数値範囲は、第二の数値範囲よりも小さいものであってもよい。
第二の乱数の起動時期は、プログラムの開始時期と同時またはプログラムの開始時期よりも前であってもよい。
第一の乱数と第二の乱数のうち、一方は遊技者の利益に関わるものであってもよく、他方は遊技者の利益に関わらないものであってもよい。
第一の乱数と第二の乱数は遊技者の利益に関わるものであってもよく、第一の乱数と第二の乱数のうちの一方は直接的に遊技者の利益に関わるものであってもよく、他方は間接的に遊技者の利益に関わるものであってもよい。
第一の乱数と第二の乱数は、遊技者の利益に関わるものであってもよい。
第一の乱数と第二の乱数は、遊技者の利益に関わらないものであってもよい。
第一の乱数の起動時期は、スタックポインタの設定の後、直後、前、または直前の何れかであってもよい。
第一の乱数の起動時期は、ジャンプ処理の後、直後、前、または直前の何れかであってもよい。
第一の乱数の起動時期は、第一の処理の後、直後、前、または直前の何れかであってもよい。
第一の乱数の起動時期は、カウンタ回路設定処理の後、直後、前、または直前の何れかであってもよい。
第一の乱数の起動時期は、クリア信号出力処理の後、直後、前、または直前の何れかであってもよい。
前記乱数回路は、第三の数値範囲内で更新される第三の乱数を導出可能なものであり、第三の数値範囲は、前記第二の処理によって設定されるものであり、第一の数値範囲と第三の数値範囲の設定値を少なくとも記憶可能な記憶手段を備え、第一の数値範囲と第三の数値範囲の設定は、記憶手段に記憶された設定値が格納されるアドレスの小さいものから設定されるものであってもよい。
第二の乱数は遊技者の利益に関わるものであってもよく、第一の乱数は間接的に遊技者の利益に関わるものであってもよく、第三の乱数は遊技者の利益に関わらないものであってもよい。
第三の乱数の起動時期は、第一の乱数の起動時期の後、直後、前、または直前の何れかであってもよい。
乱数回路は、複数の乱数回路を含み、複数の乱数回路はそれぞれ、ハードラッチ乱数値レジスタとソフトラッチ乱数値レジスタを有してもよい。
複数の乱数回路は、１６ビット乱数回路と８ビット乱数回路を含んでもよい。
１６ビット乱数回路は、ハードラッチ乱数値レジスタを複数有してもよい。
８ビット乱数回路は、ハードラッチ乱数値レジスタを一つのみ有してもよい。
１６ビット乱数回路は、第一の数のハードラッチ乱数値レジスタを有する第一の１６ビット乱数回路と、第一の数よりも小さい第二の数のハードラッチ乱数値レジスタを有する第二の１６ビット乱数回路を含んでもよい。
１６ビット乱数回路は、ソフトラッチ乱数値レジスタを一つのみ有してもよい。
８ビット乱数回路は、ソフトラッチ乱数値レジスタを一つのみ有してもよい。
１６ビット乱数回路の数値範囲と８ビット乱数回路の数値範囲を設定する場合、１６ビット乱数回路の数値範囲を８ビット乱数回路の数値範囲よりも先に設定してもよい。
１６ビット乱数回路の数値範囲と８ビット乱数回路の数値範囲を設定する場合、８ビット乱数回路の数値範囲を１６ビット乱数回路の数値範囲よりも先に設定してもよい。
第一の乱数の起動時期は、払出制御手段が初期設定処理を行っている間であってもよい。
第一の乱数の起動時期は、払出制御手段が主制御手段からの信号を待っている間であってもよい。
第一の乱数の起動時期は、副制御手段が起動処理を行っている間であってもよい。
第一の乱数の起動時期は、画像表示制御手段が画像表示手段に表示する表示データを展開している間であってもよい。
乱数回路は、複数のチャネル（第一のチャネル、第一のチャネルを含む）を備え、チャネル毎に乱数の更新が可能であり、チャネル毎に乱数値を発生させることが可能であり、チャネル毎に起動することが可能であり、チャネル毎に発生させる数値範囲の設定が可能である。
「第一の数値範囲の第一の乱数値」は、「第一の最小値以上であり、かつ第一の最大値以下である第一の乱数値」であってもよい。
「第二の数値範囲の第二の乱数値」は、「第二の最小値以上であり、かつ第二の最大値以下である第二の乱数値」であってもよい。
The first process may be one or a plurality of instructions.
The first process may be a branch instruction.
The update cycle of the first random number and the update cycle of the second random number may be the same.
The first random number and the second random number may be generated by the same random number circuit (channel).
The start time of the first random number may be later than the start time of the second random number.
The start time of the first random number may be after the second random number has been updated a plurality of times.
The first numerical range may be smaller than the second numerical range.
The start time of the second random number may be simultaneous with the start time of the program or before the start time of the program.
One of the first random number and the second random number may be related to the player's profit, and the other may not be related to the player's profit.
The first random number and the second random number may be related to the player's profit, and one of the first random number and the second random number is directly related to the player's profit. The other may be indirectly related to the player's interests.
The first random number and the second random number may relate to the player's interest.
The first random number and the second random number may be unrelated to the player's interest.
The start time of the first random number may be any one immediately after, before, or immediately after setting the stack pointer.
The start time of the first random number may be immediately after, after, or just before the jump process.
The start time of the first random number may be any of immediately after, immediately before, or immediately before the first process.
The start time of the first random number may be immediately after, before, or immediately after the counter circuit setting process.
The start time of the first random number may be immediately after, before, or immediately after the clear signal output process.
The random number circuit is capable of deriving a third random number that is updated within a third numerical range, and the third numerical range is set by the second process, A storage means capable of storing at least the setting values of the numerical value range and the third numerical value range is provided, and the setting of the first numerical value range and the third numerical value range is performed at an address at which the setting value stored in the storage means is stored. It may be set from a small one.
The second random number may be related to the player's interest, the first random number may be indirectly related to the player's interest, and the third random number may be related to the player's interest. It may not be.
The start time of the third random number may be any one of the start time of the first random number, immediately after, before, or immediately before.
The random number circuit may include a plurality of random number circuits, and each of the plurality of random number circuits may include a hard latch random number value register and a soft latch random number value register.
The plurality of random number circuits may include a 16-bit random number circuit and an 8-bit random number circuit.
The 16-bit random number circuit may include a plurality of hard latch random number value registers.
The 8-bit random number circuit may have only one hard latch random number value register.
The 16-bit random number circuit has a first 16-bit random number circuit having a first number of hard latch random number value registers and a second 16-bit random number circuit having a second number of hard latch random number value registers smaller than the first number. A bit random number circuit may be included.
The 16-bit random number circuit may have only one soft latch random value register.
The 8-bit random number circuit may have only one soft latch random value register.
When setting the numerical range of the 16-bit random number circuit and the numerical range of the 8-bit random number circuit, the numerical range of the 16-bit random number circuit may be set before the numerical range of the 8-bit random number circuit.
When setting the numerical range of the 16-bit random number circuit and the numerical range of the 8-bit random number circuit, the numerical range of the 8-bit random number circuit may be set before the numerical range of the 16-bit random number circuit.
The start time of the first random number may be while the payout control means is performing the initial setting process.
The start time of the first random number may be while the payout control means is waiting for a signal from the main control means.
The start time of the first random number may be during the start process of the sub control means.
The start time of the first random number may be while the display data displayed on the image display means is developed by the image display control means.
The random number circuit includes a plurality of channels (including a first channel and a first channel), can update a random number for each channel, and can generate a random value for each channel. The numerical value range generated for each channel can be set.
The “first random value in the first numerical range” may be “a first random value that is not less than the first minimum value and not more than the first maximum value”.
The “second random value in the second numerical range” may be “a second random value that is greater than or equal to the second minimum value and less than or equal to the second maximum value”.
＜実施形態８＞
次に、上述の実施形態５の主制御部５３００の基本回路５３０２が搭載されるパッケージのさらに他の変形例としての実施形態８について詳細に説明する。図２７８（ａ）は、基本回路５３０２が搭載されるパッケージ１０１００ａおよびパッケージ１０１００ｂの平面図である。パッケージ１０１００ａは、ほぼ直方体形状を有し、短手方向両側には、パッケージ１０１００ａの長手方向に沿って複数の端子が配置されている。パッケージ１０１００ｂはパッケージ１０１００ａと同一形状を備えている。パッケージ１０１００ａおよびパッケージ１０１００ｂの内部にそれぞれ設けられているＩＣは異なる機能を奏するように用いられ、組合わせることにより基本回路５３０２を構成できるようになっている。パッケージ１０１００ａの平面視中央には四角柱状の凸部１０１０１ａが形成され、パッケージ１０１００ｂの平面視中央には四角柱状の凸部１０１０１ｂが形成されている。
<Eighth embodiment>
Next, an eighth embodiment will be described in detail as still another modified example of the package on which the
同図（ｂ）は、パッケージ１０１００ａおよびパッケージ１０１００ｂを接続部材１０１００ｃを用いて接続した形状を示す平面図である。同図（ｃ）は、同側面図である。また、同図（ｄ）は、同斜視図である。接続部材１０１００ｃは平板棒状の細長い直方体形状を有している。接続部材１０１００ｃの薄板部両端側には四角柱状の突起１０１０１ａまたは突起１０１０１ｂを嵌め込むことができる凹部１０１０１ｃがそれぞれ設けられている。接続部材１０１００ｃの短手方向の長さは、パッケージ１０１００ａおよびパッケージ１０１００ｂの短手方向の長さより短い。
FIG. 5B is a plan view showing a shape in which the
同図（ｂ）、（ｃ）および（ｄ）は、接続部材１０１００ｃの２つの凹部１０１０１ｃにパッケージ１０１００ａおよびパッケージ１０１００ｂの凸部１０１０１ａおよび凸部１０１０１ｂがそれぞれ嵌め込まれて、パッケージ１０１００ａおよびパッケージ１０１００ｂの複数の端子の配設方向を長手方向に揃えて一体化した状態を示している。このように２つのパッケージ１０１００ａおよびパッケージ１０１００ｂを接続部材１０１００ｃで接続して一体化することにより、基板上で近接させて２つのパッケージ１０１００ａおよびパッケージ１０１００ｂを容易に配置することができる場合がある。
FIGS. 5B, 5C, and 5D show a plurality of
図２７９（ａ）は、基本回路５３０２が搭載されるパッケージ１０１２０ａおよびパッケージ１０１２０ｂを接続配線部１０１２０ｃで接続した形状を示す平面図である。同図（ｂ）は、同側面図である。同図（ｃ）は、同斜視図である。パッケージ１０１２０ａは、ほぼ直方体形状を有し、短手方向両側には、パッケージ１０１２０ａの長手方向に沿って複数の端子が配置されている。パッケージ１０１２０ｂはパッケージ１０１２０ａと同一形状を備えている。パッケージ１０１２０ａおよびパッケージ１０１２０ｂの内部にそれぞれ設けられているＩＣは異なる機能を奏するように用いられ、組合わせることにより基本回路５３０２を構成できるようになっている。
FIG. 279 (a) is a plan view showing a shape in which the
パッケージ１０１２０ｂ内の回路は、複数の配線が内蔵された不透明の接続配線部１０１２０ｃを介してパッケージ１０１２０ａ内の回路と電気的に接続できるようになっている。接続配線部１０１２０ｃは可撓性を備えた配線基板を有し、配線基板上で並列する複数の配線を有している。接続配線部１０１２０ｃの両配線端部がパッケージ１０１２０ａおよびパッケージ１０１２０ｂの短手側の側面部中央に設けられた端子部にそれぞれ接続されている。接続配線部１０１２０ｃの複数の配線の延伸方向にほぼ直交し、複数の配線が連設されている方向の長さは、パッケージ１０１２０ａおよびパッケージ１０１２０ｂの短手方向の長さより短い。上述の図２７８に示すパッケージ１０１００ａおよびパッケージ１０１００ｂは互いに電気的に直接的に接続される構成になっていないが、図２７９に示すパッケージ１０１２０ａおよびパッケージ１０１２０ｂは接続配線部１０１２０ｃを介して互いに電気的に直接的に接続される構成になっている。パッケージ１０１２０ａおよびパッケージ１０１２０ｂを組み合わせてマイコンとして用いることも可能であり、入出力端子が余らないように組み合わせることによりセキュリティ性を向上させることができる場合がある。
A circuit in the
図２８０は、図２７８（ｂ）、（ｃ）、（ｄ）に示すパッケージ１０１００ａおよびパッケージ１０１００ｂを接続部材１０１００ｃで一体化して収容ケース１０１０３で覆った状態を示す図である。図２８０（ａ）は平面図、（ｂ）は側面図、（ｃ）は斜視図である。収容ケース１０１０３は上ケース１０１０３ａと下ケース１０１０３ｂとに分離可能である。収容ケース１０１０３は例えば不透明な絶縁性樹脂で成型されている。上ケース１０１０３ａと下ケース１０１０３ｂとを組み合わせた状態で全体として収容ケース１０１０３は薄い直方体形状を呈している。上ケース１０１０３ａと下ケース１０１０３ｂとでパッケージ１０１００ａおよびパッケージ１０１００ｂ、接続部材１０１００ｃを挟み込むことにより、パッケージ１０１００ａおよびパッケージ１０１００ｂの複数の端子だけが突出してその他の部材が収容ケース１０１０３内に収容された一体化パッケージ１０１００を得ることができる。このように収容ケース１０１０３でパッケージ１０１００ａおよびパッケージ１０１００ｂ、接続部材１０１００ｃを覆うことにより、パッケージ１０１００ａおよびパッケージ１０１００ｂ、接続部材１０１００ｃが分離してしまうことを未然に防ぐことができる場合がある。
FIG. 280 is a diagram illustrating a state in which the
図２８１は、図２７９（ａ）、（ｂ）、（ｃ）に示すパッケージ１０１２０ａおよびパッケージ１０１２０ｂを接続配線部１０１２０ｃで一体化して収容ケース１０１０４で覆った状態を示す図である。図２８１（ａ）は平面図、（ｂ）は側面図、（ｃ）は斜視図である。収容ケース１０１０４は上ケース１０１０４ａと下ケース１０１０４ｂとに分離可能である。収容ケース１０１０４は例えば不透明な絶縁性樹脂で形成されている。上ケース１０１０４ａと下ケース１０１０４ｂとを組み合わせた状態で全体として収容ケース１０１０３は３つの薄い直方体形状をつなぎ合わせた形状を呈している。具体的には、収容ケース１０１０４は、パッケージ１０１２０ａの外形に倣うように形成された箱状の第一領域Ａと、パッケージ１０１２０ｂの外形に倣うように形成された箱状の第三領域Ｃと、第一領域Ａと第三領域Ｃを接続して接続配線部１０１２０ｃを収容する第二領域Ｂとで構成されている。上ケース１０１０４ａと下ケース１０１０４ｂとでパッケージ１０１２０ａ、１０１２０ｂおよび接続配線部１０１２０ｃを挟み込むことにより、パッケージ１０１２０ａおよびパッケージ１０１２０ｂの複数の端子だけがケース１０１０４の第一側面および第一側面に対向する第二側面から突出してその他の部材が収容ケース１０１０４内に収容された一体化パッケージ１０１２０を得ることができる。収容ケース１０１０４の短手方向の長さ(第一側面と第二側面との距離）に関し、第一領域Ａと第三領域Ｃはほぼ同じ長さであり、第二領域Ｂは第一領域Ａより短い長さを有している。このように収容ケース１０１０４でパッケージ１０１２０ａ、１０１２０ｂおよび接続配線部１０１２０ｃを覆うことにより、パッケージ１０１２０ａおよびパッケージ１０１２０ｂ、接続配線部１０１２０ｃが分離してしまうことを未然に防ぐことができる場合がある。
FIG. 281 is a diagram illustrating a state in which the
また、一体化パッケージ１０１２０は２つのパッケージ１０１２０ａとパッケージ１０１２０ｂとを接続配線部１０１２０ｃで電気的に接続しているため、接続配線部１０１２０ｃを介して不正な電子部品を接続する不正行為が行われてしまうことが想定される。不正な電子部品は発見を困難にするため一体化パッケージ１０１２０の裏面側に装着される可能性が高い。このため、図２８０に示すような全体で直方体形状の収容ケース１０１０３よりも、図２８１に示すような中央部の幅が狭い収容ケース１０１０４の形状の方が一体化パッケージ１０１２０の裏面側を観察し易いので好適である。第二領域Ｂの短手方向の幅が第一及び第三領域Ａ、Ｃの短手方向の幅より狭いことにより収容ケース１０１０４中央部にできた凹部を利用して観察することにより、一体化パッケージ１０１２０の裏側や、一体化パッケージ１０１２０と基板（またはＩＣソケット）の隙間などに不正な回路を後付けするような不正行為を容易に発見することができ、不正行為を未然に防止できる場合がある。
Further, since the
次に、以上説明した実施形態８によるパチンコ機１００の特徴的構成について説明する。
（１）本実施の形態によるパチンコ機１００は、
遊技制御を行うマイクロコンピュータを備えた遊技台であって、
前記遊技台は、ぱちんこ機またはスロットマシンであり、
前記マイクロコンピュータは、ＤＩＰ型のパッケージ（例えば、一体化パッケージ１０１２０）に収容され、
前記パッケージは、第一領域（例えば、第一領域Ａ）、第二領域（例えば、第二領域Ｂ）、および第三領域（例えば、第三領域Ｃ）がこの順に一体的に設けられており、
前記第一領域および前記第三領域の第一側面、および該第一側面に対向する第二側面の各々に複数の端子が設けられており、
前記第二領域の前記第一側面および前記第二側面には端子が設けられておらず、
前記第二領域の前記第一側面および前記第二側面間の幅は、前記第一領域の前記第一側面および前記第二側面間の幅より短いこと
を特徴とする。
Next, a characteristic configuration of the
(1) The
A gaming machine equipped with a microcomputer for controlling the game,
The game table is a pachinko machine or a slot machine,
The microcomputer is housed in a DIP type package (for example, an integrated package 10120),
The package is integrally provided with a first region (for example, first region A), a second region (for example, second region B), and a third region (for example, third region C) in this order. ,
A plurality of terminals are provided on each of the first side surface of the first region and the third region, and the second side surface facing the first side surface,
No terminals are provided on the first side surface and the second side surface of the second region,
The width between the first side surface and the second side surface of the second region is shorter than the width between the first side surface and the second side surface of the first region.
当該構成を備えたパチンコ機１００によれば、不正な回路を後付けするような不正行為を容易に発見することができ、不正行為を未然に防止できる場合がある。
According to the
＜実施形態９＞
以下、図面を用いて、本発明の実施形態９に係るパチンコ機（遊技台）について詳細に説明する。
<Ninth Embodiment>
Hereinafter, a pachinko machine (game table) according to
図２８２は、特図始動口ポートの状態と乱数取得との関係を示している。同図（ａ）、（ｂ）は、Ｉ／Ｏ３１０の特図始動口ポートに出力される特図始動口（ここでは例えば特図２始動口２３２とする）の球検出センサの検出信号を示している。横軸は時間の経過を示し、縦軸は信号レベルを示している。また、図中（１）〜（４）に示す時点は、主制御部３００でのタイマ割込み処理の開始タイミングを示している。本例では、タイマ割込みの周期は４ｍｓであるものとする。また、図中破線の枠で示す領域は、乱数がラッチまたは取得される時期Ａ、Ｂ、Ｃを示している。時期Ａは、例えば１６ビット乱数回路９０００で生成された乱数が所定のソフトラッチ乱数値レジスタ（例えば、ＣＨ０ソフトラッチ乱数値レジスタ９０４０）にラッチされてタイマ割込み処理で乱数値（以下、ハード乱数（ソフトラッチ）と称する）が取得される時期を示している。時期Ｂは、ユーザプログラムで生成しているソフトウェア乱数（以下、ソフト乱数と称する）を取得する時期を示している。時期Ｃは、１６ビット乱数回路９０００の所定のハードラッチ乱数値レジスタ（例えば、ＣＨ０ハードラッチ乱数値レジスタ（０）９０３２ａ）に乱数値（以下、ハード乱数（ハードラッチ）と称する）がラッチされる時期を示している。これらの時期Ａ、Ｂ、Ｃはそれぞれラッチや取得の時期が変動したり不定であったりするので時間的に幅を持って示している。
FIG. 282 shows the relationship between the state of the special figure start port and the acquisition of random numbers. (A), (b) shows the detection signal of the ball detection sensor of the special figure start port (here, for example, special figure 2 start port 232) output to the special figure start port of I /
図２８２（ａ）に示す例では、時点（１）での特図始動口ポートの状態はオフ、続く時点（２）での特図始動口ポートの状態はオン、続く時点（３）での特図始動口ポートの状態もオンであるため（以下、オフ−オン−オンのように略称する場合がある）、入力ポート状態更新処理（ステップＳ２０５）において、過去３回分の検出信号の有無の情報が入賞判定パターン情報と一致すると判定される。これにより、時点（３）で開始されたタイマ割込み処理の入賞受付処理（ステップＳ２１７）において、特図２始動口２３２への入賞があったと判定される。主制御部３００は、時点（３）を含む時期Ａで１６ビット乱数回路９０００の所定のソフトラッチ乱数値レジスタからハード乱数（ソフトラッチ）を取得するとともに、時点（３）を含む時期Ｂでソフト乱数を取得する。次いで、ハード乱数（ソフトラッチ）にソフト乱数を加算する等の乱数の加工処理を実行する。加工された乱数値は当否判定用乱数として特図２関連抽選処理（ステップＳ２２９）で使用される。
In the example shown in FIG. 282 (a), the state of the special figure start port at the time point (1) is off, the state of the special figure start port at the subsequent time point (2) is on, and the state at the subsequent time point (3). Since the state of the special figure start port is also on (hereinafter, sometimes abbreviated as “off-on-on”), in the input port state update process (step S205), the presence / absence of detection signals for the past three times is checked. It is determined that the information matches the winning determination pattern information. As a result, it is determined that there has been a prize at the special figure 2
図２８２（ａ）の右方に示すテーブルは乱数取得タイミングをまとめたものであり、左から順に、時期、取得タイミング、乱数の種類を示している。図２８２（ａ）に示す例では、取得タイミングが時点（３）を含む時期Ａでハード乱数（ソフトラッチ）が取得され、取得タイミングが時点（３）を含む時期Ｂでソフト乱数が取得される。なお、厳密には、入賞受付処理（ステップＳ２１７）は時点（３）から所定期間後になる。また、入賞受付処理の前に種々の判定処理があるのでハード乱数（ソフトラッチ）のラッチ時期やソフト乱数の取得時期をランダムに変化させることができる場合がある。また、乱数取得は時期（４）で実行してもよい。この場合は、入賞判定パターン情報として、オン−オン−オフ（あるいは、オン−オン−オン−オフ）の情報を用い、時期（４）で開始されたタイマ割込み処理の入力ポート状態更新処理（ステップＳ２０５）で、過去３回分の検出信号の有無の情報が入賞判定パターン情報と一致すると判定される。また、時点（４）で開始されたタイマ割込み処理の入賞受付処理（ステップＳ２１７）で特図２始動口２３２への入賞があったと判定されて乱数取得が実行される。こうすることにより、乱数取得の時期をさらに変動させることができる場合がある。また、入賞判定から乱数取得までの期間を乱数列が一巡する周期よりも確実に長くすることができる。なお、過去２回分の検出信号の有無の情報として例えばオフ−オンを入賞判定パターン情報とする場合には、時点（１）での特図始動口ポートの状態はオフ、続く時点（２）での特図始動口ポートの状態がオンなので時期（２）で開始されたタイマ割込み処理で乱数取得を実行することができる。
The table shown on the right side of FIG. 282 (a) summarizes the random number acquisition timing, and shows the timing, the acquisition timing, and the type of random number in order from the left. In the example shown in FIG. 282 (a), a hard random number (soft latch) is acquired at time A when the acquisition timing includes time (3), and a soft random number is acquired at time B when the acquisition timing includes time (3). . Strictly speaking, the winning acceptance process (step S217) is after a predetermined period from the time point (3). In addition, since there are various determination processes before the winning acceptance process, the hard random number (soft latch) latch time and the soft random number acquisition time may be changed randomly. The random number acquisition may be executed at time (4). In this case, on-on-off (or on-on-on-off) information is used as the winning determination pattern information, and the input port state update process (step step) of the timer interrupt process started at time (4) In S205), it is determined that the information on the presence / absence of detection signals for the past three matches with the winning determination pattern information. In addition, it is determined in the winning acceptance process (step S217) of the timer interrupt process started at time (4) that the special figure 2
次に、図２８２（ｂ）に示す例について説明する。例えば、図２７０に示す乱数回路９０００は、外部端子入力による乱数取込みができるようになっている。１６ビット乱数回路９０００では予め入力ポート制御レジスタで設定した期間以上のアクティブ信号が入力されると所定のハードラッチ乱数値レジスタに乱数値がラッチされるようになっている。このため、特図始動口ポートの状態を示す信号を乱数回路９０００の外部端子入力に入力することにより、ハード乱数（ハードラッチ）を取得することができる。
Next, the example shown in FIG. 282 (b) will be described. For example, the
図２８２（ｂ）に示すように時点（１）と時点（２）の間で特図始動口ポートの状態がオフからオンに変化すると、時期Ｃでハード乱数（ハードラッチ）がラッチされる。より具体的には、特図始動口ポートの状態がオフからオンに変化する波形の立ち上がりエッジから数μｓ後にハードラッチが実行される。つまり、球検出センサを通過してから所定期間後にハードラッチが行われる。 As shown in FIG. 282 (b), when the state of the special view start port changes from OFF to ON between time (1) and time (2), a hard random number (hard latch) is latched at time C. More specifically, the hard latch is executed several μs after the rising edge of the waveform in which the state of the special figure start port changes from OFF to ON. That is, hard latching is performed after a predetermined period after passing through the sphere detection sensor.
次いで、時点（１）での特図始動口ポートの状態はオフ、続く時点（２）での特図始動口ポートの状態はオン、続く時点（３）での特図始動口ポートの状態はオンであるため、時点（３）での入力ポート状態更新処理（ステップＳ２０５）において、過去３回分の検出信号の有無の情報が入賞判定パターン情報と一致すると判定される。これにより、時点（３）で開始されたタイマ割込み処理の入賞受付処理（ステップＳ２１７）において、特図２始動口２３２への入賞があったと判定される。主制御部３００は、時点（３）を含む時期Ａで１６ビット乱数回路９０００の所定のソフトラッチ乱数値レジスタからハード乱数（ソフトラッチ）を取得するとともに、予め時期Ｃでラッチされていたハード乱数（ハードラッチ）を取得する。次いで、ハード乱数（ソフトラッチ）にハード乱数（ハードラッチ）を加算する等の乱数の加工処理を実行する。加工された乱数値は当否判定用乱数として特図２関連抽選処理（ステップＳ２２９）で使用される。
Next, the state of the special drawing start port at the time (1) is off, the state of the special drawing start port at the subsequent time (2) is on, and the state of the special drawing start port at the subsequent time (3) is Since it is ON, in the input port state update process (step S205) at the time point (3), it is determined that the information on the presence / absence of detection signals for the past three matches the winning determination pattern information. As a result, it is determined that there has been a prize at the special figure 2
図２８２（ｂ）の右方に示すテーブルは乱数取得タイミングをまとめたものであり、左から順に、時期、取得タイミング、乱数の種類を示している。図２８２（ｂ）に示す例では、取得タイミングが時点（３）を含む時期Ａでハード乱数（ソフトラッチ）および時期Ｃでラッチされたハード乱数（ハードラッチ）が取得される。なお、厳密には、入賞受付処理（ステップＳ２１７）は時点（３）から所定期間後になる。また、ハードラッチは入賞のタイミングに依存しており、主制御部３００のタイマ割込み処理とは無関係に発生する。つまりハード乱数（ハードラッチ）をラッチするタイミングは偶発的なものなので、ユーザプログラムの開始位置からラッチの時期を特定することはできない場合がある。また、入賞受付処理の前に種々の判定処理があるのでハード乱数（ソフトラッチ）のラッチ時期をランダムに変化させることができる場合がある。また、上述のように乱数取得を時期（４）で開始されるタイマ割込み処理で実行してもよい。こうすることにより、乱数取得の時期をさらに変動させることができる場合がある。また、入賞判定から乱数取得までの期間を乱数列が一巡する周期よりも確実に長くすることができる。なお、上述のように入賞判定パターン情報を変更して、時点（１）での特図始動口ポートの状態はオフ、続く時点（２）での特図始動口ポートの状態はオンで入賞と判定して時期（２）で開始されるタイマ割込み処理で乱数取得を実行することもできる。なお、過去複数回分の検出信号の有無の情報が入賞判定パターン情報と一致しないと判定された場合は、ハードラッチに係るハード乱数は取込まない。
The table shown on the right side of FIG. 282 (b) summarizes the random number acquisition timing, and shows the timing, the acquisition timing, and the type of random number in order from the left. In the example shown in FIG. 282 (b), a hard random number (soft latch) and a hard random number (hard latch) latched at time C are acquired at time A when the acquisition timing includes time (3). Strictly speaking, the winning acceptance process (step S217) is after a predetermined period from the time point (3). Further, the hard latch depends on the winning timing and is generated regardless of the timer interrupt processing of the
図２８３は、図２８２（ｂ）に示すものと同様だが、ハード乱数のハードラッチのタイミングがずれた場合について示している。ノイズフィルタ３１８５の設定や、特図２始動口２３２への入球のタイミングによっては、ハードラッチのタイミングは特図始動口ポートの波形の立ち上りエッジおよびタイマ割込み処理の開始時点（２）より後の時刻ｔになる場合がある。つまり、タイマ割込みタイミングが特図始動口ポートの波形の立ち上りエッジとハードラッチのタイミング（時刻ｔ）とで挟まれている。
FIG. 283 is similar to that shown in FIG. 282 (b), but shows a case where the hard latch timing of the hard random number is shifted. Depending on the setting of the
また、図２８３は、時点（４）で開始されるタイマ割込み処理でハード乱数をソフトラッチする場合を示している。１６ビット乱数値（０〜６５５３５）が一巡する周期は、例えば内部システムクロック（例えば、１０ＭＨｚ）を用いた場合、約６．６ｍｓとなる。一方、時点（２）近傍の時刻ｔでハード乱数（ハードラッチ）がラッチされ、それよりほぼ２割込み分の時間経過後の時点（４）以降でハード乱数（ソフトラッチ）がラッチされるので、ハードラッチとソフトラッチの間隔を最短でも２割込み分（約８ｍｓ）程度あけることができる。このため、ハードラッチによるハード乱数のラッチ後に確実に乱数列を一巡させた後にソフトラッチによるハード乱数をラッチすることができる。つまり、乱数取得の時期のランダム性を増大させることができる。時点（４）で開始されるタイマ割込み処理で入賞判定処理を可能にするには、入賞判定パターン情報を前々回がオン、前回がオン、今回がオフとすればよい。こうすることにより、時点（２）での特図始動口ポートの状態はオン、続く時点（３）での特図始動口ポートの状態はオン、続く時点（４）での特図始動口ポートの状態はオフであるため、時点（４）で開始されるタイマ割込み処理の入力ポート状態更新処理（ステップＳ２０５）において、過去３回分の検出信号の有無の情報が入賞判定パターン情報と一致すると判定される。１６ビット乱数回路９０００に最大値設定をした場合には、確実に乱数列を一巡以上させることができるようになる場合がある。また、確実に乱数列を一巡させたい場合や、２割込みでソフトラッチをしたい場合等では、最大値を低く設定することにより実現できる。
FIG. 283 shows a case where the hard random number is soft latched by the timer interrupt process started at time (4). For example, when the internal system clock (for example, 10 MHz) is used, the cycle for which the 16-bit random number value (0 to 65535) makes a round is approximately 6.6 ms. On the other hand, the hard random number (hard latch) is latched at time t near the time point (2), and the hard random number (soft latch) is latched after time point (4) after the elapse of about two interrupts. The interval between the hard latch and the soft latch can be as short as 2 interrupts (about 8 ms). For this reason, it is possible to latch the hard random number by the soft latch after surely making a round of the random number sequence after latching the hard random number by the hard latch. That is, the randomness at the time of random number acquisition can be increased. In order to enable the winning determination process by the timer interruption process started at the time (4), the winning determination pattern information may be turned on the previous time, turned on the previous time, and turned off this time. By doing so, the state of the special figure start port at the time point (2) is on, the state of the special figure start port at the next time point (3) is on, and the special figure start port at the subsequent time point (4) In the input port state update process (step S205) of the timer interrupt process started at time (4), it is determined that the information on the presence / absence of detection signals for the past three matches the winning determination pattern information. Is done. When the maximum value is set in the 16-bit
図２８２および図２８３に示した乱数取込みにおけるソフト乱数の取込みは、ソフトラッチに代えて実施形態６で図２４６等を用いて説明した第三の命令を用いた乱数値直接取込みを用いてもよい。また、上記実施形態では、ハードラッチの設定において、ラッチした乱数値をリードしなくても次のラッチを受け付けるようにしているが、ラッチした乱数値をリードしないと次のラッチを受け付ない設定にしてももちろんよい。この場合には、過去３回分の検出信号の有無の情報が入賞判定パターン情報と一致しないと判定された場合であってもハードラッチに係るハード乱数を一旦取込み、次いで当該乱数を破棄するようにすればよい。 In the random number fetching shown in FIGS. 282 and 283, the soft random number fetching may use direct random number fetching using the third instruction described in the sixth embodiment with reference to FIG. 246 or the like instead of the soft latch. . Further, in the above embodiment, in setting the hard latch, the next latch is accepted without reading the latched random value. However, if the latched random value is not read, the next latch is not accepted. But of course. In this case, even if it is determined that the information on the presence / absence of the detection signals for the past three times does not match the winning determination pattern information, the hard random number related to the hard latch is once fetched and then the random number is discarded. do it.
また、上記実施形態では、ハードラッチとソフトラッチの組合せによる乱数値を用いるものとして当否判定用乱数を例に挙げたが、例えば、図柄決定用乱数にはハードラッチとソフトラッチの組合せによる乱数値は使わないようにしてもよい。
また、上記実施形態では、１６ビット乱数回路９０００に最大値設定をしない場合で説明したが、最大値設定をしてもよい。また、８ビット乱数回路１００００に対し上記と同様にして８ビット乱数を取得するようにしてもよい。さらに、１６ビット乱数回路９０００と８ビット乱数回路１００００を組合わせて上記と同様にして乱数を取得するようにしてもよい。またさらに、ハードラッチとソフトラッチの組合せにさらにソフト乱数を組合わせたり、他の数値を組合わせたりしてももちろんよい。また、ハードラッチと別のハードラッチとを組合せてもよい。また、上記実施形態では、図２７０に示す１６ビット乱数回路９０００を用いた乱数値取得を例に挙げたが、図２８４に示すカウンタ回路３１２を用いた乱数値取得でハードラッチやソフトラッチを行わせるようにしてもよい。
In the above-described embodiment, the random number for determining whether or not to use is determined as an example of using a random value based on a combination of a hard latch and a soft latch. For example, a random number for determining a symbol is a random value based on a combination of a hard latch and a soft latch. May not be used.
In the above embodiment, the maximum value is not set in the 16-bit
また、遊技球が球検出センサを通過するタイミングとハードラッチのタイミングが、別々の割込み周期になる場合がある。例えば上述のように１回目の割込みによる４ｍｓ間に遊技球が球検出センサを通過し、次の割込みによる４ｍｓ間にハードラッチが行われる場合がある。なお、ハードラッチによりハードラッチ乱数値レジスタに乱数値がラッチされるとラッチフラグレジスタに「１」がセットされる。このとき、すでに開始されている割込み処理での例えば特図関連抽選処理等でハード乱数（ハードラッチ）をＣＰＵコアレジスタやＲＡＭへ転送する場合があるが、次の割込み処理での特図関連抽選処理等でハード乱数（ハードラッチ）を転送する場合ももちろんある。ハード乱数（ハードラッチ）が取得されるとラッチフラグレジスタに「０」がセットされる。ハード乱数（ソフトラッチ）は、割込み処理での入力ポート状態更新処理等で実行され、ソフトラッチ選択レジスタに「１」がセットされると、所定のソフトラッチ乱数値レジスタに乱数値がラッチされるとともにソフトラッチフラグレジスタに「１」がセットされる。次いで、特図関連抽選処理等で、ハード乱数値（ソフトラッチ）がＣＰＵコアレジスタやＲＡＭの所定領域に書き込まれる。また、ソフトラッチフラグレジスタが「０」にセットされる（クリアされる）。
なお、特図関連抽選処理において、取得した乱数値に基づいて特図停止図柄を決定し、例えば、大当たり遊技のラウンド数を決定したり、大当たり遊技後の遊技状態を確変状態や通常状態にするかを決定しているが、それらの決定において別々の乱数を用いてもよい。また、種々の組合せが可能であり、例えば、特図停止図柄が決まると遊技状態だけは決まるようにしてもよいし、特図停止図柄が決まるとラウンド数だけは決まるようにしてもよい。
Also, the timing at which the game ball passes the ball detection sensor and the hard latch timing may be different interrupt cycles. For example, as described above, there is a case where the game ball passes the ball detection sensor in 4 ms due to the first interruption and a hard latch is performed in 4 ms due to the next interruption. When a random value is latched in the hard latch random value register by the hard latch, “1” is set in the latch flag register. At this time, for example, a hard random number (hard latch) may be transferred to the CPU core register or RAM in the special drawing related lottery processing in the interrupt processing that has already been started. Of course, a hard random number (hard latch) may be transferred by processing or the like. When a hard random number (hard latch) is acquired, “0” is set in the latch flag register. The hard random number (soft latch) is executed by an input port state update process or the like in the interrupt process. When “1” is set in the soft latch selection register, the random value is latched in a predetermined soft latch random value register. At the same time, “1” is set in the soft latch flag register. Next, a hard random value (soft latch) is written in a predetermined area of the CPU core register or RAM by a special drawing related lottery process or the like. Further, the soft latch flag register is set to “0” (cleared).
In the special drawing related lottery process, the special figure stop symbol is determined based on the acquired random number value, for example, the number of rounds of the jackpot game is determined, or the game state after the jackpot game is changed to a probable state or a normal state. However, different random numbers may be used in the determination. Various combinations are possible. For example, when the special figure stop symbol is determined, only the gaming state may be determined, or when the special symbol stop symbol is determined, only the number of rounds may be determined.
次に、以上説明した実施形態９によるパチンコ機１００の特徴的構成について説明する。
（１）本実施の形態によるパチンコ機１００は、
所定の数値範囲内で更新される乱数を導出する乱数生成手段（例えば、１６ビット乱数回路９０００、８ビット乱数回路１００００）と、
複数の遊技制御処理のそれぞれを、メイン制御（例えば、主制御部メイン処理）および割込み周期ごとに行われる割込み制御（例えば、主制御部タイマ割り込み処理）のうちの、少なくともいずれかの制御において実行可能な遊技制御手段（例えば、主制御部３００）と
を備えた遊技台であって、
前記乱数生成手段は、
外部端子入力に入力された信号に基づいてラッチされた第一の乱数（例えば、ハード乱数（ハードラッチ））を生成可能であり、前記遊技制御手段の制御に基づいて第二の乱数（例えば、ハード乱数（ソフトラッチ）や、乱数値直接取込みにより取得されるハード乱数）を生成可能であり、
前記遊技制御手段は、
前記第一の乱数がラッチされるタイミングと異なるタイミングで前記第二のハード乱数を取得可能であり、
取得した前記第一の乱数と前記第二の乱数とを組み合わせて所定の乱数を生成すること
を特徴とする。
Next, a characteristic configuration of the
(1) The
Random number generating means (for example, a 16-bit
Each of the plurality of game control processes is executed in at least one of main control (for example, main control unit main process) and interrupt control (for example, main control unit timer interrupt process) performed for each interrupt cycle. A game table equipped with possible game control means (for example, main control unit 300),
The random number generation means includes
A first random number latched based on a signal input to the external terminal input (for example, a hard random number (hard latch)) can be generated, and a second random number (for example, based on the control of the game control means) Hard random numbers (soft latches) and hard random numbers obtained by directly fetching random numbers can be generated.
The game control means includes
The second hard random number can be obtained at a timing different from the timing at which the first random number is latched,
A predetermined random number is generated by combining the acquired first random number and the second random number.
従来はユーザプログラムでチャタリングの除去を制御できるソフトラッチで取得した乱数を使っていた。ラッチしたハード乱数を無駄にしないため、所定の入賞判定パターン情報を利用してハード乱数のラッチが行えるのが望ましい。しかしながら、回路内部にラッチ信号が出力されるので、このラッチ信号を手がかりに不正者に乱数の解析や当否判定のタイミングが把握されてしまうおそれがある。そこで、ハード乱数のラッチ後に、ユーザプログラムで更新するソフト乱数を組み合わせて使うことにより、少なくとも乱数の解析を困難にしていた。しかしながら、ソフト乱数を取得するタイミングはハード乱数のラッチのタイミングに近いのと、ソフト乱数の乱数更新周期が長いので解読されやすいという課題を有している。ハード乱数のラッチ時期とソフト乱数の取得時期とが近いのが問題であれば、ソフト乱数を取るタイミングを、例えば特図始動口ポートに入力される信号の立ち上がりエッジに同期させればよいとも考えられる。しかしながら、ソフト乱数の更新周期が長いので解読されやすいという課題は相変わらず残る。 Conventionally, a random number acquired by a soft latch that can control chattering removal by a user program has been used. In order not to waste the latched hard random number, it is desirable that the hard random number can be latched using predetermined winning determination pattern information. However, since a latch signal is output inside the circuit, there is a possibility that an unauthorized person can grasp the timing of analyzing a random number or determining whether or not it is correct by using this latch signal. Thus, after latching hard random numbers, it is difficult to analyze random numbers at least by using a combination of soft random numbers updated by the user program. However, there is a problem that the timing for obtaining the soft random number is close to the timing for latching the hard random number and that the random number update cycle of the soft random number is long, so that it is easy to decipher. If it is a problem that the hard random number latch time is close to the soft random number acquisition time, the timing for obtaining the soft random number may be synchronized with, for example, the rising edge of the signal input to the special figure start port. It is done. However, since the soft random number update period is long, the problem remains that it is easy to decipher.
そこで、本実施形態では、ソフト乱数を組み合わせるのではなく、ハードラッチのハード乱数を取得するようにして、別の方法で取得したハード乱数を組み合わせて例えば当否判定用の乱数を生成するようにする。上記パチンコ機によれば、ハードラッチによるハード乱数とは異なるハード乱数を、ハードラッチのタイミングとは異なるタイミングで取得し、取得されたハード乱数（ハードラッチ）とハードラッチ以外で取得したハード乱数を組み合わせるようにした。これにより、ソフト乱数ではタイマ割込み基準で処理の実行タイミングが把握されるおそれがあったのに対し、ハードラッチでは偶発的でラッチのタイミングが不定なので特定され難くすることができる場合がある。
（２）上記パチンコ機１００であって、
前記遊技制御手段を少なくとも有するマイクロプロセッサを備え、
前記マイクロプロセッサは、
少なくとも、セキュリティチェックを行うことが可能なものであり、該セキュリティチェックの後に前記遊技制御が行われるユーザモードへ移行するまでの時間をランダムに変動させるランダム延長処理が少なくとも行われる、セキュリティモードに滞在した後、該ユーザモードへ移行するものであることを特徴とする。
Therefore, in the present embodiment, instead of combining soft random numbers, a hard random number for hard latch is acquired, and a hard random number acquired by another method is combined to generate, for example, a random number for determination of success / failure. . According to the above pachinko machine, a hard random number that is different from the hard random number by the hard latch is acquired at a timing different from the timing of the hard latch, and the acquired hard random number (hard latch) and the hard random number acquired by other than the hard latch are obtained. I tried to combine them. As a result, there is a possibility that the execution timing of the process may be grasped on the basis of the timer interrupt in the soft random number, but it may be difficult to identify the hard latch because it is accidental and the latch timing is indefinite.
(2) The
A microprocessor having at least the game control means;
The microprocessor is
Stay in security mode, at least a security check is possible, and at least a random extension process that randomly changes the time until the transition to the user mode in which the game control is performed after the security check is performed Then, the mode is shifted to the user mode.
当該構成を備えたパチンコ機１００によれば、ユーザモードに移行する前にランダム延長処理を実行するので、遊技制御プログラムの実行開始タイミングをずらすことが可能なため、遊技制御処理の特定の処理（例えばソフト乱数の更新処理、初期値更新処理等）の実行時期を判別困難にでき、これらの特定の処理の狙い撃ちを防止することができる場合がある。
According to the
（３）上記パチンコ機１００であって、前記ランダム延長処理の開始前に、前記マイクロプロセッサの所定の出力端子から所定の信号が出力されることを特徴とする。
（４）上記パチンコ機１００であって、前記所定の端子は、前記マイクロプロセッサ以外の外部機器に対してリセット信号を出力可能なリセット端子であることを特徴とする。
(3) The
(4) In the
当該構成を備えたパチンコ機１００によれば、ランダム延長処理の前に外部機器に対してリセット信号を出力し、ランダム延長処理の後に遊技制御プログラムの実行を開始することができるので、遊技制御処理の特定の処理（例えばソフト乱数の更新処理、初期値更新処理等）の実行時期を判別困難にでき、これらの特定の処理の狙い撃ちを防止することができる場合がある。
According to the
（５）上記パチンコ機１００であって、前記遊技制御手段から送出されるコマンドに基づいて演出制御を行う副制御手段を有することを特徴とする。
(5) The
＜実施形態７の変形例＞
次に、図２８４を用いて、実施形態７の変形例に係るパチンコ機（遊技台）に用いられるカウンタ回路３１２について説明する。図２８４は、カウンタ回路３１２を示すブロック図である。
<Modification of
Next, a
カウンタ回路３１２は、８ビットのプログラマブルカウンタを４チャネル内蔵している。すなわち、図２８４に示すように、４つのカウンタ回路（カウンタ回路０〜３）が用意されている。各カウンタ回路は、アップカウンタ回路であって、それぞれ独立した動作モードの設定が可能である。これら４つのカウンタ回路の構成はいずれも同じであるため、ここではカウンタ回路０を用いて説明する。
The
カウンタ回路は、制御レジスタ３１２１、８ビットカウンタ３１２２、カウンタ設定レジスタ３１２３、およびカウンタレジスタ３１２４を有する。制御レジスタ３１２１は、内部バスを流れる各種の信号を取得可能であり、図２８４には、制御レジスタ３１２１が、８種類の信号を取得可能であることが示されている。これら８種類の信号は、システムクロック信号（ＳＣＬＫ）、図１３２に示すタイマ回路０〜２それぞれからのタイムアウト信号、ＣＰＵコアのメモリリクエスト信号（ＸＭＲＥＱ信号）、ＣＰＵコアのライト信号（ＸＷＲ信号）、ＣＰＵコアのＩＯリクエスト信号（ＸＩＯＲＱ信号）、およびＣＰＵコアの割込み要求応答信号（マスカブル割込みアクノリッジサイクル；ＸＩＮＴＡＣＫ信号）である。制御レジスタ３１２１は、８ビットカウンタ３１２２を動作させるためのクロック源を選択する８ビットのレジスタである。すなわち、８本の信号線から入力されるいずれの信号をクロック源にするかを選択するものである。また、制御レジスタ３１２１は、８ビットカウンタ３１２２の許可や禁止を設定するレジスタでもある。
The counter circuit includes a
また、カウンタ回路３１２は、更新源としてＸＷＲ信号、ＸＭＲＥＱ信号、ＸＩＯＲＱ信号、タイマ回路ｎのタイムアウト信号のうちの少なくとも２以上の更新源を設定可能であってもよい。換言すると、カウンタ回路は、複数の更新源のうちの第一の更新源を除く第二の更新源と第三の更新源を共に設定可能であってもよい。
Further, the
制御レジスタ３１２１の詳細な構成については、図１３４に示す例と同じであるので説明を省略する。
The detailed configuration of the
また、カウンタ設定レジスタ３１２３は、アップカウンタ回路である８ビットカウンタ３１２２のカウント値（最大値）を設定する８ビットのレジスタである。本実施形態では、０〜２５５のカウント値を設定することができ、「２５５」を書き込んだ場合には、カウント値として最大値の２５５が設定される。この場合には０〜２５５が所定の数値範囲になる。なお、設定値に「００」を設定した場合には、８ビットカウンタの動作を停止するようにしてもよい。なお、各カウンタ回路は、ダウンカウンタ回路であってもよく、ダウンカウンタ回路である場合には、カウンタ設定レジスタ３１２３は、最小値を設定するレジスタになる。
The
カウンタレジスタ３１２４は、ＣＰＵレジスタリード信号の入力タイミングに合わせて８ビットカウンタ３１２２の値を読み出すためのレジスタである。
The
以上説明した、各レジスタの設定値は、内蔵ＲＯＭ３０６のプログラムデータエリアに記憶されている。プログラム管理エリアに記憶されている各設定値は、図２７２に示す主制御部メイン処理における初期設定２（ステップＳ１５１０５）において、プログラムデータエリアから呼び出され、各レジスタに設定されるか、あるいは主制御部メイン処理や図２７４に示す主制御部割込処理において呼び出され、各レジスタに設定される。カウンタ設定レジスタ３１２３にカウント値が書き込まれると、８ビットカウンタ３１２２の値が「００Ｈ」にクリアされ、その後、制御レジスタ３１２１の４ビット目に「１」が書き込まれると、選択されたクロック源で８ビットカウンタ３１２２のアップカウントが開始される。
The setting values of each register described above are stored in the program data area of the built-in
カウンタ回路３１２には、カウンタ回路０、１用のハードラッチ選択レジスタとして、ＣＨ０，１ハードラッチ選択レジスタ９０２２、９０２４が設けられている。図２８４では、ＣＨ０，１ハードラッチ選択レジスタ９０２２、９０２４を１つにまとめて図示している。また、カウンタ回路２、３用のハードラッチ選択レジスタとして、ＣＨ２，３ハードラッチ選択レジスタ９０２６、９０２８が設けられている。図２８４では、ＣＨ２，３ハードラッチ選択レジスタ９０２６、９０２８を１つにまとめて図示している。これらのハードラッチ選択レジスタ９０２２、９０２４、９０２６、９０２８には、パラレル入力ポートを介してＰＩ０〜ＰＩ５信号がそれぞれ入力される。各ハードラッチ選択レジスタは、ＰＩ０〜ＰＩ５信号の入力に基づいて、対応するハードラッチ乱数値レジスタにラッチ信号を出力する。
The
カウンタ回路０用のハードラッチ乱数値レジスタとして、ＣＨ０ハードラッチ乱数値レジスタ９０３２ａが設けられている。また、カウンタ回路１用のハードラッチ乱数値レジスタとして、ＣＨ１ハードラッチ乱数値レジスタ９０３４ａが設けられている。また、カウンタ回路２用のハードラッチ乱数値レジスタとして、ＣＨ２ハードラッチ乱数値レジスタ９０３６ａが設けられている。また、カウンタ回路３用のハードラッチ乱数値レジスタとして、ＣＨ３ハードラッチ乱数値レジスタ９０３８ａが設けられている。
A CH0 hard latch
これらのハードラッチ乱数値レジスタ９０３２ａ、９０３４ａ、９０３６ａ、９０３８ａには、３つの信号が入力される。１つ目の信号は、対応するカウンタ回路０〜３の８ビットカウンタにより生成された乱数を表す信号である。２つ目の信号は、ハードラッチ選択レジスタ９０２２、９０２４、９０２６、９０２８からそれぞれ出力された乱数ラッチ信号（ハードラッチ信号）である。３つ目の信号は、乱数の読み取りを示すリード信号である。
Three signals are input to these hard latch random
ハードラッチ乱数値レジスタ９０３２ａ、９０３４ａ、９０３６ａ、９０３８ａには、対応するカウンタ回路０〜３の８ビットカウンタにより生成された乱数を表す信号が常に入力されている。ここで、ラッチ信号が入力されると、この入力タイミングにおける乱数がハードラッチ乱数値レジスタ内にラッチ（保持）される。このとき、ハードラッチ乱数値レジスタからは、乱数がラッチされていることを示すセット信号が、ハードラッチフラグレジスタ９０４８ａ、９０４８ｂに出力される。このときＣＰＵ３０４は、ラッチされている乱数を取得することができる。なお、ＣＰＵ３０４により乱数が取得されると、ハードラッチ乱数値レジスタにリード信号が入力される。この信号により新たなラッチ信号が入力された場合に乱数をラッチすることを許容する許容状態となる。換言すれば、一度乱数をラッチすると、リード信号が入力されるまで新たに乱数をラッチすることができない非許容状態となる。なお、リード信号が入力されてもラッチされている乱数は保持し続けるため、ＣＰＵ３０４はラッチされている同一のタイミングでラッチされた乱数を何度でも取得することができる。このように構成することで乱数ラッチ信号を出力するセンサ回路におけるチャタリングの影響を押さえることができる。なお、リード信号が入力されたことを示すクリア信号がハードラッチフラグレジスタ９０４８ａ、９０４８ｂに出力される。
The hard latch random
ハードラッチフラグレジスタ９０４８ａ、９０４８ｂには、ハードラッチ乱数値レジスタに乱数がラッチされているか否かを示す情報が記憶される。なお、ハードラッチフラグレジスタ９０４８ａ、９０４８ｂは、ハードラッチ乱数レジスタにラッチされた乱数（８ビット乱数の全てまたは一部）が読み出されたときに自動的にクリアされるように構成してもよいし、ＣＰＵ３０４によってクリアするように構成してもよい。
The hard latch flag registers 9048a and 9048b store information indicating whether or not a random number is latched in the hard latch random number value register. Note that the hard latch flag registers 9048a and 9048b may be configured to be automatically cleared when random numbers (all or part of 8-bit random numbers) latched in the hard latch random number registers are read. However, it may be configured to be cleared by the
本変形例によるカウンタ回路３１２のカウンタ回路０〜３に設けられている８ビットカウンタの起動時期は、カウント値を設定しない場合と、カウンタ値を設定する場合とで異ならせることができる。カウンタ値を設定しない場合の８ビットカウンタは、主制御部メイン処理のプログラム起動設定処理中に起動される。また、カウンタ値を設定する場合の９ビットカウンタは、主制御部メイン処理の初期設定２（ステップＳ１５１０５）内でカウント値を設定した後に起動される。カウンタ回路０〜３の８ビットカウンタの起動時期はそれぞれ個別に設定することができる。
The activation timing of the 8-bit counters provided in the
以上説明したカウンタ回路３１２は、数値更新手段の一例に相当する。
The
本変形例によるパチンコ機１００で用いられるカウンタ回路３１２の８ビットカウンタは、ハード乱数カウンタである。
ハード乱数カウンタは、内部システムクロック（ＳＣＬＫ）または外部クロック（ＲＣＫ）で更新される。
ハード乱数カウンタの更新周期は、ソフト乱数の更新周期よりも短い。
ハード乱数カウンタの更新周期は、割込み処理の割込み周期よりも短い。
ハード乱数カウンタの更新時期は、プログラム処理に依存しないが、最大値設定時は更新開始時期（起動時期）のみがプログラム処理に依存する
なお、ソフト乱数カウンタは、プログラム処理内の更新処理毎に更新される。
ソフト乱数の更新時期は、プログラム処理に依存する。
The 8-bit counter of the
The hard random number counter is updated by the internal system clock (SCLK) or the external clock (RCK).
The update cycle of the hard random number counter is shorter than the update cycle of the soft random number.
The update cycle of the hard random number counter is shorter than the interrupt cycle of the interrupt process.
The update time of the hard random number counter does not depend on the program processing, but when the maximum value is set, only the update start time (startup time) depends on the program processing. Is done.
The update time of the soft random number depends on the program processing.
次に、以上説明した実施形態７の変形例によるパチンコ機１００の特徴的構成について再度図２８４を参照しつつ説明する。
（１）本実施の形態によるパチンコ機１００は、
乱数を少なくとも導出可能なハード乱数カウンタ（例えば、８ビットカウンタ３１２２）と、
複数の遊技制御処理のそれぞれを、メイン制御（例えば、主制御部メイン処理）および割込み周期ごとに行われる割込み制御（例えば、主制御部タイマ割込処理）のうちの、少なくともいずれかの制御において実行可能な遊技制御手段（例えば、主制御部３００）と、を備えた遊技台であって、
前記ハード乱数カウンタは、第一の数値範囲内で更新される第一の乱数（例えば、最大値設定で起動される乱数生成回路が生成する乱数値）を導出可能なものであり、
前記ハード乱数カウンタは、第二の数値範囲内で更新される第二の乱数（例えば、ユーザモード起動で起動される乱数生成回路が生成する乱数値）を導出可能なものであり、
前記第一の乱数の起動時期と前記第二の乱数の起動時期（例えば、カウンタ回路０〜３の８ビットカウンタの起動時期）は異なるものであること
を特徴とする
Next, a characteristic configuration of the
(1) The
A hard random number counter capable of deriving at least a random number (for example, an 8-bit counter 3122);
Each of the plurality of game control processes is performed in at least one of main control (for example, main control unit main process) and interrupt control (for example, main control unit timer interrupt process) performed for each interrupt cycle. A game table including an executable game control means (for example, the main control unit 300),
The hard random number counter is capable of deriving a first random number that is updated within a first numerical range (for example, a random value generated by a random number generation circuit that is activated by setting a maximum value),
The hard random number counter is capable of deriving a second random number that is updated within a second numerical range (for example, a random number value generated by a random number generation circuit activated by user mode activation),
The start time of the first random number is different from the start time of the second random number (for example, the start time of the 8-bit counter of the
当該構成を備えたパチンコ機１００によれば、２つのハード乱数カウンタの起動時期が異なるため、不正者による２つの乱数の解析を困難にでき、安定した遊技制御を行うことができる場合がある。
According to the
（２）上記パチンコ機１００であって、
第一の処理（例えば、主制御部メイン処理のステップＳ１５１０３）を前記遊技制御処理は少なくとも含むものであり、
前記第一の乱数の起動時期と前記第二の乱数の起動時期のうちの一方は、前記第一の処理よりも後であること
を特徴とする
(2) The
The game control process includes at least a first process (for example, step S15103 of the main control unit main process),
One of the start time of the first random number and the start time of the second random number is after the first process.
当該構成を備えたパチンコ機１００によれば、ハード乱数カウンタの起動時期が第一の処理後であるため、不正者による不正をより困難にでき、安定した遊技制御を行うことができる場合がある。
According to the
（３）上記パチンコ機１００であって、
前記第一の処理は、制御の進行を保留可能なものであり、
前記第一の処理は、制御進行条件が成立した場合に（例えば、主制御部メイン処理のステップＳ１５１０３のＹｅｓ）、前記保留を解除可能なものであり、
前記制御進行条件は、第一の信号が第一の状態から第二の状態に変化した場合に成立するものであること
を特徴とする。
(3) The
In the first process, the progress of control can be suspended,
The first process can release the hold when the control progress condition is satisfied (for example, Yes in step S15103 of the main control unit main process),
The control progress condition is established when the first signal changes from the first state to the second state.
当該構成を備えたパチンコ機１００によれば、第一の信号の状態の変化時期に応じて起動時期が変化するため、不正者による不正をより困難にでき、安定した遊技制御を行うことができる場合がある。
According to the
（４）上記パチンコ機１００であって、
前記ハード乱数カウンタに前記数値範囲の設定を指示可能な第二の処理（例えば、主制御部メイン処理のステップＳ１５１３３）と、
前記ハード乱数カウンタによって導出された乱数を取得可能な第三の処理（例えば、主制御部タイマ割込処理のステップＳ１５２１７）と、
前記第三の処理によって取得された乱数に基づく判定を実行可能な第四の処理（例えば、主制御部タイマ割込処理のステップＳ１５２２３、ステップＳ１５２２９、ステップＳ１５２３１）と、を前記遊技制御処理は少なくとも含むものであり、
前記第一の数値範囲は、前記第二の処理によって設定されるものであり、
前記第二の数値範囲は、前記第二の処理によらずに設定されるものであり、
前記第一の数値範囲が設定された場合に、前記第一の乱数の起動が開始可能なものであること
を特徴とする。
(4) The
A second process capable of instructing the hard random number counter to set the numerical range (for example, step S15133 of the main control unit main process);
A third process capable of acquiring a random number derived by the hard random number counter (for example, step S15217 of the main control unit timer interrupt process);
The game control process includes at least a fourth process (for example, step S15223, step S15229, step S15231 of the main control unit timer interrupt process) capable of executing a determination based on the random number acquired by the third process. Including
The first numerical range is set by the second process,
The second numerical range is set regardless of the second processing,
When the first numerical range is set, the activation of the first random number can be started.
当該構成を備えたパチンコ機１００によれば、数値範囲設定後に更新するので数値範囲外の数値を更新することがなく、安定した遊技制御を行うことができる場合がある。
According to the
以上説明した本願発明によるパチンコ機１００における上述の＜第４特殊命令／ＲＳＴ命令＞についての特徴的構成について以下に付記する。
（付記１）
ＣＰＵを内蔵するマイクロコンピュータを備えた遊技台であって、
前記遊技台は、ぱちんこ機またはスロットマシンであり、
前記ＣＰＵは、特定のジャンプ命令を受け付けたことに基づいて、ジャンプ先アドレス
に記憶されている命令を受け付けるように構成されており、
前記特定のジャンプ命令には、アドレス情報が含められているものであり、
前記アドレス情報として特定のアドレス情報が含められている場合には、前記ジャンプ
先アドレスは、当該アドレス情報と特定の値を乗算した場合に得られる値と一致しない所
定の値により示される所定のアドレスとなるものであり、
前記アドレス情報として前記特定のアドレス情報とは異なるアドレス情報が含められて
いる場合には、前記ジャンプ先アドレスは、当該アドレス情報と前記特定の値を乗算した
場合に得られる値と一致する値により示されるアドレスとなるものである、
ことを特徴とする遊技台。
（付記２）
付記１に記載の遊技台において、
前記特定のアドレス情報が０であることから、前記ＣＰＵは、前記特定のジャンプ命令
の次に０番地に記憶されている命令を受け付けることが禁止されているものである、
ことを特徴とする遊技台。
（付記３）
付記１または２に記載の遊技台であって、
前記ＣＰＵは、少なくとも特定のレジスタを備え、
前記ＣＰＵは、前記特定のレジスタに値をセットする機能のうち、ロード命令を受けた
ことに基づいて行われるものとしては、直値により値をセットする機能のみを有すること
を特徴とする遊技台。
（付記４）
付記３に記載の遊技台であって、
前記ＣＰＵは、前記特定のレジスタに値をセットする機能のうち、前記ロード命令を受
けたことに基づいて行われるもの以外のものとして、所定の値を初期値としてセットする
機能を少なくとも有することを特徴とする遊技台。
（付記５）
付記１〜４のいずれかに記載の遊技台であって、
遊技制御を行う遊技制御手段と、
演出制御を行う演出制御手段と、を備え、
前記ＣＰＵを内蔵した前記マイクロコンピュータは、前記演出制御手段に搭載されず、
前記遊技制御手段にのみ搭載されることを特徴とする遊技台。
（付記６）
付記１〜４のいずれかに記載の遊技台であって、
遊技制御を行う遊技制御手段と、
演出制御を行う演出制御手段と、
払出制御を行う払出制御手段と、を備え、
前記ＣＰＵを内蔵した前記マイクロコンピュータは、前記演出制御手段に搭載されず、
前記遊技制御手段および前記払出制御手段のうちの少なくとも一方に搭載されることを特
徴とする遊技台。
（付記７）
ＣＰＵを少なくとも内蔵するマイクロコンピュータを備えた遊技台であって、
前記遊技台は、ぱちんこ機またはスロットマシンであり、
前記ＣＰＵは、第一のジャンプ命令を受け付けたことに基づいて、第一のジャンプ先ア
ドレスに記憶されている命令を受け付けることが可能なものであり、
前記ＣＰＵは、第二のジャンプ命令を受け付けたことに基づいて、第二のジャンプ先ア
ドレスに記憶されている命令を受け付けることが可能なものであり、
前記第一のジャンプ命令には、３ビットの第一の識別情報が少なくとも含まれており、
前記第二のジャンプ命令には、３ビットの第二の識別情報が少なくとも含まれており、
前記第一のジャンプ先アドレスは、第一の値により示されるアドレスであり、
前記第二のジャンプ先アドレスは、第二の値により示されるアドレスであり、
前記第一の値は、前記第一の識別情報の８倍の値であり、
前記第二の値は、前記第二の識別情報の８倍の値とは異なり、３ビットで示すことが可
能な最大値を１だけ超えた値の８倍の値である、
ことを特徴とする遊技台。
（付記８）
付記７に記載の遊技台であって、
前記第二の識別情報は０である、
ことを特徴とする遊技台。
（付記９）
付記７または８に記載の遊技台であって、
前記第一の識別情報は１から７のいずれかの値である、
ことを特徴とする遊技台。
（付記１０）
付記９に記載の遊技台であって、
前記第二のジャンプ先アドレスは、前記第一の識別情報の最大値である７を１だけ超え
た値である８の８倍の値である６４である、
ことを特徴とする遊技台。
（付記１１）
請求項７乃至１０のいずれかに記載の遊技台であって、
前記ＣＰＵは、前記第一のジャンプ命令および前記第二のジャンプ命令とは異なるジャ
ンプ命令を受け付けることも可能なものである、
ことを特徴とする遊技台。
A characteristic configuration of the above-described <fourth special instruction / RST instruction> in the
(Appendix 1)
A game machine having a microcomputer with a built-in CPU,
The game table is a pachinko machine or a slot machine,
The CPU is configured to accept an instruction stored in a jump destination address based on accepting a specific jump instruction;
The specific jump instruction includes address information,
When specific address information is included as the address information, the jump destination address is a predetermined address indicated by a predetermined value that does not match a value obtained when the address information is multiplied by a specific value. And
When address information different from the specific address information is included as the address information, the jump destination address is a value that matches a value obtained when the address information is multiplied by the specific value. Which is the address shown,
A game stand characterized by that.
(Appendix 2)
In the game stand described in
Since the specific address information is 0, the CPU is prohibited from accepting an instruction stored at
A game stand characterized by that.
(Appendix 3)
A game machine according to
The CPU includes at least a specific register,
Among the functions for setting a value in the specific register, the CPU has only a function for setting a value based on a direct value as a function that is performed based on receiving a load instruction. .
(Appendix 4)
A game machine as set forth in
The CPU has at least a function of setting a predetermined value as an initial value as a function other than that performed based on receiving the load instruction among functions for setting a value in the specific register. A characteristic game stand.
(Appendix 5)
The game stand according to any one of
Game control means for performing game control;
Production control means for performing production control,
The microcomputer incorporating the CPU is not mounted on the effect control means,
A game table mounted only on the game control means.
(Appendix 6)
The game stand according to any one of
Game control means for performing game control;
Production control means for performing production control;
A payout control means for performing payout control,
The microcomputer incorporating the CPU is not mounted on the effect control means,
A game table mounted on at least one of the game control means and the payout control means.
(Appendix 7)
A game machine equipped with a microcomputer including at least a CPU,
The game table is a pachinko machine or a slot machine,
The CPU is capable of accepting an instruction stored in a first jump destination address based on accepting a first jump instruction;
The CPU is capable of accepting an instruction stored in a second jump destination address based on accepting a second jump instruction,
The first jump instruction includes at least 3-bit first identification information;
The second jump instruction includes at least 3-bit second identification information;
The first jump destination address is an address indicated by a first value;
The second jump destination address is an address indicated by a second value,
The first value is eight times the first identification information,
Unlike the value eight times that of the second identification information, the second value is a value that is eight times the value that exceeds the maximum value that can be indicated by 3 bits by 1.
A game stand characterized by that.
(Appendix 8)
The game stand according to
The second identification information is 0.
A game stand characterized by that.
(Appendix 9)
A gaming machine according to
The first identification information is a value from 1 to 7,
A game stand characterized by that.
(Appendix 10)
A gaming machine according to
The second jump destination address is 64, which is a
A game stand characterized by that.
(Appendix 11)
It is a game stand in any one of
The CPU is also capable of accepting a jump instruction different from the first jump instruction and the second jump instruction.
A game stand characterized by that.
以下、図２８５および図２８６を用いて、本発明の実施形態に係るパチンコ機（遊技台）について説明する。図２８５は、ＣＰＵ３０４によって実行される処理Ａ〜処理Ｄを示している。処理Ａ(例えば、定期割り込み処理、メインループ等)は、ＲＯＭ３０６のアドレスＡ〜アドレスＢまでの間に記憶された処理であり、処理ａ１、先頭アドレスがアドレスＣである処理を呼び出すことが指定された呼出命令Ａ（例えば、ＲＳＴ命令等）、処理ａ２、先頭アドレスがアドレスＥである処理を呼び出すことが指定された呼出命令Ａ（例えば、ＲＳＴ命令等）、処理ａ３、先頭アドレスがアドレスＦである処理を呼び出すことが指定された呼出命令Ｂ（例えば、ＥＸＥＳＵＢ命令等）、および処理ａ４の順で各処理・各命令がＣＰＵ３０４によって実行されることを示している。
Hereinafter, a pachinko machine (game table) according to an embodiment of the present invention will be described with reference to FIGS. 285 and 286. FIG. 285 shows processing A to processing D executed by the
処理Ｂ(例えば、データ処理１等)は、ＲＯＭ３０６のアドレスＣ〜アドレスＤまでの間に記憶された処理であり、処理ｂ１、先頭アドレスがアドレスＦである処理を呼び出すことが指定された呼出命令Ｂ（例えば、ＥＸＥＳＵＢ命令等）、ＮＯＰ処理（例えば、一つのＮＯＰ命令）、処理ｂ２、および処理Ｃの順で各処理・各命令がＣＰＵ３０４によって実行されることを示している。
Process B (for example,
処理Ｃ(例えば、データ処理２等)は、ＲＯＭ３０６のアドレスＥ〜アドレスＤまでの間に記憶された処理である。
処理Ｄ(例えば、データ処理３等)は、ＲＯＭ３０６のアドレスＦ〜アドレスＧまでの間に記憶された処理である。
The process C (for example, the data process 2) is a process stored between the addresses E to D of the
The process D (for example, the data process 3) is a process stored between the address F and the address G of the
図２８５および図２８６における”命令”は、一つの命令操作部（オペコード）と当該命令操作部に基づいてＣＰＵ３０４が動作する際に必要な数のオペランド部（オペランド）からなるＣＰＵ３０４が受け付け可能な単一セットの指示を指す用語である。
In FIG. 285 and FIG. 286, an “instruction” is a single instruction operation unit (opcode) and a single unit that can be accepted by the
図２８５および図２８６における”処理”は、データ処理を指す用語であり、一つの命令から構成されるものや複数の命令から構成されるもの、入力データ等によってＣＰＵによって実行される命令の数が変化するものを含むものである。 “Processing” in FIGS. 285 and 286 is a term indicating data processing. The number of instructions executed by the CPU according to input data or the like is composed of one instruction or a plurality of instructions. Includes things that change.
ＣＰＵ３０４は、ＲＳＴ命令（図６５等参照）を受け付けた場合に、予め定められた複数のアドレス（例えば、０８Ｈ、１０Ｈ、１８Ｈ、２０Ｈ、２８Ｈ、３０Ｈ、３８Ｈ、４０Ｈの８つのアドレス等）のうちの当該ＲＳＴ命令のオペランド部で示されるアドレスを先頭アドレスとする処理を実行するものであり、ＣＰＵ３０４は、当該処理の実行を終了（例えばＲＥＴ命令により復帰）した場合は、当該ＲＳＴ命令の次に記憶されている命令を読み出して実行するように構成されている。
When the
ＣＰＵ３０４は、ＥＸＥＳＵＢ命令（図２５〜図２８等を参照）を受け付けた場合に、予め定められたアドレス範囲（例えば００００Ｈ〜１１ＦＦＨの４キロバイト）のうちの当該ＥＸＥＳＵＢ命令のオペランド部で示されるアドレスを先頭アドレスとする処理を実行するものであり、ＣＰＵ３０４は、当該処理の実行を終了（例えばＲＥＴ命令により復帰）した場合は、当該ＥＸＥＳＵＢ命令の次に記憶されている命令を読み出して実行するように構成されている。
When the
これらの構成によりＣＰＵ３０４は、処理ａ１、先頭アドレスがアドレスＣである処理を呼び出すことが指定された呼出命令Ａ（例えば、ＲＳＴ命令等）、処理ｂ１、先頭アドレスがアドレスＦである処理を呼び出すことが指定された呼出命令Ｂ（例えば、ＥＸＥＳＵＢ命令等）、ＮＯＰ処理、処理ｂ２、処理Ｃ、処理ａ２、先頭アドレスがアドレスＥである処理を呼び出すことが指定された呼出命令Ａ（例えば、ＲＳＴ命令等）、処理Ｃ、処理ａ３、先頭アドレスがアドレスＦである処理を呼び出すことが指定された呼出命令Ｂ（例えば、ＥＸＥＳＵＢ命令等）、処理Ｄ、および処理ａ４の順で各処理・各命令を実行する。
With these configurations, the
ここでＮＯＰ処理は、ＮＯＰ命令を少なくとも含む処理であり、一つのＮＯＰ命令のみから構成されるもの、複数のＮＯＰ命令のみから構成されるもの、一または複数のＮＯＰ命令と一または複数の他の命令によって構成されたもの等を適用してもよい。 Here, the NOP process is a process including at least a NOP instruction, and is composed of only one NOP instruction, composed of only a plurality of NOP instructions, one or a plurality of NOP instructions and one or a plurality of other You may apply what was comprised by the command.
ＣＰＵ３０４は、ＮＯＰ命令を受け付けた場合には、何もせずに、またはＮＯＰ命令を受け付けた場合特有の動作をせずにＮＯＰ命令時間の経過後に当該ＮＯＰ命令の次に記憶されている命令を読み出して実行するように構成されている。またＮＯＰ命令はオペランド部を必要とせず、所定のステート数（例えば４ステート）、所定の命令長（例えば１バイト）で構成されている。
When the
しかし図２８５で示される処理は、遊技機（スロットマシン、ぱちんこ機、遊技媒体封入式のスロットマシン、遊技媒体封入式のぱちんこ機等）にとっては、ＮＯＰ処理が不正者によって他の不正処理に置き換えられてしまうといった非常に大きな問題を有している。ＲＯＭ３０６に記憶されている情報が点検者にとって確認しがたい数値（命令を示す数値、すなわち命令操作部・オブジェクト部を構成する数値）情報で構成されていることも不正者に不正利用される要因になっている。
However, for the gaming machine (slot machine, pachinko machine, gaming medium encapsulated slot machine, gaming medium encapsulated pachinko machine, etc.), the NOP process is replaced by another unauthorized process by an unauthorized person. It has a very big problem. The reason why information stored in the
例えばＲＯＭ３０６のアドレスＨから始まる領域に不正処理を記憶する改造が不正者によって行われ、かつＮＯＰ処理を特定の呼出処理（不正な処理）に置き換える改造が不正者によって行われてしまったとする。ここで特定の呼出処理は、当該アドレスＨから始まる処理を呼び出すための呼び出し処理だとする。このような改造が行われると、ＣＰＵ３０４は処理Ｂの実行時に不正者による改造によって記憶された不正処理を呼び出し、実行してしまうことになる。ここでは、正規の遊技機に取り付けられていたＲＯＭ３０６の記憶内容を記憶し直す改造を例示したが、不正者によっては、正規の遊技機に取り付けられていたＲＯＭ３０６を上述のような特定の呼出処理・不正処理が記憶された不正なＲＯＭに交換する手口や、正規の遊技機に取り付けられていたマイクロプロセッサ３０００（ＲＯＭ３０６を含む（例えば内蔵する）もの）を不正なマイクロプロセッサ（上述のような特定の呼出処理・不正処理が記憶された不正なＲＯＭを内蔵するもの）に交換する手口なども使われる。
For example, it is assumed that a modification that stores unauthorized processing in an area starting from the address H of the
また不正処理は、不正な入力（例えばマイクロプロセッサに入力される所定の信号を監視し、当該信号の変化パターンが特定の変化パターンである場合にオンと判定される信号）があった場合に、所定の不正ＲＡＭ設定処理（例えばＲＡＭ３０８の遊技状態を示すフラグ（ぱちんこ機の場合の大当りフラグ、ぱちんこ機の場合の確変フラグ、スロットマシンの場合のＢＢ・ＲＢ中かどうかを示すフラグ等）に、不正者の都合のよい状態を示す値（ぱちんこ機の場合の大当り中であることを示す値、ぱちんこ機の場合の確変中であることを示す値、スロットマシンの場合のＢＢ・ＲＢ中であることを示す値等）を設定する）を行うような処理が一般的だが、これに限らず、単に時間を費やすだけの処理など不正者による様々な処理のうちの一つまたは複数である場合があり得る。
そこで、このＮＯＰ処理を使わずに遊技制御を実現したものを図２８６に示す。
In addition, the fraud processing is performed when there is a fraudulent input (for example, a signal that is monitored when a predetermined signal is input to the microprocessor and is determined to be on when the change pattern of the signal is a specific change pattern). Predetermined illegal RAM setting processing (for example, a flag indicating the gaming state of the RAM 308 (a jackpot flag in the case of a pachinko machine, a probability change flag in the case of a pachinko machine, a flag indicating whether the BB / RB is in the case of a slot machine, etc.) A value indicating the convenient state of an unauthorized person (a value indicating a big hit in the case of a pachinko machine, a value indicating a probability change in the case of a pachinko machine, or a BB / RB in the case of a slot machine) In general, this is not limited to this, but it is one of various processes by unauthorized persons, such as a process that simply spends time. Others may be a plurality.
Therefore, FIG. 286 shows a game control realized without using this NOP process.
図２８６は、ＣＰＵ３０４によって実行される処理Ａ〜処理Ｄを示している。図２８６における処理・命令のうち図２８５と同じ処理・命令は、同じ名称としている。
図２８６の処理Ａ(例えば、定期割り込み処理、メインループ等)は、ＲＯＭ３０６のアドレスＡ〜アドレスＢまでの間に記憶された処理であり、処理ａ１、先頭アドレスがアドレスＣである処理を呼び出すことが指定された呼出命令Ａ（例えば、ＲＳＴ命令等）、処理ａ２、先頭アドレスがアドレスＥである処理を呼び出すことが指定された呼出命令Ａ（例えば、ＲＳＴ命令等）、処理ａ３、先頭アドレスがアドレスＦである処理を呼び出すことが指定された呼出命令Ｂ（例えば、ＥＸＥＳＵＢ命令等）、および処理ａ４の順で各処理・各命令がＣＰＵ３０４によって実行されることを示している。
FIG. 286 shows processing A to processing D executed by the
The process A (for example, periodic interrupt process, main loop, etc.) in FIG. 286 is a process stored between the addresses A to B of the
処理Ｂ(例えば、データ処理１等)は、ＲＯＭ３０６のアドレスＣ〜アドレスＤまでの間に記憶された処理であり、処理ｂ１、先頭アドレスがアドレスＦである処理を呼び出すことが指定された呼出命令Ｃ（例えば、ＣＡＬＬ命令等）、処理ｂ２、および処理Ｃの順で各処理・各命令がＣＰＵ３０４によって実行されることを示している。
Process B (for example,
処理Ｃ(例えば、データ処理２等)は、ＲＯＭ３０６のアドレスＥ〜アドレスＤまでの間に記憶された処理である。
処理Ｄ(例えば、データ処理３等)は、ＲＯＭ３０６のアドレスＦ〜アドレスＧまでの間に記憶された処理である。
The process C (for example, the data process 2) is a process stored between the addresses E to D of the
The process D (for example, the data process 3) is a process stored between the address F and the address G of the
ＣＰＵ３０４は、ＣＡＬＬ命令を受け付けた場合に、当該ＣＡＬＬ命令のオペランド部で示されるアドレスを先頭アドレスとする処理を実行するものであり、ＣＰＵ３０４は、当該処理の実行を終了（例えばＲＥＴ命令により復帰）した場合は、当該ＣＡＬＬ命令の次に記憶されている命令を読み出して実行するように構成されている。
When the
これらの構成によりＣＰＵ３０４は、処理ａ１、先頭アドレスがアドレスＣである処理を呼び出すことが指定された呼出命令Ａ（例えば、ＲＳＴ命令等）、処理ｂ１、先頭アドレスがアドレスＦである処理を呼び出すことが指定された呼出命令Ｃ（例えば、ＣＡＬＬ命令等）、処理ｂ２、処理Ｃ、処理ａ２、先頭アドレスがアドレスＥである処理を呼び出すことが指定された呼出命令Ａ（例えば、ＲＳＴ命令等）、処理Ｃ、処理ａ３、先頭アドレスがアドレスＦである処理を呼び出すことが指定された呼出命令Ｂ（例えば、ＥＸＥＳＵＢ命令等）、処理Ｄ、および処理ａ４の順で各処理・各命令を実行する。
With these configurations, the
ＥＸＥＳＵＢ命令およびＣＡＬＬ命令の両方の処理は、処理Ｄを呼び出すことが可能な処理であるが、ＥＸＥＳＵＢ命令のサイズは２バイト、ステート数は１３であり、一方ＣＡＬＬ命令のサイズは３バイト、ステート数は１６であり、処理Ｄの先頭アドレスであるアドレスＦが予め定められたアドレス範囲内であれば、ＣＡＬＬ命令を用いる場合よりもＥＸＥＳＵＢ命令を用いる場合の方が、サイズ的なメリット、ステート数（処理速度）的なメリットを有することになる。 The processing of both the EXESUB instruction and the CALL instruction is a process capable of calling the process D, but the size of the EXEBUS instruction is 2 bytes and the number of states is 13, while the size of the CALL instruction is 3 bytes and the number of states. If the address F, which is the start address of the processing D, is within a predetermined address range, the size advantage and the number of states (when using the EXESUB instruction than when using the CALL instruction) (Processing speed).
しかし、ＲＳＴ命令が上述のとおり予め定められた複数のアドレスのいずれかのアドレスしか呼び出せないことにより、第一の処理（ここではアドレスＣからアドレスＥに記憶されたＮＯＰ以外の複数の命令）のサイズが所定のサイズ（例えば、７バイト、７バイト以下等）である場合は、第二の処理（ここでは処理Ｃ）を単独で呼び出したり、当該第二の処理を含む第三の処理（ここでは処理Ｂ（第一の処理および第二の処理の両方からなる処理））を呼び出したりすることがＮＯＰ処理を含めなければできなくなってしまう。 However, since the RST instruction can call only one of a plurality of predetermined addresses as described above, the first process (here, a plurality of instructions other than the NOP stored from the address C to the address E) is performed. When the size is a predetermined size (for example, 7 bytes, 7 bytes or less, etc.), the second process (here, process C) is called alone, or the third process including the second process (here) Then, it is impossible to call the process B (process consisting of both the first process and the second process) unless the NOP process is included.
そこで第一の処理では呼出命令Ｂ（ここではＥＸＥＳＵＢ命令）を用いず、代わりに呼出命令Ｃ（ここではＣＡＬＬ命令）を用いることで、サイズ・ステート数の両面で不利（サイズ的に大きいことで不利、処理速度的に遅いことで不利）にはなるが、当該第一の処理をアドレスＣ（例えば２０Ｈ）からアドレスＥ（例えば２８Ｈ）の間に収めることができる、すなわち当該第一の処理のサイズをＮＯＰ処理を用いずに８バイトにすることができるので、不正者が不正な処理を当該ＮＯＰ処理と置き換えるようなことを防止でき、不正に強い遊技制御プログラムをＲＯＭ３０６に記憶することが可能となる。
Therefore, the first process does not use the call instruction B (here, the EXEBUS instruction), but instead uses the call instruction C (here, the CALL instruction), which is disadvantageous in terms of both size and number of states (because the size is large) Although it is disadvantageous and disadvantageous due to slow processing speed, the first process can be accommodated between address C (for example, 20H) and address E (for example, 28H). Since the size can be set to 8 bytes without using the NOP process, it is possible to prevent an unauthorized person from replacing the illegal process with the NOP process, and an illegally strong game control program can be stored in the
ここでは図２８５と図２８６を用いて、呼出命令Ｂの代わりに、命令（処理）のサイズ・命令の処理時間は異なるが処理の結果が当該呼出命令Ｂと同じとなる呼出命令Ｃを用いることで、ＮＯＰ処理を使わない例を示したが、これに限定されず、第二の命令の代わりに、命令（処理）のサイズ・命令の処理時間は異なるが処理の結果が当該第二の命令と同じとなる第一の命令を用いることで、ＮＯＰ処理を使わないような処理であればよい。ここでは第二の命令と第一の命令の例として、ＥＸＥＳＵＢ命令とＣＡＬＬ命令を示したが、その他の例としては、ＪＲ命令とＪＰ命令、ＲＳＴ命令とＥＸＥＳＵＢ命令、ＲＳＴ命令とＣＡＬＬ命令などマイクロプロセッサ３０００が受け付け可能な命令のうちの「第二の命令」と「命令（処理）のサイズ・命令の処理時間は異なるが処理の結果が当該第二の命令と同じとなる第一の命令」を適用するようにすればよい。ここでは第一・第二の命令の例として分岐命令を示したが、第一・第二の命令の両方を転送命令、サーチ命令、算術演算処理命令、論理演算処理命令、汎用算術機能、ＭＰＵ制御命令、ローテイト命令、シフト命令、ビット処理命令、ジャンプ命令、コール命令、シフト命令、および入出力命令のうちのいずれかの命令としてもよい。また「第一の複数の命令のサイズの合計・処理時間の合計」と「複数の命令のサイズの合計・複数の命令の処理時間の合計は異なるが処理の結果が当該第一の複数の命令と同じとなる第二の複数の命令」に適用してもよいし、「第二の命令のサイズ・処理時間」と「複数の命令のサイズの合計・複数の命令の処理時間の合計は異なるが処理の結果が当該第二の命令と同じとなる第二の複数の命令」に適用してもよいし、「第一の複数の命令のサイズの合計・処理時間の合計」と「命令のサイズ・命令の処理時間は異なるが処理の結果が当該第一の複数の命令と同じとなる第一の命令」に適用してもよい。ここで第一の複数の命令に含まれる命令および第二の複数の命令に含まれる命令は、マイクロプロセッサ３０００が受け付け可能な命令であれば、どのような命令を適用してもよい。また「命令のサイズ・処理時間が異なる」または「命令のサイズの合計・処理時間の合計が異なる」と記載してきたが、少なくとも「命令のサイズ」または「命令のサイズの合計」と置き換えても同様の効果が得られる。第一の命令が実行された後のフラグレジスタの値と第二の命令のフラグレジスタの値については、同一であっても同様の効果が得られる場合がある。もちろん第一の命令が実行された後のフラグレジスタの値と第二の命令のフラグレジスタの値については、異なっていても同様の効果が得られる場合がある。
Here, using FIG. 285 and FIG. 286, instead of the call instruction B, use the call instruction C whose instruction (processing) size and instruction processing time are different but whose processing result is the same as that of the call instruction B. However, the present invention is not limited to this example, and instead of the second instruction, the size of the instruction (processing) and the processing time of the instruction are different, but the processing result is the second instruction. Any processing that does not use the NOP processing by using the same first instruction as that described above may be used. Here, as an example of the second instruction and the first instruction, the EXESUB instruction and the CALL instruction are shown. However, as other examples, a JR instruction and a JP instruction, an RST instruction and an EXESUB instruction, an RST instruction and a CALL instruction, etc. Of the instructions that can be accepted by the
なお、「処理Ｂを構成する複数の命令」のうち「処理Ｃを構成する複数の命令」以外の命令（図２８６の場合であれば、処理ｂ１を構成する一または複数の命令、ｂ２を構成する一または複数の命令、および呼出命令Ｃ）にＮＯＰ命令が含まれていてもよく、ＮＯＰ命令が含まれていたとしても呼出命令ＣによりＮＯＰ命令の数が減少しているので、不正がし難くなるという効果を奏する場合がある。 Of the “plurality of instructions constituting process B”, instructions other than the “plurality of instructions constituting process C” (in the case of FIG. 286, one or more instructions constituting process b1, b2 One or a plurality of instructions and a call instruction C) may include a NOP instruction, and even if a NOP instruction is included, the number of NOP instructions is reduced by the call instruction C. There may be an effect that it becomes difficult.
ＮＯＰ命令は上述の「処理Ｂを構成する複数の命令」のうち「処理Ｃを構成する複数の命令」以外の命令に一切含まれていなくてもよく、またＲＯＭ３０６に記憶され、ＣＰＵ３０４によって実行される全ての命令をＮＯＰ以外の命令としてもよい。
ここで不正者による不正行為に利用される命令としてＮＯＰ命令を例示してきたが、”ＬＤ Ａ，Ａ”のようなＣＰＵによって受け付けられ実行されても、当該実行の前後で何もかわらないような処理をＮＯＰ命令と同様に考えるようにしてもよい。
The NOP instruction may not be included in any instruction other than “a plurality of instructions constituting process C” among the above “a plurality of instructions constituting process B”, and is stored in
Here, the NOP command has been exemplified as a command used for a fraudulent act by an unauthorized person. However, even if it is received and executed by a CPU such as “LD A, A”, nothing happens before and after the execution. The processing may be considered in the same way as a NOP instruction.
またアドレスＥからアドレスＣを差し引いた値は、処理Ｂのサイズから処理Ｃのサイズを差し引いた値としてもよい場合がある。アドレスＥからアドレスＣを差し引いた値よりも、処理Ｂのサイズから処理Ｃのサイズを差し引いた値の方が小さくてもよい場合がある。 The value obtained by subtracting the address C from the address E may be a value obtained by subtracting the size of the process C from the size of the process B in some cases. The value obtained by subtracting the size of the process C from the size of the process B may be smaller than the value obtained by subtracting the address C from the address E.
図２８６について、処理ａ１、処理ａ２、処理ａ３、処理ａ４、処理ｂ１、処理ｂ２、および処理Ｄのうちの一または複数の処理を省略するようにしてもよい。また呼出命令Ｂについても省略してもよい。 In FIG. 286, one or more of the processes a1, a2, a3, a4, b1, b2, and D may be omitted. The call instruction B may also be omitted.
同一の処理（サブルーチン）の複数の命令に、先頭アドレスがアドレスＣである処理Ｂを呼び出すことが指定された呼出命令Ａと、アドレスＥである処理Ｃを呼び出すことが指定された呼出命令Ａと、が含まれていなくても、処理Ａにおける複数の命令に先頭アドレスがアドレスＣである処理Ｂを呼び出すことが指定された呼出命令Ａが含まれ、処理Ａとは別の処理Ｅにおける複数の命令に先頭アドレスがアドレスＥである処理Ｃを呼び出すことが指定された呼出命令Ａが含まれていてもよい。 A call instruction A that is designated to call a process B whose start address is an address C and a call instruction A that is designated to call a process C that is an address E to a plurality of instructions of the same process (subroutine) , The call instruction A specified to call the process B whose start address is the address C is included in the plurality of instructions in the process A, and a plurality of instructions in the process E different from the process A are included. The instruction may include a call instruction A that is designated to call the process C having the head address of the address E.
処理のサイズについては、当該処理から他の処理を呼び出す呼出命令のサイズは含むようにしてもよく、当該呼出命令によって呼び出された処理のサイズは含まないものとしてもよい。 As for the size of the process, the size of the call instruction for calling another process from the process may be included, and the size of the process called by the call instruction may not be included.
処理のステート数（処理時間）については、当該処理から他の処理を呼び出す呼出命令のステート数（処理時間）は含むようにしてもよく、また当該呼出命令によって呼び出された処理のステート数（処理時間）も含むようにしてもよい。 Regarding the number of processing states (processing time), the number of states (processing time) of a calling instruction that calls another processing from the processing may be included, and the number of processing states (processing time) called by the calling instruction. May also be included.
第一の命令（例えばＣＡＬＬ命令）は、ＲＯＭ３０６に記憶された全ての遊技制御プログラムのうち、上述の呼出命令Ａから呼び出されるサブルーチン内にのみ用いられるように構成されていてもよい。もちろん上述の呼出命令Ａによって当該サブルーチンが呼び出されてから終了するまでの間にだけ用いられるように構成されていてもよく、例えば当該サブルーチンから呼び出されるサブルーチン内にのみ用いられているように構成されていてもよい。また上述の呼出命令Ａから呼び出されるサブルーチン以外で用いられていてもよい
The first instruction (for example, CALL instruction) may be configured to be used only in a subroutine called from the above-described call instruction A among all the game control programs stored in the
第二の命令（例えばＥＸＥＳＵＢ命令）は、ＲＯＭ３０６に記憶された全ての遊技制御プログラムのうち、上述の呼出命令Ａから呼び出されるサブルーチン内にのみ用いられるように構成されていてもよい。もちろん上述の呼出命令Ａによって当該サブルーチンが呼び出されてから終了するまでの間にだけ用いられるように構成されていてもよく、例えば当該サブルーチンから呼び出されるサブルーチン内にのみ用いられているように構成されていてもよい。また上述の呼出命令Ａから呼び出されるサブルーチン以外で用いられていてもよい
The second instruction (for example, the EXESUB instruction) may be configured to be used only in the subroutine called from the above-described call instruction A among all the game control programs stored in the
なお、本実施例で例示した命令として他の実施例で例示した命令を適用してもよいし、逆に他の実施例で例示した命令の一形態として本実施例で例示した命令を適用してもよい。例えば第一、第二の呼出命令のうちの少なくとも一方の命令に、他の実施例で例示した”ＲＳＴ ４０Ｈ”を適用しても良いし、第一、第二の呼出命令のうちの少なくとも一方の命令に、他の実施例で例示した「”ＲＳＴ ４０Ｈ”以外の７つのＲＳＴ命令のいずれか」を適用してもよい。
Note that the instructions illustrated in the other embodiments may be applied as the instructions illustrated in the present embodiment, and conversely, the instructions illustrated in the present embodiment may be applied as a form of the instructions illustrated in the other embodiments. May be. For example, “
これらを包含するように記載すると、
ＣＰＵを内蔵するマイクロプロセッサを備えた遊技台Ａであって、
上述の遊技台Ａは、ぱちんこ機またはスロットマシンであり、
上述のＣＰＵは、第一の命令（例えばＣＡＬＬ命令）を受け付けた場合に第一の動作を少なくとも実行可能なものであり、
上述のＣＰＵは、第二の命令（例えばＥＸＥＳＵＢ命令）を受け付けた場合に第二の動作を少なくとも実行可能なものであり、
上述の第一の命令のサイズは、上述の第二の命令のサイズよりも大きいものであり、
上述のＣＰＵは、第一の呼出命令（例えば、”ＲＳＴ ３８Ｈ”、図６４における命令コード”ＦＦＨ”の命令等）を受け付けた場合に、第一のサブルーチンに含まれる第一の複数の命令を少なくとも受付可能なものであり、
上述のＣＰＵは、第二の呼出命令（例えば、”ＲＳＴ ４０Ｈ”、図６４における命令コード”Ｃ７Ｈ”の命令等）を受け付けた場合に、第二のサブルーチンに含まれる第二の複数の処理を少なくとも受付可能なものであり、
上述の第一の複数の命令は、第三の複数の命令および上述の第二の複数の命令から構成されたものである、
ことを特徴とする遊技台Ａ。なお、この記載の一部の構成を省略してもよいし、複数の構成を省略してもよい。また命令コードの値は一例であり、他の値であってもよい。
When describing to include these,
A gaming table A having a microprocessor with a built-in CPU,
The above-mentioned game machine A is a pachinko machine or a slot machine,
The above-described CPU can execute at least a first operation when a first instruction (for example, a CALL instruction) is received,
The above-described CPU can execute at least the second operation when receiving a second instruction (for example, the EXESUB instruction),
The size of the first instruction is larger than the size of the second instruction,
When the CPU receives the first call instruction (for example, the instruction “RST 38H”, the instruction code “FFH” in FIG. 64, etc.), the first plurality of instructions included in the first subroutine are received. It ’s at least acceptable.
When the above-described CPU receives a second call instruction (for example, “
The first plurality of instructions is composed of a third plurality of instructions and the second plurality of instructions.
A gaming table A characterized by that. Note that a part of the configuration described here may be omitted, or a plurality of configurations may be omitted. Further, the value of the instruction code is an example and may be another value.
遊技台Ａについて、
上述のＣＰＵは、ＮＯＰ命令を受け付けた場合に、当該ＮＯＰ命令の次の命令を受け付けるものであり、
上述の第三の複数の命令は、ＮＯＰ命令を含まず、上述の第一の命令を少なくとも含むものであってもよい。
About Amusement stand A
When the above-mentioned CPU accepts a NOP instruction, it accepts an instruction next to the NOP instruction.
The third plurality of instructions described above may not include the NOP instruction but may include at least the first instruction described above.
遊技台Ａについて、
上述のＣＰＵは、ＮＯＰ命令を受け付けた場合に、当該ＮＯＰ命令を受け付けた場合にのみ実行される動作は行わず、上述の次の命令を受け付けるものであってもよい。
About Amusement stand A
When the above-described CPU receives a NOP command, the CPU may receive the above-mentioned next command without performing an operation that is executed only when the NOP command is received.
遊技台Ａについて、
上述の第二のサブルーチンの先頭アドレス（例えば４０Ｈ等）から上述の第一のサブルーチンの先頭アドレス（例えば３８Ｈ等）を引いた値（ここでは８バイト）は、上述の第三の複数の命令のサイズを示す値と等しいものであってもよい。
About Amusement stand A
The value obtained by subtracting the start address (for example, 38H) of the first subroutine from the start address (for example, 40H) of the second subroutine is 8 bytes in this case. It may be equal to a value indicating the size.
遊技台Ａについて、
上述のＣＰＵは、呼出命令を受け付けた場合に、当該呼出命令によって指定されたアドレスから始まるサブルーチンに含まれる複数の命令を少なくとも実行可能なものであり、当該複数の命令のうちの最後のＲＥＴ命令を受け付けた場合に、当該呼出命令の次の命令を受け付けて少なくとも実行可能なものであってもよい。
About Amusement stand A
When the CPU receives a call instruction, the CPU can execute at least a plurality of instructions included in a subroutine starting from an address specified by the call instruction, and the last RET instruction of the plurality of instructions If it is received, the instruction next to the call instruction may be received and at least executable.
遊技台Ａについて、
上述のＣＰＵは、呼出命令を受け付けた場合に、当該呼出命令によって指定されたアドレスから始まるサブルーチンに含まれる複数の命令を少なくとも実行可能なものであり、当該複数の命令のうちの最後のＲＥＴ命令を受け付けた場合に、当該呼出命令の次の命令を受け付けて少なくとも実行可能なものであってもよい。
About Amusement stand A
When the CPU receives a call instruction, the CPU can execute at least a plurality of instructions included in a subroutine starting from an address specified by the call instruction, and the last RET instruction of the plurality of instructions If it is received, the instruction next to the call instruction may be received and at least executable.
遊技台Ａについて、
上述の第二の複数の命令における最後の命令を、上述のＲＥＴ命令としてもよい、
About Amusement stand A
The last instruction in the second plurality of instructions may be the RET instruction described above.
遊技台Ａについて、
上述の第一の複数の命令における最後の命令を、上述のＲＥＴ命令としてもよい、
上述の第一の複数の命令には、上述のＲＥＴ命令が一つのみ含まれているものとしてもよい。
About Amusement stand A
The last instruction in the first plurality of instructions may be the RET instruction described above.
The first plurality of instructions may include only one RET instruction.
遊技台Ａについて、
上述の第二の複数の命令は、上述の第三の複数の命令に続いてＲＯＭに記憶されたものであり、
上述の第三の複数の命令には、上述の第二のサブルーチンを呼び出す呼出命令が含まれていないものとしてもよい。
About Amusement stand A
The second plurality of instructions are stored in the ROM following the third plurality of instructions,
The third plurality of instructions described above may not include a call instruction for calling the second subroutine described above.
第二のサブルーチンの先頭アドレスとして４０Ｈ、第一のサブルーチンの先頭アドレスとして３８Ｈ等、第二のサブルーチンの先頭アドレスから第一のサブルーチンの先頭アドレスを引いた値が０８Ｈ（８バイト）となる例を示したが、これに限定されず、第二のサブルーチンの先頭アドレスとして３８Ｈ、第一のサブルーチンの先頭アドレスとして０１８Ｈ等としてもよい。第一のサブルーチンの先頭アドレスをＲＳＴ命令で呼び出せるアドレスのうちのいずれかとしてもよいし、第二のサブルーチンの先頭アドレスをＲＳＴ命令で呼び出せるアドレスのうちのいずれかとしてもよい。 An example in which the value obtained by subtracting the head address of the first subroutine from the head address of the second subroutine is 08H (8 bytes), such as 40H as the head address of the second subroutine and 38H as the head address of the first subroutine. Although shown, it is not limited to this, 38H may be used as the head address of the second subroutine, 018H may be used as the head address of the first subroutine, and the like. The head address of the first subroutine may be any address that can be called by the RST instruction, and the head address of the second subroutine may be any address that can be called by the RST instruction.
なお、第一、第二の呼出命令のうちの少なくとも一方の命令に、他の実施例で例示した”ＲＳＴ ４０Ｈ”（第二のジャンプ命令）を適用しても良いし、第一、第二の呼出命令のうちの少なくとも一方の命令に、他の実施例で例示した「”ＲＳＴ ４０Ｈ”以外の７つのＲＳＴ命令のいずれか（第一のジャンプ命令）」を適用してもよい。例えば、第一の呼出命令に第二のジャンプ命令を適用し、第二の呼出命令に第一のジャンプ命令を適用してもよい。第一、第二の呼出命令やＲＳＴ命令に限らず、本実施例で例示した命令として他の実施例で例示した命令を適用してもよいし、逆に他の実施例で例示した命令の一形態として本実施例で例示した命令を適用してもよい。
Note that “
上記実施形態では、内蔵デバイスが出力する割込みベクタとＩレジスタとで作成したジャンプ先アドレスのデータとその次のアドレスのデータとを用いて割込み要求が発生した場合の処理の先頭アドレスを決めることを説明した。また、＜第４特殊命令／ＲＳＴ命令＞の項では、図６４および図６５を用いてＲＳＴ命令について説明した。さらに、ここではそれらに関連する事項について図２８７および図２８８を用いて説明する。 In the above embodiment, it is possible to determine the start address of processing when an interrupt request is generated using the data of the jump destination address created by the interrupt vector output from the built-in device and the I register and the data of the next address. explained. In the section of <4th special instruction / RST instruction>, the RST instruction has been described with reference to FIGS. 64 and 65. Further, here, matters related to them will be described with reference to FIGS. 287 and 288.
まず、内蔵デバイスが出力する割込みベクタとＩレジスタとで作成される割込み要求発生時のジャンプ先アドレスの決め方について説明する。Ｉレジスタは電源投入後に操作していないので００Ｈになっている。つまりジャンプ先アドレスの上位バイトは「００Ｈ」になっている。
図２８７は割込み初期設定レジスタの設定例を示している。割込み初期設定レジスタはプログラム管理エリア内の所定位置に設定される。図２８７に示すように、割込み初期設定レジスタのビット７〜４には、割込みベクタの上位４ビットが設定される。割込みベクタの上位４ビットはユーザが任意に決められる値である。以下、割込みベクタの上位４ビットを「ＸＨ」と表記する。ビット３はノンマスカブル割込み中の多重受付の禁止・許可をするためにあり、多重受付禁止の場合は「０」をセットし、多重受付許可の場合は「１」をセットする。ビット２〜０はマスカブル割込み要因の優先度の組合せを設定する。割込み要因にはタイマ回路のチャネル０のタイムアウトによる割込み（ＰＴ０Ｉ）やその他種々の割込み要因（図示の通り７個の割込み要因）がある。本例では、タイマ回路のチャネル０（例えば、図１３２のタイマ回路０）による割込み（ＰＴ０Ｉ）のみを有効にするものとする。なお、他の割込みを無効にしていれば、いずれの設定値でも問題ないが設定ミスを考慮してタイマ回路が優先されている。タイマ回路のチャネル０のタイムアウトによる割込み（ＰＴ０Ｉ）は図示の通り、００Ｈ〜０２Ｈのいずれかが選択可能である。タイマ回路以外の割込みを無効にしているのであれば、００Ｈ〜０２Ｈのいずれでもよいが、デフォルトの００Ｈから他の値に変えるとコーディングミスにつながる可能性があるので００Ｈを設定することが好ましい。このため、多重受付禁止としてビット３に「０」を設定した場合は割込みベクタの下位４ビットは００００Ｂとなり、多重受付許可としてビット３に「１」を設定した場合は割込みベクタの下位４ビットは１０００Ｂとなる。これにより、割込みベクタの下位４ビットの設定値が１６進数で０Ｈまたは８Ｈとなるのでコーディングや、チェックがし易くなる場合がある。遊技制御を安定して行うためにも割込みベクタの下位４ビットは００００Ｂか１０００Ｂにするのが好ましい。こうすることにより、ジャンプ先アドレスの下位バイトは「Ｘ０Ｈ」または「Ｘ８Ｈ」になり、ジャンプ先アドレスは、「００Ｘ０Ｈ」または「００Ｘ８Ｈ」となる。なお、Ｉレジスタにデータを設定する場合には、「ＸＸＸ０Ｈ」や「ＸＸＸ８Ｈ」も設定可能である。
First, a description will be given of how to determine the jump destination address when an interrupt request generated by the interrupt vector output from the built-in device and the I register is generated. The I register is 00H because it is not operated after the power is turned on. That is, the upper byte of the jump destination address is “00H”.
FIG. 287 shows a setting example of the interrupt initial setting register. The interrupt initial setting register is set at a predetermined position in the program management area. As shown in FIG. 287, the upper 4 bits of the interrupt vector are set in
ところで、ＲＳＴ命令では８種類のアドレス（０００８Ｈ、００１０Ｈ、００１８Ｈ、００２０Ｈ、００２８Ｈ、００３０Ｈ、００３８Ｈ、００４０Ｈ）だけにジャンプすることが可能となっている。つまり、（ＲＳＴ ４０Ｈ）命令以外のＲＳＴ命令で組み込めるモジュールの容量は８バイト未満であることが望ましい。仮に、ジャンプ先アドレスが０００８Ｈから８バイトを超える大きさのモジュールを組み込むと次のジャンプ先アドレスの００１０ＨのＲＳＴ命令が実質的に使えなくなる。そこで、８バイトを超える大きさのモジュールを（ＲＳＴ ４０Ｈ）命令により「００４０Ｈ」がジャンプ先アドレスとなる領域に配置する場合がある。なお、ＲＳＴ ４０Ｈで呼び出すモジュールのサイズが８バイトを超えるものを前提で説明するが、ＲＳＴ ４０Ｈで呼び出すモジュールのサイズが８バイト未満であってももちろんよい。また、ＲＳＴ命令の８種類の各アドレスで呼び出すモジュールは、全てが８バイト丁度であってもよいし、全てが８バイト未満であってもよいし、また、一部のみが８バイト丁度であってもよいし、一部のみ８バイト未満であってもよい。また、ＲＳＴ ４０Ｈで呼び出すモジュールのサイズのみが、８バイト丁度であってもよいし、８バイト未満であってもよい。このように、ＲＳＴ０８〜４０で呼び出すモジュールは８バイトでなくてもよく、一部を８バイト超にして一部を８バイト未満にしてもよい。あるいは、８バイト超のモジュールは、アドレスが「００３８Ｈ」で用いてもよく、あるいは、「００４０Ｈ」を超えないようにしてもよい。
By the way, it is possible to jump to only 8 types of addresses (0008H, 0010H, 0018H, 0020H, 0028H, 0030H, 0038H, 0040H) in the RST instruction. That is, the capacity of a module that can be incorporated by an RST instruction other than the (
図２８８は、ＲＯＭ領域内のアドレス００４０Ｈからの一部領域を示している。同図（ａ）は、アドレス「００４０Ｈ」をＲＳＴ命令のジャンプ先アドレスとし、「００５０Ｈ」を割込み要求発生時のジャンプ先アドレスとした場合を例示している。この場合には、８バイトを超える大きさのモジュールＡが配置でき、残りは余り領域Ｂとなっている。本例で余り領域は、図２８５に示すＮＯＰ処理に相当している。同図（ｂ）は、モジュールＡの次のアドレスから他のモジュールＢ（例えば、ＥＸＥＳＵＢ命令等によって呼び出されるモジュールである。なお、このモジュール内では、２バイトのジャンプ命令に代えてあえて３バイトのジャンプ命令を使用したりしてもよい）を組み込んで余り領域Ｄを余り領域Ｂより小さくしている。同図（ｃ）は、「００６０Ｈ」を割込み要求発生時のジャンプ先アドレスとした場合を例示している。この場合にはモジュールＡの次のアドレスからモジュールＡよりサイズの大きな他のモジュールＥを組み込むことができる。また、余り領域Ｆが生じている。このように、割込み要求発生時のジャンプ先アドレスを調整することにより、アドレス００４０Ｈから割込み要求発生時のジャンプ先アドレスまでのメモリ領域を有効に使うことができる場合がある。
また、余り領域を現実的に０にするのは困難を伴うので、不正者による不正使用を極力排除するために、余り領域のサイズを例えば５バイトから１〜３バイト程度に小さくすることで、実質的に不正プログラムの挿入を困難にしている。また、割込みベクタテーブルのアドレス（本例では００５０Ｈ）よりも前に、ＲＳＴ命令で呼び出されるモジュールの他、複数のモジュールから読み出されるモジュールを配置することで、プログラムソースのチェックが容易に行えるようになる場合がある。いわゆる共通モジュールをチェックする場合は、０００８Ｈから割込みベクタテーブルのアドレス（本例では００５０Ｈ）の間をチェックすればよい。
FIG. 288 shows a partial area from the
In addition, since it is difficult to actually set the remaining area to 0, in order to eliminate unauthorized use by unauthorized persons as much as possible, by reducing the size of the remaining area from, for example, 5 bytes to 1 to 3 bytes, This effectively makes it difficult to insert malicious programs. In addition to the module called by the RST instruction before the interrupt vector table address (0050H in this example), the module read from a plurality of modules is arranged so that the program source can be easily checked. There is a case. When checking a so-called common module, it is sufficient to check between 0008H and the address of the interrupt vector table (0050H in this example).
次に、上記実施形態８の変形例について図２８９を用いて説明する。同図（ａ）は、上記実施形態８の一体化パッケージ１０１２０を示しており、同図（ｂ）、（ｃ）はその変形例を示している。同図（ａ）に示すように、一体化パッケージ１０１２０は、端子のない中央部の幅ｘ２が端子のある両側の幅ｘ１より狭くなっている。同図（ｂ）に示す一体化パッケージ１０１２０は、端子のない中央部の幅ｘ２が端子のある両側の幅ｘ１より狭くなっている点は同図（ａ）のものと同じだが、さらに、パッケージ１０１２０ａ側の角部に切欠き部が形成されており、幅ｘ１、ｘ２と同方向に測った切欠き部近傍を含む幅ｘ３は、幅ｘ１より短く、幅ｘ２より長くなっている。同図（ｃ）に示す一体化パッケージ１０１２０は、パッケージ１０１２０ａ側の角部に切欠き部が形成されており、幅ｘ１、ｘ２と同方向に測った切欠き部近傍の幅ｘ３は、幅ｘ１より短く、幅ｘ２より長くなっている点は同図（ｂ）のものと同じだが、さらに、パッケージ１０１２０ａ先端面に凹部が形成されており、幅ｘ１に直交する長手方向の幅に関して、凹部も切欠き部も含まない領域の幅ｙ１に対し、凹部を含む領域の幅ｙ２は幅ｙ１より短くなっている。また、切欠き部近傍を含む幅ｙ３も幅ｙ１より短くなっている。
Next, a modification of the eighth embodiment will be described with reference to FIG. FIG. 6A shows the
なお、本発明に係る遊技台は、封入式パチンコ機やメダルレススロットマシンに適用することもできる。また、主制御部、第１副制御部、および第２副制御部をワンチップで構成してもよいし、主制御部と第１副制御部で双方向の通信が可能に構成してもよい。また、主制御部と第１副制御部で双方向の通信を可能とする一方で、第１副制御部から第２副制御部への通信は一方向の通信としてもよい。 The game machine according to the present invention can also be applied to a sealed pachinko machine or a medalless slot machine. In addition, the main control unit, the first sub control unit, and the second sub control unit may be configured as a single chip, or the main control unit and the first sub control unit may be configured to allow bidirectional communication. Good. Moreover, while enabling bidirectional communication between the main control unit and the first sub control unit, communication from the first sub control unit to the second sub control unit may be one-way communication.
また、本発明の実施の形態に記載された作用および効果は、本発明から生じる最も好適な作用および効果を列挙したに過ぎず、本発明による作用および効果は、本発明の実施の形態に記載されたものに限定されるものではない。また、実施形態に記載した複数の構成のうち、１つの構成に記載している内容を、他の構成に適用することでより遊技の幅を広げられる場合がある。したがって、例えば、ＷＤＴに基づくリセットに関する記載において、ＷＤＴタイムアウト信号（ＷＤＴ起動信号）を指定エリア外走行禁止信号に読み替えて適用してもよい。 Further, the actions and effects described in the embodiments of the present invention only list the most preferable actions and effects resulting from the present invention, and the actions and effects according to the present invention are described in the embodiments of the present invention. It is not limited to what was done. Further, in some cases, the contents described in one configuration among the plurality of configurations described in the embodiments may be applied to other configurations to further widen the game. Therefore, for example, in the description related to the reset based on WDT, the WDT timeout signal (WDT activation signal) may be replaced with the out-of-designated area travel prohibition signal.
上記実施形態に基づく本発明は以下のように記述することもできる。
＜付記Ａ＞
＜付記Ａ１＞
ＣＰＵと、
１６ビットの乱数値を少なくとも発生可能な乱数回路と、
前記ＣＰＵを少なくとも搭載したマイクロプロセッサと、
取り込み条件の成立があった場合に、前記乱数値を少なくとも取り込み可能な乱数値レジスタと、
を少なくとも備えた遊技台であって、
前記遊技台は、ぱちんこ機またはスロットマシンであり、
前記マイクロプロセッサは、前記乱数回路を少なくとも内蔵するものであり
前記乱数回路は、複数のレジスタによって少なくとも制御されるものであり、
前記乱数値レジスタは、前記複数のレジスタのうちの少なくとも一つのレジスタであり、
前記ＣＰＵは、乱数値格納条件の成立があった場合に、前記乱数値レジスタに取り込まれている前記乱数値をレジスタペアに少なくとも格納可能なものであり、
前記レジスタペアは、前記ＣＰＵの汎用レジスタである第一および第二のレジスタの組み合わせによって少なくとも構成されるものであり、
前記ＣＰＵは、１６ビットロード命令を少なくとも受け付け可能なものであり、
前記乱数値格納条件は、前記ＣＰＵが前記１６ビットロード命令を受け付けたことを少なくとも含むものである、
ことを特徴とする遊技台。
付記Ａ１に記載の遊技台において、「ＣＰＵ」は、「ＣＰＵコア」を示すものとしてもよい。「乱数回路」が発生する乱数は擬似乱数であってもよい（上記実施形態における８ビット乱数および１６ビット乱数は、８ビット擬似乱数、１６ビット擬似乱数としてもよい）。
＜付記Ａ２＞
付記Ａ１に記載の遊技台であって、
前記マイクロプロセッサは、遊技制御プログラムが少なくとも記憶されているＲＯＭを少なくとも内蔵するものであり、
前記マイクロプロセッサは、少なくともランダム延長機能を有し、
前記ランダム延長機能は、前記遊技制御プログラムの実行開始タイミングをランダムに変化させることが可能なものである、
ことを特徴とする遊技台。
＜付記Ａ３＞
付記Ａ２に記載の遊技台であって、
前記マイクロプロセッサは、信号出力端子を少なくとも備えるものであり、
前記信号出力端子からの出力は、少なくとも特定のタイミングで第一のレベルから該第一のレベルよりも高い第二のレベルに変化するものであり、
前記特定のタイミングは、前記ランダム延長機能の実行前である、
ことを特徴とする遊技台。
＜付記Ａ４＞
付記Ａ２またはＡ３に記載の遊技台であって、
少なくとも、セキュリティモードおよびユーザモードを備え、
前記遊技制御プログラムは、前記ユーザモードで実行されるユーザプログラムである、
ことを特徴とする遊技台。
＜付記Ａ５＞
付記Ａ２からＡ４のいずれか一項に記載の遊技台であって、
前記遊技制御プログラムの実行開始は、システムリセットおよびユーザリセットのうちの少なくともいずれか一方を受け付けた後でおこなわれるものである、
ことを特徴とする遊技台。
The present invention based on the above embodiment can also be described as follows.
<Appendix A>
<Appendix A1>
CPU,
A random number circuit capable of generating at least a 16-bit random number value;
A microprocessor equipped with at least the CPU;
A random value register capable of capturing at least the random number value when a capture condition is satisfied;
A game machine equipped with at least
The game table is a pachinko machine or a slot machine,
The microprocessor includes at least the random number circuit, and the random number circuit is at least controlled by a plurality of registers,
The random value register is at least one of the plurality of registers;
The CPU is capable of storing at least the random value stored in the random value register in a register pair when a random value storage condition is satisfied,
The register pair is constituted at least by a combination of first and second registers that are general-purpose registers of the CPU,
The CPU is capable of accepting at least a 16-bit load instruction;
The random value storage condition includes at least that the CPU has received the 16-bit load instruction.
A game stand characterized by that.
In the gaming machine described in Appendix A1, “CPU” may indicate “CPU core”. The random number generated by the “random number circuit” may be a pseudo-random number (the 8-bit random number and the 16-bit random number in the above embodiment may be an 8-bit pseudo-random number or a 16-bit pseudo-random number).
<Appendix A2>
A game machine as set forth in Appendix A1,
The microprocessor includes at least a ROM storing at least a game control program;
The microprocessor has at least a random extension function;
The random extension function is capable of randomly changing the execution start timing of the game control program.
A game stand characterized by that.
<Appendix A3>
A game machine as set forth in Appendix A2,
The microprocessor includes at least a signal output terminal,
The output from the signal output terminal changes from a first level to a second level higher than the first level at least at a specific timing,
The specific timing is before execution of the random extension function.
A game stand characterized by that.
<Appendix A4>
A game machine according to appendix A2 or A3,
At least with security mode and user mode,
The game control program is a user program executed in the user mode.
A game stand characterized by that.
<Appendix A5>
The game stand according to any one of appendices A2 to A4,
The execution start of the game control program is performed after receiving at least one of system reset and user reset.
A game stand characterized by that.
＜付記Ｂ＞
＜付記Ｂ１＞
乱数値を用いた制御を少なくとも実行可能な遊技制御手段と、
前記乱数値を少なくとも発生可能な第一の乱数手段と、
前記乱数値を少なくとも発生可能な第二の乱数手段と、
を少なくとも備えた遊技台であって、
前記遊技台は、ぱちんこ機またはスロットマシンであり、
前記第一の乱数手段は、第一の数値範囲から第一の乱数値を少なくとも発生可能なものであり、
前記第二の乱数手段は、第二の数値範囲から第二の乱数値を少なくとも発生可能なものであり、
前記第一の乱数手段の更新開始時期は、前記第二の乱数手段の更新開始時期とは異なるものである、
ことを特徴とする遊技台
＜付記Ｂ２＞
付記Ｂ１に記載の遊技台であって、
第一の処理を少なくとも前記遊技制御は含むものであり、
前記第一の乱数手段の更新開始時期は、前記遊技制御手段による前記第一の処理の実行よりも後である、
ことを特徴とする遊技台。
＜付記Ｂ３＞
付記Ｂ２に記載の遊技台であって、
前記第二の乱数手段の更新開始時期は、前記遊技制御手段による前記第一の処理の実行よりも前である、
ことを特徴とする遊技台。
＜付記Ｂ４＞
付記Ｂ２またはＢ３に記載の遊技台であって、
前記第一の処理は、該第一の処理よりも後に実行される第二の処理の実行時期を変化させることが可能なものである、
ことを特徴とする遊技台。
＜付記Ｂ５＞
付記Ｂ１〜Ｂ４の何れかに記載の遊技台であって、
前記第一の乱数手段と前記第二の乱数手段の少なくとも何れかに前記数値範囲の設定を少なくとも指示可能な第三の処理と、
前記第一の乱数手段と前記第二の乱数手段の少なくとも何れかによって導出された値を少なくとも取得可能な第四の処理と、
前記第四の処理によって取得された値に基づく判定を少なくとも実行可能な第五の処理と、を少なくとも前記遊技制御は含むものであり、
前記第一の数値範囲は、前記第三の処理によって設定されるものであり、
前記第二の数値範囲は、前記第三の処理によらずに設定されるものであり、
前記第一の数値範囲が設定された場合に、前記第一の乱数手段の更新が開始可能であることを特徴とする遊技台。
なお、本件の「第一の乱数手段」は、ソフトウェアによる乱数カウンタにより構成されていてもよい。また、本件の「第二の乱数手段」は、ソフトウェアによる乱数カウンタにより構成されていてもよい。
<Appendix B>
<Appendix B1>
Game control means capable of executing at least control using random values;
First random number means capable of generating at least the random number value;
A second random number means capable of generating at least the random value;
A game machine equipped with at least
The game table is a pachinko machine or a slot machine,
The first random number means is capable of generating at least a first random value from a first numerical range,
The second random number means can generate at least a second random value from a second numerical range,
The update start time of the first random number means is different from the update start time of the second random number means.
Game table <Appendix B2>
A gaming machine as set forth in Appendix B1,
The game control includes at least a first process,
The update start time of the first random number means is after execution of the first process by the game control means,
A game stand characterized by that.
<Appendix B3>
A gaming machine as set forth in Appendix B2,
The update start time of the second random number means is before the execution of the first process by the game control means,
A game stand characterized by that.
<Appendix B4>
A gaming table according to appendix B2 or B3,
The first process is capable of changing the execution timing of the second process executed after the first process.
A game stand characterized by that.
<Appendix B5>
A gaming table according to any one of appendices B1 to B4,
A third process capable of at least instructing at least one of the first random number means and the second random number means to set the numerical range;
A fourth process capable of obtaining at least a value derived by at least one of the first random number means and the second random number means;
The game control includes at least a fifth process capable of executing at least a determination based on the value acquired by the fourth process,
The first numerical range is set by the third process,
The second numerical range is set regardless of the third process,
The game machine, wherein the first random number means can be updated when the first numerical range is set.
The “first random number means” in this case may be constituted by a random number counter by software. In addition, the “second random number means” in this case may be configured by a software-based random number counter.
＜付記Ｃ＞
＜付記Ｃ１＞
ＣＰＵと、
乱数値を少なくとも発生可能な乱数回路と、
前記乱数値を用いた制御を少なくとも実行可能な遊技制御手段と、
前記ＣＰＵを少なくとも搭載したマイクロプロセッサと、
を少なくとも備えた遊技台であって、
前記遊技台は、ぱちんこ機またはスロットマシンであり、
前記マイクロプロセッサは、前記乱数回路を少なくとも内蔵するものであり
前記乱数回路の第一のチャネルは、第一の数値範囲から第一の乱数値を少なくとも発生可能なものであり、
前記乱数回路の第二のチャネルは、第二の数値範囲から第二の乱数値を少なくとも発生可能なものであり、
前記第一のチャネルの更新開始時期は、前記第二のチャネルの更新開始時期とは異なるものである、
ことを特徴とする遊技台。
＜付記Ｃ２＞
付記Ｃ１に記載の遊技台であって、
第一の処理を少なくとも前記遊技制御は含むものであり、
前記第一のチャネルの更新開始時期は、前記遊技制御手段による前記第一の処理の実行よりも後である、
ことを特徴とする遊技台。
＜付記Ｃ３＞
付記Ｃ２に記載の遊技台であって、
前記第二のチャネルの更新開始時期は、前記遊技制御手段による前記第一の処理の実行よりも前である、
ことを特徴とする遊技台。
＜付記Ｃ４＞
付記Ｃ２またはＣ３に記載の遊技台であって、
前記第一の処理は、該第一の処理よりも後に実行される第二の処理の実行時期を変化させることが可能なものである、
ことを特徴とする遊技台。
＜付記Ｃ５＞
付記Ｃ１〜Ｃ４の何れかに記載の遊技台であって、
前記乱数回路に前記数値範囲の設定を少なくとも指示可能な第三の処理と、
前記乱数回路によって導出された値を少なくとも取得可能な第四の処理と、
前記第四の処理によって取得された値に基づく判定を少なくとも実行可能な第五の処理と、を少なくとも前記遊技制御は含むものであり、
前記第一の数値範囲は、前記第三の処理によって設定されるものであり、
前記第二の数値範囲は、前記第三の処理によらずに設定されるものであり、
前記第一の数値範囲が設定された場合に、前記第一のチャネルの更新が開始可能であることを特徴とする遊技台。
<Appendix C>
<Appendix C1>
CPU,
A random number circuit capable of generating at least a random value;
Game control means capable of executing at least control using the random number value;
A microprocessor equipped with at least the CPU;
A game machine equipped with at least
The game table is a pachinko machine or a slot machine,
The microprocessor includes at least the random number circuit, and the first channel of the random number circuit is capable of generating at least a first random number value from a first numerical range,
The second channel of the random number circuit is capable of generating at least a second random value from a second numerical range;
The update start time of the first channel is different from the update start time of the second channel.
A game stand characterized by that.
<Appendix C2>
A gaming machine as set forth in Appendix C1,
The game control includes at least a first process,
The update start time of the first channel is after execution of the first process by the game control means,
A game stand characterized by that.
<Appendix C3>
A gaming machine as set forth in Appendix C2,
The update start time of the second channel is before execution of the first process by the game control means.
A game stand characterized by that.
<Appendix C4>
A gaming table according to appendix C2 or C3,
The first process is capable of changing the execution timing of the second process executed after the first process.
A game stand characterized by that.
<Appendix C5>
A gaming machine according to any one of appendices C1 to C4,
A third process capable of at least instructing the random number circuit to set the numerical range;
A fourth process capable of obtaining at least the value derived by the random number circuit;
The game control includes at least a fifth process capable of executing at least a determination based on the value acquired by the fourth process,
The first numerical range is set by the third process,
The second numerical range is set regardless of the third process,
The game machine, wherein the first channel update can be started when the first numerical range is set.
＜付記Ｄ＞
＜付記Ｄ１＞
ウォッチドッグタイマが少なくとも内蔵されたマイクロプロセッサと、
低電圧信号出力条件の成立があった場合に、低電圧信号を少なくとも出力可能な電圧監視手段と、
を備えた遊技台であって、
前記低電圧信号出力条件は、監視している電源ラインの電圧が基準電圧よりも低いことを少なくとも含むものであり、
前記遊技台は、ぱちんこ機またはスロットマシンであり、
前記ウォッチドッグタイマは、起動条件の成立があった場合に、少なくとも起動可能なものであり、
前記ウォッチドッグタイマは、前記電圧監視手段による前記低電圧信号の出力が停止された後で、起動されるものである、
ことを特徴とする遊技台。
＜付記Ｄ２＞
付記Ｄ１に記載の遊技台であって、
前記マイクロプロセッサは、遊技制御プログラムが少なくとも記憶されているＲＯＭを少なくとも備え、
前記マイクロプロセッサは、少なくともランダム延長機能を有し、
前記ランダム延長機能は、前記遊技制御プログラムの実行開始タイミングをランダムに変化させることが可能なものである、
ことを特徴とする遊技台。
＜付記Ｄ３＞
付記Ｄ２に記載の遊技台であって、
前記マイクロプロセッサは、信号出力端子を少なくとも備え、
前記信号出力端子からの出力は、少なくとも特定のタイミングで第一のレベルから該第一のレベルよりも高い第二のレベルに変化するものであり、
前記特定のタイミングは、前記ランダム延長機能の実行前である、
ことを特徴とする遊技台。
＜付記Ｄ４＞
付記Ｄ２またはＤ３に記載の遊技台であって、
少なくとも、セキュリティモードおよびユーザモードを備え、
前記遊技制御プログラムは、前記ユーザモードで実行されるユーザプログラムである、
ことを特徴とする遊技台。
＜付記Ｄ５＞
付記Ｄ２からＤ４のいずれか一項に記載の遊技台であって、
前記遊技制御プログラムの実行開始は、システムリセットおよびユーザリセットのうちの少なくともいずれか一方を受け付けた後でおこなわれるものである、
ことを特徴とする遊技台。
<Appendix D>
<Appendix D1>
A microprocessor with at least a built-in watchdog timer;
Voltage monitoring means capable of outputting at least a low voltage signal when a low voltage signal output condition is satisfied;
A game machine equipped with
The low voltage signal output condition includes at least that the voltage of the power supply line being monitored is lower than a reference voltage,
The game table is a pachinko machine or a slot machine,
The watchdog timer can be started at least when a start condition is established,
The watchdog timer is started after the output of the low voltage signal by the voltage monitoring means is stopped.
A game stand characterized by that.
<Appendix D2>
A game machine as set forth in Appendix D1,
The microprocessor includes at least a ROM storing at least a game control program,
The microprocessor has at least a random extension function;
The random extension function is capable of randomly changing the execution start timing of the game control program.
A game stand characterized by that.
<Appendix D3>
A game machine according to appendix D2,
The microprocessor includes at least a signal output terminal,
The output from the signal output terminal changes from a first level to a second level higher than the first level at least at a specific timing,
The specific timing is before execution of the random extension function.
A game stand characterized by that.
<Appendix D4>
A gaming machine according to appendix D2 or D3,
At least with security mode and user mode,
The game control program is a user program executed in the user mode.
A game stand characterized by that.
<Appendix D5>
The game stand according to any one of appendices D2 to D4,
The execution start of the game control program is performed after receiving at least one of system reset and user reset.
A game stand characterized by that.
＜付記Ｅ＞
＜付記Ｅ１＞
マイクロプロセッサを備えた遊技台であって、
前記遊技台は、ぱちんこ機またはスロットマシンであり、
前記マイクロプロセッサのパッケージは、ＤＩＰパッケージであり、
前記パッケージは、第一の領域と第二の領域を少なくとも含んで構成されたものであり、
前記第二の領域の幅は、前記第一の領域の幅より狭いこと
を特徴とする遊技台。
＜付記Ｅ２＞
付記Ｅ１に記載の遊技台であって、
前記第一の領域の幅（ｘ１）と前記第二の領域の幅（ｘ２）は、前記第一の領域から前記第二の領域に続く方向に直交する方向の幅であること
を特徴とする遊技台。
＜付記Ｅ３＞
付記Ｅ１またはＥ２に記載の遊技台であって、
前記第一の領域の第一の側面、および該第一の側面に対向する第二の側面の各々に複数の端子が設けられており、
前記第二の領域の前記第一の側面および前記第二の側面には端子が設けられていないこと
を特徴とする遊技台。
＜付記Ｅ４＞
付記Ｅ１からＥ３のいずれか一項に記載の遊技台であって、
前記パッケージは、前記第一の領域、前記第二の領域および第三の領域を少なくとも含んで構成されたものであり、
前記第二の領域の幅は、前記第三の領域の幅より狭いこと
を特徴とする遊技台。
＜付記Ｅ５＞
付記Ｅ４に記載の遊技台であって、
前記第二の領域は、前記第一の領域および前記第二の領域の間に設けられていること
を特徴とする遊技台。
<Appendix E>
<Appendix E1>
A gaming machine with a microprocessor,
The game table is a pachinko machine or a slot machine,
The microprocessor package is a DIP package;
The package includes at least a first region and a second region,
The game machine characterized in that the width of the second area is narrower than the width of the first area.
<Appendix E2>
A gaming machine as set forth in Appendix E1,
The width (x1) of the first region and the width (x2) of the second region are widths in a direction perpendicular to the direction from the first region to the second region. Amusement stand.
<Appendix E3>
A game machine according to appendix E1 or E2,
A plurality of terminals are provided on each of the first side surface of the first region and the second side surface facing the first side surface,
The game table according to
<Appendix E4>
The game stand according to any one of appendices E1 to E3,
The package is configured to include at least the first region, the second region, and a third region,
The game machine characterized in that the width of the second area is narrower than the width of the third area.
<Appendix E5>
A gaming machine as set forth in Appendix E4,
The game machine characterized in that the second area is provided between the first area and the second area.
＜付記Ｆ＞
＜付記Ｆ１＞
遊技制御を少なくとも実行可能な遊技制御手段と、
を備えた遊技台であって、
前記遊技台は、ぱちんこ機またはスロットマシンであり、
前記遊技制御手段は、第一の数値取得条件の成立があった場合に、前記第一の数値を少なくとも取得可能なものであり、
前記遊技制御手段は、第二の数値取得条件の成立があった場合に、前記第二の数値を少なくとも取得可能なものである、
ことを特徴とする遊技台。
＜付記Ｆ２＞
付記Ｆ１に記載の遊技台であって、
前記遊技制御手段は、当否判定条件の成立があった場合に、当否判定処理を少なくとも実行可能なものであり、
前記当否判定処理は、前記第一の数値および前記第二の数値を少なくとも用いて実行されるものである、
ことを特徴とする遊技台。
＜付記Ｆ３＞
付記Ｆ１またはＦ２に記載の遊技台であって、
クロックを少なくとも生成可能なクロック生成回路と、
前記クロックの入力に応じて乱数値を少なくとも更新可能な乱数値更新回路と、
取り込み条件の成立があった場合に、前記乱数値を少なくとも取り込み可能な乱数値レジスタと、
を備え、
前記第一の数値および前記第二の数値のうちの少なくとも一方は、前記乱数値レジスタに取り込まれた前記乱数値である、
ことを特徴とする遊技台。
＜付記Ｆ４＞
付記Ｆ３に記載の遊技台であって、
前記乱数値は、１６ビット乱数である、
ことを特徴とする遊技台。
＜付記Ｆ５＞
付記Ｆ１からＦ４のいずれか一項に記載の遊技台であって、
前記遊技制御手段は、遊技制御処理を少なくとも実行可能な主制御マイクロプロセッサを少なくとも含むものである、
ことを特徴とする遊技台。
<Appendix F>
<Appendix F1>
Game control means capable of executing at least game control;
A game machine equipped with
The game table is a pachinko machine or a slot machine,
The game control means can acquire at least the first numerical value when the first numerical value acquisition condition is satisfied,
The game control means can acquire at least the second numerical value when the second numerical value acquisition condition is satisfied.
A game stand characterized by that.
<Appendix F2>
A gaming machine as set forth in Appendix F1,
The game control means is capable of executing at least a success / failure determination process when a failure / notification condition is established,
The success / failure determination process is executed using at least the first numerical value and the second numerical value.
A game stand characterized by that.
<Appendix F3>
A gaming machine according to appendix F1 or F2,
A clock generation circuit capable of generating at least a clock; and
A random value updating circuit capable of at least updating a random value according to the input of the clock;
A random value register capable of capturing at least the random number value when a capture condition is satisfied;
With
At least one of the first numerical value and the second numerical value is the random number value taken into the random value register,
A game stand characterized by that.
<Appendix F4>
A gaming machine as set forth in Appendix F3,
The random value is a 16-bit random number.
A game stand characterized by that.
<Appendix F5>
The game stand according to any one of appendices F1 to F4,
The game control means includes at least a main control microprocessor capable of executing at least a game control process.
A game stand characterized by that.
＜付記Ｇ＞
＜付記Ｇ１＞
所定のセンサと、
制御プログラムデータで示される命令に基づいて複数の遊技制御処理を実行するＣＰＵと、
所定の数値範囲内で数値を更新するとともに、該数値を前記ＣＰＵへ送信可能に構成された乱数回路と、
制御プログラムデータを記憶したＲＯＭと、を備え、
前記乱数回路は、
保持指示を受けたことに基づいて更新されている前記数値を保持し、
送信指示を受けたことに基づいて保持されている該数値を送信するものであり、
前記ＣＰＵは、
前記複数の遊技制御処理それぞれをメイン制御および所定の周期ごとに実行される割込み制御のうちの少なくともいずれか一方の制御において実行し、
前記所定のセンサから出力される信号を監視する処理、該所定のセンサの監視結果の履歴が予め定められた所定のパターンと一致した否かを判定する第一の判定処理、および該第一の判定処理によって該所定のセンサの監視結果の履歴が該所定のパターンと一致したことに基づいて前記乱数回路に対して前記保持指示を行う処理を該割込み制御において実行し、
該乱数回路に対して前記送信指示を行う処理を該メイン制御または該割込み制御において実行し、
該乱数回路から送信された前記数値を用いた当否判定処理を該メイン制御または該割込み制御において実行し、
演算処理、該演算処理の結果を用いて所定の条件が成立したか否かを判定する第二の判定処理、該第二の判定処理の判定結果に応じた処理に分岐させる分岐処理、および該分岐処理によって分岐された先の処理である分岐先処理を、少なくとも該割込み制御において実行し、
前記制御プログラムデータで示される単一の命令である特定の命令に基づいて、該演算処理、該第二の判定処理および該分岐処理を実行し、
該特定の命令に基づく処理に要する時間を同一にすることで、該第二の判定処理によって該所定の条件が成立したと判定された場合、および該判定処理によって該所定の条件が成立したと判定されなかった場合のいずれの場合であっても、同一のタイミングで該分岐先処理の実行を開始するものであることを特徴とする遊技台。
＜付記Ｇ２＞
所定のセンサと、
制御プログラムデータで示される命令に基づいて複数の遊技制御処理を実行するＣＰＵと
所定の数値範囲内で数値を更新するとともに、該数値を前記ＣＰＵへ送信可能に構成された乱数回路と、
前記制御プログラムデータを記憶したＲＯＭと、を備え、
前記乱数回路は、
送信指示を受けたことに基づいて更新されている前記数値を送信するものであり、
前記ＣＰＵは、
前記複数の遊技制御処理それぞれをメイン制御および所定の周期ごとに実行される割込み制御のうちの少なくともいずれか一方の制御において実行し、
前記所定のセンサから出力される信号を監視する処理、該所定のセンサの監視結果の履歴が予め定められた所定のパターンと一致した否かを判定する第一の判定処理、該第一の判定処理によって該所定のセンサの監視結果の履歴が該所定のパターンと一致したことに基づいて前記乱数回路に対して前記送信指示を行う処理を、該割込み制御において実行し、
該乱数回路から送信された前記数値を用いた当否判定処理を該メイン制御または該割込み制御において実行し、
演算処理、該演算処理の結果を用いて所定の条件が成立したか否かを判定する第二の判定処理、該第二の判定処理の判定結果に応じた処理に分岐させる分岐処理、および該分岐処理によって分岐された先の処理である分岐先処理を、少なくとも該割込み制御において実行し、
前記制御プログラムデータで示される単一の命令である特定の命令に基づいて、該演算処理、該第二の判定処理および該分岐処理を実行し、
該特定の命令に基づく処理に要する時間を同一にすることで、該第二の判定処理によって該所定の条件が成立したと判定された場合、および該判定処理によって該所定の条件が成立したと判定されなかった場合のいずれの場合であっても、同一のタイミングで該分岐先処理の実行を開始するものであることを特徴とする遊技台。
<Appendix G>
<Appendix G1>
A given sensor;
A CPU that executes a plurality of game control processes based on instructions indicated by the control program data;
A random number circuit configured to update a numerical value within a predetermined numerical range and transmit the numerical value to the CPU;
A ROM storing control program data,
The random number circuit includes:
Holds the numerical value that has been updated based on receiving the hold instruction,
The numerical value held based on receiving the transmission instruction is transmitted,
The CPU
Each of the plurality of game control processes is executed in at least one of main control and interrupt control executed every predetermined cycle,
A process for monitoring a signal output from the predetermined sensor, a first determination process for determining whether a history of monitoring results of the predetermined sensor matches a predetermined pattern, and the first In the interrupt control, a process of performing the holding instruction to the random number circuit based on the fact that the monitoring result history of the predetermined sensor matches the predetermined pattern by the determination process,
The main control or the interrupt control performs a process of giving the transmission instruction to the random number circuit,
The main control or the interrupt control is executed in the main control or the interrupt control using the numerical value transmitted from the random number circuit.
A calculation process, a second determination process for determining whether or not a predetermined condition is satisfied using a result of the calculation process, a branch process for branching to a process according to the determination result of the second determination process, and the A branch destination process that is a process branched by the branch process is executed at least in the interrupt control,
Based on a specific instruction that is a single instruction indicated by the control program data, the arithmetic processing, the second determination processing, and the branch processing are executed,
When it is determined that the predetermined condition is satisfied by the second determination process by making the time required for the process based on the specific instruction the same, and when the predetermined condition is satisfied by the determination process A game machine characterized by starting execution of the branch destination process at the same timing in any case where the determination is not made.
<Appendix G2>
A given sensor;
A CPU for executing a plurality of game control processes based on an instruction indicated by the control program data, a random number circuit configured to update the numerical value within a predetermined numerical range, and to transmit the numerical value to the CPU;
A ROM storing the control program data,
The random number circuit includes:
The numerical value updated based on receiving the transmission instruction is transmitted,
The CPU
Each of the plurality of game control processes is executed in at least one of main control and interrupt control executed every predetermined cycle,
A process for monitoring a signal output from the predetermined sensor, a first determination process for determining whether or not a history of monitoring results of the predetermined sensor matches a predetermined pattern, the first determination A process for performing the transmission instruction to the random number circuit based on the fact that the monitoring result history of the predetermined sensor matches the predetermined pattern by the process is executed in the interrupt control,
The main control or the interrupt control is executed in the main control or the interrupt control using the numerical value transmitted from the random number circuit.
A calculation process, a second determination process for determining whether or not a predetermined condition is satisfied using a result of the calculation process, a branch process for branching to a process according to the determination result of the second determination process, and the A branch destination process that is a process branched by the branch process is executed at least in the interrupt control,
Based on a specific instruction that is a single instruction indicated by the control program data, the arithmetic processing, the second determination processing, and the branch processing are executed,
When it is determined that the predetermined condition is satisfied by the second determination process by making the time required for the process based on the specific instruction the same, and when the predetermined condition is satisfied by the determination process A game machine characterized by starting execution of the branch destination process at the same timing in any case where the determination is not made.
＜付記Ｈ＞
＜付記Ｈ１＞
複数の遊技制御処理を実行するＣＰＵと、
所定の数値範囲内で数値を更新するとともに、該数値を前記ＣＰＵへ送信可能に構成された乱数回路と、を備え、
前記乱数回路は、
前記所定の数値範囲を設定可能に構成され、
更新範囲設定指示を受けたことに基づいて該所定の数値範囲を設定し、
保持指示を受けたことに基づいて更新されている前記数値を保持し、
送信指示を受けたことに基づいて保持されている該数値を送信するものであり、
前記ＣＰＵは、
前記複数の遊技制御処理それぞれをメイン制御および所定の周期ごとに実行される割込み制御のうちの少なくともいずれか一方の制御において実行し、
前記乱数回路に対して前記保持指示を行う処理を該割込み制御において実行し、
該乱数回路に対して前記送信指示を行う処理を該メイン制御または該割込み制御において実行し、
該乱数回路から送信された前記数値を用いた当否判定処理を該メイン制御または該割込み制御において実行し、
該複数の遊技制御処理が最初から実行される場合において、該乱数回路に対して前記更新範囲設定指示を行う処理、および該割込み制御を許可する処理それぞれを、該メイン制御において実行し、
該割込み制御が禁止されている状態において該乱数回路に対して該更新範囲設定指示を行う処理を実行し、
該乱数回路に対して該更新範囲設定指示を行う処理を実行した後に該割込み制御を許可する処理を実行するものであることを特徴とする遊技台。
＜付記Ｈ２＞
複数の遊技制御処理を実行するＣＰＵと、
所定の数値範囲内で数値を更新するとともに、該数値を前記ＣＰＵへ送信可能に構成された乱数回路と、を備え、
前記乱数回路は、
前記所定の数値範囲を設定可能に構成され、
更新範囲設定指示を受けたことに基づいて該所定の数値範囲を設定し、
送信指示を受けたことに基づいて更新されている前記数値を送信するものであり、
前記ＣＰＵは、
前記複数の遊技制御処理それぞれをメイン制御および所定の周期ごとに実行される割込み制御のうちの少なくともいずれか一方の制御において実行し、
前記乱数回路に対して前記送信指示を行う処理を該割込み制御において実行し、
該乱数回路から送信された前記数値を用いた当否判定処理を該メイン制御または該割込み制御において実行し、
該複数の遊技制御処理が最初から実行される場合において、該乱数回路に対して前記更新範囲設定指示を行う処理、および該割込み制御を許可する処理それぞれを、該メイン制御において実行し、
該割込み制御が禁止されている状態において該乱数回路に対して該更新範囲設定指示を行う処理を実行し、
該乱数回路に対して該更新範囲設定指示を行う処理を実行した後に該割込み制御を許可する処理を実行するものであることを特徴とする遊技台。
＜付記Ｈ３＞
付記Ｈ１またはＨ２に記載の遊技台であって、
前記複数の遊技制御処理を正常に復帰させるためのリセット回路を備え、
前記リセット回路は、
前記複数の遊技制御処理の進行に関する異常が発生したか否かを判定するとともに、該判定によって該異常が発生したと判定されたことに基づいて復帰指示を前記ＣＰＵに対して行うものであり、
前記ＣＰＵは、
前記復帰指示を受けた場合において前記複数の遊技制御処理を最初から実行するものであることを特徴とする遊技台。
＜付記Ｈ４＞
付記Ｈ３に記載の遊技台であって、
前記ＣＰＵ、前記乱数回路および前記リセット回路を少なくとも有するマイクロプロセッサを備え、
前記マイクロプロセッサは、
少なくとも前記リセット回路によって前記異常が発生したと判定されたことに基づいて、セキュリティチェックが行われるセキュリティモードに所定の期間に亘り滞在した後、前記ＣＰＵによって前記複数の遊技制御処理が実行されるユーザモードへ移行するものであることを特徴とする遊技台。
<Appendix H>
<Appendix H1>
A CPU for executing a plurality of game control processes;
A random number circuit configured to update a numerical value within a predetermined numerical value range and transmit the numerical value to the CPU,
The random number circuit includes:
The predetermined numerical range is configured to be settable,
Set the predetermined numerical range based on receiving the update range setting instruction,
Holds the numerical value that has been updated based on receiving the hold instruction,
The numerical value held based on receiving the transmission instruction is transmitted,
The CPU
Each of the plurality of game control processes is executed in at least one of main control and interrupt control executed every predetermined cycle,
In the interrupt control, a process for giving the holding instruction to the random number circuit is executed.
The main control or the interrupt control performs a process of giving the transmission instruction to the random number circuit,
The main control or the interrupt control is executed in the main control or the interrupt control using the numerical value transmitted from the random number circuit.
When the plurality of game control processes are executed from the beginning, the main control performs the process of instructing the update range setting instruction to the random number circuit and the process of permitting the interrupt control.
In a state where the interrupt control is prohibited, a process for instructing the update range setting to the random number circuit is executed,
A game machine characterized by executing a process of permitting the interrupt control after executing a process of instructing the update range setting to the random number circuit.
<Appendix H2>
A CPU for executing a plurality of game control processes;
A random number circuit configured to update a numerical value within a predetermined numerical value range and transmit the numerical value to the CPU,
The random number circuit includes:
The predetermined numerical range is configured to be settable,
Set the predetermined numerical range based on receiving the update range setting instruction,
The numerical value updated based on receiving the transmission instruction is transmitted,
The CPU
Each of the plurality of game control processes is executed in at least one of main control and interrupt control executed every predetermined cycle,
In the interrupt control, a process for giving the transmission instruction to the random number circuit is executed.
The main control or the interrupt control is executed in the main control or the interrupt control using the numerical value transmitted from the random number circuit.
When the plurality of game control processes are executed from the beginning, the main control performs the process of instructing the update range setting instruction to the random number circuit and the process of permitting the interrupt control.
In a state where the interrupt control is prohibited, a process for instructing the update range setting to the random number circuit is executed,
A game machine characterized by executing a process of permitting the interrupt control after executing a process of instructing the update range setting to the random number circuit.
<Appendix H3>
A gaming machine according to appendix H1 or H2,
A reset circuit for normally returning the plurality of game control processes;
The reset circuit is
It is determined whether or not an abnormality relating to the progress of the plurality of game control processes has occurred, and a return instruction is given to the CPU based on the determination that the abnormality has occurred.
The CPU
A gaming table characterized by executing the plurality of gaming control processes from the beginning when receiving the return instruction.
<Appendix H4>
A gaming machine as set forth in Appendix H3,
A microprocessor having at least the CPU, the random number circuit, and the reset circuit;
The microprocessor is
A user who executes the plurality of game control processes by the CPU after staying in a security mode in which a security check is performed for a predetermined period based on at least the determination that the abnormality has occurred by the reset circuit A game table characterized by transitioning to a mode.
＜付記Ｉ＞
＜付記Ｉ１＞
複数の遊技制御処理を実行するＣＰＵと、
前記複数の遊技制御処理を正常に復帰させるためのリセット回路と、
遊技に関するデータを記憶するＲＷＭと、備え、
前記ＲＷＭは、
前記複数の遊技制御処理を正常に復帰させるための復帰データを記憶し、
電源ステータスの情報を記憶する所定の記憶領域を有するものであり、
前記リセット回路は、
開始指示を受けたことに基づいて経過時間の計測を開始し、
再開始指示を受けたことに基づいて計測している該経過時間を初期化するとともに、初期化された該経過時間の計測を再び開始し、
該経過時間が予め定められた所定の時間となったか否かを判定し、
該経過時間が該所定の時間となったと判定したことに基づいて前記ＣＰＵに対して復帰指示を行うものであり、
前記ＣＰＵは、
前記複数の遊技制御処理それぞれをメイン制御および所定の周期ごとに実行される割込み制御のうちの少なくともいずれか一方の制御において実行し、
電源が遮断される場合において該電源が遮断されることを示す所定のデータを前記所定の記憶領域に記憶させる処理を実行し、
前記復帰指示を受けた場合には該所定のデータを該所定の記憶領域に記憶させる処理を実行せず、
該電源が投入された場合または前記復帰指示を受けた場合において該複数の遊技制御処理を最初から実行し、
該複数の遊技制御処理を最初から実行する場合において該所定の記憶領域に該所定のデータが記憶されているか否かを判定する判定処理を実行し、
該判定処理によって該所定の記憶領域に該所定のデータが記憶されていると判定された場合には、前記復帰データを用いた復帰処理を実行することが可能であり
該判定処理によって該所定の記憶領域に該所定のデータが記憶されていないと判定された場合には、該復帰処理を実行することが不可能であり、
前記再開始指示を行う処理を前記割込み制御において実行し、
少なくとも該復帰処理を実行した後であり、かつ最初の該割込み制御が実行される前に、前記リセット回路に対して前記開始指示を行う処理を実行するものであることを特徴とする遊技台。
＜付記Ｉ２＞
付記Ｉ１に記載の遊技台であって、
前記ＣＰＵ、前記リセット回路および前記ＲＷＭを少なくとも有するマイクロプロセッサを備え、
前記マイクロプロセッサは、
少なくとも前記リセット回路によって前記経過時間が前記所定の時間となったと判定されたことに基づいて、セキュリティチェックが行われるセキュリティモードに所定の期間に亘り滞在した後、前記ＣＰＵによって前記複数の遊技制御処理が実行されるユーザモードへ移行するものであることを特徴とする遊技台。
＜付記Ｉ３＞
複数の遊技制御処理を実行するＣＰＵと、
前記複数の遊技制御処理を正常に復帰させるためのリセット回路と、
遊技に関するデータを記憶するＲＷＭと、備え、
前記ＲＷＭは、
前記複数の遊技制御処理を正常に復帰させるための復帰データを記憶し、
電源ステータスの情報を記憶する所定の記憶領域を有するものであり、
前記リセット回路は、開始指示を受けたことに基づいて経過時間の計測を開始し、
再開始指示を受けたことに基づいて計測している該経過時間を初期化するとともに、初期化された該経過時間の計測を再び開始し、
該経過時間が予め定められた所定の時間となったか否かを判定し、
該経過時間が該所定の時間となったと判定したことに基づいて前記ＣＰＵに対して復帰指示を行うものであり、
前記ＣＰＵは、
前記複数の遊技制御処理それぞれをメイン制御および所定の周期ごとに実行される割込み制御のうちの少なくともいずれか一方の制御において実行し、
電源が遮断される場合において該電源が遮断されることを示す所定のデータを前記所定の記憶領域に記憶させる処理を実行し、
前記復帰指示を受けた場合には該所定のデータを該所定の記憶領域に記憶させる処理を実行せず、
該電源が投入された場合または前記復帰指示を受けた場合において該複数の遊技制御処理を最初から実行し、
該複数の遊技制御処理を最初から実行する場合において該所定の記憶領域に該所定のデータが記憶されているか否かを判定する判定処理を実行し、
該判定処理によって該所定の記憶領域に該所定のデータが記憶されていると判定された場合には、前記復帰データを用いた復帰処理を実行することが可能であり、
該判定処理によって該所定の記憶領域に該所定のデータが記憶されていないと判定された場合には、前記復帰データを初期化する初期化処理を実行し、
前記再開始指示を行う処理を前記割込み制御において実行し、
少なくとも該初期化処理を実行した後であり、かつ最初の該割込み制御が実行される前に、前記リセット回路に対して前記開始指示を行う処理を実行するものであることを特徴とする遊技台。
<Appendix I>
<Appendix I1>
A CPU for executing a plurality of game control processes;
A reset circuit for normally returning the plurality of game control processes;
RWM that stores data related to games, and
The RWM is
Storing return data for normally returning the plurality of game control processes;
It has a predetermined storage area for storing power status information,
The reset circuit is
Start measuring elapsed time based on receiving the start instruction,
Initializing the elapsed time being measured based on receiving the restart instruction, and restarting the measurement of the elapsed time initialized,
It is determined whether the elapsed time has reached a predetermined time,
Instructing the CPU to return based on the determination that the elapsed time has reached the predetermined time,
The CPU
Each of the plurality of game control processes is executed in at least one of main control and interrupt control executed every predetermined cycle,
Executing a process of storing predetermined data indicating that the power supply is cut off in the predetermined storage area when the power supply is cut off;
When the return instruction is received, the process of storing the predetermined data in the predetermined storage area is not executed,
When the power is turned on or when the return instruction is received, the plurality of game control processes are executed from the beginning,
A determination process for determining whether or not the predetermined data is stored in the predetermined storage area when the plurality of game control processes are executed from the beginning;
When it is determined by the determination process that the predetermined data is stored in the predetermined storage area, a return process using the return data can be executed. When it is determined that the predetermined data is not stored in the storage area, it is impossible to execute the return process,
The process for performing the restart instruction is executed in the interrupt control,
A game machine characterized by executing a process of giving the start instruction to the reset circuit at least after the return process is executed and before the first interrupt control is executed.
<Appendix I2>
A gaming machine as set forth in Appendix I1,
A microprocessor having at least the CPU, the reset circuit, and the RWM;
The microprocessor is
The plurality of game control processes are performed by the CPU after staying in a security mode in which a security check is performed for a predetermined period based on at least the reset circuit determining that the elapsed time has reached the predetermined time. A game table that shifts to a user mode in which is executed.
<Appendix I3>
A CPU for executing a plurality of game control processes;
A reset circuit for normally returning the plurality of game control processes;
RWM that stores data related to games, and
The RWM is
Storing return data for normally returning the plurality of game control processes;
It has a predetermined storage area for storing power status information,
The reset circuit starts measuring elapsed time based on receiving a start instruction,
Initializing the elapsed time being measured based on receiving the restart instruction, and restarting the measurement of the elapsed time initialized,
It is determined whether the elapsed time has reached a predetermined time,
Instructing the CPU to return based on the determination that the elapsed time has reached the predetermined time,
The CPU
Each of the plurality of game control processes is executed in at least one of main control and interrupt control executed every predetermined cycle,
Executing a process of storing predetermined data indicating that the power supply is cut off in the predetermined storage area when the power supply is cut off;
When the return instruction is received, the process of storing the predetermined data in the predetermined storage area is not executed,
When the power is turned on or when the return instruction is received, the plurality of game control processes are executed from the beginning,
A determination process for determining whether or not the predetermined data is stored in the predetermined storage area when the plurality of game control processes are executed from the beginning;
If it is determined by the determination process that the predetermined data is stored in the predetermined storage area, a return process using the return data can be executed.
If it is determined by the determination process that the predetermined data is not stored in the predetermined storage area, an initialization process for initializing the return data is executed,
The process for performing the restart instruction is executed in the interrupt control,
A game machine characterized by executing a process of giving the start instruction to the reset circuit at least after the initialization process is executed and before the first interrupt control is executed. .
＜付記Ｊ＞
＜付記Ｊ１＞
ＣＰＵを有し、遊技制御を行う遊技制御手段を備えた遊技台であって、
前記遊技台は、ぱちんこ機またはスロットマシンであり、
前記ＣＰＵは、マイクロコンピュータに内蔵され、
前記ＣＰＵは、少なくとも特定レジスタを備え、
前記ＣＰＵは、前記特定レジスタに値をセットする機能のうち、ロード命令を受けたことに基づいて行われるものとしては、直値により値をセットする機能のみを有することを特徴とする遊技台。
＜付記Ｊ２＞
付記Ｊ１に記載の遊技台であって、
前記ＣＰＵは、前記特定レジスタに値をセットする機能のうち、ロード命令を受けたことに基づいて行われるもの以外のものとして、所定の値を初期値としてセットする機能を少なくとも有することを特徴とする遊技台。
＜付記Ｊ３＞
付記Ｊ１またはＪ２に記載の遊技台であって、
演出制御を行う演出制御手段を備え、
前記ＣＰＵを内蔵した前記マイクロコンピュータは、前記演出制御手段に搭載されず、前記遊技制御手段にのみ搭載されることを特徴とする遊技台。
＜付記Ｊ４＞
付記Ｊ１またはＪ２に記載の遊技台であって、
演出制御を行う演出制御手段と、
払出制御を行う払出制御手段と、を備え、
前記ＣＰＵを内蔵した前記マイクロコンピュータは、前記演出制御手段に搭載されず、前記遊技制御手段および前記払出制御手段のうちの少なくとも一方に搭載されることを特徴とする遊技台。
<Appendix J>
<Appendix J1>
A game machine having a CPU and game control means for controlling game,
The game table is a pachinko machine or a slot machine,
The CPU is built in a microcomputer,
The CPU includes at least a specific register,
Among the functions for setting a value in the specific register, the CPU has only a function for setting a value based on a direct value as a function that is performed based on receiving a load instruction.
<Appendix J2>
A game machine as set forth in Appendix J1,
The CPU has at least a function of setting a predetermined value as an initial value as a function other than that performed based on receiving a load command among the functions of setting a value in the specific register. To play.
<Appendix J3>
A gaming machine according to appendix J1 or J2,
Providing production control means for performing production control,
The gaming machine according to
<Appendix J4>
A gaming machine according to appendix J1 or J2,
Production control means for performing production control;
A payout control means for performing payout control,
The gaming machine according to
＜付記Ｋ＞
＜付記Ｋ１＞
ＣＰＵと、
遊技制御プログラムが記憶されたＲＯＭと、
データを一時記憶可能なＲＡＭと、
を内蔵するマイクロコンピュータを備えた遊技台であって、
前記遊技台は、ぱちんこ機またはスロットマシンであり、
前記ＣＰＵは、少なくとも特定のレジスタを有し、
前記ＲＡＭの先頭アドレスの上位バイトは、前記ＲＯＭの先頭アドレスの上位バイトよりも大きく、
前記ＣＰＵは、前記特定のレジスタに値をセットする機能のうち、ロード命令を受けたことに基づいて行われるものとしては、直値により値をセットする機能のみを有し、
前記ＣＰＵは、前記特定のレジスタに値をセットする機能のうち、前記ロード命令を受けたことに基づいて行われるもの以外のものとしては、前記ＲＡＭの先頭アドレスの上位バイトと同じ値を初期値としてセットする機能を少なくとも有する、
ことを特徴とする遊技台。
＜付記Ｋ２＞
付記Ｋ１に記載の遊技台であって、
前記マイクロコンピュータは、リセット信号を入力してから、前記ＣＰＵによる前記遊技制御プログラムの実行が開始されるまでの間に、該遊技制御プログラムの認証を行うセキュリティチェックを少なくとも実行するセキュリティモードに移行可能であり、
該セキュリティモードの時間は、ランダムな時間分の延長が可能である、
ことを特徴とする遊技台。
＜付記Ｋ３＞
付記Ｋ２に記載の遊技台であって、
前記初期値のセットは、前記ＣＰＵが前記遊技制御プログラムの実行開始前に該遊技制御プログラムによらずに行うものであることを特徴とする遊技台。
＜付記Ｋ４＞
付記Ｋ２またはＫ３に記載の遊技台であって、
前記遊技制御プログラムの実行開始は、前記リセット信号の入力によるシステムリセットおよびユーザーリセットのうちの少なくともいずれか一方を受け付けた後で行われることを特徴とする遊技台。
＜付記Ｋ５＞
付記Ｋ２〜Ｋ４のいずれかに記載の遊技台であって、
少なくとも、前記セキュリティモードと、ユーザーモードを備え、
前記遊技制御プログラムは、前記ユーザーモードで実行されるユーザープログラムであることを特徴とする遊技台。
＜付記Ｋ６＞
付記Ｋ１〜Ｋ５のいずれかに記載の遊技台であって、
遊技制御を行う遊技制御手段と、
演出制御を行う演出制御手段と、を備え、
前記マイクロコンピュータは、前記演出制御手段に搭載されず、前記遊技制御手段にのみ搭載されることを特徴とする遊技台。
＜付記Ｋ７＞
付記Ｋ１〜Ｋ５のいずれかに記載の遊技台であって、
遊技制御を行う遊技制御手段と、
演出制御を行う演出制御手段と、
払出制御を行う払出制御手段と、を備え、
前記マイクロコンピュータは、前記演出制御手段に搭載されず、前記遊技制御手段および前記払出制御手段のうちの少なくとも一方に搭載されることを特徴とする遊技台。
<Appendix K>
<Appendix K1>
CPU,
ROM storing a game control program;
RAM that can temporarily store data;
A game machine equipped with a microcomputer incorporating
The game table is a pachinko machine or a slot machine,
The CPU has at least a specific register,
The upper byte of the start address of the RAM is larger than the upper byte of the start address of the ROM,
Among the functions for setting a value in the specific register, the CPU has only a function for setting a value based on a direct value, as performed based on receiving a load instruction,
The CPU sets the value in the specific register other than that performed based on receiving the load instruction, and the initial value is the same value as the upper byte of the top address of the RAM. Having at least a function to set as,
A game stand characterized by that.
<Appendix K2>
The game stand according to appendix K1,
The microcomputer can shift to a security mode in which at least a security check for authenticating the game control program is executed after the reset signal is input and before the execution of the game control program by the CPU is started. And
The time of the security mode can be extended for a random time.
A game stand characterized by that.
<Appendix K3>
A game machine as set forth in Appendix K2,
The gaming machine is characterized in that the initial value is set by the CPU without depending on the game control program before the execution of the game control program is started.
<Appendix K4>
A game stand according to appendix K2 or K3,
The game machine is characterized in that execution of the game control program is performed after receiving at least one of a system reset and a user reset by inputting the reset signal.
<Appendix K5>
The game stand according to any one of appendices K2 to K4,
At least the security mode and the user mode,
The gaming machine, wherein the game control program is a user program executed in the user mode.
<Appendix K6>
The game stand according to any one of appendices K1 to K5,
Game control means for performing game control;
Production control means for performing production control,
The gaming machine is characterized in that the microcomputer is not mounted on the effect control means but only on the game control means.
<Appendix K7>
The game stand according to any one of appendices K1 to K5,
Game control means for performing game control;
Production control means for performing production control;
A payout control means for performing payout control,
The gaming machine is characterized in that the microcomputer is mounted on at least one of the game control means and the payout control means without being mounted on the effect control means.
＜付記Ｌ＞
＜付記Ｌ１＞
複数のアドレスそれぞれで示される記憶領域に制御プログラムデータおよび該制御プログラムデータに基づいて参照される参照データを含む複数種類のデータを記憶したＲＯＭと、
前記ＲＯＭに記憶された前記制御プログラムデータおよび前記参照データに基づいて所定の周期毎に実行される割込み処理を含む複数種類の遊技制御処理を実行するＣＰＵと、
を備え、
前記ＲＯＭは、
１又は複数の前記制御プログラムデータであって、前記ＣＰＵが実行する複数種類の命令それぞれに対応した命令データと、
１又は複数の前記制御プログラムデータであって、前記ＣＰＵが該命令を実行するために必要な補足データと、を記憶し、
前記命令データであって、特定のアドレスを識別可能にする特定識別情報の一部である第１の識別情報を示す第１のアドレスデータおよび該第１のアドレスデータと異なる別データで構成され、該特定のアドレスで示される記憶領域に記憶されたデータを前記ＣＰＵに読み込ませる特定命令に対応した特定命令データと、
前記補足データであって、前記特定識別情報から前記第１の識別情報を除いた情報である第２の識別情報を示す第２のアドレスデータで構成され、前記ＣＰＵが該特定命令を実行するために必要な特定補足データと、を前記割込み処理で実行される命令に対応するように記憶し、
前記特定命令の実行により前記ＣＰＵが読み込み可能な特定の記憶領域に全ての前記制御プログラムデータを記憶し、
全ての制御プログラムデータが記憶された前記特定の記憶領域とは異なる記憶領域に、前記参照データを記憶していることを特徴とする遊技台。
<Appendix L>
<Appendix L1>
ROM storing a plurality of types of data including control program data and reference data referenced based on the control program data in a storage area indicated by each of a plurality of addresses;
A CPU for executing a plurality of types of game control processes including an interrupt process executed at predetermined intervals based on the control program data and the reference data stored in the ROM;
With
The ROM is
Instruction data corresponding to each of a plurality of types of instructions executed by the CPU;
One or a plurality of the control program data, and the CPU stores supplemental data necessary for the CPU to execute the instructions,
The command data is composed of first address data indicating first identification information which is a part of specific identification information enabling identification of a specific address, and different data different from the first address data, Specific instruction data corresponding to a specific instruction for causing the CPU to read data stored in the storage area indicated by the specific address;
The supplementary data is composed of second address data indicating second identification information, which is information obtained by removing the first identification information from the specific identification information, and the CPU executes the specific instruction. Specific supplementary data necessary for the interrupt processing is stored so as to correspond to the instruction executed in the interrupt processing,
Storing all of the control program data in a specific storage area readable by the CPU by execution of the specific instruction;
A game table, wherein the reference data is stored in a storage area different from the specific storage area in which all control program data is stored.
＜付記Ｍ＞
＜付記Ｍ１＞
少なくとも第一から第四のレジスタを備え、上位レジスタおよび下位レジスタからなるレジスタペアを用いた処理を実行可能であるＣＰＵと、
遊技制御プログラムを記憶するＲＯＭと、を内蔵するマイクロコンピュータを備えた遊技台であって、
前記遊技台は、ぱちんこ機またはスロットマシンであり、
前記ＣＰＵは、第一の命令と第二の命令を含む複数の命令を実行可能であり、
少なくとも前記第一のレジスタと前記第二のレジスタの二つのレジスタの組み合わせは、前記レジスタペアのうちの所定のレジスタペアであり、
前記第三のレジスタと前記第四のレジスタの少なくともいずれかは、前記上位レジスタであり、
前記第一の命令が実行されたことに基づいて、前記所定のレジスタペアに格納された値によって示される第一のアドレスが示す領域に格納された第一の値が前記第四のレジスタにセットされ、該第一のアドレスと連続する第二のアドレスが示す領域に格納された第二の値が前記第三のレジスタにセットされ、該所定のレジスタペアの値が該第二のアドレスと連続するアドレスを示す値になり、
前記第二の命令が実行されたことに基づいて、前記所定のレジスタペアに格納された値によって示される第一のアドレスと連続する第二のアドレスが示す領域に格納された第二の値が前記第四のレジスタにセットされ、該第二のアドレスと連続する第三のアドレスが示す領域に格納された第三の値が前記第三のレジスタにセットされ、該所定のレジスタペアの値が該第三のアドレスを示す値になり、
前記ＣＰＵは、前記レジスタペアとは異なる前記第三のレジスタと前記第四のレジスタの二つのレジスタの組み合わせに前記ＲＯＭに格納された値を一命令でセットすることが可能であるとともに、前記所定のレジスタペアの値を変化させる所定の機能としては、前記第一の命令を受けたことに基づいて値をセットする第一の機能と前記第二の命令を受けたことに基づいて値をセットする第二の機能の二つを少なくとも有し、
前記ＣＰＵは、少なくとも特定レジスタを備え、
前記ＣＰＵは、前記特定レジスタに値をセットする機能のうち、ロード命令を受けたことに基づいて行われるものとしては、直値により値をセットする機能のみを有する、
ことを特徴とする遊技台。
＜付記Ｍ２＞
付記Ｍ１に記載の遊技台であって、
前記レジスタペアは、スタック領域に１６ビットの値をセットするプッシュ命令において用いられることが可能な二つのレジスタの組み合わせであることを特徴とする遊技台。
＜付記Ｍ３＞
付記Ｍ１またはＭ２に記載の遊技台であって、
前記ＣＰＵは、前記特定レジスタに値をセットする機能のうち、前記ロード命令を受けたことに基づいて行われるもの以外のものとして、所定の値を初期値としてセットする機能を少なくとも有することを特徴とする遊技台。
＜付記Ｍ４＞
付記Ｍ１〜Ｍ３のいずれかに記載の遊技台であって、
演出制御を行う演出制御手段を備え、
前記ＣＰＵを内蔵した前記マイクロコンピュータは、前記演出制御手段に搭載されず、前記遊技制御手段にのみ搭載されることを特徴とする遊技台。
＜付記Ｍ５＞
付記Ｍ１〜Ｍ３のいずれかに記載の遊技台であって、
演出制御を行う演出制御手段と、
払出制御を行う払出制御手段と、を備え、
前記ＣＰＵを内蔵した前記マイクロコンピュータは、前記演出制御手段に搭載されず、前記遊技制御手段および前記払出制御手段のうちの少なくとも一方に搭載されることを特徴とする遊技台。
<Appendix M>
<Appendix M1>
A CPU including at least first to fourth registers, and capable of executing processing using a register pair including an upper register and a lower register;
A gaming machine including a ROM that stores a game control program and a microcomputer incorporating the ROM,
The game table is a pachinko machine or a slot machine,
The CPU is capable of executing a plurality of instructions including a first instruction and a second instruction,
The combination of at least two of the first register and the second register is a predetermined register pair of the register pair,
At least one of the third register and the fourth register is the upper register,
Based on the execution of the first instruction, the first value stored in the area indicated by the first address indicated by the value stored in the predetermined register pair is set in the fourth register. The second value stored in the area indicated by the second address continuous with the first address is set in the third register, and the value of the predetermined register pair is continuous with the second address. Value indicating the address to be
Based on the execution of the second instruction, the second value stored in the area indicated by the second address continuous with the first address indicated by the value stored in the predetermined register pair is A third value set in the fourth register and stored in an area indicated by a third address that is continuous with the second address is set in the third register, and the value of the predetermined register pair is A value indicating the third address,
The CPU can set the value stored in the ROM in a combination of two registers, the third register and the fourth register, which are different from the register pair, with one instruction. As a predetermined function for changing the value of the register pair, the first function for setting a value based on receiving the first instruction and the value based on receiving the second instruction are set. Having at least two of the second functions to
The CPU includes at least a specific register,
Among the functions for setting a value in the specific register, the CPU has only a function for setting a value by a direct value as a function that is performed based on receiving a load instruction.
A game stand characterized by that.
<Appendix M2>
A gaming machine as set forth in Appendix M1,
2. The game table according to
<Appendix M3>
A gaming machine as set forth in Appendix M1 or M2,
The CPU has at least a function of setting a predetermined value as an initial value as a function other than that performed based on receiving the load instruction among functions for setting a value in the specific register. A game table.
<Appendix M4>
A gaming machine according to any one of appendices M1 to M3,
Providing production control means for performing production control,
The gaming machine according to
<Appendix M5>
A gaming machine according to any one of appendices M1 to M3,
Production control means for performing production control;
A payout control means for performing payout control,
The gaming machine according to
＜付記Ｎ＞
＜付記Ｎ１＞
８ビット長の値を記憶可能な第一から第三のレジスタを少なくとも備えるＣＰＵを備え、
前記ＣＰＵは、１６ビット長の値を記憶可能な第四のレジスタを少なくとも備え、
前記ＣＰＵは、前記第一のレジスタおよび前記第二のレジスタからなるレジスタペアを用いた処理を実行可能であり、
前記ＣＰＵを内蔵するマイクロコンピュータを備えた遊技台であって、
前記遊技台は、ぱちんこ機またはスロットマシンであり、
前記ＣＰＵは、前記第四のレジスタの値に前記第三のレジスタの値を加算して該第四のレジスタに加算結果をセットすることが可能な第一の命令を実行可能であり、
前記第一の命令は、前記レジスタペアの値に前記第三のレジスタの値を加算して該レジスタペアに加算結果をセットすることが可能であり、
前記ＣＰＵは、前記レジスタペアの値から前記第三のレジスタの値を減算して該レジスタペアに減算結果をセットする第二の命令を実行可能であり、
前記ＣＰＵにおける前記１６ビット長の前記レジスタペアに対して前記８ビット長の値を加減算する機能は、前記第一の命令および前記第二の命令の両方によって実現されるが、前記ＣＰＵにおける前記１６ビット長の前記第四のレジスタに対して前記８ビット長の値を加算する機能は、前記第一の命令によって少なくとも実現され、
前記ＣＰＵは、少なくとも特定レジスタを備え、
前記ＣＰＵは、前記特定レジスタに値をセットする機能のうち、ロード命令を受けたことに基づいて行われるものとしては、直値により値をセットする機能のみを有する、
ことを特徴とする遊技台。
＜付記Ｎ２＞
付記Ｎ１に記載の遊技台であって、
前記レジスタペアは、スタック領域に１６ビットの値をセットするプッシュ命令において用いられることが可能な二つのレジスタの組み合わせであることを特徴とする遊技台。
＜付記Ｎ３＞
付記Ｎ１またはＮ２に記載の遊技台であって、
前記ＣＰＵは、前記特定レジスタに値をセットする機能のうち、前記ロード命令を受けたことに基づいて行われるもの以外のものとして、所定の値を初期値としてセットする機能を少なくとも有することを特徴とする遊技台。
＜付記Ｎ４＞
付記Ｎ１〜Ｎ３のいずれかに記載の遊技台であって、
演出制御を行う演出制御手段を備え、
前記ＣＰＵを内蔵した前記マイクロコンピュータは、前記演出制御手段に搭載されず、前記遊技制御手段にのみ搭載されることを特徴とする遊技台。
＜付記Ｎ５＞
付記Ｎ１〜Ｎ３のいずれかに記載の遊技台であって、
演出制御を行う演出制御手段と、
払出制御を行う払出制御手段と、を備え、
前記ＣＰＵを内蔵した前記マイクロコンピュータは、前記演出制御手段に搭載されず、前記遊技制御手段および前記払出制御手段のうちの少なくとも一方に搭載されることを特徴とする遊技台。
<Appendix N>
<Appendix N1>
A CPU including at least first to third registers capable of storing an 8-bit value;
The CPU includes at least a fourth register capable of storing a 16-bit value.
The CPU can execute processing using a register pair including the first register and the second register;
A game machine comprising a microcomputer incorporating the CPU,
The game table is a pachinko machine or a slot machine,
The CPU can execute a first instruction that can add the value of the third register to the value of the fourth register and set the addition result in the fourth register;
The first instruction can add the value of the third register to the value of the register pair and set the addition result in the register pair;
The CPU can execute a second instruction that subtracts the value of the third register from the value of the register pair and sets the subtraction result in the register pair;
The function of adding / subtracting the 8-bit value to / from the 16-bit register pair in the CPU is realized by both the first instruction and the second instruction. The function of adding the 8-bit value to the fourth register having a bit length is realized at least by the first instruction,
The CPU includes at least a specific register,
Among the functions for setting a value in the specific register, the CPU has only a function for setting a value by a direct value as a function that is performed based on receiving a load instruction.
A game stand characterized by that.
<Appendix N2>
A gaming machine as set forth in Appendix N1,
2. The game table according to
<Appendix N3>
A gaming table according to appendix N1 or N2,
The CPU has at least a function of setting a predetermined value as an initial value as a function other than that performed based on receiving the load instruction among functions for setting a value in the specific register. A game table.
<Appendix N4>
The game stand according to any one of appendices N1 to N3,
Providing production control means for performing production control,
The gaming machine according to
<Appendix N5>
The game stand according to any one of appendices N1 to N3,
Production control means for performing production control;
A payout control means for performing payout control,
The gaming machine according to
＜付記Ｏ＞
＜付記Ｏ１＞
制御プログラムデータを記憶したＲＯＭと、
前記制御プログラムデータで示される命令に基づいて、遊技に関する複数の処理それぞれをメイン制御および所定の周期ごとに実行される割込み制御の少なくともいずれか一方で実行するＣＰＵと、を備えた遊技台であって、
前記ＣＰＵは、
少なくとも前記割込み制御において、演算処理、該演算処理の結果を用いて所定条件の成立を判定する判定処理、該判定処理の判定結果に応じた処理に分岐させる分岐処理、該分岐処理によって分岐された先の処理である分岐先処理、の順に処理を実行し、前記制御プログラムデータで示される単一の命令である特定命令に基づいて、前記演算処理、前記判定処理および前記分岐処理を実行し、
前記特定命令に基づく処理に要する時間を同一にすることで、前記判定処理によって前記所定条件が成立したと判定された場合、および前記判定手段によって前記所定条件が成立したと判定されなかった場合のいずれの場合であっても、同一のタイミングで前記分岐先処理の実行を開始する、
ことを特徴とする遊技台。
＜付記Ｏ２＞
付記Ｏ１に記載の遊技台であって、
遊技媒体を検出する検出センサを備え、
前記ＣＰＵは、
前記割込み制御において、前記検出センサの状態を監視する検出センサ監視処理、該検出センサ監視処理の監視結果に基づく所定の処理、の順に処理を実行する、
ことを特徴とする遊技台。
<Appendix O>
<Appendix O1>
ROM storing control program data;
And a CPU that executes at least one of main control and interrupt control executed at predetermined intervals based on an instruction indicated by the control program data. And
The CPU
At least in the interrupt control, a calculation process, a determination process for determining whether a predetermined condition is satisfied using a result of the calculation process, a branch process for branching to a process according to the determination result of the determination process, and a branch is performed by the branch process The processing is executed in the order of the branch destination processing that is the previous processing, and based on the specific instruction that is a single instruction indicated by the control program data, the arithmetic processing, the determination processing, and the branch processing are executed.
When it is determined that the predetermined condition is satisfied by the determination process by making the time required for the process based on the specific command the same, and when the predetermined condition is not determined by the determination unit In any case, the execution of the branch destination process is started at the same timing.
A game stand characterized by that.
<Appendix O2>
A gaming machine as set forth in Appendix O1,
A detection sensor for detecting a game medium;
The CPU
In the interrupt control, processing is performed in the order of detection sensor monitoring processing for monitoring the state of the detection sensor, and predetermined processing based on the monitoring result of the detection sensor monitoring processing.
A game stand characterized by that.
＜付記Ｐ＞
＜付記Ｐ１＞
遊技制御を行うマイクロコンピュータを備えた遊技台であって、
前記遊技台は、ぱちんこ機またはスロットマシンであり、
前記マイクロコンピュータは、第一の側面、および該第一の側面に対向する第二の側面の各々に複数の端子が設けられたＤＩＰ型のパッケージに収容され、
前記パッケージは、非透明部材からなり、
前記パッケージは、二本の端子が第一の隙間を空けて設けられた第一の部位を有し、
前記パッケージは、二本の端子を前記第一の隙間よりも広い第二の隙間を空けて設け、該第二の隙間に前記端子が設けられていないことによって前記第一の部位よりも特定の領域を視認容易にする第二の部位を有し、
前記特定の領域には、前記パッケージの裏面における第一の領域、該裏面に対向する基板の表面における第二の領域、および前記裏面と前記表面との間の空間における第三の領域のうちの少なくとも一つが含まれ、
前記パッケージにおける前記第一の側面および前記第二の側面の少なくとも一方に、前記第二の部位が配置されるとともに、
前記パッケージにおける前記第一の側面の端部または前記第二の側面の端部の一方に、前記端子を設けない切欠き部を形成することによって、前記第一の部位よりも前記特定の領域を視認容易にする第三の部位が配置されている、
ことを特徴とする遊技台。
＜付記Ｐ２＞
付記Ｐ１に記載の遊技台であって、
前記第一の側面の長手方向中央部または／および前記第二の側面の長手方向中央部に、前記第二の部位が配置されている、
ことを特徴とする遊技台。
＜付記Ｐ３＞
付記Ｐ１またはＰ２に記載の遊技台であって、
前記第一の側面と前記第二の側面の両方に、前記第二の部位が配置されている、
ことを特徴とする遊技台。
＜付記Ｐ４＞
付記Ｐ３に記載の遊技台であって、
前記第一の側面と前記第二の側面の両方に、前記第二の部位が対向して配置されている、
ことを特徴とする遊技台。
<Appendix P>
<Appendix P1>
A gaming machine equipped with a microcomputer for controlling the game,
The game table is a pachinko machine or a slot machine,
The microcomputer is housed in a DIP-type package in which a plurality of terminals are provided on each of the first side surface and the second side surface facing the first side surface,
The package is made of a non-transparent member,
The package has a first portion in which two terminals are provided with a first gap,
In the package, two terminals are provided with a second gap wider than the first gap, and the terminal is not provided in the second gap, so that the package is more specific than the first part. Having a second part that facilitates visual recognition of the area;
The specific region includes a first region on the back surface of the package, a second region on the surface of the substrate facing the back surface, and a third region in the space between the back surface and the surface. At least one included
The second portion is disposed on at least one of the first side surface and the second side surface of the package,
By forming a notch not provided with the terminal at one of the end of the first side surface or the end of the second side surface of the package, the specific region is made more than the first part. A third part is provided to facilitate visual recognition,
A game stand characterized by that.
<Appendix P2>
A game machine as set forth in Appendix P1,
The second part is disposed in the longitudinal center portion of the first side surface and / or the longitudinal center portion of the second side surface,
A game stand characterized by that.
<Appendix P3>
A game machine as set forth in appendix P1 or P2,
The second part is disposed on both the first side surface and the second side surface,
A game stand characterized by that.
<Appendix P4>
A game machine as set forth in Appendix P3,
The second part is disposed opposite to both the first side surface and the second side surface,
A game stand characterized by that.
＜付記Ｑ＞
＜付記Ｑ１＞
所定の数値範囲内で更新される数値を導出するものであって、該所定の数値範囲を設定可能な乱数生成手段と、
前記所定の数値範囲を設定するための指示を前記乱数生成手段に対して行う数値範囲設定処理、前記乱数生成手段によって導出された数値を取得する数値取得処理、および該数値取得処理によって取得された数値に基づく抽選処理を少なくとも含む、遊技制御処理それぞれを、メイン制御および所定の割込み周期ごとに行われる割込み制御のうちの、少なくともいずれか一方の制御において行う遊技制御手段と、
前記遊技制御処理の進行に関する異常を検出する処理を実行するとともに、該異常を検出した場合には、前記遊技制御手段に前記遊技制御処理を最初から行わせて前記遊技制御処理を正常に復帰させるための復帰指示を行う、異常検出手段と、を備え、
前記遊技制御手段は、
前記数値範囲設定処理、および前記遊技制御処理であって前記割込み制御を許可する割込み許可処理を、前記メイン制御において行い、
前記数値取得処理を、前記割込み制御において行い、
前記メイン制御おいて、前記数値範囲設定処理が行われた後に、前記割込み許可処理を行い、
少なくとも前記復帰指示を受けた場合には、前記割込み制御が禁止されている割込み禁止状態において前記数値範囲設定処理を行うものであることを特徴とする遊技台。
＜付記Ｑ２＞
付記Ｑ１に記載の遊技台であって、
前記乱数生成手段、前記遊技制御手段、および前記異常検出手段を少なくとも有する、マイクロプロセッサを備え、
前記マイクロプロセッサは、
少なくとも前記異常検出手段によって前記異常が検出された場合には、セキュリティチェックが行われるセキュリティモードに所定期間に亘り滞在した後、前記遊技制御手段によって前記遊技制御処理が行われるユーザモードへ移行するものであることを特徴とする遊技台。
＜付記Ｑ３＞
付記Ｑ１またはＱ２に記載の遊技台であって、
前記マイクロプロセッサは、
遊技に関する情報を一時的に記憶するＲＡＭと、
電源が投入されたことに基づいて、前記遊技制御手段に前記遊技制御処理を最初から行わせるための起動指示を行う起動指示手段と、を備え、
前記遊技制御手段は、
前記遊技制御処理であり、かつ電源が遮断される場合に実行される処理であって、前記ＲＡＭの所定領域に当該処理が行われたことを示す所定のデータを記憶させる処理を含む電断時処理を行い、
前記遊技制御処理を最初から行う場合において、前記所定のデータが記憶されている場合には、前記遊技制御処理であり、かつ前記ＲＡＭの領域であって前記乱数生成手段によって導出された数値を記憶する領域が少なくとも初期化される初期化処理を行うことなく前記遊技制御処理を復帰させることが可能なものである一方、前記遊技制御処理を最初から行う場合において、前記所定のデータが記憶されていない場合には、該初期化処理を行うことなく前記遊技制御処理を復帰させることが不可能なものであり、
前記復帰指示を受けた場合には、前記電断時処理を行わないものであることを特徴とする遊技台。
<Appendix Q>
<Appendix Q1>
Random number generation means for deriving a numerical value to be updated within a predetermined numerical range, and capable of setting the predetermined numerical range;
The numerical value range setting process for instructing the random number generation means to set the predetermined numerical range, the numerical value acquisition process for acquiring the numerical value derived by the random number generation means, and the numerical value acquisition process Game control means for performing each game control process including at least a lottery process based on a numerical value in at least one of the main control and interrupt control performed every predetermined interrupt cycle;
A process for detecting an abnormality related to the progress of the game control process is executed, and when the abnormality is detected, the game control unit is caused to perform the game control process from the beginning to return the game control process to normal. An abnormality detection means for performing a return instruction for
The game control means includes
The main control performs an interrupt permission process for permitting the interrupt control in the numerical value range setting process and the game control process,
The numerical value acquisition process is performed in the interrupt control,
In the main control, after the numerical value range setting process is performed, the interrupt permission process is performed,
At least when the return instruction is received, the numerical range setting process is performed in an interrupt prohibited state in which the interrupt control is prohibited.
<Appendix Q2>
A game machine as set forth in Appendix Q1,
A microprocessor having at least the random number generation means, the game control means, and the abnormality detection means;
The microprocessor is
At least when the abnormality is detected by the abnormality detection means, after staying in a security mode in which a security check is performed for a predetermined period, the game control means shifts to a user mode in which the game control processing is performed. A game stand characterized by being.
<Appendix Q3>
A game machine according to appendix Q1 or Q2,
The microprocessor is
RAM for temporarily storing information related to the game;
An activation instruction means for giving an activation instruction for causing the game control means to perform the game control process from the beginning based on power-on,
The game control means includes
When the power is cut off, including the game control process and a process executed when the power is turned off, and storing predetermined data indicating that the process has been performed in a predetermined area of the RAM Process,
In the case where the game control process is performed from the beginning, if the predetermined data is stored, the game control process is performed, and the numerical value derived from the random number generation means is stored in the RAM area. The game control process can be restored without performing an initialization process in which the area to be initialized is at least initialized. On the other hand, when the game control process is performed from the beginning, the predetermined data is stored. If not, it is impossible to return the game control process without performing the initialization process,
The game machine characterized in that when the return instruction is received, the power interruption process is not performed.
＜付記Ｒ＞
＜付記Ｒ１＞
ＣＰＵと、
遊技制御プログラムを少なくとも記憶するＲＯＭと、
を少なくとも内蔵するマイクロコンピュータを備えた遊技台であって、
前記遊技台は、ぱちんこ機またはスロットマシンであり、
前記ＣＰＵは、所定のフラグを少なくとも有するフラグレジスタを少なくとも有し、
前記ＣＰＵは、所定の命令を少なくとも実行可能であり、
前記遊技制御プログラムは、メイン処理と、タイマ割込によって起動される割込処理と、該割込処理の実行中に自身以外の処理から少なくとも呼び出される複数のサブ処理を少なくとも含み、
前記複数のサブ処理は、第一のサブ処理と第二のサブ処理を少なくとも含み、
前記所定の命令は、前記第二のサブ処理で少なくとも実行され、
前記所定の命令は、所定の移行条件が成立した場合には、該命令を実行した前記第二のサブ処理から前記第一のサブ処理に移行させることが可能で、かつ、所定の変化条件が成立した場合には、該命令の実行に基づいて前記所定のフラグをセットまたはクリアすることが少なくとも可能な命令であり、
前記ＣＰＵは、前記所定の命令の実行後の前記第一のサブ処理または前記第二のサブ処理において、前記所定の命令の実行に基づいてセットまたはクリアされた前記所定のフラグを参照しない処理と、前記所定の命令以外の命令の実行に基づいてセットまたはクリアされた前記所定のフラグを参照する処理を実行する、
ことを特徴とする遊技台。
＜付記Ｒ２＞
付記Ｒ１に記載の遊技台であって、
前記ＣＰＵは、前記フラグレジスタと所定のレジスタを少なくとも有し、
前記所定の移行条件が成立した場合とは、前記所定のレジスタが所定の条件を満たす場合である、
ことを特徴とする遊技台。
＜付記Ｒ３＞
付記Ｒ２に記載の遊技台であって、
前記所定の命令以外の命令には、算術論理演算命令が少なくとも含まれ、
前記所定の変化条件が成立した場合とは、前記所定のレジスタを用いた前記算術論理演算命令が実行されたときに、該算術論理演算命令の実行後の前記所定のレジスタが前記所定の条件を満たす場合であり、
前記所定の移行条件が成立した場合とは、前記所定のレジスタを用いた算術論理演算命令が実行されたときに、該算術論理演算命令の実行後の前記所定のレジスタが前記所定の条件を満たした結果、前記所定のフラグがセットまたはクリアされた場合である、
ことを特徴とする遊技台。
＜付記Ｒ４＞
付記Ｒ１〜Ｒ３のいずれかに記載の遊技台であって、
前記ＣＰＵは、前記所定の命令の実行に基づいてセットまたはクリアされた前記所定のフラグを参照しないで分岐先を決定する分岐処理と、前記所定の命令以外の命令の実行に基づいてセットまたはクリアされた前記所定のフラグを参照して分岐先を決定する分岐処理を実行する、
ことを特徴とする遊技台。
＜付記Ｒ５＞
付記Ｒ１〜Ｒ４のいずれかに記載の遊技台であって、
前記ＣＰＵは、前記所定の命令の実行に基づいてセットまたはクリアされた前記所定のフラグを参照しない処理を行った後に、前記所定の命令以外の命令の実行に基づいて変化した前記所定のフラグを参照する処理を続けて行う、
ことを特徴とする遊技台。
＜付記Ｒ６＞
付記Ｒ１〜Ｒ５のいずれかに記載の遊技台であって、
前記第二のサブ処理は、前記第一のサブ処理から呼び出される処理である、
ことを特徴とする遊技台。
＜付記Ｒ７＞
付記Ｒ１〜Ｒ６のいずれかに記載の遊技台であって、
前記所定のフラグは、ゼロフラグである、
ことを特徴とする遊技台。
<Appendix R>
<Appendix R1>
CPU,
A ROM for storing at least a game control program;
A game machine equipped with a microcomputer incorporating at least
The game table is a pachinko machine or a slot machine,
The CPU has at least a flag register having at least a predetermined flag,
The CPU is capable of executing at least a predetermined instruction;
The game control program includes at least a main process, an interrupt process activated by a timer interrupt, and a plurality of sub-processes called at least from processes other than itself during execution of the interrupt process,
The plurality of sub-processes include at least a first sub-process and a second sub-process,
The predetermined instruction is executed at least in the second sub-process,
If the predetermined transition condition is satisfied, the predetermined instruction can be transferred from the second sub-process that executed the instruction to the first sub-process, and the predetermined change condition is If established, the instruction is at least capable of setting or clearing the predetermined flag based on execution of the instruction;
The CPU does not refer to the predetermined flag set or cleared based on the execution of the predetermined instruction in the first sub-process or the second sub-process after execution of the predetermined instruction. , Executing a process referring to the predetermined flag set or cleared based on execution of an instruction other than the predetermined instruction.
A game stand characterized by that.
<Appendix R2>
A game machine as set forth in Appendix R1,
The CPU has at least the flag register and a predetermined register,
The case where the predetermined transition condition is satisfied is a case where the predetermined register satisfies a predetermined condition.
A game stand characterized by that.
<Appendix R3>
A game machine as set forth in Appendix R2,
The instruction other than the predetermined instruction includes at least an arithmetic logic operation instruction,
When the predetermined change condition is satisfied, when the arithmetic logic operation instruction using the predetermined register is executed, the predetermined register after execution of the arithmetic logic operation instruction satisfies the predetermined condition. If you meet
The case where the predetermined transition condition is satisfied means that when an arithmetic logic operation instruction using the predetermined register is executed, the predetermined register after the execution of the arithmetic logic operation instruction satisfies the predetermined condition. As a result, the predetermined flag is set or cleared.
A game stand characterized by that.
<Appendix R4>
The game stand according to any one of appendices R1 to R3,
The CPU determines a branch destination without referring to the predetermined flag set or cleared based on execution of the predetermined instruction, and sets or clears based on execution of an instruction other than the predetermined instruction A branch process for determining a branch destination with reference to the predetermined flag,
A game stand characterized by that.
<Appendix R5>
A gaming machine according to any one of appendices R1 to R4,
The CPU performs processing that does not refer to the predetermined flag that is set or cleared based on execution of the predetermined instruction, and then changes the predetermined flag changed based on execution of an instruction other than the predetermined instruction. Continue to refer to the process,
A game stand characterized by that.
<Appendix R6>
The game stand according to any one of appendices R1 to R5,
The second sub-process is a process called from the first sub-process.
A game stand characterized by that.
<Appendix R7>
The game stand according to any one of appendices R1 to R6,
The predetermined flag is a zero flag.
A game stand characterized by that.
＜付記Ｓ＞
＜付記Ｓ１＞
ＣＰＵを少なくとも内蔵するマイクロコンピュータを備えた遊技台であって、
前記遊技台は、ぱちんこ機またはスロットマシンであり、
前記ＣＰＵは、第一のジャンプ命令を受け付けたことに基づいて、第一のジャンプ先アドレスに記憶されている命令を受け付けることが可能なものであり、
前記ＣＰＵは、第二のジャンプ命令を受け付けたことに基づいて、第二のジャンプ先アドレスに記憶されている命令を受け付けることが可能なものであり、
前記第一のジャンプ命令には、３ビットの第一の識別情報が少なくとも含まれており、
前記第二のジャンプ命令には、３ビットの第二の識別情報が少なくとも含まれており、
前記第一のジャンプ先アドレスは、第一の値により示されるアドレスであり、
前記第二のジャンプ先アドレスは、第二の値により示されるアドレスであり、
前記第一の値は、前記第一の識別情報の８倍の値であり、
前記第二の値は、前記第二の識別情報の８倍の値とは異なり、３ビットで示すことが可能な最大値を１だけ超えた値の８倍の値である、
ことを特徴とする遊技台。
＜付記Ｓ２＞
付記Ｓ１に記載の遊技台であって、
前記第二の識別情報は０である、
ことを特徴とする遊技台。
＜付記Ｓ３＞
付記Ｓ１またはＳ２に記載の遊技台であって、
前記第一の識別情報は１から７のいずれかの値である、
ことを特徴とする遊技台。
＜付記Ｓ４＞
付記Ｓ３に記載の遊技台であって、
前記第二のジャンプ先アドレスは、前記第一の識別情報の最大値である７を１だけ超えた値である８の８倍の値である６４である、
ことを特徴とする遊技台。
＜付記Ｓ５＞
付記Ｓ１乃至Ｓ４のいずれかに記載の遊技台であって、
前記ＣＰＵは、前記第一のジャンプ命令および前記第二のジャンプ命令とは異なるジャンプ命令を受け付けることも可能なものである、
ことを特徴とする遊技台。
<Appendix S>
<Appendix S1>
A game machine equipped with a microcomputer including at least a CPU,
The game table is a pachinko machine or a slot machine,
The CPU is capable of accepting an instruction stored in a first jump destination address based on accepting a first jump instruction;
The CPU is capable of accepting an instruction stored in a second jump destination address based on accepting a second jump instruction,
The first jump instruction includes at least 3-bit first identification information;
The second jump instruction includes at least 3-bit second identification information;
The first jump destination address is an address indicated by a first value;
The second jump destination address is an address indicated by a second value,
The first value is eight times the first identification information,
Unlike the value eight times that of the second identification information, the second value is a value that is eight times the value that exceeds the maximum value that can be indicated by 3 bits by 1.
A game stand characterized by that.
<Appendix S2>
A gaming machine according to appendix S1,
The second identification information is 0.
A game stand characterized by that.
<Appendix S3>
A game machine as set forth in appendix S1 or S2,
The first identification information is a value from 1 to 7,
A game stand characterized by that.
<Appendix S4>
A game machine as set forth in Appendix S3,
The second jump destination address is 64, which is a
A game stand characterized by that.
<Appendix S5>
The game stand according to any one of appendices S1 to S4,
The CPU is also capable of accepting a jump instruction different from the first jump instruction and the second jump instruction.
A game stand characterized by that.
＜付記Ｔ＞
＜付記Ｔ１＞
遊技に関する複数種類の遊技制御処理それぞれを、メイン制御および所定の割込み周期ごとに行われる割込み制御のうちの、少なくともいずれか一方の制御において実行する遊技制御手段と、
遊技を復帰させるための復帰情報を含む遊技に関する情報を記憶する記憶手段と、
開始指示を受けたことに基づいて経過時間の計測を開始し、該経過時間が特定時間を超えたか否かを判定するとともに、該経過時間が特定時間を超えたと判定したことに基づいて前記遊技制御手段に対して復帰指示を行い、前記遊技制御手段から初期化指示を受けたことに基づいて該経過時間を初期化する復帰指示手段と、を備えた遊技台であって、
前記記憶手段は、
電源ステータスの情報を記憶する電源ステータス記憶領域を有し、
前記遊技制御手段は、
前記メイン制御において、第一の処理を実行するとともに、該第一の処理の後に、繰り返し実行される第二の処理を実行し、
前記割込み制御において、第三の処理を実行し、
電源が投入された場合、および前記復帰指示手段から前記復帰指示を受けた場合に、前記第一の処理の実行を開始し、
前記第三の処理において、電源が遮断される場合に、電源の遮断に関する所定のデータを前記電源ステータス記憶領域に記憶させる処理を含む電断時処理を実行し、
前記第一の処理において、前記電源ステータス記憶領域に前記所定のデータが記憶されている場合には、前記復帰情報に基づいて前記第二の処理へ復帰させるための復帰処理を実行することが可能であり、
前記第一の処理において、前記電源ステータス記憶領域に前記所定のデータが記憶されていない場合には、前記復帰処理を実行することが不可能なものであり、
この遊技台は、前記復帰指示手段から前記復帰指示を受けた場合には、前記電断時処理が行われないことで、前記電源ステータス記憶領域に前記所定のデータが記憶されず、
前記遊技制御手段は、
前記第一処理において、前記復帰処理を実行した後に、前記開始指示を前記復帰指示手段に対して行う処理を実行するものであることを特徴とする遊技台。
＜付記Ｔ２＞
付記Ｔ１に記載の遊技台であって、
前記遊技制御手段、前記記憶手段、および前記復帰指示手段を、少なくとも有する、マイクロプロセッサを備え、
前記マイクロプロセッサは、
少なくとも、前記復帰指示手段によって、前記経過時間が前記特定時間を超えたと判定された場合には、セキュリティチェックが行われるとともに、該セキュリティチェックの後に前記遊技制御が行われるユーザモードへ移行するまでの時間をランダムに変動させるランダム延長が少なくとも行われる、セキュリティモードに滞在した後、該ユーザモードへ移行するものであることを特徴とする遊技台。
<Appendix T>
<Appendix T1>
Game control means for executing each of a plurality of types of game control processes related to a game in at least one of main control and interrupt control performed every predetermined interrupt cycle;
Storage means for storing information about the game including return information for returning the game;
Measurement of elapsed time is started based on receiving the start instruction, it is determined whether or not the elapsed time exceeds a specified time, and the game is determined based on determining that the elapsed time exceeds a specified time A return instruction means for giving a return instruction to the control means and initializing the elapsed time based on receiving an initialization instruction from the game control means,
The storage means
A power status storage area for storing power status information;
The game control means includes
In the main control, the first process is executed, and after the first process, a second process that is repeatedly executed is executed.
In the interrupt control, a third process is executed,
When the power is turned on and when the return instruction is received from the return instruction means, the execution of the first process is started,
In the third process, when the power is shut off, a power interruption process including a process of storing predetermined data relating to the power shutdown in the power status storage area
In the first process, when the predetermined data is stored in the power status storage area, a return process for returning to the second process can be executed based on the return information. And
In the first process, if the predetermined data is not stored in the power status storage area, it is impossible to execute the return process,
In this gaming machine, when the return instruction is received from the return instruction means, the predetermined data is not stored in the power status storage area because the power interruption process is not performed.
The game control means includes
In the first process, after the return process is executed, the game machine is configured to execute a process of giving the start instruction to the return instruction means.
<Appendix T2>
A game machine as set forth in Appendix T1,
A microprocessor having at least the game control means, the storage means, and the return instruction means;
The microprocessor is
At least, when it is determined by the return instruction means that the elapsed time has exceeded the specific time, a security check is performed and a transition is made to the user mode in which the game control is performed after the security check. A game table, wherein at least a random extension for randomly varying the time is performed, and the user mode is entered after staying in the security mode.
本発明の遊技台は、回胴遊技機（スロットマシン）や弾球遊技機（パチンコ等）に代表される遊技台の分野で特に利用することができる。 The game machine of the present invention can be used particularly in the field of game machines represented by a spinning machine (slot machine) and a ball game machine (such as a pachinko machine).
１００ パチンコ機
２０８ 装飾図柄表示装置
２０８ｄ 演出表示領域
２１２ 第１特図表示装置
２１４ 第２特図表示装置
２３０ 第１特図始動口
２３２ 第２特図始動口
２３２１ 羽根部材
２３４ 可変入賞口
２３４１ 扉部材
３００ 主制御部
３０４ ＣＰＵ
３０６ ＲＯＭ
３０８ ＲＡＭ
３１０ Ｉ／Ｏ
３１１ タイマ回路
３１２ カウンタ回路
３１４ リセット制御回路
３１８ 乱数生成回路
４００ 第１副制御部
４０４ ＣＰＵ
４０６ ＲＯＭ
４０８ ＲＡＭ
５００ 第２副制御部
６００ 払出制御部
１１００ スロットマシン
１３００ 主制御部
１３０４ ＣＰＵ
１３０６ ＲＯＭ
１３０８ ＲＡＭ
１３１０ Ｉ／Ｏ
１４００ 第１副制御部
１５００ 第２制御部
５１００ パチンコ機
５１０２ 遊技盤
５１０４ 遊技領域
５１１０ 装飾図柄表示装置
５１１２ 普図表示装置
５１１４ 特図表示装置
５１２２ 一般入賞口
５１２４ 普図始動口
５１２６ 第１特図始動口
５１２８ 第２特図始動口
５１３０ 可変入賞口
５３００ 主制御部
５３０２ 基本回路
５４００、５００ 副制御部
５６８０ パッケージ
５６８０ａ 視認容易部
５６８０ｂ 視認非容易部
５８５０ ＩＣソケット
DESCRIPTION OF
306 ROM
308 RAM
310 I / O
311
406 ROM
408 RAM
500 Second
1306 ROM
1308 RAM
1310 I / O
DESCRIPTION OF
Claims (5)
低電圧信号出力条件の成立があった場合に、低電圧信号を少なくとも出力可能な電圧監視手段と、
を備えた遊技台であって、
前記低電圧信号出力条件は、監視している電源ラインの電圧が基準電圧よりも低いことを少なくとも含むものであり、
前記遊技台は、ぱちんこ機またはスロットマシンであり、
前記ウォッチドッグタイマは、起動条件の成立があった場合に、少なくとも起動可能なものであり、
前記ウォッチドッグタイマは、前記電圧監視手段による前記低電圧信号の出力が停止された後で、起動されるものである、
ことを特徴とする遊技台。 A microprocessor with at least a built-in watchdog timer;
Voltage monitoring means capable of outputting at least a low voltage signal when a low voltage signal output condition is satisfied;
A game machine equipped with
The low voltage signal output condition includes at least that the voltage of the power supply line being monitored is lower than a reference voltage,
The game table is a pachinko machine or a slot machine,
The watchdog timer can be started at least when a start condition is established,
The watchdog timer is started after the output of the low voltage signal by the voltage monitoring means is stopped.
A game stand characterized by that.
前記マイクロプロセッサは、遊技制御プログラムが少なくとも記憶されているＲＯＭを少なくとも備え、
前記マイクロプロセッサは、少なくともランダム延長機能を有し、
前記ランダム延長機能は、前記遊技制御プログラムの実行開始タイミングをランダムに変化させることが可能なものである、
ことを特徴とする遊技台。 The game stand according to claim 1,
The microprocessor includes at least a ROM storing at least a game control program,
The microprocessor has at least a random extension function;
The random extension function is capable of randomly changing the execution start timing of the game control program.
A game stand characterized by that.
前記マイクロプロセッサは、信号出力端子を少なくとも備え、
前記信号出力端子からの出力は、少なくとも特定のタイミングで第一のレベルから該第一のレベルよりも高い第二のレベルに変化するものであり、
前記特定のタイミングは、前記ランダム延長機能の実行前である、
ことを特徴とする遊技台。 The game stand according to claim 2,
The microprocessor includes at least a signal output terminal,
The output from the signal output terminal changes from a first level to a second level higher than the first level at least at a specific timing,
The specific timing is before execution of the random extension function.
A game stand characterized by that.
少なくとも、セキュリティモードおよびユーザモードを備え、
前記遊技制御プログラムは、前記ユーザモードで実行されるユーザプログラムである、
ことを特徴とする遊技台。 The game stand according to claim 2 or 3,
At least with security mode and user mode,
The game control program is a user program executed in the user mode.
A game stand characterized by that.
前記遊技制御プログラムの実行開始は、システムリセットおよびユーザリセットのうちの少なくともいずれか一方を受け付けた後でおこなわれるものである、
ことを特徴とする遊技台。 It is a game stand as described in any one of Claim 2 to 4,
The execution start of the game control program is performed after receiving at least one of system reset and user reset.
A game stand characterized by that.
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