JP2014021041A - 電流路断線検出回路 - Google Patents
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Abstract
【課題】直流電流路の断線検出技術を実現する。したがって、断線検出と共に高圧直流伝送路の場合は、断線によるアーク放電を予知でき、火災等の災害を防止できる。
【解決手段】電流路１の一方の線１と、線１の始端の電位が一端に印加されるべく構成された抵抗素子１と、線１の始端から終端までの電位が一端に印加されるべく配置された複数の整流素子で構成される整流素子群１、電流路１の他方の線２も同様に構成され、抵抗素子１の他端の電位が印加される電流路２の一方の線３、線３の始端から終端までの電位が他端に印加されるべく散在配置された複数の整流素子で構成される整流素子群１、電流路２の他方の線４も同様に構成され、線３の終端部と線４の終端部は接続され、線１の始端部と線２の始端部の間には、外部の電源電圧が印加されるべく構成され、線１の終端部と線２の終端部との間の電位差は、外部の負荷に印加される構成とする。
【選択図】図１
【解決手段】電流路１の一方の線１と、線１の始端の電位が一端に印加されるべく構成された抵抗素子１と、線１の始端から終端までの電位が一端に印加されるべく配置された複数の整流素子で構成される整流素子群１、電流路１の他方の線２も同様に構成され、抵抗素子１の他端の電位が印加される電流路２の一方の線３、線３の始端から終端までの電位が他端に印加されるべく散在配置された複数の整流素子で構成される整流素子群１、電流路２の他方の線４も同様に構成され、線３の終端部と線４の終端部は接続され、線１の始端部と線２の始端部の間には、外部の電源電圧が印加されるべく構成され、線１の終端部と線２の終端部との間の電位差は、外部の負荷に印加される構成とする。
【選択図】図１
Description
本発明は、電流路の断線検出技術に関する。
従来から、電流伝送路の断線検出技術として、伝送路に高周波パルス信号を送信して反射波の波形を解析する方法や、伝送電流周波数と異なる周波数を注入し、フィルタを使用して注入周波数の電流を検出する方法などが採用されていた。
特許文献１の段落「０００１」には以下の記載がある。
「この発明は、配電線の相間に商用周波と異なる周波数の検出用電圧を重畳し、配電線の任意位置の相間に配置した直列共振回路装置を介して流れる電流の大きさを検出して、配電線の断線の有無と断線区間を判定する配電線の断線区間検出装置および断線区間検出方法関するものである。」
「この発明は、配電線の相間に商用周波と異なる周波数の検出用電圧を重畳し、配電線の任意位置の相間に配置した直列共振回路装置を介して流れる電流の大きさを検出して、配電線の断線の有無と断線区間を判定する配電線の断線区間検出装置および断線区間検出方法関するものである。」
また、特許文献１の段落「０００３」に以下の記載がある。
「具体的には、結合装置を用いて検出信号発生装置が発生する商用周波と異なる周波数の検出信号を３相配電線の２線間に重畳する。
検出信号発生装置は周波数可変とし、検出信号発生装置で発生する検出信号の特定周波数に対して、ただ一つだけの検出信号短絡装置（例えば、直列共振フィルタ）が応答するものとする。
信号検出装置は、検出信号発生装置の検出信号電流がある一定値以上であれば断線無し、それ以下であれば断線有りと検出する。
順次、検出信号発生装置が発生する検出信号の周波数を変えるとともに、切換スイッチによって検出信号を重畳する相を切換えて、断線相と区間を判定する。」
「具体的には、結合装置を用いて検出信号発生装置が発生する商用周波と異なる周波数の検出信号を３相配電線の２線間に重畳する。
検出信号発生装置は周波数可変とし、検出信号発生装置で発生する検出信号の特定周波数に対して、ただ一つだけの検出信号短絡装置（例えば、直列共振フィルタ）が応答するものとする。
信号検出装置は、検出信号発生装置の検出信号電流がある一定値以上であれば断線無し、それ以下であれば断線有りと検出する。
順次、検出信号発生装置が発生する検出信号の周波数を変えるとともに、切換スイッチによって検出信号を重畳する相を切換えて、断線相と区間を判定する。」
さらに、特許文献１の段落「０００８」に以下の記載がある。
「この発明は、このような課題を解決するためになされたものであり、シンプルな構成による低価格な、かつ、耐久性に優れた高信頼度な配電線の断線区間検出装置および断線区間検出方法を提供することを目的とする。」
「この発明は、このような課題を解決するためになされたものであり、シンプルな構成による低価格な、かつ、耐久性に優れた高信頼度な配電線の断線区間検出装置および断線区間検出方法を提供することを目的とする。」
特許文献１は、シンプルな構成による低価格ではあるが、用途に応じてさらにシンプルな構成及び低価格を追求する必要がある。
以上の現状に鑑み本発明は、さらに、部品そのもの及び回路のシンプル化、施工の簡素化、経年変化による劣化等を大幅に改善した。
さらに、本発明は、信号発生器が不要でありかつ周波数を同調させる必要がない。
上記の目的を実現するべく本発明は以下の構成とする。
（１）請求項１に係る電流路断線検出回路は、
電流路１の一方の線１と、該線１の始端付近の電位が一端に印加されるべく構成された抵抗素子１と、該線１の始端付近から終端付近までの任意の位置の電位が一端に印加されるべく構成された整流素子１又は該線１の始端付近から終端付近までの電位が一端に印加されるべく散在配置された複数の整流素子で構成される整流素子群１と、
電流路１の他方の線２と、該線２の始端付近の電位が一端に印加されるべく構成された抵抗素子２と、該線２の始端付近から終端付近までの任意の位置の電位が一端に印加されるべく構成された整流素子２又は該線２の始端付近から終端付近までの電位が一端に印加されるべく散在配置された複数の整流素子で構成される整流素子群２と、
前記抵抗素子１の他端の電位が印加される電流路２の一方の線３と、該線３の始端付近から終端付近までの任意の位置の電位が他端に印加されるべく構成された前記整流素子１又は該線３の始端付近から終端付近までの電位が他端に印加されるべく散在配置された前記複数の前記整流素子で構成される前記整流素子群１と、
前記抵抗素子２の他端の電位が印加される電流路２の他方の線４と、該線４の始端付近から終端付近までの任意の位置の電位が他端に印加されるべく構成された前記整流素子２又は該線４の始端付近から終端付近までの電位が他端に印加されるべく散在配置された前記複数の前記整流素子で構成される前記整流素子群２と、を備え、
前記線３の終端部又はその付近と前記線４の終端部又はその付近は接続され、
前記線１の始端部又はその付近と前記線２の始端部又はその付近には、外部の電源電圧が印加されるべく構成され、前記線１の終端部又はその付近と前記線２の終端部又はその付近との間の電位差は、外部の負荷に印加されるべく構成されていることを特徴とする。
（２）請求項２に係る電流路断線検出回路は、
電流路１の一方の線１と、該線１の始端付近の電位が一端に印加されるべく構成された抵抗素子１と、該線１の始端付近から終端付近までの任意の位置の電位が一端に印加されるべく構成された整流素子１又は該線１の始端付近から終端付近までの電位が一端に印加されるべく散在配置された複数の整流素子で構成される整流素子群１と、
電流路１の他方の線２と、該線２の始端付近の電位が一端に印加されるべく構成された抵抗素子２と、該線２の始端付近から終端付近までの任意の位置の電位が一端に印加されるべく構成された整流素子２又は該線２の始端付近から終端付近までの電位が一端に印加されるべく散在配置された複数の整流素子で構成される整流素子群２と、
前記抵抗素子１及び前記抵抗素子２の他端の電位が印加される線３と、
前記線３の始端付近から終端付近までの任意の位置の電位が他端に印加されるべく構成された前記整流素子１又は該線３の始端付近から終端付近までの電位が他端に印加されるべく散在配置された前記複数の前記整流素子で構成される前記整流素子群１と、
前記線３の始端付近から終端付近までの任意の位置の電位が他端に印加されるべく構成された前記整流素子２又は該線３の始端付近から終端付近までの電位が他端に印加されるべく散在配置された前記複数の前記整流素子で構成される前記整流素子群２と、を備え、
前記線１の始端部又はその付近と前記線２の始端部又はその付近には、外部の電源電圧が印加されるべく構成され、前記線１の終端部又はその付近と前記線２の終端部又はその付近との間の電位差は、外部の負荷に印加されるべく構成されていることを特徴とする。
（３）請求項３に係る電流路断線検出回路は、請求項１又は２において、
前記整流素子１、前記整流素子２、前記整流素子群１の整流素子及び前記整流素子群２の整流素子は、前記抵抗素子１及び前記抵抗素子２の他端の電位に順方向であることを特徴とする。
（４）請求項４に係る電流路断線検出回路は、請求項１〜３のいずれかにおいて、
前記整流素子群１及び／又は前記整流素子群２のそれぞれの整流素子のアノードに定電圧素子のアノードが接続され、又は、該整流素子群１及び／又は該整流素子群２のそれぞれの整流素子のカソードに定電圧素子のカソードが接続され、該整流素子と該定電圧素子が直列接続として構成されていることを特徴とする。
（１）請求項１に係る電流路断線検出回路は、
電流路１の一方の線１と、該線１の始端付近の電位が一端に印加されるべく構成された抵抗素子１と、該線１の始端付近から終端付近までの任意の位置の電位が一端に印加されるべく構成された整流素子１又は該線１の始端付近から終端付近までの電位が一端に印加されるべく散在配置された複数の整流素子で構成される整流素子群１と、
電流路１の他方の線２と、該線２の始端付近の電位が一端に印加されるべく構成された抵抗素子２と、該線２の始端付近から終端付近までの任意の位置の電位が一端に印加されるべく構成された整流素子２又は該線２の始端付近から終端付近までの電位が一端に印加されるべく散在配置された複数の整流素子で構成される整流素子群２と、
前記抵抗素子１の他端の電位が印加される電流路２の一方の線３と、該線３の始端付近から終端付近までの任意の位置の電位が他端に印加されるべく構成された前記整流素子１又は該線３の始端付近から終端付近までの電位が他端に印加されるべく散在配置された前記複数の前記整流素子で構成される前記整流素子群１と、
前記抵抗素子２の他端の電位が印加される電流路２の他方の線４と、該線４の始端付近から終端付近までの任意の位置の電位が他端に印加されるべく構成された前記整流素子２又は該線４の始端付近から終端付近までの電位が他端に印加されるべく散在配置された前記複数の前記整流素子で構成される前記整流素子群２と、を備え、
前記線３の終端部又はその付近と前記線４の終端部又はその付近は接続され、
前記線１の始端部又はその付近と前記線２の始端部又はその付近には、外部の電源電圧が印加されるべく構成され、前記線１の終端部又はその付近と前記線２の終端部又はその付近との間の電位差は、外部の負荷に印加されるべく構成されていることを特徴とする。
（２）請求項２に係る電流路断線検出回路は、
電流路１の一方の線１と、該線１の始端付近の電位が一端に印加されるべく構成された抵抗素子１と、該線１の始端付近から終端付近までの任意の位置の電位が一端に印加されるべく構成された整流素子１又は該線１の始端付近から終端付近までの電位が一端に印加されるべく散在配置された複数の整流素子で構成される整流素子群１と、
電流路１の他方の線２と、該線２の始端付近の電位が一端に印加されるべく構成された抵抗素子２と、該線２の始端付近から終端付近までの任意の位置の電位が一端に印加されるべく構成された整流素子２又は該線２の始端付近から終端付近までの電位が一端に印加されるべく散在配置された複数の整流素子で構成される整流素子群２と、
前記抵抗素子１及び前記抵抗素子２の他端の電位が印加される線３と、
前記線３の始端付近から終端付近までの任意の位置の電位が他端に印加されるべく構成された前記整流素子１又は該線３の始端付近から終端付近までの電位が他端に印加されるべく散在配置された前記複数の前記整流素子で構成される前記整流素子群１と、
前記線３の始端付近から終端付近までの任意の位置の電位が他端に印加されるべく構成された前記整流素子２又は該線３の始端付近から終端付近までの電位が他端に印加されるべく散在配置された前記複数の前記整流素子で構成される前記整流素子群２と、を備え、
前記線１の始端部又はその付近と前記線２の始端部又はその付近には、外部の電源電圧が印加されるべく構成され、前記線１の終端部又はその付近と前記線２の終端部又はその付近との間の電位差は、外部の負荷に印加されるべく構成されていることを特徴とする。
（３）請求項３に係る電流路断線検出回路は、請求項１又は２において、
前記整流素子１、前記整流素子２、前記整流素子群１の整流素子及び前記整流素子群２の整流素子は、前記抵抗素子１及び前記抵抗素子２の他端の電位に順方向であることを特徴とする。
（４）請求項４に係る電流路断線検出回路は、請求項１〜３のいずれかにおいて、
前記整流素子群１及び／又は前記整流素子群２のそれぞれの整流素子のアノードに定電圧素子のアノードが接続され、又は、該整流素子群１及び／又は該整流素子群２のそれぞれの整流素子のカソードに定電圧素子のカソードが接続され、該整流素子と該定電圧素子が直列接続として構成されていることを特徴とする。
本発明は、簡単な回路で直流電流路の断線を検出する技術を実現した。
高圧直流伝送路に断線が発生した場合、アーク放電が発生し、火災等を誘発する虞があるが、本発明によれば、直ちに断線を検出し伝送路の電源を遮断できる。
高圧直流伝送路に断線が発生した場合、アーク放電が発生し、火災等を誘発する虞があるが、本発明によれば、直ちに断線を検出し伝送路の電源を遮断できる。
（１）電流路断線検出回路の実施の形態１
（１−１）回路構成
図１は、本発明による電流路断線検出回路の実施の形態１の回路構成を示す図である。
（１−１）回路構成
図１は、本発明による電流路断線検出回路の実施の形態１の回路構成を示す図である。
以下、図１を参照して、本発明の電流路断線検出回路の実施の形態１の回路を説明する。
図１において、
符号Ｌｉｎｅ１で示される電流路は、電流路１の一方の線１であり、符号Ｔ１で示される端子１と符号Ｔ５で示される端子５を渡る電線である。
符号Ｌｉｎｅ２で示される電流路は、電流路１の他方の線２であり、符号Ｔ２で示される端子２と符号Ｔ６で示される端子６を渡る電線である。
端子１に近い線１及び端子２に近い線２の部分を始端、端子５に近い線１及び端子６に近い線２の部分を終端と称す。この線は、電力伝送路である。
始端部に存在する端子１、端子２間には、外部の電源が入力される。
終端部に存在する端子５、端子６間には、外部の負荷が接続される。
符号Ｌｉｎｅ１で示される電流路は、電流路１の一方の線１であり、符号Ｔ１で示される端子１と符号Ｔ５で示される端子５を渡る電線である。
符号Ｌｉｎｅ２で示される電流路は、電流路１の他方の線２であり、符号Ｔ２で示される端子２と符号Ｔ６で示される端子６を渡る電線である。
端子１に近い線１及び端子２に近い線２の部分を始端、端子５に近い線１及び端子６に近い線２の部分を終端と称す。この線は、電力伝送路である。
始端部に存在する端子１、端子２間には、外部の電源が入力される。
終端部に存在する端子５、端子６間には、外部の負荷が接続される。
図１において、符号Ｌｉｎｅ３で示される電流路は、電流路２の一方の線３であり、符号Ｔ３で示される端子３から端子５、端子６付近まで延在し、折り返して折り返し付近からは、符号Ｔ４で示される端子４に接続されている符号Ｌｉｎｅ４で示される電流路２の他方の線として線４と称す。
端子３から端子４に接続されている線は連続一本でよいが、折り返し付近を境界とし、折り返しの前半を線３、後半を線４と称す。
１本の線で構成されていたとしても線３と線４に分離して称することが多い。端子３、端子４に近い線３、線４の部分を始端、折り返し部分（Ｄｊ、Ｄｖ付近）に近い線３、線４の部分を終端と称す。この線は、弱電流伝送路である。
端子３、端子４間自体には電圧を印加しない。
端子３から端子４に接続されている線は連続一本でよいが、折り返し付近を境界とし、折り返しの前半を線３、後半を線４と称す。
１本の線で構成されていたとしても線３と線４に分離して称することが多い。端子３、端子４に近い線３、線４の部分を始端、折り返し部分（Ｄｊ、Ｄｖ付近）に近い線３、線４の部分を終端と称す。この線は、弱電流伝送路である。
端子３、端子４間自体には電圧を印加しない。
図１において、
符号Ｒ１で示される素子は抵抗素子１、符号Ｄ１〜Ｄｉ、Ｄｊで示される素子は整流素子１〜整流素子ｉ、整流素子ｊである。散在配置とも称す。以下、同じ。
符号Ｒ２で示される素子は抵抗素子２、符号Ｄｋ〜Ｄｕ、Ｄｖで示される素子は整流素子ｋ〜整流素子ｕ、整流素子ｖである。散在配置とも称す。以下、同じ。
符号Ｒ１で示される素子は抵抗素子１、符号Ｄ１〜Ｄｉ、Ｄｊで示される素子は整流素子１〜整流素子ｉ、整流素子ｊである。散在配置とも称す。以下、同じ。
符号Ｒ２で示される素子は抵抗素子２、符号Ｄｋ〜Ｄｕ、Ｄｖで示される素子は整流素子ｋ〜整流素子ｕ、整流素子ｖである。散在配置とも称す。以下、同じ。
抵抗素子１、整流素子１〜整流素子ｉ、整流素子ｊは、線１、線３間に接続されている。抵抗素子２、整流素子ｋ〜整流素子ｕ、整流素子ｖは、線２、線４間に接続されている。
整流素子１〜整流素子ｉ、整流素子ｊのアノードは、線３に接続され、カソードは線１に接続されている。
整流素子ｋ〜整流素子ｕ、整流素子ｖのアノードは、線２に接続され、カソードは線４に接続されている。
整流素子ｋ〜整流素子ｕ、整流素子ｖのアノードは、線２に接続され、カソードは線４に接続されている。
線１〜線４の破線は、途中省略を意味し、整流素子１〜整流素子ｉ間に存在する整流素子の表示を省略し、整流素子ｋ〜整流素子ｕ間に存在する整流素子の表示を省略している。
整流素子Ｄ１〜Ｄｖの数は、添え文字ｉ、ｊ、ｕ、ｖ等の文字が表現できる数に限定されない。このアルファベットの文字は単なる整流素子の符号である。
整流素子Ｄ１〜Ｄｖの数は、添え文字ｉ、ｊ、ｕ、ｖ等の文字が表現できる数に限定されない。このアルファベットの文字は単なる整流素子の符号である。
（１−２）回路動作
以下、図１を参照して本発明の電流路断線検出回路の実施の形態１の動作を説明する。
以下、図１を参照して本発明の電流路断線検出回路の実施の形態１の動作を説明する。
端子１、端子２間に電圧が印加されている場合、抵抗素子１、抵抗素子２には、線３、線４を通じて端子１と端子２間の電位差により電流が流れている。
抵抗素子１の抵抗値をｒ１、抵抗素子２の抵抗値をｒ２であるとき、ｒ１＝ｒ２とする。
抵抗素子１に流れる電流による抵抗素子１の電圧降下をＶｒ１、抵抗素子２に流れる電流による抵抗素子２の電圧降下をＶｒ２とすると、「Ｖｒ１＝Ｖｒ２＞０」、である。かつ、端子３と端子４との電位差が無い。
この前提条件として、端子５、端子６間に負荷が接続されていないで、かつ、線３及び線４が断線していない。又は、端子５、端子６間に負荷が接続されていて、線１又は線２が断線していない場合であり、かつ、線３及び線４が断線していない場合である。
抵抗素子１の抵抗値をｒ１、抵抗素子２の抵抗値をｒ２であるとき、ｒ１＝ｒ２とする。
抵抗素子１に流れる電流による抵抗素子１の電圧降下をＶｒ１、抵抗素子２に流れる電流による抵抗素子２の電圧降下をＶｒ２とすると、「Ｖｒ１＝Ｖｒ２＞０」、である。かつ、端子３と端子４との電位差が無い。
この前提条件として、端子５、端子６間に負荷が接続されていないで、かつ、線３及び線４が断線していない。又は、端子５、端子６間に負荷が接続されていて、線１又は線２が断線していない場合であり、かつ、線３及び線４が断線していない場合である。
＜Ａ＞
端子１に正極電位、端子２に負極電位が印加されている状態で、線１（Ｌｉｎｅ１）が断線した場合。
線１において、整流素子ｉ（Ｄｉ）のカソードと整流素子ｊ（Ｄｊ）のカソード間の線が断線し、線３は断線していないとき。
端子１（Ｔ１）⇒抵抗素子１（Ｒ１）⇒線３（Ｌｉｎｅ３）⇒整流素子ｊ（Ｄｊ）⇒端子５（Ｔ５）⇒負荷（外部の装置）⇒端子６（Ｔ６）⇒線２（Ｌｉｎｅ２）⇒端子２（Ｔ２）の経路で電流が流れる。
ただし、端子５と端子６間に負荷が接続されているものとする。
端子１に正極電位、端子２に負極電位が印加されている状態で、線１（Ｌｉｎｅ１）が断線した場合。
線１において、整流素子ｉ（Ｄｉ）のカソードと整流素子ｊ（Ｄｊ）のカソード間の線が断線し、線３は断線していないとき。
端子１（Ｔ１）⇒抵抗素子１（Ｒ１）⇒線３（Ｌｉｎｅ３）⇒整流素子ｊ（Ｄｊ）⇒端子５（Ｔ５）⇒負荷（外部の装置）⇒端子６（Ｔ６）⇒線２（Ｌｉｎｅ２）⇒端子２（Ｔ２）の経路で電流が流れる。
ただし、端子５と端子６間に負荷が接続されているものとする。
＜Ｂ＞
端子１に正極電位、端子２に負極電位が印加されている状態で、線２（Ｌｉｎｅ２）が断線した場合。
線２において、整流素子ｕ（Ｄｕ）のアノードと整流素子ｖ（Ｄｖ）のアノード間の線が断線し、線４は断線していないとき。
端子１（Ｔ１）⇒線１（Ｌｉｎｅ１）⇒端子５（Ｔ５）⇒負荷（外部の装置）⇒端子６（Ｔ６）⇒整流素子ｖ（Ｄｖ）⇒線４（Ｌｉｎｅ４）⇒抵抗素子２（Ｒ２）⇒端子２（Ｔ２）の経路で電流が流れる。
ただし、端子５と端子６間に負荷が接続されているものとする。
端子１に正極電位、端子２に負極電位が印加されている状態で、線２（Ｌｉｎｅ２）が断線した場合。
線２において、整流素子ｕ（Ｄｕ）のアノードと整流素子ｖ（Ｄｖ）のアノード間の線が断線し、線４は断線していないとき。
端子１（Ｔ１）⇒線１（Ｌｉｎｅ１）⇒端子５（Ｔ５）⇒負荷（外部の装置）⇒端子６（Ｔ６）⇒整流素子ｖ（Ｄｖ）⇒線４（Ｌｉｎｅ４）⇒抵抗素子２（Ｒ２）⇒端子２（Ｔ２）の経路で電流が流れる。
ただし、端子５と端子６間に負荷が接続されているものとする。
＜Ａ＞の場合。
線１が断線したとき、電流路は、経路１として、
端子１⇒抵抗素子１⇒線３⇒整流素子ｊのアノード〜カソード⇒端子５⇒負荷⇒端子６⇒線２⇒端子２の電流路と、
端子１⇒抵抗素子１⇒線３⇒線４⇒抵抗素子２⇒端子２の電流路の２系統が形成される。
よって、経路１の電流路のとき、抵抗素子１、抵抗素子２に流れる電流による電圧降下をそれぞれ、Ｖｒ１（経路１）、Ｖｒ２（経路１）とすると、Ｖｒ１（経路１）＞Ｖｒ２（経路１）となる。
抵抗素子１は、負荷及び抵抗素子２の並列接続回路との直列接続回路を構成し、抵抗素子２は、抵抗素子１との直列接続回路を構成する。
このため、抵抗素子１の電流＞抵抗素子２の電流となる。
線１が断線したとき、電流路は、経路１として、
端子１⇒抵抗素子１⇒線３⇒整流素子ｊのアノード〜カソード⇒端子５⇒負荷⇒端子６⇒線２⇒端子２の電流路と、
端子１⇒抵抗素子１⇒線３⇒線４⇒抵抗素子２⇒端子２の電流路の２系統が形成される。
よって、経路１の電流路のとき、抵抗素子１、抵抗素子２に流れる電流による電圧降下をそれぞれ、Ｖｒ１（経路１）、Ｖｒ２（経路１）とすると、Ｖｒ１（経路１）＞Ｖｒ２（経路１）となる。
抵抗素子１は、負荷及び抵抗素子２の並列接続回路との直列接続回路を構成し、抵抗素子２は、抵抗素子１との直列接続回路を構成する。
このため、抵抗素子１の電流＞抵抗素子２の電流となる。
＜Ｂ＞の場合。
線２が断線したとき、電流は、経路２として、
端子１⇒線１⇒端子５⇒負荷⇒端子６⇒整流素子ｖのアノード〜カソード⇒線４⇒抵抗素子２⇒端子２の電流路と、
端子１⇒抵抗素子１⇒線３⇒線４⇒抵抗素子２⇒端子２の電流路の２系統が形成される。
よって、経路２の電流路のとき、抵抗素子１、抵抗素子２に流れる電流による電圧降下をそれぞれ、Ｖｒ１（経路２）、Ｖｒ２（経路２）とすると、Ｖｒ１（経路２）＜Ｖｒ２（経路２）となる。
抵抗素子２は、負荷及び抵抗素子１の並列接続回路との直列接続回路を構成し、抵抗素子１は、抵抗素子２との直列接続回路を構成する。
このため、抵抗素子２の電流＞抵抗素子１の電流となる。
線２が断線したとき、電流は、経路２として、
端子１⇒線１⇒端子５⇒負荷⇒端子６⇒整流素子ｖのアノード〜カソード⇒線４⇒抵抗素子２⇒端子２の電流路と、
端子１⇒抵抗素子１⇒線３⇒線４⇒抵抗素子２⇒端子２の電流路の２系統が形成される。
よって、経路２の電流路のとき、抵抗素子１、抵抗素子２に流れる電流による電圧降下をそれぞれ、Ｖｒ１（経路２）、Ｖｒ２（経路２）とすると、Ｖｒ１（経路２）＜Ｖｒ２（経路２）となる。
抵抗素子２は、負荷及び抵抗素子１の並列接続回路との直列接続回路を構成し、抵抗素子１は、抵抗素子２との直列接続回路を構成する。
このため、抵抗素子２の電流＞抵抗素子１の電流となる。
したがって、線１が断線したとき、Ｖｒ１（経路１）＞Ｖｒ２（経路１）となり、線２が断線したとき、Ｖｒ１（経路２）＜Ｖｒ２（経路２）となる。
ただし、抵抗素子１と端子１との間の線１、抵抗素子２と端子２との間の線２、整流素子ｊと端子５との間の線１及び整流素子ｖと端子６との間の線２は断線していないことを前提とする。
ただし、抵抗素子１と端子１との間の線１、抵抗素子２と端子２との間の線２、整流素子ｊと端子５との間の線１及び整流素子ｖと端子６との間の線２は断線していないことを前提とする。
抵抗素子１と抵抗素子２の抵抗値が同一であれば、端子１⇒抵抗素子１⇒線３⇒線４⇒抵抗素子２⇒端子２間を電流が流れるとき、Ｖｒ１＝Ｖｒ２であるから、線１〜線４に断線が無い場合、端子３、端子４間の電位差はなく、端子１、端子３間の電位差をＶ１３、端子２、端子４間の電位差をＶ２４とすると、Ｖ１３＝Ｖ２４である。
線１が長区間（整流素子１〜ｉが位置する長い区間。この区間の任意の位置でも同様。）断線しても、同様に検出できる。ただし、抵抗素子１と端子１との間の線１、整流素子ｊのカソードと端子５との間の線１が断線していない場合。
線２が長区間（整流素子ｋ〜ｕが位置する長い区間。この区間の任意の位置でも同様。）断線しても、同様に検出できる。ただし、抵抗素子２と端子２との間の線２、整流素子ｖのアノードと端子６との間の線２が断線していない場合。
線１の断線が発生すると、抵抗素子１の電圧降下が大きく、線２の断線が発生すると、抵抗素子２の電圧降下が大きくなり、線１か線２かの断線が判別可能である。
なお、抵抗素子１及び抵抗素子２の抵抗値は、端子１、端子２間に印加される電位差による電力の消費を控えるため、端子５、端子６間に接続する負荷抵抗値より遙かに大とする。
なお、抵抗素子１及び抵抗素子２の抵抗値は、端子１、端子２間に印加される電位差による電力の消費を控えるため、端子５、端子６間に接続する負荷抵抗値より遙かに大とする。
（２）電流路断線検出回路の実施の形態２
（２−１）回路構成
図２は、本発明による電流路断線検出回路の実施の形態２の回路構成を示す図である。
（２−１）回路構成
図２は、本発明による電流路断線検出回路の実施の形態２の回路構成を示す図である。
以下、図２を参照して、本発明の電流路断線検出回路の実施の形態２の回路を説明する。
図２において、
符号Ｌｉｎｅ１で示される電流路は、電流路１の一方の線１であり、符号Ｔ１で示される端子１と符号Ｔ５で示される端子５を渡る電線である。
符号Ｌｉｎｅ２で示される電流路は、電流路１の他方の線２であり、符号Ｔ２で示される端子２と符号Ｔ６で示される端子６を渡る電線である。
端子１に近い線１及び端子２に近い線２の部分を始端、端子５に近い線１及び端子６に近い線２の部分を終端と称す。この線は、電力伝送路である。
始端部に存在する端子１、端子２間には、外部の電源が入力される。
終端部に存在する端子５、端子６間には、外部の負荷が接続される。
符号Ｌｉｎｅ１で示される電流路は、電流路１の一方の線１であり、符号Ｔ１で示される端子１と符号Ｔ５で示される端子５を渡る電線である。
符号Ｌｉｎｅ２で示される電流路は、電流路１の他方の線２であり、符号Ｔ２で示される端子２と符号Ｔ６で示される端子６を渡る電線である。
端子１に近い線１及び端子２に近い線２の部分を始端、端子５に近い線１及び端子６に近い線２の部分を終端と称す。この線は、電力伝送路である。
始端部に存在する端子１、端子２間には、外部の電源が入力される。
終端部に存在する端子５、端子６間には、外部の負荷が接続される。
図２において、符号Ｌｉｎｅ３で示される電流路は、図１における電流路２の一方の線３と電流路２の他方の線４を統合した線であり、図２では、符号Ｌｉｎｅ３で示される線３と称す。
図１では、線３と線４で折り返されていたが、図２では、線３の１本である。
符号Ｔ３で示される端子３は、図１の符号Ｔ３（端子３）を踏襲している。線３に接続される端子３として図１と同様に扱っている。
端子３の付近に近い線３の部分を始端と称し、整流素子ｊ及び整流素子ｖの付近に近い線３の部分を終端と称す。線３は、弱電流伝送路である。端子３自体には電圧を印加しない。
図１では、線３と線４で折り返されていたが、図２では、線３の１本である。
符号Ｔ３で示される端子３は、図１の符号Ｔ３（端子３）を踏襲している。線３に接続される端子３として図１と同様に扱っている。
端子３の付近に近い線３の部分を始端と称し、整流素子ｊ及び整流素子ｖの付近に近い線３の部分を終端と称す。線３は、弱電流伝送路である。端子３自体には電圧を印加しない。
図２において、
符号Ｒ１で示される素子は抵抗素子１、符号Ｄ１〜Ｄｉ、Ｄｊで示される素子は整流素子１〜整流素子ｉ、整流素子ｊである。
符号Ｒ２で示される素子は抵抗素子２、符号Ｄｋ〜Ｄｕ、Ｄｖで示される素子は整流素子ｋ〜整流素子ｕ、整流素子ｖである。
符号Ｒ１で示される素子は抵抗素子１、符号Ｄ１〜Ｄｉ、Ｄｊで示される素子は整流素子１〜整流素子ｉ、整流素子ｊである。
符号Ｒ２で示される素子は抵抗素子２、符号Ｄｋ〜Ｄｕ、Ｄｖで示される素子は整流素子ｋ〜整流素子ｕ、整流素子ｖである。
抵抗素子１、整流素子１〜整流素子ｉ、整流素子ｊは、線１、線３間に接続されている。抵抗素子２、整流素子ｋ〜整流素子ｕ、整流素子ｖは、線２、線３間に接続されている。
整流素子１〜整流素子ｉ、整流素子ｊのアノードは、線３に接続、カソードは線１に接続されている。
整流素子ｋ〜整流素子ｕ、整流素子ｖのアノードは、線２に接続、カソードは線３に接続されている。
整流素子ｋ〜整流素子ｕ、整流素子ｖのアノードは、線２に接続、カソードは線３に接続されている。
線１〜線３の破線は、途中省略を意味し、整流素子１〜整流素子ｉ間に存在する整流素子の表示を省略し、整流素子ｋ〜整流素子ｕ間に存在する整流素子の表示を省略している。
整流素子Ｄ１〜Ｄｖの数は、添え文字ｉ、ｊ、ｕ、ｖ等の文字が表現できる数に限定されない。このアルファベットの文字は単なる整流素子の符号である。
整流素子Ｄ１〜Ｄｖの数は、添え文字ｉ、ｊ、ｕ、ｖ等の文字が表現できる数に限定されない。このアルファベットの文字は単なる整流素子の符号である。
（２−２）回路動作
以下、図２を参照して本発明の電流路断線検出回路の実施の形態２の動作を説明する。
以下、図２を参照して本発明の電流路断線検出回路の実施の形態２の動作を説明する。
端子１、端子２間に電圧が印加されている場合、抵抗素子１、抵抗素子２には、端子１と端子２間の電位差により電流が流れている。
抵抗素子１の抵抗値をｒ１、抵抗素子２の抵抗値をｒ２であるとき、ｒ１＝ｒ２とする。
抵抗素子１に流れる電流による抵抗素子１の電圧降下をＶｒ１、抵抗素子２に流れる電流による抵抗素子２の電圧降下をＶｒ２とすると、「Ｖｒ１＝Ｖｒ２＞０」、である。
この前提条件として、線１又は線２に断線があっても、端子５、端子６間に負荷が接続されていない。又は、端子５、端子６間に負荷が接続されていて、線１又は線２が断線していない場合である。
抵抗素子１の抵抗値をｒ１、抵抗素子２の抵抗値をｒ２であるとき、ｒ１＝ｒ２とする。
抵抗素子１に流れる電流による抵抗素子１の電圧降下をＶｒ１、抵抗素子２に流れる電流による抵抗素子２の電圧降下をＶｒ２とすると、「Ｖｒ１＝Ｖｒ２＞０」、である。
この前提条件として、線１又は線２に断線があっても、端子５、端子６間に負荷が接続されていない。又は、端子５、端子６間に負荷が接続されていて、線１又は線２が断線していない場合である。
＜Ａ２＞
端子１に正極電位、端子２に負極電位が印加されている状態で、線１（Ｌｉｎｅ１）が断線した場合。
線１において、整流素子ｉ（Ｄｉ）のカソードと整流素子ｊ（Ｄｊ）のカソード間の線が断線し、線３は断線していないとき。
端子１（Ｔ１）⇒抵抗素子１（Ｒ１）⇒線３（Ｌｉｎｅ３）⇒整流素子ｊ（Ｄｊ）⇒端子５（Ｔ５）⇒負荷（外部の装置）⇒端子６（Ｔ６）⇒線２（Ｌｉｎｅ２）⇒端子２（Ｔ２）の経路で電流が流れる。
ただし、端子５と端子６間に負荷が接続されているものとする。
端子１に正極電位、端子２に負極電位が印加されている状態で、線１（Ｌｉｎｅ１）が断線した場合。
線１において、整流素子ｉ（Ｄｉ）のカソードと整流素子ｊ（Ｄｊ）のカソード間の線が断線し、線３は断線していないとき。
端子１（Ｔ１）⇒抵抗素子１（Ｒ１）⇒線３（Ｌｉｎｅ３）⇒整流素子ｊ（Ｄｊ）⇒端子５（Ｔ５）⇒負荷（外部の装置）⇒端子６（Ｔ６）⇒線２（Ｌｉｎｅ２）⇒端子２（Ｔ２）の経路で電流が流れる。
ただし、端子５と端子６間に負荷が接続されているものとする。
＜Ｂ２＞
端子１に正極電位、端子２に負極電位が印加されている状態で、線２（Ｌｉｎｅ２）が断線した場合。
線２において、整流素子ｕ（Ｄｕ）のアノードと整流素子ｖ（Ｄｖ）のアノード間の線が断線し、線３は断線していないとき。
端子１（Ｔ１）⇒線１（Ｌｉｎｅ１）⇒端子５（Ｔ５）⇒負荷（外部の装置）⇒端子６（Ｔ６）⇒整流素子ｖ（Ｄｖ）⇒線３（Ｌｉｎｅ３）⇒抵抗素子２（Ｒ２）⇒端子２（Ｔ２）の経路で電流が流れる。
ただし、端子５と端子６間に負荷が接続されているものとする。
端子１に正極電位、端子２に負極電位が印加されている状態で、線２（Ｌｉｎｅ２）が断線した場合。
線２において、整流素子ｕ（Ｄｕ）のアノードと整流素子ｖ（Ｄｖ）のアノード間の線が断線し、線３は断線していないとき。
端子１（Ｔ１）⇒線１（Ｌｉｎｅ１）⇒端子５（Ｔ５）⇒負荷（外部の装置）⇒端子６（Ｔ６）⇒整流素子ｖ（Ｄｖ）⇒線３（Ｌｉｎｅ３）⇒抵抗素子２（Ｒ２）⇒端子２（Ｔ２）の経路で電流が流れる。
ただし、端子５と端子６間に負荷が接続されているものとする。
＜Ａ２＞の場合。
線１が断線したとき、電流路は、経路３として、
端子１⇒抵抗素子１⇒線３⇒整流素子ｊのアノード〜カソード⇒端子５⇒負荷⇒端子６⇒線２⇒端子２の電流路が形成される。
よって、経路３の電流路のとき、抵抗素子１、抵抗素子２に流れる電流による抵抗素子１、抵抗素子２の電圧降下をそれぞれ、Ｖｒ１（経路３）、Ｖｒ２（経路３）とすると、Ｖｒ１（経路３）＞Ｖｒ２（経路３）となる。
抵抗素子１は、負荷及び抵抗素子２の並列接続回路との直列接続回路を構成し、抵抗素子２は、抵抗素子１との直列接続回路を構成する。
このため、抵抗素子１の電流＞抵抗素子２の電流となる。
線１が断線したとき、電流路は、経路３として、
端子１⇒抵抗素子１⇒線３⇒整流素子ｊのアノード〜カソード⇒端子５⇒負荷⇒端子６⇒線２⇒端子２の電流路が形成される。
よって、経路３の電流路のとき、抵抗素子１、抵抗素子２に流れる電流による抵抗素子１、抵抗素子２の電圧降下をそれぞれ、Ｖｒ１（経路３）、Ｖｒ２（経路３）とすると、Ｖｒ１（経路３）＞Ｖｒ２（経路３）となる。
抵抗素子１は、負荷及び抵抗素子２の並列接続回路との直列接続回路を構成し、抵抗素子２は、抵抗素子１との直列接続回路を構成する。
このため、抵抗素子１の電流＞抵抗素子２の電流となる。
＜Ｂ２＞の場合。
線２が断線したとき、電流路は、経路４として、
端子１⇒線１⇒端子５⇒負荷⇒端子６⇒整流素子ｖのアノード〜カソード⇒線４⇒抵抗素子２⇒端子２の電流路が形成される。
よって、経路４の電流路のとき、抵抗素子１、抵抗素子２に流れる電流による抵抗素子１、抵抗素子２の電圧降下をそれぞれ、Ｖｒ１（経路４）、Ｖｒ２（経路４）とすると、Ｖｒ１（経路４）＜Ｖｒ２（経路４）となる。
抵抗素子２は、負荷及び抵抗素子１の並列接続回路との直列接続回路を構成し、抵抗素子１は、抵抗素子２との直列接続回路を構成する。
このため、抵抗素子２の電流＞抵抗素子１の電流となる。
線２が断線したとき、電流路は、経路４として、
端子１⇒線１⇒端子５⇒負荷⇒端子６⇒整流素子ｖのアノード〜カソード⇒線４⇒抵抗素子２⇒端子２の電流路が形成される。
よって、経路４の電流路のとき、抵抗素子１、抵抗素子２に流れる電流による抵抗素子１、抵抗素子２の電圧降下をそれぞれ、Ｖｒ１（経路４）、Ｖｒ２（経路４）とすると、Ｖｒ１（経路４）＜Ｖｒ２（経路４）となる。
抵抗素子２は、負荷及び抵抗素子１の並列接続回路との直列接続回路を構成し、抵抗素子１は、抵抗素子２との直列接続回路を構成する。
このため、抵抗素子２の電流＞抵抗素子１の電流となる。
したがって、線１が断線したとき、Ｖｒ１（経路３）＞Ｖｒ２（経路３）となり、線２が断線したとき、Ｖｒ１（経路４）＜Ｖｒ２（経路４）となる。
ただし、抵抗素子１と端子１との間の線１、抵抗素子２と端子２との間の線２、整流素子ｊと端子５との間の線１及び整流素子ｖと端子６との間の線２は断線していないことを前提とする。
ただし、抵抗素子１と端子１との間の線１、抵抗素子２と端子２との間の線２、整流素子ｊと端子５との間の線１及び整流素子ｖと端子６との間の線２は断線していないことを前提とする。
抵抗素子１と抵抗素子２の抵抗値が同一であれば、端子１⇒抵抗素子１⇒抵抗素子２⇒端子２間を電流が流れるとき、Ｖｒ１＝Ｖｒ２であるから、線１又は線２に断線が無い場合、端子１、端子３間の電位差をＶ１３、端子２、端子３間の電位差をＶ２３とすると、Ｖ１３＝Ｖ２３である。すなわち、Ｖｒ１＝Ｖｒ２。
線１が長区間（整流素子１〜ｉが位置する長い区間。この区間の任意の位置でも同様。）断線しても、同様に検出できる。ただし、抵抗素子１と端子１との間の線１、整流素子ｊのカソードと端子５との間の線１が断線していない場合。
線２が長区間（整流素子ｋ〜ｕが位置する長い区間。この区間の任意の位置でも同様。）断線しても、同様に検出できる。ただし、抵抗素子２と端子２との間の線２、整流素子ｖのアノードと端子６との間の線１が断線していない場合。
線１の断線が発生すると、抵抗素子１の電圧降下が大きく、線２の断線が発生すると、抵抗素子２の電圧降下が大きくなり、線１か線２かの断線が判別可能である。
なお、抵抗素子１及び抵抗素子２の抵抗値は、端子１、端子２間に印加される電位差による電力の消費を控えるため、端子５、端子６間に接続する負荷抵抗値より遙かに大とする。
なお、抵抗素子１及び抵抗素子２の抵抗値は、端子１、端子２間に印加される電位差による電力の消費を控えるため、端子５、端子６間に接続する負荷抵抗値より遙かに大とする。
（３）電流路断線検出回路の実施の形態３
（３−１）回路構成
図３（Ａ）は、本発明による電流路断線検出回路の実施の形態３の回路構成の一部を示す図である。図３（Ａ）は、図１をベースとしているが、図１に付加する部分を図３（Ａ）に示す。
図３（Ａ）は、本発明による電流路断線検出回路の実施の形態１の図１の回路に示す整流素子Ｄｉに符号Ｚｉで示される定電圧素子Ｚｉを直列接続し、整流素子Ｄｊに符号Ｚｊで示される定電圧素子Ｚｊを直列接続したものである。
同様に、図１の回路に示す整流素子Ｄｕに符号Ｚｕで示される定電圧素子Ｚｕを直列接続し、整流素子Ｄｖに符号Ｚｖで示される定電圧素子Ｚｖを直列接続したものである。
（３−１）回路構成
図３（Ａ）は、本発明による電流路断線検出回路の実施の形態３の回路構成の一部を示す図である。図３（Ａ）は、図１をベースとしているが、図１に付加する部分を図３（Ａ）に示す。
図３（Ａ）は、本発明による電流路断線検出回路の実施の形態１の図１の回路に示す整流素子Ｄｉに符号Ｚｉで示される定電圧素子Ｚｉを直列接続し、整流素子Ｄｊに符号Ｚｊで示される定電圧素子Ｚｊを直列接続したものである。
同様に、図１の回路に示す整流素子Ｄｕに符号Ｚｕで示される定電圧素子Ｚｕを直列接続し、整流素子Ｄｖに符号Ｚｖで示される定電圧素子Ｚｖを直列接続したものである。
整流素子Ｄｉ（以下、整流素子ｉと称す。）と定電圧素子Ｚｉ（以下、定電圧素子ｉと称す。）との直列接続、整流素子Ｄｊ（以下、整流素子ｊと称す。）と定電圧素子Ｚｊ（以下、定電圧素子ｊと称す。）との直列接続、において、前者と後者は直列接続の順が逆であるが、いずれも同様に動作する。
整流素子Ｄｕ（以下、整流素子ｕと称す。）と定電圧素子Ｚｕ（以下、定電圧素子ｕと称す。）との直列接続、整流素子Ｄｖ（以下、整流素子ｖと称す。）と定電圧素子Ｚｖ（以下、定電圧素子ｖと称す。）との直列接続、において、前者と後者は直列接続の順が逆であるが、いずれも同様に動作する。
図３（Ａ）に図示されていないが他の整流素子と定電圧素子の接続関係も同様である。
図３（Ａ）には、図１に示した回路と素子を省略しているが、図１も参照し、図３（Ａ）にも図１の要素が存在しているものとして説明する。
なお、定電圧素子は、一般にツェナーダイオードと通称される。
図３（Ａ）には、図１に示した回路と素子を省略しているが、図１も参照し、図３（Ａ）にも図１の要素が存在しているものとして説明する。
なお、定電圧素子は、一般にツェナーダイオードと通称される。
以下、図３（Ａ）及び図１を参照して、本発明の電流路断線検出回路の実施の形態３の回路を説明する。
図３（Ａ）及び図１において、
符号Ｌｉｎｅ１で示される電流路は、電流路１の一方の線１であり、符号Ｔ１で示される端子１と符号Ｔ５で示される端子５を渡る電線である。
符号Ｌｉｎｅ２で示される電流路は、電流路１の他方の線２であり、符号Ｔ２で示される端子２と符号Ｔ６で示される端子６を渡る電線である。
端子１に近い線１及び端子２に近い線２の部分を始端、端子５に近い線１及び端子６に近い線２の部分を終端と称す。この線は、電力伝送路である。
始端部に存在する端子１、端子２間には、外部の電源が入力される。
終端部に存在する端子５、端子６間には、外部の負荷が接続される。
符号Ｌｉｎｅ１で示される電流路は、電流路１の一方の線１であり、符号Ｔ１で示される端子１と符号Ｔ５で示される端子５を渡る電線である。
符号Ｌｉｎｅ２で示される電流路は、電流路１の他方の線２であり、符号Ｔ２で示される端子２と符号Ｔ６で示される端子６を渡る電線である。
端子１に近い線１及び端子２に近い線２の部分を始端、端子５に近い線１及び端子６に近い線２の部分を終端と称す。この線は、電力伝送路である。
始端部に存在する端子１、端子２間には、外部の電源が入力される。
終端部に存在する端子５、端子６間には、外部の負荷が接続される。
図３（Ａ）及び図１において、符号Ｌｉｎｅ３で示される電流路は、電流路２の一方の線３であり、符号Ｔ３で示される端子３から端子５、端子６付近まで延在し、折り返して折り返し付近からは、符号Ｔ４で示される端子４に接続されている符号Ｌｉｎｅ４で示される電流路２の他方の線として線４と称す。
端子３から端子４に接続されている線は連続一本でよいが、折り返し付近を境界とし、折り返しの前半を線３、後半を線４と称す。
１本の線で構成されていたとしても線３と線４に分離して称することが多い。端子３、端子４に近い線３、線４の部分を始端、折り返し部分（Ｄｊ、Ｄｖ付近）に近い線３、線４の部分を終端と称す。この線は、弱電流伝送路である。
端子３、端子４間自体には電圧を印加しない。
端子３から端子４に接続されている線は連続一本でよいが、折り返し付近を境界とし、折り返しの前半を線３、後半を線４と称す。
１本の線で構成されていたとしても線３と線４に分離して称することが多い。端子３、端子４に近い線３、線４の部分を始端、折り返し部分（Ｄｊ、Ｄｖ付近）に近い線３、線４の部分を終端と称す。この線は、弱電流伝送路である。
端子３、端子４間自体には電圧を印加しない。
図３（Ａ）及び図１において、
符号Ｒ１で示される素子は抵抗素子１、符号Ｄ１〜Ｄｉ、Ｄｊで示される素子は整流素子１〜整流素子ｉ、整流素子ｊ、符号Ｚ１〜Ｚｉ、Ｚｊで示される素子は定電圧素子１〜定電圧素子ｉ、定電圧素子ｊである。
符号Ｒ２で示される素子は抵抗素子２、符号Ｄｋ〜Ｄｕ、Ｄｖで示される素子は整流素子ｋ〜整流素子ｕ、整流素子ｖ、符号Ｚｋ〜Ｚｕ、Ｚｖで示される素子は定電圧素子ｋ〜定電圧素子ｕ、定電圧素子ｖである。
符号Ｒ１で示される素子は抵抗素子１、符号Ｄ１〜Ｄｉ、Ｄｊで示される素子は整流素子１〜整流素子ｉ、整流素子ｊ、符号Ｚ１〜Ｚｉ、Ｚｊで示される素子は定電圧素子１〜定電圧素子ｉ、定電圧素子ｊである。
符号Ｒ２で示される素子は抵抗素子２、符号Ｄｋ〜Ｄｕ、Ｄｖで示される素子は整流素子ｋ〜整流素子ｕ、整流素子ｖ、符号Ｚｋ〜Ｚｕ、Ｚｖで示される素子は定電圧素子ｋ〜定電圧素子ｕ、定電圧素子ｖである。
抵抗素子１、整流素子１〜整流素子ｉ、整流素子ｊ、定電圧素子１〜定電圧素子ｉ、定電圧素子ｊは、線１、線３間に接続されている。
抵抗素子２、整流素子ｋ〜整流素子ｕ、整流素子ｖ、定電圧素子ｋ〜定電圧素子ｕ、定電圧素子ｖは、線２、線４間に接続されている。
抵抗素子２、整流素子ｋ〜整流素子ｕ、整流素子ｖ、定電圧素子ｋ〜定電圧素子ｕ、定電圧素子ｖは、線２、線４間に接続されている。
整流素子１〜整流素子ｉ、整流素子ｊのアノード側は、線３に接続、カソード側は線１に接続されている。勿論、定電圧素子が整流素子に直列接続されているが。
整流素子ｋ〜整流素子ｕ、整流素子ｖのアノード側は、線２に接続、カソード側は線４に接続されている。勿論、定電圧素子が整流素子に直列接続されているが。
整流素子ｋ〜整流素子ｕ、整流素子ｖのアノード側は、線２に接続、カソード側は線４に接続されている。勿論、定電圧素子が整流素子に直列接続されているが。
図３（Ａ）において、線１〜線４の破線は、途中省略を意味し、
抵抗素子１〜整流素子ｉ、抵抗素子１〜定電圧素子ｉ間に存在する整流素子、定電圧素子の表示を省略し、
抵抗素子２〜整流素子ｕ、抵抗素子２〜定電圧素子ｕ間に存在する整流素子、定電圧素子の表示を省略している。
整流素子Ｄ１〜Ｄｖ、定電圧素子Ｚ１〜Ｚｖの数は、添え文字ｉ、ｊ、ｕ、ｖ等の文字が表現できる数に限定されない。このアルファベットの文字は単なる整流素子、定電圧素子の符号である。
抵抗素子１〜整流素子ｉ、抵抗素子１〜定電圧素子ｉ間に存在する整流素子、定電圧素子の表示を省略し、
抵抗素子２〜整流素子ｕ、抵抗素子２〜定電圧素子ｕ間に存在する整流素子、定電圧素子の表示を省略している。
整流素子Ｄ１〜Ｄｖ、定電圧素子Ｚ１〜Ｚｖの数は、添え文字ｉ、ｊ、ｕ、ｖ等の文字が表現できる数に限定されない。このアルファベットの文字は単なる整流素子、定電圧素子の符号である。
（３−２）回路動作
以下、図３（Ａ）及び図１を参照して本発明の電流路断線検出回路の実施の形態３の動作を説明する。
以下、図３（Ａ）及び図１を参照して本発明の電流路断線検出回路の実施の形態３の動作を説明する。
端子１、端子２間に電圧が印加されている場合、抵抗素子１、抵抗素子２には、線３、線４を通じて端子１と端子２間の電位差により電流が流れている。
抵抗素子１の抵抗値をｒ１、抵抗素子２の抵抗値をｒ２であるとき、ｒ１＝ｒ２とする。
抵抗素子１に流れる電流による抵抗素子１の電圧降下をＶｒ１、抵抗素子２に流れる電流による抵抗素子２の電圧降下をＶｒ２とすると、「Ｖｒ１＝Ｖｒ２＞０」、である。かつ、端子３と端子４との電位差が無い。
この前提条件として、端子５、端子６間に負荷が接続されていないで、かつ、線３及び線４が断線していない。又は、端子５、端子６間に負荷が接続されていて、線１又は線２が断線していない場合であり、かつ、線３及び線４が断線していない場合である。
抵抗素子１の抵抗値をｒ１、抵抗素子２の抵抗値をｒ２であるとき、ｒ１＝ｒ２とする。
抵抗素子１に流れる電流による抵抗素子１の電圧降下をＶｒ１、抵抗素子２に流れる電流による抵抗素子２の電圧降下をＶｒ２とすると、「Ｖｒ１＝Ｖｒ２＞０」、である。かつ、端子３と端子４との電位差が無い。
この前提条件として、端子５、端子６間に負荷が接続されていないで、かつ、線３及び線４が断線していない。又は、端子５、端子６間に負荷が接続されていて、線１又は線２が断線していない場合であり、かつ、線３及び線４が断線していない場合である。
＜Ａ３＞
端子１に正極電位、端子２に負極電位が印加されている状態で、線１（Ｌｉｎｅ１）が断線した場合。
線１において、整流素子ｉ（Ｄｉ）のカソードと定電圧素子ｊ（Ｚｊ）のアノード間の線が断線し、線３は断線していないとき。
端子１（Ｔ１）⇒抵抗素子１（Ｒ１）⇒線３（Ｌｉｎｅ３）⇒整流素子ｊ（Ｄｊ）⇒定電圧素子ｊ（Ｚｊ）⇒端子５（Ｔ５）⇒負荷（外部の装置）⇒端子６（Ｔ６）⇒線２（Ｌｉｎｅ２）⇒端子２（Ｔ２）の経路で電流が流れる。
ただし、端子５と端子６間に負荷が接続されているものとする。
端子１に正極電位、端子２に負極電位が印加されている状態で、線１（Ｌｉｎｅ１）が断線した場合。
線１において、整流素子ｉ（Ｄｉ）のカソードと定電圧素子ｊ（Ｚｊ）のアノード間の線が断線し、線３は断線していないとき。
端子１（Ｔ１）⇒抵抗素子１（Ｒ１）⇒線３（Ｌｉｎｅ３）⇒整流素子ｊ（Ｄｊ）⇒定電圧素子ｊ（Ｚｊ）⇒端子５（Ｔ５）⇒負荷（外部の装置）⇒端子６（Ｔ６）⇒線２（Ｌｉｎｅ２）⇒端子２（Ｔ２）の経路で電流が流れる。
ただし、端子５と端子６間に負荷が接続されているものとする。
＜Ｂ３＞
端子１に正極電位、端子２に負極電位が印加されている状態で、線２（Ｌｉｎｅ２）が断線した場合。
線２において、定電圧素子ｕ（Ｚｕ）のカソードと整流素子ｖ（Ｄｖ）のアノード間の線が断線し、線４は断線していないとき。
端子１（Ｔ１）⇒線１（Ｌｉｎｅ１）⇒端子５（Ｔ５）⇒負荷（外部の装置）⇒端子６（Ｔ６）⇒整流素子ｖ（Ｄｖ）⇒定電圧素子ｖ（Ｚｖ）⇒線４（Ｌｉｎｅ４）⇒抵抗素子２（Ｒ２）⇒端子２（Ｔ２）の経路で電流が流れる。
ただし、端子５と端子６間に負荷が接続されているものとする。
端子１に正極電位、端子２に負極電位が印加されている状態で、線２（Ｌｉｎｅ２）が断線した場合。
線２において、定電圧素子ｕ（Ｚｕ）のカソードと整流素子ｖ（Ｄｖ）のアノード間の線が断線し、線４は断線していないとき。
端子１（Ｔ１）⇒線１（Ｌｉｎｅ１）⇒端子５（Ｔ５）⇒負荷（外部の装置）⇒端子６（Ｔ６）⇒整流素子ｖ（Ｄｖ）⇒定電圧素子ｖ（Ｚｖ）⇒線４（Ｌｉｎｅ４）⇒抵抗素子２（Ｒ２）⇒端子２（Ｔ２）の経路で電流が流れる。
ただし、端子５と端子６間に負荷が接続されているものとする。
＜Ａ３＞の場合。
線１が断線したとき、電流路は、経路５として、
端子１⇒抵抗素子１⇒線３⇒整流素子ｊのアノード〜カソード⇒定電圧素子ｊのカソード〜アノード⇒端子５⇒負荷⇒端子６⇒線２⇒端子２の電流路と、
端子１⇒抵抗素子１⇒線３⇒線４⇒抵抗素子２⇒端子２の電流路の２系統が形成される。
よって、経路５の電流路のとき、抵抗素子１、抵抗素子２に流れる電流による電圧降下をそれぞれ、Ｖｒ１（経路５）、Ｖｒ２（経路５）とすると、Ｖｒ１（経路５）＞Ｖｒ２（経路５）となる。
抵抗素子１は、負荷及び抵抗素子２の並列接続回路との直列接続回路を構成し、抵抗素子２は、抵抗素子１との直列接続回路を構成する。
このため、抵抗素子１の電流＞抵抗素子２の電流となる。
線１が断線したとき、電流路は、経路５として、
端子１⇒抵抗素子１⇒線３⇒整流素子ｊのアノード〜カソード⇒定電圧素子ｊのカソード〜アノード⇒端子５⇒負荷⇒端子６⇒線２⇒端子２の電流路と、
端子１⇒抵抗素子１⇒線３⇒線４⇒抵抗素子２⇒端子２の電流路の２系統が形成される。
よって、経路５の電流路のとき、抵抗素子１、抵抗素子２に流れる電流による電圧降下をそれぞれ、Ｖｒ１（経路５）、Ｖｒ２（経路５）とすると、Ｖｒ１（経路５）＞Ｖｒ２（経路５）となる。
抵抗素子１は、負荷及び抵抗素子２の並列接続回路との直列接続回路を構成し、抵抗素子２は、抵抗素子１との直列接続回路を構成する。
このため、抵抗素子１の電流＞抵抗素子２の電流となる。
＜Ｂ３＞の場合。
線２が断線したとき、電流路は、経路６として、
端子１⇒線１⇒端子５⇒負荷⇒端子６⇒整流素子ｖのアノード〜カソード⇒定電圧素子ｖのカソード〜アノード⇒線４⇒抵抗素子２⇒端子２の電流路と、
端子１⇒抵抗素子１⇒線３⇒線４⇒抵抗素子２⇒端子２の電流路の２系統が形成される。
よって、経路６の電流路のとき、抵抗素子１、抵抗素子２に流れる電流による電圧降下をそれぞれ、Ｖｒ１（経路６）、Ｖｒ２（経路６）とすると、Ｖｒ１（経路６）＜Ｖｒ２（経路６）となる。
抵抗素子２は、負荷及び抵抗素子１の並列接続回路との直列接続回路を構成し、抵抗素子１は、抵抗素子２との直列接続回路を構成する。
このため、抵抗素子２の電流＞抵抗素子１の電流となる。
線２が断線したとき、電流路は、経路６として、
端子１⇒線１⇒端子５⇒負荷⇒端子６⇒整流素子ｖのアノード〜カソード⇒定電圧素子ｖのカソード〜アノード⇒線４⇒抵抗素子２⇒端子２の電流路と、
端子１⇒抵抗素子１⇒線３⇒線４⇒抵抗素子２⇒端子２の電流路の２系統が形成される。
よって、経路６の電流路のとき、抵抗素子１、抵抗素子２に流れる電流による電圧降下をそれぞれ、Ｖｒ１（経路６）、Ｖｒ２（経路６）とすると、Ｖｒ１（経路６）＜Ｖｒ２（経路６）となる。
抵抗素子２は、負荷及び抵抗素子１の並列接続回路との直列接続回路を構成し、抵抗素子１は、抵抗素子２との直列接続回路を構成する。
このため、抵抗素子２の電流＞抵抗素子１の電流となる。
したがって、線１が断線したとき、Ｖｒ１（経路５）＞Ｖｒ２（経路５）となり、線２が断線したとき、Ｖｒ１（経路６）＜Ｖｒ２（経路６）となる。
ただし、抵抗素子１と端子１との間の線１、抵抗素子２と端子２との間の線２、整流素子ｊと端子５との間の線１及び整流素子ｖと端子６との間の線２は断線していないことを前提とする。
ただし、抵抗素子１と端子１との間の線１、抵抗素子２と端子２との間の線２、整流素子ｊと端子５との間の線１及び整流素子ｖと端子６との間の線２は断線していないことを前提とする。
抵抗素子１と抵抗素子２の抵抗値が同一であれば、端子１⇒抵抗素子１⇒線３⇒線４⇒抵抗素子２⇒端子２間を電流が流れるとき、Ｖｒ１＝Ｖｒ２であるから、線１〜線４に断線が無い場合、端子３、端子４間の電位差はなく、端子１、端子３間の電位差をＶ１３、端子２、端子４間の電位差をＶ２４とすると、Ｖ１３＝Ｖ２４である。
線１が長区間（整流素子１〜ｉが位置する長い区間。この区間の任意の位置でも同様。）断線しても、同様に検出できる。ただし、抵抗素子１と端子１との間の線１、整流素子ｊのカソードと端子５との間の線１が断線していない場合。
線２が長区間（整流素子ｋ〜ｕが位置する長い区間。この区間の任意の位置でも同様。）断線しても、同様に検出できる。ただし、抵抗素子２と端子２との間の線２、整流素子ｖのアノードと端子６との間の線１が断線していない場合。
線１の断線が発生すると、抵抗素子１の電圧降下が大きく、線２の断線が発生すると、抵抗素子２の電圧降下が大きくなり、線１か線２かの断線が判別可能である。
なお、抵抗素子１及び抵抗素子２の抵抗値は、端子１、端子２間に印加される電位差による電力の消費を控えるため、端子５、端子６間に接続する負荷抵抗値より遙かに大とする。
なお、抵抗素子１及び抵抗素子２の抵抗値は、端子１、端子２間に印加される電位差による電力の消費を控えるため、端子５、端子６間に接続する負荷抵抗値より遙かに大とする。
＜実施の形態３の特有な効果＞
本発明の実施の形態３において定電圧素子を整流素子に直列接続する理由は、定電圧素子によるツェナー電圧が整流素子の順方向電圧降下に加算されるためである。
定電圧素子を整流素子に直列接続しても、整流素子のみに電流を流したときと略同一電流値である。
本発明の実施の形態３において定電圧素子を整流素子に直列接続する理由は、定電圧素子によるツェナー電圧が整流素子の順方向電圧降下に加算されるためである。
定電圧素子を整流素子に直列接続しても、整流素子のみに電流を流したときと略同一電流値である。
したがって、整流素子と定電圧素子を流れる電流によって抵抗素子１又は抵抗素子２に流れる電流による電圧降下は略同一であるが、定電圧素子を整流素子に直列接続することで、定電圧素子のツェナー電圧が抵抗素子１又は抵抗素子２に印加され、検出される電圧が高くなる。
線１と線３間、線２と線４間の始端から終端間にそれぞれツェナー電圧の相違する定電圧素子を配設することで、抵抗素子１又は抵抗素子２の電圧を検出し、どこに位置する整流素子を電流が通過したかが判明する。
したがって、線１又は線２のどの位置において断線が発生したか検知できる。
したがって、線１又は線２のどの位置において断線が発生したか検知できる。
（４）電流路断線検出回路の実施の形態４
（４−１）回路構成
図３（Ｂ）は、本発明による電流路断線検出回路の実施の形態４の回路構成の一部を示す図である。図３（Ｂ）は、図２をベースとしているが、図２に付加する部分を図３（Ｂ）に示す。
図３（Ｂ）は、本発明による電流路断線検出回路の実施の形態２の図２の回路に示す整流素子Ｄｉに符号Ｚｉで示される定電圧素子Ｚｉを直列接続し、整流素子Ｄｊに符号Ｚｊで示される定電圧素子Ｚｊを直列接続したものである。
同様に、図２の回路に示す整流素子Ｄｕに符号Ｚｕで示される定電圧素子Ｚｕを直列接続し、整流素子Ｄｖに符号Ｚｖで示される定電圧素子Ｚｖを直列接続したものである。
（４−１）回路構成
図３（Ｂ）は、本発明による電流路断線検出回路の実施の形態４の回路構成の一部を示す図である。図３（Ｂ）は、図２をベースとしているが、図２に付加する部分を図３（Ｂ）に示す。
図３（Ｂ）は、本発明による電流路断線検出回路の実施の形態２の図２の回路に示す整流素子Ｄｉに符号Ｚｉで示される定電圧素子Ｚｉを直列接続し、整流素子Ｄｊに符号Ｚｊで示される定電圧素子Ｚｊを直列接続したものである。
同様に、図２の回路に示す整流素子Ｄｕに符号Ｚｕで示される定電圧素子Ｚｕを直列接続し、整流素子Ｄｖに符号Ｚｖで示される定電圧素子Ｚｖを直列接続したものである。
整流素子Ｄｉ（以下、整流素子ｉと称す。）と定電圧素子Ｚｉ（以下、定電圧素子ｉと称す。）との直列接続、整流素子Ｄｊ（以下、整流素子ｊと称す。）と定電圧素子Ｚｊ（以下、定電圧素子ｊと称す。）との直列接続、において、前者と後者は直列接続の順が逆であるが、いずれも同様に動作する。
整流素子Ｄｕ（以下、整流素子ｕと称す。）と定電圧素子Ｚｕ（以下、定電圧素子ｕと称す。）との直列接続、整流素子Ｄｖ（以下、整流素子ｖと称す。）と定電圧素子Ｚｖ（以下、定電圧素子ｖと称す。）との直列接続、において、前者と後者は直列接続の順が逆であるが、いずれも同様に動作する。
図３（Ｂ）に図示されていないが他の整流素子と定電圧素子の接続関係も同様である。
図３（Ｂ）には、図２に示した回路と素子を省略しているが、図２も参照し、図３（Ｂ）にも図２の要素が存在しているものとして説明する。
なお、定電圧素子は、一般にツェナーダイオードと通称される。
以下、図３（Ｂ）及び図２を参照して、本発明の電流路断線検出回路の実施の形態４の回路を説明する。
図３（Ｂ）には、図２に示した回路と素子を省略しているが、図２も参照し、図３（Ｂ）にも図２の要素が存在しているものとして説明する。
なお、定電圧素子は、一般にツェナーダイオードと通称される。
以下、図３（Ｂ）及び図２を参照して、本発明の電流路断線検出回路の実施の形態４の回路を説明する。
図３（Ｂ）及び図２において、
符号Ｌｉｎｅ１で示される電流路は、電流路１の一方の線１であり、符号Ｔ１で示される端子１と符号Ｔ５で示される端子５を渡る電線である。
符号Ｌｉｎｅ２で示される電流路は、電流路１の他方の線２であり、符号Ｔ２で示される端子２と符号Ｔ６で示される端子６を渡る電線である。
端子１に近い線１及び端子２に近い線２の部分を始端、端子５に近い線１及び端子６に近い線２の部分を終端と称す。この線は、電力伝送路である。
始端部に存在する端子１、端子２間には、外部の電源が入力される。
終端部に存在する端子５、端子６間には、外部の負荷が接続される。
符号Ｌｉｎｅ１で示される電流路は、電流路１の一方の線１であり、符号Ｔ１で示される端子１と符号Ｔ５で示される端子５を渡る電線である。
符号Ｌｉｎｅ２で示される電流路は、電流路１の他方の線２であり、符号Ｔ２で示される端子２と符号Ｔ６で示される端子６を渡る電線である。
端子１に近い線１及び端子２に近い線２の部分を始端、端子５に近い線１及び端子６に近い線２の部分を終端と称す。この線は、電力伝送路である。
始端部に存在する端子１、端子２間には、外部の電源が入力される。
終端部に存在する端子５、端子６間には、外部の負荷が接続される。
図３（Ｂ）及び図２において、符号Ｌｉｎｅ３で示される電流路は、図３（Ｂ）及び図１における電流路２の一方の線３と電流路２の他方の線４を統合した線であり、図３（Ｂ）及び図２では、符号Ｌｉｎｅ３で示される線３と称す。
図１では、線３と線４で折り返されていたが、図２では、線３の１本である。
符号Ｔ３で示される端子３は、図１の符号Ｔ３（端子３）を踏襲している。線３に接続される端子３として図１と同様に扱っている。
端子３の付近に近い線３の部分を始端と称し、整流素子ｊ及び定電圧素子ｖの付近に近い線３の部分を終端と称す。線３は、弱電流伝送路である。端子３自体には電圧を印加しない。
図１では、線３と線４で折り返されていたが、図２では、線３の１本である。
符号Ｔ３で示される端子３は、図１の符号Ｔ３（端子３）を踏襲している。線３に接続される端子３として図１と同様に扱っている。
端子３の付近に近い線３の部分を始端と称し、整流素子ｊ及び定電圧素子ｖの付近に近い線３の部分を終端と称す。線３は、弱電流伝送路である。端子３自体には電圧を印加しない。
図３（Ｂ）及び図２において、
符号Ｒ１で示される素子は抵抗素子１、符号Ｄ１〜Ｄｉ、Ｄｊで示される素子は整流素子１〜整流素子ｉ、整流素子ｊ、符号Ｚ１〜Ｚｉ、Ｚｊで示される素子は定電圧素子１〜定電圧素子ｉ、定電圧素子ｊである。
符号Ｒ２で示される素子は抵抗素子２、符号Ｄｋ〜Ｄｕ、Ｄｖで示される素子は整流素子ｋ〜整流素子ｕ、整流素子ｖ、符号Ｚｋ〜Ｚｕ、Ｚｖで示される素子は定電圧素子ｋ〜定電圧素子ｕ、定電圧素子ｖである。
符号Ｒ１で示される素子は抵抗素子１、符号Ｄ１〜Ｄｉ、Ｄｊで示される素子は整流素子１〜整流素子ｉ、整流素子ｊ、符号Ｚ１〜Ｚｉ、Ｚｊで示される素子は定電圧素子１〜定電圧素子ｉ、定電圧素子ｊである。
符号Ｒ２で示される素子は抵抗素子２、符号Ｄｋ〜Ｄｕ、Ｄｖで示される素子は整流素子ｋ〜整流素子ｕ、整流素子ｖ、符号Ｚｋ〜Ｚｕ、Ｚｖで示される素子は定電圧素子ｋ〜定電圧素子ｕ、定電圧素子ｖである。
抵抗素子１、整流素子１〜整流素子ｉ、整流素子ｊ、定電圧素子１〜定電圧素子ｉ、定電圧素子ｊは、線１、線３間に接続されている。
抵抗素子２、整流素子ｋ〜整流素子ｕ、整流素子ｖ、定電圧素子ｋ〜定電圧素子ｕ、定電圧素子ｖは、線２、線３間に接続されている。
抵抗素子２、整流素子ｋ〜整流素子ｕ、整流素子ｖ、定電圧素子ｋ〜定電圧素子ｕ、定電圧素子ｖは、線２、線３間に接続されている。
整流素子１〜整流素子ｉ、整流素子ｊのアノード側は、線３に接続、カソード側は線１に接続されている。勿論、定電圧素子が整流素子に直列接続されているが。
整流素子ｋ〜整流素子ｕ、整流素子ｖのアノード側は、線２に接続、カソード側は線３に接続されている。勿論、定電圧素子が整流素子に直列接続されているが。
整流素子ｋ〜整流素子ｕ、整流素子ｖのアノード側は、線２に接続、カソード側は線３に接続されている。勿論、定電圧素子が整流素子に直列接続されているが。
図３（Ｂ）において、線１〜線３の破線は、途中省略を意味し、
抵抗素子１〜整流素子ｉ、抵抗素子１〜定電圧素子ｉ間に存在する整流素子、定電圧素子の表示を省略し、
抵抗素子２〜整流素子ｕ、抵抗素子２〜定電圧素子ｕ間に存在する整流素子、定電圧素子の表示を省略している。
整流素子Ｄ１〜Ｄｖ、定電圧素子Ｚ１〜Ｚｖの数は、添え文字ｉ、ｊ、ｕ、ｖ等の文字が表現できる数に限定されない。このアルファベットの文字は単なる整流素子の符号である。
抵抗素子１〜整流素子ｉ、抵抗素子１〜定電圧素子ｉ間に存在する整流素子、定電圧素子の表示を省略し、
抵抗素子２〜整流素子ｕ、抵抗素子２〜定電圧素子ｕ間に存在する整流素子、定電圧素子の表示を省略している。
整流素子Ｄ１〜Ｄｖ、定電圧素子Ｚ１〜Ｚｖの数は、添え文字ｉ、ｊ、ｕ、ｖ等の文字が表現できる数に限定されない。このアルファベットの文字は単なる整流素子の符号である。
（４−２）回路動作
以下、図２を参照して本発明の電流路断線検出回路の実施の形態２の動作を説明する。
以下、図２を参照して本発明の電流路断線検出回路の実施の形態２の動作を説明する。
端子１、端子２間に電圧が印加されている場合、抵抗素子１、抵抗素子２には、端子１と端子２間の電位差により電流が流れている。
抵抗素子１の抵抗値をｒ１、抵抗素子２の抵抗値をｒ２であるとき、ｒ１＝ｒ２とする。
抵抗素子１に流れる電流による抵抗素子１の電圧降下をＶｒ１、抵抗素子２に流れる電流による抵抗素子２の電圧降下をＶｒ２とすると、「Ｖｒ１＝Ｖｒ２＞０」、である。
この前提条件として、線１又は線２に断線があっても、端子５、端子６間に負荷が接続されていない。又は、端子５、端子６間に負荷が接続されていて、線１又は線２が断線していない場合である。
抵抗素子１の抵抗値をｒ１、抵抗素子２の抵抗値をｒ２であるとき、ｒ１＝ｒ２とする。
抵抗素子１に流れる電流による抵抗素子１の電圧降下をＶｒ１、抵抗素子２に流れる電流による抵抗素子２の電圧降下をＶｒ２とすると、「Ｖｒ１＝Ｖｒ２＞０」、である。
この前提条件として、線１又は線２に断線があっても、端子５、端子６間に負荷が接続されていない。又は、端子５、端子６間に負荷が接続されていて、線１又は線２が断線していない場合である。
＜Ａ４＞
端子１に正極電位、端子２に負極電位が印加されている状態で、線１（Ｌｉｎｅ１）が断線した場合。
線１において、整流素子ｉ（Ｄｉ）のカソードと定電圧素子ｊ（Ｚｊ）のアノード間の線が断線し、線３は断線していないとき。
端子１（Ｔ１）⇒抵抗素子１（Ｒ１）⇒線３（Ｌｉｎｅ３）⇒整流素子ｊ（Ｄｊ）⇒定電圧素子ｊ（Ｚｊ）⇒端子５（Ｔ５）⇒負荷（外部の装置）⇒端子６（Ｔ６）⇒線２（Ｌｉｎｅ２）⇒端子２（Ｔ２）の経路で電流が流れる。
ただし、端子５と端子６間に負荷が接続されているものとする。
端子１に正極電位、端子２に負極電位が印加されている状態で、線１（Ｌｉｎｅ１）が断線した場合。
線１において、整流素子ｉ（Ｄｉ）のカソードと定電圧素子ｊ（Ｚｊ）のアノード間の線が断線し、線３は断線していないとき。
端子１（Ｔ１）⇒抵抗素子１（Ｒ１）⇒線３（Ｌｉｎｅ３）⇒整流素子ｊ（Ｄｊ）⇒定電圧素子ｊ（Ｚｊ）⇒端子５（Ｔ５）⇒負荷（外部の装置）⇒端子６（Ｔ６）⇒線２（Ｌｉｎｅ２）⇒端子２（Ｔ２）の経路で電流が流れる。
ただし、端子５と端子６間に負荷が接続されているものとする。
＜Ｂ４＞
端子１に正極電位、端子２に負極電位が印加されている状態で、線２（Ｌｉｎｅ２）が断線した場合。
線２において、定電圧素子ｕ（Ｚｕ）のカソードと整流素子ｖ（Ｄｖ）のアノード間の線が断線し、線３は断線していないとき。
端子１（Ｔ１）⇒線１（Ｌｉｎｅ１）⇒端子５（Ｔ５）⇒負荷（外部の装置）⇒端子６（Ｔ６）⇒整流素子ｖ（Ｄｖ）⇒定電圧素子ｖ（Ｚｖ）⇒線３（Ｌｉｎｅ３）⇒抵抗素子２（Ｒ２）⇒端子２（Ｔ２）の経路で電流が流れる。
ただし、端子５と端子６間に負荷が接続されているものとする。
端子１に正極電位、端子２に負極電位が印加されている状態で、線２（Ｌｉｎｅ２）が断線した場合。
線２において、定電圧素子ｕ（Ｚｕ）のカソードと整流素子ｖ（Ｄｖ）のアノード間の線が断線し、線３は断線していないとき。
端子１（Ｔ１）⇒線１（Ｌｉｎｅ１）⇒端子５（Ｔ５）⇒負荷（外部の装置）⇒端子６（Ｔ６）⇒整流素子ｖ（Ｄｖ）⇒定電圧素子ｖ（Ｚｖ）⇒線３（Ｌｉｎｅ３）⇒抵抗素子２（Ｒ２）⇒端子２（Ｔ２）の経路で電流が流れる。
ただし、端子５と端子６間に負荷が接続されているものとする。
＜Ａ４＞の場合。
線１が断線したとき、電流路は、経路７として、
端子１⇒抵抗素子１⇒線３⇒整流素子ｊのアノード〜カソード⇒定電圧素子ｊのカソード〜アノード⇒端子５⇒負荷⇒端子６⇒線２⇒端子２の電流路が形成される。
よって、経路７の電流路のとき、抵抗素子１、抵抗素子２に流れる電流による抵抗素子１、抵抗素子２の電圧降下をそれぞれ、Ｖｒ１（経路７）、Ｖｒ２（経路７）とすると、Ｖｒ１（経路７）＞Ｖｒ２（経路７）となる。
抵抗素子１は、負荷及び抵抗素子２の並列接続回路との直列接続回路を構成し、抵抗素子２は、抵抗素子１との直列接続回路を構成する。
このため、抵抗素子１の電流＞抵抗素子２の電流となる。
線１が断線したとき、電流路は、経路７として、
端子１⇒抵抗素子１⇒線３⇒整流素子ｊのアノード〜カソード⇒定電圧素子ｊのカソード〜アノード⇒端子５⇒負荷⇒端子６⇒線２⇒端子２の電流路が形成される。
よって、経路７の電流路のとき、抵抗素子１、抵抗素子２に流れる電流による抵抗素子１、抵抗素子２の電圧降下をそれぞれ、Ｖｒ１（経路７）、Ｖｒ２（経路７）とすると、Ｖｒ１（経路７）＞Ｖｒ２（経路７）となる。
抵抗素子１は、負荷及び抵抗素子２の並列接続回路との直列接続回路を構成し、抵抗素子２は、抵抗素子１との直列接続回路を構成する。
このため、抵抗素子１の電流＞抵抗素子２の電流となる。
＜Ｂ４＞の場合。
線２が断線したとき、電流路は、経路８として、
端子１⇒線１⇒端子５⇒負荷⇒端子６⇒整流素子ｖのアノード〜カソード⇒定電圧素子ｖのカソード〜アノード⇒線３⇒抵抗素子２⇒端子２の電流路が形成される。
よって、経路８の電流路のとき、抵抗素子１、抵抗素子２に流れる電流による抵抗素子１、抵抗素子２の電圧降下をそれぞれ、Ｖｒ１（経路８）、Ｖｒ２（経路８）とすると、Ｖｒ１（経路８）＜Ｖｒ２（経路８）となる。
抵抗素子２は、負荷及び抵抗素子１の並列接続回路との直列接続回路を構成し、抵抗素子１は、抵抗素子２との直列接続回路を構成する。
このため、抵抗素子２の電流＞抵抗素子１の電流となる。
線２が断線したとき、電流路は、経路８として、
端子１⇒線１⇒端子５⇒負荷⇒端子６⇒整流素子ｖのアノード〜カソード⇒定電圧素子ｖのカソード〜アノード⇒線３⇒抵抗素子２⇒端子２の電流路が形成される。
よって、経路８の電流路のとき、抵抗素子１、抵抗素子２に流れる電流による抵抗素子１、抵抗素子２の電圧降下をそれぞれ、Ｖｒ１（経路８）、Ｖｒ２（経路８）とすると、Ｖｒ１（経路８）＜Ｖｒ２（経路８）となる。
抵抗素子２は、負荷及び抵抗素子１の並列接続回路との直列接続回路を構成し、抵抗素子１は、抵抗素子２との直列接続回路を構成する。
このため、抵抗素子２の電流＞抵抗素子１の電流となる。
したがって、線１が断線したとき、Ｖｒ１（経路７）＞Ｖｒ２（経路７）となり、線２が断線したとき、Ｖｒ１（経路８）＜Ｖｒ２（経路８）となる。
ただし、抵抗素子１と端子１との間の線１、抵抗素子２と端子２との間の線２、整流素子ｊと端子５との間の線１及び整流素子ｖと端子６との間の線２は断線していないことを前提とする。
ただし、抵抗素子１と端子１との間の線１、抵抗素子２と端子２との間の線２、整流素子ｊと端子５との間の線１及び整流素子ｖと端子６との間の線２は断線していないことを前提とする。
抵抗素子１と抵抗素子２の抵抗値が同一であれば、端子１⇒抵抗素子１⇒抵抗素子２⇒端子２間を電流が流れるとき、Ｖｒ１＝Ｖｒ２であるから、線１又は線２に断線が無い場合、端子１、端子３間の電位差をＶ１３、端子２、端子３間の電位差をＶ２３とすると、Ｖ１３＝Ｖ２３である。すなわち、Ｖｒ１＝Ｖｒ２。
線１が長区間（整流素子１〜ｉが位置する長い区間。この区間の任意の位置でも同様。）断線しても、同様に検出できる。ただし、抵抗素子１と端子１との間の線１、整流素子ｊのカソードと端子５との間の線１が断線していない場合。
線２が長区間（整流素子ｋ〜ｕが位置する長い区間。この区間の任意の位置でも同様。）断線しても、同様に検出できる。ただし、抵抗素子２と端子２との間の線２、整流素子ｖのアノードと端子６との間の線１が断線していない場合。
線１の断線が発生すると、抵抗素子１の電圧降下が大きく、線２の断線が発生すると、抵抗素子２の電圧降下が大きくなり、線１か線２かの断線が判別可能である。
なお、抵抗素子１及び抵抗素子２の抵抗値は、端子１、端子２間に印加される電位差による電力の消費を控えるため、端子５、端子６間に接続する負荷抵抗値より遙かに大とする。
なお、抵抗素子１及び抵抗素子２の抵抗値は、端子１、端子２間に印加される電位差による電力の消費を控えるため、端子５、端子６間に接続する負荷抵抗値より遙かに大とする。
＜実施の形態４の特有な効果＞
本発明の実施の形態４において定電圧素子を整流素子に直列接続する理由は、定電圧素子によるツェナー電圧が整流素子の順方向電圧降下に加算されるためである。
定電圧素子を整流素子に直列接続しても、整流素子のみに電流を流したときと略同一電流値である。
本発明の実施の形態４において定電圧素子を整流素子に直列接続する理由は、定電圧素子によるツェナー電圧が整流素子の順方向電圧降下に加算されるためである。
定電圧素子を整流素子に直列接続しても、整流素子のみに電流を流したときと略同一電流値である。
したがって、整流素子と定電圧素子を流れる電流によって抵抗素子１又は抵抗素子２に流れる電流による電圧降下は略同一であるが、定電圧素子を整流素子に直列接続することで、定電圧素子のツェナー電圧が抵抗素子１又は抵抗素子２に印加され、検出される電圧が高くなる。
線１と線３間、線２と線４間の始端から終端間にそれぞれツェナー電圧の相違する定電圧素子を配設することで、抵抗素子１又は抵抗素子２の電圧を検出し、どこに位置する整流素子を電流が通過したかが判明する。
したがって、線１又は線２のどの位置において断線が発生したか検知できる。
したがって、線１又は線２のどの位置において断線が発生したか検知できる。
Ｌｉｎｅ１〜４ 電線
Ｄ１〜Ｄｖ 整流素子
Ｚ１〜Ｚｖ 定電圧素子
Ｒ１、Ｒ２ 抵抗素子
Ｔ１〜Ｔ６ 端子
Ｄ１〜Ｄｖ 整流素子
Ｚ１〜Ｚｖ 定電圧素子
Ｒ１、Ｒ２ 抵抗素子
Ｔ１〜Ｔ６ 端子
Claims (4)
- 電流路１の一方の線１と、該線１の始端付近の電位が一端に印加されるべく構成された抵抗素子１と、該線１の始端付近から終端付近までの任意の位置の電位が一端に印加されるべく構成された整流素子１又は該線１の始端付近から終端付近までの電位が一端に印加されるべく散在配置された複数の整流素子で構成される整流素子群１と、
電流路１の他方の線２と、該線２の始端付近の電位が一端に印加されるべく構成された抵抗素子２と、該線２の始端付近から終端付近までの任意の位置の電位が一端に印加されるべく構成された整流素子２又は該線２の始端付近から終端付近までの電位が一端に印加されるべく散在配置された複数の整流素子で構成される整流素子群２と、
前記抵抗素子１の他端の電位が印加される電流路２の一方の線３と、該線３の始端付近から終端付近までの任意の位置の電位が他端に印加されるべく構成された前記整流素子１又は該線３の始端付近から終端付近までの電位が他端に印加されるべく散在配置された前記複数の前記整流素子で構成される前記整流素子群１と、
前記抵抗素子２の他端の電位が印加される電流路２の他方の線４と、該線４の始端付近から終端付近までの任意の位置の電位が他端に印加されるべく構成された前記整流素子２又は該線４の始端付近から終端付近までの電位が他端に印加されるべく散在配置された前記複数の前記整流素子で構成される前記整流素子群２と、を備え、
前記線３の終端部又はその付近と前記線４の終端部又はその付近は接続され、
前記線１の始端部又はその付近と前記線２の始端部又はその付近には、外部の電源電圧が印加されるべく構成され、前記線１の終端部又はその付近と前記線２の終端部又はその付近との間の電位差は、外部の負荷に印加されるべく構成されていることを特徴とする電流路断線検出回路。 - 電流路１の一方の線１と、該線１の始端付近の電位が一端に印加されるべく構成された抵抗素子１と、該線１の始端付近から終端付近までの任意の位置の電位が一端に印加されるべく構成された整流素子１又は該線１の始端付近から終端付近までの電位が一端に印加されるべく散在配置された複数の整流素子で構成される整流素子群１と、
電流路１の他方の線２と、該線２の始端付近の電位が一端に印加されるべく構成された抵抗素子２と、該線２の始端付近から終端付近までの任意の位置の電位が一端に印加されるべく構成された整流素子２又は該線２の始端付近から終端付近までの電位が一端に印加されるべく散在配置された複数の整流素子で構成される整流素子群２と、
前記抵抗素子１及び前記抵抗素子２の他端の電位が印加される線３と、
前記線３の始端付近から終端付近までの任意の位置の電位が他端に印加されるべく構成された前記整流素子１又は該線３の始端付近から終端付近までの電位が他端に印加されるべく散在配置された前記複数の前記整流素子で構成される前記整流素子群１と、
前記線３の始端付近から終端付近までの任意の位置の電位が他端に印加されるべく構成された前記整流素子２又は該線３の始端付近から終端付近までの電位が他端に印加されるべく散在配置された前記複数の前記整流素子で構成される前記整流素子群２と、を備え、
前記線１の始端部又はその付近と前記線２の始端部又はその付近には、外部の電源電圧が印加されるべく構成され、前記線１の終端部又はその付近と前記線２の終端部又はその付近との間の電位差は、外部の負荷に印加されるべく構成されていることを特徴とする電流路断線検出回路。 - 前記整流素子１、前記整流素子２、前記整流素子群１の整流素子及び前記整流素子群２の整流素子は、前記抵抗素子１及び前記抵抗素子２の他端の電位に順方向であることを特徴とする請求項１又は２に記載の電流路断線検出回路。
- 前記整流素子群１及び／又は前記整流素子群２のそれぞれの整流素子のアノードに定電圧素子のアノードが接続され、又は、該整流素子群１及び／又は該整流素子群２のそれぞれの整流素子のカソードに定電圧素子のカソードが接続され、該整流素子と該定電圧素子が直列接続として構成されていることを特徴とする請求項１〜３のいずれかに記載の電流路断線検出回路。
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| JPS5450941A (en) * | 1977-09-30 | 1979-04-21 | Matsushita Electric Works Ltd | Supervisory unit for disconnection in distribution line |
| JPS5464499A (en) * | 1977-10-31 | 1979-05-24 | Matsushita Electric Works Ltd | Detector wiring open detector for fire alarm detector |
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