JP2014007809A - Semiconductor integrated circuit and operation method of the same - Google Patents

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貴弘 野見山
Koji Tateno
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Abstract

PROBLEM TO BE SOLVED: To improve efficiency by adaptively responding to decrease in switching frequency caused by switching from an operation in a continuous current mode (CCM) under a light load to an operation in a discontinuous current mode (DCM), and further decreasing switching frequency.SOLUTION: A semiconductor integrated circuit comprises: a drive control unit 2 for driving a high-side switch element Q1 and low-side switch element Q2 in response to a one-shot pulse PLS; a load detection circuit 6 for detecting off-states at a predetermined time of both the elements Q1, Q2 to generate a load detection signal LLSG of a first state indicating a light load state, and detecting off-states for a short time of both the elements Q1, Q2 to generate the load detection signal LLSG of a second state indicating a heavy load state; and a constant on-time pulse generation circuit 4 for generating a one-shot pulse PLS having a wide second pulse width Win response to the load detection signal LLSG of the first state, and generating a pulse PLS having a narrow first pulse width Win response to the load detection signal LLSG of the second state.

Description

本発明は、スイッチング・レギュレータ方式のＤＣ−ＤＣコンバータに使用される半導体集積回路およびその動作方法に関し、特に軽負荷時の連続モード(ＣＣＭ)の動作から不連続モード(ＤＣＭ)の動作への切り替わりによるスイッチング周波数の低下に適応的に応答して更にスイッチング周波数を低下して効率を改善するのに有効な技術に関するものである。   The present invention relates to a semiconductor integrated circuit used in a DC-DC converter of a switching regulator type and an operation method thereof, and more particularly, switching from continuous mode (CCM) operation at light load to discontinuous mode (DCM) operation. The present invention relates to a technique effective in improving efficiency by adaptively responding to a decrease in switching frequency due to the above-mentioned and further decreasing the switching frequency.

ノートＰＣ(Personal Computer)等の電池駆動の電子機器には、ＡＣアダプタまたは電池からのＤＣ電圧をノートＰＣの中央処理ユニット(ＣＰＵ)、すなわちマイクロプロセッサである負荷に供給されるＤＣ電圧に変換するＤＣ−ＤＣコンバータが使用される。   In a battery-driven electronic device such as a notebook PC (Personal Computer), a DC voltage from an AC adapter or a battery is converted into a DC voltage supplied to a load that is a central processing unit (CPU) of the notebook PC, that is, a microprocessor. A DC-DC converter is used.

近年、地球規模の環境問題対策として省エネルギー化が重要視されており、種々の電子機器に使用されるスイッチング電源の高効率化・低消費電力化、特に待機消費電力の低減がクローズアップされている。   In recent years, energy saving has been emphasized as a countermeasure for global environmental problems, and high efficiency and low power consumption of switching power supplies used in various electronic devices, especially reduction of standby power consumption, has been highlighted. .

従来から、ＤＣ−ＤＣコンバータは、ＰＷＭ(Pulse Width Modulation)制御やＰＦＭ(Pulse Frequency Modulation)制御等を実行するスイッチングレギュレータを使用することで、高い変換効率を実現するものである。すなわち、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータは、負荷に供給されるＤＣ電圧を所定の目標値に維持するように、半導体スイッチのオン・オフ制御をフィードバック制御するものである。   Conventionally, a DC-DC converter achieves high conversion efficiency by using a switching regulator that performs PWM (Pulse Width Modulation) control, PFM (Pulse Frequency Modulation) control, and the like. That is, the switching regulator type DC-DC converter performs feedback control of on / off control of the semiconductor switch so as to maintain the DC voltage supplied to the load at a predetermined target value.

下記特許文献１には、スイッチングを使用するＤＣ−ＤＣコンバータとして、電圧モード型のＤＣ−ＤＣコンバータと電流モード型のＤＣ−ＤＣコンバータとがあることが記載されている。更に下記特許文献１の図３１とそれに関係する開示には、エラーアンプとコンパレータと三角波発生回路とドライバ回路とメインスイッチング素子と同期整流型スイッチ素子とインダクタとコンデンサとを具備する電圧モード型のＤＣ−ＤＣコンバータが記載されている。   Patent Document 1 below describes that there are a voltage mode type DC-DC converter and a current mode type DC-DC converter as DC-DC converters using switching. Further, FIG. 31 of the following Patent Document 1 and related disclosure include a voltage mode DC including an error amplifier, a comparator, a triangular wave generation circuit, a driver circuit, a main switching element, a synchronous rectification type switching element, an inductor, and a capacitor. A DC converter is described.

エラーアンプの非反転入力端子には基準電圧が供給され、エラーアンプの反転入力端子にはインダクタとコンデンサの接続ノードの出力電圧が供給される。コンパレータの非反転入力端子にはエラーアンプの出力電圧が供給され、コンパレータの反転入力端子には三角波発生回路から発生される三角波信号が供給され、コンパレータの出力信号はドライバ回路に供給される。ドライバ回路はメインスイッチング素子と同期整流型スイッチ素子を相補的に駆動するので、メインスイッチング素子のオン・オフ動作と同期整流型スイッチ素子のオン・オフ動作とは逆動作となる。尚、下記特許文献１に対応する米国特許は、ＵＳ６，４２０，８５８Ｂ１である。   The reference voltage is supplied to the non-inverting input terminal of the error amplifier, and the output voltage of the connection node between the inductor and the capacitor is supplied to the inverting input terminal of the error amplifier. The output voltage of the error amplifier is supplied to the non-inverting input terminal of the comparator, the triangular wave signal generated from the triangular wave generating circuit is supplied to the inverting input terminal of the comparator, and the output signal of the comparator is supplied to the driver circuit. Since the driver circuit drives the main switching element and the synchronous rectifying switch element in a complementary manner, the on / off operation of the main switching element and the on / off operation of the synchronous rectifying switch element are reversed. A US patent corresponding to the following Patent Document 1 is US 6,420,858B1.

下記特許文献２の図８とそれに関係する開示には、エラーアンプと位相補償コンデンサと位相補償抵抗と２個の帰還抵抗と発振回路とパルス幅変調用コンパレータと２個のドライバ回路と２個の出力トランジスタとインダクタとコンデンサとを具備するＰＷＭ制御方式の降圧型ＤＣ−ＤＣコンバータが記載されている。インダクタとコンデンサの接続ノードの出力電圧は２個の帰還抵抗によって分圧されることで、２個の帰還抵抗の接続ノードにはフィードバック信号が生成される。エラーアンプの非反転入力端子に出力電圧を決定する基準電圧としての出力電圧制御信号が供給され、エラーアンプの反転入力端子にフィードバック信号が供給される。パルス幅変調用コンパレータの反転入力端子にエラーアンプの出力信号が供給され、パルス幅変調用コンパレータの非反転入力端子に発振回路から発生される三角波信号が供給されて、パルス幅変調用コンパレータの出力信号は２個のドライバ回路の２個の入力端子に共通に供給され、２個のドライバ回路の２個の出力端子は２個の出力トランジスタの２個のゲートにそれぞれ供給される。２個の出力トランジスタの２個のドレイン・ソース電流経路は入力電源電圧と接地電位との間に直列に接続され、２個の出力トランジスタの共通接続点はインダクタの一端に接続され、インダクタの他端はコンデンサと負荷との並列接続を介して接地電位に接続される。特に、エラーアンプの非反転入力端子と出力端子との間に、位相補償コンデンサと位相補償抵抗とが直列接続されている。尚、下記特許文献２に対応する米国特許出願の存在は、確認されていない。   FIG. 8 of the following Patent Document 2 and related disclosure include an error amplifier, a phase compensation capacitor, a phase compensation resistor, two feedback resistors, an oscillation circuit, a pulse width modulation comparator, two driver circuits, and two A PWM control step-down DC-DC converter including an output transistor, an inductor, and a capacitor is described. The output voltage at the connection node between the inductor and the capacitor is divided by the two feedback resistors, so that a feedback signal is generated at the connection node between the two feedback resistors. An output voltage control signal as a reference voltage for determining an output voltage is supplied to the non-inverting input terminal of the error amplifier, and a feedback signal is supplied to the inverting input terminal of the error amplifier. The output signal of the error amplifier is supplied to the inverting input terminal of the pulse width modulation comparator, the triangular wave signal generated from the oscillation circuit is supplied to the non-inverting input terminal of the pulse width modulation comparator, and the output of the pulse width modulation comparator The signal is supplied in common to the two input terminals of the two driver circuits, and the two output terminals of the two driver circuits are supplied to the two gates of the two output transistors, respectively. The two drain / source current paths of the two output transistors are connected in series between the input power supply voltage and the ground potential, and the common connection point of the two output transistors is connected to one end of the inductor. The end is connected to the ground potential through a parallel connection of a capacitor and a load. In particular, a phase compensation capacitor and a phase compensation resistor are connected in series between the non-inverting input terminal and the output terminal of the error amplifier. The existence of a US patent application corresponding to the following Patent Document 2 has not been confirmed.

下記特許文献２には、詳細には記載されてはいないが、ＰＷＭ制御方式の降圧型ＤＣ−ＤＣコンバータのエラーアンプに接続された位相補償コンデンサと位相補償抵抗とは、フィードバックの発振を防止するものである。すなわち、ＤＣ−ＤＣコンバータのフィードバックループのインダクタとコンデンサとの共振によって、１８０度の位相遅延が発生するものである。更にフィードバックループの負帰還での１８０度の位相反転によって、合計３６０度の位相遅延となり、負帰還ではなく正帰還となり降圧型ＤＣ−ＤＣコンバータは発振するものとなる。この際にエラーアンプに接続された位相補償コンデンサと位相補償抵抗とは、出力ローパスフィルタのコイルとコンデンサとによる合計１８０度の位相遅延をキャンセルすることで、上述の不所望な発振を防止する機能を有するものである。   Although not described in detail in Patent Document 2, the phase compensation capacitor and the phase compensation resistor connected to the error amplifier of the step-down DC-DC converter of the PWM control system prevent feedback oscillation. Is. That is, a phase delay of 180 degrees occurs due to resonance between the inductor and the capacitor in the feedback loop of the DC-DC converter. Furthermore, the phase inversion of 180 degrees in the negative feedback of the feedback loop results in a total phase delay of 360 degrees, so that the step-down DC-DC converter oscillates as a positive feedback instead of a negative feedback. At this time, the phase compensation capacitor and the phase compensation resistor connected to the error amplifier function to prevent the above-described undesired oscillation by canceling the phase delay of 180 degrees in total by the coil and the capacitor of the output low-pass filter. It is what has.

従来から、種々の会社からＰＷＭ制御方式の降圧型ＤＣ−ＤＣコンバータの種々の半導体集積回路が市販されている。第１種類の半導体集積回路は、位相補償コンデンサと位相補償抵抗を半導体集積回路の半導体チップの外部部品としたものである。しかし、この外部部品方式は、部品コストの増大とともに半導体集積回路の外部端子の増大をもたらすという欠点を有する。第２種類の半導体集積回路は、位相補償コンデンサと位相補償抵抗とを半導体集積回路の半導体チップの内部オンチップ部品としたものである。しかし、この内部オンチップ部品方式は、半導体集積回路の半導体チップ面積と電子機器の配線基板面積とが増大して、半導体集積回路と電子機器のコストが増大して、さらに発振周波数などが制約されると言う欠点を有する。   Conventionally, various semiconductor integrated circuits of PWM control step-down DC-DC converters are commercially available from various companies. In the first type of semiconductor integrated circuit, a phase compensation capacitor and a phase compensation resistor are used as external components of the semiconductor chip of the semiconductor integrated circuit. However, this external component system has a drawback that it causes an increase in the external terminals of the semiconductor integrated circuit as the component cost increases. In the second type of semiconductor integrated circuit, a phase compensation capacitor and a phase compensation resistor are used as internal on-chip components of the semiconductor chip of the semiconductor integrated circuit. However, this internal on-chip component system increases the semiconductor chip area of the semiconductor integrated circuit and the wiring board area of the electronic device, increases the cost of the semiconductor integrated circuit and the electronic device, and further restricts the oscillation frequency and the like. It has a drawback.

下記非特許文献１には、これらの欠点を解消することの可能なコンスタント・オンタイム(ＣＯＴ)を採用した降圧型同期電圧レギュレータが記載されている。コンスタント・オンタイム(ＣＯＴ)制御方式によってループ補償回路が不必要となるため、負荷過渡応答が高速となり、単純な回路構成を実現でき、外付け部品点数を削減でき、設計を簡素化して、基板スペースを最小限とすることが可能となるとしている。更にハイサイド・スイッチのオンタイムは、入力電源電圧ＶＩＮのピンとＲＯＮピンとの間に接続される外付け抵抗によって設定されるとしている。   Non-Patent Document 1 below describes a step-down synchronous voltage regulator that employs a constant on-time (COT) that can eliminate these drawbacks. The constant on-time (COT) control method eliminates the need for a loop compensation circuit, resulting in a faster load transient response, a simple circuit configuration, a reduced number of external components, a simplified design, and a board The space can be minimized. Further, the on-time of the high side switch is set by an external resistor connected between the pin of the input power supply voltage VIN and the RON pin.

下記非特許文献２にも、下記非特許文献１の記載と同様に、位相補償が不必要で良好な過渡応答を有するコンスタント・オンタイム制御方式を採用した降圧型レギュレータが記載されている。入力電源電圧ＶＩＮのピンとＲＯＮピンとの間に外付け抵抗が接続され、オンタイムは外付け抵抗の大きさで調整されるとしている。   Non-Patent Document 2 below also describes a step-down regulator that employs a constant on-time control method that does not require phase compensation and has a good transient response, as described in Non-Patent Document 1 below. An external resistor is connected between the pin of the input power supply voltage VIN and the RON pin, and the on-time is adjusted by the size of the external resistor.

最初に、連続モード(ＣＣＭ：Continuous Conduction Mode)では、スイッチング周波数ｆswは出力電圧ＶOUTと入力電源電圧ＶINの比ＶOUT／ＶINであるデューティ・サイクルＤとオンタイムＴONのみに依存して、ｆsw＝ＶOUT／(ＶIN・ＴON)で与えられるとしている。 First, in continuous mode (CCM), the switching frequency fsw depends only on the duty cycle D which is the ratio V OUT / V IN of the output voltage V OUT and the input power supply voltage V IN and the on time T ON. Fsw = V OUT / (V IN · T ON ).

一方、軽負荷時において観測される不連続モード(ＤＣＭ：Discontinuous Conduction Mode)では、スイッチング周波数ｆswは負荷に応じて変化するので、高い効率と良好な過渡応答とが得られる。この時のスイッチング周波数ｆswは、コイルのインダクタンスＬと負荷電流ＩOUTにも依存して、ｆsw＝(２・Ｌ・ＶOUT・ＩOUT)／(ＴON 2・ＶIN・(ＶIN−ＶOUT))で与えられるとしている。 On the other hand, in a discontinuous mode (DCM) observed at a light load, the switching frequency fsw changes according to the load, so that high efficiency and good transient response can be obtained. The switching frequency fsw at this time depends on the inductance L of the coil and the load current I OUT , and fsw = (2 · L · V OUT · I OUT ) / (T ON 2 · V IN · (V IN −V OUT )).

更に下記非特許文献２には、軽負荷によってインダクタのリップル電流が負荷電流の２倍になるまで負荷電流を減少すると、連続モード(ＣＣＭ)から不連続モード(ＤＣＭ)に移行して、その境界の電流ＩBOUNDARYは、ＩBOUNDARY＝(ＶIN−ＶOUT)・Ｄ／(２・Ｌ・ｆsw)で与えられることが記載されている。 Further, in Non-Patent Document 2 below, when the load current is reduced until the ripple current of the inductor becomes twice the load current due to the light load, the transition is made from the continuous mode (CCM) to the discontinuous mode (DCM). The current I BOUNDARY is given by I BOUNDARY = (V IN −V OUT ) · D / (2 · L · fsw).

下記特許文献３の図１７と図１８とそれに関係する開示には、上述のコンスタント・オンタイム(ＣＯＴ)制御方式を採用した電源装置の構成と動作が記載されている。この電源装置はハイサイドトランジスタとローサイドトランジスタとＰＷＭ制御ユニットを具備して、ＰＷＭ制御ユニットはコンパレータ回路とワンショットパルス生成回路と逆電流検出回路と制御論理回路・ドライバ回路を含んでいる。   FIG. 17 and FIG. 18 of Patent Document 3 listed below and the related disclosure describe the configuration and operation of a power supply apparatus adopting the above-described constant on-time (COT) control method. This power supply device includes a high-side transistor, a low-side transistor, and a PWM control unit. The PWM control unit includes a comparator circuit, a one-shot pulse generation circuit, a reverse current detection circuit, a control logic circuit, and a driver circuit.

ハイサイドトランジスタのドレインに入力電源電圧ＶＩＮが供給されて、ハイサイドトランジスタのソースとローサイドトランジスタのドレインとはインダクタの一端に共通接続され、インダクタの他端は出力電圧端子となって、この出力電圧端子は容量の一端と負荷の一端とに接続され、容量の他端と負荷の他端とは接地電位に接続される。コンパレータ回路の非反転入力端子には出力電圧を決定する基準電圧としての出力電圧制御信号が供給され、コンパレータ回路の反転入力端子には出力電圧端子の出力電圧がフィードバック信号として供給され、コンパレータ回路の出力信号はワンショットパルス生成回路の入力端子に供給される。ローサイドトランジスタのドレインは逆電流検出回路の入力端子に供給され、コンパレータ回路の出力信号と逆電流検出回路の出力信号とは制御論理回路・ドライバ回路に供給されて、制御論理回路・ドライバ回路はハイサイドトランジスタのゲートとローサイドトランジスタのゲートとを駆動する。   The input power supply voltage VIN is supplied to the drain of the high side transistor, the source of the high side transistor and the drain of the low side transistor are connected in common to one end of the inductor, and the other end of the inductor serves as an output voltage terminal. The terminal is connected to one end of the capacitor and one end of the load, and the other end of the capacitor and the other end of the load are connected to the ground potential. An output voltage control signal as a reference voltage for determining the output voltage is supplied to the non-inverting input terminal of the comparator circuit, and the output voltage of the output voltage terminal is supplied as a feedback signal to the inverting input terminal of the comparator circuit. The output signal is supplied to the input terminal of the one-shot pulse generation circuit. The drain of the low-side transistor is supplied to the input terminal of the reverse current detection circuit, the output signal of the comparator circuit and the output signal of the reverse current detection circuit are supplied to the control logic circuit / driver circuit, and the control logic circuit / driver circuit is high. The gate of the side transistor and the gate of the low side transistor are driven.

軽負荷時に、コンパレータ回路が反転入力端子の出力電圧が非反転入力端子の基準電圧に低下したことを検出すると、コンパレータ回路の検出出力信号に応答して、ワンショットパルス生成回路はコンスタント・オン時間のパルス幅を有するワンショットパルスを生成する。コンスタント・オン時間では、制御論理回路・ドライバ回路のゲート駆動により、ハイサイドトランジスタはオン状態となり、ローサイドトランジスタはオフ状態となるので、インダクタの電流は増大する。コンスタント・オン時間の経過後は、制御論理回路・ドライバ回路のゲート駆動により、ハイサイドトランジスタはオフ状態となり、ローサイドトランジスタはオン状態となるので、インダクタの電流は減少しながらローサイドトランジスタを介して接地電位から流れ続ける。   When the comparator circuit detects that the output voltage of the inverting input terminal has dropped to the reference voltage of the non-inverting input terminal at light load, the one-shot pulse generation circuit responds to the detection output signal of the comparator circuit and the constant on-time A one-shot pulse having a pulse width of In the constant on-time, the high-side transistor is turned on and the low-side transistor is turned off by gate driving of the control logic circuit / driver circuit, so that the inductor current increases. After the constant on-time elapses, the high-side transistor is turned off and the low-side transistor is turned on by the gate drive of the control logic circuit / driver circuit, so that the inductor current decreases while grounding via the low-side transistor. Continue to flow from the potential.

インダクタの電流が０Ａ(ゼロ・アンペア)以下に低下することによって、この電流の方向はインダクタの電流が０Ａ(ゼロ・アンペア)以上の電流方向と反対となって、逆流が発生しようとする。この状態は逆電流検出回路によって検出され、逆電流検出回路の検出出力信号に応答して制御論理回路・ドライバ回路はハイサイドトランジスタとローサイドトランジスタの両者をオフ状態に制御する。その結果、ハイサイドトランジスタとローサイドトランジスタの両者がオフ状態である期間では、容量の充電電荷からの放電電流により負荷が駆動されて、出力電圧端子の出力電圧が徐々に低下する。出力電圧端子の出力電圧が基準電圧に低下すると、ワンショットパルスが生成され、ハイサイドトランジスタがオン状態に制御され、上述した動作が繰り返され、出力電圧端子の出力電圧が安定化されるものである。   When the current of the inductor decreases to 0 A (zero ampere) or less, the direction of this current is opposite to the direction of the current of the inductor of 0 A (zero ampere) or more, and a reverse flow is generated. This state is detected by the reverse current detection circuit, and in response to the detection output signal of the reverse current detection circuit, the control logic circuit / driver circuit controls both the high-side transistor and the low-side transistor to the OFF state. As a result, during the period in which both the high-side transistor and the low-side transistor are in the off state, the load is driven by the discharge current from the charge of the capacitor, and the output voltage at the output voltage terminal gradually decreases. When the output voltage at the output voltage terminal drops to the reference voltage, a one-shot pulse is generated, the high-side transistor is controlled to be on, the above operation is repeated, and the output voltage at the output voltage terminal is stabilized. is there.

下記特許文献３の図１９とそれに関係する開示には、負荷電流が大きな重負荷時には下記特許文献３の図１７の電源装置が連続モード(ＣＣＭ)で動作して、負荷電流が小さな軽負荷時には下記特許文献３の図１７の電源装置が不連続モード(ＤＣＭ)で動作することが記載されている。更に連続モード(ＣＣＭ)ではインダクタの電流は逆流せずにスイッチング周波数は負荷電流の大きさに無関係に一定値となること、また不連続モード(ＤＣＭ)ではスイッチング周波数は負荷電流が小さくなるほど低下するので電力変換効率を向上できるとしている。尚、下記特許文献３に対応する米国特許出願公開は、ＵＳ２０１１／０１２１８０４Ａ１明細書である。   FIG. 19 of Patent Document 3 and the related disclosure disclose that the power supply device of FIG. 17 of Patent Document 3 operates in the continuous mode (CCM) when the load current is large and the load current is small and the load current is small. It is described that the power supply device of FIG. 17 of Patent Document 3 below operates in a discontinuous mode (DCM). Furthermore, in the continuous mode (CCM), the inductor current does not flow backward, and the switching frequency becomes a constant value regardless of the magnitude of the load current. In the discontinuous mode (DCM), the switching frequency decreases as the load current decreases. Therefore, it is said that power conversion efficiency can be improved. In addition, the US patent application publication corresponding to the following patent document 3 is US2011 / 0121804A1 specification.

一方、下記特許文献４には、インダクタ電流の谷値がゼロに至る軽負荷時において、高精度に出力電圧を制御するＤＣ−ＤＣコンバータが記載されている。ローサイドスイッチの検出電流の電流−電圧変換による検出電圧は複数の設定値と複数の比較器によって比較され、複数の比較器の比較出力信号は複数のラッチを介してタイマー回路に供給される。タイマー回路は複数のラッチの複数の出力信号に応答してハイサイドスイッチのオン時間を制御するので、負荷が軽負荷となるのに応答してハイサイドスイッチのオン時間が段階的に短縮されるとしている。尚、下記特許文献４に対応する米国特許出願公開は、ＵＳ２００６／０２２０６２９Ａ１明細書である。   On the other hand, Patent Document 4 below describes a DC-DC converter that controls an output voltage with high accuracy at a light load when the valley value of the inductor current reaches zero. A detection voltage obtained by current-voltage conversion of the detection current of the low-side switch is compared with a plurality of set values by a plurality of comparators, and comparison output signals of the plurality of comparators are supplied to a timer circuit via a plurality of latches. Since the timer circuit controls the on-time of the high-side switch in response to the plurality of output signals of the plurality of latches, the on-time of the high-side switch is gradually reduced in response to the load becoming light. It is said. In addition, the US patent application publication corresponding to the following patent document 4 is US2006 / 0220629A1 specification.

更に、下記特許文献５には、軽負荷時の出力電圧を低リップルとした高精度出力電圧を得るためのＤＣ−ＤＣコンバータが記載されている。ローサイドスイッチの電流がインダクタに直列接続された電流検出器により検出され、電流検出器の電流検出信号は複数の基準電圧と複数の比較器によって比較され、複数の比較器の比較出力信号は複数のラッチを介してタイマー回路に供給される。タイマー回路は複数のラッチの複数の出力信号に応答して、インダクタ電流が大きくなるとハイサイドスイッチのオン時間を長くする。従って、軽負荷時ではハイサイドスイッチのオン時間が短くされて、軽負荷時でも連続モードで動作して、出力リップル電圧を小さくでき、出力電圧の高精度化を実現できるとしている。尚、下記特許文献５に対応する米国特許出願の存在は、確認されていない。   Furthermore, Patent Document 5 below describes a DC-DC converter for obtaining a high-accuracy output voltage with a low ripple output voltage at light load. The current of the low-side switch is detected by a current detector connected in series with the inductor, the current detection signal of the current detector is compared with a plurality of reference voltages by a plurality of comparators, and the comparison output signal of the plurality of comparators is a plurality of comparison output signals. It is supplied to the timer circuit via the latch. In response to the plurality of output signals of the plurality of latches, the timer circuit lengthens the on-time of the high-side switch when the inductor current increases. Therefore, the on-time of the high-side switch is shortened at light loads, and the output ripple voltage can be reduced by operating in the continuous mode even at light loads, thereby realizing high accuracy of the output voltage. The existence of a US patent application corresponding to the following Patent Document 5 has not been confirmed.

下記特許文献６には、バーストモード制御のスイッチング電源がバーストノイズを発生すると言う問題と、スキップモード制御のスイッチング電源でもバースト状となり出力リップル電圧が大きいと言う問題を解決するためのスイッチング電源装置が記載されている。すなわち、バーストモード制御のスイッチング電源は、スイッチのオン・オフ制御とスイッチのオフ状態維持とを行うのでスイッチング周波数が不連続となりバーストノイズを発生するものである。また、スキップモード制御のスイッチング電源は出力電圧をウィンドウの電圧下限から電圧上限に向けて固定デューティのパルスでオン・オフ制御して増大させる一方、電圧上限から電圧下限に向けてスイッチング動作の停止で減少させるので、出力リップル電圧が大きいと言うものである。   Patent Document 6 listed below discloses a switching power supply for solving the problem that a burst mode control switching power supply generates burst noise and the problem that a skip mode control switching power supply becomes bursty and has a large output ripple voltage. Have been described. That is, the switching power supply for burst mode control performs on / off control of the switch and maintains the off state of the switch, so that the switching frequency becomes discontinuous and burst noise is generated. In addition, skip mode control switching power supplies increase the output voltage from the lower voltage limit of the window to the upper voltage limit by on / off control with a fixed duty pulse, while stopping the switching operation from the upper voltage limit to the lower voltage limit. The output ripple voltage is large because it is reduced.

従って、下記特許文献６に記載されたスイッチング電源装置では、平滑コイルと出力コンデンサと負荷に接続されたスイッチ回路の入力電源電圧側トランジスタと接地電圧側トランジスタとを駆動するドライバの入力端子とパルス発生部の出力端子との間には、軽負荷判定信号が供給される遅延回路が接続されている。   Therefore, in the switching power supply described in Patent Document 6 below, the input terminal of the driver for driving the input power supply voltage side transistor and the ground voltage side transistor of the switch circuit connected to the smoothing coil, the output capacitor, and the load, and pulse generation A delay circuit to which a light load determination signal is supplied is connected to the output terminal of the unit.

パルス発生部は出力電圧に応じた帰還電圧と基準電圧との差に応じた値に基づいたデューティ比のパルス信号を発生するために、帰還電圧と基準電圧とが供給される比較器と一定周期を有するセット信号がセット端子に供給され比較器の比較出力信号がリセット端子に供給されてその出力からパルス信号を生成するフリップフロップとによって構成される。   The pulse generator generates a pulse signal having a duty ratio based on a value corresponding to the difference between the feedback voltage corresponding to the output voltage and the reference voltage, and a comparator to which the feedback voltage and the reference voltage are supplied and a constant cycle. Is provided to a set terminal, and a comparison output signal of a comparator is supplied to a reset terminal to generate a pulse signal from the output.

遅延回路は、フリップフロップからのパルス信号がゲートに供給されるＰ型トランジスタおよびＮ型トランジスタと、抵抗と、容量と、インバータと、アンド回路と、オア回路とによって構成される。Ｐ型トランジスタのソースは電源電圧に接続されて、Ｎ型トランジスタのソースは接地電圧に接続され、Ｐ型トランジスタのドレインは抵抗の一端に接続され、Ｎ型トランジスタのドレインは抵抗の他端に接続される。容量の一端とインバータの入力端子とはＮ型トランジスタのドレインおよび抵抗の他端に接続され、容量の他端は接地電位に接続される。アンド回路の一方の入力端子と他方の入力端子に、インバータの出力信号と軽負荷判定信号とがそれぞれ供給される。オア回路の一方の入力端子と他方の入力端子に、フリップフロップからのパルス信号とアンド回路の出力信号とがそれぞれ供給される。   The delay circuit includes a P-type transistor and an N-type transistor to which a pulse signal from a flip-flop is supplied to a gate, a resistor, a capacitor, an inverter, an AND circuit, and an OR circuit. The source of the P-type transistor is connected to the power supply voltage, the source of the N-type transistor is connected to the ground voltage, the drain of the P-type transistor is connected to one end of the resistor, and the drain of the N-type transistor is connected to the other end of the resistor. Is done. One end of the capacitor and the input terminal of the inverter are connected to the drain of the N-type transistor and the other end of the resistor, and the other end of the capacitor is connected to the ground potential. The output signal of the inverter and the light load determination signal are supplied to one input terminal and the other input terminal of the AND circuit, respectively. The pulse signal from the flip-flop and the output signal of the AND circuit are supplied to one input terminal and the other input terminal of the OR circuit, respectively.

軽負荷判定信号がローレベルの場合には、フリップフロップからのパルス信号が、アンド回路とオア回路とによって選択され、遅延回路の出力端子からドライバの入力端子に供給される。   When the light load determination signal is at a low level, the pulse signal from the flip-flop is selected by the AND circuit and the OR circuit, and is supplied from the output terminal of the delay circuit to the input terminal of the driver.

軽負荷判定信号がハイレベルの場合には、フリップフロップからのパルス信号に応答する抵抗と容量との積分回路とインバータとを伝達した幅の広いパルス幅を有する遅延パルス信号が、アンド回路とオア回路とによって選択され、遅延回路の出力端子からドライバの入力端子に供給される。   When the light load determination signal is at a high level, a delayed pulse signal having a wide pulse width transmitted through an inverter and an integration circuit of a resistor and a capacitor that responds to the pulse signal from the flip-flop, and the AND circuit and the OR circuit. And is supplied from the output terminal of the delay circuit to the input terminal of the driver.

軽負荷判定信号がローレベルでスイッチング電源装置の通常動作の場合には、遅延回路の出力端子からの幅狭のパルス幅を有するパルス信号のハイレベル期間にスイッチ回路の入力電源電圧側トランジスタと接地電圧側トランジスタとがそれぞれオン状態とオフ状態となり、平滑コイルに流れる出力電流が増加する。   When the light load determination signal is at low level and the switching power supply device is operating normally, the switch circuit input power supply voltage side transistor and the ground are connected during the high level period of the pulse signal having a narrow pulse width from the output terminal of the delay circuit. The voltage side transistors are turned on and off, respectively, and the output current flowing through the smoothing coil increases.

その結果、出力電流の増加に応答して出力電圧も増加するので、比較器の比較出力信号が反転され、この反転比較出力信号がフリップフロップのリセット端子に供給される。従って、遅延回路の出力端子の幅狭のパルス幅を有するパルス信号がローレベルとなり、この期間にスイッチ回路の入力電源電圧側トランジスタと接地電圧側トランジスタとがそれぞれオフ状態とオン状態となって、平滑コイルに流れる出力電流が減少して、出力電圧も減少する。   As a result, the output voltage increases in response to the increase in the output current, so that the comparison output signal of the comparator is inverted, and this inverted comparison output signal is supplied to the reset terminal of the flip-flop. Therefore, the pulse signal having a narrow pulse width at the output terminal of the delay circuit becomes a low level, and during this period, the input power supply voltage side transistor and the ground voltage side transistor of the switch circuit are turned off and on, respectively. The output current flowing through the smoothing coil decreases, and the output voltage also decreases.

その結果、幅狭のパルス幅に応答して入力電源電圧側トランジスタのオン期間での平滑コイルの出力電流の増加動作と接地電圧側トランジスタのオン期間での平滑コイルの出力電流の減少動作とが反復されるので、略安定な出力電圧が生成される。   As a result, in response to the narrow pulse width, the smoothing coil output current increases during the on period of the input power supply voltage side transistor and the smoothing coil output current decreases during the on period of the ground voltage side transistor. Since it is repeated, a substantially stable output voltage is generated.

軽負荷判定信号がハイレベルでスイッチング電源装置の軽負荷動作の場合には、遅延回路の出力端子からの幅広のパルス幅を有するパルス信号のハイレベル期間に、スイッチ回路の入力電源電圧側トランジスタと接地電圧側トランジスタとがそれぞれオン状態とオフ状態となり、平滑コイルに流れる出力電流が増加する。   When the light load determination signal is at a high level and the switching power supply device is in a light load operation, the input power supply voltage side transistor of the switch circuit and the transistor in the high level period of the pulse signal having a wide pulse width from the output terminal of the delay circuit The ground voltage side transistor is turned on and off, respectively, and the output current flowing through the smoothing coil increases.

その結果、出力電流の増加に応答して出力電圧も増加するので、比較器の比較出力信号が反転され、この反転比較出力信号がフリップフロップのリセット端子に供給される。従って、遅延回路の出力端子の幅広のパルス幅を有するパルス信号がローレベルとなり、この期間にスイッチ回路の入力電源電圧側トランジスタと接地電圧側トランジスタとがそれぞれオフ状態とオン状態となって、平滑コイルに流れる出力電流が減少して、出力電圧も減少する。   As a result, the output voltage increases in response to the increase in the output current, so that the comparison output signal of the comparator is inverted, and this inverted comparison output signal is supplied to the reset terminal of the flip-flop. Therefore, the pulse signal having a wide pulse width at the output terminal of the delay circuit becomes low level, and during this period, the input power supply voltage side transistor and the ground voltage side transistor of the switch circuit are turned off and on, respectively, The output current flowing through the coil decreases, and the output voltage also decreases.

その結果、軽負荷判定信号がハイレベルでスイッチング電源装置の軽負荷動作の場合には、遅延回路からドライバに供給される幅広のパルス幅に応答して、入力電源電圧側トランジスタと接地電圧側トランジスタとから構成されるスイッチ回路のスイッチング周波数を略均一の低周波数に低下することが可能としている。尚、下記特許文献６に対応する米国特許は、ＵＳ６，８１５，９３９Ｂ２である。   As a result, when the light load determination signal is at a high level and the switching power supply device is in a light load operation, the input power supply voltage side transistor and the ground voltage side transistor are responsive to the wide pulse width supplied from the delay circuit to the driver. It is possible to reduce the switching frequency of the switch circuit composed of the above to a substantially uniform low frequency. A US patent corresponding to the following Patent Document 6 is US 6,815,939 B2.

特開２０００−１９７３４８号 公報JP 2000-197348 A 特開２００６−１４９０６７号 公報JP 2006-149067 A 特開２０１１−１０９８６７号 公報JP 2011-109867 A 特開２００６−２８８１５６号 公報JP 2006-288156 A 特開２００６−１４９０５６号 公報JP 2006-149056 A 特開２００３−３１９６４３号 公報Japanese Patent Laid-Open No. 2003-319643

製品名ＬＭ３１００ データ・シート “ＬＭ３１００ ＳＩＭＰＬＥ ＳＷＩＴＣＨＥＲ(Ｒ) Ｓｙｎｃｈｒｏｎｏｕｓ １ＭＨｚ １．５Ａ Ｓｔｅｐ Ｄｏｗｎ Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ”，ｐｐ．１〜１７， ＴＥＸＡＳ ＩＮＳＴＲＵＭＥＮＴＳ Ｌｉｔｅｒａｔｕｒｅ Ｎｕｍｂｅｒ：ＳＮＶＳ４２１Ｆ Ｄｅｃｅｍｂｅｒ １， ２００９．ｈｔｔｐ：／／ｗｗｗ．ｔｉ．ｃｏｍ／ｌｉｔ／ｄｓ／ｓｙｍｌｉｎｋ／ｌｍ３１００／ｐｄｆ [平成２４年０５月３０日検索]Product Name LM3100 Data Sheet “LM3100 SIMPLE SWITCHER® Synchronous 1 MHz 1.5A Step Down Voltage Regulator”, pp. 1-17, TEXAS INSTRUMENTS Literacy Number: SNVS421F December 1, 2009. http: // www. ti. com / lit / ds / symlink / lm3100 / pdf [searched on May 30, 2012] 製品名ＬＭ２６９６ データ・シート “ＬＭ２６９６ ３Ａ， Ｃｏｎｓｔａｎｔ Ｏｎ Ｔｉｍｅ Ｂｕｃｋ Ｒｅｇｕｌａｔｏｒ”，ｐｐ．１〜１９， ＴＥＸＡＳ ＩＮＳＴＲＵＭＥＮＴＳ Ｌｉｔｅｒａｔｕｒｅ Ｎｕｍｂｅｒ：ＳＮＶＳ３７５Ａ Ｍａｙ １８， ２００９．ｈｔｔｐ：／／ｗｗｗ．ｔｉ．ｃｏｍ／ｌｉｔ／ｄｓ／ｓｙｍｌｉｎｋ／ｌｍ２６９６／ｐｄｆ [平成２４年０６月０１日検索]Product name LM2696 Data sheet “LM2696 3A, Constant On Time Buck Regulator”, pp. 1-19, TEXAS INSTRUMENTS Literacy Number: SNVS375A May 18, 2009. http: // www. ti. com / lit / ds / symlink / lm2696 / pdf [retrieval on 06/01/2012]

本発明者等は本発明に先立って、軽負荷時の電力効率を向上したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータに使用される半導体集積回路の開発に従事した。この半導体集積回路は、ハイサイドトランジスタとローサイドトランジスタと制御・ドライバユニットとを具備する。具体的には、ハイサイドトランジスタを構成するＮチャネルパワーＭＯＳトランジスタの半導体チップと、ローサイドトランジスタを構成するＮチャネルパワーＭＯＳトランジスタの半導体チップと、制御・ドライバユニットを構成するＣＭＯＳ半導体集積回路の半導体チップが、１個の樹脂パッケージに封止された半導体デバイスである。この半導体デバイスは、半導体業界でシステム・イン・パッケージ(ＳＩＰ：System In Package)またはマルチ・チップ・モジュール(ＭＣＰ：Multi-Chip Module)と呼ばれるハイブリッド型半導体集積回路である。   Prior to the present invention, the present inventors engaged in the development of a semiconductor integrated circuit used for a DC-DC converter of a switching regulator system that improved power efficiency at light load. This semiconductor integrated circuit includes a high-side transistor, a low-side transistor, and a control / driver unit. Specifically, an N-channel power MOS transistor semiconductor chip constituting a high-side transistor, an N-channel power MOS transistor semiconductor chip constituting a low-side transistor, and a CMOS semiconductor integrated circuit semiconductor chip constituting a control / driver unit Is a semiconductor device sealed in one resin package. This semiconductor device is a hybrid type semiconductor integrated circuit called a system in package (SIP) or a multi-chip module (MCP) in the semiconductor industry.

本発明者等は本発明に先立って、上述した背景技術に関して再度検討を行ったものである。   Prior to the present invention, the inventors have reexamined the background art described above.

最初に、上記特許文献１と上記特許文献２に記載されたＤＣ−ＤＣコンバータは、エラーアンプを必要とするものである。しかし、上記特許文献２に記載されたように、ＤＣ−ＤＣコンバータのエラーアンプには位相補償コンデンサと位相補償抵抗とが接続される必要があるので、設計が複雑で基板スペースが増大すると言う問題がある。   First, the DC-DC converters described in Patent Document 1 and Patent Document 2 require an error amplifier. However, as described in Patent Document 2 above, since it is necessary to connect a phase compensation capacitor and a phase compensation resistor to the error amplifier of the DC-DC converter, the design is complicated and the board space increases. There is.

次に、上記非特許文献１と上記非特許文献２と上記特許文献３の図１７と図１８と図１９とに記載されたコンスタント・オンタイム(ＣＯＴ)方式の電源装置は、位相補償コンデンサと位相補償抵抗を必要としないので、設計が簡素化され基板スペースが最小限とすることが可能となる。更に、上記特許文献３の図１９に記載されたようにコンスタント・オンタイム(ＣＯＴ)方式の電源装置は、負荷電流の大きな重負荷動作から負荷電流の小さな軽負荷動作への変化によって連続モード(ＣＣＭ)から不連続モード(ＤＣＭ)へ動作が遷移して、不連続モード(ＤＣＭ)では負荷電流の減少によりスイッチング周波数が低下するので電力変換効率を向上できる。   Next, the constant on-time (COT) type power supply device described in FIGS. 17, 18, and 19 of Non-Patent Document 1, Non-Patent Document 2, and Patent Document 3 includes a phase compensation capacitor, Since no phase compensation resistor is required, the design is simplified and the board space can be minimized. Further, as described in FIG. 19 of Patent Document 3, the constant on-time (COT) type power supply device is operated in a continuous mode (changed from a heavy load operation with a large load current to a light load operation with a small load current). The operation transitions from the CCM) to the discontinuous mode (DCM), and in the discontinuous mode (DCM), the switching frequency is lowered due to the decrease of the load current, so that the power conversion efficiency can be improved.

更に、上記特許文献４と上記特許文献５に記載されたＤＣ−ＤＣコンバータは、軽負荷時の出力リップル電圧を低減するために、重負荷時よりも軽負荷時でハイサイドスイッチのオン時間を短縮するものである。しかしながら、この方式ではハイサイドスイッチのオン時間の短縮によって軽負荷時のスイッチング周波数が増大するのでスイッチング損失が増大して、軽負荷時には電力変換効率が低下すると言う問題が本発明者等の検討により明らかとされた。   Furthermore, the DC-DC converters described in Patent Document 4 and Patent Document 5 described above reduce the on-time of the high-side switch at light loads rather than heavy loads in order to reduce the output ripple voltage at light loads. It is shortened. However, in this system, the switching frequency at light load increases by shortening the on-time of the high side switch, so that switching loss increases and power conversion efficiency decreases at light load. It was made clear.

また更に上記特許文献６に記載されたスイッチング電源装置も、上記特許文献４と上記特許文献５と同様に出力電圧のリップルを低減するために、軽負荷時にハイレベルの軽負荷判定信号によりドライバの供給パルスを幅狭パルスから遅延回路からの幅広の遅延パルスに切り替えることにより、スイッチ回路のスイッチング周波数を低下して、出力電圧のリップルを低減するものである。   Further, the switching power supply device described in the above-mentioned Patent Document 6 also uses the high-level light load determination signal at the time of light load to reduce the ripple of the output voltage in the same manner as in the above Patent Document 4 and Patent Document 5. By switching the supply pulse from the narrow pulse to the wide delay pulse from the delay circuit, the switching frequency of the switch circuit is lowered and the ripple of the output voltage is reduced.

しかしながら、上記特許文献６に記載のスイッチング電源装置は、上記特許文献３の図１９に記載されたような負荷電流の減少によってスイッチング周波数が低下する不連続モード(ＤＣＭ)を有さないので、電力変換効率を向上することができない。更に、上記特許文献６に記載のスイッチング電源装置は、ドライバの供給パルスを幅狭パルスから遅延回路からの幅広の遅延パルスに切り替えるためには軽負荷判定信号をローレベルからハイレベルに切り替える必要がある。また、上記特許文献６に記載のスイッチング電源装置では、パルス発生部のフリップフロップのセット端子に、一定周期を有するセット信号を供給する必要がある。また、更に上記特許文献６に記載のスイッチング電源装置では、遅延回路の抵抗と容量の時定数が遅延回路の抵抗値と容量値とのバラツキによって誤差を持つので、遅延回路の幅広の遅延パルスのパルス幅も誤差を持ち、軽負荷時のスイッチング周波数も誤差が生じるものである。これらの問題を上記特許文献６に記載のスイッチング電源装置が有することが、本発明に先立った本発明者等による検討により明らかとされたものである。   However, since the switching power supply device described in Patent Document 6 does not have a discontinuous mode (DCM) in which the switching frequency decreases due to a decrease in load current as described in FIG. The conversion efficiency cannot be improved. Further, in the switching power supply device described in Patent Document 6, it is necessary to switch the light load determination signal from the low level to the high level in order to switch the driver supply pulse from the narrow pulse to the wide delay pulse from the delay circuit. is there. Moreover, in the switching power supply device described in Patent Document 6, it is necessary to supply a set signal having a fixed period to the set terminal of the flip-flop of the pulse generator. Further, in the switching power supply device described in Patent Document 6, since the time constant of the resistance and capacitance of the delay circuit has an error due to variation between the resistance value and capacitance value of the delay circuit, the delay circuit has a wide delay pulse. The pulse width also has an error, and the switching frequency at light load also causes an error. The fact that the switching power supply device described in Patent Document 6 has these problems has been clarified by studies by the present inventors prior to the present invention.

図９は、上記特許文献３の図１７とそれに関係する開示とに基づき、本発明に先立って本発明者等により検討されたコンスタント・オンタイム(ＣＯＴ)制御方式を採用したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの構成を示す図である。   FIG. 9 shows a switching regulator type DC which adopts a constant on-time (COT) control system studied by the present inventors prior to the present invention based on FIG. 17 of Patent Document 3 and the related disclosure. It is a figure which shows the structure of -DC converter.

図９に示すように、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータは、システム・イン・パッケージ(ＳＩＰ)の形態に構成されたハイブリッド型の半導体集積回路ＩＣとローパスフィルタＬＰＦとブートストラップ容量ＣBOOTとによって構成されている。 As shown in FIG. 9, the switching regulator type DC-DC converter includes a hybrid semiconductor integrated circuit IC, a low-pass filter LPF, and a bootstrap capacitor C BOOT configured in a system-in-package (SIP) form. It is configured.

半導体集積回路ＩＣは、ハイサイドトランジスタＱ１とローサイドトランジスタＱ２とを含んだスイッチ回路１と、制御駆動ユニット２と、コンパレータ(ＣＭＰ)３と、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４と、逆電流検出回路(ＲＩＤ)５とを含んでいる。ハイサイドトランジスタＱ１とローサイドトランジスタＱ２とは、それぞれＮチャネルパワーＭＯＳトランジスタのトランジスタチップによって構成されている。また、制御駆動ユニット２とコンパレータ(ＣＭＰ)３とコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４と逆電流検出回路(ＲＩＤ)５は、制御駆動ＣＭＯＳ半導体集積回路のＩＣチップに集積化されている。   The semiconductor integrated circuit IC includes a switch circuit 1 including a high side transistor Q1 and a low side transistor Q2, a control drive unit 2, a comparator (CMP) 3, a constant on-time (COT) pulse generation circuit 4, A reverse current detection circuit (RID) 5 is included. The high-side transistor Q1 and the low-side transistor Q2 are each composed of an N-channel power MOS transistor transistor chip. The control drive unit 2, the comparator (CMP) 3, the constant on-time (COT) pulse generation circuit 4, and the reverse current detection circuit (RID) 5 are integrated on the IC chip of the control drive CMOS semiconductor integrated circuit. Yes.

ハイサイドトランジスタＱ１のドレインに入力電源電圧ＶINが供給されて、ハイサイドトランジスタＱ１のソースとローサイドトランジスタＱ２のドレインとの共通接続点はスイッチングノードＳＷとなる。このスイッチングノードＳＷはローパスフィルタＬＰＦのインダクタＬの一端に共通接続され、インダクタＬの他端は出力電圧端子となって、この出力電圧端子は容量Ｃの一端と負荷ＬＯＡＤの一端とに接続され、容量Ｃの他端と負荷ＬＯＡＤの他端は接地電位ＧＮＤに接続される。コンパレータ(ＣＭＰ)３の非反転入力端子＋には出力電圧ＶOUTを決定する基準電圧Ｖrefが供給され、コンパレータ(ＣＭＰ)３の反転入力端子−には出力電圧端子の出力電圧ＶOUTがフィードバック信号として供給され、コンパレータ(ＣＭＰ)３の出力信号はコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の入力端子に供給される。ローサイドトランジスタＱ２のドレインは逆電流検出回路(ＲＩＤ)５の入力端子に供給されて、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の出力信号と逆電流検出回路(ＲＩＤ)５の出力信号とは制御駆動ユニット２に供給されて、制御駆動ユニット２はハイサイドトランジスタＱ１のゲートとローサイドトランジスタＱ２のゲートを駆動する。尚、スイッチングノードＳＷと制御駆動ユニット２との間に接続されたブートストラップ容量ＣBOOTは、制御駆動ユニット２に供給される電源電圧ＶDD(図示せず)からハイサイドトランジスタＱ１のゲート・ソース電圧ＶGSQ1を減算した電圧値ＶDD−ＶGSQ1によってスイッチングノードＳＷのハイレベル電圧が決定されないようにする機能を有するものである。すなわち、ブートストラップ容量ＣBOOTが不使用の場合には、スイッチングノードＳＷのハイレベル電圧は電圧値ＶDD−ＶGSQ1によって決定されるものとなり、入力電源電圧ＶINをスイッチングノードＳＷに伝達することが不可能となる。それに対して、ブートストラップ容量ＣBOOTを使用することによって、入力電源電圧ＶINをスイッチングノードＳＷに伝達することが可能となるものである。スイッチ回路１のスイッチング動作によってハイサイドトランジスタＱ１のオフ状態であってローサイドトランジスタＱ２のオン状態である期間には、ブートストラップ容量ＣBOOTの両端間に電源電圧ＶDDが充電される。スイッチ回路１のその後のスイッチング動作によりハイサイドトランジスタＱ１のオン状態となってローサイドトランジスタＱ２のオフ状態となると、スイッチングノードＳＷの電圧レベルは接地電位ＧＮＤから電源電圧ＶDDに向かって上昇する。この時にはブートストラップ容量ＣBOOTの両端間に電源電圧ＶDDが充電されていたので、ハイサイドトランジスタＱ１のゲート・ソース間電圧は電源電圧ＶDDの電圧が維持される。従って、ハイサイドトランジスタＱ１のドレイン・ソース間電圧ＶDSは極めてゼロ・ボルトに近い電圧となるので、入力電源電圧ＶINの電圧レベルがスイッチングノードＳＷに伝達されることが可能となる。 The input power supply voltage V IN is supplied to the drain of the high side transistor Q1, and the common connection point between the source of the high side transistor Q1 and the drain of the low side transistor Q2 is the switching node SW. The switching node SW is commonly connected to one end of the inductor L of the low-pass filter LPF, the other end of the inductor L is an output voltage terminal, and the output voltage terminal is connected to one end of the capacitor C and one end of the load LOAD. The other end of the capacitor C and the other end of the load LOAD are connected to the ground potential GND. Comparator to the non-inverting input terminal + of (CMP) 3 is supplied a reference voltage Vref to determine the output voltage V OUT, the comparator (CMP) 3 of the inverting input terminal - to the output voltage V OUT is the feedback signal of the output voltage terminal The output signal of the comparator (CMP) 3 is supplied to the input terminal of the constant on-time (COT) pulse generation circuit 4. The drain of the low-side transistor Q2 is supplied to the input terminal of the reverse current detection circuit (RID) 5, and the output signal of the constant on-time (COT) pulse generation circuit 4 and the output signal of the reverse current detection circuit (RID) 5 Is supplied to the control drive unit 2, and the control drive unit 2 drives the gate of the high-side transistor Q1 and the gate of the low-side transistor Q2. Note that the bootstrap capacitor C BOOT connected between the switching node SW and the control drive unit 2 is supplied from the power supply voltage V DD (not shown) supplied to the control drive unit 2 to the gate and source of the high side transistor Q1. This has a function of preventing the high level voltage of the switching node SW from being determined by the voltage value V DD -V GSQ1 obtained by subtracting the voltage V GSQ1 . That is, when the bootstrap capacitor C BOOT is not used, the high level voltage of the switching node SW is determined by the voltage value V DD −V GSQ1 , and the input power supply voltage V IN is transmitted to the switching node SW. Is impossible. On the other hand, the input power supply voltage V IN can be transmitted to the switching node SW by using the bootstrap capacitor C BOOT . The power supply voltage V DD is charged across the bootstrap capacitor C BOOT during the period when the high side transistor Q1 is in the off state and the low side transistor Q2 is in the on state by the switching operation of the switch circuit 1. When the high-side transistor Q1 is turned on and the low-side transistor Q2 is turned off by the subsequent switching operation of the switch circuit 1, the voltage level of the switching node SW rises from the ground potential GND toward the power supply voltage VDD . At this time, since the power supply voltage V DD is charged across the bootstrap capacitor C BOOT , the gate-source voltage of the high side transistor Q1 is maintained at the power supply voltage V DD . Accordingly, the drain-source voltage V DS of the high-side transistor Q1 is extremely close to zero volts, and the voltage level of the input power supply voltage V IN can be transmitted to the switching node SW.

図１０は、図９に示した本発明に先立って本発明者等により検討されたコンスタント・オンタイム(ＣＯＴ)制御方式を採用したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの軽負荷時における動作を説明するための波形を示す図である。   FIG. 10 illustrates an operation at a light load of a switching regulator type DC-DC converter adopting a constant on-time (COT) control method studied by the present inventors prior to the present invention shown in FIG. It is a figure which shows the waveform for doing.

軽負荷時に、反転入力端子の出力電圧ＶOUTが非反転入力端子の基準電圧Ｖrefに低下したことをコンパレータ(ＣＭＰ)３が検出すると、コンパレータ(ＣＭＰ)３の検出出力信号ＣＭＰ３ ＯＵＴＰＵＴに応答して、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４はコンスタント・オン時間のパルス幅を有するワンショットパルス出力信号ＣＯＴ４ ＯＵＴＰＵＴを生成する。このワンショットパルス出力信号ＣＯＴ４ ＯＵＴＰＵＴのコンスタント・オン時間(Ｔ１)では、制御駆動ユニット２のゲート駆動により、ハイサイドトランジスタＱ１はオン状態となり、ローサイドトランジスタＱ２はオフ状態となる。その結果、図９に示すように、インダクタの電流ＩLはハイサイドトランジスタＱ１の電流ＩHighによって決定される。更に、図１０に示すように、コンスタント・オン時間(Ｔ１)では、スイッチングノードＳＷの電圧は入力電源電圧ＶINの電圧レベルによって決定され、インダクタの電流ＩLは増大する。 When the comparator (CMP) 3 detects that the output voltage V OUT of the inverting input terminal has dropped to the reference voltage Vref of the non-inverting input terminal at light load, in response to the detection output signal CMP3 OUTPUT of the comparator (CMP) 3 The constant on-time (COT) pulse generation circuit 4 generates a one-shot pulse output signal COT4 OUTPUT having a pulse width of constant on-time. In the constant on-time (T1) of the one-shot pulse output signal COT4 OUTPUT, the high side transistor Q1 is turned on and the low side transistor Q2 is turned off by the gate drive of the control drive unit 2. As a result, as shown in FIG. 9, the current I L in inductor is determined by the current I High of the high-side transistor Q1. Furthermore, as shown in FIG. 10, the constant on-time (T1), the voltage of the switching node SW is determined by the voltage level of the input supply voltage V IN, the current I L in inductor increases.

コンスタント・オン時間(Ｔ１)の経過後は、制御駆動ユニット２のゲート駆動により、ハイサイドトランジスタＱ１はオフ状態となり、ローサイドトランジスタＱ２はオン状態となる。従って、図９に示すように、コンスタント・オン時間(Ｔ１)の経過後のローサイドトランジスタＱ２・オン時間(Ｔ２)では、インダクタの電流ＩLはローサイドトランジスタＱ２の電流ＩLowによって決定される。更に、図１０に示すように、ローサイドトランジスタＱ２・オン時間(Ｔ２)では、インダクタ電流ＩLは減少しながらローサイドトランジスタＱ２を介して接地電位ＧＮＤからスイッチングノードＳＷへ流れ続ける。 After the constant on-time (T1) elapses, the high side transistor Q1 is turned off and the low side transistor Q2 is turned on by the gate drive of the control drive unit 2. Accordingly, as shown in FIG. 9, the constant on-time (T1) the low-side transistor Q2 on-time after the elapse of (T2), current I L in inductor is determined by the current I Low of the low-side transistor Q2. Furthermore, as shown in FIG. 10, the low-side transistor Q2 · on-time (T2), the inductor current I L continues to flow through the low-side transistor Q2 while decreasing from the ground potential GND to the switching node SW.

図９と図１０とに示すように、インダクタ電流ＩLが０Ａ(ゼロ・アンペア)以下に低下することによって、この電流ＩLの方向はインダクタＬの電流ＩLが０Ａ(ゼロ・アンペア)以上のローサイドトランジスタＱ２の電流ＩLowの方向と反対となって、逆流電流ＩRが発生しようとする。この状態は逆電流検出回路(ＲＩＤ)５によって検出され、逆電流検出回路(ＲＩＤ)５の検出出力信号に応答して制御駆動ユニット２はハイサイドトランジスタＱ１とローサイドトランジスタＱ２の両者をオフ状態に制御する。この状態が、図１０に示した両トランジスタＱ１・Ｑ２・オフ時間(Ｔ３)である。従って、この期間では、ハイサイドトランジスタＱ１とローサイドトランジスタＱ２との両者がオフ状態であるので、ローパスフィルタＬＰＦの容量Ｃの充電電荷からの放電電流により負荷ＬＯＡＤが駆動され、図１０に示したように、出力電圧端子の出力電圧ＶOUTが徐々に低下する。その結果、出力電圧ＶOUTが基準電圧Ｖrefに低下して、コンパレータ(ＣＭＰ)３の検出出力信号ＣＭＰ３ ＯＵＴＰＵＴとコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４のワンショットパルス出力信号ＣＯＴ４ ＯＵＴＰＵＴとが生成される。従って、ハイサイドトランジスタＱ１が再度オン状態に制御され、上述した動作が繰り返され、出力電圧端子の出力電圧ＶOUTが所定のリップル電圧Ｖrippleの範囲で安定化されるものである。 As shown in FIGS. 9 and 10, by the inductor current I L falls below 0A (zero ampere), the direction of the current I L current I L of the inductor L is 0A (zero ampere) or The reverse current I R tends to be generated opposite to the direction of the current I Low of the low side transistor Q2. This state is detected by the reverse current detection circuit (RID) 5, and in response to the detection output signal of the reverse current detection circuit (RID) 5, the control drive unit 2 turns off both the high side transistor Q1 and the low side transistor Q2. Control. This state is the both transistors Q1, Q2, and off time (T3) shown in FIG. Therefore, during this period, both the high-side transistor Q1 and the low-side transistor Q2 are in the off state, and therefore the load LOAD is driven by the discharge current from the charge of the capacitor C of the low-pass filter LPF, as shown in FIG. In addition, the output voltage V OUT at the output voltage terminal gradually decreases. As a result, the output voltage V OUT drops to the reference voltage Vref, and the detection output signal CMP3 OUTPUT of the comparator (CMP) 3 and the one-shot pulse output signal COT4 OUTPUT of the constant on-time (COT) pulse generation circuit 4 Generated. Accordingly, the high-side transistor Q1 is controlled to be turned on again, the above-described operation is repeated, and the output voltage V OUT at the output voltage terminal is stabilized within a predetermined ripple voltage Vripple.

図１１は、図９と図１０とに説明した本発明に先立って本発明者等により検討されたコンスタント・オンタイム(ＣＯＴ)制御方式を採用したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータが重負荷時には連続モード(ＣＣＭ)で動作して、軽負荷時には不連続モード(ＤＣＭ)で動作することを説明する図である。   FIG. 11 shows a case where a switching regulator type DC-DC converter adopting a constant on-time (COT) control system studied by the inventors prior to the present invention described in FIG. 9 and FIG. It is a figure explaining operating in a continuous mode (CCM) and operating in a discontinuous mode (DCM) at light load.

上記非特許文献２に記載されたように境界電流ＩBOUNDARY(＝(ＶIN−ＶOUT)・Ｄ／(２・Ｌ・ｆsw))を境界として、軽負荷時の不連続モード(ＤＣＭ)と軽負荷時の不連続モード(ＤＣＭ)との間で動作モードが移行する。 As described in Non-Patent Document 2, the boundary current I BOUNDARY (= (V IN −V OUT ) · D / (2 · L · fsw)) is used as a boundary, and the discontinuous mode (DCM) at light load is The operation mode shifts to and from the discontinuous mode (DCM) at light load.

連続モード(ＣＣＭ)では、インダクタＬの電流ＩLの最小値は０Ａ(ゼロ・アンペア)より大きくなり、スイッチング周波数ｆswは負荷電流ＩOUTの大きさに無関係に一定値となって、出力電圧ＶOUTと入力電源電圧ＶINとコンスタント・オン時間(Ｔ１)であるオンタイムＴONにより下記(１)式で与えられる。 In the continuous mode (CCM), the minimum value of the current I L of the inductor L is larger than 0 A (zero ampere), the switching frequency fsw becomes a constant value regardless of the magnitude of the load current I OUT , and the output voltage V The following equation (1) is given by OUT , the input power supply voltage V IN and the on-time T ON which is a constant on-time (T1).

Figure 2014007809
Figure 2014007809

また不連続モード(ＤＣＭ)では、インダクタＬの電流ＩLの最小値は０Ａ(ゼロ・アンペア)となって、スイッチング周波数ｆswは負荷電流ＩOUTが小さくなるほど低下して、下記(２)式で与えられる。 Also, in the discontinuous mode (DCM), the minimum value of the current I L of the inductor L becomes 0A (zero ampere), the switching frequency fsw is reduced as the load current I OUT decreases, the following equation (2) Given.

Figure 2014007809
Figure 2014007809

従って、不連続モード(ＤＣＭ)では、負荷電流ＩOUTの低下に従ってスイッチング周波数ｆswが低下して軽負荷時でのスイッチング損失が低下するので、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータの電力変換効率を向上することができる。従って、ノートＰＣ等のバッテリー駆動の電子機器において、中央処理ユニット(ＣＰＵ)やマイクロプロセッサがスリープモードとなることで、バッテリーの負荷電流ＩOUTの減少に応答してスイッチングレギュレータ方式のＤＣ−ＤＣコンバータのスイッチング周波数ｆswが低下してスイッチング損失が低下することは、バッテリーの寿命を長期化するために非常に有益である。 Therefore, in the discontinuous mode (DCM), the switching frequency fsw decreases as the load current I OUT decreases, and the switching loss at light load decreases. Therefore, the power conversion efficiency of the DC-DC converter of the switching regulator type is improved. can do. Therefore, in a battery-driven electronic device such as a notebook PC, the central processing unit (CPU) or the microprocessor enters a sleep mode, so that a switching regulator type DC-DC converter responds to a decrease in the load current IOUT of the battery. When the switching frequency fsw is reduced and the switching loss is reduced, it is very beneficial for extending the life of the battery.

しかしながら、図１１に示した動作説明図の不連続モード(ＤＣＭ)においては、負荷電流ＩOUT対スイッチング周波数ｆswの依存性特性のみによってスイッチング周波数ｆswと電力変換効率とが決定されるものである。すなわち、スリープモードの中央処理ユニット(ＣＰＵ)等の負荷電流ＩOUTの電流値が決定されると、上記(２)式によってＤＣ−ＤＣコンバータのスイッチング周波数ｆswが決定されるので、もはやそれ以上のスイッチング周波数ｆswの低下は不可能であることが、本発明に先立った本発明者等による検討によって明らかとされたものである。 However, in the discontinuous mode of operation explanatory diagram shown in FIG. 11 (DCM), the only dependency characteristics of the load current I OUT versus the switching frequency fsw in which the switching frequency fsw and the power conversion efficiency is determined. That is, when the current value of the load current I OUT of the central processing unit (CPU) or the like in the sleep mode is determined, the switching frequency fsw of the DC-DC converter is determined by the above equation (2). The fact that the switching frequency fsw cannot be lowered is clarified by the study by the present inventors prior to the present invention.

一方、上記非特許文献２に記載されたように、ハイサイドスイッチをトランジスタで構成する一方、ローサイドスイッチを双方向性導通機能のトランジスタではなく整流機能を有するダイオードにより構成して、軽負荷時の連続モード(ＣＣＭ)と重負荷時の不連続モード(ＣＣＭ)とを実行する方式も本発明に先立って本発明者等によって検討された。すなわち、上記非特許文献２に記載されたように、ハイサイドトランジスタのソースのスイッチングノードＳＷに整流ダイオードのカソードを接続して、整流ダイオードのアノードを接地電位ＧＮＤに接続するものである。従って、ハイサイドトランジスタのオン期間の直後には、０Ａ(ゼロ・アンペア)以上のローサイド電流ＩLOWが整流ダイオードのアノードからカソードに流れる一方、図９で説明した逆流電流検出回路(ＲＩＤ)５を使用しなくても逆流電流ＩRが整流ダイオードのカソードからアノードに流れることが防止されるものである。 On the other hand, as described in Non-Patent Document 2, the high-side switch is configured by a transistor, while the low-side switch is configured by a diode having a rectifying function instead of a bidirectional conduction function transistor. Prior to the present invention, the present inventors also studied a method of executing a continuous mode (CCM) and a discontinuous mode (CCM) under heavy load. That is, as described in Non-Patent Document 2, the cathode of the rectifier diode is connected to the switching node SW of the source of the high-side transistor, and the anode of the rectifier diode is connected to the ground potential GND. Therefore, immediately after the ON period of the high side transistor, a low side current I LOW of 0 A (zero ampere) or more flows from the anode to the cathode of the rectifier diode, while the reverse current detection circuit (RID) 5 described in FIG. without using those of reverse current I R is prevented from flowing from the cathode to the anode of the rectifier diode.

ローサイドスイッチを整流ダイオードにより構成する方式は、整流ダイオードにローサイド電流ＩLOWが流れる期間における導通損失が大きくなる。それは、例えば、ＤＣ−ＤＣコンバータの入力電源電圧ＶINが１２ボルト程度と比較的高いのに対して出力電圧ＶOUTが１ボルト程度と比較的低い場合に、図１０の動作波形図において、ハイサイドスイッチのオン時間(Ｔ１)よりもローサイドスイッチのオン時間(Ｔ２)が長時間となる。従って、この長時間のローサイドスイッチのオン時間(Ｔ２)でのローサイドスイッチの整流ダイオードの導通損失を小さくすることが必要となる。 In the system in which the low-side switch is configured by a rectifier diode, conduction loss during a period in which the low-side current I LOW flows through the rectifier diode increases. For example, when the input power supply voltage VIN of the DC-DC converter is relatively high, about 12 volts, but the output voltage VOUT is relatively low, about 1 volt, the high side in the operation waveform diagram of FIG. The on time (T2) of the low side switch is longer than the on time (T1) of the switch. Therefore, it is necessary to reduce the conduction loss of the rectifier diode of the low-side switch during the long on-time (T2) of the low-side switch.

その結果、整流ダイオードの導通損失を小さくするためには、一般的なＰＮ接合ダイオードの順方向電圧ＶFよりも低い順方向電圧を有するショットキーバリアダイオードを使用する必要がある。しかし、このローサイドスイッチの整流ダイオードには、ハイサイドスイッチのオン時間(Ｔ１)に１２ボルト程度の比較的高い入力電源電圧ＶINが印加されるので、高耐圧特性が必要とされる。更に図１１に示した動作説明図の不連続動作モード(ＤＣＭ)では、ローサイドスイッチの整流ダイオードは、１アンペアから１０アンペアまでの比較的大きな負荷電流ＩOUTを流す必要があるので、大電流特性が必要とされる。パワーＭＯＳトランジスタ等のように高耐圧特性と大電流特性のトランジスタは入手が比較的容易であるのに対して、高耐圧特性と大電流特性のショットキーバリアダイオードは入手が比較的困難なことが多い。 As a result, in order to reduce the conduction loss of the rectifier diode, it is necessary to use a Schottky barrier diode having a low forward voltage than the forward voltage V F of the common PN junction diodes. However, since a relatively high input power supply voltage VIN of about 12 volts is applied to the rectifier diode of the low side switch during the on time (T1) of the high side switch, a high breakdown voltage characteristic is required. Further, in the discontinuous operation mode (DCM) of the operation explanatory diagram shown in FIG. 11, the rectifier diode of the low-side switch needs to pass a relatively large load current I OUT from 1 ampere to 10 amperes. Is needed. High breakdown voltage and large current transistors such as power MOS transistors are relatively easy to obtain, whereas high breakdown voltage and large current Schottky barrier diodes are relatively difficult to obtain. Many.

このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   Means for solving such problems will be described below, but other problems and novel features will become apparent from the description of the present specification and the accompanying drawings.

本願において開示される代表的な実施の形態の概要を簡単に説明すれば、下記のとおりである。   The outline of the typical embodiment disclosed in the present application will be briefly described as follows.

すなわち、代表的な実施の形態による半導体集積回路(ＩＣ)は、ハイサイドスイッチ素子(Ｑ１)とローサイドスイッチ素子(Ｑ２)とを含んだスイッチ回路(１)と、駆動制御ユニット(２)と、コンパレータ(３)と、コンスタント・オンタイム・パルス生成回路(４)と負荷検出回路(６)とを具備する。   That is, a semiconductor integrated circuit (IC) according to a representative embodiment includes a switch circuit (1) including a high side switch element (Q1) and a low side switch element (Q2), a drive control unit (2), A comparator (3), a constant on-time pulse generation circuit (4), and a load detection circuit (6) are provided.

前記コンスタント・オンタイム・パルス生成回路(４)は、前記コンパレータ(３)の前記比較出力信号に応答して、ワンショットパルス(ＰＬＳ)を生成する。   The constant on-time pulse generation circuit (4) generates a one-shot pulse (PLS) in response to the comparison output signal of the comparator (3).

前記コンスタント・オンタイム・パルス生成回路(４)の前記ワンショットパルス(ＰＬＳ)に応答して、前記駆動制御ユニット(２)は、前記ハイサイドスイッチ素子(Ｑ１)と前記ローサイドスイッチ素子(Ｑ２)とを駆動する。   In response to the one-shot pulse (PLS) of the constant on-time pulse generation circuit (4), the drive control unit (2) includes the high-side switch element (Q1) and the low-side switch element (Q2). And drive.

前記負荷検出回路(６)は、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子の両者が所定の時間にオフ状態であることを検出して軽負荷状態であることを示す第１の状態(“Ｈ”)の負荷検出信号(ＬＬＳＧ)を生成して、前記両者のオフ時間が短時間であることを検出して重負荷状態であることを示す第２の状態(“Ｌ”)の前記負荷検出信号(ＬＬＳＧ)を生成する。   The load detection circuit (6) detects that both the high-side switch element and the low-side switch element are in an off state at a predetermined time, and indicates a first state ("H" ") Load detection signal (LLSG) is generated and the load detection in the second state (" L ") indicating that the both are off for a short time and indicating a heavy load state A signal (LLSG) is generated.

前記コンスタント・オンタイム・パルス生成回路(４)は、第１パルス幅(ＷP1)と前記第１パルス幅よりも幅の広い第２パルス幅(ＷP2)とを有する前記ワンショットパルス(ＰＬＳ)を生成する。 The constant on-time pulse generation circuit (4) includes the one-shot pulse (PLS) having a first pulse width (W P1 ) and a second pulse width (W P2 ) wider than the first pulse width. ) Is generated.

前記コンスタント・オンタイム・パルス生成回路(４)は、前記負荷検出回路(６)から生成される前記第１の状態(“Ｈ”)の前記負荷検出信号(ＬＬＳＧ)に応答して、幅の広い前記第２パルス幅(ＷP2)を有する前記ワンショットパルス(ＰＬＳ)を生成する。 The constant on-time pulse generation circuit (4) is responsive to the load detection signal (LLSG) in the first state ("H") generated from the load detection circuit (6). The one-shot pulse (PLS) having a wide second pulse width (W P2 ) is generated.

前記コンスタント・オンタイム・パルス生成回路(４)は、前記負荷検出回路(６)から生成される前記第２の状態(“Ｌ”)の前記負荷検出信号(ＬＬＳＧ)に応答して、幅の狭い前記第１パルス幅(ＷP1)を有する前記ワンショットパルス(ＰＬＳ)を生成することを特徴とする(図１参照)。 The constant on-time pulse generation circuit (4) responds to the load detection signal (LLSG) in the second state ("L") generated from the load detection circuit (6). The one-shot pulse (PLS) having the narrow first pulse width (W P1 ) is generated (see FIG. 1).

本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。   The following is a brief description of an effect obtained by the typical embodiment of the embodiments disclosed in the present application.

すなわち、本半導体集積回路によれば、軽負荷時の連続モード(ＣＣＭ)の動作から不連続モード(ＤＣＭ)の動作への切り替わりによるスイッチング周波数の低下に適応的に応答して更にスイッチング周波数を低下して効率を改善することができる。   In other words, according to the present semiconductor integrated circuit, the switching frequency is further lowered in response to a decrease in switching frequency due to switching from continuous mode (CCM) operation at light load to discontinuous mode (DCM) operation. Efficiency can be improved.

図１は、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態１による半導体集積回路ＩＣの構成を示す図である。FIG. 1 is a diagram showing a configuration of a semiconductor integrated circuit IC according to Embodiment 1 for configuring a switching regulator type DC-DC converter. 図２は、図１に示した実施の形態１の半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータにおいて、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４が幅狭パルス幅ＷP1または幅広パルス幅ＷP2のワンショットパルスＰＬＳを生成する動作を説明するための波形を示す図である。FIG. 2 shows a DC-DC converter using the semiconductor integrated circuit IC according to the first embodiment shown in FIG. 1, wherein the constant on-time (COT) pulse generation circuit 4 has a narrow pulse width W P1 or a wide pulse width. is a diagram showing waveforms for explaining the operation of generating a one-shot pulse PLS of W P2. 図３は、図１に示した実施の形態１の半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータの軽負荷検出回路(ＬＬＤＥＴ)６の構成を示す図である。FIG. 3 is a diagram showing a configuration of a light load detection circuit (LLDET) 6 of the DC-DC converter using the semiconductor integrated circuit IC of the first embodiment shown in FIG. 図4は、図３に示した実施の形態１による半導体集積回路ＩＣに含まれた軽負荷検出回路(ＬＬＤＥＴ)６の動作を説明するための波形を示す図である。FIG. 4 is a diagram showing waveforms for explaining the operation of the light load detection circuit (LLDET) 6 included in the semiconductor integrated circuit IC according to the first embodiment shown in FIG. 図５は、図１に示した実施の形態１のＤＣ−ＤＣコンバータを構成するための半導体集積回路ＩＣの基準電圧生成回路９の構成とコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の定電流回路４０の構成とを示す図である。5 shows the configuration of the reference voltage generation circuit 9 of the semiconductor integrated circuit IC and the constant on-time (COT) pulse generation circuit 4 for configuring the DC-DC converter of the first embodiment shown in FIG. 2 is a diagram showing a configuration of a current circuit 40. FIG. 図６は、図１乃至図５に示した実施の形態１による半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータの軽負荷時の不連続モード(ＤＣＭ)における動作を説明するための波形を示す図である。FIG. 6 is a diagram showing waveforms for explaining the operation in the discontinuous mode (DCM) at light load of the DC-DC converter using the semiconductor integrated circuit IC according to the first embodiment shown in FIGS. 1 to 5. It is. 図７は、図１乃至図６に示した実施の形態１による半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータの重負荷時の連続モード(ＣＣＭ)の動作および軽負荷時の不連続モード(ＤＣＭ)の動作を説明する図である。FIG. 7 shows a continuous mode (CCM) operation at heavy load and a discontinuous mode (DCM at light load) of the DC-DC converter using the semiconductor integrated circuit IC according to the first embodiment shown in FIGS. FIG. 図８は、図１に示したＤＣ−ＤＣコンバータを構成するための半導体集積回路ＩＣの基準電圧生成回路９として使用される実施の形態２による基準電圧生成回路９の構成を示す図である。FIG. 8 is a diagram showing a configuration of the reference voltage generation circuit 9 according to the second embodiment that is used as the reference voltage generation circuit 9 of the semiconductor integrated circuit IC for configuring the DC-DC converter shown in FIG. 図９は、上記特許文献３の図１７とそれに関係する開示とに基づき、本発明に先立って本発明者等により検討されたコンスタント・オンタイム(ＣＯＴ)制御方式を採用したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの構成を示す図である。FIG. 9 shows a switching regulator type DC which adopts a constant on-time (COT) control system studied by the present inventors prior to the present invention based on FIG. 17 of Patent Document 3 and the related disclosure. It is a figure which shows the structure of -DC converter. 図１０は、図９に示した本発明に先立って本発明者等により検討されたコンスタント・オンタイム(ＣＯＴ)制御方式を採用したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの軽負荷時における動作を説明するための波形を示す図である。FIG. 10 illustrates an operation at a light load of a switching regulator type DC-DC converter adopting a constant on-time (COT) control method studied by the present inventors prior to the present invention shown in FIG. It is a figure which shows the waveform for doing. 図１１は、図９と図１０とに説明した本発明に先立って本発明者等により検討されたコンスタント・オンタイム(ＣＯＴ)制御方式を採用したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータが重負荷時には連続モード(ＣＣＭ)で動作して、軽負荷時には不連続モード(ＤＣＭ)で動作することを説明する図である。FIG. 11 shows a case where a switching regulator type DC-DC converter adopting a constant on-time (COT) control system studied by the inventors prior to the present invention described in FIG. 9 and FIG. It is a figure explaining operating in a continuous mode (CCM) and operating in a discontinuous mode (DCM) at light load.

１．実施の形態の概要
まず、本願において開示される代表的な実施の形態についてその概要を説明する。代表的な実施の形態の概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。 1. First, an outline of a typical embodiment disclosed in the present application will be described. The reference numerals of the drawings referred to in parentheses in the outline description of the representative embodiment merely exemplify what is included in the concept of the component to which the reference numeral is attached.

〔１〕代表的な実施の形態による半導体集積回路(ＩＣ)は、ハイサイドスイッチ素子(Ｑ１)とローサイドスイッチ素子(Ｑ２)とを含んだスイッチ回路(１)と、駆動制御ユニット(２)と、コンパレータ(３)と、コンスタント・オンタイム・パルス生成回路(４)と、負荷検出回路(６)とを具備するものである。   [1] A semiconductor integrated circuit (IC) according to a typical embodiment includes a switch circuit (1) including a high-side switch element (Q1) and a low-side switch element (Q2), a drive control unit (2), A comparator (3), a constant on-time pulse generation circuit (4), and a load detection circuit (6).

前記ハイサイドスイッチ素子(Ｑ１)の一端には前記半導体集積回路(ＩＣ)の外部から入力電源電圧(ＶIN)が供給可能とされ、前記ハイサイドスイッチ素子(Ｑ１)の他端と前記ローサイドスイッチ素子(Ｑ２)の一端とはスイッチングノード(ＳＷ)に接続され、前記ローサイドスイッチ素子(Ｑ２)の他端は接地電位(ＧＮＤ)に接続される。 An input power supply voltage (V IN ) can be supplied to one end of the high side switch element (Q1) from the outside of the semiconductor integrated circuit (IC), and the other end of the high side switch element (Q1) and the low side switch One end of the element (Q2) is connected to a switching node (SW), and the other end of the low side switch element (Q2) is connected to a ground potential (GND).

前記スイッチングノード(ＳＷ)は、前記半導体集積回路(ＩＣ)の外部のインダクタ(Ｌ)と容量(Ｃ)とを含むローパスフィルタ(ＬＰＦ)と接続可能とされ、前記インダクタの一端は前記スイッチングノードのスイッチング電圧によって駆動可能され、前記インダクタの他端は前記容量の一端に接続され、前記前記容量の他端は前記接地電位に接続される。   The switching node (SW) can be connected to a low-pass filter (LPF) including an inductor (L) and a capacitor (C) outside the semiconductor integrated circuit (IC), and one end of the inductor is connected to the switching node. Driven by a switching voltage, the other end of the inductor is connected to one end of the capacitor, and the other end of the capacitor is connected to the ground potential.

前記インダクタ(Ｌ)の前記他端と前記容量(Ｃ)の前記一端との接続ノードは、ＤＣ−ＤＣコンバータの出力端子として当該ＤＣ−ＤＣコンバータの出力電圧(ＶOUT)を生成可能とされる。 A connection node between the other end of the inductor (L) and the one end of the capacitor (C) can generate an output voltage (V OUT ) of the DC-DC converter as an output terminal of the DC-DC converter. .

前記出力電圧(ＶOUT)に依存するフィードバック電圧と基準電圧(Ｖref)を前記コンパレータ(３)が比較することによって、前記コンパレータ(３)の出力端子から比較出力信号が生成される。 The comparator (3) compares the feedback voltage depending on the output voltage (V OUT ) and the reference voltage (Vref), thereby generating a comparison output signal from the output terminal of the comparator (3).

前記コンスタント・オンタイム・パルス生成回路(４)は、前記コンパレータ(３)の前記比較出力信号に応答して、ワンショットパルス(ＰＬＳ)を生成する。   The constant on-time pulse generation circuit (4) generates a one-shot pulse (PLS) in response to the comparison output signal of the comparator (3).

前記コンスタント・オンタイム・パルス生成回路(４)の前記ワンショットパルス(ＰＬＳ)に応答して、前記駆動制御ユニット(２)は、前記ハイサイドスイッチ素子(Ｑ１)と前記ローサイドスイッチ素子(Ｑ２)とを駆動する。   In response to the one-shot pulse (PLS) of the constant on-time pulse generation circuit (4), the drive control unit (2) includes the high-side switch element (Q1) and the low-side switch element (Q2). And drive.

前記負荷検出回路(６)は、前記ハイサイドスイッチ素子(Ｑ１)と前記ローサイドスイッチ素子(Ｑ２)の両者が所定の時間にオフ状態であることを検出することによって、前記ＤＣ−ＤＣコンバータの前記出力端子の負荷が軽負荷状態であることを示す第１の状態(“Ｈ”)の負荷検出信号(ＬＬＳＧ)を生成する。   The load detection circuit (6) detects that both the high-side switch element (Q1) and the low-side switch element (Q2) are in an off state at a predetermined time, whereby the load detection circuit (6) detects the load of the DC-DC converter. A load detection signal (LLSG) in a first state (“H”) indicating that the load at the output terminal is in a light load state is generated.

前記負荷検出回路(６)は、前記ハイサイドスイッチ素子(Ｑ１)と前記ローサイドスイッチ素子(Ｑ２)の両者のオフ時間が前記所定の時間よりも短時間であることを検出することによって、前記ＤＣ−ＤＣコンバータの前記出力端子の前記負荷が重負荷状態であることを示す前記第１の状態(“Ｈ”)と相違する第２の状態(“Ｌ”)の前記負荷検出信号(ＬＬＳＧ)を生成する。   The load detection circuit (6) detects that the off time of both the high side switch element (Q1) and the low side switch element (Q2) is shorter than the predetermined time, thereby detecting the DC The load detection signal (LLSG) in a second state (“L”) different from the first state (“H”) indicating that the load at the output terminal of the DC converter is in a heavy load state. Generate.

前記コンスタント・オンタイム・パルス生成回路(４)は、第１パルス幅(ＷP1)と前記第１パルス幅よりも幅の広い第２パルス幅(ＷP2)とを有する前記ワンショットパルス(ＰＬＳ)を生成可能とされる。 The constant on-time pulse generation circuit (4) includes the one-shot pulse (PLS) having a first pulse width (W P1 ) and a second pulse width (W P2 ) wider than the first pulse width. ) Can be generated.

前記コンスタント・オンタイム・パルス生成回路(４)は、前記負荷検出回路(６)から生成される前記第１の状態(“Ｈ”)の前記負荷検出信号(ＬＬＳＧ)に応答して、幅の広い前記第２パルス幅(ＷP2)を有する前記ワンショットパルス(ＰＬＳ)を生成するものである。 The constant on-time pulse generation circuit (4) is responsive to the load detection signal (LLSG) in the first state ("H") generated from the load detection circuit (6). The one-shot pulse (PLS) having the wide second pulse width (W P2 ) is generated.

前記コンスタント・オンタイム・パルス生成回路(４)は、前記負荷検出回路(６)から生成される前記第２の状態(“Ｌ”)の前記負荷検出信号(ＬＬＳＧ)に応答して、幅の狭い前記第１パルス幅(ＷP1)を有する前記ワンショットパルス(ＰＬＳ)を生成することを特徴とするものである(図１参照)。 The constant on-time pulse generation circuit (4) responds to the load detection signal (LLSG) in the second state ("L") generated from the load detection circuit (6). The one-shot pulse (PLS) having the narrow first pulse width (W P1 ) is generated (see FIG. 1).

前記実施の形態によれば、軽負荷時の連続モード(ＣＣＭ)の動作から不連続モード(ＤＣＭ)の動作への切り替わりによるスイッチング周波数の低下に適応的に応答して更にスイッチング周波数を低下して効率を改善することができる。   According to the embodiment, the switching frequency is further decreased in response to adaptively the switching frequency decrease due to switching from the continuous mode (CCM) operation at the light load to the discontinuous mode (DCM) operation. Efficiency can be improved.

好適な実施の形態では、前記ハイサイドスイッチ素子(Ｑ１)と前記ローサイドスイッチ素子(Ｑ２)とは、第１のＮチャネルパワーＭＯＳトランジスタと第２のＮチャネルパワーＭＯＳトランジスタとによりそれぞれ構成される。   In a preferred embodiment, the high-side switch element (Q1) and the low-side switch element (Q2) are respectively constituted by a first N-channel power MOS transistor and a second N-channel power MOS transistor.

前記駆動制御ユニット(２)は、前記第１のＮチャネルパワーＭＯＳトランジスタ(Ｑ１)のゲートを駆動するハイサイドスイッチ駆動信号(ＶG Ｑ１)と前記第２のＮチャネルパワーＭＯＳトランジスタ(Ｑ２)のゲートを駆動するローサイドスイッチ駆動信号(ＶG Ｑ２)とを生成する(図１参照)。 The drive control unit (2) includes a high side switch drive signal (V G Q1) for driving the gate of the first N-channel power MOS transistor (Q1) and the second N-channel power MOS transistor (Q2). A low side switch drive signal (V G Q2) for driving the gate is generated (see FIG. 1).

前記負荷検出回路(６)は、前記ハイサイドスイッチ駆動信号と前記ローサイドスイッチ駆動信号の両者が前記所定の時間にローレベルであることを検出することによって、前記第１の状態(“Ｈ”)の前記負荷検出信号(ＬＬＳＧ)を生成する。   The load detection circuit (6) detects the first state ("H") by detecting that both the high-side switch drive signal and the low-side switch drive signal are at a low level at the predetermined time. The load detection signal (LLSG) is generated.

前記負荷検出回路(６)は、前記ハイサイドスイッチ駆動信号と前記ローサイドスイッチ駆動信号の両者が前記ローレベルである時間が前記所定の時間よりも短時間であることを検出することによって、前記第２の状態(“Ｌ”)の前記負荷検出信号(ＬＬＳＧ)を生成することを特徴とするものである(図３、図４参照)。   The load detection circuit (6) detects the time when both the high-side switch drive signal and the low-side switch drive signal are at the low level being shorter than the predetermined time. The load detection signal (LLSG) in state 2 (“L”) is generated (see FIGS. 3 and 4).

他の好適な実施の形態では、前記半導体集積回路(ＩＣ)は、第１入力端子および第２入力端子が前記第２のＮチャネルパワーＭＯＳトランジスタ(Ｑ２)のドレインおよびソースに接続された逆流検出回路(５)を更に具備する。   In another preferred embodiment, the semiconductor integrated circuit (IC) includes a reverse current detection in which a first input terminal and a second input terminal are connected to a drain and a source of the second N-channel power MOS transistor (Q2). A circuit (5) is further provided.

前記ローパスフィルタの前記インダクタ(Ｌ)に流れるインダクタ電流(ＩL)が実質的にゼロ・アンペア以下に低下することに起因する逆流電流の発生を前記逆流検出回路(５)が検出して、所定の逆流検出信号を前記駆動制御ユニット(２)に供給する。 The backflow detection circuit (5) detects the occurrence of a backflow current caused by the inductor current (I L ) flowing through the inductor (L) of the low-pass filter being substantially reduced to zero ampere or less. Is supplied to the drive control unit (2).

前記駆動制御ユニット(２)は、前記所定の逆流検出信号に応答して、前記第１のＮチャネルパワーＭＯＳトランジスタ(Ｑ１)と前記第２のＮチャネルパワーＭＯＳトランジスタ(Ｑ２)の両者をオフ状態に制御することを特徴とするものである(図１参照)。   In response to the predetermined backflow detection signal, the drive control unit (2) turns off both the first N-channel power MOS transistor (Q1) and the second N-channel power MOS transistor (Q2). (See FIG. 1).

更に他の好適な実施の形態では、前記半導体集積回路(ＩＣ)は、前記コンパレータ(３)と前記コンスタント・オンタイム・パルス生成回路(４)との間に接続されたトリガ回路(７)を更に具備する。   In still another preferred embodiment, the semiconductor integrated circuit (IC) includes a trigger circuit (7) connected between the comparator (3) and the constant on-time pulse generation circuit (4). In addition.

前記トリガ回路(７)が前記コンパレータ(３)の前記比較出力信号に応答して前記コンスタント・オンタイム・パルス生成回路(４)の入力端子を駆動することによって、前記コンスタント・オンタイム・パルス生成回路(４)が前記ワンショットパルス(ＰＬＳ)を生成することを特徴とするものである(図１参照)。   The trigger circuit (7) drives the input terminal of the constant on-time pulse generation circuit (4) in response to the comparison output signal of the comparator (3), thereby generating the constant on-time pulse generation. The circuit (4) generates the one-shot pulse (PLS) (see FIG. 1).

より好適な実施の形態では、前記トリガ回路(７)は、フリップフロップ(ＦＦ)を含むものである。   In a more preferred embodiment, the trigger circuit (7) includes a flip-flop (FF).

前記フリップフロップ(ＦＦ)は前記コンパレータ(３)の前記比較出力信号に応答して第１の記憶状態から第２の記憶状態に遷移して、前記第２の記憶状態の期間に前記コンスタント・オンタイム・パルス生成回路(４)が前記ワンショットパルス(ＰＬＳ)を生成するものである。   The flip-flop (FF) makes a transition from the first storage state to the second storage state in response to the comparison output signal of the comparator (3), and the constant on-state during the second storage state. A time pulse generation circuit (4) generates the one-shot pulse (PLS).

前記コンスタント・オンタイム・パルス生成回路(４)による前記ワンショットパルス(ＰＬＳ)の生成の終了に応答して、前記フリップフロップ(ＦＦ)は前記第２の記憶状態から前記第１の記憶状態に復帰することを特徴とするものである(図１、図２参照)。   In response to the end of generation of the one-shot pulse (PLS) by the constant on-time pulse generation circuit (4), the flip-flop (FF) changes from the second storage state to the first storage state. It is characterized by returning (see FIGS. 1 and 2).

他のより好適な実施の形態では、前記コンスタント・オンタイム・パルス生成回路(４)は、定電流回路(４０)と積分容量(４２)と電圧比較器(４３)とを含む。   In another more preferred embodiment, the constant on-time pulse generation circuit (4) includes a constant current circuit (40), an integration capacitor (42), and a voltage comparator (43).

前記積分容量(４２)は、前記コンパレータ(３)の前記比較出力信号に応答して、前記定電流回路(４０)の前記定電流(Ｉs)によって積分電圧(Ｖcs)を生成可能とされる。   The integration capacitor (42) can generate an integration voltage (Vcs) by the constant current (Is) of the constant current circuit (40) in response to the comparison output signal of the comparator (3).

前記電圧比較器(４３)に、第１基準電圧(Ｖref1)と、前記第１基準電圧よりも高電圧レベルの第２基準電圧(Ｖref2)と、前記定電流回路(４０)の前記定電流(Ｉs)による前記積分容量(４２)の前記積分電圧(Ｖcs)とが供給される。   The voltage comparator (43) includes a first reference voltage (Vref1), a second reference voltage (Vref2) at a higher voltage level than the first reference voltage, and the constant current (40) of the constant current circuit (40). Is) and the integration voltage (Vcs) of the integration capacitor (42) are supplied.

前記コンスタント・オンタイム・パルス生成回路(４)は、前記第１基準電圧(Ｖref1)と前記積分容量(４２)の前記積分電圧(Ｖcs)との前記電圧比較器(４３)による電圧比較を使用して、前記幅の狭い前記第１パルス幅(ＷP1)を有する前記ワンショットパルス(ＰＬＳ)を生成するものである。 The constant on-time pulse generation circuit (4) uses a voltage comparison by the voltage comparator (43) between the first reference voltage (Vref1) and the integration voltage (Vcs) of the integration capacitor (42). Then, the one-shot pulse (PLS) having the narrow first pulse width (W P1 ) is generated.

前記コンスタント・オンタイム・パルス生成回路(４)は、前記第２基準電圧(Ｖref2)と前記積分容量(４２)の前記積分電圧(Ｖcs)との前記電圧比較器(４３)による電圧比較を使用して、前記幅の広い前記第２パルス幅(ＷP2)を有する前記ワンショットパルス(ＰＬＳ)を生成することを特徴とするものである(図２参照)。 The constant on-time pulse generation circuit (4) uses a voltage comparison by the voltage comparator (43) between the second reference voltage (Vref2) and the integration voltage (Vcs) of the integration capacitor (42). Then, the one-shot pulse (PLS) having the wide second pulse width (W P2 ) is generated (see FIG. 2).

更に別のより好適な実施の形態では、前記コンスタント・オンタイム・パルス生成回路(４)は、スイッチトランジスタ(４１)と第１スイッチ(４７)と第２スイッチ(４８)とを更に含む。   In still another more preferred embodiment, the constant on-time pulse generation circuit (4) further includes a switch transistor (41), a first switch (47), and a second switch (48).

前記スイッチトランジスタ(４１)は前記定電流回路(４０)と前記積分容量(４２)とに接続され、前記コンパレータ(３)の前記比較出力信号に応答して、前記スイッチトランジスタ(４１)は、前記積分容量(４２)の前記定電流回路(４０)の前記定電流(Ｉs)による前記積分電圧(Ｖcs)の生成を開始する。   The switch transistor (41) is connected to the constant current circuit (40) and the integration capacitor (42), and in response to the comparison output signal of the comparator (3), the switch transistor (41) Generation of the integrated voltage (Vcs) by the constant current (Is) of the constant current circuit (40) of the integration capacitor (42) is started.

前記積分容量(４２)の前記積分電圧(Ｖcs)は、前記電圧比較器(４３)の第１入力端子に供給される。   The integrated voltage (Vcs) of the integration capacitor (42) is supplied to a first input terminal of the voltage comparator (43).

前記第１スイッチ(４７)は、前記第２の状態(“Ｌ”)の前記負荷検出信号(ＬＬＳＧ)に応答して、前記第１基準電圧(Ｖref1)を前記電圧比較器(４３)の第２入力端子に供給する。   In response to the load detection signal (LLSG) in the second state (“L”), the first switch (47) sets the first reference voltage (Vref1) to the first voltage of the voltage comparator (43). Supply to 2 input terminals.

前記第２スイッチ(４８)は、前記第１の状態(“Ｈ”)の前記負荷検出信号(ＬＬＳＧ)に応答して、前記第２基準電圧(Ｖref2)を前記電圧比較器(４３)の前記第２入力端子に供給することを特徴とするものである(図１参照)。   In response to the load detection signal (LLSG) in the first state (“H”), the second switch (48) sets the second reference voltage (Vref2) to the voltage comparator (43). The second input terminal is supplied (see FIG. 1).

具体的な実施の形態では、前記負荷検出回路(６)は、ノア論理回路(６０)と、Ｐチャネル検出ＭＯＳトランジスタ(６１)と、Ｎチャネル検出ＭＯＳトランジスタ(６２)と、検出抵抗(６３)と、検出容量(６４)と、検出インバータ(６５)とを含む。   In a specific embodiment, the load detection circuit (6) includes a NOR logic circuit (60), a P-channel detection MOS transistor (61), an N-channel detection MOS transistor (62), and a detection resistor (63). And a detection capacitor (64) and a detection inverter (65).

前記ノア論理回路(６０)の第１入力端子と第２入力端子には、前記駆動制御ユニット(２)から前記ハイサイドスイッチ駆動信号(ＶG Ｑ１)と前記ローサイドスイッチ駆動信号(ＶG Ｑ２)とがそれぞれ供給される。 The first input terminal and the second input terminal of the NOR logic circuit 60 are connected to the high side switch drive signal (V G Q1) and the low side switch drive signal (V G Q2) from the drive control unit (2). And are supplied respectively.

前記Ｐチャネル検出ＭＯＳトランジスタ(６１)のゲートと前記Ｎチャネル検出ＭＯＳトランジスタ(６２)のゲートには、前記ノア論理回路(６０)の出力信号が共通に供給される。   The output signal of the NOR logic circuit (60) is commonly supplied to the gate of the P-channel detection MOS transistor (61) and the gate of the N-channel detection MOS transistor (62).

前記Ｐチャネル検出ＭＯＳトランジスタ(６１)のソースには電源電圧(ＶDD)が供給されて、前記Ｎチャネル検出ＭＯＳトランジスタ(６２)のソースには前記接地電位(ＧＮＤ)が供給される。 The power supply voltage (V DD ) is supplied to the source of the P-channel detection MOS transistor (61), and the ground potential (GND) is supplied to the source of the N-channel detection MOS transistor (62).

前記Ｐチャネル検出ＭＯＳトランジスタ(６１)のドレインは前記検出抵抗(６３)の一端と前記検出容量(６４)の一端と前記検出インバータ(６５)の入力端子に接続され、前記検出抵抗(６３)の他端は前記Ｎチャネル検出ＭＯＳトランジスタ(６２)のドレインに接続され、前記検出容量(６４)の他端は前記接地電位(ＧＮＤ)に接続される。   The drain of the P-channel detection MOS transistor (61) is connected to one end of the detection resistor (63), one end of the detection capacitor (64), and the input terminal of the detection inverter (65). The other end is connected to the drain of the N-channel detection MOS transistor (62), and the other end of the detection capacitor (64) is connected to the ground potential (GND).

前記検出インバータ(６５)の出力端子から、前記第１の状態(“Ｈ”)および前記第２の状態(“Ｌ”)の前記負荷検出信号(ＬＬＳＧ)が生成されることを特徴とするものである(図３参照)。   The load detection signal (LLSG) in the first state (“H”) and the second state (“L”) is generated from the output terminal of the detection inverter (65). (See FIG. 3).

他のより好適な実施の形態では、前記半導体集積回路(ＩＣ)は、過電流保護回路(ＯＣＰ)と過温度保護回路(ＯＴＰ)と過電圧保護回路(ＯVＰ)とを含むアナログ回路(８)を更に具備する。   In another more preferred embodiment, the semiconductor integrated circuit (IC) includes an analog circuit (8) including an overcurrent protection circuit (OCP), an overtemperature protection circuit (OTP), and an overvoltage protection circuit (OVP). In addition.

前記負荷検出回路(６)から生成される前記第１の状態(“Ｈ”)の前記負荷検出信号(ＬＬＳＧ)に応答して、前記アナログ回路(８)は活性状態から低消費電力状態に制御されることを特徴とするものである(図１参照)。   In response to the load detection signal (LLSG) in the first state (“H”) generated from the load detection circuit (6), the analog circuit (8) is controlled from an active state to a low power consumption state. (See FIG. 1).

別のより好適な実施の形態では、前記半導体集積回路(ＩＣ)は、バンドギャップ基準電圧生成回路(９２)と降圧回路(９４〜９７)とを含む基準電圧生成回路(９)を更に具備する。   In another more preferred embodiment, the semiconductor integrated circuit (IC) further includes a reference voltage generation circuit (9) including a band gap reference voltage generation circuit (92) and a step-down circuit (94 to 97). .

前記バンドギャップ基準電圧生成回路(９２)から生成されるバンドギャップ基準電圧に基づき、前記基準電圧生成回路(９)は前記コンパレータ(３)に供給される前記基準電圧(Ｖref)を生成する。   Based on the bandgap reference voltage generated from the bandgap reference voltage generation circuit (92), the reference voltage generation circuit (9) generates the reference voltage (Vref) supplied to the comparator (3).

前記降圧回路(９４〜９７)に前記バンドギャップ基準電圧が供給されることによって、前記降圧回路(９４〜９７)は前記コンパレータ(３)の前記電圧比較器(４３)に供給される前記第１基準電圧(Ｖref1)および前記第２基準電圧(Ｖref2)を生成することを特徴とするものである(図５参照)。   When the band gap reference voltage is supplied to the step-down circuit (94 to 97), the step-down circuit (94 to 97) is supplied to the voltage comparator (43) of the comparator (3). A reference voltage (Vref1) and the second reference voltage (Vref2) are generated (see FIG. 5).

最も具体的な実施の形態では、前記駆動制御ユニットと前記コンパレータと前記コンスタント・オンタイム・パルス生成回路と前記負荷検出回路と前記逆流検出回路とを含む制御・ドライバユニットとは、半導体集積回路の１個のチップに集積化される。   In the most specific embodiment, the control / driver unit including the drive control unit, the comparator, the constant on-time pulse generation circuit, the load detection circuit, and the backflow detection circuit is a semiconductor integrated circuit. It is integrated on one chip.

前記第１のＮチャネルパワーＭＯＳトランジスタのチップと、前記第２のＮチャネルパワーＭＯＳトランジスタのチップと、前記半導体集積回路の前記１個のチップとが、システム・イン・パッケージ(ＳＩＰ)の１個のパッケージに封止されたことを特徴とするものである。   The first N-channel power MOS transistor chip, the second N-channel power MOS transistor chip, and the one chip of the semiconductor integrated circuit constitute one system-in-package (SIP). It is characterized by being sealed in the package.

他の最も具体的な実施の形態では、モノリシック半導体集積回路の１個の半導体チップに、前記第１のＮチャネルパワーＭＯＳトランジスタ(Ｑ１)と前記第２のＮチャネルパワーＭＯＳトランジスタ(Ｑ２)と前記駆動制御ユニットと前記コンパレータと前記コンスタント・オンタイム・パルス生成回路と前記負荷検出回路と前記逆流検出回路とが集積化されたことを特徴とするものである。   In another most specific embodiment, one semiconductor chip of a monolithic semiconductor integrated circuit includes the first N-channel power MOS transistor (Q1), the second N-channel power MOS transistor (Q2), and the The drive control unit, the comparator, the constant on-time pulse generation circuit, the load detection circuit, and the backflow detection circuit are integrated.

〔２〕別の観点の代表的な実施の形態は、ハイサイドスイッチ素子(Ｑ１)とローサイドスイッチ素子(Ｑ２)とを含んだスイッチ回路(１)と、駆動制御ユニット(２)と、コンパレータ(３)と、コンスタント・オンタイム・パルス生成回路(４)と、負荷検出回路(６)とを具備する半導体集積回路(ＩＣ)の動作方法である。   [2] A typical embodiment from another viewpoint is that a switch circuit (1) including a high side switch element (Q1) and a low side switch element (Q2), a drive control unit (2), a comparator ( 3) an operation method of a semiconductor integrated circuit (IC) including a constant on-time pulse generation circuit (4) and a load detection circuit (6).

前記ハイサイドスイッチ素子(Ｑ１)の一端には前記半導体集積回路(ＩＣ)の外部から入力電源電圧(ＶIN)が供給可能とされ、前記ハイサイドスイッチ素子(Ｑ１)の他端と前記ローサイドスイッチ素子(Ｑ２)の一端とはスイッチングノード(ＳＷ)に接続され、前記ローサイドスイッチ素子(Ｑ２)の他端は接地電位(ＧＮＤ)に接続される。 An input power supply voltage (V IN ) can be supplied to one end of the high side switch element (Q1) from the outside of the semiconductor integrated circuit (IC), and the other end of the high side switch element (Q1) and the low side switch One end of the element (Q2) is connected to a switching node (SW), and the other end of the low side switch element (Q2) is connected to a ground potential (GND).

前記スイッチングノード(ＳＷ)は、前記半導体集積回路(ＩＣ)の外部のインダクタ(Ｌ)と容量(Ｃ)とを含むローパスフィルタ(ＬＰＦ)と接続可能とされ、前記インダクタの一端は前記スイッチングノードのスイッチング電圧によって駆動可能され、前記インダクタの他端は前記容量の一端に接続され、前記前記容量の他端は前記接地電位に接続される。   The switching node (SW) can be connected to a low-pass filter (LPF) including an inductor (L) and a capacitor (C) outside the semiconductor integrated circuit (IC), and one end of the inductor is connected to the switching node. Driven by a switching voltage, the other end of the inductor is connected to one end of the capacitor, and the other end of the capacitor is connected to the ground potential.

前記インダクタ(Ｌ)の前記他端と前記容量(Ｃ)の前記一端との接続ノードは、ＤＣ−ＤＣコンバータの出力端子として当該ＤＣ−ＤＣコンバータの出力電圧(ＶOUT)を生成可能とされる。 A connection node between the other end of the inductor (L) and the one end of the capacitor (C) can generate an output voltage (V OUT ) of the DC-DC converter as an output terminal of the DC-DC converter. .

前記出力電圧(ＶOUT)に依存するフィードバック電圧と基準電圧(Ｖref)を前記コンパレータ(３)が比較することによって、前記コンパレータ(３)の出力端子から比較出力信号が生成される。 The comparator (3) compares the feedback voltage depending on the output voltage (V OUT ) and the reference voltage (Vref), thereby generating a comparison output signal from the output terminal of the comparator (3).

前記コンスタント・オンタイム・パルス生成回路(４)は、前記コンパレータ(３)の前記比較出力信号に応答して、ワンショットパルス(ＰＬＳ)を生成する。   The constant on-time pulse generation circuit (4) generates a one-shot pulse (PLS) in response to the comparison output signal of the comparator (3).

前記コンスタント・オンタイム・パルス生成回路(４)の前記ワンショットパルス(ＰＬＳ)に応答して、前記駆動制御ユニット(２)は、前記ハイサイドスイッチ素子(Ｑ１)と前記ローサイドスイッチ素子(Ｑ２)とを駆動する。   In response to the one-shot pulse (PLS) of the constant on-time pulse generation circuit (4), the drive control unit (2) includes the high-side switch element (Q1) and the low-side switch element (Q2). And drive.

前記負荷検出回路(６)は、前記ハイサイドスイッチ素子(Ｑ１)と前記ローサイドスイッチ素子(Ｑ２)の両者が所定の時間にオフ状態であることを検出することによって、前記ＤＣ−ＤＣコンバータの前記出力端子の負荷が軽負荷状態であることを示す第１の状態(“Ｈ”)の負荷検出信号(ＬＬＳＧ)を生成する。   The load detection circuit (6) detects that both the high-side switch element (Q1) and the low-side switch element (Q2) are in an off state at a predetermined time, whereby the load detection circuit (6) detects the load of the DC-DC converter. A load detection signal (LLSG) in a first state (“H”) indicating that the load at the output terminal is in a light load state is generated.

前記負荷検出回路(６)は、前記ハイサイドスイッチ素子(Ｑ１)と前記ローサイドスイッチ素子(Ｑ２)の両者のオフ時間が前記所定の時間よりも短時間であることを検出することによって、前記ＤＣ−ＤＣコンバータの前記出力端子の前記負荷が重負荷状態であることを示す前記第１の状態(“Ｈ”)と相違する第２の状態(“Ｌ”)の前記負荷検出信号(ＬＬＳＧ)を生成する。   The load detection circuit (6) detects that the off time of both the high side switch element (Q1) and the low side switch element (Q2) is shorter than the predetermined time, thereby detecting the DC The load detection signal (LLSG) in a second state (“L”) different from the first state (“H”) indicating that the load at the output terminal of the DC converter is in a heavy load state. Generate.

前記コンスタント・オンタイム・パルス生成回路(４)は、第１パルス幅(ＷP1)と前記第１パルス幅よりも幅の広い第２パルス幅(ＷP2)とを有する前記ワンショットパルス(ＰＬＳ)を生成可能とされる。 The constant on-time pulse generation circuit (4) includes the one-shot pulse (PLS) having a first pulse width (W P1 ) and a second pulse width (W P2 ) wider than the first pulse width. ) Can be generated.

前記コンスタント・オンタイム・パルス生成回路(４)は、前記負荷検出回路(６)から生成される前記第１の状態(“Ｈ”)の前記負荷検出信号(ＬＬＳＧ)に応答して、幅の広い前記第２パルス幅(ＷP2)を有する前記ワンショットパルス(ＰＬＳ)を生成するものである。 The constant on-time pulse generation circuit (4) is responsive to the load detection signal (LLSG) in the first state ("H") generated from the load detection circuit (6). The one-shot pulse (PLS) having the wide second pulse width (W P2 ) is generated.

前記コンスタント・オンタイム・パルス生成回路(４)は、前記負荷検出回路(６)から生成される前記第２の状態(“Ｌ”)の前記負荷検出信号(ＬＬＳＧ)に応答して、幅の狭い前記第１パルス幅(ＷP1)を有する前記ワンショットパルス(ＰＬＳ)を生成することを特徴とするものである(図１参照)。 The constant on-time pulse generation circuit (4) responds to the load detection signal (LLSG) in the second state ("L") generated from the load detection circuit (6). The one-shot pulse (PLS) having the narrow first pulse width (W P1 ) is generated (see FIG. 1).

２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。 2. Details of Embodiment Next, the embodiment will be described in more detail. In all the drawings for explaining the best mode for carrying out the invention, components having the same functions as those in the above-mentioned drawings are denoted by the same reference numerals, and repeated description thereof is omitted.

［実施の形態１］
《半導体集積回路の構成》
図１は、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態１による半導体集積回路ＩＣの構成を示す図である。 [Embodiment 1]
<Configuration of semiconductor integrated circuit>
FIG. 1 is a diagram showing a configuration of a semiconductor integrated circuit IC according to Embodiment 1 for configuring a switching regulator type DC-DC converter.

図１に示した実施の形態１の半導体集積回路ＩＣが、図９に示した本発明に先立って本発明者等によって検討された半導体集積回路ＩＣと相違するのは、次の点である。   The semiconductor integrated circuit IC according to the first embodiment shown in FIG. 1 is different from the semiconductor integrated circuit IC examined by the inventors prior to the present invention shown in FIG. 9 in the following points.

最初に、図１に示した実施の形態１の半導体集積回路ＩＣには、軽負荷検出回路(ＬＬＤＥＴ)６が、特に追加されている。軽負荷検出回路(ＬＬＤＥＴ)６の第１入力端子と第２入力端子はハイサイドトランジスタＱ１のゲートとローサイドトランジスタＱ２のゲートにそれぞれ接続されているので、軽負荷検出回路(ＬＬＤＥＴ)６の第１入力端子と第２入力端子には制御駆動ユニット２のハイサイドスイッチ駆動信号とローサイドスイッチ駆動信号とがそれぞれ供給される。   First, a light load detection circuit (LLDET) 6 is particularly added to the semiconductor integrated circuit IC of the first embodiment shown in FIG. Since the first input terminal and the second input terminal of the light load detection circuit (LLDET) 6 are respectively connected to the gate of the high side transistor Q1 and the gate of the low side transistor Q2, the first load terminal of the light load detection circuit (LLDET) 6 A high side switch drive signal and a low side switch drive signal of the control drive unit 2 are supplied to the input terminal and the second input terminal, respectively.

軽負荷検出回路(ＬＬＤＥＴ)６はハイサイドスイッチ駆動信号とローサイドスイッチ駆動信号との両者が少なくとも所定の時間にローレベルであることを検出することにより、少なくとも所定の時間にハイサイドトランジスタＱ１とローサイドトランジスタＱ２との両者がオフ状態であることが検出される。この両トランジスタのオフ期間は図９と図１０とで説明した軽負荷時の両トランジスタＱ１・Ｑ２・オフ時間(Ｔ３)に対応するので、軽負荷であるほど、すなわち負荷電流ＩOUTが低いほど、両者のオフ期間が長くなる。両者のオフ期間が所定の時間よりも長くなると、軽負荷検出回路(ＬＬＤＥＴ)６の出力端子からハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧが生成される。 The light load detection circuit (LLDET) 6 detects that both the high-side switch drive signal and the low-side switch drive signal are at a low level at least for a predetermined time, so that the high-side transistor Q1 and the low side switch at least at a predetermined time are detected. It is detected that both the transistor Q2 and the transistor Q2 are off. The off periods of both transistors correspond to the two transistors Q1, Q2, and the off time (T3) at the time of the light load described with reference to FIGS. 9 and 10. Therefore, the lighter the load, that is, the lower the load current IOUT. , Both off periods become longer. When both off periods become longer than a predetermined time, a light load detection signal LLSG of high level “H” is generated from the output terminal of the light load detection circuit (LLDET) 6.

図１に示す実施の形態１の半導体集積回路ＩＣのコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４は、少なくとも２個のコンスタント・オンタイム(ＣＯＴ)・パルス幅ＷP1、ＷP2から選択されるワンショットパルスＰＬＳを生成して制御駆動ユニット２に供給するものである。コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の２個のパルス幅ＷP1、ＷP2の選択は、軽負荷検出回路(ＬＬＤＥＴ)６の出力端子から供給される軽負荷検出信号ＬＬＳＧの電圧レベルによって決定される。すなわち、ローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧによって２個のパルス幅ＷP1、ＷP2から幅狭パルス幅ＷP1が選択され、ハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧによって２個のパルス幅ＷP1、ＷP2から幅広パルス幅ＷP2が選択される。 The constant on-time (COT) pulse generation circuit 4 of the semiconductor integrated circuit IC according to the first embodiment shown in FIG. 1 is selected from at least two constant on-time (COT) pulse widths W P1 and W P2. The one-shot pulse PLS is generated and supplied to the control drive unit 2. The selection of the two pulse widths W P1 and W P2 of the constant on-time (COT) pulse generation circuit 4 is based on the voltage level of the light load detection signal LLSG supplied from the output terminal of the light load detection circuit (LLDET) 6 Determined by. That is, the narrow pulse width W P1 is selected from the two pulse widths W P1 and W P2 by the light load detection signal LLSG at the low level “L”, and two pulses are selected by the light load detection signal LLSG at the high level “H”. The wide pulse width W P2 is selected from the pulse widths W P1 and W P2 .

図１に示した実施の形態１のコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４によってローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧに応答して選択されるワンショットパルスＰＬＳの幅狭パルス幅ＷP1は、図９と図１０とで説明したＤＣ−ＤＣコンバータのコンスタント・オン時間(Ｔ１)であるオンタイムＴONに等しい時間幅に設定されている。 The narrow pulse width of the one-shot pulse PLS selected in response to the light load detection signal LLSG of low level “L” by the constant on-time (COT) pulse generation circuit 4 of the first embodiment shown in FIG. W P1 is set to a time width equal to the on-time T ON which is the constant on-time (T1) of the DC-DC converter described in FIG. 9 and FIG.

従って、重負荷時のローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧに応答する図１の実施の形態１の半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータの連続モード(ＣＣＭ)におけるスイッチング周波数ｆswは、上記(１)式に従って下記(３)式で与えられる。   Accordingly, the switching frequency fsw in the continuous mode (CCM) of the DC-DC converter using the semiconductor integrated circuit IC of the first embodiment shown in FIG. 1 in response to the light load detection signal LLSG of the low level “L” at the time of heavy load is According to the above equation (1), the following equation (3) is given.

Figure 2014007809
Figure 2014007809

従って、負荷ＬＯＡＤに供給される負荷電流ＩOUTが比較的大きな重負荷時でのＤＣ−ＤＣコンバータの連続モード(ＣＣＭ)におけるスイッチング周波数ｆswは、過度に高い周波数ではなくて適切な周波数に設定されるので、重負荷時にスイッチング損失が過度に増大することを防止することが可能となる。 Therefore, the switching frequency fsw in the load current I OUT is comparatively large heavy load with the DC-DC converter continuous mode of which is supplied to the load LOAD (CCM) is set to the appropriate frequency rather than excessively high frequency Therefore, it becomes possible to prevent the switching loss from increasing excessively under heavy load.

一方、軽負荷時のハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧに応答して、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４は幅広パルス幅ＷP2を選択する。従って、軽負荷時のハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧに応答する図１の実施の形態１の半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータの不連続モード(ＤＣＭ)におけるスイッチング周波数ｆswは、上記(２)式に従って下記(４)式で与えられる。 On the other hand, in response to light load detection signal LLSG of light load at the high level "H", constant on-time (COT), pulse generating circuit 4 selects the wide pulse width W P2. Therefore, the switching frequency fsw in the discontinuous mode (DCM) of the DC-DC converter using the semiconductor integrated circuit IC of the first embodiment shown in FIG. 1 responding to the light load detection signal LLSG of high level “H” at light load. Is given by the following equation (4) according to the above equation (2).

Figure 2014007809
Figure 2014007809

従って、負荷ＬＯＡＤに供給される負荷電流ＩOUTが比較的小さな軽負荷時でのＤＣ−ＤＣコンバータの不連続モード(ＤＣＭ)におけるスイッチング周波数ｆswは、負荷電流ＩOUTの減少に比例するとともに幅広パルス幅ＷP2の自乗に反比例して低下するものとなる。その結果、重負荷時の連続モード(ＣＣＭ)から軽負荷時の不連続モード(ＤＣＭ)への切り替わりによる負荷電流ＩOUTの減少とハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧに応答して選択されるワンショットパルスＰＬＳの幅広パルス幅ＷP2とに適応的に応答して更にスイッチング周波数ｆswを低下することが可能となる。 Therefore, the switching frequency fsw in the discontinuous mode (DCM) of the DC-DC converter at a light load when the load current I OUT supplied to the load LOAD is relatively small is proportional to the decrease of the load current I OUT and a wide pulse. It decreases in inverse proportion to the square of the width W P2 . As a result, the load current I OUT is reduced by switching from the continuous mode (CCM) at heavy load to the discontinuous mode (DCM) at light load, and selected in response to the light load detection signal LLSG of high level “H”. In response to the wide pulse width W P2 of the one-shot pulse PLS, the switching frequency fsw can be further lowered.

更に、図１に示した実施の形態１の半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータによれば、ローサイドスイッチの整流ダイオードに高耐圧特性と大電流特性を有するショットキーバリアダイオードを使用することなく、ローサイドスイッチの整流ダイオードの導通損失を小さくすることが可能となる。   Further, according to the DC-DC converter using the semiconductor integrated circuit IC of the first embodiment shown in FIG. 1, a Schottky barrier diode having high withstand voltage characteristics and large current characteristics is used as the rectifier diode of the low side switch. Therefore, the conduction loss of the rectifier diode of the low-side switch can be reduced.

図１に示した実施の形態１の半導体集積回路ＩＣに示したように、ローサイドスイッチは、入手の容易な高耐圧特性と大電流特性のＮチャネルパワーＭＯＳトランジスタＱ２によって構成されている。ハイサイドスイッチのＮチャネルパワーＭＯＳトランジスタＱ１とローサイドスイッチのＮチャネルパワーＭＯＳトランジスタＱ２とを大きなトランジスタサイズとすることで、オン抵抗を極めて小さくすることが可能となる。その結果、ハイサイドトランジスタとローサイドトランジスタの導通損失を小さくすることが可能となる。   As shown in the semiconductor integrated circuit IC of the first embodiment shown in FIG. 1, the low-side switch is configured by an N-channel power MOS transistor Q2 having a high breakdown voltage characteristic and a large current characteristic that are easily available. By making the high-side switch N-channel power MOS transistor Q1 and the low-side switch N-channel power MOS transistor Q2 large in transistor size, the on-resistance can be extremely reduced. As a result, the conduction loss between the high-side transistor and the low-side transistor can be reduced.

また更に、軽負荷検出信号ＬＬＳＧは、制御駆動ユニット２のハイサイドスイッチ駆動信号とローサイドスイッチ駆動信号とが供給される軽負荷検出回路(ＬＬＤＥＴ)６により極めて簡単に生成されることが可能となる。   Furthermore, the light load detection signal LLSG can be generated very easily by the light load detection circuit (LLDET) 6 to which the high side switch drive signal and the low side switch drive signal of the control drive unit 2 are supplied. .

一方、ローサイドスイッチに整流ダイオードを使用する場合には、軽負荷時のハイサイドスイッチとローサイドスイッチとの両者のオフ期間測定のための電流検出抵抗をローパスフィルタＬＰＦのインダクタＬと直列に接続する必要がある。しかし、この電流検出抵抗には負荷ＬＯＡＤに供給される負荷電流ＩOUTが流れるので、電流検出抵抗の導通損失を無視することができない。また更に、この電流検出抵抗の両端の電位差を制御駆動ＩＣチップの２個の外部ピンを介して、軽負荷検出回路(ＬＬＤＥＴ)６に供給する必要があると言う問題がある。 On the other hand, when a rectifier diode is used for the low-side switch, it is necessary to connect a current detection resistor for measuring the off period of both the high-side switch and the low-side switch at light load in series with the inductor L of the low-pass filter LPF. There is. However, since the load current I OUT supplied to the load LOAD flows through the current detection resistor, the conduction loss of the current detection resistor cannot be ignored. Furthermore, there is a problem that the potential difference between both ends of the current detection resistor needs to be supplied to the light load detection circuit (LLDET) 6 through two external pins of the control drive IC chip.

《ＤＣ−ＤＣコンバータの詳細な構成》
図１に示した実施の形態１のスイッチングレギュレータ方式のＤＣ−ＤＣコンバータは、システム・イン・パッケージ(ＳＩＰ)の形態に構成されたハイブリッド型の半導体集積回路ＩＣとローパスフィルタＬＰＦとブートストラップ容量ＣBOOTとによって構成されている。 << Detailed Configuration of DC-DC Converter >>
The switching regulator type DC-DC converter according to the first embodiment shown in FIG. 1 includes a hybrid semiconductor integrated circuit IC, a low-pass filter LPF, and a bootstrap capacitor C configured in a system-in-package (SIP) form. It consists of BOOT .

すなわち、ハイサイドトランジスタを構成するＮチャネルパワーＭＯＳトランジスタＱ１の半導体チップと、ローサイドトランジスタを構成するＮチャネルパワーＭＯＳトランジスタＱ２の半導体チップと、制御・ドライバユニットを構成するＣＭＯＳ半導体集積回路チップとが、システム・イン・パッケージ(ＳＩＰ)の１個の樹脂パッケージに封止されている。   That is, a semiconductor chip of an N-channel power MOS transistor Q1 constituting a high-side transistor, a semiconductor chip of an N-channel power MOS transistor Q2 constituting a low-side transistor, and a CMOS semiconductor integrated circuit chip constituting a control / driver unit, It is sealed in one resin package of system in package (SIP).

半導体集積回路ＩＣは、ハイサイドトランジスタＱ１とローサイドトランジスタＱ２を含んだスイッチ回路１と、制御駆動ユニット２と、コンパレータ(ＣＭＰ)３と、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４と、逆電流検出回路(ＲＩＤ)５等を含んでいる。   The semiconductor integrated circuit IC includes a switch circuit 1 including a high-side transistor Q1 and a low-side transistor Q2, a control drive unit 2, a comparator (CMP) 3, a constant on-time (COT) pulse generation circuit 4, and a reverse circuit. A current detection circuit (RID) 5 and the like are included.

特に、図１に示した実施の形態１の半導体集積回路ＩＣは、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４を採用しているので、従来のＰＷＭ制御方式の降圧型ＤＣ−ＤＣコンバータに使用されたエラーアンプと位相補償コンデンサと位相補償抵抗とが省略されている。その結果、図１に示した実施の形態１の半導体集積回路ＩＣによれば、上記非特許文献１と上記非特許文献２と同様に、外付け部品点数が削減され、基板スペースを最小限とすることが可能となる。   In particular, the semiconductor integrated circuit IC of the first embodiment shown in FIG. 1 employs a constant on-time (COT) pulse generation circuit 4, so that it is applied to a conventional PWM control step-down DC-DC converter. The used error amplifier, phase compensation capacitor, and phase compensation resistor are omitted. As a result, according to the semiconductor integrated circuit IC of the first embodiment shown in FIG. 1, the number of external parts is reduced and the board space is minimized as in Non-Patent Document 1 and Non-Patent Document 2. It becomes possible to do.

スイッチ回路１のハイサイドトランジスタＱ１のドレインに入力電源電圧ＶINが供給されて、ハイサイドトランジスタＱ１のソースとローサイドトランジスタＱ２のドレインとの共通接続点はスイッチングノードＳＷとなる。このスイッチングノードＳＷはローパスフィルタＬＰＦのインダクタＬの一端に共通接続され、インダクタＬの他端は出力電圧端子となって、この出力電圧端子は容量Ｃの一端と負荷ＬＯＡＤの一端とに接続されて、容量Ｃの他端と負荷ＬＯＡＤの他端は接地電位ＧＮＤに接続される。尚、スイッチングノードＳＷと制御駆動ユニット２との間には、上述した昇圧のためのブートストラップ容量ＣBOOTが接続される。 The input power supply voltage V IN is supplied to the drain of the high side transistor Q1 of the switch circuit 1, and a common connection point between the source of the high side transistor Q1 and the drain of the low side transistor Q2 is a switching node SW. The switching node SW is commonly connected to one end of the inductor L of the low-pass filter LPF, the other end of the inductor L is an output voltage terminal, and the output voltage terminal is connected to one end of the capacitor C and one end of the load LOAD. The other end of the capacitor C and the other end of the load LOAD are connected to the ground potential GND. Note that the above-described bootstrap capacitor C BOOT for boosting is connected between the switching node SW and the control drive unit 2.

コンパレータ(ＣＭＰ)３の非反転入力端子＋に出力電圧ＶOUTを決定する基準電圧Ｖrefが供給され、コンパレータ(ＣＭＰ)３の反転入力端子−に出力電圧端子から出力電圧ＶOUTがフィードバック信号として供給される。コンパレータ(ＣＭＰ)３の出力信号はトリガ回路として構成されたフリップフロップ(ＦＦ)７のリセット端子Ｒに供給されて、フリップフロップ(ＦＦ)７の出力端子Ｑのローレベル出力信号はコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の入力端子にパルス生成指示信号として供給される。 The reference voltage Vref for determining the output voltage V OUT is supplied to the non-inverting input terminal + of the comparator (CMP) 3, and the output voltage V OUT is supplied as the feedback signal from the output voltage terminal to the inverting input terminal − of the comparator (CMP) 3. Is done. The output signal of the comparator (CMP) 3 is supplied to the reset terminal R of the flip-flop (FF) 7 configured as a trigger circuit, and the low level output signal of the output terminal Q of the flip-flop (FF) 7 is constant on-time. (COT) is supplied to the input terminal of the pulse generation circuit 4 as a pulse generation instruction signal.

コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４には、ワンショットパルスＰＬＳの幅狭パルス幅ＷP1を決定するための第１基準電圧Ｖref1とワンショットパルスＰＬＳの幅広パルス幅ＷP2を決定するための第２基準電圧Ｖref2とが供給される。 The constant on-time (COT) pulse generation circuit 4 determines the first reference voltage Vref1 for determining the narrow pulse width W P1 of the one-shot pulse PLS and the wide pulse width W P2 of the one-shot pulse PLS. The second reference voltage Vref2 is supplied.

スイッチ回路１のハイサイドトランジスタＱ１とローサイドトランジスタＱ２の両者のオフ期間が所定の時間より長いことを検出することで軽負荷検出回路(ＬＬＤＥＴ)６の出力端子から生成されるハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧが、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４に供給される。その結果、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４は、ハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧに応答して、２個のコンスタント・オンタイム(ＣＯＴ)パルス幅ＷP1、ＷP2から幅広パルス幅ＷP2を選択してワンショットパルスＰＬＳを生成する。 By detecting that the off period of both the high side transistor Q1 and the low side transistor Q2 of the switch circuit 1 is longer than a predetermined time, the high level “H” generated from the output terminal of the light load detection circuit (LLDET) 6 The light load detection signal LLSG is supplied to the constant on-time (COT) pulse generation circuit 4. As a result, the constant on-time (COT) pulse generation circuit 4 responds to the light load detection signal LLSG of high level “H” with two constant on-time (COT) pulse widths W P1 and W P2. A wide pulse width W P2 is selected from the above to generate a one-shot pulse PLS.

スイッチ回路１のハイサイドトランジスタＱ１とローサイドトランジスタＱ２の両者のオフ期間が所定の時間より短いことを検出することで軽負荷検出回路(ＬＬＤＥＴ)６の出力端子から生成されるローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧが、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４に供給される。その結果、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４は、ローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧに応答して、２個のコンスタント・オンタイム(ＣＯＴ)パルス幅ＷP1、ＷP2から幅狭パルス幅ＷP1を選択してワンショットパルスＰＬＳを生成する。コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４から生成される幅狭パルス幅ＷP1または幅広パルス幅ＷP2のワンショットパルスＰＬＳは、インバータ回路１０と短パルス生成回路１１を介してトリガ回路として構成されたフリップフロップ(ＦＦ)７のセット端子Ｓに供給され、制御駆動ユニット２の入力端子に直接供給される。 A low level “L” generated from the output terminal of the light load detection circuit (LLDET) 6 by detecting that both the high-side transistor Q1 and the low-side transistor Q2 of the switch circuit 1 are shorter than a predetermined time. The light load detection signal LLSG is supplied to the constant on-time (COT) pulse generation circuit 4. As a result, the constant on-time (COT) pulse generation circuit 4 responds to the light load detection signal LLSG of the low level “L” with two constant on-time (COT) pulse widths W P1 and W P2 A narrow pulse width W P1 is selected from the above to generate a one-shot pulse PLS. The one-shot pulse PLS having the narrow pulse width W P1 or the wide pulse width W P2 generated from the constant on-time (COT) pulse generation circuit 4 is used as a trigger circuit via the inverter circuit 10 and the short pulse generation circuit 11. It is supplied to the set terminal S of the configured flip-flop (FF) 7 and directly supplied to the input terminal of the control drive unit 2.

幅狭パルス幅ＷP1または幅広パルス幅ＷP2のワンショットパルスＰＬＳに応答して、制御駆動ユニット２はハイサイドトランジスタＱ１のゲートとローサイドトランジスタＱ２のゲートを駆動する。 In response to the one-shot pulse PLS having the narrow pulse width W P1 or the wide pulse width W P2 , the control drive unit 2 drives the gate of the high side transistor Q1 and the gate of the low side transistor Q2.

逆電流検出回路(ＲＩＤ)５の非反転入力端子＋と反転入力端子−はそれぞれローサイドトランジスタＱ２のソースとドレインに接続され、図９で説明したインダクタ電流ＩLが０Ａ(ゼロ・アンペア)以下に低下することに起因する逆流電流ＩRの発生を検出する。逆流電流ＩRの発生が逆電流検出回路(ＲＩＤ)５により検出されると、ローレベル“Ｌ”の逆電流検出信号を逆電流検出回路(ＲＩＤ)５が制御駆動ユニット２へ供給する。その結果、逆電流検出回路(ＲＩＤ)５の検出出力信号に応答して、制御駆動ユニット２はハイサイドトランジスタＱ１とローサイドトランジスタＱ２の両者をオフ状態に制御する。 The non-inverting input terminal + and the inverting input terminal − of the reverse current detection circuit (RID) 5 are connected to the source and drain of the low-side transistor Q2, respectively, and the inductor current I L described with reference to FIG. 9 is 0 A (zero amperes) or less. detecting the occurrence of a reverse current I R resulting from the decrease. When the generation of the reverse current I R is detected by the reverse current detector circuit (RID) 5, and supplies a reverse current detection signal of low level "L" reverse current detector circuit (RID) 5 is to control the drive unit 2. As a result, in response to the detection output signal of the reverse current detection circuit (RID) 5, the control drive unit 2 controls both the high side transistor Q1 and the low side transistor Q2 to be in an OFF state.

更に、図１に示した実施の形態１の半導体集積回路ＩＣは、基準電圧生成回路９とアナログ回路８とを含むものである。   Further, the semiconductor integrated circuit IC according to the first embodiment shown in FIG. 1 includes a reference voltage generation circuit 9 and an analog circuit 8.

基準電圧生成回路９は、コンパレータ(ＣＭＰ)３の非反転入力端子＋に供給される基準電圧Ｖrefと、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路に供給される第１基準電圧Ｖref1と第２基準電圧Ｖref2とを生成する。   The reference voltage generation circuit 9 includes a reference voltage Vref supplied to the non-inverting input terminal + of the comparator (CMP) 3, a first reference voltage Vref1 supplied to the constant on-time (COT) pulse generation circuit, and a second reference voltage Vref1. A reference voltage Vref2 is generated.

アナログ回路８は、過電流保護回路(ＯＣＰ：Over Current Protection)と過温度保護回路(ＯＴＰ：Over Temperature Protection)と過電圧保護回路(ＯVＰ：Over Voltage Protection)等を含むものである。過電流保護回路(ＯＣＰ)はハイサイドトランジスタＱ１またはローサイドトランジスタＱ２に流れる電流が過大となって、ハイサイドトランジスタＱ１またはローサイドトランジスタＱ２が破壊されることを防止するために制御駆動ユニット２を制御するものである。過温度保護回路(ＯＴＰ)は、制御駆動ユニット２とコンパレータ(ＣＭＰ)３とパルス生成回路４と逆電流検出回路(ＲＩＤ)５等を含む制御駆動ＣＭＯＳ半導体集積回路のＩＣチップまたはＮチャネルパワーＭＯＳトランジスタＱ１、Ｑ２のトランジスタチップのチップ温度が過大となって、これらのチップの破壊を防止するために制御駆動ユニット２を制御するものである。最後の過電圧保護回路(ＯVＰ)は、スイッチ回路１のハイサイドトランジスタＱ１のドレインに供給される入力電源電圧ＶINが過大となって、パワートランジスタＱ１、Ｑ２のチップまたは制御駆動ＣＭＯＳ半導体集積回路のＩＣチップの破壊を防止するために制御駆動ユニット２を制御するものである。 The analog circuit 8 includes an overcurrent protection circuit (OCP: Over Current Protection), an overtemperature protection circuit (OTP), an overvoltage protection circuit (OVP: Over Voltage Protection), and the like. The overcurrent protection circuit (OCP) controls the control drive unit 2 to prevent the high side transistor Q1 or the low side transistor Q2 from being destroyed due to an excessive current flowing through the high side transistor Q1 or the low side transistor Q2. Is. The overtemperature protection circuit (OTP) is an IC chip or N-channel power MOS of a control drive CMOS semiconductor integrated circuit including a control drive unit 2, a comparator (CMP) 3, a pulse generation circuit 4, a reverse current detection circuit (RID) 5, and the like. The control drive unit 2 is controlled in order to prevent the chip temperature of the transistor chips of the transistors Q1 and Q2 from becoming excessively high and destroying these chips. In the last overvoltage protection circuit (OVP), the input power supply voltage VIN supplied to the drain of the high-side transistor Q1 of the switch circuit 1 becomes excessive, and the chip of the power transistors Q1 and Q2 or the control drive CMOS semiconductor integrated circuit The control drive unit 2 is controlled to prevent destruction of the IC chip.

アナログ回路８に内蔵された過電流保護回路(ＯＣＰ)と過温度保護回路(ＯＴＰ)と過電圧保護回路(ＯVＰ)はローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧに応答してそれぞれ活性状態から低消費電力状態に制御されるので、図１に示した実施の形態１の半導体集積回路ＩＣの消費電力が大幅に削減されることが可能となる。従って、この半導体集積回路ＩＣの消費電力の削減は、図１に示した実施の形態１のスイッチングレギュレータ方式のＤＣ−ＤＣコンバータがハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧに応答してスイッチング周波数ｆswを低下して電力変換効率を向上する際に極めて有効である。   The overcurrent protection circuit (OCP), the overtemperature protection circuit (OTP), and the overvoltage protection circuit (OVP) incorporated in the analog circuit 8 are each activated from the active state in response to the light load detection signal LLSG at the low level “L”. Since the power consumption state is controlled, the power consumption of the semiconductor integrated circuit IC of the first embodiment shown in FIG. 1 can be greatly reduced. Therefore, the power consumption of the semiconductor integrated circuit IC is reduced by the switching frequency of the switching regulator type DC-DC converter of the first embodiment shown in FIG. 1 in response to the high level “H” light load detection signal LLSG. This is extremely effective in improving the power conversion efficiency by reducing fsw.

《コンスタント・オンタイム・パルス生成回路の詳細構成》
図１には、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の詳細な構成の一例も図示されている。 << Detailed Configuration of Constant On-Time Pulse Generation Circuit >>
FIG. 1 also shows an example of a detailed configuration of the constant on-time (COT) pulse generation circuit 4.

図１に示すように、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４は、定電流回路４０、放電スイッチトランジスタ４１、充電容量４２、電圧比較器４３、波形スライサＳＬＣＲを構成する２個のインバータ４４、４５、第１スイッチ４６、第２スイッチ４７、第１インバータ４８、第２インバータ４９、制御フリップフロップＣＮＴ−ＦＦで構成される。   As shown in FIG. 1, the constant on-time (COT) pulse generation circuit 4 includes a constant current circuit 40, a discharge switch transistor 41, a charge capacitor 42, a voltage comparator 43, and two inverters constituting a waveform slicer SLCR. 44, 45, a first switch 46, a second switch 47, a first inverter 48, a second inverter 49, and a control flip-flop CNT-FF.

特に、波形スライサＳＬＣＲは略接地電圧ＧＮＤであるローレベルの入力電圧信号に応答してローレベルの出力信号を生成する一方、接地電圧ＧＮＤよりもわずかに高いハイレベルの入力電圧信号に応答してハイレベルの出力信号を生成するものである。   In particular, the waveform slicer SLCR generates a low-level output signal in response to a low-level input voltage signal that is substantially the ground voltage GND, while in response to a high-level input voltage signal that is slightly higher than the ground voltage GND. A high level output signal is generated.

定電流回路４０の一端は電源電圧ＶDDに接続されて、定電流回路４０の他端は充電容量４２の一端と放電スイッチトランジスタ４１のドレインと電圧比較器４３の非反転入力端子＋と波形スライサＳＬＣＲに接続され、充電容量４２の他端と放電スイッチトランジスタ４１のソースは接地電位ＧＮＤに接続されている。 One end of the constant current circuit 40 is connected to the power supply voltage V DD, and the other end of the constant current circuit 40 is one end of the charging capacitor 42, the drain of the discharge switch transistor 41, the non-inverting input terminal + of the voltage comparator 43, and the waveform slicer. The other end of the charge capacitor 42 and the source of the discharge switch transistor 41 are connected to the ground potential GND.

ＮチャネルＭＯＳトランジスタである放電スイッチトランジスタ４１のゲートにフリップフロップ(ＦＦ)７の出力端子Ｑのハイレベルの放電指示信号が供給されることによって、放電スイッチトランジスタ４１はオン状態となるので、定電流回路４０からの定電流Ｉsは放電スイッチトランジスタ４１を介して接地電位ＧＮＤに流れる。   The discharge switch transistor 41 is turned on by supplying a high level discharge instruction signal of the output terminal Q of the flip-flop (FF) 7 to the gate of the discharge switch transistor 41 which is an N channel MOS transistor. The constant current Is from the circuit 40 flows to the ground potential GND through the discharge switch transistor 41.

ＮチャネルＭＯＳトランジスタである放電スイッチトランジスタ４１のゲートにフリップフロップ(ＦＦ)７の出力端子Ｑのローレベルのパルス生成指示信号が供給されることによって、放電スイッチトランジスタ４１はオフ状態となる。従って、定電流回路４０からの定電流Ｉsによる充電容量４２の充電が開始されて、充電容量４２の充電電圧Ｖcsは接地電位ＧＮＤから電源電圧ＶDDに向かって直線的に上昇する。 When the low-level pulse generation instruction signal of the output terminal Q of the flip-flop (FF) 7 is supplied to the gate of the discharge switch transistor 41 which is an N-channel MOS transistor, the discharge switch transistor 41 is turned off. Accordingly, charging of the charging capacitor 42 with the constant current Is from the constant current circuit 40 is started, and the charging voltage Vcs of the charging capacitor 42 increases linearly from the ground potential GND toward the power supply voltage V DD .

第１スイッチ４６の一端と第２スイッチ４７の一端には、ワンショットパルスＰＬＳの幅狭パルス幅ＷP1を決定するための第１基準電圧Ｖref1とワンショットパルスＰＬＳの幅広パルス幅ＷP2を決定するための第２基準電圧Ｖref2が基準電圧生成回路９からそれぞれ供給される。第１スイッチ４６の他端と第２スイッチ４７の他端とは電圧比較器４３の反転入力端子−に共通接続され、第１スイッチ４６の制御端子と第２スイッチ４７の制御端子とは第１インバータ４８の出力端子と第２インバータ４９の出力端子とにそれぞれ接続される。 At one end of the first switch 46 and one end of the second switch 47, the first reference voltage Vref1 for determining the narrow pulse width W P1 of the one-shot pulse PLS and the wide pulse width W P2 of the one-shot pulse PLS are determined. The second reference voltage Vref2 is supplied from the reference voltage generation circuit 9. The other end of the first switch 46 and the other end of the second switch 47 are commonly connected to the inverting input terminal − of the voltage comparator 43, and the control terminal of the first switch 46 and the control terminal of the second switch 47 are the first. The output terminal of the inverter 48 and the output terminal of the second inverter 49 are connected to each other.

電圧比較器４３の出力端子と波形スライサＳＬＣＲのインバータ４５の出力端子は制御フリップフロップＣＮＴ−ＦＦのリセット入力端子Ｒとセット入力端子Ｓにそれぞれ接続され、制御フリップフロップＣＮＴ−ＦＦのデータ出力端子Ｑからは幅狭パルス幅ＷP1または幅広パルス幅ＷP2のワンショットパルスＰＬＳが生成される。 The output terminal of the voltage comparator 43 and the output terminal of the inverter 45 of the waveform slicer SLCR are connected to the reset input terminal R and the set input terminal S of the control flip-flop CNT-FF, respectively, and the data output terminal Q of the control flip-flop CNT-FF. The one-shot pulse PLS having the narrow pulse width W P1 or the wide pulse width W P2 is generated.

第１インバータ４８に入力端子に軽負荷検出回路(ＬＬＤＥＴ)６の出力端子から軽負荷検出信号ＬＬＳＧが供給され、第１インバータ４８の出力端子は第２インバータ４９の入力端子に接続される。   A light load detection signal LLSG is supplied to the first inverter 48 from the output terminal of the light load detection circuit (LLDET) 6, and the output terminal of the first inverter 48 is connected to the input terminal of the second inverter 49.

基準電圧生成回路９から生成される第２基準電圧Ｖref2と第１基準電圧Ｖref1の間には、Ｖref2＞Ｖref1の関係が設定されている。   A relationship of Vref2> Vref1 is set between the second reference voltage Vref2 generated from the reference voltage generation circuit 9 and the first reference voltage Vref1.

《重負荷時の動作》
重負荷時に軽負荷検出回路(ＬＬＤＥＴ)６の出力端子から生成されるローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧに応答して、第１インバータ４８の出力端子はハイレベル“Ｈ”となって、第２インバータ４９の出力端子はローレベル“Ｌ”となる。従って、第１スイッチ４６はオン状態に制御され、第２スイッチ４７はオフ状態に制御されるので、電圧比較器４３の反転入力端子−には低電圧レベルの第１基準電圧Ｖref1が供給される。 <Operation under heavy load>
In response to a low level “L” light load detection signal LLSG generated from the output terminal of the light load detection circuit (LLDET) 6 under heavy load, the output terminal of the first inverter 48 becomes high level “H”. The output terminal of the second inverter 49 becomes low level “L”. Accordingly, since the first switch 46 is controlled to be in the on state and the second switch 47 is controlled to be in the off state, the first reference voltage Vref1 at the low voltage level is supplied to the inverting input terminal − of the voltage comparator 43. .

例えば、制御フリップフロップＣＮＴ−ＦＦのリセット入力端子Ｒは比較的高抵抗値の抵抗を介して電源電圧ＶDDに接続されることで、制御フリップフロップＣＮＴ−ＦＦはリセット状態に設定されてデータ出力端子ＱからローレベルのワンショットパルスＰＬＳが生成されている。更に、フリップフロップ(ＦＦ)７のセット入力端子Ｓは比較的高抵抗値の抵抗を介して接地電位ＧＮＤに接続されることで、フリップフロップ(ＦＦ)７のセット状態に設定されてデータ出力端子Ｑからはハイレベルの信号が生成される。このフリップフロップ(ＦＦ)７の出力端子Ｑのハイレベルの放電指示信号によってコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の放電スイッチトランジスタ４１はオン状態とされて、充電容量４２の充電電圧Ｖcsは接地電圧ＧＮＤに維持されている。 For example, the reset input terminal R of the control flip-flop CNT-FF is connected to the power supply voltage V DD via a resistor having a relatively high resistance value, so that the control flip-flop CNT-FF is set in the reset state and outputs data. A low-level one-shot pulse PLS is generated from the terminal Q. Further, the set input terminal S of the flip-flop (FF) 7 is connected to the ground potential GND through a resistor having a relatively high resistance value, so that the set state of the flip-flop (FF) 7 is set to the data output terminal. A high level signal is generated from Q. The discharge switch transistor 41 of the constant on-time (COT) pulse generation circuit 4 is turned on by the high level discharge instruction signal at the output terminal Q of the flip-flop (FF) 7, and the charging voltage Vcs of the charging capacitor 42 is turned on. Is maintained at the ground voltage GND.

充電容量４２の充電開始の以前にはトリガ回路のフリップフロップ(ＦＦ)７の出力端子Ｑのハイレベルの放電指示信号によって放電スイッチトランジスタ４１はオン状態とされて、充電容量４２の充電電圧Ｖcsは接地電圧ＧＮＤに維持されている。従って、波形スライサＳＬＣＲは、略接地電圧ＧＮＤであるローレベルの入力電圧信号に応答してローレベルの出力信号を制御フリップフロップＣＮＴ−ＦＦのセット入力端子Ｓに供給している。その結果、制御フリップフロップＣＮＴ−ＦＦはリセット状態となっており、データ出力端子Ｑからローレベルの出力信号が生成されている。   Before the charging of the charging capacitor 42 is started, the discharge switch transistor 41 is turned on by a high level discharge instruction signal at the output terminal Q of the flip-flop (FF) 7 of the trigger circuit, and the charging voltage Vcs of the charging capacitor 42 is The voltage is maintained at the ground voltage GND. Accordingly, the waveform slicer SLCR supplies a low-level output signal to the set input terminal S of the control flip-flop CNT-FF in response to a low-level input voltage signal that is substantially the ground voltage GND. As a result, the control flip-flop CNT-FF is in a reset state, and a low-level output signal is generated from the data output terminal Q.

ＮチャネルＭＯＳトランジスタである放電スイッチトランジスタ４１のゲートに供給されるフリップフロップ(ＦＦ)７の出力端子Ｑの信号がハイレベルの放電指示信号からローレベルのパルス生成指示信号に変化することに応答して、トランジスタ４１がオン状態からオフ状態に変化して、定電流回路４０からの定電流Ｉsによる充電容量４２の充電が開始される。従って、充電容量４２の充電電圧Ｖcsは接地電位ＧＮＤよりもわずかに高い電圧となるので、波形スライサＳＬＣＲは接地電位ＧＮＤよりもわずかに高いハイレベルの入力電圧信号に応答してハイレベルの出力信号を制御フリップフロップＣＮＴ−ＦＦのセット入力端子Ｓに供給する。その結果、制御フリップフロップＣＮＴ−ＦＦはリセット状態からセット状態に遷移するので、データ出力端子ＱのワンショットパルスＰＬＳはローレベルからハイレベルに変化する。   Responding to the change of the signal at the output terminal Q of the flip-flop (FF) 7 supplied to the gate of the discharge switch transistor 41, which is an N-channel MOS transistor, from a high level discharge instruction signal to a low level pulse generation instruction signal. Thus, the transistor 41 changes from the on state to the off state, and charging of the charging capacitor 42 by the constant current Is from the constant current circuit 40 is started. Accordingly, since the charging voltage Vcs of the charging capacitor 42 is slightly higher than the ground potential GND, the waveform slicer SLCR is responsive to a high level input voltage signal slightly higher than the ground potential GND. Is supplied to the set input terminal S of the control flip-flop CNT-FF. As a result, since the control flip-flop CNT-FF transitions from the reset state to the set state, the one-shot pulse PLS at the data output terminal Q changes from the low level to the high level.

更に、充電容量４２の充電電圧Ｖcsが接地電位ＧＮＤから電源電圧ＶDDに向かって直線的に上昇する際に、電圧比較器４３の非反転入力端子＋の充電電圧Ｖcsは短時間ＷP1のうちに電圧比較器４３の反転入力端子−の低電圧レベルの第１基準電圧Ｖref1に到達する。充電電圧Ｖcsがわずかに反転入力端子−の第１基準電圧Ｖref1を超過すると電圧比較器４３の出力はローレベルからハイレベルに変化するので、制御フリップフロップＣＮＴ−ＦＦのリセット入力端子Ｒにはハイレベルのリセット入力信号が供給される。その結果、制御フリップフロップＣＮＴ−ＦＦは短時間ＷP1のうちにセット状態からリセット状態に復帰するので、データ出力端子ＱのワンショットパルスＰＬＳはハイレベルからローレベルに復帰する。更に、ローレベルに変化したワンショットパルスＰＬＳに応答して、インバータ回路１０と短パルス生成回路１１により生成されるハイレベルの短パルス信号がフリップフロップ(ＦＦ)７の入力端子Ｓに供給され、フリップフロップ(ＦＦ)７の出力端子Ｑはセット状態のハイレベルとなる。すなわち、短パルス生成回路１１は入力のハイレベルのエッジを検出して、例えば１０ｎｓ程度のハイレベルの短パルスを発生する。従って、フリップフロップ(ＦＦ)７の出力端子Ｑの信号は、ローレベルのパルス生成指示信号からハイレベルの放電指示信号に変化する。その結果、トリガ回路のフリップフロップ(ＦＦ)７の出力端子Ｑのハイレベルの放電指示信号によって放電スイッチトランジスタ４１はオン状態とされて、充電容量４２の充電電圧Ｖcsは接地電圧ＧＮＤに変化する。 Further, when the charging voltage Vcs of the charging capacitor 42 rises linearly from the ground potential GND toward the power supply voltage V DD , the charging voltage Vcs of the non-inverting input terminal + of the voltage comparator 43 is within a short time W P1 . The first reference voltage Vref1 at the low voltage level at the inverting input terminal − of the voltage comparator 43 is reached. When the charging voltage Vcs slightly exceeds the first reference voltage Vref1 of the inverting input terminal −, the output of the voltage comparator 43 changes from the low level to the high level. Therefore, the reset input terminal R of the control flip-flop CNT-FF has a high level. A level reset input signal is provided. As a result, the control flip-flop CNT-FF returns from the set state to the reset state within a short time WP1 , so that the one-shot pulse PLS at the data output terminal Q returns from the high level to the low level. Further, in response to the one-shot pulse PLS changed to the low level, a high-level short pulse signal generated by the inverter circuit 10 and the short pulse generation circuit 11 is supplied to the input terminal S of the flip-flop (FF) 7, The output terminal Q of the flip-flop (FF) 7 is set to a high level. That is, the short pulse generation circuit 11 detects the high level edge of the input and generates a high level short pulse of about 10 ns, for example. Therefore, the signal at the output terminal Q of the flip-flop (FF) 7 changes from a low level pulse generation instruction signal to a high level discharge instruction signal. As a result, the discharge switch transistor 41 is turned on by the high-level discharge instruction signal at the output terminal Q of the flip-flop (FF) 7 of the trigger circuit, and the charging voltage Vcs of the charging capacitor 42 changes to the ground voltage GND.

《軽負荷時の動作》
軽負荷時に軽負荷検出回路(ＬＬＤＥＴ)６の出力端子から生成されるハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧに応答して、第１インバータ４８の出力端子はローレベル“Ｌ”となって、第２インバータ４９の出力端子はハイレベル“Ｈ”となる。従って、第１スイッチ４６はオフ状態に制御され、第２スイッチ４７はオン状態に制御されるので、電圧比較器４３の反転入力端子−には高電圧レベルの第２基準電圧Ｖref2が供給される。 <Operation at light load>
In response to the high level “H” light load detection signal LLSG generated from the output terminal of the light load detection circuit (LLDET) 6 at light load, the output terminal of the first inverter 48 becomes low level “L”. The output terminal of the second inverter 49 becomes high level “H”. Accordingly, since the first switch 46 is controlled to be in the off state and the second switch 47 is controlled to be in the on state, the second reference voltage Vref2 having a high voltage level is supplied to the inverting input terminal − of the voltage comparator 43. .

例えば、制御フリップフロップＣＮＴ−ＦＦのリセット入力端子Ｒは比較的高抵抗値の抵抗を介して電源電圧ＶDDに接続されることで、制御フリップフロップＣＮＴ−ＦＦはリセット状態に設定されてデータ出力端子Ｑからローレベルの出力信号が生成されている。 For example, the reset input terminal R of the control flip-flop CNT-FF is connected to the power supply voltage V DD via a resistor having a relatively high resistance value, so that the control flip-flop CNT-FF is set in the reset state and outputs data. A low level output signal is generated from the terminal Q.

充電容量４２の充電開始の以前にはトリガ回路のフリップフロップ(ＦＦ)７の出力端子Ｑのハイレベルの放電指示信号によって放電スイッチトランジスタ４１はオン状態とされて、充電容量４２の充電電圧Ｖcsは接地電圧ＧＮＤに維持されている。従って、波形スライサＳＬＣＲは、略接地電圧ＧＮＤであるローレベルの入力電圧信号に応答してローレベルの出力信号を制御フリップフロップＣＮＴ−ＦＦのセット入力端子Ｓに供給している。その結果、制御フリップフロップＣＮＴ−ＦＦはリセット状態となっており、データ出力端子Ｑからローレベルの出力信号が生成されている。   Before the charging of the charging capacitor 42 is started, the discharge switch transistor 41 is turned on by a high level discharge instruction signal at the output terminal Q of the flip-flop (FF) 7 of the trigger circuit, and the charging voltage Vcs of the charging capacitor 42 is The voltage is maintained at the ground voltage GND. Accordingly, the waveform slicer SLCR supplies a low-level output signal to the set input terminal S of the control flip-flop CNT-FF in response to a low-level input voltage signal that is substantially the ground voltage GND. As a result, the control flip-flop CNT-FF is in a reset state, and a low-level output signal is generated from the data output terminal Q.

ＮチャネルＭＯＳトランジスタである放電スイッチトランジスタ４１のゲートに供給されるフリップフロップ(ＦＦ)７の出力端子Ｑの信号がハイレベルの放電指示信号からローレベルのパルス生成指示信号に変化することに応答して、トランジスタ４１がオン状態からオフ状態に変化して、定電流回路４０からの定電流Ｉsによる充電容量４２の充電が開始される。従って、充電容量４２の充電電圧Ｖcsは接地電位ＧＮＤよりもわずかに高い電圧となるので、波形スライサＳＬＣＲは接地電位ＧＮＤよりもわずかに高いハイレベルの入力電圧信号に応答してハイレベルの出力信号を制御フリップフロップＣＮＴ−ＦＦのセット入力端子Ｓに供給する。その結果、制御フリップフロップＣＮＴ−ＦＦはリセット状態からセット状態に遷移するので、データ出力端子ＱのワンショットパルスＰＬＳはローレベルからハイレベルに変化する。   Responding to the change of the signal at the output terminal Q of the flip-flop (FF) 7 supplied to the gate of the discharge switch transistor 41, which is an N-channel MOS transistor, from a high level discharge instruction signal to a low level pulse generation instruction signal. Thus, the transistor 41 changes from the on state to the off state, and charging of the charging capacitor 42 by the constant current Is from the constant current circuit 40 is started. Accordingly, since the charging voltage Vcs of the charging capacitor 42 is slightly higher than the ground potential GND, the waveform slicer SLCR is responsive to a high level input voltage signal slightly higher than the ground potential GND. Is supplied to the set input terminal S of the control flip-flop CNT-FF. As a result, since the control flip-flop CNT-FF transitions from the reset state to the set state, the one-shot pulse PLS at the data output terminal Q changes from the low level to the high level.

更に、充電容量４２の充電電圧Ｖcsが接地電位ＧＮＤから電源電圧ＶDDに向かって直線的に上昇する際に、電圧比較器４３の非反転入力端子＋の充電電圧Ｖcsは長時間ＷP2の経過後にようやく電圧比較器４３の反転入力端子−の高電圧レベルの第２基準電圧Ｖref2に到達する。その結果、充電電圧Ｖcsがわずかに反転入力端子−の第２基準電圧Ｖref2を超過すると電圧比較器４３の出力はローレベルからハイレベルに変化して、制御フリップフロップＣＮＴ−ＦＦのリセット入力端子Ｒにはハイレベルのリセット入力信号が供給される。従って、制御フリップフロップＣＮＴ−ＦＦは長時間ＷP2のうちにセット状態からリセット状態に復帰するので、データ出力端子ＱのワンショットパルスＰＬＳはハイレベルからローレベルに復帰する。更に、ローレベルに変化したワンショットパルスＰＬＳに応答して、インバータ回路１０と短パルス生成回路１１とにより生成されるハイレベルの短パルス信号がフリップフロップ(ＦＦ)７の入力端子Ｓに供給され、フリップフロップ(ＦＦ)７の出力端子Ｑはセット状態のハイレベルとなる。すなわち、短パルス生成回路１１は入力のハイレベルのエッジを検出して、例えば１０ｎｓ程度のハイレベルの短パルスを発生する。従って、フリップフロップ(ＦＦ)７の出力端子Ｑの信号は、ローレベルのパルス生成指示信号からハイレベルの放電指示信号に変化する。その結果、トリガ回路のフリップフロップ(ＦＦ)７の出力端子Ｑのハイレベルの放電指示信号によって放電スイッチトランジスタ４１はオン状態とされて、充電容量４２の充電電圧Ｖcsは接地電圧ＧＮＤに変化する。 Furthermore, when the charging voltage Vcs of the charge capacity 42 rises linearly towards the power supply voltage V DD from the ground potential GND, and the course of a long time the charging voltage Vcs of the non-inverting input terminal + of the voltage comparator 43 W P2 The second reference voltage Vref2 at the high voltage level of the inverting input terminal − of the voltage comparator 43 is finally reached later. As a result, when the charging voltage Vcs slightly exceeds the second reference voltage Vref2 of the inverting input terminal −, the output of the voltage comparator 43 changes from the low level to the high level, and the reset input terminal R of the control flip-flop CNT-FF. Is supplied with a high level reset input signal. Accordingly, since the control flip-flop CNT-FF returns from the set state to the reset state within a long time W P2 , the one-shot pulse PLS at the data output terminal Q returns from the high level to the low level. Further, in response to the one-shot pulse PLS changed to the low level, a high-level short pulse signal generated by the inverter circuit 10 and the short pulse generation circuit 11 is supplied to the input terminal S of the flip-flop (FF) 7. The output terminal Q of the flip-flop (FF) 7 is set to a high level. That is, the short pulse generation circuit 11 detects the high level edge of the input and generates a high level short pulse of about 10 ns, for example. Therefore, the signal at the output terminal Q of the flip-flop (FF) 7 changes from a low level pulse generation instruction signal to a high level discharge instruction signal. As a result, the discharge switch transistor 41 is turned on by the high-level discharge instruction signal at the output terminal Q of the flip-flop (FF) 7 of the trigger circuit, and the charging voltage Vcs of the charging capacitor 42 changes to the ground voltage GND.

《ワンショットパルスの生成動作》
図２は、図１に示した実施の形態１の半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータにおいて、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４が幅狭パルス幅ＷP1または幅広パルス幅ＷP2のワンショットパルスＰＬＳを生成する動作を説明するための波形を示す図である。 <One-shot pulse generation operation>
FIG. 2 shows a DC-DC converter using the semiconductor integrated circuit IC according to the first embodiment shown in FIG. 1, wherein the constant on-time (COT) pulse generation circuit 4 has a narrow pulse width W P1 or a wide pulse width. is a diagram showing waveforms for explaining the operation of generating a one-shot pulse PLS of W P2.

図２に示したように、時刻Ｔ０の以前ではコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４のワンショットパルス出力信号ＣＯＴ４ ＰＬＳはローレベルであるので、制御駆動ユニット２はスイッチ回路１のハイサイドトランジスタＱ１とローサイドトランジスタＱ２との両者をオフ状態に制御する。両者のトランジスタＱ１、Ｑ２がオフ期間なのでローパスフィルタＬＰＦの容量Ｃの充電電荷からの放電電流によって負荷ＬＯＡＤが駆動されて、ローパスフィルタＬＰＦの出力電圧端子の出力電圧ＶOUTが徐々に低下する。 As shown in FIG. 2, since the one-shot pulse output signal COT4 PLS of the constant on-time (COT) pulse generation circuit 4 is at a low level before the time T0, the control drive unit 2 is switched to the high level of the switch circuit 1. Both the side transistor Q1 and the low side transistor Q2 are controlled to be in an off state. Since both transistors Q1, Q2 is turned off period is load LOAD is driven by the discharge current from the charge stored in the capacitor C of the low pass filter LPF, the output voltage V OUT of the output voltage terminal of the low pass filter LPF is gradually decreased.

その結果、出力電圧ＶOUTが基準電圧Ｖrefに低下して、コンパレータ(ＣＭＰ)３の検出出力信号ＣＭＰ３ ＯＵＴＰＵＴがローレベルからハイレベルに変化して、フリップフロップ(ＦＦ)７の出力端子Ｑの信号ＦＦ７ Ｑ ＯＵＴＰＵＴはハイレベルの放電指示信号からローレベルのパルス生成指示信号に変化する。 As a result, the output voltage V OUT drops to the reference voltage Vref, the detection output signal CMP3 OUTPUT of the comparator (CMP) 3 changes from the low level to the high level, and the signal at the output terminal Q of the flip-flop (FF) 7 FF7 Q OUTPUT changes from a high level discharge instruction signal to a low level pulse generation instruction signal.

従って、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の定電流回路４０からの定電流Ｉsによる充電容量４２の充電が開始されるので、充電容量４２の充電電圧Ｖcsは接地電位ＧＮＤから電源電圧ＶDDに向かって直線的に上昇する。充電電圧Ｖcsの上昇によってワンショットパルス出力信号ＣＯＴ４ ＰＬＳはローレベルからハイレベルに変化するので、制御駆動ユニット２はハイサイドトランジスタＱ１をオフ状態からオン状態に変化して、出力電圧ＶOUTは徐々に上昇する。出力電圧ＶOUTが基準電圧Ｖrefのレベルまで上昇して、コンパレータ(ＣＭＰ)３の検出出力信号ＣＭＰ３ ＯＵＴＰＵＴがハイレベルからローレベルに変化したとしても、フリップフロップ(ＦＦ)７の出力端子Ｑの信号ＦＦ７ Ｑ ＯＵＴＰＵＴはローレベルのパルス生成指示信号に維持されている。 Accordingly, charging of the charging capacitor 42 by the constant current Is from the constant current circuit 40 of the constant on-time (COT) pulse generation circuit 4 is started, so that the charging voltage Vcs of the charging capacitor 42 is changed from the ground potential GND to the power supply voltage. Ascending linearly toward VDD . Since the one-shot pulse output signal COT4 PLS changes from the low level to the high level as the charging voltage Vcs rises, the control drive unit 2 changes the high side transistor Q1 from the off state to the on state, and the output voltage V OUT gradually increases. To rise. Even if the output voltage V OUT rises to the level of the reference voltage Vref and the detection output signal CMP3 OUTPUT of the comparator (CMP) 3 changes from the high level to the low level, the signal at the output terminal Q of the flip-flop (FF) 7 FF7 Q OUTPUT is maintained as a low-level pulse generation instruction signal.

重負荷時においては、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の充電容量４２の充電電圧Ｖcsが接地電位ＧＮＤから電源電圧ＶDDに向かって直線的に上昇する際、充電電圧Ｖcsは短時間ＷP1のうちに低電圧レベルの第１基準電圧Ｖref1に到達する。その結果、電圧比較器４３の出力はローレベルからハイレベルに変化するので、制御フリップフロップＣＮＴ−ＦＦのリセット入力端子Ｒにハイレベルのリセット入力信号が供給される。その結果、制御フリップフロップＣＮＴ−ＦＦは短時間ＷP1に対応した時刻Ｔ１でセット状態からリセット状態に復帰するので、そのデータ出力端子ＱのワンショットパルスＰＬＳはハイレベルからローレベルに復帰する。更に、ローレベルに変化したワンショットパルスＰＬＳに応答してインバータ回路１０と短パルス生成回路１１とにより生成されたハイレベルの短パルス信号はフリップフロップ(ＦＦ)７のセット入力端子Ｓに供給されるので、フリップフロップ(ＦＦ)７はリセット状態からセット状態に遷移する。 Under heavy load, the charging voltage Vcs is short when the charging voltage Vcs of the charging capacity 42 of the constant on-time (COT) pulse generation circuit 4 rises linearly from the ground potential GND toward the power supply voltage VDD. The first reference voltage Vref1 at the low voltage level is reached in time W P1 . As a result, since the output of the voltage comparator 43 changes from the low level to the high level, a high level reset input signal is supplied to the reset input terminal R of the control flip-flop CNT-FF. As a result, since the control flip-flop CNT-FF is returned from the set state at time T1 corresponding to a short period of time W P1 in reset, the one-shot pulse PLS of the data output terminal Q is restored from the high level to the low level. Further, the high-level short pulse signal generated by the inverter circuit 10 and the short pulse generation circuit 11 in response to the one-shot pulse PLS changed to the low level is supplied to the set input terminal S of the flip-flop (FF) 7. Therefore, the flip-flop (FF) 7 transitions from the reset state to the set state.

従って、フリップフロップ(ＦＦ)７の出力端子Ｑの信号は、ローレベルのパルス生成指示信号からハイレベルの放電指示信号に変化する。その結果、トリガ回路のフリップフロップ(ＦＦ)７の出力端子Ｑのハイレベルの放電指示信号によって放電スイッチトランジスタ４１はオン状態とされて、充電容量４２の充電電圧Ｖcsは接地電圧ＧＮＤに変化する。   Therefore, the signal at the output terminal Q of the flip-flop (FF) 7 changes from a low level pulse generation instruction signal to a high level discharge instruction signal. As a result, the discharge switch transistor 41 is turned on by the high-level discharge instruction signal at the output terminal Q of the flip-flop (FF) 7 of the trigger circuit, and the charging voltage Vcs of the charging capacitor 42 changes to the ground voltage GND.

軽負荷時においても、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の充電容量４２の充電電圧Ｖcsが接地電位ＧＮＤから電源電圧ＶDDに向かって直線的に上昇する際、充電電圧Ｖcsは長時間ＷP2の経過後にようやく高電圧レベルの第２基準電圧Ｖref2に到達する。その結果、電圧比較器４３の出力はローレベルからハイレベルに変化するので、制御フリップフロップＣＮＴ−ＦＦのリセット入力端子Ｒにハイレベルのリセット入力信号が供給される。その結果、制御フリップフロップＣＮＴ−ＦＦは長時間ＷP2に対応した時刻Ｔ２でセット状態からリセット状態に復帰するので、データ出力端子ＱのワンショットパルスＰＬＳはハイレベルからローレベルに復帰する。更に、ローレベルに変化したワンショットパルスＰＬＳに応答してインバータ回路１０と短パルス生成回路１１とにより生成されたハイレベルの短パルス信号はフリップフロップ(ＦＦ)７のセット入力端子Ｓに供給されるので、フリップフロップ(ＦＦ)７はリセット状態からセット状態に遷移する。 Even when the load is light, the charging voltage Vcs is long when the charging voltage Vcs of the charging capacitor 42 of the constant on-time (COT) pulse generation circuit 4 rises linearly from the ground potential GND toward the power supply voltage VDD. The second reference voltage Vref2 at the high voltage level is finally reached after the elapse of time W P2 . As a result, since the output of the voltage comparator 43 changes from the low level to the high level, a high level reset input signal is supplied to the reset input terminal R of the control flip-flop CNT-FF. As a result, since the control flip-flop CNT-FF is returning to the reset state from the set state at the time T2 corresponding to the long period of time W P2, one-shot pulse PLS of the data output terminal Q is returned from the high level to the low level. Further, the high-level short pulse signal generated by the inverter circuit 10 and the short pulse generation circuit 11 in response to the one-shot pulse PLS changed to the low level is supplied to the set input terminal S of the flip-flop (FF) 7. Therefore, the flip-flop (FF) 7 transitions from the reset state to the set state.

従って、フリップフロップ(ＦＦ)７の出力端子Ｑの信号は、ローレベルのパルス生成指示信号からハイレベルの放電指示信号に変化する。その結果、トリガ回路のフリップフロップ(ＦＦ)７の出力端子Ｑのハイレベルの放電指示信号によって放電スイッチトランジスタ４１はオン状態とされて、充電容量４２の充電電圧Ｖcsは接地電圧ＧＮＤに変化する。   Therefore, the signal at the output terminal Q of the flip-flop (FF) 7 changes from a low level pulse generation instruction signal to a high level discharge instruction signal. As a result, the discharge switch transistor 41 is turned on by the high-level discharge instruction signal at the output terminal Q of the flip-flop (FF) 7 of the trigger circuit, and the charging voltage Vcs of the charging capacitor 42 changes to the ground voltage GND.

《コンスタント・オンタイム・パルス生成回路の動作精度》
図１に示したコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の構成では、図２に示したように、定電流回路４０からの定電流Ｉsによる充電容量４２の充電が開始されて、充電容量４２の充電電圧Ｖcsは接地電位ＧＮＤから電源電圧ＶDDに向かって直線的に上昇する。 << Operation accuracy of constant on-time pulse generator >>
In the configuration of the constant on-time (COT) pulse generation circuit 4 shown in FIG. 1, the charging of the charging capacitor 42 by the constant current Is from the constant current circuit 40 is started as shown in FIG. The charging voltage Vcs of the capacitor 42 increases linearly from the ground potential GND toward the power supply voltage V DD .

図１に示したコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４から生成されるワンショツトパルスＰＬＳの幅狭パルス幅ＷP1は充電容量４２の充電電圧Ｖcsの上昇直線と第１基準電圧Ｖref1とのクロスオーバーのタイミングで決定され、幅広パルス幅ＷP2もこの上昇直線と第２基準電圧Ｖref2とのクロスオーバーのタイミングで決定される。従って、このワンショツトパルスＰＬＳの幅狭パルス幅ＷP1および幅広パルス幅ＷP2のパルス幅の精度は、上記特許文献６に記載のスイッチング電源装置の遅延パルスのバルス幅の精度よりも向上されるものである。 The narrow pulse width W P1 of the one-shot pulse PLS generated from the constant on-time (COT) pulse generation circuit 4 shown in FIG. 1 is the rising straight line of the charging voltage Vcs of the charging capacitor 42 and the first reference voltage Vref1. The wide pulse width W P2 is also determined at the crossover timing between the rising straight line and the second reference voltage Vref2. Therefore, the accuracy of the pulse width of the narrow pulse width W P1 and the wide pulse width W P2 of the one-shot pulse PLS is improved more than the accuracy of the pulse width of the delay pulse of the switching power supply described in Patent Document 6. Is.

上記特許文献６に記載の遅延パルスは遅延回路の抵抗と容量の時定数により容量の端子電圧は指数関数的に上昇するので、容量の端子電圧の上昇勾配は時間経過に従って減少する。上記特許文献６に記載の遅延回路では、容量の端子電圧とインバータの入力しきい値とのしきい値判定により遅延パルスが生成される。遅延パルスが生成されるタイミングは、時間経過に従った容量の端子電圧の上昇勾配の減少により誤差が生じる。   In the delay pulse described in Patent Document 6, the terminal voltage of the capacitor increases exponentially due to the time constant of the resistance and the capacitance of the delay circuit, so that the rising slope of the terminal voltage of the capacitor decreases with time. In the delay circuit described in Patent Document 6, a delay pulse is generated by threshold determination between the terminal voltage of the capacitor and the input threshold value of the inverter. There is an error in the timing at which the delay pulse is generated due to a decrease in the rising gradient of the terminal voltage of the capacitor over time.

《軽負荷検出回路の構成》
図３は、図１に示した実施の形態１の半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータの軽負荷検出回路(ＬＬＤＥＴ)６の構成を示す図である。 <Configuration of light load detection circuit>
FIG. 3 is a diagram showing a configuration of a light load detection circuit (LLDET) 6 of the DC-DC converter using the semiconductor integrated circuit IC of the first embodiment shown in FIG.

図３に示したように、軽負荷検出回路(ＬＬＤＥＴ)６は、ノア論理回路(ＮＯＲ)６０と、ＰチャネルＭＯＳトランジスタ６１と、ＮチャネルＭＯＳトランジスタ６２と、抵抗６３と、容量６４と、インバータ(Ｉｎｖ)６５と、フリップフロップ(ＦＦ)６６によって構成されている。   As shown in FIG. 3, the light load detection circuit (LLDET) 6 includes a NOR logic circuit (NOR) 60, a P channel MOS transistor 61, an N channel MOS transistor 62, a resistor 63, a capacitor 64, and an inverter. (Inv) 65 and a flip-flop (FF) 66.

ノア論理回路(ＮＯＲ)６０の第１入力端子と第２入力端子には、ハイサイドトランジスタＱ１のゲートのハイサイドスイッチ駆動信号ＶG Ｑ１とローサイドトランジスタＱ２のゲートのローサイドスイッチ駆動信号ＶG Ｑ２とがそれぞれ供給される。 A first input terminal and a second input terminal of the NOR logic circuit (NOR) 60 have a high side switch drive signal V G Q1 for the gate of the high side transistor Q1 and a low side switch drive signal V G Q2 for the gate of the low side transistor Q2, respectively. Are supplied respectively.

ＰチャネルＭＯＳトランジスタ６１のゲートとＮチャネルＭＯＳトランジスタ６２のゲートにはノア論理回路(ＮＯＲ)６０の出力信号が共通に供給され、ＰチャネルＭＯＳトランジスタ６１のソースには電源電圧ＶDDが供給され、ＮチャネルＭＯＳトランジスタ６２のソースには接地電位ＧＮＤが供給されるものである。ＰチャネルＭＯＳトランジスタ６１のドレインは抵抗６３の一端と容量６４の一端とインバータ(Ｉｎｖ)６５の入力端子に接続され、抵抗６３の他端はＮチャネルＭＯＳトランジスタ６２のドレインに接続されて、容量６４の他端は接地電位ＧＮＤが接続される。フリップフロップ(ＦＦ)６６のリセット入力端子Ｒは図示されてはいないが比較的高抵抗値の抵抗を介して電源電圧ＶDDに接続され、フリップフロップ(ＦＦ)６６のセット入力端子Ｓはインバータ(Ｉｎｖ)６５の出力端子に接続されて、フリップフロップ(ＦＦ)６６のデータ出力端子Ｑから軽負荷検出信号ＬＬＳＧが生成される。 An output signal of a NOR logic circuit (NOR) 60 is commonly supplied to the gate of the P-channel MOS transistor 61 and the gate of the N-channel MOS transistor 62, and the power supply voltage V DD is supplied to the source of the P-channel MOS transistor 61. The ground potential GND is supplied to the source of the N channel MOS transistor 62. The drain of the P-channel MOS transistor 61 is connected to one end of the resistor 63, one end of the capacitor 64, and the input terminal of the inverter (Inv) 65, and the other end of the resistor 63 is connected to the drain of the N-channel MOS transistor 62. The other end is connected to the ground potential GND. Although not shown, the reset input terminal R of the flip-flop (FF) 66 is connected to the power supply voltage V DD via a resistor having a relatively high resistance value, and the set input terminal S of the flip-flop (FF) 66 is connected to an inverter ( Inv) 65 is connected to the output terminal, and a light load detection signal LLSG is generated from the data output terminal Q of the flip-flop (FF) 66.

放電スイッチ素子であるＮチャネルＭＯＳトランジスタ６２のドレインに接続された抵抗６３と容量６４とは、軽負荷検出回路(ＬＬＤＥＴ)６による軽負荷と重負荷との判別のための所定の時間を生成するものである。すなわち、上述したように軽負荷検出回路(ＬＬＤＥＴ)６による軽負荷と重負荷の判別は、スイッチ回路１のハイサイドトランジスタＱ１とローサイドトランジスタＱ２との両トランジスタのオフ期間(Ｔ３)の長短によって判別され、両トランジスタのオフ時間(Ｔ３)が判別のための所定の時間より長いか短いかが判別される。抵抗６３と容量６４は、この所定の時間を決定するものである。   The resistor 63 and the capacitor 64 connected to the drain of the N-channel MOS transistor 62 that is a discharge switch element generate a predetermined time for the light load detection circuit (LLDET) 6 to discriminate between a light load and a heavy load. Is. That is, as described above, the light load detection circuit (LLDET) 6 determines the light load and the heavy load based on the length of the off period (T3) of both the high-side transistor Q1 and the low-side transistor Q2 of the switch circuit 1. Then, it is determined whether the off time (T3) of both transistors is longer or shorter than a predetermined time for determination. The resistor 63 and the capacitor 64 determine the predetermined time.

《軽負荷検出回路の動作》
図4は、図３に示した実施の形態１による半導体集積回路ＩＣに含まれた軽負荷検出回路(ＬＬＤＥＴ)６の動作を説明するための波形を示す図である。 <Operation of light load detection circuit>
FIG. 4 is a diagram showing waveforms for explaining the operation of the light load detection circuit (LLDET) 6 included in the semiconductor integrated circuit IC according to the first embodiment shown in FIG.

図4には、最初にハイサイドトランジスタＱ１のゲートのハイサイドスイッチ駆動信号ＶG Ｑ１とローサイドトランジスタＱ２のゲートのローサイドスイッチ駆動信号ＶG Ｑ２が示されている。２個の駆動信号ＶG Ｑ１、ＶG Ｑ２が同時にローレベルである期間が、上述した軽負荷時の両トランジスタＱ１・Ｑ２・オフ時間(Ｔ３)である。 Figure 4 is initially high side of the gate of the transistor Q1 high side switch drive signal V G Q1 and low-side transistor low side switch drive signal V G Q2 of the gate of Q2 is shown. The period in which the two drive signals V G Q1 and V G Q2 are at the low level at the same time is the above-described both transistors Q1, Q2, and off time (T3) at the time of light load.

図4には、次に２個の駆動信号ＶG Ｑ１、ＶG Ｑ２の論理和ＯＲの波形と否定論理和ＮＯＲの波形とが示されている。この否定論理和ＮＯＲの波形は、図３に示す実施の形態１による軽負荷検出回路(ＬＬＤＥＴ)６のノア論理回路(ＮＯＲ)６０の出力信号の波形に対応する。 FIG. 4 shows a waveform of a logical OR of two drive signals V G Q1 and V G Q2, and a waveform of a negative logical OR NOR. The waveform of the NOR circuit NOR corresponds to the waveform of the output signal of the NOR logic circuit (NOR) 60 of the light load detection circuit (LLDET) 6 according to the first embodiment shown in FIG.

否定論理和ＮＯＲの波形のハイレベル期間において、図３に示した軽負荷検出回路(ＬＬＤＥＴ)６の充電スイッチ素子であるＰチャネルＭＯＳトランジスタ６１と放電スイッチ素子であるＮチャネルＭＯＳトランジスタ６２とが、それぞれオフ状態とオン状態に制御される。   In the high level period of the waveform of the NOR signal NOR, the P-channel MOS transistor 61 as the charge switch element and the N-channel MOS transistor 62 as the discharge switch element of the light load detection circuit (LLDET) 6 shown in FIG. Controlled to an off state and an on state, respectively.

従って、図4に示すように、否定論理和ＮＯＲの波形のハイレベル期間において、軽負荷検出回路(ＬＬＤＥＴ)６の容量６４の端子電圧Ｖcは放電によって接地電位ＧＮＤに向かって低下する。軽負荷時の両トランジスタＱ１・Ｑ２・オフ時間(Ｔ３)の長短に従って、容量６４の端子電圧Ｖcの電圧低下の大小が決定される。   Therefore, as shown in FIG. 4, during the high level period of the waveform of the NOR value NOR, the terminal voltage Vc of the capacitor 64 of the light load detection circuit (LLDET) 6 decreases toward the ground potential GND due to discharge. The magnitude of the voltage drop of the terminal voltage Vc of the capacitor 64 is determined according to the length of both transistors Q1, Q2, and off time (T3) at light load.

すなわち、長期間の両トランジスタＱ１・Ｑ２・オフ時間(Ｔ３)の間において、容量６４の端子電圧Ｖcはインバータ(Ｉｎｖ)６５の入力スレッシュホールド電圧ＶLthよりも低いレベルに低下する。その結果、容量６４の端子電圧Ｖcが入力スレッシュホールド電圧ＶLthよりも低レベルである期間に、インバータ(Ｉｎｖ)６５の出力信号Ｉｎｖ ＯＵＰＵＴはハイレベルとなる。 In other words, the terminal voltage Vc of the capacitor 64 drops to a level lower than the input threshold voltage V L th of the inverter (Inv) 65 during both long-term transistors Q1, Q2, and off time (T3). As a result, the output signal Inv OUTPUT of the inverter (Inv) 65 is at a high level during a period in which the terminal voltage Vc of the capacitor 64 is at a lower level than the input threshold voltage V L th.

フリップフロップ(ＦＦ)６６のセット入力端子Ｓにインバータ(Ｉｎｖ)６５からのハイレベルの出力信号Ｉｎｖ ＯＵＰＵＴが供給されるので、フリップフロップ(ＦＦ)６６はリセット状態からセット状態に遷移して、そのデータ出力端子Ｑから図4に示すようにハイレベルの軽負荷検出信号ＬＬＳＧが定常的に生成されるものとなる。   Since the high-level output signal Inv OUTPUT from the inverter (Inv) 65 is supplied to the set input terminal S of the flip-flop (FF) 66, the flip-flop (FF) 66 changes from the reset state to the set state, As shown in FIG. 4, a high level light load detection signal LLSG is constantly generated from the data output terminal Q.

《基準電圧生成回路および定電流回路の構成》
図５は、図１に示した実施の形態１のＤＣ−ＤＣコンバータを構成するための半導体集積回路ＩＣの基準電圧生成回路９の構成とコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の定電流回路４０の構成とを示す図である。 << Configuration of reference voltage generation circuit and constant current circuit >>
5 shows the configuration of the reference voltage generation circuit 9 of the semiconductor integrated circuit IC and the constant on-time (COT) pulse generation circuit 4 for configuring the DC-DC converter of the first embodiment shown in FIG. 2 is a diagram showing a configuration of a current circuit 40. FIG.

コンパレータ３に供給される基準電圧Ｖrefとコンスタント・オンタイム・パルス生成回路４に供給される第１基準電圧Ｖref1および第２基準電圧Ｖref2とを生成する基準電圧生成回路９は、図５に示したように、４個の抵抗９４〜９７とバンドギャップ基準電圧生成回路９２と差動増幅器９３によって構成される。   The reference voltage generation circuit 9 for generating the reference voltage Vref supplied to the comparator 3 and the first reference voltage Vref1 and the second reference voltage Vref2 supplied to the constant on-time pulse generation circuit 4 is shown in FIG. As described above, the circuit includes four resistors 94 to 97, a band gap reference voltage generation circuit 92, and a differential amplifier 93.

その一端が電源電圧ＶDDに接続されたバンドギャップ基準電圧生成回路９２の出力端子は差動増幅器９３の非反転入力端子＋に接続され、バンドギャップ基準電圧生成回路９２の他端は接地電位ＧＮＤに接続される。差動増幅器９３の出力端子は反転入力端子−と抵抗９４の一端と抵抗９６の一端とに接続され、抵抗９４の他端と抵抗９６の他端は抵抗９５の一端と抵抗９７の一端とにそれぞれ接続され、抵抗９５の他端と抵抗９７の他端は接地電位ＧＮＤに接続される。 The output terminal of the band gap reference voltage generation circuit 92 whose one end is connected to the power supply voltage V DD is connected to the non-inverting input terminal + of the differential amplifier 93, and the other end of the band gap reference voltage generation circuit 92 is the ground potential GND. Connected to. The output terminal of the differential amplifier 93 is connected to the inverting input terminal −, one end of the resistor 94, and one end of the resistor 96. The other end of the resistor 94 and the other end of the resistor 96 are connected to one end of the resistor 95 and one end of the resistor 97. The other end of the resistor 95 and the other end of the resistor 97 are connected to the ground potential GND.

差動増幅器９３の出力端子からはコンパレータ３に供給される基準電圧Ｖrefが生成されて、第２分圧回路を構成する２個の抵抗９４、９５の第２接続ノードと第１分圧回路を構成する２個の抵抗９６、９７の第１接続ノードからコンスタント・オンタイム・パルス生成回路４に供給される第２基準電圧Ｖref2と第１基準電圧Ｖref1とがそれぞれ生成される。   The reference voltage Vref supplied to the comparator 3 is generated from the output terminal of the differential amplifier 93, and the second connection node of the two resistors 94 and 95 constituting the second voltage dividing circuit and the first voltage dividing circuit are connected. A second reference voltage Vref2 and a first reference voltage Vref1 supplied to the constant on-time pulse generation circuit 4 from the first connection node of the two resistors 96 and 97 constituting the circuit are respectively generated.

良く知られているように、バンドギャップ基準電圧生成回路９２は、温度変化に対して実質的に安定化されたバンドギャップ基準電圧を発生する。このバンドギャップ基準電圧は、シリコンの略１．２ボルトのバンドギャップ電圧に対応するものである。バンドギャップ基準電圧生成回路９２のバンドギャップ基準電圧は差動増幅器９３の非反転入力端子＋に供給されることによって、ボルテージフォロワの回路形態となるように出力端子と反転入力端子−とが接続された差動増幅器９３の出力端子から低出力インピーダンスで基準電圧Ｖrefであるバンドギャップ基準電圧が生成される。   As is well known, the bandgap reference voltage generating circuit 92 generates a bandgap reference voltage that is substantially stabilized against temperature changes. This band gap reference voltage corresponds to a band gap voltage of approximately 1.2 volts for silicon. The band gap reference voltage of the band gap reference voltage generation circuit 92 is supplied to the non-inverting input terminal + of the differential amplifier 93, so that the output terminal and the inverting input terminal − are connected so as to form a voltage follower circuit configuration. A band gap reference voltage, which is a reference voltage Vref, is generated from the output terminal of the differential amplifier 93 with a low output impedance.

図５に示すように、基準電圧生成回路９から生成されるバンドギャップ基準電圧としての基準電圧Ｖrefをコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の定電流回路４０が使用することによって、充電容量４２の充電に使用される定電流Ｉsを定電流回路４０が生成する。   As shown in FIG. 5, the constant current circuit 40 of the constant on-time (COT) pulse generation circuit 4 uses the reference voltage Vref as a bandgap reference voltage generated from the reference voltage generation circuit 9 to charge. A constant current circuit 40 generates a constant current Is used for charging the capacitor 42.

定電流回路４０は、図５に示すように、差動増幅器４００とＮチャネルＭＯＳトランジスタ４０１と抵抗４０２と２個のＰチャネルＭＯＳトランジスタ４０３、４０４によって構成される。基準電圧生成回路９の基準電圧Ｖrefが差動増幅器４００の非反転入力端子＋に供給されて、差動増幅器４００の出力端子にＮチャネルＭＯＳトランジスタ４０１のゲートが接続され、ＮチャネルＭＯＳトランジスタ４０１のソースは抵抗４０２の一端と差動増幅器４００の反転入力端子−とに接続されて、抵抗４０２の他端は接地電位ＧＮＤに接続される。   As shown in FIG. 5, the constant current circuit 40 includes a differential amplifier 400, an N-channel MOS transistor 401, a resistor 402, and two P-channel MOS transistors 403 and 404. The reference voltage Vref of the reference voltage generation circuit 9 is supplied to the non-inverting input terminal + of the differential amplifier 400, the gate of the N channel MOS transistor 401 is connected to the output terminal of the differential amplifier 400, and the N channel MOS transistor 401 The source is connected to one end of the resistor 402 and the inverting input terminal − of the differential amplifier 400, and the other end of the resistor 402 is connected to the ground potential GND.

ＮチャネルＭＯＳトランジスタ４０１のドレインは２個のＰチャネルＭＯＳトランジスタ４０３、４０４の両ゲートとＰチャネルＭＯＳトランジスタ４０３のドレインとに接続され、２個のＰチャネルＭＯＳトランジスタ４０３、４０４の両ソースには電源電圧ＶDDが供給され、ＰチャネルＭＯＳトランジスタ４０４のドレインは出力端子４０５に接続される。 The drain of the N-channel MOS transistor 401 is connected to both gates of the two P-channel MOS transistors 403 and 404 and the drain of the P-channel MOS transistor 403, and both sources of the two P-channel MOS transistors 403 and 404 are connected to the power source. The voltage V DD is supplied, and the drain of the P channel MOS transistor 404 is connected to the output terminal 405.

差動増幅器４００とＮチャネルＭＯＳトランジスタ４０１と抵抗４０２はボルテージフォロワを構成するので、抵抗４０２の両端には基準電圧Ｖrefが印加される。その結果、抵抗４０２とＮチャネルＭＯＳトランジスタ４０１のドレイン・ソース電流経路とに流れるバイアス電流が安定化される。   Since differential amplifier 400, N-channel MOS transistor 401, and resistor 402 constitute a voltage follower, reference voltage Vref is applied to both ends of resistor 402. As a result, the bias current flowing through the resistor 402 and the drain / source current path of the N-channel MOS transistor 401 is stabilized.

ＰチャネルＭＯＳトランジスタ４０３はカレントミラーの入力トランジスタとして機能するのに対し、ＰチャネルＭＯＳトランジスタ４０４はカレントミラーの出力トランジスタとして機能する。抵抗４０２とＮチャネルＭＯＳトランジスタ４０１のドレイン・ソース電流経路に流れるバイアス電流がカレントミラーの入力トランジスタとして機能するＰチャネルＭＯＳトランジスタ４０３に流れるので、カレントミラーの出力トランジスタとして機能するＰチャネルＭＯＳトランジスタ４０４にはバイアス電流に比例した電流値の定電流Ｉsが流れる。尚、バイアス電流と定電流Ｉsとの電流比は、ＰチャネルＭＯＳトランジスタ４０３とＰチャネルＭＯＳトランジスタ４０４との素子サイズ比によって決定される。抵抗４０２の抵抗値の温度依存性を小さく設定することによって、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の充電容量４２の充電に使用される定電流回路４０の定電流Ｉsの温度依存性を小さくすることが可能となる。従って、図１に示した実施の形態１の半導体集積回路ＩＣのコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４から生成されるワンショットパルスＰＬＳの幅狭パルス幅ＷP1および幅広パルス幅ＷP2が高精度で設定され、その温度依存性は略無視されることが可能である。 The P-channel MOS transistor 403 functions as an input transistor for the current mirror, while the P-channel MOS transistor 404 functions as an output transistor for the current mirror. Since the bias current flowing in the drain 402 and the source current path of the resistor 402 and the N-channel MOS transistor 401 flows in the P-channel MOS transistor 403 that functions as the input transistor of the current mirror, the P-channel MOS transistor 404 that functions as the output transistor of the current mirror Is a constant current Is having a current value proportional to the bias current. The current ratio between the bias current and the constant current Is is determined by the element size ratio between the P channel MOS transistor 403 and the P channel MOS transistor 404. By setting the temperature dependence of the resistance value of the resistor 402 to be small, the temperature dependence of the constant current Is of the constant current circuit 40 used for charging the charging capacity 42 of the constant on-time (COT) pulse generation circuit 4. Can be reduced. Therefore, the narrow pulse width W P1 and the wide pulse width W P2 of the one-shot pulse PLS generated from the constant on-time (COT) pulse generation circuit 4 of the semiconductor integrated circuit IC of the first embodiment shown in FIG. Is set with high accuracy, and its temperature dependence can be substantially ignored.

上述したように、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４が幅狭パルス幅ＷP1および幅広パルス幅ＷP2のワンショットパルスＰＬＳを生成するために、図５の実施の形態１による基準電圧生成回路９はＶref2＞Ｖref1の関係に設定された高レベルの第２基準電圧Ｖref2と低レベルの第１基準電圧Ｖref1とを生成する。従って、この条件が満足されるように、第２分圧回路を構成する２個の抵抗９４、９５の抵抗比と、第１分圧回路を構成する２個の抵抗９６、９７の抵抗比が設定される。 As described above, in order for the constant on-time (COT) pulse generation circuit 4 to generate the one-shot pulse PLS having the narrow pulse width W P1 and the wide pulse width W P2 , the reference according to the first embodiment of FIG. The voltage generation circuit 9 generates a high-level second reference voltage Vref2 and a low-level first reference voltage Vref1 set in a relationship of Vref2> Vref1. Therefore, in order to satisfy this condition, the resistance ratio of the two resistors 94 and 95 constituting the second voltage dividing circuit and the resistance ratio of the two resistors 96 and 97 constituting the first voltage dividing circuit are Is set.

４個の分圧抵抗９４、９５、９６、９７は、図１に示した実施の形態１の半導体集積回路ＩＣのＣＭＯＳ半導体集積回路チップの半導体製造プロセスで同時に製造されることによって抵抗比は高精度で設定されることが可能となる。また、この４個の分圧抵抗が同一材料によって半導体製造プロセスで同時に製造されて更に同一の半導体チップに集積化されることによって、その抵抗比の温度依存性は略無視されることが可能となる。   The four voltage dividing resistors 94, 95, 96, 97 are simultaneously manufactured in the semiconductor manufacturing process of the CMOS semiconductor integrated circuit chip of the semiconductor integrated circuit IC of the first embodiment shown in FIG. It can be set with accuracy. In addition, since these four voltage dividing resistors are simultaneously manufactured by the same material in the semiconductor manufacturing process and further integrated on the same semiconductor chip, the temperature dependence of the resistance ratio can be substantially ignored. Become.

その結果、図５に示した実施の形態１による基準電圧生成回路９の構成によれば、第１基準電圧Ｖref1と第２基準電圧Ｖref2とが高精度で設定され、その温度依存性は無視されることが可能である。従って、図１に示した実施の形態１の半導体集積回路ＩＣのコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４から生成されるワンショットパルスＰＬＳの幅狭パルス幅ＷP1および幅広パルス幅ＷP2が高精度で設定されて、その温度依存性は略無視されることが可能である。 As a result, according to the configuration of the reference voltage generation circuit 9 according to the first embodiment shown in FIG. 5, the first reference voltage Vref1 and the second reference voltage Vref2 are set with high accuracy, and the temperature dependence thereof is ignored. Is possible. Therefore, the narrow pulse width W P1 and the wide pulse width W P2 of the one-shot pulse PLS generated from the constant on-time (COT) pulse generation circuit 4 of the semiconductor integrated circuit IC of the first embodiment shown in FIG. Is set with high accuracy, and its temperature dependence can be substantially ignored.

上記(４)式を使用して説明したように、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４が生成するワンショットパルスＰＬＳの幅広パルス幅ＷP2は、図１に示した実施の形態１の半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータの不連続モード(ＤＣＭ)のスイッチング周波数ｆswを決定するものである。 As described using the above equation (4), the wide pulse width W P2 of the one-shot pulse PLS generated by the constant on-time (COT) pulse generation circuit 4 is the first embodiment shown in FIG. The switching frequency fsw of the discontinuous mode (DCM) of the DC-DC converter using the semiconductor integrated circuit IC is determined.

一方、図１に示した実施の形態１の半導体集積回路ＩＣを使用する種々の電源のメーカーの設計ポリシーの相違によって、不連続モード(ＤＣＭ)の比較的高いスイッチング周波数ｆswが要求される場合もあるし、不連続モード(ＤＣＭ)の比較的低いスイッチング周波数ｆswが要求される場合もある。このように、種々の電源のメーカーの相違する要望を満足するためには、図１に示した実施の形態１の半導体集積回路ＩＣは、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４が生成するワンショットパルスＰＬＳの幅広パルス幅ＷP2を可変設定することが可能であることが必要となる。 On the other hand, there may be a case where a relatively high switching frequency fsw in the discontinuous mode (DCM) is required due to differences in design policies of manufacturers of various power supplies that use the semiconductor integrated circuit IC of the first embodiment shown in FIG. In some cases, a relatively low switching frequency fsw of discontinuous mode (DCM) is required. Thus, in order to satisfy the different demands of various power supply manufacturers, the semiconductor integrated circuit IC of the first embodiment shown in FIG. 1 is generated by the constant on-time (COT) pulse generation circuit 4. It is necessary that the wide pulse width W P2 of the one-shot pulse PLS to be set can be variably set.

従って、ワンショットパルスＰＬＳの幅広パルス幅ＷP2の可変設定を実現するために、図５に示すように第２基準電圧Ｖref2および幅広パルス幅ＷP2を設定する第２分圧回路を構成する１個の抵抗９５の抵抗値を可変とするものである。 Therefore, in order to realize the variable setting of the wide pulse width W P2 of the one-shot pulse PLS, as shown in FIG. 5, a second voltage dividing circuit for setting the second reference voltage Vref2 and the wide pulse width W P2 is configured. The resistance value of each resistor 95 is variable.

抵抗値が可変設定な抵抗９５は、図１に示した実施の形態１の半導体集積回路ＩＣのＣＭＯＳ半導体集積回路チップの半導体製造プロセスにおいて、レーザ光線を使用した半導体抵抗器の抵抗値トリミング等の手法によって実現することが可能である。その他の手法としては、半導体集積回路チップに事前形成された複数の半導体抵抗器から、最終的に使用される１個の抵抗器を電気ヒューズの溶断または不揮発性メモリのプログラムによって選択することも可能である。   The resistor 95 whose resistance value is variably set is used for resistance value trimming of a semiconductor resistor using a laser beam in the semiconductor manufacturing process of the CMOS semiconductor integrated circuit chip of the semiconductor integrated circuit IC of the first embodiment shown in FIG. It can be realized by a technique. As another method, it is also possible to select one resistor to be finally used from a plurality of semiconductor resistors pre-formed on a semiconductor integrated circuit chip by blowing an electric fuse or programming a nonvolatile memory. It is.

《ＤＣ−ＤＣコンバータの軽負荷時の動作波形》
図６は、図１乃至図５に示した実施の形態１による半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータの軽負荷時の不連続モード(ＤＣＭ)における動作を説明するための波形を示す図である。 <Operation waveform at light load of DC-DC converter>
FIG. 6 is a diagram showing waveforms for explaining the operation in the discontinuous mode (DCM) at light load of the DC-DC converter using the semiconductor integrated circuit IC according to the first embodiment shown in FIGS. 1 to 5. It is.

この図６において、実線の波形は、軽負荷検出回路(ＬＬＤＥＴ)６のハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧによって２個のパルス幅ＷP1、ＷP2から幅広パルス幅ＷP2が選択される場合の動作波形図を示す。 In FIG. 6, the solid line waveform, the pulse width W P1, W P2 wide pulse width W P2 from the high level "H" of the two by the light load detection signal LLSG light load detecting circuit (LLDET) 6 is selected The operation waveform diagram in the case of

また図６において、破線の波形は、軽負荷検出回路(ＬＬＤＥＴ)６のローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧによって２個のパルス幅ＷP1、ＷP2から幅狭パルス幅ＷP1が選択される場合の動作波形図を示す。 In FIG. 6, the broken line waveform, two pulse width W P1, W P2 narrow pulse width W P1 from the selection by the light load detection signal LLSG light load detecting circuit (LLDET) 6 of the low level "L" The operation | movement waveform diagram in the case of being performed is shown.

不連続モード(ＤＣＭ)で、出力電圧ＶOUTが基準電圧Ｖrefに低下したことをコンパレータ(ＣＭＰ)３が検出すると、コンパレータ(ＣＭＰ)３の検出出力信号ＣＭＰ３ ＯＵＴＰＵＴに応答して、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４は幅狭パルス幅ＷP1または幅広パルス幅ＷP2のワンショットパルス出力信号ＣＯＴ４ ＯＵＴＰＵＴを生成する。このワンショットパルス出力信号ＣＯＴ４ ＯＵＴＰＵＴのコンスタント・オン時間(Ｔ１)では、制御駆動ユニット２のゲート駆動により、ハイサイドトランジスタＱ１はオン状態となり、ローサイドトランジスタＱ２はオフ状態となる。その結果、図６に示したように、インダクタの電流ＩLはハイサイドトランジスタＱ１の電流によって決定され、インダクタの電流ＩLは増大する。更に図６に示すように、コンスタント・オン時間(Ｔ１)のスイッチングノードＳＷの電圧は、入力電源電圧ＶINの電圧レベルによって決定される。 In the discontinuous mode (DCM), when the comparator (CMP) 3 detects that the output voltage V OUT has decreased to the reference voltage Vref, the constant on-time in response to the detection output signal CMP 3 OUTPUT of the comparator (CMP) 3 The (COT) pulse generation circuit 4 generates a one-shot pulse output signal COT4 OUTPUT having a narrow pulse width W P1 or a wide pulse width W P2 . In the constant on-time (T1) of the one-shot pulse output signal COT4 OUTPUT, the high side transistor Q1 is turned on and the low side transistor Q2 is turned off by the gate drive of the control drive unit 2. As a result, as shown in FIG. 6, the current I L in inductor is determined by the current of the high-side transistor Q1, the current I L in inductor increases. Further, as shown in FIG. 6, the voltage of the switching node SW during the constant on-time (T1) is determined by the voltage level of the input power supply voltage V IN .

コンスタント・オン時間(Ｔ１)の経過後は、制御駆動ユニット２のゲート駆動により、ハイサイドトランジスタＱ１はオフ状態となり、ローサイドトランジスタＱ２はオン状態となる。従って、図６に示すように、コンスタント・オン時間(Ｔ１)の経過後のローサイドトランジスタＱ２・オン時間(Ｔ２)では、インダクタの電流ＩLはローサイドトランジスタＱ２の電流によって決定され、インダクタの電流ＩLは減少する。更に、図６に示すように、ローサイドトランジスタＱ２・オン時間(Ｔ２)では、インダクタ電流ＩLは減少しながらローサイドトランジスタＱ２を介して接地電位ＧＮＤからスイッチングノードＳＷへ流れ続ける。 After the constant on-time (T1) elapses, the high side transistor Q1 is turned off and the low side transistor Q2 is turned on by the gate drive of the control drive unit 2. Therefore, as shown in FIG. 6, in the low side transistor Q2 · on time (T2) after elapse of the constant on time (T1), the inductor current I L is determined by the current of the low side transistor Q2, and the inductor current I I L decreases. Furthermore, as shown in FIG. 6, the low-side transistor Q2 · on-time (T2), the inductor current I L continues to flow through the low-side transistor Q2 while decreasing from the ground potential GND to the switching node SW.

図６に示すように、インダクタ電流ＩLが０Ａ(ゼロ・アンペア)以下に低下しようとして、図９で説明した逆流電流ＩRが発生しようとする。この状態は逆電流検出回路(ＲＩＤ)５によって検出され、逆電流検出回路(ＲＩＤ)５の検出出力信号に応答して制御駆動ユニット２はハイサイドトランジスタＱ１とローサイドトランジスタＱ２の両者をオフ状態に制御する。この状態が、図６に示された両トランジスタＱ１・Ｑ２・オフ時間(Ｔ３)である。従って、この期間では、ハイサイドトランジスタＱ１とローサイドトランジスタＱ２との両者がオフ状態であるので、ローパスフィルタＬＰＦの容量Ｃの充電電荷からの放電電流により負荷ＬＯＡＤが駆動され、図６に示したように、出力電圧端子の出力電圧ＶOUTが徐々に低下する。その結果、出力電圧ＶOUTが基準電圧Ｖrefに低下して、コンパレータ(ＣＭＰ)３の検出出力信号ＣＭＰ３ ＯＵＴＰＵＴとコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４のワンショットパルス出力信号ＣＯＴ４ ＯＵＴＰＵＴが生成される。従って、ハイサイドトランジスタＱ１が再度オン状態に制御され、上述した動作が繰り返され、出力電圧端子の出力電圧ＶOUTが所定のリップル電圧Ｖrippleの範囲で安定化されるものである。 As shown in FIG. 6, the reverse current I R described with reference to FIG. 9 is generated as the inductor current I L is about to decrease to 0 A (zero ampere) or less. This state is detected by the reverse current detection circuit (RID) 5, and in response to the detection output signal of the reverse current detection circuit (RID) 5, the control drive unit 2 turns off both the high side transistor Q1 and the low side transistor Q2. Control. This state is the two transistors Q1, Q2, and OFF time (T3) shown in FIG. Therefore, during this period, both the high-side transistor Q1 and the low-side transistor Q2 are in the off state, and therefore the load LOAD is driven by the discharge current from the charge of the capacitor C of the low-pass filter LPF, as shown in FIG. In addition, the output voltage V OUT at the output voltage terminal gradually decreases. As a result, the output voltage V OUT drops to the reference voltage Vref, and the detection output signal CMP 3 OUTPUT of the comparator (CMP) 3 and the one-shot pulse output signal COT 4 OUTPUT of the constant on-time (COT) pulse generation circuit 4 are generated. Is done. Accordingly, the high-side transistor Q1 is controlled to be turned on again, the above-described operation is repeated, and the output voltage V OUT at the output voltage terminal is stabilized within a predetermined ripple voltage Vripple.

図６に示すように、ハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧによって幅広パルス幅ＷP2が選択される場合の出力電圧ＶOUTのリップル電圧Ｖrippleの大きさは、ローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧによって幅狭パルス幅ＷP1が選択される場合の出力電圧ＶOUTのリップル電圧Ｖrippleの大きさよりも大きくなる。 As shown in FIG. 6, when the wide pulse width W P2 is selected by the light load detection signal LLSG at the high level “H”, the magnitude of the ripple voltage Vripple of the output voltage VOUT is light at the low level “L”. It becomes larger than the ripple voltage Vripple of the output voltage VOUT when the narrow pulse width W P1 is selected by the load detection signal LLSG.

従って、軽負荷時の電力変換効率を改善するために、ワンショットパルス出力信号ＣＯＴ４ ＯＵＴＰＵＴのパルス幅を幅狭パルス幅ＷP1から幅広パルス幅ＷP2に切り替えることで、上記(４)式に従ってスイッチング周波数ｆswを低下して、スイッチング損失を低減することは有益である。しかし、ワンショットパルス出力信号ＣＯＴ４ ＯＵＴＰＵＴのパルス幅を幅狭パルス幅ＷP1から幅広パルス幅ＷP2に切り替えることで、図６に示すように、出力電圧ＶOUTのリップル電圧Ｖrippleが増大するものである。 Therefore, in order to improve the power conversion efficiency at light load, the switching of the pulse width of the one-shot pulse output signal COT4 OUTPUT from the narrow pulse width W P1 to the wide pulse width W P2 is performed according to the above equation (4). It is beneficial to reduce the switching loss by reducing the frequency fsw. However, by switching the pulse width of the one-shot pulse output signal COT4 OUTPUT from the narrow pulse width W P1 to the wide pulse width W P2 , the ripple voltage Vripple of the output voltage VOUT increases as shown in FIG. is there.

このように、ワンショットパルス出力信号のパルス幅の切換によるスイッチング損失の低減と出力電圧のリップル電圧の増大とは、トレードオフの関係にあるものである。   Thus, there is a trade-off relationship between the reduction of switching loss and the increase of the ripple voltage of the output voltage by switching the pulse width of the one-shot pulse output signal.

しかし、中央処理ユニット(ＣＰＵ)等の負荷ＬＯＡＤがスリープモードとなることで負荷電流ＩOUTが減少して、それによりワンショットパルス出力信号のパルス幅が幅狭パルス幅ＷP1から幅広パルス幅ＷP2に切り替えられ、出力電圧ＶOUTのリップル電圧Ｖrippleが増大することは大きな欠点とはならない。すなわち、スリープモードの中央処理ユニット(ＣＰＵ)等の負荷ＬＯＡＤに供給される動作電圧である出力電圧ＶOUTがリップル電圧Ｖrippleを含んでも、特に問題はない。中央処理ユニット(ＣＰＵ)等の負荷ＬＯＡＤがスリープモードからアクティブモードに遷移することで、負荷電流ＩOUTが増大して、それによりワンショットパルス出力信号のパルス幅が幅広パルス幅ＷP2から幅狭パルス幅ＷP1に切り替えられて、出力電圧ＶOUTのリップル電圧Ｖrippleが減少することとなる。 However, when the load LOAD of the central processing unit (CPU) or the like is in the sleep mode, the load current I OUT is reduced, so that the pulse width of the one-shot pulse output signal is changed from the narrow pulse width W P1 to the wide pulse width W. Switching to P2 and increasing the ripple voltage Vripple of the output voltage VOUT is not a major drawback. That is, there is no particular problem even if the output voltage VOUT that is the operating voltage supplied to the load LOAD such as the central processing unit (CPU) in the sleep mode includes the ripple voltage Vripple. By load LOAD, such as a central processing unit (CPU) transitions from the sleep mode to the active mode, the load current I OUT is increased, whereby a narrow pulse width of the one-shot pulse output signal from the wide pulse width W P2 By switching to the pulse width W P1 , the ripple voltage Vripple of the output voltage V OUT decreases.

《連続モード(ＣＣＭ)および不連続モード(ＤＣＭ)》
図７は、図１乃至図６に示した実施の形態１による半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータの重負荷時の連続モード(ＣＣＭ)の動作および軽負荷時の不連続モード(ＤＣＭ)の動作を説明する図である。 << continuous mode (CCM) and discontinuous mode (DCM) >>
FIG. 7 shows a continuous mode (CCM) operation at heavy load and a discontinuous mode (DCM at light load) of the DC-DC converter using the semiconductor integrated circuit IC according to the first embodiment shown in FIGS. FIG.

図７に示したように、連続モード(ＣＣＭ)では、インダクタＬの電流ＩLの最小値は０Ａより大きくなり、スイッチング周波数ｆswは負荷電流ＩOUTの大きさに無関係に一定値となって、出力電圧ＶOUTと入力電源電圧ＶINとコンスタント・オン時間(Ｔ１)のオンタイムＴONである幅狭パルス幅ＷP1とに従って上記(３)式によって与えられる。 As shown in FIG. 7, in the continuous mode (CCM), the minimum value of the current I L of the inductor L is greater than 0A, and the switching frequency fsw becomes a constant value regardless of the magnitude of the load current I OUT . It is given by the above equation (3) according to the output voltage V OUT , the input power supply voltage V IN and the narrow pulse width W P1 which is the on time T ON of the constant on time (T1).

また図７に示したように、不連続モード(ＤＣＭ)の破線の特性ＬWP1は、軽負荷検出回路(ＬＬＤＥＴ)６の出力端子のローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧによってワンショットパルス出力信号のパルス幅として幅狭パルス幅ＷP1が選択された場合の特性を示すものである。 As shown in FIG. 7, the broken line characteristic L WP1 of the discontinuous mode (DCM) is a one-shot pulse generated by the light load detection signal LLSG at the low level “L” at the output terminal of the light load detection circuit (LLDET) 6. This shows characteristics when the narrow pulse width W P1 is selected as the pulse width of the output signal.

更に図７に示したように、不連続モード(ＤＣＭ)の実線の特性ＬWP2は、軽負荷検出回路(ＬＬＤＥＴ)６の出力端子からのハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧに応答してコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４がワンショットパルス出力信号ＰＬＳのパルス幅として幅広パルス幅ＷP2が選択した場合の特性を示すものである。 Further, as shown in FIG. 7, the solid line characteristic L WP2 of the discontinuous mode (DCM) is responsive to the high level “H” light load detection signal LLSG from the output terminal of the light load detection circuit (LLDET) 6. The constant on-time (COT) pulse generation circuit 4 shows the characteristics when the wide pulse width W P2 is selected as the pulse width of the one-shot pulse output signal PLS.

最初に、図１乃至図６に示した実施の形態１による半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータは、負荷電流ＩOUTが大きな状態で動作を開始するので、上述した境界電流ＩBOUNDARYよりも負荷電流ＩOUTが大きな重負荷時の連続モード(ＣＣＭ)の動作となっている。 First, since the DC-DC converter using the semiconductor integrated circuit IC according to the first embodiment shown in FIGS. 1 to 6 starts operating with a large load current I OUT , the above-described boundary current I BOUNDARY is used. The operation is continuous mode (CCM) when the load current I OUT is heavy and heavy.

負荷電流ＩOUTが境界電流ＩBOUNDARYよりも減少すると、ＤＣ−ＤＣコンバータは重負荷時の連続モード(ＣＣＭ)の動作から軽負荷時の不連続モード(ＤＣＭ)の動作に遷移する。この遷移の直後の軽負荷時の不連続モード(ＤＣＭ)の動作は、不連続モード(ＤＣＭ)の破線の特性ＬWP1によって決定される。この状態での負荷電流ＩOUTは比較的大きく、軽負荷の程度は低いので、軽負荷検出回路(ＬＬＤＥＴ)６の出力端子からはローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧが軽負荷検出回路(ＬＬＤＥＴ)６により生成されて、ワンショットパルス出力信号のパルス幅として幅狭パルス幅ＷP1がコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４で選択される。 When the load current I OUT decreases below the boundary current I BOUNDARY , the DC-DC converter transitions from a continuous mode (CCM) operation at heavy load to a discontinuous mode (DCM) operation at light load. The operation of the discontinuous mode (DCM) at light load immediately after this transition is determined by the broken line characteristic LWP1 of the discontinuous mode (DCM). Since the load current I OUT in this state is relatively large and the light load is low, the light load detection signal LLSG of the low level “L” is output from the output terminal of the light load detection circuit (LLDET) 6 to the light load detection circuit. The narrow pulse width W P1 generated by (LLDET) 6 is selected by the constant on-time (COT) pulse generation circuit 4 as the pulse width of the one-shot pulse output signal.

従って、程度の低い軽負荷時のローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧに応答する図１の実施の形態１の半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータの不連続モード(ＤＣＭ)でのスイッチング周波数ｆswは、上記(２)式に従って下記(５)式で与えられる。   Accordingly, in the discontinuous mode (DCM) of the DC-DC converter using the semiconductor integrated circuit IC of the first embodiment shown in FIG. 1 that responds to the low level “L” light load detection signal LLSG at a light load of a low degree. The switching frequency fsw is given by the following equation (5) according to the above equation (2).

Figure 2014007809
Figure 2014007809

例えば、中央処理ユニット(ＣＰＵ)等の負荷ＬＯＡＤがスリープモードとなることで負荷電流ＩOUTが減少すると、上記(５)式に従ってスイッチング周波数ｆswが低下する。このスイッチング周波数ｆswの低下に応答してハイサイドトランジスタＱ１とローサイドトランジスタＱ２の両者のオフ時間(Ｔ３)が長くなる。 For example, when the load current I OUT decreases due to the load LOAD of the central processing unit (CPU) or the like being in the sleep mode, the switching frequency fsw decreases according to the above equation (5). In response to the decrease in the switching frequency fsw, the off time (T3) of both the high-side transistor Q1 and the low-side transistor Q2 becomes longer.

図３に示した軽負荷検出回路(ＬＬＤＥＴ)６による軽負荷と重負荷の判別は両トランジスタＱ１・Ｑ２・オフ時間(Ｔ３)の長短によって判別され、抵抗６３と容量６４とで決定される所定の時間よりも両者のオフ時間(Ｔ３)が長くなると、程度の高い軽負荷状態を示すハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧが生成される。   Discrimination between light load and heavy load by the light load detection circuit (LLDET) 6 shown in FIG. 3 is determined by the length of both transistors Q1, Q2, and off time (T3), and is determined by a resistor 63 and a capacitor 64. When both of the off times (T3) become longer than the above time, a light load detection signal LLSG of high level “H” indicating a high light load state is generated.

その結果、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４はハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧに応答してワンショットパルス出力信号のパルス幅として幅広パルス幅ＷP2を選択するので、この状態のＤＣ−ＤＣコンバータの不連続モード(ＤＣＭ)でのスイッチング周波数ｆswは、上記(４)式に従って与えられる。 As a result, the constant on-time (COT) pulse generation circuit 4 selects the wide pulse width W P2 as the pulse width of the one-shot pulse output signal in response to the light load detection signal LLSG of high level “H”. The switching frequency fsw in the discontinuous mode (DCM) of the DC-DC converter in this state is given according to the above equation (4).

図７に示したように、軽負荷検出回路(ＬＬＤＥＴ)６の軽負荷検出信号ＬＬＳＧがローレベル“Ｌ”からハイレベル“Ｈ”に変化することに応答して、図１に示した実施の形態１のＤＣ−ＤＣコンバータの不連続モード(ＤＣＭ)の周波数特性は幅狭パルス幅ＷP1で決定される破線の特性ＬWP1から幅広パルス幅ＷP2で決定される実線の特性ＬWP2へ切り替えされる。 As shown in FIG. 7, in response to the change of the light load detection signal LLSG of the light load detection circuit (LLDET) 6 from the low level “L” to the high level “H”, the implementation shown in FIG. The frequency characteristic of the discontinuous mode (DCM) of the DC-DC converter of the form 1 is switched from the broken line characteristic L WP1 determined by the narrow pulse width W P1 to the solid line characteristic L WP2 determined by the wide pulse width W P2. Is done.

尚、図７に示した境界周波数ｆBOUNDARYは、軽負荷検出回路(ＬＬＤＥＴ)６による軽負荷と重負荷の判別に使用される抵抗６３と容量６４とで決定される所定の時間に対応する周波数である。 Note that the boundary frequency f BOUNDARY shown in FIG. 7 is a frequency corresponding to a predetermined time determined by the resistor 63 and the capacitor 64 that are used to discriminate between a light load and a heavy load by the light load detection circuit (LLDET) 6. It is.

図７に示すように、幅広パルス幅ＷP2で決定される実線の特性ＬWP2のスイッチング周波数ｆswは、幅狭パルス幅ＷP1で決定される破線の特性ＬWP1のスイッチング周波数ｆswよりも低い周波数となる。従って、程度の高い軽負荷状態では、図１に示した実施の形態１の半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータの不連続モード(ＤＣＭ)でのスイッチング周波数ｆswは、最初の破線の特性ＬWP1によるスイッチング周波数ｆswの低下に適応的に応答して次の実線の特性ＬWP2に従ってスイッチング周波数ｆswを更に低下するものである。その結果、図１に示した実施の形態１の半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータによれば、程度の高い軽負荷状態における不連続モード(ＤＣＭ)の動作効率を更に改善することが可能となる。 As shown in FIG. 7, the switching frequency fsw of the solid line characteristic L WP2 determined by the wide pulse width W P2 is lower than the switching frequency fsw of the broken line characteristic L WP1 determined by the narrow pulse width W P1. It becomes. Therefore, in a light load state with a high degree, the switching frequency fsw in the discontinuous mode (DCM) of the DC-DC converter using the semiconductor integrated circuit IC of the first embodiment shown in FIG. In response to a decrease in switching frequency fsw due to L WP1, the switching frequency fsw is further decreased in accordance with the characteristic L WP2 of the next solid line. As a result, according to the DC-DC converter using the semiconductor integrated circuit IC of the first embodiment shown in FIG. 1, it is possible to further improve the operation efficiency of the discontinuous mode (DCM) in a light load state having a high degree. It becomes possible.

［実施の形態２］
図８は、図１に示したＤＣ−ＤＣコンバータを構成するための半導体集積回路ＩＣの基準電圧生成回路９として使用される実施の形態２による基準電圧生成回路９の構成を示す図である。 [Embodiment 2]
FIG. 8 is a diagram showing a configuration of the reference voltage generation circuit 9 according to the second embodiment that is used as the reference voltage generation circuit 9 of the semiconductor integrated circuit IC for configuring the DC-DC converter shown in FIG.

図８に示した実施の形態２による基準電圧生成回路９が、図５に示した実施の形態１による基準電圧生成回路９と相違するのは、次の点である。   The reference voltage generation circuit 9 according to the second embodiment shown in FIG. 8 is different from the reference voltage generation circuit 9 according to the first embodiment shown in FIG. 5 in the following points.

すなわち、図８に示した実施の形態２による基準電圧生成回路９では、第２分圧回路を構成する接地電位ＧＮＤの抵抗９５は、半導体集積回路ＩＣのＣＭＯＳ半導体集積回路チップの半導体製造プロセスで同時に製造される半導体抵抗器ではなく、半導体チップの外部の配線基板に搭載される可変抵抗器によって構成されている。   That is, in the reference voltage generation circuit 9 according to the second embodiment shown in FIG. 8, the ground potential GND resistor 95 constituting the second voltage dividing circuit is a semiconductor manufacturing process of the CMOS semiconductor integrated circuit chip of the semiconductor integrated circuit IC. It is not a semiconductor resistor manufactured at the same time but a variable resistor mounted on a wiring board outside the semiconductor chip.

更に、図５に示した基準電圧生成回路９の第２分圧回路の抵抗９４は、図８に示した実施の形態２による基準電圧生成回路９では、定電流回路９８に置換されている。この定電流回路９８は、図５に示したコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の定電流回路４０と同様にバンドギャップ基準電圧としての基準電圧Ｖrefを使用することによって定電流Ｉsを生成するように構成されることが可能である。定電流回路９８の一端と他端とは、差動増幅器９３の出力端子と外部部品の可変抵抗器９５にそれぞれ接続される。   Further, the resistor 94 of the second voltage dividing circuit of the reference voltage generating circuit 9 shown in FIG. 5 is replaced with a constant current circuit 98 in the reference voltage generating circuit 9 according to the second embodiment shown in FIG. The constant current circuit 98 uses the reference voltage Vref as a band gap reference voltage in the same manner as the constant current circuit 40 of the constant on-time (COT) pulse generation circuit 4 shown in FIG. It can be configured to generate. One end and the other end of the constant current circuit 98 are respectively connected to the output terminal of the differential amplifier 93 and the variable resistor 95 of the external component.

差動増幅器９３の出力端子からはコンパレータ３に供給される基準電圧Ｖrefが生成されて、第２分圧回路を構成する定電流回路９８と可変抵抗器９５の第２接続ノードと第１分圧回路を構成する２個の抵抗９６、９７の第１接続ノードからコンスタント・オンタイム・パルス生成回路４に供給される第２基準電圧Ｖref2と第１基準電圧Ｖref1がそれぞれ生成される。尚、定電流回路９８の一端は、差動増幅器９３の出力端子に接続するのではなく、電源電圧ＶDDに接続することも可能である。 A reference voltage Vref supplied to the comparator 3 is generated from the output terminal of the differential amplifier 93, and the constant current circuit 98 and the second connection node of the variable resistor 95 that constitute the second voltage divider circuit and the first voltage divider. A second reference voltage Vref2 and a first reference voltage Vref1 supplied to the constant on-time pulse generation circuit 4 from the first connection node of the two resistors 96 and 97 constituting the circuit are generated. Note that one end of the constant current circuit 98 is not connected to the output terminal of the differential amplifier 93 but can be connected to the power supply voltage V DD .

種々の電源のメーカーの設計ポリシーに従って、図８に示した実施の形態２による基準電圧生成回路９の可変抵抗器９５の抵抗値と第２基準電圧Ｖref2とが任意に設定されて、図１に示した半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータの不連続モード(ＤＣＭ)のスイッチング周波数ｆswが任意に設定されるものである。   According to the design policy of various power supply manufacturers, the resistance value of the variable resistor 95 and the second reference voltage Vref2 of the reference voltage generation circuit 9 according to the second embodiment shown in FIG. The switching frequency fsw of the discontinuous mode (DCM) of the DC-DC converter using the semiconductor integrated circuit IC shown is arbitrarily set.

以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on various embodiments. However, the present invention is not limited thereto, and various modifications can be made without departing from the scope of the invention. Needless to say.

例えば、図３に示した軽負荷検出回路(ＬＬＤＥＴ)６で、ＰチャネルＭＯＳトランジスタ６１のドレインとＮチャネルＭＯＳトランジスタ６２のドレインとの間に接続された抵抗６３は、図５に示した定電流回路４０や図８に示した定電流回路９８と同様に、定電流回路に置換されることが可能である。この定電流回路への置換によって、軽負荷検出回路(ＬＬＤＥＴ)６による軽負荷と重負荷との判別の精度を向上することが可能である。   For example, in the light load detection circuit (LLDET) 6 shown in FIG. 3, the resistor 63 connected between the drain of the P-channel MOS transistor 61 and the drain of the N-channel MOS transistor 62 has the constant current shown in FIG. Similar to the circuit 40 and the constant current circuit 98 shown in FIG. 8, it can be replaced with a constant current circuit. By substituting with the constant current circuit, it is possible to improve the accuracy of discrimination between the light load and the heavy load by the light load detection circuit (LLDET) 6.

また、図３に示した軽負荷検出回路(ＬＬＤＥＴ)６で、抵抗６３または定電流回路をＮチャネルＭＯＳトランジスタ６２のドレインではなくＰチャネルＭＯＳトランジスタ６１のドレインに接続することによって、容量６４の充電を抵抗６３または定電流回路によって遅延することもできる。しかし、この場合には、ノア論理回路(ＮＯＲ)の出力端子とＰチャネルＭＯＳトランジスタ６１とＮチャネルＭＯＳトランジスタ６２の両ゲートとの間にインバータを１個追加して、インバータ(Ｉｎｖ)６５の出力端子とフリップフロップ(ＦＦ)６６のセット入力端子Ｓとの間にインバータを１個追加するものとする。   Further, in the light load detection circuit (LLDET) 6 shown in FIG. 3, the resistor 63 or the constant current circuit is connected to the drain of the P-channel MOS transistor 61 instead of the drain of the N-channel MOS transistor 62, thereby charging the capacitor 64. Can be delayed by the resistor 63 or a constant current circuit. However, in this case, one inverter is added between the output terminal of the NOR logic circuit (NOR) and the gates of the P-channel MOS transistor 61 and the N-channel MOS transistor 62, and the output of the inverter (Inv) 65 One inverter is added between the terminal and the set input terminal S of the flip-flop (FF) 66.

また、図３に示した軽負荷検出回路(ＬＬＤＥＴ)６を、２個のカウンタと１個のアンド論理回路(ＡＮＤ)とによって構成することも可能である。２個のカウンタには、リング発振器等から生成されるクロック信号とハイサイドトランジスタＱ１のゲートのハイサイドスイッチ駆動信号ＶG Ｑ１とローサイドトランジスタＱ２のゲートのローサイドスイッチ駆動信号ＶG Ｑ２を供給する。すなちわ、２個のカウンタは、２個の駆動信号ＶG Ｑ１、ＶG Ｑ２のローレベル期間にクロック信号の個数をカウントするものとなる。従って、スイッチ回路１のハイサイドトランジスタＱ１とローサイドトランジスタＱ２の両トランジスタのオフ期間(Ｔ３)の長短を２個のカウンタはクロック信号のカウント数から判定する。２個のカウンタのカウント数が所定の値を超過する場合には、２個のカウンタの出力端子から生成されるハイレベルの２個のカウント出力信号に応答してアンド論理回路(ＡＮＤ)の出力端子からハイレベルの軽負荷判定信号ＬＬＳＧが生成されることが可能となる。 Further, the light load detection circuit (LLDET) 6 shown in FIG. 3 can be constituted by two counters and one AND logic circuit (AND). The two counters are supplied with a clock signal generated from a ring oscillator or the like, a high side switch drive signal V G Q1 for the gate of the high side transistor Q1, and a low side switch drive signal V G Q2 for the gate of the low side transistor Q2. That is, the two counters count the number of clock signals during the low level period of the two drive signals V G Q1 and V G Q2. Therefore, the two counters determine the length of the off period (T3) of both the high-side transistor Q1 and the low-side transistor Q2 of the switch circuit 1 from the count number of the clock signal. When the count number of the two counters exceeds a predetermined value, the output of the AND logic circuit (AND) in response to two high-level count output signals generated from the output terminals of the two counters A high-level light load determination signal LLSG can be generated from the terminal.

更にスイッチ回路１のハイサイドトランジスタＱ１とローサイドトランジスタＱ２は、ＮチャネルパワーＭＯＳトランジスタにのみ限定されるものではない。例えば、両トランジスタＱ１、Ｑ２は、Ｎチャネルの絶縁ゲートバイポーラトランジスタ(ＩＧＢＴ：Insulated Gate Bipolar Transistor)によって構成されることも可能である。良く知られているように、絶縁ゲートバイポーラトランジスタ(ＩＧＢＴ)は入力部と出力部とに、それぞれ高入力インピーダンスの絶縁ゲートＭＯＳトランジスタ構造と低出力インピーダンスのコレクタ・エミッタ電流経路のバイポーラトランジスタ構造とを有するものである。   Furthermore, the high-side transistor Q1 and the low-side transistor Q2 of the switch circuit 1 are not limited to N-channel power MOS transistors. For example, both the transistors Q1 and Q2 can be configured by N-channel insulated gate bipolar transistors (IGBTs). As is well known, an insulated gate bipolar transistor (IGBT) has an insulated gate MOS transistor structure with a high input impedance and a bipolar transistor structure with a collector / emitter current path with a low output impedance at the input and output sections, respectively. I have it.

また更に、図３に示した軽負荷検出回路(ＬＬＤＥＴ)６において、インバータ(Ｉｎｖ)６５を高入力スレシュホールドのインバータと低入力スレシュホールドのインバータとし、フリップフロップ(ＦＦ)６６をこの２個のインバータに対応して２個のフリップフロップとし、軽負荷から重負荷までの負荷の程度を２ビットで示す軽負荷検出信号ＬＬＳＧを生成する。   Furthermore, in the light load detection circuit (LLDET) 6 shown in FIG. 3, the inverter (Inv) 65 is a high input threshold inverter and a low input threshold inverter, and the flip-flop (FF) 66 is the two Two flip-flops corresponding to the inverter are used to generate a light load detection signal LLSG indicating the degree of load from light load to heavy load in 2 bits.

従って、図１に示したコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４に、第３基準電圧Ｖref3を電圧比較器４３の反転入力端子−に供給する第３スイッチと、第４基準電圧Ｖref4を電圧比較器４３の反転入力端子−に供給する第４スイッチとを追加するものとする。更に、第１インバータ４８は第２インバータ４８とは、２ビットの軽負荷検出信号ＬＬＳＧに応答して第１スイッチと第２スイッチと第３スイッチと第４スイッチの任意の１個のオン状態に制御する４ビット出力信号を生成するデコーダ回路に置換するものとする。この際には、第４基準電圧Ｖref4と第３基準電圧Ｖref3と第２基準電圧Ｖref2と第１基準電圧Ｖref1との間に、Ｖref4＞Ｖref3＞Ｖref2＞Ｖref1＞の関係を設定するものとする。その結果、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４は、パルス幅に関してＷP4＞ＷP3＞ＷP2＞ＷP1の関係に設定された４個のパルス幅を有するワンショットパルスＰＬＳを生成する。４個のパルス幅のうちでいずれが選択されるかは、２ビットの軽負荷検出信号ＬＬＳＧによって任意に決定することが可能となる。 Accordingly, the third switch for supplying the third reference voltage Vref3 to the inverting input terminal − of the voltage comparator 43 and the fourth reference voltage Vref4 are supplied to the constant on-time (COT) pulse generation circuit 4 shown in FIG. A fourth switch supplied to the inverting input terminal − of the voltage comparator 43 is added. Further, the first inverter 48 and the second inverter 48 are turned on in any one of the first switch, the second switch, the third switch, and the fourth switch in response to the 2-bit light load detection signal LLSG. A decoder circuit that generates a 4-bit output signal to be controlled is replaced. At this time, a relationship of Vref4>Vref3>Vref2>Vref1> is set among the fourth reference voltage Vref4, the third reference voltage Vref3, the second reference voltage Vref2, and the first reference voltage Vref1. As a result, the constant on-time (COT) pulse generation circuit 4 generates a one-shot pulse PLS having four pulse widths set in a relationship of W P4 > W P3 > W P2 > W P1 with respect to the pulse width. To do. Which of the four pulse widths is selected can be arbitrarily determined by the 2-bit light load detection signal LLSG.

その結果、ＤＣ−ＤＣコンバータの不連続モード(ＤＣＭ)の動作は、相違した４本の特性直線を３段階で遷移するものとなり、負荷電流ＩOUTの低下に応答して３段階にスイッチング周波数ｆswを低下できるので、電力変換効率を更に改善することが可能となる。 As a result, the operation of the discontinuous mode (DCM) of the DC-DC converter is a transition of four different characteristic lines in three steps, and the switching frequency fsw in three steps in response to a decrease in the load current I OUT. As a result, the power conversion efficiency can be further improved.

また図１に示した実施の形態１のスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための半導体集積回路ＩＣは、システム・イン・パッケージ(ＳＩＰ)の形態に構成されたハイブリッド型半導体集積回路ＩＣにのみ限定されるものではない。例えば、この半導体集積回路ＩＣは、１個の半導体チップにハイサイドトランジスタを構成するＮチャネルパワーＭＯＳトランジスタＱ１とローサイドトランジスタを構成するＮチャネルパワーＭＯＳトランジスタＱ２とＣＭＯＳ制御・ドライバユニットとを集積化したモノリシック半導体集積回路で構成されることも可能である。   Further, the semiconductor integrated circuit IC for configuring the switching regulator type DC-DC converter of the first embodiment shown in FIG. 1 is a hybrid semiconductor integrated circuit IC configured in a system-in-package (SIP) form. It is not limited to only. For example, in this semiconductor integrated circuit IC, an N-channel power MOS transistor Q1 constituting a high-side transistor, an N-channel power MOS transistor Q2 constituting a low-side transistor, and a CMOS control / driver unit are integrated on one semiconductor chip. A monolithic semiconductor integrated circuit can also be used.

ＩＣ…半導体集積回路
ＬＯＡＤ…負荷
ＬＰＦ…ローパスフィルタ
Ｌ…インダクタ
Ｃ…容量
ＣBOOT…ブートストラップ容量
１…スイッチ回路
２…駆動制御ユニット
３…コンパレータ(ＣＭＰ)
４…コンスタント・オンタイム(ＣＯＴ)・パルス生成回路
５…逆電流検出回路(ＲＩＤ)
６…軽負荷検出回路(ＬＬＤＥＴ)
７…トリガ回路のフリップフロップ(ＦＦ)
８…アナログ回路
９…基準電圧生成電圧
ＳＷ…スイッチングノード
ＶIN…入力電源電圧
ＶOUT…出力電圧
ＶDD…電源電圧
ＧＮＤ…接地電位
Ｖref…基準電圧
Ｖref1…第１基準電圧
Ｖref2…第２基準電圧
４０…定電流回路
４１…放電スイッチトランジスタ
４２…充電容量
４３…電圧比較器
ＳＬＣＲ…波形スライサ
４４、４５…インバータ
４６…第１スイッチ
４７…第２スイッチ
４８…第１インバータ
４９…第２インバータ
ＣＮＴ−ＦＦ…制御フリップフロップ
ＬＬＳＧ…軽負荷検出信号
ＰＬＳ…ワンショットパルス
ＷP1…幅狭パルス幅
ＷP2…幅広パルス幅
６０…ノア論理回路(ＮＯＲ)
６１…ＰチャネルＭＯＳトランジスタ
６２…ＮチャネルＭＯＳトランジスタ
６３…抵抗
６４…容量
６５…インバータ(Ｉｎｖ)
６６…フリップフロップ(ＦＦ)
ＶG Ｑ１…ハイサイドスイッチ駆動信号
ＶG Ｑ２…ローサイドスイッチ駆動信号 IC ... Semiconductor integrated circuit LOAD ... Load LPF ... Low pass filter L ... Inductor C ... Capacitance C BOOT ... Bootstrap capacitance 1 ... Switch circuit 2 ... Drive control unit 3 ... Comparator (CMP)
4 ... Constant on-time (COT) pulse generation circuit 5 ... Reverse current detection circuit (RID)
6. Light load detection circuit (LLDET)
7 ... Trigger circuit flip-flop (FF)
8 ... Analog circuit 9 ... Reference voltage generation voltage SW ... Switching node VIN ... Input power supply voltage VOUT ... Output voltage VDD ... Power supply voltage GND ... Ground potential Vref ... Reference voltage Vref1 ... First reference voltage Vref2 ... Second reference voltage DESCRIPTION OF SYMBOLS 40 ... Constant current circuit 41 ... Discharge switch transistor 42 ... Charge capacity 43 ... Voltage comparator SLCR ... Waveform slicer 44, 45 ... Inverter 46 ... 1st switch 47 ... 2nd switch 48 ... 1st inverter 49 ... 2nd inverter CNT- FF ... Control flip-flop LLSG ... Light load detection signal PLS ... One shot pulse W P1 ... Narrow pulse width W P2 ... Wide pulse width 60 ... NOR logic circuit (NOR)
61 ... P-channel MOS transistor 62 ... N-channel MOS transistor 63 ... Resistor 64 ... Capacitance 65 ... Inverter (Inv)
66. Flip-flop (FF)
V G Q1 ... High-side switch drive signal V G Q2 ... Low-side switch drive signal

Claims (20)

半導体集積回路は、ハイサイドスイッチ素子とローサイドスイッチ素子とを含んだスイッチ回路と、駆動制御ユニットと、コンパレータと、コンスタント・オンタイム・パルス生成回路と、負荷検出回路とを具備するものであり、
前記ハイサイドスイッチ素子の一端には前記半導体集積回路の外部から入力電源電圧が供給可能とされ、前記ハイサイドスイッチ素子の他端と前記ローサイドスイッチ素子の一端とはスイッチングノードに接続され、前記ローサイドスイッチ素子の他端は接地電位に接続され、
前記スイッチングノードは、前記半導体集積回路の外部のインダクタと容量とを含むローパスフィルタと接続可能とされ、前記インダクタの一端は前記スイッチングノードのスイッチング電圧によって駆動可能され、前記インダクタの他端は前記容量の一端に接続され、前記前記容量の他端は前記接地電位に接続され、
前記インダクタの前記他端と前記容量の前記一端との接続ノードは、ＤＣ−ＤＣコンバータの出力端子として当該ＤＣ−ＤＣコンバータの出力電圧を生成可能とされ、
前記出力電圧に依存するフィードバック電圧と基準電圧を前記コンパレータが比較することによって、前記コンパレータの出力端子から比較出力信号が生成され、
前記コンスタント・オンタイム・パルス生成回路は、前記コンパレータの前記比較出力信号に応答して、ワンショットパルスを生成して、
前記コンスタント・オンタイム・パルス生成回路の前記ワンショットパルスに応答して、前記駆動制御ユニットは、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子とを駆動して、
前記負荷検出回路は、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子の両者が所定の時間にオフ状態であることを検出することによって、前記ＤＣ−ＤＣコンバータの前記出力端子の負荷が軽負荷状態であることを示す第１の状態の負荷検出信号を生成して、
前記負荷検出回路は、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子の両者のオフ時間が前記所定の時間よりも短時間であることを検出することによって、前記ＤＣ−ＤＣコンバータの前記出力端子の前記負荷が重負荷状態であることを示す前記第１の状態と相違する第２の状態の前記負荷検出信号を生成して、
前記コンスタント・オンタイム・パルス生成回路は、第１パルス幅と前記第１パルス幅よりも幅の広い第２パルス幅とを有する前記ワンショットパルスを生成可能とされ、
前記コンスタント・オンタイム・パルス生成回路は、前記負荷検出回路から生成される前記第１の状態の前記負荷検出信号に応答して、幅の広い前記第２パルス幅を有する前記ワンショットパルスを生成するものであり、
前記コンスタント・オンタイム・パルス生成回路は、前記負荷検出回路から生成される前記第２の状態の前記負荷検出信号に応答して、幅の狭い前記第１パルス幅を有する前記ワンショットパルスを生成する
半導体集積回路。 The semiconductor integrated circuit includes a switch circuit including a high-side switch element and a low-side switch element, a drive control unit, a comparator, a constant on-time pulse generation circuit, and a load detection circuit.
An input power supply voltage can be supplied to the one end of the high side switch element from the outside of the semiconductor integrated circuit, the other end of the high side switch element and one end of the low side switch element are connected to a switching node, and the low side switch The other end of the switch element is connected to the ground potential,
The switching node can be connected to a low-pass filter including an inductor and a capacitor outside the semiconductor integrated circuit, one end of the inductor can be driven by a switching voltage of the switching node, and the other end of the inductor is the capacitor And the other end of the capacitor is connected to the ground potential.
A connection node between the other end of the inductor and the one end of the capacitor is capable of generating an output voltage of the DC-DC converter as an output terminal of the DC-DC converter,
The comparator compares the feedback voltage depending on the output voltage and a reference voltage, thereby generating a comparison output signal from the output terminal of the comparator,
The constant on-time pulse generation circuit generates a one-shot pulse in response to the comparison output signal of the comparator,
In response to the one-shot pulse of the constant on-time pulse generation circuit, the drive control unit drives the high-side switch element and the low-side switch element,
The load detection circuit detects that both the high-side switch element and the low-side switch element are in an off state at a predetermined time, whereby the load at the output terminal of the DC-DC converter is in a light load state. Generating a first state load detection signal indicating that
The load detection circuit detects that the off time of both the high-side switch element and the low-side switch element is shorter than the predetermined time, thereby detecting the output terminal of the DC-DC converter. Generating the load detection signal in a second state different from the first state indicating that the load is in a heavy load state;
The constant on-time pulse generation circuit is capable of generating the one-shot pulse having a first pulse width and a second pulse width wider than the first pulse width;
The constant on-time pulse generation circuit generates the one-shot pulse having the wide second pulse width in response to the load detection signal in the first state generated from the load detection circuit. Is what
The constant on-time pulse generation circuit generates the one-shot pulse having the narrow first pulse width in response to the load detection signal in the second state generated from the load detection circuit. A semiconductor integrated circuit. 請求項１において、
前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子とは、第１のＮチャネルパワーＭＯＳトランジスタと第２のＮチャネルパワーＭＯＳトランジスタとによりそれぞれ構成され、
前記駆動制御ユニットは、前記第１のＮチャネルパワーＭＯＳトランジスタのゲートを駆動するハイサイドスイッチ駆動信号と前記第２のＮチャネルパワーＭＯＳトランジスタのゲートを駆動するローサイドスイッチ駆動信号とを生成して、
前記負荷検出回路は、前記ハイサイドスイッチ駆動信号と前記ローサイドスイッチ駆動信号の両者が前記所定の時間にローレベルであることを検出することによって、前記第１の状態の前記負荷検出信号を生成して、
前記負荷検出回路は、前記ハイサイドスイッチ駆動信号と前記ローサイドスイッチ駆動信号の両者が前記ローレベルである時間が前記所定の時間よりも短時間であることを検出することによって、前記第２の状態の前記負荷検出信号を生成する
半導体集積回路。 In claim 1,
The high-side switch element and the low-side switch element are each constituted by a first N-channel power MOS transistor and a second N-channel power MOS transistor,
The drive control unit generates a high-side switch drive signal for driving the gate of the first N-channel power MOS transistor and a low-side switch drive signal for driving the gate of the second N-channel power MOS transistor,
The load detection circuit generates the load detection signal in the first state by detecting that both the high-side switch drive signal and the low-side switch drive signal are at a low level at the predetermined time. And
The load detection circuit detects the second state by detecting that both the high-side switch drive signal and the low-side switch drive signal are at the low level for a time shorter than the predetermined time. A semiconductor integrated circuit for generating the load detection signal. 請求項２において、
前記半導体集積回路は、第１入力端子および第２入力端子が前記第２のＮチャネルパワーＭＯＳトランジスタのドレインおよびソースに接続された逆流検出回路を更に具備して、
前記ローパスフィルタの前記インダクタに流れるインダクタ電流が実質的にゼロ・アンペア以下に低下することに起因する逆流電流の発生を前記逆流検出回路が検出して、所定の逆流検出信号を前記駆動制御ユニットに供給して、
前記駆動制御ユニットは、前記所定の逆流検出信号に応答して、前記第１のＮチャネルパワーＭＯＳトランジスタと前記第２のＮチャネルパワーＭＯＳトランジスタの両者をオフ状態に制御する
半導体集積回路。 In claim 2,
The semiconductor integrated circuit further includes a backflow detection circuit in which a first input terminal and a second input terminal are connected to a drain and a source of the second N-channel power MOS transistor,
The backflow detection circuit detects the occurrence of a backflow current caused by the inductor current flowing through the inductor of the low-pass filter being substantially lower than zero ampere, and a predetermined backflow detection signal is sent to the drive control unit. Supply
The drive control unit is a semiconductor integrated circuit that controls both the first N-channel power MOS transistor and the second N-channel power MOS transistor in an off state in response to the predetermined backflow detection signal. 請求項３において、
前記半導体集積回路は、前記コンパレータと前記コンスタント・オンタイム・パルス生成回路との間に接続されたトリガ回路を更に具備して、
前記トリガ回路が前記コンパレータの前記比較出力信号に応答して前記コンスタント・オンタイム・パルス生成回路の入力端子を駆動することによって、前記コンスタント・オンタイム・パルス生成回路が前記ワンショットパルスを生成する
半導体集積回路。 In claim 3,
The semiconductor integrated circuit further comprises a trigger circuit connected between the comparator and the constant on-time pulse generation circuit,
The trigger circuit drives the input terminal of the constant on-time pulse generation circuit in response to the comparison output signal of the comparator, so that the constant on-time pulse generation circuit generates the one-shot pulse. Semiconductor integrated circuit. 請求項４において、
前記トリガ回路は、フリップフロップを含むものであり、
前記フリップフロップは前記コンパレータの前記比較出力信号に応答して第１の記憶状態から第２の記憶状態に遷移して、前記第２の記憶状態の期間に前記コンスタント・オンタイム・パルス生成回路が前記ワンショットパルスを生成するものであり、
前記コンスタント・オンタイム・パルス生成回路による前記ワンショットパルスの生成の終了に応答して、前記フリップフロップは前記第２の記憶状態から前記第１の記憶状態に復帰する
半導体集積回路。 In claim 4,
The trigger circuit includes a flip-flop,
The flip-flop transitions from the first storage state to the second storage state in response to the comparison output signal of the comparator, and the constant on-time pulse generation circuit is in the period of the second storage state. Generating the one-shot pulse,
A semiconductor integrated circuit in which the flip-flop returns from the second storage state to the first storage state in response to the end of the generation of the one-shot pulse by the constant on-time pulse generation circuit. 請求項３において、
前記コンスタント・オンタイム・パルス生成回路は、定電流回路と積分容量と電圧比較器とを含み、
前記積分容量は、前記コンパレータの前記比較出力信号に応答して、前記定電流回路の前記定電流によって積分電圧を生成可能とされ、
前記電圧比較器に、第１基準電圧と、前記第１基準電圧よりも高電圧レベルの第２基準電圧と、前記定電流回路の前記定電流による前記積分容量の前記積分電圧とが供給され、
前記コンスタント・オンタイム・パルス生成回路は、前記第１基準電圧と前記積分容量の前記積分電圧との前記電圧比較器による電圧比較を使用して、前記幅の狭い前記第１パルス幅を有する前記ワンショットパルスを生成するものであり、
前記コンスタント・オンタイム・パルス生成回路は、前記第２基準電圧と前記積分容量の前記積分電圧との前記電圧比較器による電圧比較を使用して、前記幅の広い前記第２パルス幅を有する前記ワンショットパルスを生成する
半導体集積回路。 In claim 3,
The constant on-time pulse generation circuit includes a constant current circuit, an integration capacitor, and a voltage comparator,
The integration capacitor is capable of generating an integration voltage by the constant current of the constant current circuit in response to the comparison output signal of the comparator.
The voltage comparator is supplied with a first reference voltage, a second reference voltage at a higher voltage level than the first reference voltage, and the integration voltage of the integration capacitor by the constant current of the constant current circuit,
The constant on-time pulse generation circuit has the narrow first pulse width using a voltage comparison by the voltage comparator between the first reference voltage and the integral voltage of the integral capacitor. One-shot pulse is generated,
The constant on-time pulse generation circuit has the wide second pulse width using the voltage comparison by the voltage comparator between the second reference voltage and the integral voltage of the integral capacitor. A semiconductor integrated circuit that generates a one-shot pulse. 請求項６において、
前記コンスタント・オンタイム・パルス生成回路は、スイッチトランジスタと第１スイッチと第２スイッチとを更に含み、
前記スイッチトランジスタは前記定電流回路と前記積分容量とに接続され、前記コンパレータの前記比較出力信号に応答して、前記スイッチトランジスタは、前記積分容量の前記定電流回路の前記定電流による前記積分電圧の生成を開始して、
前記積分容量の前記積分電圧は、前記電圧比較器の第１入力端子に供給され、
前記第１スイッチは、前記第２の状態の前記負荷検出信号に応答して、前記第１基準電圧を前記電圧比較器の第２入力端子に供給して、
前記第２スイッチは、前記第１の状態の前記負荷検出信号に応答して、前記第２基準電圧を前記電圧比較器の前記第２入力端子に供給する
半導体集積回路。 In claim 6,
The constant on-time pulse generation circuit further includes a switch transistor, a first switch, and a second switch,
The switch transistor is connected to the constant current circuit and the integration capacitor, and in response to the comparison output signal of the comparator, the switch transistor is connected to the integration voltage by the constant current of the constant current circuit of the integration capacitor. Start generating
The integration voltage of the integration capacitor is supplied to a first input terminal of the voltage comparator,
In response to the load detection signal in the second state, the first switch supplies the first reference voltage to a second input terminal of the voltage comparator,
The second switch is a semiconductor integrated circuit that supplies the second reference voltage to the second input terminal of the voltage comparator in response to the load detection signal in the first state. 請求項３において、
前記負荷検出回路は、ノア論理回路と、Ｐチャネル検出ＭＯＳトランジスタと、Ｎチャネル検出ＭＯＳトランジスタと、検出抵抗と、検出容量と、検出インバータとを含み、
前記ノア論理回路の第１入力端子と第２入力端子には、前記駆動制御ユニットから前記ハイサイドスイッチ駆動信号と前記ローサイドスイッチ駆動信号とがそれぞれ供給され、
前記Ｐチャネル検出ＭＯＳトランジスタのゲートと前記Ｎチャネル検出ＭＯＳトランジスタのゲートには、前記ノア論理回路の出力信号が共通に供給され、
前記Ｐチャネル検出ＭＯＳトランジスタのソースには電源電圧が供給されて、前記Ｎチャネル検出ＭＯＳトランジスタのソースには前記接地電位が供給され、
前記Ｐチャネル検出ＭＯＳトランジスタのドレインは前記検出抵抗の一端と前記検出容量の一端と前記検出インバータの入力端子に接続され、前記検出抵抗の他端は前記Ｎチャネル検出ＭＯＳトランジスタのドレインに接続され、前記検出容量の他端は前記接地電位に接続され、
前記検出インバータの出力端子から、前記第１の状態および前記第２の状態の前記負荷検出信号が生成される
半導体集積回路。 In claim 3,
The load detection circuit includes a NOR logic circuit, a P-channel detection MOS transistor, an N-channel detection MOS transistor, a detection resistor, a detection capacitor, and a detection inverter.
The high-side switch drive signal and the low-side switch drive signal are respectively supplied from the drive control unit to the first input terminal and the second input terminal of the NOR logic circuit,
The output signal of the NOR logic circuit is commonly supplied to the gate of the P-channel detection MOS transistor and the gate of the N-channel detection MOS transistor,
A power supply voltage is supplied to the source of the P-channel detection MOS transistor, and the ground potential is supplied to the source of the N-channel detection MOS transistor.
The drain of the P-channel detection MOS transistor is connected to one end of the detection resistor, one end of the detection capacitor, and the input terminal of the detection inverter, and the other end of the detection resistor is connected to the drain of the N-channel detection MOS transistor, The other end of the detection capacitor is connected to the ground potential,
A semiconductor integrated circuit in which the load detection signals in the first state and the second state are generated from an output terminal of the detection inverter. 請求項３において、
前記半導体集積回路は、過電流保護回路と過温度保護回路と過電圧保護回路とを含むアナログ回路を更に具備して、
前記負荷検出回路から生成される前記第１の状態の前記負荷検出信号に応答して、前記アナログ回路は活性状態から低消費電力状態に制御される
半導体集積回路。 In claim 3,
The semiconductor integrated circuit further comprises an analog circuit including an overcurrent protection circuit, an overtemperature protection circuit, and an overvoltage protection circuit,
A semiconductor integrated circuit in which the analog circuit is controlled from an active state to a low power consumption state in response to the load detection signal in the first state generated from the load detection circuit. 請求項３において、
前記半導体集積回路は、バンドギャップ基準電圧生成回路と降圧回路とを含む基準電圧生成回路を更に具備して、
前記バンドギャップ基準電圧生成回路から生成されるバンドギャップ基準電圧に基づき、前記基準電圧生成回路は前記コンパレータに供給される前記基準電圧を生成して、
前記降圧回路に前記バンドギャップ基準電圧が供給されることによって、前記降圧回路は前記コンパレータの前記電圧比較器に供給される前記第１基準電圧および前記第２基準電圧を生成する
半導体集積回路。 In claim 3,
The semiconductor integrated circuit further comprises a reference voltage generation circuit including a band gap reference voltage generation circuit and a step-down circuit,
Based on the band gap reference voltage generated from the band gap reference voltage generation circuit, the reference voltage generation circuit generates the reference voltage supplied to the comparator,
A semiconductor integrated circuit that generates the first reference voltage and the second reference voltage supplied to the voltage comparator of the comparator when the band gap reference voltage is supplied to the step-down circuit. 請求項３において、
前記駆動制御ユニットと前記コンパレータと前記コンスタント・オンタイム・パルス生成回路と前記負荷検出回路と前記逆流検出回路を含む制御・ドライバユニットとは、半導体集積回路の１個のチップに集積化され、
前記第１のＮチャネルパワーＭＯＳトランジスタのチップと、前記第２のＮチャネルパワーＭＯＳトランジスタのチップと、前記半導体集積回路の前記１個のチップとが、システム・イン・パッケージの１個のパッケージに封止された
半導体集積回路。 In claim 3,
The drive control unit, the comparator, the constant on-time pulse generation circuit, the load detection circuit, and the control / driver unit including the backflow detection circuit are integrated on one chip of a semiconductor integrated circuit,
The chip of the first N-channel power MOS transistor, the chip of the second N-channel power MOS transistor, and the one chip of the semiconductor integrated circuit are combined into one package of the system-in-package. A sealed semiconductor integrated circuit. 請求項３において、
モノリシック半導体集積回路の１個の半導体チップに、前記第１のＮチャネルパワーＭＯＳトランジスタと前記第２のＮチャネルパワーＭＯＳトランジスタと前記駆動制御ユニットと前記コンパレータと前記コンスタント・オンタイム・パルス生成回路と前記負荷検出回路と前記逆流検出回路が集積化された
半導体集積回路。 In claim 3,
One semiconductor chip of a monolithic semiconductor integrated circuit includes the first N-channel power MOS transistor, the second N-channel power MOS transistor, the drive control unit, the comparator, and the constant on-time pulse generation circuit. A semiconductor integrated circuit in which the load detection circuit and the backflow detection circuit are integrated. ハイサイドスイッチ素子とローサイドスイッチ素子とを含んだスイッチ回路と、駆動制御ユニットと、コンパレータと、コンスタント・オンタイム・パルス生成回路と、負荷検出回路とを具備する半導体集積回路の動作方法であって、
前記ハイサイドスイッチ素子の一端には前記半導体集積回路の外部から入力電源電圧が供給可能とされ、前記ハイサイドスイッチ素子の他端と前記ローサイドスイッチ素子の一端とはスイッチングノードに接続され、前記ローサイドスイッチ素子の他端は接地電位に接続され、
前記スイッチングノードは、前記半導体集積回路の外部のインダクタと容量とを含むローパスフィルタと接続可能とされ、前記インダクタの一端は前記スイッチングノードのスイッチング電圧によって駆動可能され、前記インダクタの他端は前記容量の一端に接続され、前記前記容量の他端は前記接地電位に接続され、
前記インダクタの前記他端と前記容量の前記一端との接続ノードは、ＤＣ−ＤＣコンバータの出力端子として当該ＤＣ−ＤＣコンバータの出力電圧を生成可能とされ、
前記出力電圧に依存するフィードバック電圧と基準電圧を前記コンパレータが比較することによって、前記コンパレータの出力端子から比較出力信号が生成され、
前記コンスタント・オンタイム・パルス生成回路は、前記コンパレータの前記比較出力信号に応答して、ワンショットパルスを生成して、
前記コンスタント・オンタイム・パルス生成回路の前記ワンショットパルスに応答して、前記駆動制御ユニットは、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子とを駆動して、
前記負荷検出回路は、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子の両者が所定の時間にオフ状態であることを検出することによって、前記ＤＣ−ＤＣコンバータの前記出力端子の負荷が軽負荷状態であることを示す第１の状態の負荷検出信号を生成して、
前記負荷検出回路は、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子の両者のオフ時間が前記所定の時間よりも短時間であることを検出することによって、前記ＤＣ−ＤＣコンバータの前記出力端子の前記負荷が重負荷状態であることを示す前記第１の状態と相違する第２の状態の前記負荷検出信号を生成して、
前記コンスタント・オンタイム・パルス生成回路は、第１パルス幅と前記第１パルス幅よりも幅の広い第２パルス幅とを有する前記ワンショットパルスを生成可能とされ、
前記コンスタント・オンタイム・パルス生成回路は、前記負荷検出回路から生成される前記第１の状態の前記負荷検出信号に応答して、幅の広い前記第２パルス幅を有する前記ワンショットパルスを生成するものであり、
前記コンスタント・オンタイム・パルス生成回路は、前記負荷検出回路から生成される前記第２の状態の前記負荷検出信号に応答して、幅の狭い前記第１パルス幅を有する前記ワンショットパルスを生成する
半導体集積回路の動作方法。 A method for operating a semiconductor integrated circuit comprising a switch circuit including a high-side switch element and a low-side switch element, a drive control unit, a comparator, a constant on-time pulse generation circuit, and a load detection circuit. ,
An input power supply voltage can be supplied to the one end of the high side switch element from the outside of the semiconductor integrated circuit, the other end of the high side switch element and one end of the low side switch element are connected to a switching node, and the low side switch The other end of the switch element is connected to the ground potential,
The switching node can be connected to a low-pass filter including an inductor and a capacitor outside the semiconductor integrated circuit, one end of the inductor can be driven by a switching voltage of the switching node, and the other end of the inductor is the capacitor And the other end of the capacitor is connected to the ground potential.
A connection node between the other end of the inductor and the one end of the capacitor is capable of generating an output voltage of the DC-DC converter as an output terminal of the DC-DC converter,
The comparator compares the feedback voltage depending on the output voltage and a reference voltage, thereby generating a comparison output signal from the output terminal of the comparator,
The constant on-time pulse generation circuit generates a one-shot pulse in response to the comparison output signal of the comparator,
In response to the one-shot pulse of the constant on-time pulse generation circuit, the drive control unit drives the high-side switch element and the low-side switch element,
The load detection circuit detects that both the high-side switch element and the low-side switch element are in an off state at a predetermined time, whereby the load at the output terminal of the DC-DC converter is in a light load state. Generating a first state load detection signal indicating that
The load detection circuit detects that the off time of both the high-side switch element and the low-side switch element is shorter than the predetermined time, thereby detecting the output terminal of the DC-DC converter. Generating the load detection signal in a second state different from the first state indicating that the load is in a heavy load state;
The constant on-time pulse generation circuit is capable of generating the one-shot pulse having a first pulse width and a second pulse width wider than the first pulse width;
The constant on-time pulse generation circuit generates the one-shot pulse having the wide second pulse width in response to the load detection signal in the first state generated from the load detection circuit. Is what
The constant on-time pulse generation circuit generates the one-shot pulse having the narrow first pulse width in response to the load detection signal in the second state generated from the load detection circuit. A method for operating a semiconductor integrated circuit. 請求項１３において、
前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子とは、第１のＮチャネルパワーＭＯＳトランジスタと第２のＮチャネルパワーＭＯＳトランジスタとによりそれぞれ構成され、
前記駆動制御ユニットは、前記第１のＮチャネルパワーＭＯＳトランジスタのゲートを駆動するハイサイドスイッチ駆動信号と前記第２のＮチャネルパワーＭＯＳトランジスタのゲートを駆動するローサイドスイッチ駆動信号とを生成して、
前記負荷検出回路は、前記ハイサイドスイッチ駆動信号と前記ローサイドスイッチ駆動信号の両者が前記所定の時間にローレベルであることを検出することによって、前記第１の状態の前記負荷検出信号を生成して、
前記負荷検出回路は、前記ハイサイドスイッチ駆動信号と前記ローサイドスイッチ駆動信号の両者が前記ローレベルである時間が前記所定の時間よりも短時間であることを検出することによって、前記第２の状態の前記負荷検出信号を生成する
半導体集積回路の動作方法。 In claim 13,
The high-side switch element and the low-side switch element are each constituted by a first N-channel power MOS transistor and a second N-channel power MOS transistor,
The drive control unit generates a high-side switch drive signal for driving the gate of the first N-channel power MOS transistor and a low-side switch drive signal for driving the gate of the second N-channel power MOS transistor,
The load detection circuit generates the load detection signal in the first state by detecting that both the high-side switch drive signal and the low-side switch drive signal are at a low level at the predetermined time. And
The load detection circuit detects the second state by detecting that both the high-side switch drive signal and the low-side switch drive signal are at the low level for a time shorter than the predetermined time. A method of operating a semiconductor integrated circuit that generates the load detection signal. 請求項１４において、
前記半導体集積回路は、第１入力端子および第２入力端子が前記第２のＮチャネルパワーＭＯＳトランジスタのドレインおよびソースに接続された逆流検出回路を更に具備して、
前記ローパスフィルタの前記インダクタに流れるインダクタ電流が実質的にゼロ・アンペア以下に低下することに起因する逆流電流の発生を前記逆流検出回路が検出して、所定の逆流検出信号を前記駆動制御ユニットに供給して、
前記駆動制御ユニットは、前記所定の逆流検出信号に応答して、前記第１のＮチャネルパワーＭＯＳトランジスタと前記第２のＮチャネルパワーＭＯＳトランジスタの両者をオフ状態に制御する
半導体集積回路の動作方法。 In claim 14,
The semiconductor integrated circuit further includes a backflow detection circuit in which a first input terminal and a second input terminal are connected to a drain and a source of the second N-channel power MOS transistor,
The backflow detection circuit detects the occurrence of a backflow current caused by the inductor current flowing through the inductor of the low-pass filter being substantially lower than zero ampere, and a predetermined backflow detection signal is sent to the drive control unit. Supply
A method of operating a semiconductor integrated circuit, wherein the drive control unit controls both the first N-channel power MOS transistor and the second N-channel power MOS transistor in an off state in response to the predetermined backflow detection signal. . 請求項１５において、
前記半導体集積回路は、前記コンパレータと前記コンスタント・オンタイム・パルス生成回路との間に接続されたトリガ回路を更に具備して、
前記トリガ回路が前記コンパレータの前記比較出力信号に応答して前記コンスタント・オンタイム・パルス生成回路の入力端子を駆動することによって、前記コンスタント・オンタイム・パルス生成回路が前記ワンショットパルスを生成する
半導体集積回路の動作方法。 In claim 15,
The semiconductor integrated circuit further comprises a trigger circuit connected between the comparator and the constant on-time pulse generation circuit,
The trigger circuit drives the input terminal of the constant on-time pulse generation circuit in response to the comparison output signal of the comparator, so that the constant on-time pulse generation circuit generates the one-shot pulse. A method of operating a semiconductor integrated circuit. 請求項１６において、
前記トリガ回路は、フリップフロップを含むものであり、
前記フリップフロップは前記コンパレータの前記比較出力信号に応答して第１の記憶状態から第２の記憶状態に遷移して、前記第２の記憶状態の期間に前記コンスタント・オンタイム・パルス生成回路が前記ワンショットパルスを生成するものであり、
前記コンスタント・オンタイム・パルス生成回路による前記ワンショットパルスの生成の終了に応答して、前記フリップフロップは前記第２の記憶状態から前記第１の記憶状態に復帰する
半導体集積回路の動作方法。 In claim 16,
The trigger circuit includes a flip-flop,
The flip-flop transitions from the first storage state to the second storage state in response to the comparison output signal of the comparator, and the constant on-time pulse generation circuit is in the period of the second storage state. Generating the one-shot pulse,
A method of operating a semiconductor integrated circuit, wherein the flip-flop returns from the second storage state to the first storage state in response to the end of the generation of the one-shot pulse by the constant on-time pulse generation circuit. 請求項１５において、
前記コンスタント・オンタイム・パルス生成回路は、定電流回路と積分容量と電圧比較器とを含み、
前記積分容量は、前記コンパレータの前記比較出力信号に応答して、前記定電流回路の前記定電流によって積分電圧を生成可能とされ、
前記電圧比較器に、第１基準電圧と、前記第１基準電圧よりも高電圧レベルの第２基準電圧と、前記定電流回路の前記定電流による前記積分容量の前記積分電圧とが供給され、
前記コンスタント・オンタイム・パルス生成回路は、前記第１基準電圧と前記積分容量の前記積分電圧との前記電圧比較器による電圧比較を使用して、前記幅の狭い前記第１パルス幅を有する前記ワンショットパルスを生成するものであり、
前記コンスタント・オンタイム・パルス生成回路は、前記第２基準電圧と前記積分容量の前記積分電圧との前記電圧比較器による電圧比較を使用して、前記幅の広い前記第２パルス幅を有する前記ワンショットパルスを生成する
半導体集積回路の動作方法。 In claim 15,
The constant on-time pulse generation circuit includes a constant current circuit, an integration capacitor, and a voltage comparator,
The integration capacitor is capable of generating an integration voltage by the constant current of the constant current circuit in response to the comparison output signal of the comparator.
The voltage comparator is supplied with a first reference voltage, a second reference voltage at a higher voltage level than the first reference voltage, and the integration voltage of the integration capacitor by the constant current of the constant current circuit,
The constant on-time pulse generation circuit has the narrow first pulse width using a voltage comparison by the voltage comparator between the first reference voltage and the integral voltage of the integral capacitor. One-shot pulse is generated,
The constant on-time pulse generation circuit has the wide second pulse width using the voltage comparison by the voltage comparator between the second reference voltage and the integral voltage of the integral capacitor. A method of operating a semiconductor integrated circuit that generates a one-shot pulse. 請求項１８において、
前記コンスタント・オンタイム・パルス生成回路は、スイッチトランジスタと第１スイッチと第２スイッチとを更に含み、
前記スイッチトランジスタは前記定電流回路と前記積分容量とに接続され、前記コンパレータの前記比較出力信号に応答して、前記スイッチトランジスタは、前記積分容量の前記定電流回路の前記定電流による前記積分電圧の生成を開始して、
前記積分容量の前記積分電圧は、前記電圧比較器の第１入力端子に供給され、
前記第１スイッチは、前記第２の状態の前記負荷検出信号に応答して、前記第１基準電圧を前記電圧比較器の第２入力端子に供給して、
前記第２スイッチは、前記第１の状態の前記負荷検出信号に応答して、前記第２基準電圧を前記電圧比較器の前記第２入力端子に供給する
半導体集積回路の動作方法。 In claim 18,
The constant on-time pulse generation circuit further includes a switch transistor, a first switch, and a second switch,
The switch transistor is connected to the constant current circuit and the integration capacitor, and in response to the comparison output signal of the comparator, the switch transistor is connected to the integration voltage by the constant current of the constant current circuit of the integration capacitor. Start generating
The integration voltage of the integration capacitor is supplied to a first input terminal of the voltage comparator,
In response to the load detection signal in the second state, the first switch supplies the first reference voltage to a second input terminal of the voltage comparator,
The operation method of the semiconductor integrated circuit, wherein the second switch supplies the second reference voltage to the second input terminal of the voltage comparator in response to the load detection signal in the first state. 請求項１５において、
前記負荷検出回路は、ノア論理回路と、Ｐチャネル検出ＭＯＳトランジスタと、Ｎチャネル検出ＭＯＳトランジスタと、検出抵抗と、検出容量と、検出インバータとを含み、
前記ノア論理回路の第１入力端子と第２入力端子には、前記駆動制御ユニットから前記ハイサイドスイッチ駆動信号と前記ローサイドスイッチ駆動信号とがそれぞれ供給され、
前記Ｐチャネル検出ＭＯＳトランジスタのゲートと前記Ｎチャネル検出ＭＯＳトランジスタのゲートには、前記ノア論理回路の出力信号が共通に供給され、
前記Ｐチャネル検出ＭＯＳトランジスタのソースには電源電圧が供給されて、前記Ｎチャネル検出ＭＯＳトランジスタのソースには前記接地電位が供給され、
前記Ｐチャネル検出ＭＯＳトランジスタのドレインは前記検出抵抗の一端と前記検出容量の一端と前記検出インバータの入力端子に接続され、前記検出抵抗の他端は前記Ｎチャネル検出ＭＯＳトランジスタのドレインに接続され、前記検出容量の他端は前記接地電位に接続され、
前記検出インバータの出力端子から、前記第１の状態および前記第２の状態の前記負荷検出信号が生成される
半導体集積回路の動作方法。 In claim 15,
The load detection circuit includes a NOR logic circuit, a P-channel detection MOS transistor, an N-channel detection MOS transistor, a detection resistor, a detection capacitor, and a detection inverter.
The high-side switch drive signal and the low-side switch drive signal are respectively supplied from the drive control unit to the first input terminal and the second input terminal of the NOR logic circuit,
The output signal of the NOR logic circuit is commonly supplied to the gate of the P-channel detection MOS transistor and the gate of the N-channel detection MOS transistor,
A power supply voltage is supplied to the source of the P-channel detection MOS transistor, and the ground potential is supplied to the source of the N-channel detection MOS transistor.
The drain of the P-channel detection MOS transistor is connected to one end of the detection resistor, one end of the detection capacitor, and the input terminal of the detection inverter, and the other end of the detection resistor is connected to the drain of the N-channel detection MOS transistor, The other end of the detection capacitor is connected to the ground potential,
A method of operating a semiconductor integrated circuit, wherein the load detection signals in the first state and the second state are generated from an output terminal of the detection inverter.
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