JP2014007178A - Method for manufacturing vertical structure light-emitting element - Google Patents

Method for manufacturing vertical structure light-emitting element Download PDF

Info

Publication number
JP2014007178A
JP2014007178A JP2012139569A JP2012139569A JP2014007178A JP 2014007178 A JP2014007178 A JP 2014007178A JP 2012139569 A JP2012139569 A JP 2012139569A JP 2012139569 A JP2012139569 A JP 2012139569A JP 2014007178 A JP2014007178 A JP 2014007178A
Authority
JP
Japan
Prior art keywords
silicon substrate
substrate
light emitting
emitting element
vertical structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012139569A
Other languages
Japanese (ja)
Other versions
JP5891436B2 (en
Inventor
Shogo Okita
尚吾 置田
Atsushi Harigai
篤史 針貝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2012139569A priority Critical patent/JP5891436B2/en
Publication of JP2014007178A publication Critical patent/JP2014007178A/en
Application granted granted Critical
Publication of JP5891436B2 publication Critical patent/JP5891436B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Led Devices (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a method for manufacturing a vertical structure light-emitting element with less thermal damage.SOLUTION: A method for manufacturing a plurality of vertical structure light-emitting elements by dicing a lamination part including a light-emitting layer formed on a sapphire substrate includes: a silicon substrate preparation step of preparing a silicon substrate in which the lamination parts separated from the sapphire substrate and divided along an individual element formation region are arranged on a surface thereof; a mask arrangement step of arranging a mask so as to cover an exposed surface of each lamination part; and a light-emitting element formation step of forming a plurality of diced vertical structure light-emitting elements by dividing the silicon substrate in which each lamination part is arranged by plasma-etching the surface of the silicon substrate exposed between adjacent lamination parts.

Description

本発明は、発光素子の製造方法に関し、特に縦型構造発光素子の製造方法に関する。   The present invention relates to a method for manufacturing a light emitting device, and more particularly to a method for manufacturing a vertical structure light emitting device.

昨今、縦型構造発光素子いわゆるバーティカル型発光素子の開発が進んでいる。バーティカル型発光素子とは、電流を流すと発光する発光層の上下にp型電極およびn型電極をそれぞれ配置し、両電極間において縦方向(上下方向)に電流を流すことにより発光層を発光させるようにした発光素子である。このようなバーティカル型発光素子は、従来の発光素子と比較して高輝度化を実現することが期待されており、トンネルのライトや車のライトなど高輝度化・大電流化が求められる用途で有望視されている。   In recent years, vertical type light emitting devices, so-called vertical light emitting devices, have been developed. A vertical light-emitting element has a p-type electrode and an n-type electrode arranged above and below a light-emitting layer that emits light when a current is passed, and emits light from the light-emitting layer by passing a current in the vertical direction (vertical direction) between both electrodes. It is the light emitting element made to make it. Such vertical light-emitting elements are expected to achieve higher brightness than conventional light-emitting elements. For applications that require higher brightness and higher current, such as tunnel lights and car lights. Promising.

バーティカル型発光素子の製造方法としては、例えば特許文献1の方法がある。特許文献1の方法によれば、基板を分割することにより基板をダイへと分離するダイシング工程(個片化工程)が行われる。このような個片化工程として一般的なものは、高速回転するブレードによる切断があるが、これに代わる技術としてレーザーダイシングやステルスダイシングがある。レーザーダイシングとは、基板の表面にレーザーを照射することにより基板をダイへと分離する個片化方法である。ステルスダイシングとは、基板の内部にレーザーを照射して任意の位置に改質層を形成させて、テープエキスパンドなどで外部応力を加えることにより基板表面に亀裂を成長させてダイへと分離する個片化方法である。   As a method for manufacturing a vertical light-emitting element, for example, there is a method disclosed in Patent Document 1. According to the method of Patent Document 1, a dicing process (dividing into individual pieces) for separating the substrate into dies by dividing the substrate is performed. As a general process for dividing into individual pieces, there is cutting with a blade that rotates at high speed, but there are laser dicing and stealth dicing as alternative techniques. Laser dicing is an individualization method in which a substrate is separated into dies by irradiating the surface of the substrate with a laser. Stealth dicing is a process in which a substrate is irradiated with a laser to form a modified layer at an arbitrary position, and external stress is applied with tape expand etc. to grow cracks on the substrate surface and separate into dies. It is a tidy method.

特開2010−518433号公報JP 2010-518433 A

しかしながら、レーザーダイシングやステルスダイシングによれば、電極を構成するGaN(ガリウムナイトライド)や基板にレーザーの熱が伝わるため、熱ダメージにより電極や基板が劣化してしまう。このように、発光素子を構成する電極や基板の劣化が生じると、発光素子の品質が低下してしまい、結果として発光素子の輝度が下がってしまう。   However, according to laser dicing and stealth dicing, the heat of the laser is transmitted to GaN (gallium nitride) and the substrate constituting the electrode, and thus the electrode and the substrate are deteriorated due to thermal damage. As described above, when the electrodes and the substrate constituting the light emitting element are deteriorated, the quality of the light emitting element is lowered, and as a result, the luminance of the light emitting element is lowered.

従って、本発明の目的は、上記課題を解決することにあって、発光素子の個片化工程においてプラズマエッチングを用いることにより、熱ダメージの少ない縦型構造発光素子の製造方法を提供することにある。   Accordingly, an object of the present invention is to solve the above-described problems, and to provide a method for manufacturing a vertical structure light emitting device with less thermal damage by using plasma etching in the step of dividing the light emitting device. is there.

上記目的を達成するために、本発明は以下のように構成する。   In order to achieve the above object, the present invention is configured as follows.

本発明の第1態様によれば、サファイア基板上に形成された発光層を含む積層部を個片化して、複数の縦型構造発光素子を製造する方法であって、
サファイア基板上から分離され、個々の素子形成領域に沿って分割された積層部が表面に配置されたシリコン基板を準備するシリコン基板準備工程と、
それぞれの積層部の露出表面を覆うようにマスクを配置するマスク配置工程と、
隣接する積層部間にて露出されたシリコン基板の表面に対してプラズマエッチング処理を施し、その後、それぞれの積層部が配置されたシリコン基板を分割して、個片化された複数の縦型構造発光素子を形成する発光素子形成工程とを含む、縦型発光素子の製造方法を提供する。
According to a first aspect of the present invention, there is provided a method of manufacturing a plurality of vertical structure light emitting devices by separating a stacked portion including a light emitting layer formed on a sapphire substrate,
A silicon substrate preparation step of preparing a silicon substrate separated from the sapphire substrate and divided on each element formation region and having a laminated portion disposed on the surface;
A mask placement step of placing a mask so as to cover the exposed surface of each stacked portion;
Plasma etching is performed on the surface of the silicon substrate exposed between adjacent laminated parts, and then the silicon substrate on which each laminated part is arranged is divided into a plurality of individual vertical structures There is provided a method for manufacturing a vertical light emitting element, including a light emitting element forming step of forming a light emitting element.

本発明の第2態様によれば、シリコン基板準備工程は、
サファイア基板上に形成された積層部を、プラズマエッチング処理により個々の素子形成領域に沿って分割する積層部個片化工程と、分割されたサファイア基板上の積層部をシリコン基板上に配置する積層部配置工程と、サファイア基板から積層部およびシリコン基板を分離する分離工程とを含む、第1態様に記載の縦型発光素子の製造方法を提供する。
According to the second aspect of the present invention, the silicon substrate preparation step includes:
Laminating part singulation process for dividing the laminated part formed on the sapphire substrate along each element forming region by plasma etching, and a laminated part for arranging the laminated part on the divided sapphire substrate on the silicon substrate The manufacturing method of the vertical light emitting element as described in a 1st aspect is provided including the part arrangement | positioning process and the isolation | separation process which isolate | separates a laminated part and a silicon substrate from a sapphire substrate.

本発明の第3態様によれば、シリコン基板準備工程は、
サファイア基板上に形成された積層部をシリコン基板上に配置する積層部配置工程と、サファイア基板から積層部およびシリコン基板を分離する分離工程と、プラズマエッチングを行って、シリコン基板上の積層部を個々の素子形成領域に沿って分割する積層部個片化工程とを含む、第1態様に記載の縦型発光素子の製造方法を提供する。
According to the third aspect of the present invention, the silicon substrate preparation step includes:
A stacking portion placement step for placing the stacking portion formed on the sapphire substrate on the silicon substrate; a separation step for separating the stacking portion and the silicon substrate from the sapphire substrate; and plasma etching to form the stacking portion on the silicon substrate. A method for manufacturing a vertical light-emitting element according to the first aspect is provided, which includes a laminated part singulation step that is divided along individual element formation regions.

本発明の第4態様によれば、発光素子形成工程において、プラズマエッチング処理により、個々の素子形成領域に沿ってシリコン基板表面を掘り下げる工程と、シリコン基板上の積層部配置側とは逆側の表面にてシリコン基板の研削加工を行うことで、個々の素子形成領域に沿ってシリコン基板を分割する工程とを含む、第1態様から第3態様のいずれか1つに記載の縦型発光素子の製造方法を提供する。   According to the fourth aspect of the present invention, in the light emitting element forming step, the step of digging the surface of the silicon substrate along the individual element forming regions by the plasma etching process and the side opposite to the stacked portion arrangement side on the silicon substrate are performed. The vertical light emitting device according to any one of the first to third embodiments, comprising: a step of grinding the silicon substrate on the surface to divide the silicon substrate along each element formation region. A manufacturing method is provided.

本発明の第5態様によれば、発光素子形成工程において、プラズマエッチング処理によりシリコン基板を除去することで、個々の素子形成領域に沿ってシリコン基板を分割する、第1態様から第3態様のいずれか1つに記載の縦型発光素子の製造方法を提供する。   According to the fifth aspect of the present invention, in the light emitting element forming step, the silicon substrate is divided along the individual element formation regions by removing the silicon substrate by plasma etching. A method for manufacturing the vertical light-emitting device according to any one of the above is provided.

発光素子の個片化工程においてプラズマエッチングを用いることにより、熱ダメージの少ない縦型構造発光素子の製造方法を提供することができる。   By using plasma etching in the individualization step of the light emitting element, a manufacturing method of the vertical structure light emitting element with less thermal damage can be provided.

本発明の実施の形態1の縦型構造発光素子の製造方法にて取り扱われる第1の基板の断面図Sectional drawing of the 1st board | substrate handled with the manufacturing method of the vertical structure light emitting element of Embodiment 1 of this invention 本発明の実施の形態1の縦型構造発光素子の製造方法にて取り扱われる第2の基板の断面図Sectional drawing of the 2nd board | substrate handled with the manufacturing method of the vertical structure light emitting element of Embodiment 1 of this invention 実施の形態1の縦型構造発光素子の製造方法の手順のフローチャートFlowchart of the procedure of the manufacturing method of the vertical structure light emitting device of the first embodiment 実施の形態1の縦型構造発光素子の製造方法の手順を示す第1の基板の断面図Sectional drawing of the 1st board | substrate which shows the procedure of the manufacturing method of the vertical structure light emitting element of Embodiment 1. FIG. 実施の形態1の縦型構造発光素子の製造方法の手順を示す第2の基板の断面図Sectional drawing of the 2nd board | substrate which shows the procedure of the manufacturing method of the vertical structure light emitting element of Embodiment 1. FIG. 実施の形態1の縦型構造発光素子の製造方法の手順を示す第2の基板の断面図Sectional drawing of the 2nd board | substrate which shows the procedure of the manufacturing method of the vertical structure light emitting element of Embodiment 1. FIG. 実施の形態1の縦型構造発光素子の製造方法の手順を示す第2の基板の断面図Sectional drawing of the 2nd board | substrate which shows the procedure of the manufacturing method of the vertical structure light emitting element of Embodiment 1. FIG. 実施の形態1の変形例にかかる縦型構造発光素子の製造方法の手順のフローチャートFlowchart of the procedure of the manufacturing method of the vertical structure light emitting element according to the modification of the first embodiment. 実施の形態1の変形例にかかる縦型構造発光素子の製造方法の手順を示す第1の基板および第2の基板の断面図Sectional drawing of the 1st board | substrate and 2nd board | substrate which show the procedure of the manufacturing method of the vertical structure light emitting element concerning the modification of Embodiment 1 実施の形態1の変形例にかかる縦型構造発光素子の製造方法の手順を示す第2の基板の断面図Sectional drawing of the 2nd board | substrate which shows the procedure of the manufacturing method of the vertical structure light emitting element concerning the modification of Embodiment 1. FIG. 実施の形態1の変形例にかかる縦型構造発光素子の製造方法の手順を示す第2の基板の断面図Sectional drawing of the 2nd board | substrate which shows the procedure of the manufacturing method of the vertical structure light emitting element concerning the modification of Embodiment 1. FIG. 本発明の実施の形態2の縦型構造発光素子の製造方法の手順のフローチャートThe flowchart of the procedure of the manufacturing method of the vertical structure light emitting element of Embodiment 2 of this invention 実施の形態2の縦型構造発光素子の製造方法の手順を示す第1の基板および第2の基板の断面図Sectional drawing of the 1st board | substrate and 2nd board | substrate which shows the procedure of the manufacturing method of the vertical structure light emitting element of Embodiment 2. FIG. 実施の形態2の縦型構造発光素子の製造方法の手順を示す第2の基板の断面図Sectional drawing of the 2nd board | substrate which shows the procedure of the manufacturing method of the vertical structure light emitting element of Embodiment 2. FIG.

以下に、本発明にかかる実施の形態を図面に基づいて詳細に説明する。   Embodiments according to the present invention will be described below in detail with reference to the drawings.

(実施の形態1)
本発明の実施の形態1にかかる縦型構造発光素子の製造方法にて取り扱われる第1の基板1および第2の基板8の構成について、図1の第1の基板1の断面図(部分)および図2の第2の基板8の断面図(部分)を用いて説明する。
(Embodiment 1)
FIG. 1 is a cross-sectional view (part) of the first substrate 1 in FIG. 1 regarding the configuration of the first substrate 1 and the second substrate 8 handled by the method for manufacturing a vertical structure light emitting element according to the first embodiment of the present invention. 2 and a cross-sectional view (part) of the second substrate 8 in FIG.

図1に示すように、第1の基板1は、サファイア基板2と、サファイア基板2上に配置された積層部3とを備えている。なお、図示上面側である第1の基板1における積層部3側の面を表面1Aとし、図示下面側を裏面1Bとして以降の説明を行う。   As shown in FIG. 1, the first substrate 1 includes a sapphire substrate 2 and a stacked portion 3 disposed on the sapphire substrate 2. In the following description, the surface on the laminated portion 3 side of the first substrate 1 on the upper surface side in the drawing is the front surface 1A, and the lower surface side in the drawing is the back surface 1B.

サファイア基板2は、酸化アルミニウム(Al)で形成された基板であり、本実施の形態1では、厚さ0.4mm〜1.3mmの板状に構成されている。 The sapphire substrate 2 is a substrate formed of aluminum oxide (Al 2 O 3 ), and is configured in a plate shape having a thickness of 0.4 mm to 1.3 mm in the first embodiment.

積層部3は、上から順に、p層4と、発光層5と、n層6と、バッファ層7とを備えている。積層部3は、その最下層(図1参照)に配置されたバッファ層7にて、サファイア基板2上面に接触するように配置されている。本実施の形態1では、積層部3の厚さは5μm〜10μmである。   The stacked unit 3 includes a p layer 4, a light emitting layer 5, an n layer 6, and a buffer layer 7 in order from the top. The laminated portion 3 is disposed so as to be in contact with the upper surface of the sapphire substrate 2 in the buffer layer 7 disposed in the lowermost layer (see FIG. 1). In the first embodiment, the thickness of the laminated portion 3 is 5 μm to 10 μm.

p層4およびn層6は、ともにGaN(ガリウムナイトライド)から形成される層であり、それぞれが縦型構造発光素子のp型電極およびn型電極として機能する。図1に示すように、積層部3の最上層に配置されるp層4は、第1の基板1の表面1Aの全面にわたって配置されている。   The p layer 4 and the n layer 6 are both layers formed of GaN (gallium nitride), and each function as a p-type electrode and an n-type electrode of the vertical structure light emitting element. As shown in FIG. 1, the p layer 4 disposed in the uppermost layer of the stacked unit 3 is disposed over the entire surface 1 </ b> A of the first substrate 1.

発光層5は、p層4とn層6との間に配置されており、電流が流れると発光する活性層である。p層4とn層6との間に電流が流れることにより、その間に配置された発光層5にも電流が流れ、発光層5が発光する。   The light emitting layer 5 is disposed between the p layer 4 and the n layer 6 and is an active layer that emits light when a current flows. When a current flows between the p layer 4 and the n layer 6, a current also flows through the light emitting layer 5 disposed therebetween, and the light emitting layer 5 emits light.

図2は、図1の第1の基板1をもとに、後述する縦型構造発光素子の製造方法を用いて作成される第2の基板8を示す。第2の基板8は、シリコン基板9と、金属層10と、積層部13とを備えている。なお、図示上面側である第2の基板8における積層部13側の面を表面8Aとし、図示下面側を裏面8Bとして以降の説明を行う。   FIG. 2 shows a second substrate 8 that is produced based on the first substrate 1 of FIG. 1 by using a method for manufacturing a vertical structure light emitting element described later. The second substrate 8 includes a silicon substrate 9, a metal layer 10, and a stacked portion 13. In the following description, the surface on the laminated portion 13 side of the second substrate 8 on the upper surface side in the drawing is the front surface 8A, and the lower surface side in the drawing is the back surface 8B.

シリコン基板9は板状であり、シリコン(Si)で形成された基板(Si基板)であり、ボロンドープのP型シリコン基板が用いられる。   The silicon substrate 9 has a plate shape and is a substrate (Si substrate) formed of silicon (Si), and a boron-doped P-type silicon substrate is used.

金属層10は、シリコン基板9上に配置された板状の層であり、金属で形成されている。なお、本明細書における「シリコン基板」との名称は、シリコン基板単体の名称だけでなく、金属層を含むシリコン基板の名称として用いる場合がある。   The metal layer 10 is a plate-like layer disposed on the silicon substrate 9 and is made of metal. In addition, the name “silicon substrate” in the present specification may be used not only as a name of a silicon substrate alone but also as a name of a silicon substrate including a metal layer.

積層部13は、図1に示す積層部3が、サファイア基板2から分離されるとともに上下方向逆向きに金属層10(およびシリコン基板9)上に配置されたものである。積層部13は上から順にバッファ層7と、n層6と、発光層5と、p層4とを備えており、最下層(図2参照)のp層4にて、金属層10上面に配置されている。また積層部13は、個片化された状態にて配置されている。なお、積層部13をサファイア基板2から分離する方法や個片化する方法については、後述する縦型構造発光素子の製造方法の説明の中で説明する。   The laminated portion 13 is configured such that the laminated portion 3 shown in FIG. 1 is separated from the sapphire substrate 2 and arranged on the metal layer 10 (and the silicon substrate 9) in the upside down direction. The stacked portion 13 includes a buffer layer 7, an n layer 6, a light emitting layer 5, and a p layer 4 in order from the top, and the p layer 4 in the lowest layer (see FIG. 2) has an upper surface on the metal layer 10. Has been placed. Moreover, the lamination | stacking part 13 is arrange | positioned in the state separated into pieces. In addition, the method of isolate | separating the lamination | stacking part 13 from the sapphire substrate 2, and the method of separating into pieces are demonstrated in description of the manufacturing method of the vertical structure light emitting element mentioned later.

次に、本実施の形態1にかかる縦型構造発光素子の製造方法の具体的な手順について説明する。この説明にあたって、縦型構造発光素子の製造方法の手順を示すフローチャートを図3に示し、図3のフローチャートに示すそれぞれの手順を説明するための第1の基板1および第2の基板8の断面図(部分)を図4〜図7に示す。   Next, a specific procedure of the method for manufacturing the vertical structure light emitting element according to the first embodiment will be described. In this description, FIG. 3 shows a flowchart showing a procedure of a method for manufacturing a vertical structure light emitting element, and cross sections of the first substrate 1 and the second substrate 8 for explaining the respective procedures shown in the flowchart of FIG. Figures (parts) are shown in FIGS.

(サファイア基板準備工程)
まず、図3のフローチャートのステップS1において、個片化処理を行うべく、サファイア基板2を有する第1の基板1を準備する。図4(A)に示すように、第1の基板1は、サファイア基板2と、サファイア基板2上に形成されかつ発光層5を含む積層部3とを備えている。
(Sapphire substrate preparation process)
First, in step S1 of the flowchart of FIG. 3, the first substrate 1 having the sapphire substrate 2 is prepared so as to perform the singulation process. As shown in FIG. 4A, the first substrate 1 includes a sapphire substrate 2 and a stacked portion 3 formed on the sapphire substrate 2 and including the light emitting layer 5.

(第1マスク配置工程)
次に、第1の基板1の表面1A側においてマスクを配置する(ステップS2)。具体的には、フォトリソグラフィーにより、第1の基板1の表面1Aに感光性有機物質であるレジスト11を塗布した後、露光装置を用いて、レジスト11を所望のパターンに焼き付ける。これにより、図4(B)に示すように、第1の基板1の表面1A(p層4上)の予め定められた所定位置に、マスクとしてレジスト11が配置される。なお、レジスト11は、素子形成領域17に対応するようにして配置する。
(First mask placement step)
Next, a mask is disposed on the surface 1A side of the first substrate 1 (step S2). Specifically, after applying a resist 11 which is a photosensitive organic material to the surface 1A of the first substrate 1 by photolithography, the resist 11 is baked into a desired pattern using an exposure apparatus. Thereby, as shown in FIG. 4B, the resist 11 is arranged as a mask at a predetermined position on the surface 1A (on the p layer 4) of the first substrate 1. The resist 11 is disposed so as to correspond to the element formation region 17.

(第1プラズマエッチング工程(積層部個片化工程))
次に、レジスト11が形成された第1の基板1に対して、表面1A側よりプラズマエッチング処理を行う(ステップS3)。具体的には、エッチング装置にて、装置内の圧力条件およびガス条件などを切り替えてプラズマを発生させることにより、レジスト11によって部分的に保護されている積層部3に対するエッチング処理が行われる。この積層部個片化工程では、例えば、ClとArの混合ガスなどの塩素を主成分とする混合ガスを用いてエッチング処理が行われ、積層部3表面のレジスト11をマスクとして積層部3のエッチング処理が行われる。図4(C)に示すように、積層部3がプラズマにより個々の素子形成領域17に沿って部分的に掘り下げられ、個々に分割された状態(個片化された状態)となるまで、プラズマ処理を継続する。積層部3の個片化が終了したら、プラズマの発生を停止させてプラズマエッチングを終了させる。積層部3の個片化をレーザーやステルスを用いて行うと、第1の基板1に対する熱ダメージを及ぼす可能性が高い。しかし、本実施の形態1の第1プラズマエッチング工程では、プラズマエッチングを用いて積層部3の個片化を行っているため、第1の基板1に対する熱ダメージを少なくしつつ個片化を行うことができる。なお、積層部3だけでなくレジスト11もプラズマによってある程度エッチングされる。
(First Plasma Etching Step (Laminate Part Separation Step))
Next, plasma etching is performed on the first substrate 1 on which the resist 11 is formed from the surface 1A side (step S3). Specifically, the etching process is performed on the stacked portion 3 that is partially protected by the resist 11 by generating plasma by switching the pressure conditions and gas conditions in the apparatus. In this laminated part singulation process, for example, an etching process is performed using a mixed gas containing chlorine as a main component, such as a mixed gas of Cl 2 and Ar, and the laminated part 3 using the resist 11 on the surface of the laminated part 3 as a mask. The etching process is performed. As shown in FIG. 4C, the plasma is obtained until the stacked portion 3 is partially dug down along the individual element formation regions 17 by the plasma and is divided into individual pieces (individualized state). Continue processing. When the singulation of the stacked portion 3 is finished, the generation of plasma is stopped and the plasma etching is finished. When the layered portion 3 is separated into individual pieces using a laser or stealth, there is a high possibility that the first substrate 1 is thermally damaged. However, in the first plasma etching process of the first embodiment, since the stacked portion 3 is singulated using plasma etching, the singulation is performed while reducing thermal damage to the first substrate 1. be able to. Note that not only the laminated portion 3 but also the resist 11 is etched to some extent by plasma.

(第1マスク除去工程)
次に、個片化された各積層部3上に残存するマスク(レジスト11)の除去を行う(ステップS4)。具体的には、レジスト11と反応する所定の除去液を用いて、この除去液に第1の基板1を浸漬させることにより、図4(D)に示すように第1の基板1からレジスト11を除去・剥離する。レジスト11の剥離により、第1の基板1の表面1Aに、レジスト11の1つ下の層として配置されていたp層4が露出する。
(First mask removal step)
Next, the mask (resist 11) remaining on each laminated part 3 separated into pieces is removed (step S4). Specifically, by using a predetermined removing liquid that reacts with the resist 11 and immersing the first substrate 1 in the removing liquid, the resist 11 is removed from the first substrate 1 as shown in FIG. Remove and peel. By removing the resist 11, the p layer 4 arranged as a layer immediately below the resist 11 is exposed on the surface 1 </ b> A of the first substrate 1.

(シリコン基板への配置工程)
次に、レジスト11が剥離された積層部3をシリコン基板9上に配置する(ステップS5)。具体的には、まず、金属層10が上面に形成されたシリコン基板9を準備する。このシリコン基板9上の金属層10に対して、第1の基板1を上下方向逆に向けた状態で配置する。これにより、図5(E)に示すように、第1の基板1が、表面1Aに露出していたp層4にて接するように、金属層10(およびシリコン基板9)上に配置される。
(Placement process on silicon substrate)
Next, the laminated portion 3 from which the resist 11 has been peeled is disposed on the silicon substrate 9 (step S5). Specifically, first, a silicon substrate 9 on which a metal layer 10 is formed is prepared. With respect to the metal layer 10 on the silicon substrate 9, the first substrate 1 is disposed in a state of being reversed in the vertical direction. Thus, as shown in FIG. 5E, the first substrate 1 is disposed on the metal layer 10 (and the silicon substrate 9) so as to be in contact with the p layer 4 exposed on the surface 1A. .

(サファイア基板の分離工程)
次に、ステップS5により第1の基板1が上下方向逆に向けられて図示最も上側に配置されることとなったサファイア基板2を、積層部3およびシリコン基板9から分離(リフトオフ)させる(ステップS6)。具体的には、エキシマレーザ等を利用したレーザリフトオフなどを用いて、サファイア基板2と接合するバッファ層7の接合面を溶融することにより分離する。バッファ層7の接合面が溶融されると、図5(F)に示すように、シリコン基板9と、シリコン基板9(および金属層10)上にて個々の素子形成領域17に沿って分割して配置された積層部13とを備える第2の基板8が形成される。第2の基板8の積層部13は、第1の基板1の積層部3が上下方向逆に向けられた(すなわち、積層部3の表面1Aをシリコン基板9側に向けるようにして配置された)ものであり、第2の基板8の表面8Aには積層部13のバッファ層7が露出している。
(Sapphire substrate separation process)
Next, the sapphire substrate 2 in which the first substrate 1 is turned upside down in the step S5 and arranged on the uppermost side in the drawing is separated (lifted off) from the stacked portion 3 and the silicon substrate 9 (step S5). S6). Specifically, separation is performed by melting the bonding surface of the buffer layer 7 to be bonded to the sapphire substrate 2 using laser lift-off using an excimer laser or the like. When the bonding surface of the buffer layer 7 is melted, as shown in FIG. 5F, the silicon substrate 9 and the silicon substrate 9 (and the metal layer 10) are divided along the individual element formation regions 17 as shown in FIG. The second substrate 8 including the stacked portions 13 arranged in the above manner is formed. The laminated portion 13 of the second substrate 8 is arranged such that the laminated portion 3 of the first substrate 1 is turned upside down (that is, the surface 1A of the laminated portion 3 faces the silicon substrate 9 side). The buffer layer 7 of the stacked portion 13 is exposed on the surface 8A of the second substrate 8.

上述したように、ステップS2〜S6が実施されることにより、シリコン基板9と、個片化された複数の積層部13とを備える第2の基板8が形成される。これら一連の工程をシリコン基板準備工程(第1個片化工程)とする。   As described above, by performing steps S2 to S6, the second substrate 8 including the silicon substrate 9 and the plurality of laminated portions 13 separated into pieces is formed. These series of steps are referred to as a silicon substrate preparation step (first singulation step).

(バッファ層除去工程)
次に、表面8A側に配置されている積層部13のバッファ層7の除去を行う(ステップS7)。具体的にはドライエッチングやウエットエッチングによって第2の基板8からバッファ層7を除去する。これにより、図5(G)に示すように、第2の基板8の表面8Aに、バッファ層7の1つ下の層として形成されていたn層6が露出する。
(Buffer layer removal process)
Next, removal of the buffer layer 7 of the laminated part 13 arrange | positioned at the surface 8A side is performed (step S7). Specifically, the buffer layer 7 is removed from the second substrate 8 by dry etching or wet etching. As a result, as shown in FIG. 5G, the n layer 6 formed as a layer immediately below the buffer layer 7 is exposed on the surface 8A of the second substrate 8.

(第2マスク配置工程)
次に、第2の基板8の表面8A側において、マスクを配置する(ステップS8)。ステップS8における具体的なマスク配置方法は、ステップS2(第1マスク配置工程)と基本的に同様であるため詳細な説明は省略する。ただし、ステップS2と異なり本ステップS8においては、図6(H)に示すように、個片化された各積層部13をそれぞれ覆うように複数のマスク(レジスト12)を配置するとともに、レジスト12の間から金属層10が露出するようにしている。なおレジスト12の配置位置は、積層部13の露出表面がなくなるように、積層部13の側面および上面を全て覆う位置に設定される。
(Second mask placement step)
Next, a mask is arranged on the surface 8A side of the second substrate 8 (step S8). The specific mask arrangement method in step S8 is basically the same as that in step S2 (first mask arrangement step), and thus detailed description thereof is omitted. However, unlike step S2, in this step S8, as shown in FIG. 6H, a plurality of masks (resist 12) are arranged so as to cover the individual laminated portions 13, and the resist 12 The metal layer 10 is exposed from between. The arrangement position of the resist 12 is set so as to cover all of the side surfaces and the upper surface of the stacked portion 13 so that the exposed surface of the stacked portion 13 is eliminated.

(第2プラズマエッチング工程(シリコン基板の掘り下げ工程))
次に、各積層部13を覆うようにレジスト12が形成された第2の基板8に対して、表面8A側よりプラズマエッチング処理を行う(ステップS9)。具体的には、エッチング装置にて、装置内の圧力条件およびガス条件などを切り替えてプラズマを発生させることにより、レジスト12同士の間から露出する金属層10とその下に配置されたシリコン基板9に対するエッチング処理が行われる。このようなシリコン基板9に対するエッチング処理により、シリコン基板9においては個々の素子形成領域17に沿って溝18が形成される。
(Second plasma etching process (drilling process of silicon substrate))
Next, a plasma etching process is performed on the second substrate 8 on which the resist 12 is formed so as to cover each stacked portion 13 from the surface 8A side (step S9). Specifically, the etching apparatus generates plasma by switching the pressure conditions and gas conditions in the apparatus, thereby exposing the metal layer 10 exposed between the resists 12 and the silicon substrate 9 disposed therebelow. An etching process is performed on. By such an etching process for the silicon substrate 9, grooves 18 are formed along the individual element formation regions 17 in the silicon substrate 9.

この第2の基板8の個片化工程のうち、シリコン基板9のエッチングは、SF等のフッ素系ガスを主体とする混合ガスを用いるのに対して、金属層10のエッチングは、使用されている金属材料によってエッチング用ガスを適宜選択する。例えば、金属層10がAu等の不揮発性材料で形成されている場合は、ClとArの混合ガスを使用する。混合ガス中のArの衝突によるスパッタリングでAuを除去することができる。また、金属層10が反応性エッチングで除去可能な材料で形成されている場合は、使用されている金属材料と反応してガス化する成分を含んだ混合ガスを使用する。金属層10が例えばAlで形成されている場合は、ClとBClの混合ガスを使用する。 Of the singulation process of the second substrate 8, the etching of the silicon substrate 9 uses a mixed gas mainly composed of a fluorine-based gas such as SF 6 , whereas the etching of the metal layer 10 is used. The etching gas is appropriately selected depending on the metal material. For example, when the metal layer 10 is formed of a nonvolatile material such as Au, a mixed gas of Cl 2 and Ar is used. Au can be removed by sputtering due to collision of Ar in the mixed gas. When the metal layer 10 is formed of a material that can be removed by reactive etching, a mixed gas containing a component that reacts with the metal material being used and gasifies is used. When the metal layer 10 is made of, for example, Al, a mixed gas of Cl 2 and BCl 3 is used.

エッチングの進行中は反応生成物が発生して、レジスト12の側壁や、エッチングによって形成される溝18の側壁に付着することがあるが、Clを含む混合ガスを使用することで、反応生成物を除去してエッチング面を滑らかにする効果がある。 While the etching is in progress, a reaction product is generated and may adhere to the side wall of the resist 12 or the side wall of the groove 18 formed by etching. By using a mixed gas containing Cl 2 , the reaction product is generated. This has the effect of removing the object and smoothing the etched surface.

ステップS9のエッチング処理により、積層部13表面のレジスト12をマスクとして金属層10およびシリコン基板9のエッチング処理が行われるが、この時、レジスト12も徐々にエッチングされて後退する。従って、エッチングにより溝18が深さ方向へ深さを増すと同時にレジスト12も後退するので、溝18の側壁は傾斜面となる。図6(I)に示すように、シリコン基板9がプラズマにより個々の素子形成領域17に沿って所望の深さまで掘り下げられたら、プラズマの発生を停止させてプラズマエッチングを終了させる。 In the etching process in step S9, the metal layer 10 and the silicon substrate 9 are etched using the resist 12 on the surface of the laminated portion 13 as a mask. At this time, the resist 12 is also gradually etched and retracted. Accordingly, since the groove 18 is increased in depth by etching, the resist 12 is also retracted at the same time, so that the side wall of the groove 18 becomes an inclined surface. As shown in FIG. 6I, when the silicon substrate 9 is dug down to a desired depth along each element formation region 17 by plasma, the generation of plasma is stopped and the plasma etching is terminated.

本第2プラズマエッチング工程では、積層部13をレジスト12で覆った状態にてプラズマエッチングしているため、積層部13を保護しながらプラズマエッチングを行うことができる。また、シリコン基板9の掘り下げ(発光素子個片化の過程)を、レーザーやステルスではなくプラズマエッチングにより行っているため、第2の基板8に対する熱ダメージを少なくすることができる。   In the second plasma etching step, plasma etching is performed in a state where the laminated portion 13 is covered with the resist 12, so that plasma etching can be performed while protecting the laminated portion 13. Further, since the silicon substrate 9 is dug down (in the process of separating light emitting elements) by plasma etching instead of laser or stealth, thermal damage to the second substrate 8 can be reduced.

(第2マスク除去工程)
次に、個片化された各積層部13および金属層10上に残存するマスク(レジスト12)の除去を行う(ステップS10)。具体的には、ステップS4(第1レジスト除去工程)と同様に所定の除去液を用いて、この除去液に第2の基板8を浸漬させることにより、図6(J)に示すように、第2の基板8からレジスト12を除去・剥離する。レジスト12の剥離により、第2の基板8の表面8Aに、個々の発光素子領域17に沿って分割して個片化された積層部13が露出する。
(Second mask removal step)
Next, the mask (resist 12) remaining on each laminated part 13 and the metal layer 10 separated into pieces is removed (step S10). Specifically, as shown in FIG. 6 (J), by immersing the second substrate 8 in this removing liquid using a predetermined removing liquid as in step S4 (first resist removing step), The resist 12 is removed and peeled from the second substrate 8. By peeling off the resist 12, the laminated portion 13 divided and separated along the individual light emitting element regions 17 is exposed on the surface 8 </ b> A of the second substrate 8.

(BGテープ貼付工程)
次に、第2の基板8の表面8Aに、保護テープであるBGテープ14(バックグラインドテープ14)を貼り付ける(ステップS11)。図7(K)に示すように、第2の基板8を上下逆方向に向けた上で、第2の基板8の表面8Aにおけるそれぞれの積層部13および金属層10がBGテープ14により保護された状態とされる。
(BG tape application process)
Next, a BG tape 14 (back grind tape 14), which is a protective tape, is attached to the surface 8A of the second substrate 8 (step S11). As shown in FIG. 7 (K), the second substrate 8 is turned upside down, and the stacked portion 13 and the metal layer 10 on the surface 8A of the second substrate 8 are protected by the BG tape 14. It is assumed that

(裏面研削工程(発光素子の個片化工程))
次に、図7(L)に示すように、第2の基板8の裏面8Bに対して、研削処理を行う(ステップS12)。この研削処理は、シリコン基板9の薄化を行う処理であり、シリコン基板9のうち、個片化された複数の積層部13に共通して接続していた部分(共通部分)がなくなるまで、すなわちシリコン基板9の溝18の底面がなくなるまで、処理が行われる。このような研削処理により、個々の素子形成領域17に沿ってシリコン基板9の分割が行われることとなり、結果的に個片化された複数の縦型構造発光素子15が製造される。なお、この研削処理において、縦型構造発光素子15の表面15A側(積層部13および金属層10)は、貼り付けられたBGテープ14により保護される。
(Back grinding process (light emitting element singulation process))
Next, as shown in FIG. 7L, a grinding process is performed on the back surface 8B of the second substrate 8 (step S12). This grinding process is a process of thinning the silicon substrate 9, and until there is no part (common part) connected in common to the plurality of laminated parts 13 separated in the silicon substrate 9, That is, the processing is performed until the bottom surface of the groove 18 of the silicon substrate 9 disappears. By such a grinding process, the silicon substrate 9 is divided along each element formation region 17, and as a result, a plurality of vertical structure light emitting elements 15 separated into individual pieces are manufactured. In this grinding process, the surface 15A side (laminated portion 13 and metal layer 10) of the vertical structure light emitting element 15 is protected by the attached BG tape 14.

上述したように、ステップS8〜S12が実施されることにより、個々の素子形成領域17に沿ってシリコン基板9の分割が行われ、個片化された縦型構造発光素子15が製造される。個片化された縦型構造発光素子15を形成するこれら一連の工程を発光素子形成工程(第2個片化工程)とする。   As described above, by performing steps S8 to S12, the silicon substrate 9 is divided along the individual element formation regions 17, and the vertical structure light-emitting elements 15 separated into individual pieces are manufactured. A series of these steps for forming the separated vertical structure light emitting element 15 is referred to as a light emitting element forming process (second individualizing process).

(転写工程)
次に、縦型構造発光素子15を粘着テープへ転写する(ステップS13)。具体的には、図7(M)に示すように、縦型構造発光素子15の裏面15Bを粘着テープ16に貼り付けるとともに、表面15Aに貼り付けられていたBGテープ14を除去する。これにより、粘着テープ16上に、個片化された複数の縦型構造発光素子15が貼り付けられた状態となる。粘着テープ16に貼り付けられた縦型構造発光素子15は、その後個々にピックアップされて、使用される。粘着テープとしては、半導体ウェハ固定用のダイシングテープを使用することができる。
(Transfer process)
Next, the vertical structure light emitting element 15 is transferred to the adhesive tape (step S13). Specifically, as shown in FIG. 7M, the back surface 15B of the vertical structure light emitting element 15 is attached to the adhesive tape 16, and the BG tape 14 attached to the front surface 15A is removed. Thereby, it will be in the state by which the some vertical structure light emitting element 15 separated into pieces on the adhesive tape 16 was affixed. The vertical structure light emitting elements 15 attached to the adhesive tape 16 are individually picked up and used thereafter. As the adhesive tape, a dicing tape for fixing a semiconductor wafer can be used.

なお、本実施の形態1のように、プラズマエッチング工程によりシリコン基板9に形成された溝18を深堀り加工した後、第2の基板8を研削処理することにより、それぞれの縦型構造発光素子15に分割するような手法は、DBG(Dicing Before Grinding)と呼ばれている。   As in the first embodiment, after the trench 18 formed in the silicon substrate 9 is deeply processed by the plasma etching process, the second substrate 8 is ground to obtain each vertical structure light emitting element. The method of dividing into 15 is called DBG (Dicing Before Grinding).

本実施の形態1によれば、シリコン基板準備工程(第1個片化工程)の第1プラズマエッチング工程において、積層部3を個片化するためにレーザーやステルスではなくプラズマエッチングを用いているため、第1の基板1に対する熱ダメージの少ない個片化工程を実施することができる。   According to the first embodiment, in the first plasma etching step of the silicon substrate preparation step (first singulation step), plasma etching is used instead of laser or stealth in order to divide the laminated portion 3 into pieces. Therefore, it is possible to carry out an individualization process with little thermal damage to the first substrate 1.

また、本実施の形態1によれば、発光素子形成工程(第2個片化工程)において、シリコン基板9表面に対してプラズマエッチング処理を施し、その後シリコン基板9を分割して、個片化された縦型構造発光素子15を形成しているため、第2の基板8に対する熱ダメージの少ない個片化工程を実施することができる。   Further, according to the first embodiment, in the light emitting element forming step (second singulation step), the surface of the silicon substrate 9 is subjected to plasma etching, and then the silicon substrate 9 is divided into individual pieces. Since the vertical structure light emitting element 15 thus formed is formed, it is possible to carry out a singulation process with little thermal damage to the second substrate 8.

このように本実施の形態1によれば、縦型構造発光素子15を製造するための個片化工程においてプラズマエッチングを用いているため、基板に対する熱ダメージの少ない縦型構造発光素子15の製造方法を実現することができる。   As described above, according to the first embodiment, since the plasma etching is used in the singulation process for manufacturing the vertical structure light emitting element 15, the manufacture of the vertical structure light emitting element 15 with less thermal damage to the substrate. A method can be realized.

また、本実施の形態1によれば、第2プラズマエッチング工程において、プラズマエッチングを行う際に積層部13をレジスト12により覆って保護しているため、積層部13へのダメージを抑制しつつプラズマエッチングを実施することができ、高品質な縦型構造発光素子15を製造することができる。   Further, according to the first embodiment, in the second plasma etching step, the plasma is etched while suppressing damage to the multilayer part 13 because the multilayer part 13 is covered and protected by the resist 12 when performing plasma etching. Etching can be performed, and a high-quality vertical structure light emitting element 15 can be manufactured.

また、本実施の形態1によれば、第2プラズマエッチング工程において、第2の基板8が完全に分割されないように、シリコン基板9のうち複数の積層部13との共通部分を残すようにしてシリコン基板9の掘り下げを行っている。したがって、続く第2マスク除去工程(ステップS11)において、縦型構造発光素子15が誤ってレジスト12の除去液により除去されてしまうことを抑制することができる。   Further, according to the first embodiment, in the second plasma etching step, the common part of the silicon substrate 9 with the plurality of stacked portions 13 is left so that the second substrate 8 is not completely divided. The silicon substrate 9 is dug down. Therefore, it is possible to suppress the vertical structure light emitting element 15 from being erroneously removed by the removal liquid of the resist 12 in the subsequent second mask removing process (step S11).

なお、本実施の形態1では、第2プラズマエッチング工程において、シリコン基板9とともに金属層10もあわせてプラズマエッチングすることにより金属層10をパターン化する場合について説明したが、このような場合に限らず、例えばプラズマエッチングを行う前に金属層10を予めパターン化しておくことにより、第2プラズマエッチング工程において金属層10をプラズマエッチングすることなくシリコン基板9のみをプラズマエッチングするようにしても良い。   In the first embodiment, the case where the metal layer 10 is patterned by plasma etching the metal layer 10 together with the silicon substrate 9 in the second plasma etching step has been described. However, the present invention is not limited to this case. Instead, for example, the metal layer 10 may be patterned before plasma etching, so that only the silicon substrate 9 may be plasma etched without plasma etching the metal layer 10 in the second plasma etching step.

(実施の形態1の変形例)
上記実施の形態1では、第2の基板8に対して、表面8A側よりプラズマを用いたエッチング処理を行って、シリコン基板9をプラズマにより所望の深さまで掘り下げた後(ステップS9)、第2の基板8の裏面8Bに対して研削処理を行って(ステップS12)、個片化された縦型構造発光素子15を製造するような場合について説明したが、研削処理以外の工程を適用しても良い。
(Modification of Embodiment 1)
In the first embodiment, the second substrate 8 is etched using plasma from the surface 8A side, and the silicon substrate 9 is dug down to a desired depth by plasma (step S9). In the above description, the grinding process is performed on the back surface 8B of the substrate 8 (step S12), and the individual vertical structure light emitting element 15 is manufactured. However, a process other than the grinding process is applied. Also good.

研削処理以外の工程を適用した変形例にかかる縦型構造発光素子の製造方法について、図8並びに、図9(A)〜(C)、図10(D)〜(F)および図11(G)、(H)を用いて説明する。図8は、本変形例にかかる縦型構造発光素子の製造方法の手順を示すフローチャートを示し、図9〜図11は、図8のフローチャートに示すそれぞれの手順を説明するための第1の基板および第2の基板の断面図を示す。なお、実施の形態1にて用いた構成部と同じ構成部には同じ参照番号を付すことによりその説明を省略する。   About the manufacturing method of the vertical structure light emitting element concerning the modification which applied processes other than a grinding process, FIG.8 and FIG.9 (A)-(C), FIG.10 (D)-(F), and FIG. ) And (H). FIG. 8 is a flowchart showing a procedure of a method for manufacturing a vertical structure light emitting element according to this modification, and FIGS. 9 to 11 are first substrates for explaining the respective procedures shown in the flowchart of FIG. And FIG. 3 shows a cross-sectional view of a second substrate. Note that the same reference numerals are assigned to the same components as those used in Embodiment 1, and the description thereof is omitted.

本変形例では、図8に示すように、ステップS1〜ステップS4まで実施の形態1と同様の工程を行うことにより、サファイア基板2と、サファイア基板2上に配置されかつ個片化された積層部3とを備える第1の基板1を作成する。これらの工程については詳細な説明は省略するものとする。図9(A)に、ステップS4が完了した状態の第1の基板1を示す。   In this modification, as shown in FIG. 8, by performing the same processes as those in the first embodiment from step S1 to step S4, the sapphire substrate 2 and the laminated layer arranged on the sapphire substrate 2 and separated into pieces. A first substrate 1 including the unit 3 is created. Detailed description of these steps will be omitted. FIG. 9A shows the first substrate 1 in a state where step S4 is completed.

(シリコン基板への配置工程)
ステップS4の後、第1の基板1の積層部3をシリコン基板20上に配置する(ステップS14)。具体的には、まず、金属層10が上面に形成されたシリコン基板20を準備するが、本変形例では、実施の形態1のシリコン基板9よりも厚みの薄いシリコン基板20を準備する。このシリコン基板20は材質こそ実施の形態1のシリコン基板9と同じであるが、厚みが50μm〜200μmと実施の形態1に比べて薄くなっている。このシリコン基板20上の金属層10に対して、図9(B)に示すように、第1の基板1を上下方向逆に向けた状態で配置する。
(Placement process on silicon substrate)
After step S4, the stacked portion 3 of the first substrate 1 is placed on the silicon substrate 20 (step S14). Specifically, first, a silicon substrate 20 on which the metal layer 10 is formed is prepared. In this modification, a silicon substrate 20 having a thickness smaller than that of the silicon substrate 9 of the first embodiment is prepared. The silicon substrate 20 is the same material as the silicon substrate 9 of the first embodiment, but the thickness is 50 μm to 200 μm, which is thinner than that of the first embodiment. As shown in FIG. 9B, the first substrate 1 is disposed with the metal layer 10 on the silicon substrate 20 turned upside down.

(サファイア基板のリフトオフ工程)
次に、ステップS14の実施により図示最も上側に配置されることとなったサファイア基板2を、積層部3およびシリコン基板20から分離させる(ステップS15)。具体的な方法については実施の形態1のステップS6と同様であるため説明を省略する。ステップS15が完了すると、図9(C)に示すように、シリコン基板20と、シリコン基板20(および金属層10)上に分割して配置された積層部13とを備える第2の基板21が形成される。
(Sapphire substrate lift-off process)
Next, the sapphire substrate 2 that has been placed on the uppermost side in the drawing by performing step S14 is separated from the stacked unit 3 and the silicon substrate 20 (step S15). Since the specific method is the same as that in step S6 of the first embodiment, the description thereof is omitted. When step S15 is completed, as shown in FIG. 9C, the second substrate 21 including the silicon substrate 20 and the stacked portion 13 arranged separately on the silicon substrate 20 (and the metal layer 10) is formed. It is formed.

上述したステップS1〜S4、S14およびS15が実施されることにより、積層部13が個片化される(シリコン基板準備工程(第1個片化工程))。   By performing the above-described steps S1 to S4, S14, and S15, the stacked portion 13 is separated into pieces (silicon substrate preparation step (first individualization step)).

(DCテープ貼付工程)
次に、第2の基板21の裏面21Bに、DCテープ22(ダイシングテープ22)を貼り付ける(ステップS16)。DCテープ22は、第2の基板21の個片化の際に第2の基板21並びにエッチングにより個片化された縦型構造発光素子を保持・固定するためのテープである。このDCテープ22としては、レジスト除去用のエッチング液に対する耐性を有するものが望ましい。図10(D)は、第2の基板21の裏面21BにDCテープ22を貼り付けた状態を示す。
(DC tape application process)
Next, the DC tape 22 (dicing tape 22) is attached to the back surface 21B of the second substrate 21 (step S16). The DC tape 22 is a tape for holding and fixing the second substrate 21 and the vertical structure light emitting element separated by etching when the second substrate 21 is separated. The DC tape 22 is preferably one having resistance to an etching solution for resist removal. FIG. 10D shows a state where the DC tape 22 is attached to the back surface 21 </ b> B of the second substrate 21.

(バッファ層除去工程および第2マスク配置工程)
次に、表面21A側に配置されている積層部13のバッファ層7の除去を行う(ステップS17)。その次には、第2の基板21の表面21A側において、バッファ層7の除去された積層部13に第2マスク(レジスト12)を配置する(ステップS18)。これらステップS17およびステップS18は、実施の形態1のステップS7およびステップS8と同様であるため詳細な説明は省略する。また、ステップS17後およびステップS18後の第2の基板21を、図10(E)および(F)にそれぞれ示す。
(Buffer layer removal step and second mask placement step)
Next, removal of the buffer layer 7 of the laminated part 13 arrange | positioned at the surface 21A side is performed (step S17). Next, on the surface 21A side of the second substrate 21, a second mask (resist 12) is disposed on the stacked portion 13 from which the buffer layer 7 has been removed (step S18). Since step S17 and step S18 are the same as step S7 and step S8 of the first embodiment, detailed description thereof is omitted. Further, the second substrate 21 after step S17 and after step S18 is shown in FIGS. 10E and 10F, respectively.

(第2プラズマエッチング工程)
次に、表面21A側において各積層部13を覆うようにレジスト12が形成された第2の基板21に対して、表面21A側よりプラズマエッチング処理を行う(ステップS19)。具体的には、実施の形態1と同様に、エッチング装置にてプラズマを発生させることにより、レジスト12同士の間から露出する金属層10とシリコン基板20に対して、積層部13表面のレジスト12をマスクとしてエッチング処理が行われる。
(Second plasma etching process)
Next, a plasma etching process is performed from the surface 21A side on the second substrate 21 on which the resist 12 is formed so as to cover each stacked portion 13 on the surface 21A side (step S19). Specifically, as in the first embodiment, the resist 12 on the surface of the stacked portion 13 is exposed to the metal layer 10 and the silicon substrate 20 exposed between the resists 12 by generating plasma with an etching apparatus. Etching is performed using as a mask.

ここで、実施の形態1の第2プラズマエッチング工程(ステップS9)では、第2の基板8を完全には分割せずに、シリコン基板9を所望の深さまで掘り下げたときにプラズマの発生を停止させてプラズマエッチングを終了していたが、本変形例では、図11(G)に示すように、シリコン基板20が分割されるまでプラズマエッチングを継続する。シリコン基板20がプラズマエッチングにより個々の素子形成領域17に沿って分割されることにより、個片化された複数の縦型構造発光素子23が製造される。   Here, in the second plasma etching step (step S9) of the first embodiment, the generation of plasma is stopped when the silicon substrate 9 is dug down to a desired depth without completely dividing the second substrate 8. In this modification, as shown in FIG. 11G, the plasma etching is continued until the silicon substrate 20 is divided. The silicon substrate 20 is divided along the individual element formation regions 17 by plasma etching, whereby a plurality of individual vertical structure light emitting elements 23 are manufactured.

(第2マスク除去工程)
次に、積層部13および金属層10上に残存するマスク(レジスト12)の除去を行う(ステップS20)。本ステップS20は、実施の形態1のステップS10と同様であるため具体的な方法については説明を省略する。図11(H)に、ステップS20後の縦型構造発光素子23を示す。
(Second mask removal step)
Next, the mask (resist 12) remaining on the laminated portion 13 and the metal layer 10 is removed (step S20). Since this step S20 is the same as step S10 of the first embodiment, description of a specific method is omitted. FIG. 11H shows the vertical structure light-emitting element 23 after step S20.

上述したステップS18〜S20が実施されることにより、個片化された縦型構造発光素子23が製造される(第2個片化工程)。また、本変形例では実施の形態1のように転写工程(ステップS13)は行わず、ステップS20をもって縦型構造発光素子15の製造工程が完了する。   By performing steps S18 to S20 described above, the vertical structure light emitting element 23 that has been separated into individual pieces is manufactured (second individualization step). Further, in this modification, the transfer process (step S13) is not performed as in the first embodiment, and the manufacturing process of the vertical structure light emitting element 15 is completed in step S20.

このように本変形例にかかる方法を用いても、縦型構造発光素子23を製造するための個片化工程においてプラズマエッチングを用いているため、熱ダメージの少ない縦型構造発光素子23の製造方法を実現することができる。さらに本変形例によれば、プラズマエッチング処理によりシリコン基板20を除去することでシリコン基板20を分割しているため、実施の形態1のようにBGテープの貼付(ステップS11)や裏面研削(ステップS12)を行うことなく縦型構造発光素子23への個片化を行うことができ、縦型構造発光素子23の製造工程を簡略化することができる。さらに、ステップS14において予め厚みの薄いシリコン基板20を用いることにより、その後の発光素子形成工程におけるシリコン基板20のエッチング量を少なくすることができる。また、本変形例では個片化前の第2の基板21をDCテープ22に貼り付けるので、実施の形態1のように個片化後にBGテープから粘着テープ16へ転写を行う場合と比較して、テープの取り扱いが容易となる。   As described above, even when the method according to the present modification is used, since the plasma etching is used in the singulation process for manufacturing the vertical structure light emitting device 23, the manufacture of the vertical structure light emitting device 23 with less thermal damage is performed. A method can be realized. Furthermore, according to this modification, since the silicon substrate 20 is divided by removing the silicon substrate 20 by plasma etching, the BG tape is applied (step S11) or the back surface grinding (step) as in the first embodiment. Individualization into the vertical structure light emitting element 23 can be performed without performing S12), and the manufacturing process of the vertical structure light emitting element 23 can be simplified. Furthermore, by using the thin silicon substrate 20 in step S14 in advance, the etching amount of the silicon substrate 20 in the subsequent light emitting element forming step can be reduced. Further, in this modification, the second substrate 21 before separation is affixed to the DC tape 22, so that compared with the case where transfer is performed from the BG tape to the adhesive tape 16 after separation as in the first embodiment. Thus, handling of the tape becomes easy.

(実施の形態2)
なお、本発明は上記実施の形態1に限定されるものではなく、その他種々の態様で実施できる。例えば、本発明の実施の形態2にかかる縦型構造発光素子の製造方法について説明する。上記実施の形態1では、積層部の個片化をサファイア基板2上で行っているのに対して、本実施の形態2では、積層部の個片化をシリコン基板9上で行う縦型構造発光素子の製造方法を採用している。以下、この相違点を中心に説明する。なお、実施の形態1にて用いた構成部と同じ構成部には同じ参照番号を付すことによりその説明を省略する。
(Embodiment 2)
In addition, this invention is not limited to the said Embodiment 1, It can implement in another various aspect. For example, the manufacturing method of the vertical structure light emitting element concerning Embodiment 2 of this invention is demonstrated. In the first embodiment, the stacked portion is separated on the sapphire substrate 2, whereas in the second embodiment, the stacked portion is separated on the silicon substrate 9. The manufacturing method of the light emitting element is adopted. Hereinafter, this difference will be mainly described. Note that the same reference numerals are assigned to the same components as those used in Embodiment 1, and the description thereof is omitted.

本実施の形態2の縦型構造発光素子の製造方法の手順を示すフローチャートを図12に示し、それぞれの手順を説明するための第1の基板および第2の基板の断面図を図13および14に示す。   FIG. 12 is a flowchart showing the procedure of the method for manufacturing the vertical structure light emitting element of the second embodiment, and FIGS. 13 and 14 are cross-sectional views of the first substrate and the second substrate for explaining each procedure. Shown in

(シリコン基板への配置工程)
まず、図13(A)に示すように、ステップS31によりサファイア基板2を有する第1の基板1を準備し(ステップS31)、次に、第1の基板1の積層部3をシリコン基板9上に配置する(ステップS32)。具体的には、金属層10が上面に形成されたシリコン基板9を準備した上で、このシリコン基板9上の金属層10に対して、第1の基板1を上下方向逆に向けた状態で配置する。これにより、図13(B)に示すように、第1の基板1が、表面1Aに露出していたp層4にて接するように金属層10上に配置される。
(Placement process on silicon substrate)
First, as shown in FIG. 13A, the first substrate 1 having the sapphire substrate 2 is prepared in step S31 (step S31), and then the laminated portion 3 of the first substrate 1 is placed on the silicon substrate 9. (Step S32). Specifically, after preparing the silicon substrate 9 having the metal layer 10 formed on the upper surface, the first substrate 1 is turned upside down with respect to the metal layer 10 on the silicon substrate 9. Deploy. Thereby, as shown in FIG. 13B, the first substrate 1 is arranged on the metal layer 10 so as to be in contact with the p layer 4 exposed on the surface 1A.

(サファイア基板の分離工程)
次に、図示最も上側に配置されているサファイア基板2を、積層部3およびシリコン基板9から分離させる(ステップS33)。分離する方法は、実施の形態1の分離工程(ステップS6)と同様であるため、説明を省略する。本ステップS33の実施により、図13(C)に示すように、シリコン基板9と、シリコン基板9(および金属層10)上に配置された積層部13とを備える第2の基板30が形成される。
(Sapphire substrate separation process)
Next, the sapphire substrate 2 disposed on the uppermost side in the drawing is separated from the stacked portion 3 and the silicon substrate 9 (step S33). The separation method is the same as the separation step (step S6) of the first embodiment, and thus the description is omitted. By performing step S33, as shown in FIG. 13C, the second substrate 30 including the silicon substrate 9 and the stacked portion 13 disposed on the silicon substrate 9 (and the metal layer 10) is formed. The

(第1マスク配置工程)
次に、第2の基板30の表面30A側において、フォトリソグラフィーを行ってマスク(レジスト11)を形成する(ステップS34)。具体的には、図14(D)に示すように、第2の基板30の表面30Aにおける予め定められた所定位置にレジスト11を配置する。
(First mask placement step)
Next, on the surface 30A side of the second substrate 30, photolithography is performed to form a mask (resist 11) (step S34). Specifically, as illustrated in FIG. 14D, the resist 11 is disposed at a predetermined position on the surface 30 </ b> A of the second substrate 30.

(第1プラズマエッチング工程(積層部個片化工程))
次に、レジスト11が形成された第2の基板30に対して、表面30A側よりプラズマエッチング処理を行う(ステップS35)。具体的には、エッチング装置にてプラズマを発生させてエッチング処理を行うことにより、レジスト11をマスクとして積層部13のエッチング処理が行われる。図14(E)に示すように、積層部13がプラズマにより掘り下げられ、金属層10を部分的に露出させるように個片化された状態となるまで、プラズマ処理を継続する。なお、このときのエッチングは、実施の形態1の第1プラズマエッチング工程(ステップS3)における積層部3のエッチングと同様であるので、説明を省略する。積層部13の個片化が終了したら、プラズマの発生を停止させてプラズマエッチングを終了させる。本ステップS35の実施により、第2の基板30は、シリコン基板9と、シリコン基板9上に分割して配置された積層部13とを備える第2の基板30となる。
(First Plasma Etching Step (Laminate Part Separation Step))
Next, a plasma etching process is performed on the second substrate 30 on which the resist 11 is formed from the surface 30A side (step S35). Specifically, the etching process is performed by generating plasma with an etching apparatus, whereby the etching process of the stacked portion 13 is performed using the resist 11 as a mask. As shown in FIG. 14E, the plasma processing is continued until the stacked portion 13 is dug down by plasma and is separated into pieces so as to partially expose the metal layer 10. Note that the etching at this time is the same as the etching of the stacked portion 3 in the first plasma etching step (step S3) of the first embodiment, and thus the description thereof is omitted. When the singulation of the laminated portion 13 is finished, the generation of plasma is stopped and the plasma etching is finished. By performing step S <b> 35, the second substrate 30 becomes the second substrate 30 including the silicon substrate 9 and the stacked unit 13 that is divided and disposed on the silicon substrate 9.

(第1マスク除去工程)
次に、個片化された各積層部13上に残存するマスク(レジスト11)の除去を行う(ステップS36)。具体的には、所定の除去液に第2の基板30を浸漬させることにより、図14(F)に示すように、第2の基板30からレジスト11を除去・剥離する。
(First mask removal step)
Next, the mask (resist 11) remaining on each layered part 13 separated into pieces is removed (step S36). Specifically, the resist 11 is removed and peeled from the second substrate 30 by immersing the second substrate 30 in a predetermined removal solution as shown in FIG.

上述したステップS31−36の順に第1個片化工程を実施することにより、個片化された複数の積層部13を備える第2の基板30が作成される。   By performing the first singulation process in the order of steps S31 to S36 described above, the second substrate 30 including the plurality of laminated parts 13 that have been singulated is created.

(バッファ層除去工程)
次に、表面30A側に配置されている積層部13のバッファ層7の除去を行う(ステップS37)。本ステップS37を含む以降の工程は、実施の形態1のステップS7−S13と同様であるため、詳細な説明は省略する。本ステップS37は、実施の形態1のバッファ層除去工程(ステップS7)と同様であり、本ステップS37の実施により、第2の基板30の表面30Aに、バッファ層7の1つ下の層として形成されていたn層6が露出する。
(Buffer layer removal process)
Next, the buffer layer 7 in the stacked portion 13 disposed on the surface 30A side is removed (step S37). The subsequent steps including step S37 are the same as steps S7 to S13 of the first embodiment, and thus detailed description thereof is omitted. This step S37 is the same as the buffer layer removing step (step S7) of the first embodiment. By performing this step S37, the surface 30A of the second substrate 30 is formed as a layer immediately below the buffer layer 7. The formed n layer 6 is exposed.

(第2マスク配置工程)
次に、第2の基板30の表面30A側において、マスク(レジスト12)を配置する(ステップS38)。具体的な方法は、実施の形態1の第2マスク配置工程(ステップS8)と同様であるため、説明を省略する。本ステップS38の実施により、個片化された各積層部13をそれぞれ覆うように複数のレジスト12が配置されるとともに、レジスト12の間から金属層10が露出される。
(Second mask placement step)
Next, a mask (resist 12) is disposed on the surface 30A side of the second substrate 30 (step S38). The specific method is the same as that of the second mask arrangement step (step S8) of the first embodiment, and thus description thereof is omitted. By performing step S <b> 38, a plurality of resists 12 are disposed so as to cover the individual laminated portions 13, and the metal layer 10 is exposed from between the resists 12.

(第2プラズマエッチング工程(シリコン基板の掘り下げ工程))
次に、各積層部13を覆うようにレジスト12が形成された第2の基板30に対して、表面30A側よりプラズマエッチング処理を行う(ステップS39)。具体的な方法は、実施の形態1の第2プラズマエッチング工程(ステップS9)と同様であるため、説明を省略する。本ステップS39においては、シリコン基板9がプラズマにより個々の素子形成領域17に沿って所望の深さまで掘り下げられたら、プラズマの発生を停止させてプラズマエッチングを終了させる。
(Second plasma etching process (drilling process of silicon substrate))
Next, a plasma etching process is performed on the second substrate 30 on which the resist 12 is formed so as to cover each stacked portion 13 from the surface 30A side (step S39). The specific method is the same as that of the second plasma etching step (step S9) of the first embodiment, and thus description thereof is omitted. In this step S39, when the silicon substrate 9 is dug down to a desired depth along each element formation region 17 by plasma, the generation of plasma is stopped and the plasma etching is terminated.

(第2マスク除去工程)
次に、個片化された各積層部13および金属層10上に残存するマスク(レジスト12)の除去を行う(ステップS40)。具体的な方法は、実施の形態1の第2マスク除去工程(ステップS10)と同様であるため、説明を省略する。本ステップS40の実施により、第2の基板30の表面30Aに、個々の発光素子領域17に沿って分割して個片化された積層部13が露出する。
(Second mask removal step)
Next, the mask (resist 12) remaining on each layered part 13 and the metal layer 10 separated into pieces is removed (step S40). The specific method is the same as that of the second mask removing process (step S10) of the first embodiment, and thus the description thereof is omitted. By performing step S <b> 40, the laminated portion 13 that is divided and separated along the individual light emitting element regions 17 is exposed on the surface 30 </ b> A of the second substrate 30.

(BGテープ貼付工程)
次に、第2の基板30の表面30Aに、保護テープであるBGテープ14を貼り付ける(ステップS41)。具体的な方法は、実施の形態1のBGテープ貼付工程(ステップS11)と同様であるため、説明を省略する。本ステップS41の実施により、第2の基板30の表面30Aにおけるそれぞれの積層部13および金属層10が、BGテープ14により保護された状態とされる。
(BG tape application process)
Next, the BG tape 14, which is a protective tape, is attached to the surface 30A of the second substrate 30 (step S41). Since the specific method is the same as that of the BG tape sticking process (step S11) of Embodiment 1, description is abbreviate | omitted. By performing step S41, the respective stacked portions 13 and the metal layer 10 on the surface 30A of the second substrate 30 are protected by the BG tape 14.

(裏面研削工程)
次に、第2の基板30の裏面30Bに対して、研削処理を行う(ステップS42)。具体的な方法は、実施の形態1の裏面研削工程(ステップS12)と同様であるため、説明を省略する。本ステップS42の実施により、個々の素子形成領域17に沿ってシリコン基板9の分割が行われることとなり、個片化された複数の縦型構造発光素子15が製造される。
(Back grinding process)
Next, a grinding process is performed on the back surface 30B of the second substrate 30 (step S42). Since the specific method is the same as that of the back surface grinding step (step S12) of the first embodiment, the description thereof is omitted. By performing step S42, the silicon substrate 9 is divided along each element formation region 17, and a plurality of vertical structure light emitting elements 15 separated into individual pieces are manufactured.

(転写工程)
次に、縦型構造発光素子15を粘着テープへ転写する(ステップS43)。具体的な方法は、実施の形態1の転写工程(ステップS13)と同様であるため、説明を省略する。本ステップS43の実施により、粘着テープ16上に、個片化された複数の縦型構造発光素子15が貼り付けられた状態となる。
(Transfer process)
Next, the vertical structure light emitting element 15 is transferred to an adhesive tape (step S43). Since the specific method is the same as that in the transfer step (step S13) of the first embodiment, the description thereof is omitted. By performing step S <b> 43, a plurality of separated vertical structure light emitting elements 15 are stuck on the adhesive tape 16.

本実施の形態2によれば、積層部3の個片化をシリコン基板9上で行うような場合でも、縦型構造発光素子を製造するための個片化工程においてプラズマエッチングを用いているため、熱ダメージの少ない縦型構造発光素子の製造方法を実現することができる。   According to the second embodiment, plasma etching is used in the singulation process for manufacturing the vertical structure light emitting element even when the lamination part 3 is singulated on the silicon substrate 9. In addition, it is possible to realize a method for manufacturing a vertical structure light emitting element with little heat damage.

なお、上記様々な実施の形態のうちの任意の実施の形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。   It is to be noted that, by appropriately combining any of the above-described various embodiments, the effects possessed by them can be produced.

本発明は、発光層を含む積層部が形成されたシリコン基板を分割して、個片化された複数の縦型構造発光素子を製造する方法に有用である。   INDUSTRIAL APPLICABILITY The present invention is useful for a method for manufacturing a plurality of vertical structure light emitting elements that are separated by dividing a silicon substrate on which a laminated portion including a light emitting layer is formed.

1 第1の基板
2 サファイア基板
3 積層部
4 p層
5 活性層
6 n層
7 バッファ層
8 第2の基板
9 シリコン基板
10 金属層
11 レジスト
12 レジスト
13 積層部
14 BGテープ
15 縦型構造発光素子
16 リングフレーム
17 素子形成領域
18 溝
20 シリコン基板
21 第2の基板
22 DCテープ
23 縦型構造発光素子
30 第2の基板
DESCRIPTION OF SYMBOLS 1 1st board | substrate 2 Sapphire board | substrate 3 Laminated | stacking part 4 p layer 5 active layer 6 n layer 7 buffer layer 8 2nd board | substrate 9 silicon substrate 10 metal layer 11 resist 12 resist 13 laminated part 14 BG tape 15 vertical structure light emitting element 16 Ring frame 17 Element formation region 18 Groove 20 Silicon substrate 21 Second substrate 22 DC tape 23 Vertical structure light emitting element 30 Second substrate

Claims (5)

サファイア基板上に形成された発光層を含む積層部を個片化して、複数の縦型構造発光素子を製造する方法であって、
サファイア基板上から分離され、個々の素子形成領域に沿って分割された積層部が表面に配置されたシリコン基板を準備するシリコン基板準備工程と、
それぞれの積層部の露出表面を覆うようにマスクを配置するマスク配置工程と、
隣接する積層部間にて露出されたシリコン基板の表面に対してプラズマエッチング処理を施し、その後、それぞれの積層部が配置されたシリコン基板を分割して、個片化された複数の縦型構造発光素子を形成する発光素子形成工程とを含む、縦型構造発光素子の製造方法。
A method of manufacturing a plurality of vertical structure light emitting devices by separating a stacked portion including a light emitting layer formed on a sapphire substrate,
A silicon substrate preparation step of preparing a silicon substrate separated from the sapphire substrate and divided on each element formation region and having a laminated portion disposed on the surface;
A mask placement step of placing a mask so as to cover the exposed surface of each stacked portion;
Plasma etching is performed on the surface of the silicon substrate exposed between adjacent laminated parts, and then the silicon substrate on which each laminated part is arranged is divided into a plurality of individual vertical structures The manufacturing method of a vertical structure light emitting element including the light emitting element formation process which forms a light emitting element.
シリコン基板準備工程は、
サファイア基板上に形成された積層部を、プラズマエッチング処理により個々の素子形成領域に沿って分割する積層部個片化工程と、分割されたサファイア基板上の積層部をシリコン基板上に配置する積層部配置工程と、サファイア基板から積層部およびシリコン基板を分離する分離工程とを含む、請求項1に記載の縦型構造発光素子の製造方法。
The silicon substrate preparation process
Laminating part singulation process for dividing the laminated part formed on the sapphire substrate along each element forming region by plasma etching, and a laminated part for arranging the laminated part on the divided sapphire substrate on the silicon substrate The manufacturing method of the vertical structure light emitting element of Claim 1 including a part arrangement | positioning process and the isolation | separation process which isolate | separates a laminated part and a silicon substrate from a sapphire substrate.
シリコン基板準備工程は、
サファイア基板上に形成された積層部をシリコン基板上に配置する積層部配置工程と、サファイア基板から積層部およびシリコン基板を分離する分離工程と、プラズマエッチングを行って、シリコン基板上の積層部を個々の素子形成領域に沿って分割する積層部個片化工程とを含む、請求項1に記載の縦型構造発光素子の製造方法。
The silicon substrate preparation process
A stacking portion placement step for placing the stacking portion formed on the sapphire substrate on the silicon substrate; a separation step for separating the stacking portion and the silicon substrate from the sapphire substrate; and plasma etching to form the stacking portion on the silicon substrate. The manufacturing method of the vertical structure light emitting element of Claim 1 including the lamination | stacking part individualization process divided | segmented along each element formation area.
発光素子形成工程において、プラズマエッチング処理により、個々の素子形成領域に沿ってシリコン基板表面を掘り下げる工程と、シリコン基板上の積層部配置側とは逆側の表面にてシリコン基板の研削加工を行うことで、個々の素子形成領域に沿ってシリコン基板を分割する工程とを含む、請求項1から3のいずれか1つに記載の縦型構造発光素子の製造方法。   In the light emitting element forming process, a process of digging down the surface of the silicon substrate along each element forming region by plasma etching and grinding the silicon substrate on the surface opposite to the stacked portion arrangement side on the silicon substrate. The method of manufacturing a vertical structure light emitting element according to claim 1, further comprising a step of dividing the silicon substrate along each element formation region. 発光素子形成工程において、プラズマエッチング処理によりシリコン基板を除去することで、個々の素子形成領域に沿ってシリコン基板を分割する、請求項1から3のいずれか1つに記載の縦型構造発光素子の製造方法。   The vertical structure light emitting element according to any one of claims 1 to 3, wherein in the light emitting element forming step, the silicon substrate is divided along each element forming region by removing the silicon substrate by plasma etching. Manufacturing method.
JP2012139569A 2012-06-21 2012-06-21 Manufacturing method of vertical structure light emitting device Active JP5891436B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012139569A JP5891436B2 (en) 2012-06-21 2012-06-21 Manufacturing method of vertical structure light emitting device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012139569A JP5891436B2 (en) 2012-06-21 2012-06-21 Manufacturing method of vertical structure light emitting device

Publications (2)

Publication Number Publication Date
JP2014007178A true JP2014007178A (en) 2014-01-16
JP5891436B2 JP5891436B2 (en) 2016-03-23

Family

ID=50104683

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012139569A Active JP5891436B2 (en) 2012-06-21 2012-06-21 Manufacturing method of vertical structure light emitting device

Country Status (1)

Country Link
JP (1) JP5891436B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107452597A (en) * 2016-05-30 2017-12-08 松下知识产权经营株式会社 The manufacture method of element chip

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009033156A (en) * 2006-12-05 2009-02-12 Furukawa Electric Co Ltd:The Method for treating semiconductor wafer
JP2009043811A (en) * 2007-08-07 2009-02-26 Panasonic Corp Method of cutting semiconductor wafer into individual pieces
WO2011055462A1 (en) * 2009-11-05 2011-05-12 ウェーブスクエア,インコーポレイテッド Iii nitride semiconductor vertical-type-structure led chip and process for production thereof
JP2011517086A (en) * 2008-04-02 2011-05-26 ソン,ジュンオ Light emitting device and manufacturing method thereof
JP2011138839A (en) * 2009-12-26 2011-07-14 Toyoda Gosei Co Ltd Group iii nitride compound semiconductor element, and method of manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009033156A (en) * 2006-12-05 2009-02-12 Furukawa Electric Co Ltd:The Method for treating semiconductor wafer
JP2009043811A (en) * 2007-08-07 2009-02-26 Panasonic Corp Method of cutting semiconductor wafer into individual pieces
JP2011517086A (en) * 2008-04-02 2011-05-26 ソン,ジュンオ Light emitting device and manufacturing method thereof
WO2011055462A1 (en) * 2009-11-05 2011-05-12 ウェーブスクエア,インコーポレイテッド Iii nitride semiconductor vertical-type-structure led chip and process for production thereof
JP2011138839A (en) * 2009-12-26 2011-07-14 Toyoda Gosei Co Ltd Group iii nitride compound semiconductor element, and method of manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107452597A (en) * 2016-05-30 2017-12-08 松下知识产权经营株式会社 The manufacture method of element chip
CN107452597B (en) * 2016-05-30 2023-07-07 松下知识产权经营株式会社 Method for manufacturing element chip

Also Published As

Publication number Publication date
JP5891436B2 (en) 2016-03-23

Similar Documents

Publication Publication Date Title
TWI311380B (en) Method for manufacturing vertical structure light emitting diode
JP4848638B2 (en) Method for forming semiconductor device and method for mounting semiconductor device
JP5232185B2 (en) Manufacturing method of semiconductor device
JP5273423B2 (en) Manufacturing method of nitride semiconductor light emitting device
JP6391999B2 (en) Manufacturing method of laminated device
JP2008270775A5 (en)
US9754832B2 (en) Semiconductor wafer and method of producing the same
JP2004165227A (en) Method of manufacturing group iii nitride compound semiconductor element
TW201230181A (en) Process for cleaving a substrate
JP6385727B2 (en) Bonded wafer forming method
JP6190953B2 (en) Semiconductor wafer, semiconductor device separated from semiconductor wafer, and method of manufacturing semiconductor device
JP2006019429A5 (en)
JP2013030537A (en) Method of manufacturing semiconductor device
US9064950B2 (en) Fabrication method for a chip package
JP5568824B2 (en) Manufacturing method of semiconductor device
JP5891437B2 (en) Manufacturing method of vertical structure light emitting device
JP5891436B2 (en) Manufacturing method of vertical structure light emitting device
JP2009212357A (en) Nitride-based semiconductor light-emitting element and method for manufacturing the same
JP2019096829A (en) Manufacturing method of light-emitting element
JP6582616B2 (en) Manufacturing method of semiconductor chip
JP2009081318A (en) Semiconductor wafer
JP5775809B2 (en) Manufacturing method of semiconductor device
TW201025673A (en) The method to produce a light emitting device module
JP2011023658A (en) Method of manufacturing semiconductor device
JP5324821B2 (en) Manufacturing method of semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140808

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20141008

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20141014

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150415

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150421

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150618

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151027

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151113

R151 Written notification of patent or utility model registration

Ref document number: 5891436

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151