JP2013538386A - 駆動電力ゲーティングの応用 - Google Patents
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Abstract
Description
出願人を共通とする、同日に出願された米国特許出願第12/835,603号『アルゴリズムおよび仕様に基づく自動最適集積回路ジェネレータ(AUTOMATIC OPTIMAL INTEGRATED CIRCUIT GENERATOR FROM ALGORITHMS AND SPECIFICATION)』、米国特許出願第12/835,621号『アルゴリズムおよび仕様に基づく自動最適集積回路ジェネレータ(AUTOMATIC OPTIMAL INTEGRATED CIRCUIT GENERATOR FROM ALGORITHMS AND SPECIFICATION)』、米国特許出願第12/835,628号『駆動電力ゲーティングの応用(APPLICATION DRIVEN POWER GATING)』、米国特許出願第12/835,631号『集積回路におけるシステム、アーキテクチャおよびマイクロアーキテクチャ(SAMA)表現(SYSTEM, ARCHITECTURE AND MICRO‐ARCHITECTURE (SAMA) REPRESENTATION OF AN INTEGRATED CIRCUIT)』、および米国特許出願第12/835,640号『アーキテクチャ・レベルの省電力指向の最適化およびリスク軽減(ARCHITECTURAL LEVEL POWER‐AWARE OPTIMIZATION AND RISK MITIGATION)』が相互に関連しており、これらの文献によって参照される内容が、本願に援用される。
コスト関数推定(CFE)API。
boolean define_contextcontext_name {change_list}
boolean set_active_context context_name
response_type compute_delay {path|whole_chip}
response_type compute_area component
boolean commit_context context_name ‐outfileName sama_i.txt
● 相対的コスト(遅延、面積、電力等、実際のクエリに依存する)
○ 定性(改善、有意の影響なし、低下)
○ 定量(定性的変化のヒューリスティックな測度)
● 補足的な物理設計の最適化を伴う条件付きコスト(SPDO)
○ 補足的なPD最適化ID(将来的な参照のための内部のブック‐キーピングID)
○ WAが受け入れられた場合の新しい相対的コスト
● 信頼区間
○ 0と1の間の値
○ 1は、もっとも正確なデータ駆動ツールのフローを伴ってコストが計算されたことを意味する
○ 0は、コストが大まかに推定されたことを意味し、詳細なコスト分析が実行された場合には大きく異なる可能性が非常に高い。
パス・プロファイル(PP)API
set_path_likelihood path activity_factor
C/MATLAB(マトラボ)で定義されたコンピュータ可読コードまたはアルゴリズム、
必要とされる周辺機器、
面積目標、
電力目標、
マージン目標(将来的なファームウエア更新のためにどの程度のオーバーヘッドを組み込むべきか、またどの程度複雑性が増加するか)、
プロセスの選択肢、
標準セル・ライブラリの選択肢、
テスト可能性スキャン
20 コンパイラ
30 ファームウエア
40 プロファイラ
50 機能ブロック利用度統計モジュール
60 電力ゲーティング・ジェネレータ
70 SAMAブロック
102 プロダクト仕様
104 コンピュータ可読コードまたはアルゴリズム
106 要件
110 インストラクション・フェッチ・ユニット、IFユニット、ICジェネレータ、自動化されたICジェネレータ
112 GDSファイル
114 ファームウエア
116 ソフトウエア開発キット、SDK
118 テスト・スート
120 インストラクション・デコーダ
121 カスタム・チップ
130 デコーダ
140 汎用レジスタ
150 オペランド・フェッチ・ユニット
160 加算器
170 浮動小数点ユニット、FPU
180 実行ユニット
200 パイプライン段
210 組み合わせロジック、ロジック
220 パイプライン段
230 FPU
240 乗算器
250 加算器
260 ゲーティング・コントローラ
270 パイプライン段
400 期間
410 期間
420 期間
450 期間
510 AO
512 コスト関数クエリAPI
514 SAMAリーダAPI
515 評価コンテキスト管理
516 プロファイル・データ・リーダAPI
518 アーキテクチャ設計状態、MAML‐HG
520 多レベルのX階層マネージャ
522 ブラック‐ボックス・ビュー
524 カスタム多分解能階層的ビュー
526 ネットリスト・ビュー
528 ベースラインの物理設計モデル
530 評価コンテキスト物理設計モデル
540 電力ホット‐スポット推定エンジン
550 分析情報マネージャ
Claims (20)
- カスタム集積回路(IC)設計において電力を管理する方法であって、
a. コンピュータ可読コードを含む前記カスタム集積回路の仕様を受け取り、かつ前記コンピュータ可読コードのプロファイルを生成してインストラクション利用度を決定し、
b. 前記コンピュータ可読コードに対して固有のカスタマイズがなされたプロセッサ・アーキテクチャであって、1つまたは複数の処理ブロックおよび1つまたは複数の電力ドメインを有するプロセッサ・アーキテクチャを自動的に生成し、
c. 各処理ブロックがいつ必要とされるかについて前記コード・プロファイルに基づいて決定し、かつ各ブロックを前記電力ドメインのうちの1つに割り当て、
d. 前記電力ドメインの電力のゲーティングを、前記コード・プロファイルに基づいて行ない、
e. 生成された前記アーキテクチャを、半導体製造のために前記カスタム集積回路のコンピュータ可読記述に合成する、
方法。 - 前記プロファイルから機能ブロック利用度の統計を生成する、請求項1に記載の方法。
- 異なる処理ブロックの利用度を時間の関数として追跡する、請求項2に記載の方法。
- 1つまたは複数の処理ブロックの電力を推測して遮断し、電力を遮断した処理ブロックを必要時に自動的にオンに切り換える、請求項1に記載のシステム。
- インストラクション・デコーダを使用して、各電力ドメインに対して電力がいつ印加されるべきかを決定する、請求項1に記載の方法。
- 前記コンピュータ可読コードの静的プロファイリングまたは動的プロファイリングを実行して処理ブロックの利用度を決定する、請求項1に記載の方法。
- 前記コンピュータ可読コードを走らせる前記カスタム集積回路のためのファームウエアまたはソフトウエア開発キット(SDK)を自動的に生成する、請求項1に記載の方法。
- 前記コンピュータ可読コードをアッセンブリ・コードにコンパイルする、請求項1に記載の方法。
- 前記アッセンブリ・コードをリンクして前記選択されたアーキテクチャのためのファームウエアを生成する、請求項8に記載の方法。
- 前記ファームウエアのサイクル‐ベースのシミュレーションを実行する、請求項8に記載の方法。
- 前記ファームウエアの動的プロファイリングを実行する、請求項8に記載の方法。
- プロファイリングが行なわれたファームウエアに基づいて前記アーキテクチャを最適化する、請求項11に記載の方法。
- 前記アッセンブリ・コードに基づいて前記アーキテクチャを最適化する、請求項8に記載の方法。
- 前記選択されたアーキテクチャのためのレジスタ・トランスファ・レベルのコードを生成する、請求項1に記載の方法。
- 前記RTLコードの合成を実行する、請求項11に記載の方法。
- カスタム集積回路(IC)設計において電力を自動的に管理するシステムであって、
a. コンピュータ可読コードを含む前記カスタム集積回路の仕様を受け取り、かつ前記コンピュータ可読コードのプロファイルを生成してインストラクション利用度を決定するための手段と、
b. 前記コンピュータ可読コードに対して固有のカスタマイズがなされたプロセッサ・アーキテクチャであって、1つまたは複数の処理ブロックおよび1つまたは複数の電力ドメインを有するプロセッサ・アーキテクチャを自動的に生成するための手段と、
c. 各処理ブロックがいつ必要とされるかについて前記コード・プロファイルに基づいて決定し、かつ各ブロックを前記電力ドメインのうちの1つに割り当てるための手段と、
d. 前記電力ドメインの電力のゲーティングを、前記コード・プロファイルに基づいて行なうための手段と、
e. 生成された前記アーキテクチャを、半導体製造のために前記カスタム集積回路のコンピュータ可読記述に合成するための手段と、
を備えるシステム。 - 前記プロファイルから機能ブロック利用度の統計を生成する、請求項16に記載のシステム。
- 異なる処理ブロックの利用度を時間の関数として追跡するための手段を備える、請求項17に記載のシステム。
- 1つまたは複数の処理ブロックの電力を推測して遮断し、電力を遮断した処理ブロックを必要時に自動的にオンに切り換えるための手段を備えるする、請求項16に記載のシステム。
- 各電力ドメインに対して電力がいつ印加されるべきかを決定するインストラクション・デコーダを備える、請求項16に記載のシステム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/835,628 | 2010-07-13 | ||
US12/835,628 US8589854B2 (en) | 2010-07-13 | 2010-07-13 | Application driven power gating |
PCT/US2011/043607 WO2012009293A1 (en) | 2010-07-13 | 2011-07-11 | Application driven power gating |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013538386A true JP2013538386A (ja) | 2013-10-10 |
JP5725582B2 JP5725582B2 (ja) | 2015-05-27 |
Family
ID=45467884
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013519753A Expired - Fee Related JP5725582B2 (ja) | 2010-07-13 | 2011-07-11 | 駆動電力ゲーティングの応用 |
Country Status (7)
Country | Link |
---|---|
US (1) | US8589854B2 (ja) |
EP (1) | EP2593889A1 (ja) |
JP (1) | JP5725582B2 (ja) |
KR (1) | KR20130044321A (ja) |
CN (1) | CN103097986A (ja) |
TW (1) | TW201222306A (ja) |
WO (1) | WO2012009293A1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8225247B2 (en) * | 2010-07-13 | 2012-07-17 | Satish Padmanabhan | Automatic optimal integrated circuit generator from algorithms and specification |
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-
2010
- 2010-07-13 US US12/835,628 patent/US8589854B2/en not_active Expired - Fee Related
-
2011
- 2011-07-11 CN CN2011800440862A patent/CN103097986A/zh active Pending
- 2011-07-11 KR KR1020137003647A patent/KR20130044321A/ko active IP Right Grant
- 2011-07-11 WO PCT/US2011/043607 patent/WO2012009293A1/en active Application Filing
- 2011-07-11 JP JP2013519753A patent/JP5725582B2/ja not_active Expired - Fee Related
- 2011-07-11 EP EP11807361.8A patent/EP2593889A1/en not_active Withdrawn
- 2011-07-12 TW TW100124584A patent/TW201222306A/zh unknown
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Also Published As
Publication number | Publication date |
---|---|
JP5725582B2 (ja) | 2015-05-27 |
CN103097986A (zh) | 2013-05-08 |
US20120017198A1 (en) | 2012-01-19 |
KR20130044321A (ko) | 2013-05-02 |
TW201222306A (en) | 2012-06-01 |
EP2593889A1 (en) | 2013-05-22 |
WO2012009293A1 (en) | 2012-01-19 |
US8589854B2 (en) | 2013-11-19 |
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Legal Events
Date | Code | Title | Description |
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