JP2013519230A

JP2013519230A - 高精度ｍｅｍｓに基づくバラクタ

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Publication number: JP2013519230A
Application number: JP2012551998A
Authority: JP
Inventors: イーロジャーズ，ジョン
Original assignee: Harris Corp
Current assignee: Harris Corp
Priority date: 2010-02-03
Filing date: 2011-01-26
Publication date: 2013-05-23
Also published as: CA2788586A1; EP2532017A2; EP2532017B1; WO2011097093A3; WO2011097093A2; KR20120127628A; US20110188168A1; KR101328905B1; CA2788586C; TWI437594B; TW201212072A; US8373522B2

Abstract

バラクタデバイスを有するシステムが提供される。バラクタデバイス（４００）は、ドライブ櫛型構造（２０１）と、出力キャパシタンスを定義する出力バラクタ構造（５１４）と、基準キャパシタンスを定義する基準バラクタ構造（２１４）と、ドライブ櫛型構造、出力バラクタ構造及び基準バラクタ構造と嵌合する可動トラス櫛型構造（２０４）とを有するギャップ閉塞アクチュエータ（ＧＣＡ）バラクタ（２００）を有する。トラス櫛型構造は、バイアス電圧に基づき嵌合位置の間で運動軸に沿って動く。バラクタデバイスは、出力バラクタ構造で入力バイアス電圧に関連する目標キャパシタンスを提供する出力バイアス電圧を生成するために基準キャパシタンスに基づき入力バイアス電圧を変更するよう構成されるフィードバック回路（４０４）を更に有する。

Description

本発明は、バラクタ回路及びバラクタ回路の形成方法に関し、より具体的には、ＭＥＭＳ（micro-electro-mechanical system）バラクタ回路に関する。

バラクタは、適切な電圧バイアスによって制御されるキャパシタンスを有する電気デバイスである。バラクタは、例えば、発振器の周波数が印加電圧又は電流バイアスによって制御される電圧制御発振器（Voltage Controlled Oscillators）（ＶＣＯ）において、使用される。ＶＣＯは、例えば、可変周波数が必要とされる場合に、又は信号が基準信号と同期する必要がある場合に、使用される。無線通信装置（例えば、携帯電話機）では、ＶＣＯはしばしば、適切な信号を生成するために、位相ロックループ（Phase Locked Loop）（ＰＬＬ）回路において使用される。また、バラクタは、可変キャパシタンスがフィルタ回路の周波数特性を調整するために使用され得る可調フィルタ回路等の他の回路においても、有用である。

本発明の実施形態は、高精度ＭＥＭＳバラクタ回路及びそのデバイスの製造方法を提供する。本発明の第１の実施形態では、バラクタデバイスを有するシステムが提供される。当該システムにおいて、前記バラクタデバイスは、ギャップ閉塞アクチュエータ（gap closing actuator）（ＧＣＡ）バラクタを有する。前記ＧＣＡバラクタは、少なくとも１つのドライブ櫛型構造と、出力キャパシタンスを定義する少なくとも１つの出力バラクタ構造と、基準キャパシタンスを定義する少なくとも１つの基準バラクタ構造と、前記ドライブ櫛型構造、前記出力バラクタ構造及び前記基準バラクタ構造と嵌合する少なくとも１つの可動トラス櫛型構造とを有する。前記ＧＣＡバラクタにおいて、前記トラス櫛型構造は、前記トラス櫛型構造と前記ドライブ櫛型構造との間に印加される出力バイアス電圧に基づき複数の嵌合位置の間で運動軸に沿って動くよう構成される。前記バラクタデバイスは、前記基準バラクタ構造に電気的に結合されるフィードバック回路を更に有する。前記フィードバック回路は、前記出力バラクタ構造で入力バイアス電圧に関連する目標キャパシタンスを提供する前記出力バイアス電圧を生成するために前記基準キャパシタンスに基づき入力バイアス電圧を変更するよう構成される。

本発明の第２の実施形態では、ギャップ閉塞アクチュエータ（ＧＣＡ）バラクタの動作方法が提供される。前記ＧＣＡバラクタは、少なくとも１つのドライブ櫛型構造と、出力キャパシタンスを定義する少なくとも１つの出力バラクタ構造と、基準キャパシタンスを定義する少なくとも１つの基準バラクタ構造と、前記ドライブ櫛型構造、前記出力バラクタ構造及び前記基準バラクタ構造と嵌合する少なくとも１つの可動トラス櫛型構造とを有する。前記ＧＣＡバラクタにおいて、前記トラス櫛型構造は、前記トラス櫛型構造と前記ドライブ櫛型構造との間に印加される出力バイアス電圧に基づき複数の嵌合位置の間で運動軸に沿って動くよう構成される。当該動作方法は、前記ドライブ櫛型構造に入力バイアス電圧を供給するステップと、前記出力バラクタ構造で前記入力バイアス電圧に関連する目標キャパシタンスを提供する前記出力バイアス電圧を生成するよう前記基準キャパシタンスに基づき前記入力バイアス電圧を選択的に変更するステップとを有する。

本発明を説明するのに有用であるＭＥＭＳ水平型デバイスのドライブ部を示す。本発明を説明するに有用であるＧＣＡバラクタデバイスの例を示す。本発明を説明するのに有用である製造工程の様々なステップの間の切断線３−３を通る図２のデバイスの部分断面図を示す。本発明を説明するのに有用である製造工程の様々なステップの間の切断線３−３を通る図２のデバイスの部分断面図を示す。本発明を説明するのに有用である製造工程の様々なステップの間の切断線３−３を通る図２のデバイスの部分断面図を示す。本発明の実施形態に従う第１のＭＥＭＳバラクタデバイスの概略図を示す。本発明の実施形態に従う第２のＭＥＭＳバラクタデバイスの概略図を示す。本発明の実施形態に従うＭＥＭＳバラクタデバイスにおけるフィードバック回路の構成の詳細な略図を示す。本発明の実施形態に従う図６のフィードバック回路のコンバータ素子の構成例を示す。本発明の実施形態に従う図７のＲＣフィルタの略図を示す。本発明の実施形態に従う図６のフィードバック回路のコンパレータ素子の例の略図を示す。本発明の実施形態に従う図６のフィードバック回路の電圧調整素子の構成例を示す。

本発明は、添付の図面を参照して記載される。全ての図を通して、同じ参照符号は、類似の又は同等の要素を表すために使用される。図は実寸通りに描かれておらず、それらは単に本発明を説明するために与えられている。本発明の幾つかの態様が、以下で、説明のための実例応用を参照して記載される。多くの具体的な詳細、関係、及び方法は、本発明の十分な理解を提供するために示されていることが理解されるべきである。なお、当業者には容易に理解され得るように、本発明は、具体的な詳細の１又はそれ以上によらずに、又は他の方法によって、実施されてよい。他の例において、従来の構造又は動作は、本発明を不明りょうにしないように詳細には示されない。本発明は、表されている動作又は事象の順序によって制限されず、幾つかの動作は、異なる順序において、及び／又は他の動作若しくは事象と同時に、起こってよい。更に、全ての表されている動作又は事象が本発明に従う手法を実施するために必要とされるとは限らない。

上述されたように、バラクタは、携帯機器のための可聴フィルタ回路を含む様々な用途において使用される。一般に、携帯機器の主たる懸念事項はサイズ及び電力使用である。従って、サイズ及び所要電力を低減するために、集積回路（ＩＣ）及び／又はＭＥＭＳ技術によりバラクタデバイスを製造することが提案されてきた。しかし、そのようなアプローチは、概して、比較的複雑なデバイスをもたらす。例えば、ＩＣに基づくバラクタの場合には、それらは比較的狭い範囲のキャパシタンス値にわたってしか調整され得ない。従って、幾つかの用途（例えば、数１００ＭＨｚの範囲にわたって調整可能な可調フィルタ回路）のために有用なキャパシタンス範囲を提供するよう、多数のキャパシタ及びそれらのキャパシタの間を選択するための回路が通常は必要とされる。結果として、ＩＣに基づくフィルタは、比較的大きく且つ複雑な設計を有する。従来のＭＥＭＳに基づくバラクタの場合には、ＭＥＭＳキャパシタは、調整可能なキャパシタンスをバラクタに提供するために使用されてよく、必要とされるキャパシタの個数を制限する。しかし、そのようなデバイスは、通常、製造するのが複雑である。例えば、基本的なＭＥＭＳに基づくフィルタバンクは少なくとも３つのデバイスレベルを必要とする：（１）バラクタを形成するＭＥＭＳレベル、（２）あらゆる必要なインダクタを形成する厚い金属レベル、及び（３）信号を方向付けるためのインターコネクト及びスイッチを提供するＩＣデバイスレベル。更に、従来のＭＥＭＳに基づくバラクタは、概して、他のタイプのデバイスとは有意に異なった形状を有し、同じ構造で両方のタイプのデバイスを形成するためにはより複雑な工程及び設計を必要とする。これは、一般的に、製造技術におけるプロセスマージンをより小さくし、全体的な開発及び製造コストを増大させる。

そのような従来のバラクタデバイスの制限を鑑み、本発明の一態様は、ＭＥＭＳ水平型ギャップ閉塞アクチュエータ（ＧＣＡ）デバイスを用いるＭＥＭＳに基づくバラクタを提供することである。ＭＥＭＳデバイスに関連してここで用いられるように、語「水平型ＧＣＡデバイス」は、ＭＥＭＳデバイスにおける構成要素の作動及び相互作用が支持基板に平行な方向に制限されるＭＥＭＳデバイスに言及する。すなわち、水平型ＧＣＡデバイスの作動は実質的に横方向の動きをもたらす。結果として、そのようなＭＥＭＳデバイスは、一般的に従来のＩＣ又はＭＥＭＳバラクタに必要とされる多数のマスク（＞２）よりむしろ、１又はそれ以上の２のマスクにより製造され得る。これは、ＭＥＭＳバラクタデバイスの設計及び製造のための全体的な複雑性を低減する。そのような水平型ＧＣＡデバイスの動作及び製造は、以下で、図１、２及び３Ａ〜３Ｃに関して記載される。

図１は、本発明の実施形態に従うＭＥＭＳ水平型ＧＣＡバラクタのドライブ部１００を示す。ドライブ部１００は、固定位置を有し且つ長手方向軸１０３に沿って延在するドライブ櫛型構造１０２を有する。ドライブ部１００は、実質的に軸１０３と平行に延在し且つ実質的にドライブ櫛型構造１０２の軸１０３と平行な運動軸１０５に沿ったＸ方向に沿って伸縮自在に動くことができるトラス櫛型構造１０４を更に有する。例えば、図１に示されるように、トラス櫛型構造１０４は、固定端１１２に接続された少なくとも１つの復元又は弾性部材１１０を有し又はそれに取り付けられてよい。弾性部材１１０は、外力が印加されていない場合に、トラス櫛型構造１０４の部分を元の状態に戻す。ドライブ櫛型構造１０２は、それからトラス櫛型構造１０４に向かって延在する１又はそれ以上のドライブフィンガ１０６を有することができる。同様に、トラス櫛型構造１０４は、それからドライブ櫛型構造１０２に向かって延在する１又はそれ以上のトラスフィンガ１０８を有することができる。

図１に示されるように、ドライブ櫛型構造１０２及びトラス櫛型構造１０４は交互に嵌合しているように位置付けられ得る。櫛型構造に関して本願において使用される語「嵌合（interdigitating）」は、櫛型構造を、該櫛型構造から延在するフィンガが少なくとも部分的に重なり合い且つ実質的に平行であるように配置することに言及する。

図１に示される実施形態では、フィンガ１０６及び１０８は夫々、幅ａ及び高さｂと、重なりｌとを有する。複数組のフィンガを有する櫛型構造は同じ寸法関係（幅、高さ、及び重なり）を有するよう構成され得るが、本発明はこの点に制限されず、寸法関係は単一のＧＣＡ内でさえ様々であってよい。更に、図１に示される部分及び図１に示される寸法関係は、ドライブ部１００の導電部分のみである。当業者には明らかであるように、櫛型構造は、図１に示される導電部分のための構造支持を提供するようＺ方向において延在する非導体又は半導体部材を有する構造部分を更に有することができる。そのような構造は、以下で、図３に関してより十分に記載される。

図１に示されるドライブ部１００は、隣接する嵌合フィンガの間の静電気引力の原理において動作する。すなわち、トラス櫛型構造１０４の動きは、ドライブ櫛型構造１０２とトラス櫛型構造１０４との間に電圧差を生じさせることによって、生成され得る。デバイス１００の場合には、櫛型構造１０２及び１０４で印加される電圧は夫々、フィンガ１０６及び１０８においても見られる。結果として得られる電圧差は、フィンガ１０６とフィンガ１０８との間の引力を発生させる。フィンガ１０６とフィンガ１０８との間に発生した静電気力がトラス櫛型構造１０４に作用する他の力（例えば、弾性部材１１０のバネ定数）に打ち勝つほど十分に大きい場合に、静電気力は、運動軸１０５の中の第１の嵌合位置（ゼロ電圧差での静止位置）及び第２の嵌合位置（非ゼロ電圧差での位置）の間でトラス櫛型構造１０４の動きを引き起こす。電圧差が零に低減されると、弾性部材１１０はトラス櫛型構造１０４の位置を第１の嵌合位置に戻す。

図１に示されるように、トラス櫛型構造１０４における夫々のフィンガ１０８は、ドライブ櫛型構造１０２の２つのフィンガ１０６の間に配置され得る。然るに、静電気力は、電圧差が櫛型構造１０２及び１０４の間で生じる場合に、フィンガ１０８の両側で生成される。従って、電圧差に応答してただ１つの方向におけるトラス櫛型構造１０４の運動を確かにするよう、フィンガ１０８は、Ｘ軸に沿った第１の方向における静電気力がＸ軸における反対方向での静電気力よりも大きいように、フィンガ１０６に対して位置付けられる。これは、Ｘ軸に沿った第１の方向におけるフィンガ間隔（ｘ_０）と、Ｘ軸に沿った反対方向におけるフィンガ間隔（ｙ_０）とを、電圧差がゼロである場合に異なるように設定することによって、達成される。静電気力の大きさはフィンガ間の距離に反比例するので、トラス櫛型構造１０４の動きは、ｘ_０及びｙ_０のうち小さい方に関連する方向にある。以下で記載される本発明の実施例では、ｘ_０は、ｘ_０及びｙ_０のうち小さい方を特定するために使用される。

図１に表されるドライブ部１００は、ドライブ櫛型構造１０２とトラス櫛型構造１０４との間の電圧差を調整することによって正確に制御され得るＧＣＡバラクタにおける水平動作のための制御メカニズムを提供する。これは、（電圧範囲にわたって連続的に電圧を調整することによって）嵌合位置の範囲にわたる連続的な調整を可能にする。

上記のドライブ部はありとあらゆるデバイスに結合されてよいが、様々なタイプのデバイスにそのようなドライブ部を用いることは、製造ロバスト性及びデバイス信頼性における部分的な改善しか提供しない。一般に、ＭＥＭＳデバイス及び他のタイプのデバイスを製造するために使用されるＩＣ製造技術のロバスト性は、夫々の層における様々な特性タイプ及び寸法の偏差を低減することによって、高められる。本発明の様々な実施形態はこの特徴を利用する。特に、本発明の他の態様は、図２において以下で示されるように、櫛型構造に基づくバラクタ部に関連して櫛型構造ドライブ部を使用することである。

図２は、本発明の実施形態に従う例となるＭＥＭＳバラクタ２００の上面図を示す。図２に示されるように、バラクタ２００は、図１に関連して上述されたドライブ部１００と同様のドライブ部２０１を有する。すなわち、ドライブ部２０１は、ドライブ櫛型構造２０２ａ及び２０２ｂ（集合的に２０２）、トラス櫛型構造２０４、ドライブフィンガ２０６、並びにトラスフィンガ２０８を有する。

トラス櫛型構造２０４は、固定端２１２ａ及び２１２ｂ（集合的に２１２）を備える弾性部２１０を有する。図２に示される実施例では、弾性部２１０は、トラス櫛型構造２０４を固定端２１２に機械的に結合する弾性又は可塑性リード構造２１１を有する。従って、リーフスプリング構造は、トラス櫛型構造の２つの端部において有効に形成される。動作において、力が（フィンガ２０６及び２０８の間に電圧差を発生させることによって）トラス櫛型構造２０４に働く場合に、リード構造２１１は、トラス櫛型構造が第１の嵌合位置から少なくとも第２の嵌合位置へ運動軸２０５に沿って動くことを可能にするよう変形する。力がもはや働かない場合、リード構造２１１は、トラス櫛型構造２０４の位置を第１の嵌合位置に戻すよう復元力を加える。構成要素２０２〜２１２の動作及び構成は、実質的に、図１における構成要素１０２〜１１２のそれと同じである。従って、図１における議論は、図２における構成要素２０２〜２１２の動作及び構成を説明するのに十分である。

上述されたように、ドライブ部２０１に加えて、バラクタ２００は、図２に示されるように、可変キャパシタ又はバラクタ部２１４を更に有する。バラクタ２１４は、固定位置を有する入力／出力櫛型構造２１６ａ及び２１６ｂ（集合的に２１６）を有する。入力／出力櫛型構造２１６は、それらから延在する１又はそれ以上の検知フィンガ２１８を更に有することができる。バラクタ２００のバラクタ部２１４内で、トラス櫛型構造２０４は、それから延在し且つ検知フィンガ２１８と嵌合する１又はそれ以上の更なるトラスフィンガ２２０を更に有することができる。従って、トラス櫛型構造２０４は、ドライブフィンガ２０６及び検知フィンガ２１８の両方と（フィンガ２０８及びフィンガ２２０を介して）嵌合する。結果として、トラス櫛型構造２０４は、ドライブ部２０１及びバラクタ部２１４を結合し、それら両方の一部である。

図２に示される実施形態では、フィンガ２０６、２０８、２１８及び２２０は、同じように寸法決めされ且つ同量の重なりを有するよう示されている。しかし、本発明はこの点に制限されず、寸法関係はドライブ部２０１及びバラクタ部２１４において異なってよい。更に、寸法関係は、また、バラクタ部２１４内で様々であってよい。更に、図１に関して上述されたように、櫛型構造２０２、２０４及び２１６は、導電部と、導電部のための構造支持を提供するよう非導体又は半導体部材を有する構造部とを更に有することができる。それらの部分の間の関係は、以下で、図３に関してより詳細に記載される。

上述されたように、バラクタ２００は、可変キャパシタ又はバラクタとしての機能を提供するよう構成される。特に、トラス櫛型構造２０４は、フィンガ２１８によって提供される第１のキャパシタ板と、フィンガ２２０によって提供される第２のキャパシタ板との間のギャップの調整に基づき、調整可能なキャパシタンスを提供するよう構成される。従って、バラクタ２００は、Ｃ_ＯＵＴ１のキャパシタンスを有する櫛型構造２１６ａとトラス櫛型構造２０４との間の第１の調整可能なキャパシタ又はバラクタと、ＣＯＵＴ２のキャパシタンスを有する櫛型構造２１６ｂとトラス櫛型構造２０４との間の第２の調整可能なキャパシタ又はバラクタとを形成する。

本発明の様々な実施形態において、それらの第１及び第２のバラクタは、別個に又は組み合わせて使用され得る。組み合わせて、それらのバラクタは、直列に又は並列にキャパシタンスを提供するよう接続され得る。例えば、直列キャパシタンスを提供するよう、キャパシタンスは、櫛型構造２１６ａ及び２１６ｂの間で測定され得る。対照的に並列キャパシタンスを提供するよう、キャパシタンスは、（フィンガ２２０に電気的に結合される場合に）櫛型構造２１６ａ、２１６ｂと固定端２１２ａとの間で測定され得る。

本発明の幾つかの実施形態において、切れ目２２４は、フィンガ２２０をフィンガ２０８から分離させるよう設けられる。上述されたように、切れ目２２４は、バラクタ２１４とドライブ部２０１との間のあらゆる干渉を低減するよう（例えば、フィンガ２０８及び２２０の間に蓄えられる電荷がフィンガ２０６及び２０８の間の電圧差に影響を及ぼすこと、又はその逆のことが起こることを防ぐよう）設けられ得る。しかし、固定端２１２ａ及び２１２ｂが両方とも接地に結合される場合には、ドライブ部２０１とバラクタ部２１４との間の分離は、そのような切れ目２２４を必要とすることなしに、保たれる。

バラクタ２００は次のように動作する。回路（図示せず。）は、櫛型構造２１６ａ、２１６ｂ及び（必要に応じて、上述されたように）固定端２１２ａに結合される。Ｃ_ＯＵＴ１及びＣ_ＯＵＴ２でのキャパシタンスの大きさを増大させるよう、電圧差（Ｖ_ＢＩＡＳ）は、フィンガ２０６及び２０８の間で静電気引力を発生させるようフィンガ２０６及び２０８の間に生じる。例えば、Ｖ_ＢＩＡＳは、トラス櫛型構造２０４の動き、及び結果としてフィンガ２１８に向かうフィンガ２２０の動きを生じさせて、フィンガ２１８及び２２０の間の間隔ｘ_{０＿ＣＡＰ}を小さくするようフィンガ２０６及び２０８の間に十分な静電気引力を引き起こすために、（フィンガ２０８に電気的に結合される）固定端２１２ｂ及びドライブ櫛型構造２０２に印加される。結果として、キャパシタ板の間の間隔の変化は、Ｃ_ＯＵＴ１及びＣ_ＯＵＴ２の両方について異なったキャパシタンス値をもたらす。従って、キャパシタンスを増大させるよう、Ｖ_ＢＩＡＳは、運動軸２０５に沿ってトラス櫛型構造２０４の動きを引き起こすために少なくともリード構造２１１の復元力よりも大きい静電気力を発生させるよう選択される。その後、キャパシタンスを低減させるよう、Ｖ_ＢＩＡＳは、静電気力がリード構造２１１によって加えられる復元力よりも小さいように、小さくされる。次いで、復元力は、トラス櫛型構造２０４に作用して、フィンガ２１８からのフィンガ２２０間のギャップを増大させ、キャパシタンスを下げる。

図２の構造は、様々なＩＣ及び／又はＭＥＭＳ製造技術により製造され得る。これは、図３Ａ〜３Ｃにおいて表される。図３Ａ〜３Ｃは、本発明の様々な実施形態に従う製造工程の様々なステップの間の図２における切断線３−３を通るデバイス２００の部分断面図を示す。

バラクタ２００の製造は、図２における構造を形成するために使用される様々な層の形成から始まる。図３Ａに示されるように、これは、少なくとも１つのベース層３０２と、ベース層３０２の上に形成される少なくとも１つのリリース層３０４と、リリース層３０４の上に形成される少なくとも１つの構造層３０６と、構造層３０６の上に生成される下側導電層３０８及び上側導電層３０９とを有する。上側導電層３０９は、１又はそれ以上の金属層を有してよい。下側導電層３０８は、上側導電層３０９と構造層３０６との間の密着性を改善するよう、１又はそれ以上の接着層を有してよい。しかし、幾つかの実施形態において、下側導電層３０８は省略され得る。層３０４〜３０９の材料は、形成される層のタイプ及び組成に依存して、熱酸化、物理的／化学的析出、スパッタリング、及び／又は電気メッキ工程を含む様々な方法において、ベース層３０２の上に形成され得る。

本発明の様々な実施形態において、構造層３０６の組成は、それが非導電性であるように、選択される。更に、リリース層３０４の組成は、それが、少なくとも１つの除去工程を用いてベース層３０２、構造層３０６及び導電層３０８、３０９に対して選択的に可撤性であるように、選択される。例えば、本発明の幾つかの実施形態において、層３０２〜３０６は、ＳＯＩ（silicon on insulator）（ＳＯＩ）基板を用いることによって設けられる。そのような基板において、２つのシリコン層の間に挟まれた層を有する酸化ケイ素は、シリコンを含むベース層３０２及び構造層３０６の間のリリース層３０４を提供する。当業者には明らかなように、様々なタイプのエッチング工程が、シリコンを含む材料を実質的に除去することなく酸化ケイ素を含む材料を除去するために容易に適用可能である。しかし、本発明はＳＯＩ基板に制限されない。本発明の他の実施形態では、リリース層３０４及び構造層３０６は、ベース層３０２を提供するシリコン基板上に形成される。更なる他の実施形態では、ノンシリコンを含む材料が層３０２〜３０６を形成するために使用される。

層３０２〜３０９が形成されると、デバイス２００のための構造の形成が始まってよい。一般に、デバイス２００のための図３Ｂに示される構造は、導電層３０８及び３０９、構造層３０６、並びにリリース層３０４にボイド（voids）を作ることによって形成される。このステップは、様々な方法において実施され得る。例えば、図３Ｂに示されるように、マスキング層３１０が、デバイス２００における構造に従うマスクパターンを有して層３０９の上に形成され得る。例えば、図３Ｂに示されるマスキング層３１０の部分は、リード構造２１１、固定端２１２ａ、フィンガ２１８、及びフィンガ２２０の部分のためのマスクパターンを示す。マスクパターンがマスキング層３１０において形成されると、様々なドライ及び／又はウェット・エッチング工程が、マスクパターンを導電層３０８、３０９及び構造層３０６に移すために使用される。

図３Ｂに示される例となるマスクパターンは、同じパターンが導電層３０８、３０９及び構造層３０６の両方に移されることを提供するが、本発明の様々な実施形態はこの点に制限されない。本発明の幾つかの実施形態において、２つのマスキングステップが実行される。例えば、第１のマスクパターンは、導電層３０８をエッチングするために提供され得る。その後、第２のマスクパターンは、構造層３０６をエッチングするために提供される。

マスキングパターンが構造層３０６に移されると、リリース層３０４の部分は、トラス櫛型構造２０４の少なくとも幾つかの部分を離すよう除去される。これは、等方性の選択的な除去工程をデバイス２００に提供することによって達成され得る。等方性の工程は、リリース層３０４の露出部分を除去するのみならず、構造層３０６における開口の近くで構造層３０６の真下のリリース層３０４の部分も除去する（すなわち、かかる構造の下を切り取る）（すなわち、ボイドを作る）。構造層３０６における造作の側方寸法が十分に小さい（例えば、図３Ａ〜３Ｃに示されるリード構造２１１、フィンガ２１８及びフィンガ２２０を下回る）場合に、そのような造作の真下のリリース層３０４の全ての部分は除去される。よって、この工程は、そのような造作から独立し又は離されたままである。次いで、それらの造作は、他の層における接続を介してデバイス２００の他の部分にのみ接続されたままである。例えば、図３Ｃに示されるように、リード構造２１１、フィンガ２１８及びフィンガ２２０に関連する構造２０６の部分の真下のリリース層３０４の部分は、除去される。未だそれらの造作は、図２に示されるように、構造層３０６及び／又は導電層３０８の他の部分を介してデバイス２００に取り付けられている。１つの例となる構成において、そのような構造は、ＳＯＩ基板及びフッ化水素（ＨＦ）酸に基づくエッチングを用いることによって実現され得る。第１に、エッチング工程は、図３Ｂに示されるボイドを形成するために使用される。その後、ＨＣ酸に基づくエッチング工程は、酸化ケイ素を含む層の部分を選択的に除去又は切除して、デバイス２００の選択された造作の真下にボイドを形成し、図３Ｃに示される構造をもたらすよう使用される。

本発明の様々な実施形態は、上記の例となる製造工程に制限されない。例えば、本発明の幾つかの実施形態において、原子層エピタキシャル（ＡＬＥ）工程が、構造層３０６のエッチング及びリリース層３０４の除去の後に導電層３０８、３０９を形成するために使用される。かかる実施形態では、ＡＬＥ工程の使用は、導電層の配置及び厚さの正確な制御を可能にする。結果として、デバイス制御は、水平型ＧＣＡデバイスの動作部分がより高い精度を有して構成され得るので、改善され得る。

図３Ａ〜３Ｃにおいて上述されたプロセスフローは図２において表されるバラクタを形成するために使用され得るが、このプロセスフロー及び同様のプロセスフローの１つの制限は、そのようなデバイスを製造して正確に所望の寸法に合わせることが困難でありうる点である。特に、上記の処理ステップの幾つかは、ドライブ櫛型構造２０２、入力／出力櫛型構造２１６、及び可動トラス２０４の寸法において誤差を生じさせうる。例えば、様々なマスキング及びエッチングステップは、フィンガ２０６、２０８、２１８及び２２０の寸法において偏差を生じさせうる。特に、上記のＨＦエッチング工程のようなエッチングステップは、一般に制御するのが困難であり、結果として得られる造形のオーバーエッチングを生じさせうる。結果として、そのようなステップは、また、キャパシタ板の面積（すなわち、フィンガ２０６、２０８、２１８、２２０の高さ（Ｈ）及び長さ（図示せず。））、フィンガ２０６、２０８、２１８、２２０の幅（例えば、Ｗ１及びＷ２）、フィンガ２０６及び２０８の間並びにフィンガ２１８及び２２０の間の間隔（ＳＰ）の変動をも生じさせうる。結果として、Ｃ_ＯＵＴ１及びＣ_ＯＵＴ２の値は、同じＶ_ＢＩＡＳについてデバイスごとに有意に異なりうる。

そのような変動は、一般に、ほとんどのタイプのバラクタデバイスにつきものである。すなわち、如何なるタイプのバラクタデバイスの製造も、一般に、デバイスの寸法の何らかの変動を導入する。結果として、概して、正確にキャパシタンス値を提供するバラクタデバイスを提供することは困難である。１つの解決法は、そのようなデバイスを較正することである。このように、目標キャパシタンス値のためのＶ_ＢＩＡＳの適切な値は、使用の前に決定され得る。しかし、そのような解決法は、概して、バラクタデバイスを設置し使用するのに必要とされる追加の手順を生じさせる。例えば、デバイスを利用するシステムは、また、設置されるバラクタデバイスの変動を考慮するよう較正又は調整される必要がある。他の解決法は、使用中にキャパシタンス値をモニタして、使用中に調整を提供することである。しかし、そのような構成は、キャパシタの電荷の少なくとも一部が検知デバイスに向けられることを生じさせる。結果として、バラクタの有効キャパシタンスは、かかるモニタリングの間に変更され、先と同じくキャパシタンス誤差を生じさせる。更なる他の解決法では、第２の別個のモニタリング用キャパシタが、回路の第１のアクティブ・キャパシタの挙動を推定するために使用されてよい。しかし、そのような構成も、概して、誤差をもたらす。特に、モニタリング用のアクティブ・キャパシタは別個に製造されるので、そのモニタリング用キャパシタは、アクティブ・キャパシタの結果として得られる構造を正確に反映しないことがある。更に、配線及び接触抵抗の変動は、異なった入力信号がモニタリング用キャパシタに供給されることを生じさせうる。よって、モニタリング用キャパシタの動作及び結果として得られる挙動は、アクティブ・キャパシタの動作及び挙動を正確には反映しないことがある。

図２の構造及び他の従来のバラクタデバイスの制限を鑑み、本発明の他の態様は、図２に示されるＧＣＡバラクタデバイスをフィードバック回路と組み合わせることによって、高精度のバラクタデバイスを製造することを提供する。特に、単一のＧＣＡバラクタデバイスの異なった櫛型構造は、出力バラクタ部及び基準バラクタ部を提供するために使用される。動作において、フィードバック回路は、基準バラクタ部をモニタして、ＧＶＡバラクタデバイスへ供給されるＶＢＩＡＳの値を調整するために使用されてよい。そのような構成は、以下で、図４において表される。

図４は、本発明の実施形態に従うＭＥＭＳバラクタデバイス４００の略図を示す。図４に示されるように、デバイス４００は、フィードバック回路４０４に結合されたＧＣＡバラクタ２００を有する。本発明の幾つかの実施形態において、ＧＣＡバラクタ２００及びフィードバック回路４０４は、図４に示されるように、同じ支持構造体４０６の上に形成されてよい。例えば、支持構造体４０６は基板であってよく、ＧＣＡバラクタ２００及びフィードバック回路４０４はその上に様々なＩＣ及びＭＥＭＳ製造技術により形成され得る。他の例では、ＧＣＡバラクタ２００及びフィードバック回路４０４は、異なった支持構造体の上に形成され、その後に従来の方法を用いて結合されてよい。かかる従来の方法には、ＳｉＰ（system-in-a-package）及び／又はＰＣＢ（printed circuit board）製造法がある。しかし、本発明はこの点に制限されず、ＧＣＡバラクタ２００及びフィードバック回路４０４は、他の方法により結合され、あるいは、別個の相互接続される構造体において形成および使用されてよい。

ＧＣＡバラクタ２００は、図２において上述されたＧＣＡと同じように構成される。すなわち、ＧＣＡバラクタ２００は、図２と同じドライブ部２０１を有する。然るに、図２に関して先に与えられた説明は、図４における構成要素２０２ａ、２０２ｂ、２０４、２０６、２０７、２０８、２１０、２１１、２１２ａ及び２１２ｂの構造及び動作を説明するのに十分である。ドライブ部２０１に加えて、ＧＣＡバラクタ２００は、図２と同じバラクタ部２１４を更に有する。然るに、図２に関して先に与えられた説明は、図４における構成要素２１６ａ、２１６ｂ、２１８及び２２０の構造及び動作を説明するのに十分である。

図２において上述されたように、ＧＣＡバラクタ２００は、第１及び第２の可変キャパシタ又はバラクタＣ_ＯＵＴ１及びＣ_ＯＵＴ２を提供する。図４において表される実施形態では、Ｃ_ＯＵＴ２は、Ｃ_ＯＵＴ１をモニタして正確に調整するための基準バラクタとして使用されてよい。そのような構成は、少なくとも２つの理由のために、従来の方法と比較して、Ｃ_ＯＵＴ１のキャパシタンス値を推定することに関して、より正確である。第１に、Ｃ_ＯＵＴ１及び_{ＣＯＵＴ２}のキャパシタンス値は同じ作動により変化する。すなわち、バイアス信号の一部又はバイアス信号に関する異なる信号を用いて基準バラクタのキャパシタンスを調整することに代えて、同じ信号が、独立して且つ同時に出力バラクタ及び基準バラクタの両方を調整する。例えば、図４において、ドライブ部２０１に加えられるバイアス電圧は、可動トラス２０４の動きを引き起こす。この動きは、Ｃ_ＯＵＴ１及びＣ_ＯＵＴ２の両方のキャパシタンスを変化させる。結果として、通常は配線の違いによって引き起こされる基準バラクタ及び出力バラクタの間のあらゆる変動が、有効に推定される。更に、Ｃ_ＯＵＴ１の電気的な動作は、Ｃ_ＯＵＴ２の電気的な動作によって有意に影響を及ぼされない。第２に、櫛型構造２１６ａ及び２１６ｂ並びに可動トラス２０４は同じデバイスにおいて同時に製造されるので、基準バラクタにおけるプロセス・バイアスにより引き起こされる変動は実質的に低減される。特に、大域的な製造変動は、基準バラクタ及び出力バラクタが同じデバイスの一部であるために、無関係である。更に、それらの構造は同じ工程の間に並行して形成されるので、局所的な製造変動も有意に低減される。然るに、Ｃ_ＯＵＴ２によって提供されるキャパシタンス値は、概して、Ｃ_ＯＵＴ１によって提供されるキャパシタンス値を実質的に追跡する。結果として、Ｃ_ＯＵＴ２は、Ｃ_ＯＵＴ１で目標の出力キャパシタンスを提供するのに必要とされるバイアス電圧における何らかの調整を正確に決定するためにモニタされて使用され得る。

このために、デバイス４００は、選択されるＶ_ＢＩＡＳに関連してＣ_ＯＵＴ１で目標とされる出力キャパシタンスを提供するようＶ_ＢＩＡＳ′を提供するために、Ｃ_ＯＵＴ２をモニタしてＶ_ＢＩＡＳを変更するフィードバック回路４０４を設ける。動作において、電圧源４１８は、ドライブ部２０１と、可動トラス２０４の動きを引き起こすと期待される固定端２１２ｂとに電圧Ｖ_ＢＩＡＳを供給し（最初に、フィードバック回路４０４はＶ_ＢＩＡＳを変更せず、よって、Ｖ_ＢＩＡＳ＝Ｖ_ＢＩＡＳ′である。）、特定の出力キャパシタンス値がＣ_ＯＵＴ１で供給されるようにする。電圧源４１８はここで表されている実施例ではバッテリとして表されているが、本発明はこの点に制限されない。本発明の様々な実施形態において、電圧源４１８は、フィードバック回路４０４又は別個のコントローラ回路のような基板４０６上の１又はそれ以上の構成要素からの、又は他の場所に位置付けられた１又はそれ以上の構成要素からの制御信号を受け取る可変電圧源であってよい。

次いで、フィードバック回路４０４は、Ｃ_ＯＵＴ２でのキャパシタンスに基づきＶ_ＢＩＡＳのための電圧調整量を決定する。すなわち、フィードバック回路４０４は、Ｖ_ＢＩＡＳに関連する目標Ｃ_ＯＵＴ２キャパシタンスを提供するようＣ_ＯＵＴ２でのキャパシタンスに必要な電圧調整量を決定する。次いで、フィードバック回路４０４は、電圧Ｖ_ＢＩＡＳ′を得るよう電圧調整量によってＶ_ＢＩＡＳを調整する。Ｖ_ＢＩＡＳ′は、可動トラス２０４の位置をＶ_ＢＩＡＳだけによって提供される位置を超えて調整するよう、ドライブ部２０１へ供給される。結果として、Ｃ_ＯＵＴ１及びＣ_ＯＵＴ２でのキャパシタンス値は調整される。次いで、処理は、Ｃ_ＯＵＴ２が、選択されるＶ_ＢＩＡＳのためのＣ_ＯＵＴ１の目標キャパシタンス値に対応するＣ_ＯＵＴ２の目標キャパシタンス値に対応するキャパシタンス値になるまで、繰り返されてよい。

本発明の様々な実施形態において、フィードバック回路４０４は、アナログ回路素子、デジタル回路素子、又はそれらの組み合わせにより構成されてよい。然るに、当業者には明らかなように、フィードバック回路４０４は様々な方法において実施されてよい。例えば、本発明の幾つかの実施形態において、フィードバック回路４０４は、Ｖ_ＢＩＡＳ及びＣ_ＯＵＴ２のキャパシタンス値を受け入れ、Ｃ_ＯＵＴ２のキャパシタンス値を目標Ｃ_ＯＵＴ１に関連する値へと調整するためのＶ_ＢＩＡＳ′を自動的に計算し又は調べるデジタルコントローラ回路であってよい。他の例では、フィードバック回路４０４は、もっぱらアナログの回路を用いて製造されてよい。１つのそのような構成は、以下で、図６〜１０に関してより詳細に記載される。

幾つかの例において、Ｃ_ＯＵＴ１を提供する櫛型構造２１６ａと可動トラス２０４との組み合わせによって提供されるよりも大きいキャパシタンスが必要とされることがある。１つの解決法は、Ｃ_ＯＵＴ１のキャパシタンス値を増大させるようフィンガの数を増やすことである。そのような解決法は、ＧＣＡバラクタ２００によって占有される面積を増大させることなくＣ_ＯＵＴ１のキャパシタンスを増大させることができるが、最大キャパシタンスは製造公差によって制限される。すなわち、如何なるＭＥＭＳ製造工程においても、達成可能な最大ライン幅及びライン間隔が存在する。しかし、そのような最大ライン幅及び間隔は、結果として得られる構造がそれら自体を支持するには薄すぎる又は脆弱すぎるので、望ましくない。然るに、更なる数のフィンガを収容するようＧＣＡバラクタによって占有される面積を増大させることが必要となる。そのような解決法は、また、Ｃ_ＯＵＴ１のキャパシタンス値を増大させるが、この解決法は、Ｃ_ＯＵＴ２を提供する櫛型構造２１６ｂと可動トラス２０４との組み合わせのための面積の増大ももたらす。結果として、基板の表面積の多くが、大きいキャパシタンス値を提供するのに必要とされないキャパシタ構造において無駄にされうる。

上記を鑑み、本発明の幾つかの実施形態は、ＭＥＭＳバラクタデバイスのための代替構成を提供する。そのような代替構成は図５に表される。図５は、本発明の実施形態に従う他のＭＥＭＳバラクタデバイス５００の略図を示す。図４のデバイスと同様に、デバイス５００も、同じ支持構造体４０６の上に任意に形成され得るＧＣＡバラクタ５０２及びフィードバック回路４０４を有する。

図５に示されるように、バラクタ５０２も、図２において上述されたＧＣＡバラクタと同様に構成される。すなわち、ＧＣＡバラクタ５０２も、図２と同じドライブ部２０１を有する。然るに、図２に関して先に与えられた説明は、図５における構成要素２０２ａ、２０２ｂ、２０４、２０６、２０７、２０８、２１０、２１１、２１２ａ及び２１２ｂの構造及び動作を説明するのに十分である。ＧＣＡバラクタ５０２は、図５に示されるように、Ｃ_ＯＵＴ１及びＣ_ＯＵＴ２の並列結合により出力キャパシタンスＣ_ＯＵＴを提供する第１のバラクタ部２１４を更に有する。この第１のバラクタ部２１４は、図２のバラクタ部と同じである。然るに、図２に関して先に与えられた説明は、図５における構成要素２１６ａ、２１６ｂ、２１８及び２２０の構造及び動作を説明するのに十分である。然るに、比較的大きい出力キャパシタンス値が、櫛型構造２１６ａ及び可動トラス２０４によって形成されるバラクタと、櫛型構造２１６ｂ及び可動トラス２０４によって形成されるバラクタとを並列に結合することによって、提供される。

なお、ドライブ部２０１及び第１のバラクタ部２１４に加えて、ＧＣＡバラクタ５０２は、図５に示されるように、基準キャパシタンスＣ_ＲＥＦを提供する第２のバラクタ部５１４を更に有する。第２のバラクタ部５１４も、図２のバラクタ部と同様に構成される。然るに、図２のバラクタ部に関して先に与えられた説明は、図５における構成要素５１６ａ、５１６ｂ、５１８及び５２０の構造及び動作を説明するにも十分である。

図５において、第１のバラクタ部２１４及び第２のバラクタ部５１４は、同じように構成されるように示されている。すなわち、第１のバラクタ部２１４及び第２のバラクタ部５１４は、同数のフィンガを有し且つそれらのフィンガの寸法が同じであるように示されている。しかし、本発明はこの点に制限されない。本発明の幾つかの実施形態において、フィンガ及び間隔の寸法は、バラクタ部５１４と比較して、バラクタ部２１４に関して異なってよい。従って、第１のバラクタ部２１４及び第２のバラクタ部５１４は、本発明の他の実施形態では、異なるキャパシタンス値を提供することができる。

そのような構成は、比較的大きいキャパシタンスを提供しながら比較的小さい面積を占有する高精度のＧＣＡバラクタを提供するのに有用でありうる。例えば、第１のバラクタ部２１４は、比較的高いキャパシタンスを提供するために多数のフィンガ２１８、２２０を有するよう構成されてよい。対照的に、第２のバラクタ部５１４は、比較的より引くキャパシタンスを提供するために、バラクタ部２１４と比較して、より少ない数のフィンガ５１８、５２０を有するよう構成されてよい。更に、基準キャパシタンス値は、図５に示されるように、櫛型構造５１６ａ及び可動トラス２０４によって形成されるバラクタと、櫛型構造５１６ｂ及び可動トラス２０４によって形成されるバラクタとを並列に結合することによって、提供され得る。これは、第２のバラクタ部５１４に必要とされる面積が更に低減されることを可能にする。結果として、バラクタ構造に関連するＧＣＡバラクタ５０２の面積の大部分は、ＧＣＡバラクタ５０２の出力キャパシタンスを提供するバラクタ構造によって占有され得る。

ＧＣＡバラクタ５０２は次のように動作する。第１のバラクタ部２１４及び第２のバラクタ部５１４の両方によって提供されるキャパシタンスの大きさを増大させるよう、電圧差（Ｖ_ＢＩＡＳ）が、フィンガ２０６及び２０８の間に静電気引力を発生させるよう、それらのフィンガの間で生成される。例えば、図５に示されるように、Ｖ_ＢＩＡＳ′が、運動軸２０５に沿ってトラス櫛型構造２０４の動きを引き起こしてｘ_{０＿ＤＲＶ}を低減するようフィンガ２０６及び２０８の間に十分な静電気引力を引き起こすために、ドライブ櫛型構造２０２及び（フィンガ２０８に電気的に結合される）固定端２１２ｂに印加される。トラス櫛型構造２０４の動きは、結果として、フィンガ２１８に向かうフィンガ２２０及びフィンガ５１８に向かうフィンガ５２０の同時の動きを引き起こす。結果として、フィンガ２１８及び２２０の間の間隔ｘ_{０＿ＣＡＰ＿Ａ}は低減され、フィンガ５１８及び５２０の間の間隔ｘ_{０＿ＣＡＰ＿Ｂ}も低減される。結果として、それらの間隔の低減は、バラクタ部２１４及び５１４におけるキャパシタ板の間の間隔も低減し、バラクタ部２１４及び５１４によって提供されるキャパシタンス値の変化をもたらす。

上述されたように、バラクタ部５１４は、図４に関して上述されたように、フィードバック回路４０４を用いてバラクタ部２１４の出力キャパシタンスをモニタし正確に調整する基準バラクタとして使用されてよい。然るに、図４のデバイスに関して先に与えられた説明は、フィードバック回路４０４の構造及び動作を説明するにも十分である。

上述されたように、図４及び５のフィードバック回路４０４は、Ｖ_ＢＩＡＳに関連する目標出力キャパシタンス値をもたらすＶ_ＢＩＡＳ′を提供するために、バイアス源４１８によって供給されるバイアス電圧（Ｖ_ＢＩＡＳ）を変更するために使用される。なお、上述されたように、図４及び５のフィードバック回路４０４は、様々な方法において実施されてよい。例えば、１つの例となる実施は、以下で、図６に関して記載される。図６は、本発明の実施形態に従うＭＥＭＳバラクタデバイスにおけるフィードバック回路４０４のための１つの例となる構成の詳細な概略図を示す。フィードバック回路４０４の構成は、変換ステップを実行するコンバータ素子６２０、比較ステップを実行するコンパレータ素子６２２、及び電圧調整ステップを実行する電圧調整素子６２４を有する。フィードバック回路４０４は、コントローラ素子６２６を更に有してよい。様々なブロックが図６に示されているが、当業者には容易に認識され得るように、図６に示されるブロックのいずれが組み合わされてもよい。

図６における例となるフィードバック回路４０４は、次のように動作する。第１に、Ｃ_ＲＥＦが、図７及び８に関して以下で記載されるように、コンバータ素子６２０により電圧Ｖ_ＲＥＦに変換される。第２に、Ｖ_ＲＥＦは、コンパレータ素子６２２により設定点電圧Ｖ_ＳＰと比較される。そのような構成において、コントローラ素子６２６は、Ｖ_ＢＩＡＳを受け取り、計算又はルックアップ方法を用いてＶ_ＳＰを自動的に決定することができる。なお、本発明の様々な実施形態はこの点に制限されず、Ｖ_ＳＰはフィードバック回路４０４の外部の回路によって供給されてもよい。この比較に基づき、コンパレータ素子６２２は、０Ｖ（変化が必要とされないことを示す。）又は増分電圧ΔＶ（変化が必要とされることを示す。）を有する出力信号を生成する。コンパレータ素子６２２のための例となる構成は、以下で、図９に関して更に詳細に記載される。動作において、コンパレータ素子６２２は、Ｖ_ＲＥＦがＶ_ＳＰ以下となるまで、増分電圧ΔＶを有する出力信号を生成し続ける。かかる値（Ｖ_ＳＰ）のＶ_ＲＥＦでは、基準バラクタは、出力バラクタの目標キャパシタンス値Ｃ_ＯＵＴに対応するキャパシタンス値Ｃ_ＲＥＦを提供すると考えられる。然るに、Ｖ_ＢＩＡＳの更なる調整は必要とされない。しかし、Ｖ_ＲＥＦがＶ_ＳＰよりも大きい限りは、電圧調整素子６２４は、時間にわたってΔＶの和を累算し、この和をＶ_ＢＩＡＳに加えて、調整されたバイアス電圧Ｖ_ＢＩＡＳ′を生成し続ける。

上述されたように、図６のフィードバック回路４０４は、最初に、図４又は５のＧＣＡバラクタから得られる基準キャパシタンスを基準電圧Ｖ_ＲＥＦに変換する変換ステップを実行する。かかるステップは、キャパシタンス値の比較が一般に自明でないために、使用される。しかし、電圧へのキャパシタンス値の変換及び電圧の比較は、実施するのが比較的容易である。然るに、基準キャパシタンスＣ_ＲＥＦを基準電圧Ｖ_ＲＥＦへ変換することによって、Ｖ_ＢＩＡＳに対して調整を行うのに必要とされる回路構成は概して簡単化される。コンバータ回路６２０の例となる構成は図７に示される。なお、本発明の様々な実施形態はこの点に制限されず、他の回路が基準キャパシタンスを基準電圧へ変換するために設けられてよい。

図７は、本発明の実施形態に従うコンバータ素子６２０のための例となる構成を示す。図７に示される構成例では、コンバータ素子６２０は、抵抗−キャパシタンス（ＲＣ）フィルタ７０２及びエンベロープ検出器７０４を有してよい。動作において、ＲＣフィルタ７０２は、方形入力波Ｓ_１を受け取り、時間的に変化する出力波Ｓ_２を生成する。このとき、Ｓ_２はＣ_ＲＥＦの変動に応じて変化する。次いで、エンベロープ検出器７０４は、出力波Ｓ_２に基づきＶ_ＲＥＦを生成する。本発明の幾つかの実施形態において、入力波Ｓ_１は、方形波発生器７０６によりコンバータ素子６２０内で生成されてよい。なお、本発明の様々な実施形態はこの点に制限されず、入力波Ｓ_１はコンバータ素子６２０の外部で動作する方形波発生器から供給されてよい。本発明の様々な実施形態において、あらゆるタイプの方形波発生器がＳ_１を供給するために使用されてよい。独立型の及び一体化された方形波発生器の設計及び製造は、当業者によく知られており、ここでは記載されない。

図７に示されるように、ＲＣフィルタ７０２は、入力波Ｓ_１から出力波Ｓ_２を生成するために用いられる。ＲＣフィルタ７０２は様々な方法において構成されてよい。１つの例となる構成が図８に示される。図８は、本発明の実施形態に従うＲＣフィルタ７０２の例となる構成の概略図を示す。図８において、ＲＣフィルタ７０２は低域通過フィルタとして構成される。特に、抵抗Ｒ及び基準キャパシタンスＣ_ＲＥＦは、入力波Ｓ_１の発生源と直列に配置され、Ｃ_ＲＥＦの両端で測定される電圧は、出力波Ｓ_２として使用される。従って、Ｃ_ＲＥＦの値が時間にわたって変化すると、ＲＣフィルタ７０２における電圧又はポテンシャル分割器も時間にわたって変化する。特に、Ｃ_ＲＥＦの変動は、Ｓ_１の周波数が一定であるとすると、一般にＣ_ＲＥＦに反比例して変化する可変インピーダンスをもたらす。結果として、Ｃ_ＲＥＦが時間にわたって増大するに連れて、可変インピーダンスは減少する。結果として、Ｃ_ＲＥＦの両端電圧も時間にわたって低下し、出力波Ｓ_２も時間にわたって変化する。特に、Ｃ_ＲＥＦの両端電圧の低下は、Ｓ_２の振幅を低減する。よって、出力波Ｓ_２は、Ｃ_ＲＥＦの現在値を反比例的に示す振幅を有する波形を提供する。

再び図７を参照して、出力波Ｓ_２が発生すると、出力波Ｓ_２はエンベロープ検出器７０４を通る。本発明の様々な実施形態において、あらゆるタイプのエンベロープ検出器回路が使用されてよい。かかる回路は、当業者によく知られており、ここでは記載されない。エンベロープ検出器７０４は、Ｃ_ＲＥＦの変動による出力波Ｓ_２の振幅の変動を測定又は検出するために使用される。結果として、Ｖ_ＲＥＦの値が生成される。このとき、Ｖ_ＲＥＦは、Ｃ_ＲＥＦの変動によって引き起こされるＳ_２の振幅の変動に基づき時間にわたって変化する電圧信号である。然るに、そのような信号は、次いで、Ｖ_ＢＩＡＳの調整が必要とされるかどうかを決定するために、その後の比較ステップにおいて使用され得る。

比較ステップにおいて、コンバータ素子６２０における変換ステップの間に生成された基準電圧は、次いで、ＶＢＩＡＳの値を調整するためにその後の電圧調整ステップの間に使用され得る信号を発生させるよう、コンパレータ素子６２２において設定点電圧Ｖ_ＳＰと比較されてよい。比較ステップで発生した信号に基づき、調整ステップは、ＧＣＡバラクタの動作、よって出力キャパシタンスを調整するよう実行されてよい。コンパレータ素子６２２のための例となる構成は、図９に示される。

図９は、図６のフィードバック回路４０４におけるコンパレータ素子６２２のための例となる構成の概略図を示す。コンパレータ素子６２２は、例えば図９に示されるもののような、演算増幅器（オペアンプ）コンパレータ回路を用いて提供されてよい。図９において、オペアンプ回路は、出力プルアップ抵抗ＲＬを有するオペアンプ・コンパレータ９０２を有するよう表されている。そのような構成において、オペアンプ９０２の非反転入力部（＋）は、Ｖ_ＲＥＦを受け取るよう構成されてよく、オペアンプ９０２の反転入力部（−）は、Ｖ_ＳＰを受け取るよう構成されてよい。更に、プルアップ抵抗ＲＬは、増分電圧ΔＶに接続されてよい。結果として、Ｖ_ＲＥＦがＶ_ＳＰよりも大きい場合は、コンパレータ素子６２２はΔＶを出力する。対照的に、Ｖ_ＲＥＦがＶ_ＳＰよりも小さい場合は、コンパレータ素子６２２は０Ｖを出力する。なお、本発明の様々な実施形態は、図９に表される構成に制限されない。むしろ、Ｖ_ＲＥＦとＶ_ＳＰとの比較に基づき０Ｖ又はΔＶの出力信号を生成するためのあらゆるタイプのコンパレータ素子構成が、本発明の様々な実施形態において使用されてよい。

再び図６を参照して、変換ステップ及び比較ステップが素子６２０及び６２２で完了されると、結果として得られる信号（０Ｖ又はΔＶのいずれか一方）が電圧調整素子６２４へ供給される。次いで、電圧調整素子６２４は電圧調整ステップを実行する。図１０は、図６のフィードバック回路４０４における電圧調整素子６２４のための例となる構成を示す。図１０に示されるように、電圧調整素子６２４は、ゲート電圧ラッチ回路１００２及び第１の加算電圧回路１００４を有する積算器回路１００を有する。ここで使用される語「ゲート電圧ラッチ回路」は、イネーブル信号に基づき電圧レベルを記憶することができるあらゆるタイプの回路に言及する。すなわち、新しい電圧レベルは、イネーブル信号が受信されるまでは回路において記憶され得ない。本発明の様々な実施形態において、あらゆるタイプのゲートラッチ回路が使用されてよい。

例えば、本発明の一実施形態において、ラッチ回路１００２は、値が増大又は低減する、Ｖ_ＳＵＭを受ける抵抗の列を有してよい。それらの抵抗は個々にゲートＳＲラッチ（クロックドＳＲフリップフロップ）に接続される。次いで、それらのＳＲフリップフロップは、Ｖ_{ＳＴＯＲＥＤ}の積算出力を供給するよう加算器回路へまとめて接続される。動作において、Ｖ_ＳＵＭの値が増大するにつれて、抵抗値に基づき、オンするＳＲラッチの数も増大する。しかし、ＳＲラッチがゲート制御される場合は、Ｖ_{ＳＴＯＲＥＤ}の値はクロック信号にのみ基づき変化する。

電圧調整素子６２４は、第２の加算電圧回路１００６を更に有する。ここで使用される「加算電圧回路」は、少なくとも２つの電圧信号を受け取って、受け取った電圧信号の和に等しい電圧を有する信号を出力することができるあらゆる回路に言及する。そのような回路は、当業者によく知られており、ここでは記載されない。

電圧調整素子６２４は次のように動作する。最初に、積算器回路１０００におけるラッチ１００２は、０Ｖに等しい電圧Ｖ_{ＳＴＯＲＥＤ}を記憶するよう構成される。その後に、第１のクロック周期の間、ラッチ１００２はＶ_{ＳＴＯＲＥＤ}を積算器回路１０００における加算回路１００４へ出力する。しかし、ラッチ１００２は、Ｖ_{ＳＴＯＲＥＤ}について新しい値を記憶するよう有効にされない。加算回路１００４は、更に、０Ｖ又は増分電圧ΔＶを有するコンパレータ素子６２２の出力を受け取る。結果として、加算回路１００４は、Ｖ_{ＳＴＯＲＥＤ}と、コンパレータ素子６２２によって供給される０Ｖ又は増分電圧ΔＶの一方との和を有する和電圧Ｖ_ＳＵＭを生成する。結果として、Ｖ_ＳＵＭは０Ｖ又はΔＶに等しい。続くクロック周期の間、クロック信号ＣＬＫは、Ｖ_ＳＵＭをＶ_{ＳＴＯＲＥＤ}として記憶するようラッチ１００２を有効にする。然るに、ΔＶの値は時間にわたって積算される。すなわち、Ｖ_{ＳＴＯＲＥＤ}はΔＶずつ増大する。結果として、電圧Ｖ_ＳＵＭは時間にわたってｎ×ΔＶに等しい。ここで、ｎは０よりも大きい整数である。本発明の幾つかの実施形態において、信号ＣＬＫは、図６に示されるように、コントローラ素子６２６によって供給されてよい。なお、本発明の様々な実施形態はこの点に制限されず、信号ＣＬＫは１又はそれ以上の外部構成要素によって供給されてよい。

積算器回路１０００がΔＶの値を積算及び合算しているのと同時に、結果Ｖ_ＳＵＭは加算回路１００６へ送られる。加算回路１００６は、バイアス源４１８からバイアス電圧Ｖ_ＢＩＡＳを更に受け取る。次いで、加算回路１００６は、Ｖ_ＳＵＭ＋Ｖ_ＢＩＡＳに等しい和電圧Ｖ_ＢＩＡＳ′を生成する。次いで、和電圧Ｖ_ＢＩＡＳ′は、ＧＣＡバラクタのドライブ部へ供給される。時間にわたって、電圧調整素子６２４は、Ｖ_ＳＵＭが増大し続けられる限り、Ｖ_ＢＩＡＳ′を増大させ続ける。然るに、コンパレータ素子６２２がΔＶを出力するのをやめると、Ｖ_ＳＵＭに対する更なる変化は提供されず、これは、出力キャパシタンスＣ_ＯＵＴが目標値にあることを示す。

本発明の様々な実施形態が先に記載されてきたが、それらは限定ではなく一例として提示されていることが理解されるべきである。開示されている実施形態に対する多数の変更は、本発明の主旨又は適用範囲から逸脱することなく本開示に従って行われ得る。よって、本発明の技術的範囲は、上記の実施形態のいずれによっても制限されるべきではない。むしろ、本発明の適用範囲は、特許請求の範囲及びその均等に従って定義されるべきである。

本発明は１又はそれ以上の実施に関して図示及び記載をされてきたが、同等の代替及び改良は、本明細書及び添付の図面を読んで理解することで当業者に想到可能である。更に、本発明の特定の特徴が幾つかの実施のうちのただ１つに関して開示されていることがあるが、そのような特徴は、いずれかの所与の又は特定の用途にとって望ましい又は有利であるように他の実施の１又はそれ以上の他の特徴と組み合わされてよい。

Claims

バラクタデバイスを有するシステムであって、
前記バラクタデバイスは、
少なくとも１つのドライブ櫛型構造と、出力キャパシタンスを定義する少なくとも１つの出力バラクタ構造と、基準キャパシタンスを定義する少なくとも１つの基準バラクタ構造と、前記ドライブ櫛型構造、前記出力バラクタ構造、及び前記基準バラクタ構造と嵌合する少なくとも１つの可動トラス櫛型構造とを有し、前記可動トラス櫛型構造は、前記可動トラス櫛型構造と前記ドライブ櫛型構造との間に印加される出力バイアス電圧に基づき複数の嵌合位置の間で運動軸に沿って動くよう構成される、ギャップ閉塞アクチュエータバラクタと、
前記基準バラクタ構造に電気的に結合され、前記出力バラクタ構造で目標キャパシタンスを提供する前記出力バイアス電圧を生成するために前記基準キャパシタンスに基づき入力バイアス電圧を選択的に変更するよう構成されるフィードバック回路と
を有する、システム。
前記フィードバック回路は、前記基準キャパシタンスに基づき基準電圧を生成するコンバータ素子と、前記基準電圧を設定点電圧と比較するコンパレータ素子と、入力バイアス電圧及び前記コンパレータ素子の比較出力に基づき前記出力バイアス電圧を生成する電圧調整素子とを有する、
請求項１に記載のシステム。
前記コンバータ素子は、前記入力バイアス電圧及び前記設定点電圧のうち少なくとも一方を生成する少なくとも１つのコントローラ素子を更に有する、
請求項２に記載のシステム。
前記コンパレータ素子は、前記設定点電圧と前記基準電圧とを比較し、該比較に基づき前記比較出力を生成するよう構成される電圧コンパレータ回路を有する、
請求項２に記載のシステム。
前記電圧コンパレータ回路は、前記基準電圧が前記設定点電圧よりも大きい場合は増分電圧を前記比較出力として出力し、前記電圧コンパレータ回路は、前記基準電圧が前記設定点電圧よりも小さい場合は接地電圧を前記比較出力として出力する、
請求項５に記載のシステム。
前記電圧調整素子は、第１の加算回路に結合される積算器回路を有し、該積算器回路は、調整電圧を生成するよう時間にわたって前記比較出力を合算するよう構成され、前記第１の加算回路は、前記調整電圧を前記入力バイアス電圧に加えることによって前記出力バイアス電圧を生成する、
請求項４に記載のシステム。
少なくとも１つのドライブ櫛型構造と、出力キャパシタンスを定義する少なくとも１つの出力バラクタ構造と、基準キャパシタンスを定義する少なくとも１つの基準バラクタ構造と、前記ドライブ櫛型構造、前記出力バラクタ構造、及び前記基準バラクタ構造と嵌合する少なくとも１つの可動トラス櫛型構造とを有し、前記可動トラス櫛型構造は、前記可動トラス櫛型構造と前記ドライブ櫛型構造との間に印加される出力バイアス電圧に基づき複数の嵌合位置の間で運動軸に沿って動くよう構成される、ギャップ閉塞アクチュエータバラクタの動作方法であって、
前記ドライブ櫛型構造に入力バイアス電圧を供給するステップと、
前記出力バラクタ構造で目標キャパシタンスを提供する前記出力バイアス電圧を生成するよう前記基準キャパシタンスに基づき前記入力バイアス電圧を選択的に変更するステップと
を有するギャップ閉塞アクチュエータバラクタの動作方法。
前記出力キャパシタンスの目標キャパシタンスに関連する入力バイアス電圧を用いて前記出力バイアス電圧の初期値として選択するステップと、
前記出力バイアス電圧の前記初期値から得られる前記基準キャパシタンスの値に基づき基準電圧を得るステップと、
前記基準電圧を前記目標キャパシタンスに関連する設定点電圧と比較するステップと、
前記基準電圧と前記設定点電圧との間の差を小さくするよう前記比較に基づき前記出力バイアス電圧を調整するステップと
を更に有する請求項７に記載のギャップ閉塞アクチュエータバラクタの動作方法。
前記比較するステップは、
前記設定点電圧を前記基準電圧と比較するステップと、
前記基準電圧が前記設定点電圧よりも小さい場合は増分電圧を比較出力として出力するステップと、
前記基準電圧が前記設定点電圧よりも大きい場合は接地電圧を前記比較出力として出力するステップと
を更に有する、請求項７に記載のギャップ閉塞アクチュエータバラクタの動作方法。
前記調整するステップは、
次の調整電圧を生成するよう時間にわたって比較出力を合算するステップと、
前記次の調整電圧と前記入力バイアス電圧との和を前記出力バイアス電圧として出力するステップと
を更に有する、請求項７に記載のギャップ閉塞アクチュエータバラクタの動作方法。