JP2013258543A - Ｄ／ａ変換器及びそのｄ／ａ変換器に用いられるクロック遅延制御回路 - Google Patents

Abstract

【課題】電子機器に搭載される電子部品が受けるノイズの影響を低減することができるＤ／Ａ変換器を提供すること。
【解決手段】連続的な信号を伝達するコンテニアス部１５０ａと、標本化及び量子化がされた信号を伝達するデジタル部と、標本化されかつ量子化されていない信号を伝達するサンプル・ホールド部１５０ｂとによってサンプリング回路１５０を構成する。サンプル・ホールド部１５０ｂは、入力信号によって生じる電荷を蓄積する複数のキャパシタと、各キャパシタにそれぞれ電荷を蓄積するための複数のスイッチとを含み、少なくとも複数のスイッチを駆動する第２クロック信号に対して動作タイミングが互いに異なる複数のクロック信号を生成するクロック遅延変換部によって生成される遅延量を制御するクロック遅延制御回路とによってＤ／Ａ変換器を構成する。
【選択図】図１０

Description

本発明は、Ｄ／Ａ変換器及びそのＤ／Ａ変換器に用いられるクロック遅延制御回路に関し、より詳細には、電子機器に搭載される電子部品が受けるノイズの影響を低減することができるＤ／Ａ変換器及びそのＤ／Ａ変換器に用いられるクロック遅延制御回路に関する。

現在、電子機器に対する小型化の要求はますます強くなっていて、電子機器に搭載される電子部品は小型化され、電子部品同士はより近接して配置されるようになっている。電子部品同士を近接して配置すると、電子部品で発生したノイズが直接又は搭載基板や配線を介して他の電子部品に伝わり、他の電子部品の正常な動作を妨げる可能性がある。このため、近年の電子機器には、小型化と共に、ノイズの影響を抑止することが求められている（以下、ノイズ対策ともいう）。

電子部品が発生するノイズが他の電子部品に影響することを防ぐには、一般的に、電子部品同士をノイズの影響が小さくなる程度に離して配置することや、電子部品を製造する際のプロセスにおいて、素子同士の配置や分離を工夫することが考えられる。また、入出力端子を電子部品の個々に分けて設けることも考えられる。
しかし、電子部品を離して配置することは、上述した電子機器の小型化を妨げるために好ましくない。また、電子部品のプロセスによってノイズが外部に影響することを防ぐためには、高度なプロセス技術が必要になり、製造コストの上昇を招くために好ましくない。さらに、電子部品の入力端子や出力端子を分けることは、電子機器の多ピン化が起こり、電子部品を小型化することに不利になる。

ところで、電子機器に搭載される電子部品に、Ｄ／Ａ変換器がある。Ｄ／Ａ変換器は、電子機器のオーディオの機能等に多く利用される電子部品であり、特にノイズ対策が必要とされる電子部品である。
Ｄ／Ａ変換器のノイズ対策の従来技術としては、例えば、特許文献１に記載されたものがある。この特許文献１に記載のものは、Ｄ／Ａ変換器の入力信号の同期信号（制御用クロック信号）にジッタを付加している。このような特許文献１に記載のＤ／Ａ変換器によれば、出力信号を出力するための同期信号（変換用クロック信号）と制御用クロック信号とに起因するビートノイズの輻射を拡散させることが可能になる。

このような従来技術は、Ｄ／Ａ変換器が発生する輻射ノイズを低減させ、ノイズの他の機器に対する影響を低減するという発想に基づいてなされたものである。

特開昭６２−６５３６号公報

しかしながら、従来技術のように、Ｄ／Ａ変換器が発生する輻射ノイズを低減しても、Ｄ／Ａ変換器外から発生したノイズがＤ／Ａ変換器に与える影響を十分に低減することはできない。
また、従来技術はデジタル部にのみジッタを加えるため、アナログ部の突入電流起因の周期ノイズを拡散することはできない。このため、従来技術の拡散効果は限定的なものになる。

また、従来技術を用いて、個々の電子部品が発生する輻射ノイズが、直接、あるいは間接的にＤ／Ａ変換器に与える影響を低減するためには、電子機器内に搭載される複数の他の部品にジッタを入力する回路を設けなければならない。このような構成では、ジッタを入力する回路を多数設ける必要が生じ、電子機器の小型化が妨げられることが考えられる。

本発明は、このような問題に鑑みてなされたもので、その目的とするところは、電子部品の小型化を妨げることがなく、プロセス技術の高度化を回避しながら、電子機器に搭載される電子部品が受けるノイズの影響を低減することができるＤ／Ａ変換器及びそのＤ／Ａ変換器に用いられるクロック遅延制御回路を提供することにある。

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、デジタル信号を入力するデジタル部（図１１の１５０ｃ）と、該デジタル部によって入力されたデジタル信号に基づく入力信号をサンプリングして、サンプリングされた前記入力信号を保持して転送するサンプル・ホールド部（図１０の１５０ｂ）と、該サンプル・ホールド部によって転送された信号をアナログ信号として出力するコンテニアス部（図１０の１５０ａ）とを備えたサンプリング回路（図１０及び図１１の１５０）と、前記コンテニアス部に対しては第１クロック信号を供給し、前記サンプル・ホールド部に対しては第２クロック信号を供給するクロック信号供給部（図１０，図１１の１５９）と、少なくとも前記第２クロック信号に対して動作タイミングが互いに異なる複数のクロック信号を生成するクロック遅延変換部（図１１の１４１）と、該クロック遅延変換部によって生成される遅延量を制御するクロック遅延制御回路（図１１の１７１）とを備え、前記サンプル・ホールド部は、前記入力信号によって生じる電荷を蓄積する複数の容量素子（図１０の１１１＿１，１１１＿２）と、該複数の容量素子にそれぞれ蓄積された電荷を前記コンテニアス部に転送する複数のスイッチング素子（１０１＿１，１０１＿２，１０２＿１，１０２＿２）とを備えていることを特徴とする。（図１０）
また、請求項２に記載の発明は、請求項１に記載の発明において、前記クロック遅延制御回路は、前記サンプル・ホールド部に供給される入力信号の周波数特性から、サンプリングされた前記入力信号に混入されるノイズがピークを持つピーク周波数を検出する検出器（図１１の１７０）と、該検出器によって検出されたノイズのピーク周波数を任意の遅延量に変換する遅延量変換部（図１１の１４１）とを備えていることを特徴とする。

また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記サンプル・ホールド部は、前記入力信号によって生じる電荷を蓄積する複数の容量素子と、該複数の容量素子にそれぞれ蓄積された電荷を前記コンテニアス部に転送する複数のスイッチング素子とを備え、該複数のスイッチング素子は、それぞれ供給された動作タイミングが互いに異なる複数の前記第２クロック信号に基づいてオン・オフ動作をすることを特徴とする。

また、請求項４に記載の発明は、請求項１，２又は３に記載のＤ／Ａ変換器に用いられるクロック遅延制御回路（１７１）であって、前記サンプル・ホールド部に供給される入力信号の周波数特性から、サンプリングされた入力信号に混入されるノイズがピークを持つピーク周波数を検出する検出器と、該検出器によって検出されたノイズのピーク周波数に対して任意の遅延量に変換するクロック遅延変換部（１４１）とを備えていることを特徴とする。

本発明によれば、電子機器に搭載される電子部品が受けるノイズの影響を低減することができるサンプリング回路と、このサンプリング回路を備えたＤ／Ａ変換器と、このＤ／Ａ変換器に用いるクロック遅延制御回路を実現することができる。そして、このような効果を、単一の動作タイミングで動作する第１クロック信号に基づいてコンテニアス部を動作させ、異なる２つ以上の動作タイミングを持つ第２クロック信号群に基づいてサンプル・ホールド部を動作させることによって得られるので、電子部品の小型化が妨げられることがない。また、プロセス技術を高度化する必要もない。

また、アナログ部の突入電流起因の輻射ノイズを拡散できるため、輻射ノイズを効果的に抑制できる。
さらに、検出器によって検出されたノイズ周波数のピークに対して、サンプル・ホールド部において複数の動作タイミングによるサンプリング動作によって得られるＦＩＲフィルタの零点を合わせることにより、効果的にノイズを抑制し所望の周波数帯域（例えば、ｉｎ−ｂａｎｄ帯域）において最適な特性が得られる。

本発明に係るＤ／Ａ変換器におけるサンプリング回路を説明するための回路構成図である。 （ａ）〜（ｅ）は、図１に示したサンプリング回路の、参照信号Ｖｒｅｆに周期ノイズがない場合の動作を説明するための図である。 （ａ）〜（ｃ）は、図１に示したキャパシタから出力される信号を説明するための図である。 （ａ）〜（ｅ）は、図１に示したサンプリング回路の、参照信号Ｖｒｅｆに周期ノイズがある場合の動作を説明するための図である。 （ａ）〜（ｃ）は、図４に示した周期ノイズについて説明するための図である。 （ａ）〜（ｃ）は、図５（ａ）に示したキャパシタから出力される信号を説明するための図である。 （ａ）〜（ｅ）は、図１に示したサンプリング回路の、参照信号Ｖｒｅｆに周期ノイズがある場合の動作を説明するための図である。 （ａ）〜（ｃ）は、本発明に係るサンプリング回路におけるノイズと周波数との関係を説明するための図である。 （ａ）〜（ｃ）は、図８（ａ）に示した信号をさらに説明するための図である。 本発明に係るＤ／Ａ変換器の一実施形態を説明するための回路構成図である。 本発明に係るＤ／Ａ変換器の機能ブロック図である。 図１１に示したクロック遅延制御回路を説明するための回路構成図である。 図１２に示した遅延素子の一例としてトランジスタレベルの回路構成図である。 図１２に示した遅延制御器の一例を示す回路構成図である。

以下、本発明の実施の形態の説明に先立って、まず、本発明を構成するサンプリング回路の考え方について説明する。なお、以下の説明では、サンプリング回路を用いたＤ／Ａ変換器を例にしている。
以下、デジタル部は、一般的なデジタル回路で構成され、量子化され、標本化された信号を伝達することを意味している。サンプル・ホールド部は、一般的なスイッチトキャパシタ回路（ＳＣ回路）で構成され、量子化されず、標本化された信号を伝達することを意味している。コンテニアス部は、一般的な連続信号回路（Ｃｏｎｔｉｎｕｏｕｓ回路；コンテニアス回路）で構成され、量子化されず、標本化されていない信号を伝達することを意味している。

なお、上述した信号の「伝達」とは、信号を他の回路に出力することを意味するものとする。また、本明細書では、標本化とは、連続信号（アナログ信号）を時間的に区切る、所謂サンプリング処理することをいい、量子化とは、信号を振幅値で区切る処理をいうものとする。
図１は、本発明に係るＤ／Ａ変換器におけるサンプリング回路を説明するための回路構成図である。このサンプリング回路１５０は、デジタル部１５０ｃ（図１１参照）とサンプル・ホールド部１５０ｂとコンテニアス部１５０ａとによって構成されている。デジタル部１５０ｃは、一般的なデジタル回路で構成され、量子化され、標本化された信号を伝達する構成である。サンプル・ホールド部１５０ｂは、一般的なスイッチトキャパシタ回路（ＳＣ回路）で構成され、量子化されず、標本化された信号を伝達する構成である。コンテニアス部１５０ａは、一般的な連続信号回路（Ｃｏｎｔｉｎｕｏｕｓ回路）で構成され、量子化されず、標本化されていない信号を伝達する構成である。

図１では、上記した構成のうち、デジタル信号を扱うデジタル部１５０ｃは、図示されておらず、コンテニアス部１５０ａとサンプル・ホールド部１５０ｂとが示されている。デジタル部１５０ｃは、図１に示したサンプル・ホールド部１５０ｂのさらに前段に設けられている。
サンプル・ホールド部１５０ｂは、スイッチ１０１＿１、１０１＿２、１０２＿１、１０２＿２と、キャパシタ１１１＿１、１１１＿２と、を含んでいる。スイッチ１０１＿１、キャパシタ１１１＿１、スイッチ１０２＿１は互いに直列に接続されていて、スイッチ１０１＿２、キャパシタ１１１＿２、スイッチ１０２＿２は互いに直列に接続されている。スイッチ１０１＿１及び１０１＿２はスイッチユニット１０１を構成し、スイッチ１０２＿１及び１０２＿２はスイッチユニット１０２を構成する。

コンテニアス部１５０ａは、キャパシタ１１１＿１と直列に接続されたスイッチ１０４＿１、キャパシタ１１１＿２と直列に接続されたスイッチ１０４＿２と、スイッチ１０４＿１及び１０４＿２の一端に反転入力端子が接続された演算増幅器１２１と、演算増幅器１２１の出力端子とスイッチ１０１＿１、キャパシタ１１１＿１間とに接続されたスイッチ１０３＿１と、演算増幅器１２１の出力端子とスイッチ１０１＿２、キャパシタ１１１＿２間とに接続されたスイッチ１０３＿２と、演算増幅器１２１の出力端子と反転入力端子との間に接続されたキャパシタ１１２とを含んでいる。スイッチ１０３＿１及び１０３＿２はスイッチユニット１０３を構成し、スイッチ１０４＿１及び１０４＿２はスイッチユニット１０４を構成する。

なお、キャパシタ１１２を有することによって、コンテニアス部１５０ａにはＬＰＦ（Ｌｏｗ−ｐａｓｓ ｆｉｌｔｅｒ）が形成され、キャパシタ１１２とキャパシタ１１１＿１、１１１＿２の容量比とスイッチング周波数によってＬＰＦのカットオフ周波数が決まる。なお、このようなキャパシタ１１２は、本発明に係るサンプリング回路に必須の構成ではない。

また、サンプリング回路１５０は、キャパシタ１１３を備えている。キャパシタ１１３は、演算増幅器１２１のアナログ出力信号Ａｏｕｔを反転入力端子に入力するフィードバック経路１５８＿１、１５８＿２上において、アナログ出力信号Ａｏｕｔによって生じる電荷を蓄積する。
演算増幅器１２１の出力端子は端子１０６に接続されていて、端子１０６からはアナログ信号ＶＡｏｕｔが出力される。演算増幅器１２１の非反転入力端子と反転入力端子とには、直接、またはスイッチ１０２＿１、１０２＿２、１０４＿１、１０４＿２を介してコモンモード（ｃｏｍｍｏｎ ｍｏｄｅ）電圧による基準信号Ｖｃｏｍ１が供給されている。

さらに、図１に示したサンプリング回路１５０では、サンプル・ホールド部１５０ｂとコンテニアス部１５０ａとがキャパシタ１１１＿１、１１１＿２を共有している。つまり、キャパシタ１１１＿１、１１１＿２は、サンプル・ホールド部１５０ｂとしても、コンテニアス部１５０ａとしても機能する。
以上のサンプリング回路１５０には、端子１０５から参照信号Ｖｒｅｆが入力される。参照信号Ｖｒｅｆは、スイッチ１０１＿１、１０２＿１によってサンプリングされる。サンプリングにより、キャパシタ１１１＿１に電荷が蓄積される。また、参照信号Ｖｒｅｆは、スイッチ１０１＿２、１０２＿２によってサンプリングされ、キャパシタ１１１＿２には電荷が蓄積される。スイッチ１０１＿１、１０１＿２、１０２＿２、１０２＿２によってサンプリングされた参照信号Ｖｒｅｆを入力信号Ｖｉｎと記す。

キャパシタ１１１＿１、１１１＿２に蓄積された電荷は、スイッチ１０１＿１、１０２＿１、１０４＿１及び、１０１＿２、１０２＿２、１０４＿２の切り替えにしたがって演算増幅器１２１の反転入力端子に入力される。演算増幅器１２１は、基準電圧信号Ｖｃｏｍ１を非反転入力端子から入力し、アナログの出力信号ＶＡｏｕｔを出力する。
以上説明した図１に示したサンプリング回路１５０では、サンプル・ホールド部１５０ｂのキャパシタ１１１＿１、１１１＿２が複数（図１に示した例では２つ）設けられている。コンテニアス部１５０ａのスイッチユニット１０３、１０４に含まれるスイッチの個数は、キャパシタ１１１＿１、１１１＿２の数に対応している。キャパシタ１１１＿１に蓄積される電荷の量は、スイッチ１０３＿１、１０４＿１によって決定される。また、キャパシタ１１１＿２に蓄積される電荷の量は、スイッチ１０３＿２、１０４＿２によって決定される。

なお、サンプル・ホールド部１５０ｂのキャパシタ１１１＿１、１１１＿２の個数は、当然のことながら、２個に限定されるものでなく、自然数Ｍであればよい。このとき、コンテニアス部１５０ａのスイッチユニット１０３、１０４には、それぞれＭ個のスイッチが含まれるようにする。
図１に示したサンプリング回路１５０では、キャパシタ１１１＿１、１１１＿２の個数Ｍが増えるにしたがって、スイッチユニット１０３、１０４に含まれるスイッチの数が同様に増加する。なお、キャパシタ１１１＿１、１１１＿２の個数が増加した場合、コンテニアス部１５０ａの構成は、スイッチユニット１０３、１０４に含まれるスイッチの数が増加する以外、図１に示した構成から変更されることがない。

また、図１に示したサンプリング回路１５０では、キャパシタ１１１＿１、１１１＿２の個数Ｍが増えるにしたがって、スイッチユニット１０１、１０２に含まれるスイッチの数も同様に増加する。なお、キャパシタ１１１＿１、１１１＿２の個数が増加した場合、サンプル・ホールド部１５０ｂの構成は、スイッチユニット１０１、１０２に含まれるスイッチの数が増加する以外、図１に示した構成から変更されることがない。

また、図１に示したコンテニアス部１５０ａにキャパシタをさらに追加する場合、追加後のキャパシタの合計の容量と、キャパシタ１１１＿１、１１１＿２の合計の容量とが等しくなるようにする。このようにすることにより、キャパシタ１１１＿１、１１１＿２の容量の大きさと、動作タイミングとを適当に配分し、出力信号ＶＡｏｕｔに含まれる特定の周波数のゲインを下げるアナログＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタを形成することができる。

また、スイッチ１０１＿１とスイッチ１０１＿２とが、互いに異なるクロック信号で駆動され、スイッチ１０２＿１とスイッチ１０２＿２とが、互いに異なるクロック信号で駆動される。また、スイッチ１０３＿１、１０３＿２及びスイッチ１０４＿１、１０４＿２は、スイッチ１０１＿１、１０１＿２のいずれとも異なるクロック信号φＩで駆動される。

以下に、図１に示した回路構成の作用について説明する。つまり、入力信号に周期ノイズ（アナログ信号を処理する回路への突入電流に起因するノイズ：以下、単にノイズともいう）が重畳されている場合であっても、図１に示したサンプリング回路１５０を用いたＤ／Ａ変換器が発生するノイズを低減できる効果を得ることについて説明する。
以下の説明では、本実施形態の効果を理解しやすくするため、先ず、図１に示したサンプリング回路１５０のスイッチ１０１＿１とスイッチ１０１＿２とを同一タイミングのクロック信号で駆動し、スイッチ１０２＿１とスイッチ１０２＿２とを同一タイミングのクロック信号で駆動し、スイッチ１０３＿１とスイッチ１０３＿２とを同一タイミングのクロック信号で駆動し、スイッチ１０４＿１とスイッチ１０４＿２とを同一タイミングのクロック信号で駆動（以下、「一般的なクロック信号による駆動」という）する場合について説明する。

以下、図１に示したサンプリング回路１５０を、一般的なクロック信号によって駆動した場合の出力信号ＶＡｏｕｔを、参照信号Ｖｒｅｆに周期ノイズが重畳されていない場合と、周期ノイズが重畳されている場合とに分けて説明する。
なお、図１に示したサンプリング回路１５０では、参照信号Ｖｒｅｆ、基準信号Ｖｃｏｍ１に周期ノイズが重畳した場合、この周期ノイズがゲイン０ｄＢで出力波形に現れるため、サンプリング回路１５０のノイズに対する感度が最も高い。本実施形態では参照信号Ｖｒｅｆに周期ノイズが重畳した場合について述べるが、参照信号Ｖｒｅｆ以外に周期ノイズが重畳した場合でも同様の考察が適応できる。なお、参照信号Ｖｒｅｆ以外に周期ノイズが重畳される信号としては、例えば、基準信号Ｖｃｏｍ１があげられる。ノイズ混入経路としては、サンプリング動作の経路が考えられ、参照信号Ｖｒｅｆ、基準信号Ｖｃｏｍ１に限るものではない。

（ｉ）周期ノイズが重畳されていない場合
図２（ａ）〜（ｅ）は、図１に示したサンプリング回路の、参照信号Ｖｒｅｆに周期ノイズがない場合の動作を説明するための図で、参照信号Ｖｒｅｆに周期ノイズがない場合の、図１に示したサンプリング回路１５０の動作を説明するための図である。図２（ａ）は、スイッチ１０１＿１、スイッチ１０２＿１を駆動するクロック信号φＳ１を示す。クロック信号φＳ１は、キャパシタ１１１＿１における参照信号Ｖｒｅｆのサンプリングタイミングと一致する。図２（ｂ）は、スイッチ１０１＿２、スイッチ１０２＿２を駆動するクロック信号φＳ２を示す。クロック信号φＳ２は、キャパシタ１１１＿２における参照信号Ｖｒｅｆのサンプリングタイミングと一致する。図２に示したクロック信号φＳ１とクロック信号φＳ２とが等しいことにより、図１に示したサンプリング回路１５０では、キャパシタ１１１＿１とキャパシタ１１１＿２とが、同一タイミングで動作する。

また、図２（ｃ）は、スイッチユニット１０３、１０４に含まれるスイッチを駆動するクロック信号φＩを示している。クロック信号φＩは、キャパシタ１１１＿１、１１１＿２が入力信号Ｖｉｎによってそれぞれ蓄積された電荷をホールド、放出するタイミングと一致する。クロック信号φＩは、クロック信号φＳ１、φＳ２のいずれとも同時にＨｉｇｈ（以下、Ｈという）にならない、ノンオーバーラップ信号である。

図２（ｄ）は、直流電圧である参照信号Ｖｒｅｆを示し、図２（ｅ）は、演算増幅器１２１から出力される、アナログ信号である出力信号ＶＡｏｕｔを示している。なお、図２（ｅ）において、実線で示した信号がキャパシタ１１１＿１、１１１＿２から転送されてきた電荷によって生じる入力信号Ｖｉｎであり、サンプリング回路１５０において、フィードバックによって破線で示した出力信号ＶＡｏｕｔが生成される。

図３（ａ）〜（ｃ）は、図１に示したキャパシタから出力される信号を説明するための図である。図３（ａ）に示したグラフは、図１に示したキャパシタ１１１＿１、１１１＿２から出力される信号を説明するための図であり、入力信号Ｖｉｎをフーリエ変換により周波数軸に変換したスペクトルを示す。図３（ｂ）に示したグラフは、キャパシタ１１１＿１、１１１＿２が入力信号Ｖｉｎによって蓄積された電荷をホールド、放出するタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示す。図３（ｃ）に示したグラフは、出力信号ＶＡｏｕｔをフーリエ変換により周波数軸に変換したスペクトルを示している。図３（ａ）〜（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図３（ａ）〜（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。

図３に示したように、キャパシタ１１１＿１、１１１＿２から出力された信号（図中にスペクトルｐで示す）は一定の周波数を有している。スペクトルｑは入力信号Ｖｉｎにおけるノイズシェープされたフロアノイズを示す。スペクトルｐ、ｑがスイッチ１０１＿１、１０２＿１、及び、１０１＿２、１０２＿２によってそれぞれサンプリングされ、ホールド、放出されると、畳み込によって図３（ｃ）に示す出力信号ＶＡｏｕｔが生成される。出力信号ＶＡｏｕｔにおいて、スペクトルｐ、ｑが対称にミラーされている。

（ｉｉ）周期ノイズが重畳されている場合
次に、参照信号Ｖｒｅｆに周期ノイズがある場合について説明する。なお、この場合であっても、スイッチ１０１＿１、１０１＿２は同一タイミングのクロック信号で駆動され、スイッチ１０２＿１、１０２＿２は同一タイミングのクロック信号で駆動され、スイッチ１０３＿１、１０３＿２は同一タイミングのクロック信号で駆動され、スイッチ１０４＿１、１０４＿２は同一タイミングのクロック信号で駆動されるものとする。

図４（ａ）〜（ｅ）は、図１に示したサンプリング回路の、参照信号Ｖｒｅｆに周期ノイズがある場合の動作を説明するための図で、図１に示したサンプリング回路１５０において、参照信号Ｖｒｅｆに周期ノイズがある場合のＤ／Ａ変換器の動作を説明するための図である。
図４（ａ）は、キャパシタ１１１＿１における参照信号Ｖｒｅｆのサンプリングタイミングを示している。図４（ｂ）は、キャパシタ１１１＿２における参照信号Ｖｒｅｆのサンプリングタイミングを示している。図４（ｃ）は、キャパシタ１１１＿１、１１１＿２が参照信号Ｖｒｅｆによってそれぞれ蓄積された電荷をホールド、放出するタイミングを示し、図４（ｄ）は、直流電圧である参照信号Ｖｒｅｆを示し、図４（ｅ）は、演算増幅器１２１から出力される、アナログ信号である出力信号ＶＡｏｕｔを示している。ここでは、図４（ａ）と図４（ｂ）は同一タイミングで動作する。図４（ｄ）、図４（ｅ）から明らかなように、図４（ｄ）に示した参照信号Ｖｒｅｆに周期ノイズＮ１が重畳されている場合、Ｄ／Ａ変換器では、出力信号ＶＡｏｕｔにも周期ノイズＮ１に対応する周期ノイズＮ２が発生することになる。次に、図４（ｄ）、図４（ｅ）に示した周期ノイズを、図５（ａ）〜（ｃ）を使って説明する。

図５（ａ）〜（ｃ）は、図４に示した周期ノイズについて説明するための図で、図５（ａ）に示したグラフは、図１に示したキャパシタ１１１＿１、１１１＿２から出力される信号を説明するための図であり、入力信号Ｖｉｎをフーリエ変換により周波数軸に変換したスペクトルを示す。図５（ｂ）に示したグラフはキャパシタ１１１＿１、１１１＿２が入力信号Ｖｉｎによってそれぞれ蓄積された電荷をホールド、放出するタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示し、図５（ｃ）に示したグラフは出力信号ＶＡｏｕｔをフーリエ変換により周波数軸に変換したスペクトルを示している。図５（ａ）〜（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図５（ａ）〜（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。

図５（ａ）で示したスペクトルを図１に示したスイッチ１０１＿１、１０２＿１、及び、１０１＿２、１０２＿２でそれぞれサンプリングし、ホールド、放出すると、周期ノイズＮ２は折り返され、周期ノイズＮ２’がＤＣ付近に現れる。そして、図５（ｃ）のグラフのように、畳み込みによって周期ノイズＮ２’が対称にミラーされ出力信号ＶＡｏｕｔが生成される。周期ノイズＮ２’は、Ｄ／Ａ変換器が例えばオーディオ機器に用いられる場合、出力音声に使用される周波数領域（以下、ｉｎ−ｂａｎｄとも記す）内に現れる。

本実施形態は、サンプリング回路等の機器を動作させる複数の異なるクロック信号を備えることにより、他の機器が出力する信号によってｉｎ−ｂａｎｄ内に現れる周期ノイズを拡散し、音声等の出力信号の信号品質が損なわれることを防ぐという技術思想に基づいてなされたものである。
図６（ａ）〜（ｃ）は、図５（ａ）に示したキャパシタから出力される信号を説明するための図である。ここで、図６（ａ）〜（ｃ）を用い、図５（ａ）に示したキャパシタ１１１＿１、１１１＿２から出力される信号を、さらに説明する。図６（ａ）に示したグラフは、図４（ｄ）に示した基準信号Ｖｒｅｆの周波数特性であり、周期ノイズが重畳したＶｒｅｆをフーリエ変換により周波数軸に変換したスペクトルを示す。図６（ａ）の破線で示す周波数はナイキスト周波数を表し、サンプリング動作周波数の半分の周波数である。図６（ｂ）に示したグラフはキャパシタ１１１＿１、１１１＿２が入力信号Ｖｉｎを蓄積する、サンプリングタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示す。図６（ｂ）の破線で示す周波数ｆ１はナイキスト周波数を表し、サンプリング動作周波数の半分の周波数である。図６（ｂ）の破線Ｌｂ１で示した周波数特性（Ｆ特性）は、サンプリング動作によって得られるＦＩＲフィルタの周波数特性である。

ここでは、１つのクロック信号によってサンプリング動作が行われるため、ＦＩＲフィルタの周波数特性はオールパスフィルタ（全周波数に対してゲイン抑制効果がない）となる。図６（ｃ）に示したグラフは、出力信号ＶＡｏｕｔをフーリエ変換により周波数軸に変換したスペクトルを示している。図６（ａ）〜（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図６（ａ）〜（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。

図６（ｃ）で示したように、図１のキャパシタ１１１＿１、１１１＿２のサンプリング動作においては、ＦＩＲフィルタによるフィルタ効果が得られない。このため、周期ノイズＮ２のスペクトルは、そのまま折り返されて周期ノイズＮ２’となる。
本実施形態は、上述した周期ノイズＮ２’を分散することにより、ｉｎ−ｂａｎｄ内の信号品質を高めることができることに着目してなされたものである。そして、このため、サンプリング回路１５０のサンプル・ホールド部が、複数のクロック信号によって動作するようにした。以下に、本実施形態の複数のクロック信号について説明する。

図７（ａ）〜（ｅ）は、図１に示したサンプリング回路１５０において、参照信号Ｖｒｅｆに周期ノイズがある場合の動作を説明するための図である。図７（ａ）は、図１に示したサンプリング回路１５０のスイッチ１０１＿１、１０２＿１に入力されるクロック信号φＳ３を示す。クロック信号φＳ３は、キャパシタ１１１＿１における参照信号Ｖｒｅｆのサンプリングタイミングと等しい。図７（ｂ）は、図１に示したサンプリング回路１５０のスイッチ１０１＿２、１０２＿２に入力されるクロック信号φＳ４を示す。クロック信号φＳ４は、キャパシタ１１１＿２における参照信号Ｖｒｅｆのサンプリングタイミングと等しい。

また、図７（ｃ）は、キャパシタ１１１＿１、１１１＿２が参照信号Ｖｒｅｆによってそれぞれ蓄積された電荷をホールド、放出するタイミングを示し、図７（ｄ）は、直流電圧である参照信号Ｖｒｅｆを示し、図７（ｅ）は、演算増幅器１２１から出力される、アナログ信号である出力信号ＶＡｏｕｔを示している。
本実施形態では、図７（ａ）、（ｂ）に示したように、クロック信号φＳ３とクロック信号φＳ４とが異なるタイミングでＨからＬｏｗ（以下、Ｌという）、またはＬからＨに切り替わる。このタイミングの相違は、クロック信号φＳ４が、クロック信号φ３よりも遅延して切り替わることによって発生する。本実施形態では、クロック信号φＳ４のクロック信号φＳ３に対する遅延量Ｔを、１０ｎｓとする。なお、当然のことながら、本実施形態のクロック信号φＳ４の遅延量は、１０ｎｓに限定されるものでなく、任意に設定することができる。

図７（ｄ）に示す周期ノイズＮ１が参照信号Ｖｒｅｆに重畳されている場合、本発明に係るサンプリング回路１５０を用いたＤ／Ａ変換器では、出力信号ＶＡｏｕｔにも周期ノイズＮ１に対応する周期ノイズＮ３が重畳されることになる。ただし、サンプリング回路１５０は、クロック信号φＳ３と、クロック信号φＳ３に対して遅延するクロック信号φＳ４で駆動するため、２つのサンプリングタイミングを持つことになる。このため、図４の周期ノイズＮ２と比較すると明らかなように、周期ノイズＮ３が平均化され、その値が抑制される。

図８（ａ）〜（ｃ）は、本発明に係るサンプリング回路におけるノイズと周波数との関係を説明するための図で、本発明に係るサンプリング回路におけるノイズＮ３と周波数との関係を説明するための図である。図８（ａ）に示したグラフは、図１に示したキャパシタ１１１＿１、１１１＿２から出力される信号を説明するための図であり、入力信号Ｖｉｎをフーリエ変換により周波数軸に変換したスペクトルを示す。図８（ｂ）に示したグラフはキャパシタ１１１＿１、１１１＿２が入力信号Ｖｉｎによってそれぞれ蓄積された電荷をホールド、放出するタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示し、図８（ｃ）のグラフは出力信号ＶＡｏｕｔをフーリエ変換により周波数軸に変換したスペクトルを示している。図８（ａ）〜（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図８（ａ）〜（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。

図８（ａ）に示したように、図１に示したサンプリング回路１５０は、サンプル・ホールド部１５０ｂのサンプリングタイミングが複数あるため、アナログ部の突入電流起因の周期ノイズを拡散することができる。このため、本実施形態では、周期ノイズＮ３のスペクトルのピークを、図５に示した周期ノイズＮ２のスペクトルのピークより小さくすることができる。

また、本実施形態においても、周期ノイズＮ３が折り返されて周期ノイズＮ３’が発生する。しかし、サンプリングタイミングを複数持つ本実施形態では、折り返し時にＦＩＲフィルタによるフィルタ効果がかかり、周期ノイズＮ３’のスペクトルが、周期ノイズＮ３のスペクトルよりもさらに小さくなっている。このことから、本実施形態は、ｉｎ−ｂａｎｄ内に発生する周期ノイズを一般的なクロック信号で動作するサンプリング回路１５０よりも低減することができる。

図９（ａ）〜（ｃ）は、図８（ａ）に示した信号をさらに説明するための図である。図９（ａ）に示したグラフは、図７（ｄ）に示した参照信号Ｖｒｅｆに重畳されるノイズＮ３の周波数特性を示した図であって、周期ノイズＮ３が重畳したＶｒｅｆをフーリエ変換により周波数軸に変換したスペクトルを示す。図９（ａ）の破線で示す周波数はナイキスト周波数を表し、サンプリング動作周波数の半分の周波数である。

図９（ｂ）に示したグラフは、キャパシタ１１１＿１、１１１＿２が入力信号Ｖｉｎを蓄積する、サンプリングタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示す。図９（ｂ）の破線で示す周波数ｆ２はナイキスト周波数を表し、サンプリング動作周波数の半分の周波数である。図９（ｂ）の破線Ｌｂ２で示した周波数特性は、サンプリング動作によって得られるＦＩＲフィルタの周波数特性である。

本実施形態では、クロック信号φ３、クロック信号φＳ３に対して１０ｎｓの遅延を持つクロック信号φＳ４によってサンプリング動作が行われる。このため、本実施形態のＦＩＲフィルタの周波数特性ｆｃは、以下の式（１）で表される。
ｆｃ＝１／（２×Ｔ）＋Ｘ／Ｔ（Ｈｚ） ・・・式（１）
ただし、式（１）中のＸは整数
ここでは、本実施形態では、遅延時間Ｔが１０ｎｓであるため、ｆｃ＝５０ＭＨｚ＋１００×ＸＭＨｚ（図９ではＸ＝０における解であるｆｃ＝５０ＭＨｚのみ記載）に零点を持つＦＩＲフィルタが形成される。

図９（ｃ）に示したグラフは出力信号ＶＡｏｕｔをフーリエ変換により周波数軸に変換したスペクトルを示している。図９（ａ）〜（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図９（ａ）〜（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
図９（ａ）で示した通り、図１のキャパシタ１１１＿１、１１１＿２へのサンプリング動作においてＦＩＲフィルタによるフィルタ効果によるサンプリング時にノイズ成分が抑制され、周期ノイズＮ３のスペクトルは減衰し折り返して周期ノイズＮ３’となる。

このような本実施形態によれば、図８（ａ）に示した周期ノイズＮ３から周期ノイズＮ３’への変調においてフィルタ効果が得られるため、Ｄ／Ａ変換器においてｉｎ−ｂａｎｄ内に発生する周期ノイズを小さくすることができる。このような周期ノイズは、Ｄ／Ａ変換器のみならず、例えば、Ｄ／Ａ変換器と同一基板上に搭載されたＡ／Ｄ変換器においても発生する。このため、本実施形態のサンプリング回路１５０は、特に周期ノイズが動作に影響する電子部品に適用すると、この電子部品の周期ノイズ低減に顕著な効果を奏する。このような本実施形態は、電子機器の小型化、構成の簡易化において有利である。

次に、上述した考え方に基づく、本発明の実施形態について説明する。
図１０は、本発明に係るＤ／Ａ変換器の一実施形態を説明するための回路構成図であって、図１に示したサンプリング回路１５０と、このサンプリング回路１５０を駆動するためのクロック信号φＳ３、φＳ４、φＩを出力する制御回路（クロック信号供給部）１５９と、検出器１７０とを示している。なお、図１０において、図１に示した構成と同様の構成については同様の符号を付し、その説明を一部省略している。

本発明のＤ／Ａ変換器におけるサンプリング回路１５０は、デジタル信号を入力するデジタル部（後述する図１１の１５０ｃ）と、このデジタル部によって入力されたデジタル信号に基づく入力信号をサンプリングして、サンプリングされた入力信号を保持して転送するサンプル・ホールド部１５０ｂと、このサンプル・ホールド部１５０ｂによって転送された信号をアナログ信号として出力するコンテニアス部１５０ａとを備えている。

また、クロック信号供給部１５９は、コンテニアス部１５０ａに対しては第１クロック信号を供給し、サンプル・ホールド部１５０ｂに対しては第２クロック信号を供給するものである。
また、サンプル・ホールド部１５０ｂは、入力信号によって生じる電荷を蓄積する複数の容量素子１１１＿１，１１１＿２と、この複数の容量素子１１１＿１，１１１＿２にそれぞれ蓄積された電荷をコンテニアス部１５０ａに転送する複数のスイッチング素子１０１＿１，１０１＿２，１０２＿１，１０２＿２とを備え、この複数のスイッチング素子１０１＿１，１０１＿２，１０２＿１，１０２＿２は、それぞれ供給された動作タイミングが互いに異なる複数の第２クロック信号に基づいてオン・オフ動作をする。

つまり、サンプリング回路１５０は、図１において説明したように、図示しないデジタル部と、コンテニアス部１５０ａと、サンプル・ホールド部１５０ｂとを含んでいる。
制御回路１５９は、図７（ａ）〜（ｃ）に示したクロック信号φＳ３、φＳ４、φＩを生成し、出力する。クロック信号φＩはコンテニアス部１５０ａに入力され、クロック信号φＳ３は、サンプル・ホールド部１５０ｂのスイッチ１０１＿１、１０２＿１に入力される。また、クロック信号φＳ４は、サンプル・ホールド部１５０ｂのスイッチ１０１＿２、１０２＿２に入力される。なお、クロック信号φＳ３、φＳ４、φＩは、いずれもＨのときにスイッチをオンし、Ｌのときにはスイッチをオフするように各スイッチを駆動する。

検出器１７０は、ノイズ混入経路である参照信号Ｖｒｅｆのノイズピークの周波数特性を検出し、サンプル・ホールド部１５０ｂの複数の動作タイミングによるサンプリング動作によって得られるＦＩＲフィルタの零点をノイズピーク周波数と合わせるよう制御回路１５９にて付加されるクロック遅延量を変化させる。なお、本実施形態では、図１０に示した構成を半導体集積回路として構成しているが、検出器１７０は、半導体集積回路の外部に設けてもよい。検出器１７０を半導体集生起回路の外側に設ける場合、検出器１７０は、例えば、スペクトルアナライザーで実現される。

図１１は、本発明に係るＤ／Ａ変換器（ＤＡＣ）の機能ブロック図である。図１１に示すように、本実施形態のＤ／Ａ変換器は、デジタル部（図中にＤｉｇｉｔａｌ部という）１５０ｃ、サンプル・ホールド部（図中にＳ／Ｈ部という）１５０ｂ、コンテニアス部（図中にＣｏｎｔ．部という）１５０ａを含むサンプリング回路１５０と、制御回路１５９とを備えている。

クロック遅延変換部１４１は、少なくとも第２クロック信号に対して動作タイミングが互いに異なる複数のクロック信号を生成するものである。また、クロック遅延制御回路１７１は、クロック遅延変換部１４１によって生成される遅延量を制御するものである。
また、クロック遅延制御回路１７１は、サンプル・ホールド部１５０ｂに供給される入力信号の周波数特性から、サンプリングされた入力信号に混入されるノイズがピークを持つピーク周波数を検出する検出器１７０と、この検出器１７０によって検出されたノイズのピーク周波数を任意の遅延量に変換する遅延量変換部１４１とを備えている。

制御回路１５９は、クロック信号φＳ３、φＩを生成するクロック信号生成部１４３と、クロック信号生成部１４３によって生成されたクロック信号φＳ３に対して遅延したクロック信号φＳ４を生成するクロック遅延変換部（図１１中にＤｅｌａｙ＿Ｇｅｎ．という）１４１と、クロック信号φＳ３、φＳ４、φＩを入力し、クロック信号φＳ３、φＳ４を選択してサンプル・ホールド部１５０ｂに出力し、クロック信号φＩを選択してコンテニアス部１５０ａに出力するクロック信号選択部１６２と、を含んでいる。クロック信号選択部１６２は、クロック信号φＳ３、φＳ４、φＩからいずれかを選択し、デジタル部１５０ｃに出力してもよく、デジタル部１５０ｃは選択されたクロック信号により駆動される。

なお、本実施形態は、クロック信号選択部１６２を備える構成に限定されるものでなく、クロック信号選択部１６２を設けない構成にすることができる。クロック信号選択部１６２を設けない場合、本実施形態は、クロック遅延変換部１４１からクロック信号φＳ３、φＳ４をサンプル・ホールド部１５０ｂに直接出力する。クロック信号生成部１４３は、クロック信号φＩをコンテニアス部１５０ａに直接出力する。クロック遅延変換部１４１、あるいはクロック信号生成部１４３はクロック信号φＳ３、φＳ４、φＩのいずれかをデジタル部１５０ｃに直接出力する。

検出器１７０は、ノイズ混入経路である参照信号Ｖｒｅｆのノイズピークの周波数特性を検出する。クロック遅延変換部１４１は、検出器１７０から出力される制御信号に基づいて遅延が加えられたクロック信号を生成する。クロック遅延量の変化は、参照信号Ｖｒｅｆに重畳したノイズピーク周波数とＦＩＲフィルタの零点が合うように行われる。本実施形態では、検出器１７０とクロック遅延変換部１４１とが、本実施形態のクロック遅延制御回路１７１として機能する。

図１２は、図１１中に示したクロック遅延制御回路を説明するための回路構成図であり、クロック遅延変換部１４１の構成を具体的に示している。クロック遅延変換部１４１は、遅延素子１４４と、クロック遅延制御器１４８と、から構成される。図１１に示したクロック信号生成部１４３から出力されたクロック信号φＳ３は遅延素子１４４に入力され、クロック遅延変換部１４１からクロック信号φＳ４として出力される。

図１３は、図１２中に示した遅延素子の一例としてトランジスタレベルの回路構成図である。遅延素子１４４は、ＣＭＯＳインバータ１４４＿１と、ＣＭＯＳインバータのＶＤＤ側に直列に接続されたＰＭＯＳトランジスタ１４４＿２と、ＣＭＯＳインバータのＶＳＳ側に直列に接続されたＮＭＯＳトランジスタ１４４＿３と、と含む遅延量制御ＣＭＯＳインバータを２段縦続接続している。遅延素子１４４の入力信号ＶＢＰは、ＣＭＯＳインバータＶＤＤ側に直列に接続されたＰＭＯＳトランジスタの制御信号であり、入力信号ＶＢＮは、ＣＭＯＳインバータのＶＳＳ側に直列に接続されたＮＭＯＳトランジスタの制御信号である。ＰＭＯＳトランジスタ１４４＿２、ＮＭＯＳトランジスタ１４４＿３は、制御信号ＶＢＰ，ＶＢＮの電圧レベルにしたがって定電流源として機能し、ＣＭＯＳインバータの電流制御を行う。制御信号ＶＢＰはクロック信号の立ち上がりエッジの遅延量を制御し、制御信号ＶＢＮはクロック信号の立下りエッジの遅延量を制御する。検出器１７０には参照信号Ｖｒｅｆが入力され、検出器１７０は、参照信号Ｖｒｅｆのノイズピークの周波数特性を検出する。検出された周波数特性に基づいて、検出器１７０からはコントロール信号１７３が出力される。コントロール信号１７３は、遅延制御器１４８に入力される。

図１４は、図１２中に示した遅延制御器の一例を示す回路構成図である。遅延制御器１４８は、コントロール信号１７３に基づいて遅延素子１４４の遅延量を制御するための制御信号ＶＢＰ，ＶＢＮを出力する。遅延制御器１４８は、直列に接続された抵抗素子群１４５＿１、１４５＿２と、スイッチ群１４６＿１〜１４６＿４、１４７＿１〜１４７＿４とを含み、スイッチ群１４６＿１〜１４６＿４、１４７＿１〜１４７＿４は、直列に接続された抵抗素子群に接続されている。スイッチ群１４６＿１〜１４６＿４、およびスイッチ群１４７＿１〜１４７＿４では、コントロール信号１７３にしたがって、常に一つの信号のみが選択されＨとなり、残りの３つの信号がＬとなる。なお、当然のことながら、本実施形態のスイッチ群１４６＿１〜１４６＿４、およびスイッチ群１４７＿１〜１４７＿４は、４個に限定されるものでなく、任意に設定することができる。

なお、上述した図１２、図１３、図１４の構成は、一例であり、別の構成でも同等の効果が得られる構成であればよい。
このような本実施形態によれば、サンプル・ホールド部１５０ｂは、標本化された信号をコンテニアス部１５０ａに伝達する。伝達される信号成分はＤＣ成分であるから、サンプル・ホールド部１５０ｂが複数の動作クロックを持ってもその成分は平均化による減衰が起こらない。しかし、Ｄ／Ａ変換器自身が発生する周期ノイズ、または、他の電子機器から混入する周期ノイズはＡＣ成分である。このため、サンプル・ホールド部１５０ｂが動作クロックを複数持つことによって周期ノイズの成分は平均化により減衰する。このため、本実施形態のＤ／Ａ変換器では、周期ノイズの抑制効果が得られる。換言すれば、本実施形態は、ＳＴＦ（Ｓｉｇｎａｌ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）は変化させず、ＮＴＦ（Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）のみに平均化による減衰係数をかけることができるものといえる。

また、本実施形態によれば、参照信号Ｖｒｅｆに５０ＭＨｚのピークを持つ周期ノイズが重畳した場合、検出器１７０によりクロック遅延変換部１４１においてクロック信号に付加される遅延量を例えば１０ｎｓと設定する。このような設定によれば、Ｄ／Ａ変換器はクロック信号φＳ３、クロック信号φＳ３に対して１０ｎｓの遅延を持つクロック信号φＳ４によってサンプリング動作が行われる。このため、本実施形態のＦＩＲフィルタの周波数特性ｆｃは、遅延時間が１０ｎｓであるため、ｆｃ＝５０ＭＨｚ＋１００×ＸＭＨｚに零点を持つＦＩＲフィルタが形成される。そのため、本実施形態は、Ｄ／Ａ変換器に重畳する周期ノイズを効率的に抑制することができる。

このような本実施形態では、Ｄ／Ａ変換器の出力信号に混入する周期ノイズを信号成分と効率的に分離することができる。このため、本実施形態は、伝達すべき信号にノイズを加えることなく、ｉｎ−ｂａｎｄ内のノイズだけを平均化し、そのスペクトルを低減することができる。
以上説明した本実施形態は、Ｄ／Ａ変換器周辺の機器から発生するノイズを低減するのみではなく、Ｄ／Ａ変換器自身のノイズに対する耐性を強化することができる。このため、Ｄ／Ａ変換器周辺の他の機器の構成を変更することなく、Ｄ／Ａ変換器のみを変更してＤ／Ａ変換器に対するノイズの影響を低減することができる。

また本実施形態は、クロック信号を複数発生させる回路を追加することのみによって実現することができる。このため、高度な半導体プロセス技術やチップの多ピン化が不要になって、Ｄ／Ａ変換器の高コスト化を防ぐことができる。さらに、本実施形態によれば、ノイズの影響を考慮することなくＤ／Ａ変換器を他の機器に充分近接させて配置することができるから、Ｄ／Ａ変換器を含む機器の小型化に効果を奏する。

また、本実施形態では、Ｄ／Ａ変換器周辺の機器から発生するノイズを低減することを目的として一般的に具備されるデカップリングコンデンサへのノイズ抑制要求を低減することが可能となる。このとき、ノイズ低減の十分な効果が得られれば、デカップリングコンデンサそのものを不要とすることが可能となる可能性がある。
また、本実施形態は、以上説明した構成に限定されるものではない。すなわち、本実施形態では、クロック遅延変換部１４１によって加えられる遅延量を遅延素子１個で生成する場合を説明したが、これは図９に示したＦＩＲフィルタの零点を１個持つ場合の構成であり、当然のことながら１個に限定されるものではなく、自然数Ｍであればよい。

ＦＩＲフィルタの零点をＭ個持つ場合、図１０に示したサンプリング回路１５０では、キャパシタ１１１＿１、１１１＿２の個数Ｍが増えるにしたがって、サンプル・ホールド部１５０ｂのスイッチユニット１０３、１０４に含まれるスイッチの数が同様に増加する。また、コンテニアス部１５０ａのスイッチユニット１０１、１０２に含まれるスイッチの数も同様に増加する。このとき、図１２に示したクロック遅延変換部１４１の構成は、遅延素子１４４がＭ個に増加し、遅延素子１４４が縦続接続される以外、変更されることがない。このような場合においても本実施形態は同様の効果を得ることができる。

なお、本実施形態では、Ｄ／Ａ変換器を単体の構成とする場合、図１０に示した制御回路１５９が１つのサンプリング回路に対応付けて設けられる。また、本実施形態は、Ｄ／Ａ変換器の制御回路１５９をＤ／Ａ変換器の外部に設けるものであってもよい。さらに、本実施形態は、図１に示したＤ／Ａ変換器のサンプリング回路を他の機器として構成する場合に、制御回路１５９を機器の外部に設けるものであってもよい。

次に、本実施形態のＤ／Ａ変換器と、既存のＡ／Ｄ変換器とを混載したＣＯＤＥＣについて考える。
本実施形態のＤ／Ａ変換器は、Ａ／Ｄ変換器とＤ／Ａ変換器とのサンプリング周波数が等しい（横軸の動作周波数差０）場合であっても、Ａ／Ｄ変換器とＤ／Ａ変換器とのサンプリング周波数が約±２５Ｈｚ程度の差を有する場合であっても、出力信号のディストーションが小さい。このような本実施形態では、Ａ／Ｄ変換器とＤ／Ａ変換器とが異なるクロック信号で動作する非同期動作時においても、同一のクロック信号で動作する同期動作時においても、出力信号のディストーションを低減することができる。

本実施形態の上記効果は、Ｄ／Ａ変換器のサンプル・ホールド部の動作クロック信号を異なる４個のクロック信号で動作させた場合に得られたものである。

本発明は、Ｄ／Ａ変換器及びこのＤ／Ａ変換の機能を持った電子機器全般に利用することができる。

１０１、１０２、１０３、１０４ スイッチユニット
１０１＿１、１０１＿２、１０２＿１、１０２＿２、１０３＿１、１０３＿２、１０４＿１、１０４＿２ スイッチ
１０５、１０６ 端子
１１１＿１、１１１＿２、１１２、１１３ キャパシタ
１２１ 演算増幅器
１４１ クロック遅延変換部
１４３ クロック信号生成部
１４４ 遅延素子
１４４＿１ ＣＭＯＳインバータ
１４４＿２ ＰＭＯＳトランジスタ
１４４＿３ ＮＭＯＳトランジスタ
１４５＿１、１４５＿２ 抵抗素子群
１４６＿１〜１４６＿４、１４７＿１〜１４７＿４ スイッチ群
１４８ クロック遅延制御器
１５０ａ コンテニアス部
１５０ｂ サンプル・ホールド部
１５０ｃ デジタル部
１５９ 制御回路（クロック信号供給部）
１５０ サンプリング回路
１５８＿１、１５８＿２ フィードバック経路
１６２ クロック信号選択部
１７０ 検出器
１７１ クロック遅延制御回路
１３９１、１５９１ クロック信号生成部
１３９２、１３９２ クロック信号選択部

Claims (4)

1. デジタル信号を入力するデジタル部と、該デジタル部によって入力されたデジタル信号に基づく入力信号をサンプリングして、サンプリングされた前記入力信号を保持して転送するサンプル・ホールド部と、該サンプル・ホールド部によって転送された信号をアナログ信号として出力するコンテニアス部とを備えたサンプリング回路と、
   前記コンテニアス部に対しては第１クロック信号を供給し、前記サンプル・ホールド部に対しては第２クロック信号を供給するクロック信号供給部と、
   少なくとも前記第２クロック信号に対して動作タイミングが互いに異なる複数のクロック信号を生成するクロック遅延変換部と、
   該クロック遅延変換部によって生成される遅延量を制御するクロック遅延制御回路とを備え、
   前記サンプル・ホールド部は、前記入力信号によって生じる電荷を蓄積する複数の容量素子と、該複数の容量素子にそれぞれ蓄積された電荷を前記コンテニアス部に転送する複数のスイッチング素子とを備えていることを特徴とするＤ／Ａ変換器。
2. 前記クロック遅延制御回路は、前記サンプル・ホールド部に供給される入力信号の周波数特性から、サンプリングされた前記入力信号に混入されるノイズがピークを持つピーク周波数を検出する検出器と、該検出器によって検出されたノイズのピーク周波数を任意の遅延量に変換する遅延量変換部とを備えていることを特徴とする請求項１に記載のＤ／Ａ変換器。
3. 前記サンプル・ホールド部は、前記入力信号によって生じる電荷を蓄積する複数の容量素子と、該複数の容量素子にそれぞれ蓄積された電荷を前記コンテニアス部に転送する複数のスイッチング素子とを備え、該複数のスイッチング素子は、それぞれ供給された動作タイミングが互いに異なる複数の前記第２クロック信号に基づいてオン・オフ動作をすることを特徴とする請求項１又は２に記載のＤ／Ａ変換器。
4. 請求項１，２又は３に記載のＤ／Ａ変換器に用いられるクロック遅延制御回路であって、
   前記サンプル・ホールド部に供給される入力信号の周波数特性から、サンプリングされた入力信号に混入されるノイズがピークを持つピーク周波数を検出する検出器と、該検出器によって検出されたノイズのピーク周波数に対して任意の遅延量に変換するクロック遅延変換部とを備えていることを特徴とするＤ／Ａ変換器に用いられるクロック遅延制御回路。

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