JP2013232688A - Method of manufacturing multilayer ceramic substrate - Google Patents
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Abstract
Description
本発明は、多層セラミック基板を研磨加工することによって生じる層間接続導体周辺のクラックを防止することができる多層セラミック基板の製造方法に関するものであり、この製造方法によって得られる多層セラミック基板は、電子部品並びにＩＣパッケージ、シリコンウェハー上に形成されたＩＣを検査するための検査用基板等に用いることができる。 The present invention relates to a method for manufacturing a multilayer ceramic substrate capable of preventing cracks around an interlayer connection conductor caused by polishing the multilayer ceramic substrate, and the multilayer ceramic substrate obtained by this manufacturing method is an electronic component. Further, it can be used for an IC package, an inspection substrate for inspecting an IC formed on a silicon wafer, and the like.
近年、各種用途のセラミック基板に対しては、寸法精度の向上並びに（小さい部品を多数個配置して工数を削減するための）大型化の要求が多くなっている。
更に、一部の用途においては、より高精度のパターン形成のために、焼成後の基板表面に対して薄膜又は厚膜の導体（表面導体）を形成することで、接続するＩＣ等の部品との位置精度を確保しており、今後は、より高集積で微細な表面導体パターンの形成が要求されると予想される。
In recent years, there has been an increasing demand for ceramic substrates for various applications to improve dimensional accuracy and to increase the size (to reduce the number of steps by arranging a large number of small parts).
Furthermore, in some applications, to form a highly accurate pattern, by forming a thin or thick film conductor (surface conductor) on the surface of the substrate after firing, it is possible to In the future, it is expected that more highly integrated and fine surface conductor patterns will be required.
また、焼成後の多層セラミック基板には、通常、その表面に反りやうねりがあることから、従来より、基板表面に配置された表面導体に対して寸法精度が必要なものに関しては、基板表面を研磨することで平坦性、平面性を確保し、その上に表面導体を形成することによって、表面導体の寸法精度を確保している（特許文献１参照）。 In addition, since the multilayer ceramic substrate after firing usually has warpage and waviness, the substrate surface is conventionally used for those requiring dimensional accuracy with respect to the surface conductor disposed on the substrate surface. The flatness and flatness are ensured by polishing, and the surface conductor is formed thereon, thereby ensuring the dimensional accuracy of the surface conductor (see Patent Document 1).
しかしながら、例えば低抵抗導体を有する低温焼成多層セラミック基板においては、導体材料であるＡｇやＣｕ等とセラミック材料との収縮挙動の差や熱膨張挙動の差により、層間接続導体（ビア）の周辺においては、欠陥が生じやすく、特に平坦性を確保する上で行われる機械研磨においては、より欠陥が助成される。 However, for example, in a low-temperature fired multilayer ceramic substrate having a low-resistance conductor, due to a difference in contraction behavior and thermal expansion behavior between Ag, Cu, etc., which are conductor materials, and a thermal expansion behavior, in the vicinity of the interlayer connection conductor (via) In the mechanical polishing performed to ensure flatness, defects are more easily generated.
この欠陥に対しては、発生した欠陥に対して補修を行った上で、その上に表面導体を形成することで、表面導体と層間接続導体との接続信頼性を確保する技術が開示されている（特許文献２、３参照）。 For this defect, after repairing the generated defect, a surface conductor is formed on the defect, and a technique for ensuring connection reliability between the surface conductor and the interlayer connection conductor is disclosed. (See Patent Documents 2 and 3).
また、機械研磨を施した場合には、層間接続導体のみならず、セラミック表面にも欠陥が発生することがあり、この欠陥が後に形成される表面導体の密着性の低下などを招き、信頼性を低下させるという問題がある。 In addition, when mechanical polishing is performed, defects may occur not only on the interlayer connection conductor but also on the ceramic surface. This defect leads to a decrease in the adhesion of the surface conductor to be formed later, resulting in reliability. There is a problem of lowering.
このようなセラミックの欠陥に対しては、機械研磨を施した基板を再度加熱することで、多層セラミック基板中のガラスを移動させて欠陥を補修する技術が開示されている（特許文献４参照）。 For such ceramic defects, a technique for repairing the defects by moving the glass in the multilayer ceramic substrate by re-heating the mechanically polished substrate is disclosed (see Patent Document 4). .
なお、特許文献４には、温度を下げることで層間接続導体との間の応力を緩和し、クラック等の発生を抑制できるとされているが、導体材料の組み合わせや表面導体の形成後の熱履歴等によって層間接続導体とセラミックとの間に発生した残留応力により、クラックが発生することがある。 In Patent Document 4, it is said that by reducing the temperature, the stress between the interlayer connection conductors can be relaxed and the occurrence of cracks and the like can be suppressed. Cracks may occur due to residual stress generated between the interlayer connection conductor and the ceramic due to history or the like.
また、これとは別に、低抵抗導体を有する多層セラミック基板の研磨の際には、低抵抗導体であるＡｇやＣｕとセラミック材料との間の硬度差により、機械研磨時の加工速度に差が出るため、層間接続導体部分が凹んでしまうという問題が知られている。 In addition, when polishing a multilayer ceramic substrate having a low-resistance conductor, there is a difference in processing speed during mechanical polishing due to the difference in hardness between Ag and Cu, which are low-resistance conductors, and the ceramic material. Therefore, there is a known problem that the interlayer connection conductor portion is recessed.
この問題に対しては、研磨砥粒の硬度や粒径を制御することで、硬度の低い導体部分が
選択的に研磨されることを防止し、これによって、（層間接続導体が大きく凹んだ物に表面導体を形成することによる）接続信頼性の低下を防止する技術が開示されている（特許文献５、６参照）。
For this problem, by controlling the hardness and grain size of the abrasive grains, it is possible to prevent the conductor part having low hardness from being selectively polished, and thereby (the one in which the interlayer connection conductor is greatly recessed) A technique for preventing a decrease in connection reliability (by forming a surface conductor on the surface) is disclosed (see Patent Documents 5 and 6).
しかしながら、上述した特許文献２〜４の様な従来技術の場合には、機械研磨の加工以降に、補修や加熱などの多くの工程を行う必要があるという問題がある。
また、これまでには、層間接続導体の周囲の欠陥、即ち機械研磨の際に層間接続導体の周囲に発生するクラックの対策については、特に検討がなされていない。
However, in the case of the conventional techniques such as Patent Documents 2 to 4 described above, there is a problem that many processes such as repair and heating need to be performed after the mechanical polishing process.
Further, until now, no particular investigation has been made on countermeasures against defects around the interlayer connection conductor, that is, cracks generated around the interlayer connection conductor during mechanical polishing.
つまり、前記特許文献５、６の様に、層間接続導体との接続信頼性の確保には、形状的な面で多くの検討がなされているが、機械研磨加工の際に発生する欠陥、特に層間接続導体周囲に発生するクラックを防止する手法に関しては、何等検討されていないのが現状である。 That is, as in Patent Documents 5 and 6, in order to ensure connection reliability with the interlayer connection conductor, many studies have been made in terms of shape. However, defects that occur during mechanical polishing, in particular, At present, no investigation has been made on a technique for preventing cracks generated around the interlayer connection conductor.
ここで、図１１に基づいて、機械研磨（特にラッピング研磨）の際に、層間接続導体の周辺にクラックが発生する原因について説明する。
通常では、焼成後の多層セラミック基板には、１００μｍ程度の反りやうねりが存在しているので、その上に、露光などを行って表面導体を形成しようとする場合には、焦点距離が足りずに、露光されたパターンが不必要に広がってしまうため、精密な回路構成は困難である。よって、研磨加工を行うことで、平坦性を確保している。
Here, based on FIG. 11, the cause of the occurrence of cracks around the interlayer connection conductor during mechanical polishing (particularly lapping polishing) will be described.
Normally, the fired multilayer ceramic substrate has warpage and undulation of about 100 μm, so when it is intended to form a surface conductor by exposure or the like, the focal length is insufficient. In addition, since the exposed pattern is unnecessarily widened, a precise circuit configuration is difficult. Therefore, flatness is ensured by performing polishing.
この研磨加工には、ラッピング法、ポリッシング法、平面研削法などがあるが、より大面積を同時に加工する上で、ラッピング法やポリッシング法が有効である。
その中でも、ラッピング法は、図１１（ａ）に示す様に、遊離砥粒を基板表面に押しつけることで、基板表面にマイクロクラックを発生させて破砕することで研磨が進行することから、より大きな研磨速度を得ることが可能となる。
This polishing process includes a lapping method, a polishing method, a surface grinding method, and the like, and the lapping method and the polishing method are effective for simultaneously processing a larger area.
Among them, as shown in FIG. 11 (a), the lapping method is larger because the polishing progresses by pressing the loose abrasive grains against the substrate surface to generate microcracks on the substrate surface and crushing. It is possible to obtain a polishing rate.
一方、ポリッシング法は、研磨布等により固定された砥粒において、引っかき加工により研磨が進行してゆくことから、ラッピングのような表面の破砕がないため、基板表面に欠陥を発生させること無く加工できるが、研削量が小さいため、大きな研磨速度を得ることができない。よって、反りやうねりが大きな基板に対しては、平坦性を確保することが難しい。 On the other hand, the polishing method is performed without causing defects on the substrate surface because there is no crushing of the surface like lapping because polishing progresses by scratching in abrasive grains fixed by polishing cloth etc. However, since the grinding amount is small, a large polishing rate cannot be obtained. Therefore, it is difficult to ensure flatness for a substrate with large warpage and undulation.
そこで、ある程度の平坦性を得るために、ラッピング法により研磨を行うが、例えば低抵抗導体を有する多層セラミック基板等においては、材料硬度の差により機械研磨時の加工速度に差が生じる。 Therefore, in order to obtain a certain degree of flatness, polishing is performed by a lapping method. For example, in a multilayer ceramic substrate having a low resistance conductor, a processing speed at the time of mechanical polishing varies due to a difference in material hardness.
つまり、低抵抗導体であるＡｇやＣｕなどは、ラッピングによる砥粒の押しつけを行っても、金属の延性によって破砕が進行しないことから、研磨速度が著しく小さくなる。よ
って、その状態で研磨すると、図１１（ｂ）に示す様に、セラミック部分のみが大きく削られ、層間接続導体が基板表面より突出する形となる。
That is, Ag, Cu, and the like, which are low resistance conductors, have a significantly reduced polishing rate because crushing does not proceed due to metal ductility even when abrasive grains are pressed by lapping. Therefore, when polished in this state, as shown in FIG. 11B, only the ceramic portion is greatly shaved, and the interlayer connection conductor protrudes from the substrate surface.
この状態を長く続けると、層間接続導体の凸状部の先端が研磨のために使用する定盤（ラッピング定盤）と接触した場合、層間接続導体に大きなせん断応力が加わり、その結果、層間接続導体周辺にクラックが発生してしまう。 If this state is continued for a long time, when the tip of the convex part of the interlayer connection conductor comes into contact with the surface plate (lapping surface plate) used for polishing, a large shear stress is applied to the interlayer connection conductor, resulting in interlayer connection. Cracks occur around the conductor.
本発明は、上述した課題を解決するためになされたものであり、機械研磨の際に層間接続導体の周囲にクラックが発生することを防止できるとともに、機械研磨の加工以降に多くの工程を必要しない多層セラミック基板の製造方法を提供することを目的とする。 The present invention has been made to solve the above-described problems, and can prevent cracks from occurring around the interlayer connection conductor during mechanical polishing, and requires many steps after mechanical polishing. An object of the present invention is to provide a method for manufacturing a multilayer ceramic substrate that does not.
（１）請求項１の発明は、複数のセラミック層と層間接続導体とを備えた多層セラミック基板を焼成により作製した後に、前記多層セラミック基板の基板表面を研磨する多層セラミック基板の製造方法において、前記多層セラミック基板の基板表面に対して、ラッピング加工を行うラッピング工程と、前記ラッピング加工後の基板表面に対して、ポリッシング加工を行うポリッシング工程と、を有するとともに、前記ポリッシング工程では、前記ラッピング加工によって前記基板表面より突出した前記層間接続導体の凸状部の凸量よりも平均粒径（Ｄ５０）が大きな砥粒を用いて、ポリッシング加工を行うことを特徴とする。 (1) The invention of claim 1 is a method for producing a multilayer ceramic substrate in which a multilayer ceramic substrate having a plurality of ceramic layers and interlayer connection conductors is produced by firing and then the substrate surface of the multilayer ceramic substrate is polished. A lapping process for lapping the substrate surface of the multilayer ceramic substrate; and a polishing process for polishing the lapped substrate surface. In the polishing process, the lapping process Polishing is performed using abrasive grains having an average particle diameter (D50) larger than the convex amount of the convex portion of the interlayer connection conductor protruding from the substrate surface.
本発明では、まず、多層セラミック基板の基板表面をラッピング加工（ラッピング研磨）する。このとき、基板表面が研磨されるとともに、基板表面より層間接続導体の先端側が突出する。つまり、ラッピング加工によって、基板表面より所定量（凸量）だけ突出した層間接続導体の凸状部が形成される。次に、この凸状部を有する基板表面に対して、凸量よりも平均粒径（Ｄ５０）が大きな砥粒を用いて、ポリッシング加工（ポリッシング研磨）を行うことにより、層間接続導体の周囲にクラックを発生させることなく、凸状部とともに基板表面を好適に研磨することができる。 In the present invention, first, the substrate surface of the multilayer ceramic substrate is lapped (lapping polishing). At this time, the substrate surface is polished, and the tip end side of the interlayer connection conductor protrudes from the substrate surface. That is, the convex portion of the interlayer connection conductor protruding by a predetermined amount (convex amount) from the substrate surface is formed by lapping. Next, polishing processing (polishing polishing) is performed on the substrate surface having the convex portion using abrasive grains having an average particle diameter (D50) larger than the convex amount, so that the periphery of the interlayer connection conductor is formed. The substrate surface can be suitably polished together with the convex portion without generating cracks.
詳しくは、前記図１１に示した様に、例えば低抵抗導体は、ラッピング加工による砥粒の押しつけを行っても、金属の延性によって破砕が進行しないことから、研磨速度が著しく小さくなるので、その状態で研磨すると、セラミック部分のみが大きく削られ、層間接続導体が基板表面より突出する形となる。この状態を長く続けると、凸状部の先端と定盤（研磨定盤）が接触した場合、層間接続導体に大きなせん断応力が加わり、層間接続導体周辺にクラックが発生する。 Specifically, as shown in FIG. 11, for example, a low-resistance conductor does not proceed by crushing due to the ductility of the metal even when the abrasive grains are pressed by lapping, so the polishing rate is remarkably reduced. When polished in a state, only the ceramic portion is greatly shaved, and the interlayer connection conductor protrudes from the substrate surface. If this state is continued for a long time, when the tip of the convex portion and the surface plate (polishing surface plate) come into contact with each other, a large shear stress is applied to the interlayer connection conductor, and a crack is generated around the interlayer connection conductor.
そこで、本発明では、まず、後述する図５（ａ）に示す様に、基板表面をラッピング加工することにより、ある程度の平坦性を確保し、次に、図５（ｂ）に示す様に、凸量よりも平均粒径（Ｄ５０）が大きな砥粒を用いてポリッシング加工を行うことにより、ラッピング加工の際に生じた層間接続導体の凸状部と基板表面とを研磨する。 Therefore, in the present invention, first, as shown in FIG. 5A, which will be described later, a certain level of flatness is secured by lapping the substrate surface, and then, as shown in FIG. 5B, Polishing is performed using abrasive grains having an average particle diameter (D50) larger than the convex amount, thereby polishing the convex portions of the interlayer connection conductor and the substrate surface generated during lapping.
つまり、ラッピング加工によって、基板表面より凸量だけ突出した層間接続導体の凸状部が形成されるが、この凸状部を有する基板表面に対して、凸量よりも平均粒径（Ｄ５０）が大きな砥粒を用いて、ポリッシング加工を行う。これは、凸量よりも平均粒径（Ｄ５０）が小さな砥粒を用いると、ラッピング加工時と同様に、層間接続導体と定盤との間で接触が生じ易くなって、クラックが発生し易くなるからである。 That is, the convex portion of the interlayer connection conductor protruding by a convex amount from the substrate surface is formed by the lapping process, but the average particle diameter (D50) is larger than the convex amount with respect to the substrate surface having this convex portion. Polishing is performed using large abrasive grains. This is because if an abrasive grain having an average particle diameter (D50) smaller than the convex amount is used, contact between the interlayer connection conductor and the surface plate is likely to occur and cracks are likely to occur as in the case of lapping. Because it becomes.
従って、本発明では、ラッピング加工後に、上述した砥粒を用いてポリッシング加工を行うことにより、凸状部の先端が定盤と接触し難い状態にて、凸状部及び基板表面を徐々に研磨することができる。これにより、層間接続導体の周囲にクラックを発生させること
なく、凸状部とともに基板表面を好適に研磨することができる。
Therefore, in the present invention, after the lapping process, polishing is performed using the above-described abrasive grains so that the convex part and the substrate surface are gradually polished in a state where the tip of the convex part is difficult to contact the surface plate. can do. Thereby, the substrate surface can be suitably polished together with the convex portions without generating cracks around the interlayer connection conductor.
よって、本発明によれば、多層セラミック基板上に、精度が高く且つ接続信頼性の良い表面導体を形成することができる。また、この製造方法によって得られる高精度、高信頼性を有する多層セラミック基板は、電子部品並びにＩＣパッケージ、シリコンウェハー上に形成されたＩＣを検査するための検査用基板等に用いることができる。 Therefore, according to the present invention, a surface conductor with high accuracy and good connection reliability can be formed on a multilayer ceramic substrate. Moreover, the multilayer ceramic substrate having high accuracy and high reliability obtained by this manufacturing method can be used as an electronic component, an IC package, an inspection substrate for inspecting an IC formed on a silicon wafer, and the like.
しかも、本発明によれば、従来の様に、研磨後に、クラックを消去するための多くの工程（補修や加熱の工程など）を必要としないという利点がある。
なお、ラッピング加工によってどの程度の凸量を有する凸状部が形成できるかは、層間接続導体やセラミック層、更には加工条件（例えば加工速度や加工時間等）によって異なるが、予め実験等により予測することができる。
Moreover, according to the present invention, there is an advantage that many steps (such as repair and heating steps) for erasing cracks are not required after polishing, as in the prior art.
Note that the degree of convexity that can be formed by lapping depends on the interlayer connection conductor, the ceramic layer, and the processing conditions (for example, processing speed and processing time), but is predicted in advance by experiments. can do.
ここで、前記層間接続導体とは、セラミック層の厚み方向に伸びるように形成された導体であり、この層間接続導体によりセラミック層の両表面間の導通（例えば内部配線層間の導通や内部配線層と表面導体との間の導通）を確保することができる。 Here, the interlayer connection conductor is a conductor formed so as to extend in the thickness direction of the ceramic layer, and conduction between the two surfaces of the ceramic layer (for example, conduction between internal wiring layers or internal wiring layer) by the interlayer connection conductor. And conduction between the surface conductor and the surface conductor).
また、前記ラッピング加工（ラッピング研磨）とは、遊離砥粒により研磨を行う加工方法であり、前記ポリッシング加工（ポリッシング研磨）とは、布や定盤等に固定された砥粒を用いて研磨を行う加工方法である。 Further, the lapping process (lapping polishing) is a process method for polishing with loose abrasive grains, and the polishing process (polishing polishing) is a polishing process using abrasive grains fixed to a cloth or a surface plate. It is a processing method to be performed.
更に、前記平均粒径（Ｄ５０）とは、砥粒の粒子の個数の５０％に当たる粒子の粒子径を示している（ＪＩＳ Ｒ１６２９参照）。
（２）請求項２の発明は、前記セラミック層と前記層間接続導体との硬度の差は、タングステンとアルミナとの硬度の差より大であることを特徴とする。
Further, the average particle diameter (D50) indicates the particle diameter of particles corresponding to 50% of the number of abrasive particles (see JIS R1629).
(2) The invention of claim 2 is characterized in that the difference in hardness between the ceramic layer and the interlayer connection conductor is larger than the difference in hardness between tungsten and alumina.
上述した様に、層間接続導体とセラミック層との間に大きな硬度差があると、ラッピング加工の際に、層間接続導体の凸状部が形成され易く、よって、（そのままラッピング加工を継続すると）クラックが発生し易い。それに対して、本発明では、この様な大きな硬度差がある場合でも、ラッピング加工の後に上述したポリッシング加工を行うので、層間接続導体の周囲にクラックが発生することを防止できる。 As described above, if there is a large hardness difference between the interlayer connection conductor and the ceramic layer, the convex portion of the interlayer connection conductor is likely to be formed during the lapping process, and therefore (if the lapping process is continued as it is) Cracks are likely to occur. On the other hand, in the present invention, even when there is such a large hardness difference, the polishing process described above is performed after the lapping process, so that it is possible to prevent cracks from occurring around the interlayer connection conductor.
なお、前記層間接続導体としては、例えば金、銀、銅、銀−白金合金、銀−パラジウム合金の少なくとも１種を採用できる。また、前記セラミック層としては、例えば１０５０℃以下の温度で焼結可能な低温焼成セラミックを採用できる。具体的には、例えばホウケイ酸ガラス及びアルミナという組成の低温焼成セラミックを採用できる。（以下同様）
（３）請求項３の発明は、前記ラッピング加工時の前記層間接続導体の凸状部の凸量が、該ラッピング加工に使用する砥粒の平均粒径（Ｄ５０）の１／２以下であることを特徴とする。
In addition, as said interlayer connection conductor, at least 1 sort (s) of gold | metal | money, silver, copper, a silver-platinum alloy, and a silver-palladium alloy is employable, for example. Further, as the ceramic layer, for example, a low-temperature fired ceramic that can be sintered at a temperature of 1050 ° C. or lower can be adopted. Specifically, for example, a low-temperature fired ceramic having a composition of borosilicate glass and alumina can be employed. (The same applies hereinafter)
(3) In the invention of claim 3, the convex amount of the convex portion of the interlayer connection conductor at the time of the lapping is ½ or less of the average particle diameter (D50) of the abrasive grains used for the lapping. It is characterized by that.
本発明では、ラッピング加工を行って平坦性を確保する際に、層間接続導体の凸状部の凸量が砥粒の平均粒径（Ｄ５０）の１／２以下（即ち、砥粒の平均粒径（Ｄ５０）が凸量の２倍以上）である。よって、突出した層間接続導体の先端と定盤との接触を防止できるので、クラックの発生を抑制できる。これは、凸量が砥粒の平均粒子径（Ｄ５０）の１／２を超えると、定盤との接触の可能性が高くなるからである。 In the present invention, when the lapping process is performed to ensure flatness, the convex amount of the convex portion of the interlayer connection conductor is ½ or less of the average grain size (D50) of the abrasive grains (that is, the average grain size of the abrasive grains). The diameter (D50) is at least twice the convex amount). Therefore, since the contact between the protruding tip of the interlayer connection conductor and the surface plate can be prevented, the occurrence of cracks can be suppressed. This is because if the convex amount exceeds 1/2 of the average particle diameter (D50) of the abrasive grains, the possibility of contact with the surface plate increases.
（４）請求項４の発明は、前記ラッピング加工に使用する砥粒の平均粒径（Ｄ５０）が、２０〜６０μｍであることを特徴とする。
ラッピング加工時に使用する砥粒の平均粒径（Ｄ５０）が２０μｍを下回ると、必要な研磨量を得るために研磨加工を行うために加工時間が長くなることで、層間接続導体とセ
ラミックとの硬度差による層間接続導体の凸量が助長され、その分、層間接続導体の凸状部と定盤との間隔が近くなり、接触する可能性が高くなる。一方、砥粒の平均粒径（Ｄ５０）が６０μｍを上回ると、加工時のダメージが基板に多く残るため、ポリッシング加工によってもダメージの除去が難しくなり、また、所望の平滑度を得ることが難しくなる。よって、本発明の範囲が好適である。
(4) The invention of claim 4 is characterized in that the average particle diameter (D50) of the abrasive grains used in the lapping process is 20 to 60 μm.
When the average particle size (D50) of the abrasive grains used during lapping is less than 20 μm, the processing time becomes long in order to perform polishing to obtain the required polishing amount, and the hardness of the interlayer connection conductor and the ceramic The convex amount of the interlayer connection conductor due to the difference is promoted, and the distance between the convex portion of the interlayer connection conductor and the surface plate is reduced accordingly, and the possibility of contact is increased. On the other hand, if the average grain size (D50) of the abrasive grains exceeds 60 μm, a lot of damage during processing remains on the substrate. Therefore, it is difficult to remove the damage even by polishing, and it is difficult to obtain a desired smoothness. Become. Therefore, the scope of the present invention is suitable.
（５）請求項５の発明は、内部配線導体及び層間接続導体となる導体材料を配置した第１グリーンシートを所定枚数積層してグリーンシート多層体を形成する工程と、前記グリーンシート多層体の１面又は両面に、前記グリーンシート多層体の焼成温度では焼結しない材料からなる第２グリーンシートを積層して、複合グリーンシート多層体を形成する工程と、前記複合グリーンシート多層体を加圧しながら焼成する工程と、前記焼成後の第２グリーンシートからなる未焼結層を除去し多層セラミック基板を形成する工程と、前記多層セラミック基板の表面を研磨する工程と、を有する多層セラミック基板の製造方法であって、前記多層セラミック基板の表面を研磨する工程として、前記ラッピング工程及び前記ポリシング工程を有することを特徴とする。 (5) The invention of claim 5 includes a step of forming a green sheet multilayer body by laminating a predetermined number of first green sheets on which conductor materials serving as internal wiring conductors and interlayer connection conductors are disposed; A step of laminating a second green sheet made of a material that does not sinter at one or both sides at the firing temperature of the green sheet multilayer body to form a composite green sheet multilayer body, and pressurizing the composite green sheet multilayer body A multilayer ceramic substrate comprising: a step of firing, a step of removing the unsintered layer of the second green sheet after firing and forming a multilayer ceramic substrate; and a step of polishing the surface of the multilayer ceramic substrate. A manufacturing method, comprising the lapping step and the polishing step as a step of polishing the surface of the multilayer ceramic substrate And features.
本発明では、上述した工程により、無収縮焼成技術を利用して多層セラミック基板を製造するとともに、多層セラミック基板の表面研磨を行う場合には、層間接続導体の周囲にクラックを発生させることなく、好適に基板表面の研磨を行うことができる。 In the present invention, by the above-described process, a multilayer ceramic substrate is manufactured using a non-shrinkage firing technique, and when performing surface polishing of the multilayer ceramic substrate, without generating cracks around the interlayer connection conductor, The substrate surface can be suitably polished.
ここで、内部配線導体とは、セラミック層間に配置される導体である。また、前記グリーンシートとは、焼成後のセラミック層となる焼成前のセラミックグリーシシートである。（以下同様）
（６）請求項６の発明は、前記ポリッシング加工の際に用いる砥粒が、単結晶又は多結晶ダイヤモンドであることを特徴とする。
Here, the internal wiring conductor is a conductor disposed between the ceramic layers. Moreover, the said green sheet is the ceramic grease sheet | seat before baking used as the ceramic layer after baking. (The same applies hereinafter)
(6) The invention of claim 6 is characterized in that the abrasive grains used in the polishing process are single crystal or polycrystalline diamond.
本発明は、好ましい砥粒を例示したものである。
ポリッシング加工では、砥粒が定盤に固定されていることが好ましく、そのためには、ダイヤモンドの様に硬度のより高い材質を使用することが望ましい（例えば金属製の定盤にダイヤモンド砥粒を押圧して埋め込んで固定）。
The present invention exemplifies preferred abrasive grains.
In the polishing process, it is preferable that the abrasive grains are fixed to a surface plate. For that purpose, it is desirable to use a material having higher hardness such as diamond (for example, pressing the diamond abrasive grains on a metal surface plate). Then embed and fix).
特に、研磨加工の面から、ダイヤモンドを使用してポリッシング加工を行った場合には、層間接続導体及びセラミック部分（セラミック基板）ともよく研磨されることから、研磨速度の差が生じ難く、研磨を進行した場合でも、ラッピング加工の様な層間接続導体の凸状部が発生しない。よって、層間接続導体の周囲のクラックを発生させることなく、所定の厚み及び平坦度で研磨加工を行うことができる。 In particular, when polishing is performed using diamond from the surface of the polishing process, the interlayer connection conductor and the ceramic portion (ceramic substrate) are also polished well. Even in the case of progress, the convex portion of the interlayer connection conductor as in lapping does not occur. Therefore, polishing can be performed with a predetermined thickness and flatness without generating cracks around the interlayer connection conductor.
（７）請求項７の発明は、前記ポリッシング加工時の研磨量が、前記層間接続導体の凸状部の凸量以上であることを特徴とする。
本発明により、層間接続導体の凸状部を完全に除去することができ、極めて平坦な基板表面を得ることができる。
(7) The invention according to claim 7 is characterized in that the polishing amount during the polishing process is equal to or greater than the convex amount of the convex portion of the interlayer connection conductor.
According to the present invention, the convex portion of the interlayer connection conductor can be completely removed, and an extremely flat substrate surface can be obtained.
（８）請求項８の発明は、複数のセラミック層と層間接続導体とを備えた多層セラミック基板を焼成によって作製した後に、前記多層セラミック基板の基板表面を研磨する多層セラミック基板の製造方法において、前記多層セラミック基板となる材料の上にダミーセラミック層となる材料を積層して焼成することにより、表面側にダミーセラミック層を備えた多層セラミック基板を作製する焼成工程と、前記ダミーセラミック層を備えた多層セラミック基板に対して、前記ダミーセラミック層の表面側の一部をラッピング加工により除去するラッピング工程と、前記ラッピング加工後の基板表面に対して、ポリッシング加工を行って、残余の前記ダミーセラミック層を除去するとともに、多層セラミック基板の
表面を研磨するポリッシング工程と、を有することを特徴とする。
(8) The invention of claim 8 is a method for producing a multilayer ceramic substrate, comprising: producing a multilayer ceramic substrate having a plurality of ceramic layers and interlayer connection conductors by firing; and polishing the substrate surface of the multilayer ceramic substrate. A firing step of fabricating a multilayer ceramic substrate having a dummy ceramic layer on the surface side by laminating and firing a material to be a dummy ceramic layer on the material to be the multilayer ceramic substrate, and the dummy ceramic layer A lapping step of removing a part of the surface of the dummy ceramic layer by lapping on the multilayer ceramic substrate, and polishing the remaining substrate surface after the lapping. Polishing process to remove the layer and polish the surface of the multilayer ceramic substrate And having a, the.
本発明では、製品となる多層セラミック基板上（従って層間接続導体上）にダミーセラミック層を形成するので、ラッピング加工の際には、そのダミーセラミック層の途中でラッピング加工を中止し、層間接続導体の研磨を行わない。従って、ラッピング加工によって層間接続導体の凸状部は生じないので、この状態でポリッシング加工を行って、残余のダミーセラミック層を除去するとともに、多層セラミック基板の表面を研磨することにより、層間接続導体の周囲にクラックが発生することを防止できる。 In the present invention, since the dummy ceramic layer is formed on the multilayer ceramic substrate (that is, on the interlayer connection conductor) as a product, the lapping process is stopped in the middle of the dummy ceramic layer during the lapping process, and the interlayer connection conductor is formed. Do not polish. Accordingly, since the convex portion of the interlayer connection conductor does not occur by lapping, the polishing process is performed in this state to remove the remaining dummy ceramic layer and polish the surface of the multilayer ceramic substrate. Can be prevented from generating cracks.
なお、ダミーセラミック層としては、多層セラミック基板を構成するセラミック層と同様な材料を使用できる。
（９）請求項９の発明は、内部配線導体及び層間接続導体となる導体材料を配置した第１グリーンシートを所定枚数積層して積層体を形成するとともに、積層体の最表面にダミーセラミック層用のダミーグリーンシートを積層してグリーンシート多層体を形成する工程と、前記グリーンシート多層体の１面又は両面に、前記グリーンシート多層体の焼成温度では焼結しない材料からなる第２グリーンシートを積層して、複合グリーンシート多層体を形成する工程と、前記複合グリーンシート多層体を加圧しながら焼成する工程と、前記焼成後の第２グリーンシートからなる未焼結層を除去し、表面にダミーセラミック層を備えた多層セラミック基板を形成する工程と、前記ダミーセラミック層の表面側の一部を、ラッピング加工によって除去する工程と、前記ラッピング加工後の基板表面に対して、ポリッシング加工を行って、残余の前記ダミーセラミック層を除去するとともに、多層セラミック基板の表面を研磨するポリッシング工程と、を有することを特徴とする。
As the dummy ceramic layer, the same material as the ceramic layer constituting the multilayer ceramic substrate can be used.
(9) The invention of claim 9 is to form a laminate by laminating a predetermined number of first green sheets on which conductor materials to be used as internal wiring conductors and interlayer connection conductors are arranged, and to form a dummy ceramic layer on the outermost surface of the laminate Forming a green sheet multilayer body by laminating dummy green sheets for use, and a second green sheet made of a material that does not sinter at one or both surfaces of the green sheet multilayer body at the firing temperature of the green sheet multilayer body A step of forming a composite green sheet multilayer body, a step of firing the composite green sheet multilayer body while applying pressure, and removing the unsintered layer made of the second green sheet after firing, Forming a multilayer ceramic substrate with a dummy ceramic layer on the surface and removing a portion of the surface of the dummy ceramic layer by lapping And polishing the substrate surface after the lapping process to remove the remaining dummy ceramic layer and polish the surface of the multilayer ceramic substrate. To do.
本発明では、無収縮焼成技術によって、多層セラミック基板を製造できる。また、前記請求項８の発明と同様に、ラッピング加工の際には、ダミーセラミック層の途中でラッピング加工を中止し、層間接続導体の研磨を行わない。次に、この状態でポリッシング加工を行って、残余のダミーセラミック層を除去するとともに、多層セラミック基板の表面を研磨することにより、層間接続導体の周囲にクラックが発生することを防止できる。 In the present invention, a multilayer ceramic substrate can be manufactured by a non-shrinkage firing technique. In the same way as in the eighth aspect of the invention, in the lapping process, the lapping process is stopped in the middle of the dummy ceramic layer, and the interlayer connection conductor is not polished. Next, polishing is performed in this state to remove the remaining dummy ceramic layer and polish the surface of the multilayer ceramic substrate, thereby preventing cracks from occurring around the interlayer connection conductor.
以下、本発明の実施例を、図面を参照しながら説明する。 Embodiments of the present invention will be described below with reference to the drawings.
ここでは、例えばシリコンウェハー検査用治具の基板（電気検査用基板）などに用いることができる多層セラミック基板の製造方法について説明する。
ａ）まず、多層セラミック基板の構成について、図１に基づいて説明する。
Here, a manufacturing method of a multilayer ceramic substrate that can be used for, for example, a substrate (electrical inspection substrate) of a silicon wafer inspection jig will be described.
a) First, the structure of the multilayer ceramic substrate will be described with reference to FIG.
図１に示す様に、多層セラミック基板１は、主として、ガラスセラミック層３が板厚方向に複数積層された焼結体（例えば厚さ５ｍｍ×縦３００ｍｍ×横３００ｍｍの直方体の焼結体）から構成されている。 As shown in FIG. 1, a multilayer ceramic substrate 1 is mainly composed of a sintered body in which a plurality of glass ceramic layers 3 are laminated in the thickness direction (for example, a rectangular parallelepiped sintered body having a thickness of 5 mm × length of 300 mm × width of 300 mm). It is configured.
前記ガラスセラミック層３は、例えばガラス成分とセラミック成分との混合物を、例えば８００〜１０５０℃程度の低温にて焼成した低温焼成のガラスセラミックで構成されている。詳しくは、各ガラスセラミック層３は、ムライト及びホウケイ酸系ガラスをセラミックの主成分とするガラスセラミックからなり、ホウケイ酸系ガラス中にアルカリ金属の酸化物（Ｎａ2Ｏ及び／又はＫ2Ｏ）を少量（例えば０．５〜１．５質量％）含んでいる。 The glass ceramic layer 3 is composed of a low temperature fired glass ceramic obtained by firing a mixture of a glass component and a ceramic component at a low temperature of, for example, about 800 to 1050 ° C. Specifically, each glass ceramic layer 3 is made of a glass ceramic whose main component is mullite and borosilicate glass, and an alkali metal oxide (Na 2 O and / or K 2 O) in the borosilicate glass. Is contained in a small amount (for example, 0.5 to 1.5% by mass).
前記多層セラミック基板１の表裏面には、電極（表面導体）５が形成されており、この電極５は、Ｔｉ／Ｃｕ／Ｎｉ／Ａｕ層を順に積み重ねた構造を有している。なお、表面に電極５が形成された多層セラミック基板１を、電気検査用基板７と称する。 Electrodes (surface conductors) 5 are formed on the front and back surfaces of the multilayer ceramic substrate 1, and the electrodes 5 have a structure in which Ti / Cu / Ni / Au layers are sequentially stacked. The multilayer ceramic substrate 1 having the electrode 5 formed on the surface is referred to as an electrical inspection substrate 7.
また、多層セラミック基板１の内部（詳しくは各ガラスセラミック層３の境界部分）には、内部配線層（内部配線導体）９が形成されている。
更に、多層セラミック基板１の表面の電極５と裏面の電極５とを、内部配線層９を介して電気的に接続するように、基板の厚み方向に伸びる層間接続導体（ビア）１１が形成されている。
In addition, an internal wiring layer (internal wiring conductor) 9 is formed inside the multilayer ceramic substrate 1 (specifically, a boundary portion between the glass ceramic layers 3).
Furthermore, an interlayer connection conductor (via) 11 extending in the thickness direction of the substrate is formed so as to electrically connect the electrode 5 on the front surface and the electrode 5 on the back surface of the multilayer ceramic substrate 1 via the internal wiring layer 9. ing.
なお、電極５を構成する導体としては、Ｔｉ、Ｃｒ、Ｍｏ、Ｃｕ、Ｎｉ、Ａｕ、及びそれらを組み合わせたものを採用でき、内部配線層９や層間接続導体１１を構成する導体としては、ガラスセラミックの焼成の際に低温で同時焼成可能な、Ａｕ、Ａｇ、Ｃｕ、Ａｇ／Ｐｔ合金（又は混合物）、Ａｇ／Ｐｄ合金（又は混合物）などの導体が使用できる。 As the conductor constituting the electrode 5, Ti, Cr, Mo, Cu, Ni, Au, and a combination thereof can be adopted. As the conductor constituting the internal wiring layer 9 and the interlayer connection conductor 11, glass is used. Conductors such as Au, Ag, Cu, Ag / Pt alloy (or mixture), and Ag / Pd alloy (or mixture) that can be co-fired at a low temperature during firing of the ceramic can be used.
また、図２に示す様に、上述した構成の多層セラミック基板１上の電極５には、導電性のプローブ（接続端子）１３が接続されてシリコンウェハー上のＩＣ１５を検査するＩＣ検査用治具（シリコンウェハーの電気検査用治具）１７が構成される。 Further, as shown in FIG. 2, an IC inspection jig for inspecting an IC 15 on a silicon wafer by connecting a conductive probe (connection terminal) 13 to the electrode 5 on the multilayer ceramic substrate 1 having the above-described configuration. (Electric inspection jig for silicon wafer) 17 is configured.
ｂ）次に、本実施例の多層セラミック基板１の製造方法を、図３〜図７に基づいて詳細に説明する。
(1)まず、セラミック原料粉末として、平均粒径：３μｍ、比表面積：２．０ｍ2／ｇのＳｉＯ2、Ａｌ2Ｏ3、Ｂ2Ｏ3を主成分とするホウケイ酸系ガラス粉末と、平均粒径：２μ
ｍ、比表面積：３．０ｍ2／ｇのムライト粉末とを用意した。
b) Next, the manufacturing method of the multilayer ceramic substrate 1 of a present Example is demonstrated in detail based on FIGS.
(1) First, as a ceramic raw material powder, a borosilicate glass powder containing SiO 2 , Al 2 O 3 , and B 2 O 3 as main components having an average particle size of 3 μm and a specific surface area of 2.0 m 2 / g; Average particle size: 2μ
m, specific surface area: 3.0 m 2 / g mullite powder was prepared.
更に、シート成形時のバインダー成分及び可塑剤成分として、アクリル系バインダー及びＤＯＰ（ジ・オクチル・フタレート）を用意した。
そして、アルミナ製のポットに、ホウケイ酸ガラス粉末とムライト粉末とを、質量比で５０：５０、総量１０００ｇ投入するとともに、アクリル樹脂を１２０ｇ投入した。更に、適当なスラリー粘度とシート強度を持たせるのに必要な量の溶剤（ＭＥＫ：メチルエチルケトン）と可塑剤（ＤＯＰ）を上記ポットに入れ、５時間混合することにより、セラミックスラリーを得た。
Furthermore, an acrylic binder and DOP (dioctyl phthalate) were prepared as a binder component and a plasticizer component during sheet molding.
Then, a borosilicate glass powder and a mullite powder were introduced into an alumina pot at a mass ratio of 50:50 in a total amount of 1000 g, and 120 g of an acrylic resin was added. Further, a ceramic slurry was obtained by putting an amount of a solvent (MEK: methyl ethyl ketone) and a plasticizer (DOP) necessary for giving an appropriate slurry viscosity and sheet strength into the pot and mixing them for 5 hours.
得られたセラミックスラリーを用いて、ドクターブレード法により、図３（ａ）に示す様に、厚み０．１５ｍｍの（各ガラスセラミック層３用の）第１グリーンシート２１を作製した。 Using the obtained ceramic slurry, a first green sheet 21 (for each glass ceramic layer 3) having a thickness of 0.15 mm was produced by a doctor blade method as shown in FIG.
(2)また、前記第１グリーンシート２１を作製する工程とは別に、拘束シート（第２グ
リーンシート）２３を作製するために、セラミック原料粉末として、平均粒径：２μｍ、比表面積：１ｍ2／ｇのアルミナ粉末を用意した。
(2) Separately from the step of producing the first green sheet 21, in order to produce a constraining sheet (second green sheet) 23, an average particle size of 2 μm and a specific surface area of 1 m 2 are used as the ceramic raw material powder. / G alumina powder was prepared.
更に、シート形成時のバインダー成分としてアクリル系バインダー、可塑剤成分としてＤＯＰ、溶剤としてＭＥＫを用意した。
そして、前記第１グリーンシート２１と同様に、アルミナ製のポットに、アルミナ粉末を１０００ｇ、アクリル樹脂を１２０ｇ投入し、更に、スラリー粘度とシート強度を持たせるために、必要な量の溶剤（ＭＥＫ）と可塑剤（ＤＯＰ）を投入し、５時間混合してスラリーを得た。
Furthermore, an acrylic binder was prepared as a binder component during sheet formation, DOP as a plasticizer component, and MEK as a solvent.
In the same manner as the first green sheet 21, 1000 g of alumina powder and 120 g of acrylic resin are put into an alumina pot, and a necessary amount of solvent (MEK) is added to give slurry viscosity and sheet strength. And a plasticizer (DOP) were added and mixed for 5 hours to obtain a slurry.
このスラリーを用いて、ドクターブレード法により、図３（ｂ）に示す様に、厚み０．３０ｍｍの第２グリーンシート２３を作製した。
(3)次に、図３（ｃ）に示す様に、前記第１グリーンシート２１に、パンチによって、
直径０．１２ｍｍのビアホール２５を形成した。
Using this slurry, a second green sheet 23 having a thickness of 0.30 mm was produced by the doctor blade method as shown in FIG.
(3) Next, as shown in FIG. 3C, the first green sheet 21 is punched.
A via hole 25 having a diameter of 0.12 mm was formed.
(4)次に、図３（ｄ）に示す様に、ビアホール２５に、層間接続導体ペーストを充填し
、（層間接続導体１１となる）充填部２７を形成した。
なお、層間接続導体ペーストは、平均粒径３．５μｍの銀粉末１００重量部に対して、軟化点が８００℃のホウケイ酸ガラスを２重量部添加し、この粉末対して、樹脂としてエチルセルロース樹脂を、溶剤としてターピネオールを加え、３本ロールミルにて混練して作製した。
(4) Next, as shown in FIG. 3D, the via hole 25 was filled with an interlayer connection conductor paste to form a filling portion 27 (to be the interlayer connection conductor 11).
The interlayer connection conductor paste was prepared by adding 2 parts by weight of borosilicate glass having a softening point of 800 ° C. to 100 parts by weight of silver powder having an average particle size of 3.5 μm. It was prepared by adding terpineol as a solvent and kneading with a three-roll mill.
(5)また、図３（ｅ）に示す様に、第１グリーンシート２１の表面の必要な箇所に、内
部配線導体ペーストを用いて、印刷によって（内部配線層９となる）導電パターン２９を形成した。
(5) Further, as shown in FIG. 3 (e), the conductive pattern 29 (which becomes the internal wiring layer 9) is printed on the required portion of the surface of the first green sheet 21 by using the internal wiring conductor paste. Formed.
なお、内部配線導体ペーストは、平均粒径０．９μｍの銀粉末１００重量部に対して、軟化点が８００℃のホウケイ酸ガラスを５重量部添加し、この粉末対して、樹脂としてエチルセルロース樹脂を、溶剤としてターピネオールを加え、３本ロールミルにて混練して作製した。 The internal wiring conductor paste was prepared by adding 5 parts by weight of borosilicate glass having a softening point of 800 ° C. to 100 parts by weight of silver powder having an average particle size of 0.9 μm. It was prepared by adding terpineol as a solvent and kneading with a three-roll mill.
(6)次に、図３（ｆ）に示す様に、上述した様にして製造した複数の第１グリーンシー
ト２１を、順次積層してグリーンシート多層体３１を形成するとともに、グリーンシート多層体３１の両側に第２グリーンシート２３を積層して、複合グリーンシート多層体３３を形成した。
(6) Next, as shown in FIG. 3 (f), a plurality of first green sheets 21 manufactured as described above are sequentially laminated to form a green sheet multilayer body 31, and a green sheet multilayer body. A second green sheet 23 was laminated on both sides of 31 to form a composite green sheet multilayer body 33.
(7)次に、図４（ａ）に示す様に、プレス機（図示せず）にて、複合グリーンシート多
層体３３の積層方向の両側から０．２ＭＰａの押圧力を加えながら、８５０℃にて３０分間焼成（脱脂焼成）し、複合積層焼結体３５を得た。
(7) Next, as shown in FIG. 4A, while applying a pressing force of 0.2 MPa from both sides in the stacking direction of the composite green sheet multilayer body 33 with a press machine (not shown), the temperature is 850 ° C. Was fired for 30 minutes (degreasing firing) to obtain a composite laminated sintered body 35.
(8)次に、図４（ｂ）に示す様に、複合積層焼結体３５の両主面に残っている（未焼結
の）第２グリーンシート２３を、水を媒体として超音波洗浄機により除去し、焼結体本体３７を得た。
(8) Next, as shown in FIG. 4B, the second green sheet 23 remaining on both main surfaces of the composite laminated sintered body 35 is ultrasonically cleaned using water as a medium. It removed by the machine and the sintered compact main body 37 was obtained.
(9)次に、図４（ｃ）に示す様に、下記の手順で、焼結体本体３７の両外側表面を、ア
ルミナ砥粒４０（図６参照）を用いて研磨して、多層セラミック基板１を得た。
以下に、多層セラミック基板１の研磨工程について説明する。
(9) Next, as shown in FIG. 4 (c), both outer surfaces of the sintered body 37 are polished using alumina abrasive grains 40 (see FIG. 6) in the following procedure to obtain a multilayer ceramic. A substrate 1 was obtained.
Below, the grinding | polishing process of the multilayer ceramic substrate 1 is demonstrated.
まず、平均粒径（Ｄ５０）が２０〜６０μｍの範囲内のアルミナ砥粒４０、例えば、＃４００（平均粒径（Ｄ５０）が３４μｍ）のアルミナ砥粒４０を用いて、ラッピング加工
を行い、焼結体本体３７の表面を５０μｍ研磨した。
First, an alumina abrasive grain 40 having an average particle diameter (D50) in the range of 20 to 60 μm, for example, an alumina abrasive grain 40 having an average particle diameter (D50) of 34 μm, is lapped, and baked. The surface of the bonded body 37 was polished by 50 μm.
つまり、図５（ａ）に示す様に、通常、焼結体本体３７には、反りやうねりがあり製品として十分な平坦性が無いので、ラッピング加工によって、反り等が無くなるまで（同図の点線で示す位置まで）焼結体本体３７の表面を研磨して、基板の平坦性を確保した。 That is, as shown in FIG. 5A, the sintered body main body 37 usually has warpage and undulation and does not have sufficient flatness as a product. The surface of the sintered body main body 37 was polished to ensure the flatness of the substrate (to the position indicated by the dotted line).
詳しくは、ラッピング加工の際には、図６に示す様に、基板表面から突出するように層間接続導体１１の凸状部３９が形成されるが、本実施例では、凸量（基板表面からの高さＨ）よりも平均粒径（Ｄ５０）が２倍以上の砥粒４０を使用する（従って、凸状部３９の凸量は、砥粒４０の平均粒径（Ｄ５０）の１／２以下）。 Specifically, in the lapping process, as shown in FIG. 6, the convex portion 39 of the interlayer connection conductor 11 is formed so as to protrude from the substrate surface. In this embodiment, the convex amount (from the substrate surface) is formed. The abrasive grain 40 having an average particle diameter (D50) of 2 times or more than the height H) is obtained (therefore, the convex amount of the convex portion 39 is 1/2 of the average particle diameter (D50) of the abrasive grain 40). Less than).
ここで、ラッピング加工によってどの程度の凸量を有する凸状部３９が形成できるかは、層間接続導体１１やセラミック層３の種類、更には加工条件（例えば加工速度や加工時間等）によって異なるが、予め実験等により予測することができる。従って、形成される凸状部３９の凸量に応じて、最適な平均粒径（Ｄ５０）の砥粒４０を選択して使用する。 Here, how much convex portion 39 having the convex amount can be formed by lapping depends on the type of interlayer connection conductor 11 and ceramic layer 3 and further processing conditions (for example, processing speed, processing time, etc.). It can be predicted by experiments or the like in advance. Therefore, the abrasive grains 40 having the optimum average particle diameter (D50) are selected and used according to the convex amount of the convex portions 39 to be formed.
なお、ここでは、ラッピング加工の条件として、アルミナ砥粒４０を界面活性剤を含む水の中に分散したものを用い、１５分間、回転速度２０ｒｐｍにより加工する条件を採用できる。 Here, as a lapping process condition, a condition in which alumina abrasive grains 40 are dispersed in water containing a surfactant and processed at a rotational speed of 20 rpm for 15 minutes can be employed.
次に、ラッピング加工後の焼結体本体３７の両外側表面を、ダイヤモンド砥粒を用いたポリッシング加工により研磨した。
具体的には、平均粒径（Ｄ５０）が９μｍの多結晶ダイヤモンド砥粒を使用して、図５（ｂ）に示す様に、ラッピング加工後の焼結体本体３７の両外側表面を更に所定量研磨して、所望の厚みの多層セラミック基板１を得た。なお、この所定量とは、層間接続導体１１の凸状部３９の凸量以上である。
Next, both outer surfaces of the sintered body main body 37 after lapping were polished by polishing using diamond abrasive grains.
Specifically, using polycrystalline diamond abrasive grains having an average grain size (D50) of 9 μm, both outer surfaces of the sintered body 37 after lapping are further provided as shown in FIG. Quantitative polishing was performed to obtain a multilayer ceramic substrate 1 having a desired thickness. The predetermined amount is equal to or greater than the convex amount of the convex portion 39 of the interlayer connection conductor 11.
詳しくは、図７に示す様に、凸量よりも平均粒径（Ｄ５０）が大きな砥粒（多結晶ダイヤモンド砥粒）４１を選択し、この多結晶ダイヤモンド砥粒４１を押圧して固定した研磨定盤（ポリッシング定盤）４３を用いてポリッシング加工を行い、表面粗さＲａが０．０３μｍの多層セラミック基板１を得た。 Specifically, as shown in FIG. 7, polishing (polycrystalline diamond abrasive grains) 41 having an average particle diameter (D50) larger than the convex amount is selected, and the polycrystalline diamond abrasive grains 41 are pressed and fixed. Polishing was performed using a surface plate (polishing surface plate) 43 to obtain a multilayer ceramic substrate 1 having a surface roughness Ra of 0.03 μm.
なお、ここでは、ポリッシング加工の条件として、多結晶ダイヤモンド砥粒４１を分散材を添加した水に分散したものを用い、回転速度２ｒｐｍにより加工する条件を採用できる。 Here, as the polishing process conditions, it is possible to employ a condition in which polycrystalline diamond abrasive grains 41 are dispersed in water to which a dispersing agent is added and processed at a rotational speed of 2 rpm.
なお、前記図３（ｄ）に示す様に、研磨した多層セラミック基板１の表面の層間接続導体１１に対応する位置に、例えばＴｉ薄膜をスパッタ法により形成した後に、順次、Ｃｕメッキ、Ｎｉメッキ、Ａｕメッキを施して、電極５を形成することにより、電気検査用基板７を得ることができる。 As shown in FIG. 3D, after a Ti thin film, for example, is formed by sputtering on the surface of the polished multilayer ceramic substrate 1 corresponding to the interlayer connection conductor 11, Cu plating and Ni plating are sequentially performed. The substrate for electrical inspection 7 can be obtained by forming the electrode 5 by performing Au plating.
ｃ）この様に、本実施例では、まず、多層セラミック基板１となる焼結体本体３７の基板表面をラッピング加工（ラッピング研磨）する。このとき、基板表面が研磨されるとともに、基板表面より層間接続導体１１の先端側（凸状部３９）が突出する。次に、この凸状部３９を有する基板表面に対して、凸量よりも平均粒径（Ｄ５０）が大きな砥粒４１を用いて、ポリッシング加工（ポリッシング研磨）を行うことにより、層間接続導体１１の周囲にクラックを発生させることなく、凸状部３９とともに基板表面を好適に研磨することができる。 c) Thus, in the present embodiment, first, the substrate surface of the sintered body main body 37 to be the multilayer ceramic substrate 1 is lapped (lapping polishing). At this time, the substrate surface is polished, and the tip end side (convex portion 39) of the interlayer connection conductor 11 protrudes from the substrate surface. Next, the interlayer connection conductor 11 is subjected to polishing processing (polishing polishing) on the substrate surface having the convex portions 39 using abrasive grains 41 having an average particle diameter (D50) larger than the convex amount. The substrate surface can be suitably polished together with the convex portion 39 without generating cracks around the substrate.
しかも、上述した製造方法では、従来の様に、研磨後に、クラックを消去するための多
くの工程（補修や加熱の工程など）を必要しないという利点がある。
また、本実施例では、ラッピング加工を行って平坦性を確保する際には、層間接続導体１１の凸状部３９の凸量が砥粒４０の平均粒径（Ｄ５０）の１／２以下（即ち、砥粒４０の平均粒径（Ｄ５０）が凸量の２倍以上）である。よって、凸状部３９と定盤との接触を効果的に防止できるので、クラックの発生を抑制できる。
Moreover, the above-described manufacturing method has an advantage that many steps (such as repair and heating steps) for eliminating cracks are not required after polishing, as in the prior art.
Further, in this example, when lapping is performed to ensure flatness, the convex amount of the convex portion 39 of the interlayer connection conductor 11 is ½ or less of the average particle diameter (D50) of the abrasive grains 40 ( That is, the average particle diameter (D50) of the abrasive grains 40 is at least twice the convex amount. Therefore, since the contact between the convex portion 39 and the surface plate can be effectively prevented, the occurrence of cracks can be suppressed.
更に、本実施例では、ラッピング加工に使用する砥粒４０の平均粒径（Ｄ５０）が、２０〜６０μｍである。よって、凸状部３９と定盤との間隔が十分にあるので、定盤と接触する可能性が低い、また、ラッピング加工時の基板のダメージが少なく、所望の平滑度を得ることができる。 Furthermore, in this example, the average particle diameter (D50) of the abrasive grains 40 used in the lapping process is 20 to 60 μm. Therefore, since there is a sufficient interval between the convex portion 39 and the surface plate, the possibility of contact with the surface plate is low, and the substrate is less damaged during lapping and desired smoothness can be obtained.
その上、ここでは、層間接続導体１１とセラミック層３との硬度の差は、タングステンとアルミナとの硬度の差より大であるが、本実施例では、この様な大きな硬度差がある場合でも、ラッピング加工の後にポリッシング加工を行うので、層間接続導体１１の周囲にクラックが発生することを防止できる。
＜実験例＞
次に、本発明の効果を確認するために行った実験例について説明する。
Moreover, here, the difference in hardness between the interlayer connection conductor 11 and the ceramic layer 3 is larger than the difference in hardness between tungsten and alumina, but in this embodiment, even when there is such a large difference in hardness. Since the polishing process is performed after the lapping process, it is possible to prevent cracks from occurring around the interlayer connection conductor 11.
<Experimental example>
Next, experimental examples conducted for confirming the effects of the present invention will be described.
本実験例では、下記表１に示す材料を使用して、下記の条件にて、ａ）層間接続導体の凸状部の凸量、ｂ）研磨加工性、ｃ）層間接続導体の周囲の欠陥、ｄ）多層セラミック基板の表面に形成した表面薄膜導体の信頼性、ｅ）基板表面粗さを調べた。その結果を、同表１に記す。 In this experimental example, using the materials shown in Table 1 below, under the following conditions, a) convex amount of the convex portion of the interlayer connection conductor, b) polishing workability, c) defects around the interlayer connection conductor D) The reliability of the surface thin film conductor formed on the surface of the multilayer ceramic substrate was examined. E) The substrate surface roughness was examined. The results are shown in Table 1.
ａ）層間接続導体の凸状部の凸量（ビア周り凸量）
下記表１の材料を用い、前記実施例と同様な製造方法で、多数の層間接続導体を有する多層セラミック基板の試料を作製した（研磨前まで）。
a) Convex amount of the convex portion of the interlayer connection conductor (convex amount around the via)
Using the materials shown in Table 1 below, a multilayer ceramic substrate sample having a large number of interlayer connection conductors was produced by the same manufacturing method as in the above-described example (until polishing).
そして、各試料に対してラッピング加工及び／又はポリッシング加工を施し、各研磨後の試料の表面に露出する層間接続導体１００個に対して、２００倍の光学顕微鏡の焦点を基板表面及び層間接続導体頂点に合わせ、その際の高さの差を読み取り、その平均値を凸量とした。 Then, each sample is subjected to lapping and / or polishing, and the 200-fold optical microscope is focused on the substrate surface and interlayer connection conductor with respect to 100 interlayer connection conductors exposed on the surface of each polished sample. According to the apex, the height difference at that time was read, and the average value was defined as the convex amount.
即ち、ラッピング加工後の凸量及びポリッシング加工後の凸量を調べた。
ｂ）研磨加工性
下記表１の材料を用い、前記実施例と同様な製造方法で、多層セラミック基板の試料を作製した（研磨前まで）。
That is, the convex amount after lapping and the convex amount after polishing were examined.
b) Polishing workability Using the materials shown in Table 1 below, a multilayer ceramic substrate sample was prepared by the same manufacturing method as in the above example (until polishing).
そして、作製した試料を研磨（ラッピング加工及び／又はポリッシング加工）する際に、所定厚み（具体的には５０μｍ）を研磨可能かどうか調べた。ここでは、研磨偏り（２層目のセラミック層まで研磨した場合）や研磨不足が無い場合を○とし、そうでない場合は×とした。 Then, it was examined whether or not a predetermined thickness (specifically, 50 μm) could be polished when the prepared sample was polished (lapping process and / or polishing process). Here, a case where there was no polishing bias (when polishing up to the second ceramic layer) or lack of polishing was indicated as ◯, and otherwise, it was indicated as x.
ｃ）層間接続導体の周囲の欠陥（ビア周り欠陥発生率）
下記表１の材料を用い、前記実施例と同様な製造方法で、多層セラミック基板の試料を作製した（研磨前まで）。
c) Defects around the interlayer connection conductor (defect rate around vias)
Using the materials shown in Table 1 below, a multilayer ceramic substrate sample was prepared by the same manufacturing method as in the above example (before polishing).
そして、各試料に対してラッピング加工及び／又はポリッシング加工を施し、研磨後の試料の表面に蛍光液を塗布し、３０分放置してから、蛍光液を拭き取った。次に、この試料に対して、ＵＶライトのもとで、層間接続導体の周囲の欠陥の有無を確認した。なお、欠陥が存在した場合には、蛍光液が欠陥に浸透するので、ＵＶライトによって欠陥部分が
発光する。
Then, lapping and / or polishing were performed on each sample, the fluorescent solution was applied to the surface of the polished sample, and the sample was allowed to stand for 30 minutes, and then the fluorescent solution was wiped off. Next, the presence or absence of defects around the interlayer connection conductor was confirmed for this sample under UV light. When there is a defect, the fluorescent solution penetrates into the defect, so that the defective portion emits light by the UV light.
具体的には、１００個の層間接続導体に対して欠陥のある層間接続導体の割合（ビア周り欠陥発生率）を調べた。
ｄ）表面薄膜導体の信頼性（薄膜導体フクレ発生率）
下記表１の材料を用い、前記実施例と同様な製造方法で、多層セラミック基板の試料を作製した（研磨前まで）。
Specifically, the ratio of interlayer connection conductors having defects (via defect generation rate) with respect to 100 interlayer connection conductors was examined.
d) Reliability of surface thin film conductor (thin film conductor blister occurrence rate)
Using the materials shown in Table 1 below, a multilayer ceramic substrate sample was prepared by the same manufacturing method as in the above example (before polishing).
そして、各試料に対してラッピング加工及び／又はポリッシング加工を施し、更に各試料を鏡面研磨（Ｒａ＜０．１μｍ）した。その後、基板表面に、Ｔｉ／Ｃｕの薄膜（０．３μｍ／０．６μｍ）をスパッタ法により形成した後、メッキにて、Ｃｕ／Ｎｉ／Ａｕ膜（４μｍ／２μｍ／１μｍ）を形成した。その後、加熱処理（３５０℃−３０分）を実施し、層間接続導体上及びその周囲に薄膜導体のフクレの発生状況を確認した。 Each sample was lapped and / or polished, and each sample was mirror-polished (Ra <0.1 μm). Thereafter, a Ti / Cu thin film (0.3 μm / 0.6 μm) was formed on the surface of the substrate by sputtering, and then a Cu / Ni / Au film (4 μm / 2 μm / 1 μm) was formed by plating. Thereafter, heat treatment (350 ° C. for 30 minutes) was performed, and the occurrence of blistering of the thin film conductor on and around the interlayer connection conductor was confirmed.
具体的には、１００個の層間接続導体に対してフクレのある層間接続導体の割合（薄膜導体フクレ発生率）を調べた。
ｅ）基板表面粗さ
下記表１の材料を用い、前記実施例と同様な製造方法で、多層セラミック基板の試料を作製した（研磨前まで）。
Specifically, the ratio of the interlayer connection conductors having blisters with respect to 100 interlayer connection conductors (thin film conductor swelling occurrence rate) was examined.
e) Substrate surface roughness Using the materials shown in Table 1 below, a multilayer ceramic substrate sample was prepared (until polishing) by the same manufacturing method as in the above example.
そして、各試料に対してラッピング加工及び／又はポリッシング加工を施した後に、基板表面粗さを評価した。狙いは表面粗さＲａが０．３μｍ以下である。 Then, after the lapping process and / or the polishing process were performed on each sample, the substrate surface roughness was evaluated. The aim is a surface roughness Ra of 0.3 μm or less.
特に、本発明例４、５、９、１３では、ラッピング加工に用いる砥粒の平均粒径が２０〜６０μｍの範囲であるので、ビア周り欠陥発生率及び薄膜導体フクレ発生率が共に０％であり、一層好適である。 In particular, in Examples 4, 5, 9, and 13 of the present invention, since the average grain size of the abrasive grains used for lapping is in the range of 20 to 60 μm, both the defect generation rate around the via and the thin film conductor swelling rate are 0%. Yes, it is more suitable.
なお、本発明例１２、１４、１８については、請求項１の発明の要件を備えているが、ラッピング加工時の砥粒の平均粒径が、２０〜６０μｍの範囲外であるので、範囲内である本発明例４、５、９、１３に比べて、ビア周り欠陥発生率及び薄膜導体フクレ発生率が共にやや大きくなっている。 The invention examples 12, 14, and 18 have the requirements of the invention of claim 1, but the average particle diameter of the abrasive grains during lapping is outside the range of 20 to 60 μm. Compared to Examples 4, 5, 9, and 13 of the present invention, both the defect generation rate around the via and the thin film conductor blister generation rate are slightly larger.
一方、比較例１、３、６、１０は、ラッピング加工の後に、凸状部の凸量よりも平均粒径（Ｄ５０）が小さな砥粒を用いて、ポリッシング加工を行うので、ビア周り欠陥発生率、薄膜導体フクレ発生率が高く、好ましくない。なお、比較例６については、ポリッシング加工において、硬度低い砥粒を使用しているので、十分な研削量が得られず、加工性の低下並びに欠陥が発生しており、好ましくない。 On the other hand, in Comparative Examples 1, 3, 6, and 10, after lapping, polishing is performed using abrasive grains having an average particle size (D50) smaller than the convex amount of the convex portion, so that defects around the vias are generated. The rate of thin film conductor blistering is high, which is not preferable. In Comparative Example 6, since abrasive grains having low hardness are used in the polishing process, a sufficient amount of grinding cannot be obtained, and workability is reduced and defects are not preferable.
また、比較例２、８、１１は、ラッピング加工のみで研磨を行っているため、ビア周り欠陥発生率及び薄膜導体フクレ発生率が高く、基板表面粗さも大きく好ましくない。
更に、比較例１５は、ラッピング加工を行っていないので、基板の平面度が確保されておらず、よって、ポリッシング加工の際に偏りが発生ており、好ましくない。
Further, since Comparative Examples 2, 8, and 11 are polished only by the lapping process, the defect generation rate around the via and the thin film conductor blister generation rate are high, and the substrate surface roughness is also large, which is not preferable.
Furthermore, since the lapping process is not performed in Comparative Example 15, the flatness of the substrate is not ensured, and therefore, deviation occurs during the polishing process, which is not preferable.
次に、実施例２について説明するが、前記実施例１と同様な内容の説明は省略する。
本実施例は、多層セラミック基板の製造工程が、前記実施例１と異なるので、異なる製造工程を中心に説明する。
Next, the second embodiment will be described, but the description of the same contents as the first embodiment will be omitted.
In this embodiment, the manufacturing process of the multilayer ceramic substrate is different from that of the first embodiment, and therefore, the description will focus on different manufacturing processes.
(1)まず、図８（ａ）に示す様に、実施例１と同様にして、第１グリーンシート５１を
作製した。
(2)また、図８（ｂ）に示す様に、第２グリーンシート５３を作製した。
(1) First, as shown in FIG. 8A, a first green sheet 51 was produced in the same manner as in Example 1.
(2) Further, as shown in FIG. 8B, a second green sheet 53 was produced.
(3)次に、図８（ｃ）に示す様に、第１グリーンシート５１に、ビアホール５５を形成
した。
(4)次に、図８（ｄ）に示す様に、ビアホール５５に、層間接続導体ペーストを充填し
、充填部５７を形成した。
(3) Next, as shown in FIG. 8C, via holes 55 were formed in the first green sheet 51.
(4) Next, as shown in FIG. 8D, the via hole 55 was filled with an interlayer connection conductor paste to form a filling portion 57.
(5)また、図８（ｅ）に示す様に、第１グリーンシート５１の表面の必要な箇所に、内
部配線導体ペーストを用いて、導電パターン５９を形成した。
(6)次に、図８（ｆ）に示す様に、各第１グリーンシート５１を、順次積層してグリー
ンシート多層体６１を形成した。
(5) Further, as shown in FIG. 8 (e), a conductive pattern 59 was formed at a required location on the surface of the first green sheet 51 using an internal wiring conductor paste.
(6) Next, as shown in FIG. 8 (f), the first green sheets 51 were sequentially laminated to form a green sheet multilayer body 61.
詳しくは、製品となる多層セラミック基板に対応した分の複数の第１グリーンシート５１を積層して積層体６３を形成するとともに、その積層体６３の両側に、（焼成後に研磨によって削除するダミーセラミック層を形成するために）第１グリーンシート５１と同じ材料からなるダミーグリーンシート６５を積層してグリーンシート多層体６１を形成した。 Specifically, a plurality of first green sheets 51 corresponding to a multilayer ceramic substrate to be a product are laminated to form a laminated body 63, and dummy ceramics to be removed by polishing after firing (on the both sides of the laminated body 63). A dummy green sheet 65 made of the same material as the first green sheet 51 was laminated to form a green sheet multilayer body 61 (in order to form a layer).
(7)次に、図９（ａ）に示す様に、グリーンシート多層体６１の両側に第２グリーンシ
ート５３を積層して、複合グリーンシート多層体６９を形成した。
(8)次に、図９（ｂ）に示す様に、複合グリーンシート多層体６９の積層方向の両側か
ら押圧力を加えながら脱脂焼成し、複合積層焼結体７１を得た。
(7) Next, as shown in FIG. 9A, the second green sheet 53 was laminated on both sides of the green sheet multilayer body 61 to form a composite green sheet multilayer body 69.
(8) Next, as shown in FIG. 9 (b), the composite green sheet multilayer body 69 was degreased and fired while applying pressure from both sides in the stacking direction to obtain a composite multilayer sintered body 71.
(9)次に、図９（ｃ）に示す様に、複合積層焼結体７１の両主面に残っている（未焼結
の）第２グリーンシート５３を除去し、焼結体本体７３を得た。
この焼結体本体７３とは、製品となる多層セラミック基板の両側にダミーセラミック層７５が積層されたものである。
(9) Next, as shown in FIG. 9 (c), the second green sheet 53 remaining (unsintered) on both main surfaces of the composite laminated sintered body 71 is removed, and the sintered body main body 73 is removed. Got.
The sintered body 73 is obtained by laminating dummy ceramic layers 75 on both sides of a multilayer ceramic substrate to be a product.
(10)次に、図９（ｄ）に示す様に、下記の手順で、焼結体本体７３の両外側を研磨し、多層セラミック基板７７を得た。
以下に、多層セラミック基板７７の研磨工程について説明する。
(10) Next, as shown in FIG. 9D, both outer sides of the sintered body 73 were polished by the following procedure to obtain a multilayer ceramic substrate 77.
Hereinafter, the polishing process of the multilayer ceramic substrate 77 will be described.
まず、図１０（ａ）に示す様に、焼結体本体７３の両外側のダミーセラミック層７５の表面を、アルミナ砥粒を用いたラッピング加工により研磨した。
具体的には、＃４００（Ｄ５０ ３４μｍ）のアルミナ砥粒を用いて、ダミーセラミック層７５の厚みの約５０％（同図の点線部分まで）を除去した。
First, as shown in FIG. 10A, the surfaces of the dummy ceramic layers 75 on both outer sides of the sintered body main body 73 were polished by lapping using alumina abrasive grains.
Specifically, about 50% of the thickness of the dummy ceramic layer 75 (up to the dotted line in the figure) was removed using # 400 (D50 34 μm) alumina abrasive grains.
その後、図１０（ｂ）に示す様に、ラッピング加工後の焼結体本体７５の両外側表面を、ダイヤモンド砥粒を用いたポリッシング加工により研磨した。
具体的には、Ｄ５０ ９μｍの多結晶ダイヤモンド砥粒を使用して、残余のダミーセラミック層７５を除去するとともに、多層セラミック基板７７の表面層（最表面のガラスセラミック層７９）の一部（ガラスセラミック層７９の約５０％：同図の点線部分まで）を除去し、多層セラミック基板７７を得た。
Thereafter, as shown in FIG. 10B, both outer surfaces of the sintered body main body 75 after lapping were polished by polishing using diamond abrasive grains.
Specifically, using D50 9 μm polycrystalline diamond abrasive grains, the remaining dummy ceramic layer 75 is removed, and a part of the surface layer (outermost glass ceramic layer 79) of the multilayer ceramic substrate 77 (glass) About 50% of the ceramic layer 79 (up to the dotted line portion in the figure) was removed, and a multilayer ceramic substrate 77 was obtained.
本実施例においても、前記実施例１と同様な効果を奏する。
尚、本発明は前記実施形態になんら限定されるものではなく、本発明を逸脱しない範囲において種々の態様で実施しうることはいうまでもない。
Also in the present embodiment, the same effects as in the first embodiment can be obtained.
In addition, this invention is not limited to the said embodiment at all, and it cannot be overemphasized that it can implement with a various aspect in the range which does not deviate from this invention.
１、７７…多層セラミック基板
３、７９…ガラスセラミック層
５…電極
７…電気検査用基板
９…内部配線層
１１…層間接続導体（ビア）
２１、５１…第１グリーンシート
２３、５３…第２グリーンシート（拘束シート）
３１、６１…グリーンシート多層体
３３、６９…複合グリーンシート多層体
３５、７１…複合積層焼結体
３９…凸状部
６５…ダミーグリーンシート
７５…ダミーセラミック層
DESCRIPTION OF SYMBOLS 1, 77 ... Multilayer ceramic substrate 3, 79 ... Glass ceramic layer 5 ... Electrode 7 ... Substrate for electrical inspection 9 ... Internal wiring layer 11 ... Interlayer connection conductor (via)
21, 51 ... first green sheet 23, 53 ... second green sheet (restraint sheet)
31, 61 ... Green sheet multilayer body 33, 69 ... Composite green sheet multilayer body 35, 71 ... Composite laminated sintered body 39 ... Convex part 65 ... Dummy green sheet 75 ... Dummy ceramic layer
（１）請求項１の発明は、複数のセラミック層と層間接続導体とを備えた多層セラミック基板を焼成によって作製した後に、前記多層セラミック基板の基板表面を研磨する多層セラミック基板の製造方法において、前記多層セラミック基板となる材料の上にダミーセラミック層となる材料を積層して焼成することにより、表面側にダミーセラミック層を備えた多層セラミック基板を作製する焼成工程と、前記ダミーセラミック層を備えた多層セラミック基板に対して、前記ダミーセラミック層の表面側の一部をラッピング加工により除去するラッピング工程と、前記ラッピング加工後の基板表面に対して、ポリッシング加工を行って、残余の前記ダミーセラミック層を除去するとともに、多層セラミック基板の
表面を研磨するポリッシング工程と、を有することを特徴とする。
( 1 ) The invention of claim 1 is a method for producing a multilayer ceramic substrate in which a multilayer ceramic substrate having a plurality of ceramic layers and interlayer connection conductors is produced by firing and then the substrate surface of the multilayer ceramic substrate is polished. A firing step of fabricating a multilayer ceramic substrate having a dummy ceramic layer on the surface side by laminating and firing a material to be a dummy ceramic layer on the material to be the multilayer ceramic substrate, and the dummy ceramic layer A lapping step of removing a part of the surface of the dummy ceramic layer by lapping on the multilayer ceramic substrate, and polishing the remaining substrate surface after the lapping. Polishing to remove the layer and polish the surface of the multilayer ceramic substrate And having a degree, the.
なお、ダミーセラミック層としては、多層セラミック基板を構成するセラミック層と同様な材料を使用できる。
（２）請求項２の発明は、内部配線導体及び層間接続導体となる導体材料を配置した第１グリーンシートを所定枚数積層して積層体を形成するとともに、積層体の最表面にダミーセラミック層用のダミーグリーンシートを積層してグリーンシート多層体を形成する工程と、前記グリーンシート多層体の１面又は両面に、前記グリーンシート多層体の焼成温度では焼結しない材料からなる第２グリーンシートを積層して、複合グリーンシート多層体を形成する工程と、前記複合グリーンシート多層体を加圧しながら焼成する工程と、前記焼成後の第２グリーンシートからなる未焼結層を除去し、表面にダミーセラミック層を備えた多層セラミック基板を形成する工程と、前記ダミーセラミック層の表面側の一部を、ラッピング加工によって除去する工程と、前記ラッピング加工後の基板表面に対して、ポリッシング加工を行って、残余の前記ダミーセラミック層を除去するとともに、多層セラミック基板の表面を研磨するポリッシング工程と、を有することを特徴とする。
As the dummy ceramic layer, the same material as the ceramic layer constituting the multilayer ceramic substrate can be used.
( 2 ) The invention of claim 2 is to form a laminate by laminating a predetermined number of first green sheets on which conductive materials to be used as an internal wiring conductor and an interlayer connection conductor are arranged, and a dummy ceramic layer on the outermost surface of the laminate Forming a green sheet multilayer body by laminating dummy green sheets for use, and a second green sheet made of a material that does not sinter at one or both surfaces of the green sheet multilayer body at the firing temperature of the green sheet multilayer body A step of forming a composite green sheet multilayer body, a step of firing the composite green sheet multilayer body while applying pressure, and removing the unsintered layer made of the second green sheet after firing, Forming a multilayer ceramic substrate having a dummy ceramic layer on the surface and removing a portion of the surface of the dummy ceramic layer by lapping. And polishing the substrate surface after the lapping process to remove the remaining dummy ceramic layer and polish the surface of the multilayer ceramic substrate. To do.
本発明では、無収縮焼成技術によって、多層セラミック基板を製造できる。また、前記請求項１の発明と同様に、ラッピング加工の際には、ダミーセラミック層の途中でラッピング加工を中止し、層間接続導体の研磨を行わない。次に、この状態でポリッシング加工を行って、残余のダミーセラミック層を除去するとともに、多層セラミック基板の表面を研磨することにより、層間接続導体の周囲にクラックが発生することを防止できる。 In the present invention, a multilayer ceramic substrate can be manufactured by a non-shrinkage firing technique. As in the first aspect of the invention, in the lapping process, the lapping process is stopped in the middle of the dummy ceramic layer, and the interlayer connection conductor is not polished. Next, polishing is performed in this state to remove the remaining dummy ceramic layer and polish the surface of the multilayer ceramic substrate, thereby preventing cracks from occurring around the interlayer connection conductor.
以下、本発明の実施例を、図面を参照しながら説明する。なお、実施例１は参考例である。 Embodiments of the present invention will be described below with reference to the drawings. Example 1 is a reference example.
まず、平均粒径（Ｄ５０）が２０〜６０μｍの範囲内のアルミナ砥粒４０、例えば、＃４００（平均粒径（Ｄ５０）が３４μｍ）のアルミナ砥粒４０を用いて、ラッピング加工を行い、焼結体本体３７の表面を５０μｍ研磨した。
なお、前記平均粒径（Ｄ５０）とは、砥粒の粒子の個数の５０％に当たる粒子の粒子径を示している（ＪＩＳ Ｒ１６２９参照）。
First, an alumina abrasive grain 40 having an average particle diameter (D50) in the range of 20 to 60 μm, for example, an alumina abrasive grain 40 having an average particle diameter (D50) of 34 μm, is lapped, and baked. The surface of the bonded body 37 was polished by 50 μm.
In addition, the said average particle diameter (D50) has shown the particle diameter of the particle | grains which correspond to 50% of the number of the particle | grains of an abrasive grain (refer JISR1629).
Claims (9)
前記多層セラミック基板の基板表面に対して、ラッピング加工を行うラッピング工程と、
前記ラッピング加工後の基板表面に対して、ポリッシング加工を行うポリッシング工程と、
を有するとともに、
前記ポリッシング工程では、前記ラッピング加工によって前記基板表面より突出した前記層間接続導体の凸状部の凸量よりも平均粒径（Ｄ５０）が大きな砥粒を用いて、ポリッシング加工を行うことを特徴とする多層セラミック基板の製造方法。 In a method for producing a multilayer ceramic substrate, in which a multilayer ceramic substrate having a plurality of ceramic layers and interlayer connection conductors is produced by firing, and then the substrate surface of the multilayer ceramic substrate is polished.
A lapping step for lapping the substrate surface of the multilayer ceramic substrate;
A polishing step for performing polishing on the substrate surface after the lapping;
And having
In the polishing step, polishing is performed using abrasive grains having an average particle diameter (D50) larger than the convex amount of the convex portion of the interlayer connection conductor protruding from the substrate surface by the lapping process. A method for manufacturing a multilayer ceramic substrate.
前記グリーンシート多層体の１面又は両面に、前記グリーンシート多層体の焼成温度では焼結しない材料からなる第２グリーンシートを積層して、複合グリーンシート多層体を形成する工程と、
前記複合グリーンシート多層体を加圧しながら焼成する工程と、
前記焼成後の第２グリーンシートからなる未焼結層を除去し多層セラミック基板を形成する工程と、
前記多層セラミック基板の表面を研磨する工程と、
を有する多層セラミック基板の製造方法であって、
前記多層セラミック基板の表面を研磨する工程として、前記ラッピング工程及び前記ポリシング工程を有することを特徴とする請求項１〜４のいずれかに記載の多層セラミック基板の製造方法。 A step of forming a green sheet multilayer body by laminating a predetermined number of first green sheets in which a conductor material serving as an internal wiring conductor and an interlayer connection conductor is disposed;
Laminating a second green sheet made of a material that does not sinter at one or both sides of the green sheet multilayer body at the firing temperature of the green sheet multilayer body to form a composite green sheet multilayer body;
Baking while pressing the composite green sheet multilayer body;
Removing the unsintered layer comprising the second green sheet after firing to form a multilayer ceramic substrate;
Polishing the surface of the multilayer ceramic substrate;
A method for producing a multilayer ceramic substrate comprising:
The method for producing a multilayer ceramic substrate according to claim 1, wherein the lapping step and the polishing step are included as the step of polishing the surface of the multilayer ceramic substrate.
前記多層セラミック基板となる材料の上にダミーセラミック層となる材料を積層して焼成することにより、表面側にダミーセラミック層を備えた多層セラミック基板を作製する焼成工程と、
前記ダミーセラミック層を備えた多層セラミック基板に対して、前記ダミーセラミック層の表面側の一部をラッピング加工により除去するラッピング工程と、
前記ラッピング加工後の基板表面に対して、ポリッシング加工を行って、残余の前記ダミーセラミック層を除去するとともに、多層セラミック基板の表面を研磨するポリッシング工程と、
を有することを特徴とする多層セラミック基板の製造方法。 In a method for manufacturing a multilayer ceramic substrate, in which a multilayer ceramic substrate having a plurality of ceramic layers and interlayer connection conductors is produced by firing, and then the substrate surface of the multilayer ceramic substrate is polished.
A firing step of fabricating a multilayer ceramic substrate having a dummy ceramic layer on the surface side by laminating and firing a material to be a dummy ceramic layer on the material to be the multilayer ceramic substrate,
For the multilayer ceramic substrate provided with the dummy ceramic layer, a lapping step of removing a part of the surface side of the dummy ceramic layer by lapping,
A polishing process is performed on the substrate surface after the lapping process to remove the remaining dummy ceramic layer and polish the surface of the multilayer ceramic substrate,
A method for producing a multilayer ceramic substrate, comprising:
前記グリーンシート多層体の１面又は両面に、前記グリーンシート多層体の焼成温度では焼結しない材料からなる第２グリーンシートを積層して、複合グリーンシート多層体を形成する工程と、
前記複合グリーンシート多層体を加圧しながら焼成する工程と、
前記焼成後の第２グリーンシートからなる未焼結層を除去し、表面にダミーセラミック層を備えた多層セラミック基板を形成する工程と、
前記ダミーセラミック層の表面側の一部を、ラッピング加工によって除去する工程と、
前記ラッピング加工後の基板表面に対して、ポリッシング加工を行って、残余の前記ダミーセラミック層を除去するとともに、多層セラミック基板の表面を研磨するポリッシング工程と、
を有することを特徴とする請求項８に記載の多層セラミック基板の製造方法。 A predetermined number of first green sheets arranged with a conductor material serving as an internal wiring conductor and interlayer connection conductor are laminated to form a laminated body, and a dummy green sheet for a dummy ceramic layer is laminated on the outermost surface of the laminated body. Forming a sheet multilayer body;
Laminating a second green sheet made of a material that does not sinter at one or both sides of the green sheet multilayer body at the firing temperature of the green sheet multilayer body to form a composite green sheet multilayer body;
Baking while pressing the composite green sheet multilayer body;
Removing the unsintered layer made of the second green sheet after firing, and forming a multilayer ceramic substrate having a dummy ceramic layer on the surface;
Removing a part of the surface side of the dummy ceramic layer by lapping;
A polishing process is performed on the substrate surface after the lapping process to remove the remaining dummy ceramic layer and polish the surface of the multilayer ceramic substrate,
The method for producing a multilayer ceramic substrate according to claim 8, wherein:
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