JP2013225798A - Ｄｃオフセット除去回路 - Google Patents

Abstract

【課題】ローパスフィルタ回路のＩＩＰ２性能と可変利得増幅器からの出力ＤＣオフセット量を同時に最適化するＤＣオフセット除去回路を実現する。
【解決手段】まず、ローパスフィルタ回路１０２に、ＢＢ補正用基準信号が入力された場合に、２次ひずみ補正部１０６がローパスフィルタ回路１０２の出力端での２次ひずみの発生を最小化する。
次に、積分回路１０４が可変利得増幅器１０３の出力端でのＤＣオフセットの発生を最小化する。
このように、ローパスフィルタ回路１０２の２次ひずみは最小化されたまま、残留ＤＣオフセットも最小化できる効果がある。
【選択図】図１

Description

本発明は、各種通信システムで用いられるダイレクトコンバージョン受信方式に適したＤＣオフセット除去回路に関する。

無線通信用の受信機においては、集積化や低コスト化、および低消費電力化が期待され、ダイレクトコンバージョン方式の採用が有効である。
一方で、ダイレクトコンバージョン方式は、２次ひずみによる受信品質劣化という欠点を内在する。
２次ひずみによる受信品質劣化とは、強力な妨害波による２次ひずみがＤＣ周波数に落ち込み、周波数変換後の希望波帯域（ＤＣ）に混入し、希望波信号のＳＮ比が劣化することをいう。

以下に、一般的な受信機の性能例に基づいて、２次ひずみによる受信品質劣化を定量的に説明する。
例えば、希望波の周波数を１ＧＨｚ、希望波の入力レベルを−９０ｄＢｍ、ローカル周波数を１ＧＨｚ、妨害波の周波数を１．２ＧＨｚ、妨害波の入力レベルを−３５ｄＢｍ、受信機のＮＦ（Noise Figure：雑音指数）を５ｄＢ、受信機のＩＩＰ２を＋３０ｄＢｍとする。
希望波の帯域幅は１ＭＨｚで、常温（Ｔ＝３００Ｋ）環境下の熱雑音を−１２４ｄＢｍ、希望波信号の変調方式の所要ＣＮ（Carrier to Noise：搬送波対雑音）を１４ｄＢとする。
このとき、妨害波無し時の受信感度は、−１０５ｄＢｍ（＝−１２４＋１４＋５）である。
一方で、妨害波あり時は２次ひずみの発生量は、−１００ｄＢｍ（＝−３５ｘ２−３０）となり、２次ひずみをノイズフロアとして単純計算すると受信感度は、−８４ｄＢｍ（＝−１００＋１４）まで劣化する。
妨害波の有無で、−１０５ｄＢｍから−８４ｄＢｍまで性能が劣化している。
このような妨害環境下での感度劣化は通信システムによっては許容されないこともあり、ダイレクトコンバージョン受信機のＩＩＰ２の改善は長年の課題であった。

ここで、一般的なダイレクトコンバージョン受信機の構成の一例を図９に示す。
アンテナ９０１から受信した変調信号は低雑音増幅器９０２で増幅され、ミクサ回路９０３にてＤＣへと周波数変換された後、ローパスフィルタ回路９０４にて帯域制限され、可変利得増幅器９０６にて適切な信号レベルに調整される。
ＡＤＣ９０７により離散化された受信信号は、復調部９０８によって復調される。
図９の構成例は、下記非特許文献１などにも用いられる一般的なものである。

最適設計されたダイレクトコンバージョン方式の受信機では、ＩＩＰ２の劣化の要因の第１番目がミクサ回路９０３となり、２番目がローパスフィルタ回路９０４となることが多い。
性能劣化の第１要因であるミクサ回路９０３のＩＩＰ２性能は、回路定数の最適化による差動バラツキ（個体差バラツキ）の低減や、個体ごとの調整を行うことで性能を改善するのが一般的である。

一方のローパスフィルタ回路９０４は、ＤＣオフセット除去回路を用い、差動間のオフセット電圧を打ち消すことで、ＩＩＰ２性能を改善するのが常套手段である。
ちなみに、図９中の積分回路９０５は、可変利得増幅器９０６の出力からＤＣ成分のみを増幅し、ローパスフィルタ回路９０４の入力へと負帰還を掛けることで、前述のＤＣオフセット除去回路として動作する。

図９に示されたＤＣオフセット除去回路は、ローパスフィルタ回路９０４と可変利得増幅器９０６を含めてフィードバックループを形成する。
本フィードバックループは、可変利得増幅器９０６の出力段ＤＣオフセット量を最小化するように動作する。

しかしながら、一般にＤＣオフセット除去ループの安定点と、２次ひずみの最適点は一致しない。
このことは図１０の模式図で説明できる。
ローパスフィルタ回路１００２は、完全に差動バランスの取れた理想回路とし、一方の可変利得増幅器１００４は、差動バランスを持ち、入力換算ＤＣオフセット電圧にしてＶｖｇａ［Ｖ］を有すると仮定する。
Ｖｖｇａ［Ｖ］は、電圧源１００３で表現されている。
ローパスフィルタ回路１００２の電圧利得を０ｄＢとし、理想動作しているとすると、出力端子１００５のＤＣ成分がゼロとなるが、ローパスフィルタ回路１００２には−Ｖｖｇａ［Ｖ］の電圧が加わった状態で安定となる。
すなわち、ローパスフィルタ回路１００２は、入力端子１００１に設定されるＤＣオフセットがゼロ［Ｖ］の時に、２次ひずみ発生量を最小化されることが理想的動作であるのに対し、ローパスフィルタ回路１００６を介したＤＣオフセット除去ループの動作によって−Ｖｖｇａの電圧が加えられて理想動作状態からずれてしまう。

そうであれば、ＤＣオフセット除去ループを複数に分割することが解になりうるように思える。
ループを分割した一例として図１１を参照されたい。
この図１１のＤＣオフセット除去回路は、ローパスフィルタ回路１１０１、積分回路１１０２，１１０４、可変利得増幅器１１０３、出力端子１１０５からなる。
仮に、ローパスフィルタ回路１１０１の次数が低く、例えば、２次のＢｉｑｕｑｄ型ローパスフィルタ一段で構成される状況を想定すると、ＤＣオフセットの収束点と２次ひずみの最適点はほぼ一致するため、ＤＣオフセット除去ループの分割で前記目的は果たせる。
しかしながら、近年の無線通信においてチャネル選択性への性能要求は高く、周波数変換後のローパスフィルタの次数が低次で収まることは稀である。
一般的には、５次から７次が用いられ、アクティブフィルタの多段接続となり、Ｂｉｑｕｑｄ型で想定すると３段以上が必要である。
この場合、図９を用いて説明した、ＤＣオフセット量の最小化と２次ひずみの最適点の原理的なズレが顕著となる。

例えば、３段のＢｉｑｕａｄ型ローパスフィルタにおいて、ＤＣオフセット除去ループを分割した構成を図１２に示す。
この図１２のＤＣオフセット除去回路は、Ｂｉｑｕａｄ型ローパスフィルタ回路１２０１ａ〜１２０１ｃからなるローパスフィルタ回路１２０６、積分回路１２０２ａ〜１２０２ｃ，１２０４、可変利得増幅器１２０３、出力端子１２０５からなる。
このケースをＤＣオフセット除去ループの分割で対応する場合は、各段で独立した制御ループを構成する必要があり、回路規模、設計コストの面から現実的ではないことがわかる。

Okuni, H.; Ito, R.; Yoshida, H.; Itakura, T.; , "A Direct Conversion Receiver with Fast-Settling DC Offset Canceller," Personal, Indoor and Mobile Radio Communications, 2007. PIMRC 2007. IEEE 18th International Symposium on , vol., no., pp.1-5, 3-7 Sept. 2007 Dufrene, K.; Weigel, R.; , "A novel IP2 calibration method for low-voltage downconversion mixers," Radio Frequency Integrated Circuits (RFIC) Symposium, 2006 IEEE , vol., no., pp.4 pp.-292, 11-13 June 2006

従来のＤＣオフセット除去回路は、以上のように構成されているので、ＤＣオフセット除去のフィードバックループにローパスフィルタ回路１００２を含めることで、フィルタ回路のＩＩＰ２性能の最適化とＤＣオフセット量の低減が両立しない課題があった。

本発明は、ローパスフィルタ回路のＩＩＰ２性能と可変利得増幅器からの出力ＤＣオフセット量を同時に最適化するＤＣオフセット除去回路を実現することを目的とする。

本発明のＤＣオフセット除去回路は、第１のローパスフィルタ回路の出力を第１のローパスフィルタ回路の入力側に負帰還制御する第１の２次ひずみ補正部と、可変利得増幅器の出力を可変利得増幅器の入力側に負帰還制御する積分回路とを備え、第１のローパスフィルタ回路に、補正用基準信号が入力された場合に、第１の２次ひずみ補正部は、第１のローパスフィルタ回路による２次ひずみの発生を最小化するように負帰還制御し、積分回路は、第１のローパスフィルタ回路の２次ひずみの発生が最小化された後に、可変利得増幅器によるＤＣオフセットの発生を最小化するように負帰還制御するものである。

本発明によれば、一般的な受信機では第１のローパスフィルタ回路の利得は低いため、無理に第１のローパスフィルタ回路の入力のＤＣオフセットをゼロにしなくても信号飽和が発生することは無い。
むしろ、２次ひずみの主要発生源である第１のローパスフィルタ回路の２次ひずみ低減に構成を最適化することが、受信機全体の特性改善には有効である。
本構成としては、まず、第１のローパスフィルタ回路に、補正用基準信号が入力された場合に、第１の２次ひずみ補正部が第１のローパスフィルタ回路の出力端での２次ひずみの発生を最小化する。
次に、積分回路が可変利得増幅器の出力端でのＤＣオフセットの発生を最小化する。
このように、第１のローパスフィルタ回路の２次ひずみは最小化されたまま、残留ＤＣオフセットも最小化できる効果がある。

本発明の実施の形態１によるＤＣオフセット除去回路を示す全体構成図である。 ＤＣオフセット除去回路の動作を示すフローチャートである。 ローパスフィルタ回路の詳細を示す回路図である。 ＤＡＣ設定値と２次ひずみ量の関係を示す特性図である。 積分回路の詳細を示す回路図である。 本発明の実施の形態２によるＤＣオフセット除去回路を示す全体構成図である。 ミクサ回路の詳細を示す回路図である。 ＤＣオフセット除去回路の動作を示すフローチャートである。 従来のダイレクトコンバージョン受信機を示す全体構成図である。 従来のＤＣオフセット除去回路を示す構成図である。 従来のＤＣオフセット除去回路の改善法の一例を示す構成図である。 従来のＤＣオフセット除去回路の改善法の一例を示す構成図である。

実施の形態１．
以下、本発明の好適な実施の形態について図面を参照して説明する。
図１は本発明のＤＣオフセット除去回路の構成をシステムレベルで記述した図である。
入力端子１０１から入力された信号は、ローパスフィルタ回路１０２により通信システムに応じた帯域に制限され、可変利得増幅器１０３で適切な信号レベルに調節され、出力端子１０５より出力される。
積分回路１０４は、可変利得増幅器１０３を負帰還する制御ループであり、可変利得増幅器１０３の出力信号のうちでＤＣ成分を最小化するように、可変利得増幅器１０３の入力側へ負帰還制御を行う。

２次ひずみ補正部１０６は、ローパスフィルタ回路１０２を負帰還する制御ループであり、ローパスフィルタ回路１０２による２次ひずみの発生を最小化するようにローパスフィルタ回路１０２の入力側へ負帰還制御を行う。
２次ひずみ補正部１０６において、ローパスフィルタ回路１０７は、ローパスフィルタ回路１０２の出力のＤＣ成分を抽出する。
ＡＤＣ（アナログ／デジタルコンバータ）１０８は、ローパスフィルタ回路１０７によるＤＣ成分をデジタルデータに変換する。
最適値計算部１０９は、ＡＤＣ１０８によるＤＣ成分に応じて２次ひずみの発生が最小化される設定値を計算する。
ＤＡＣ（デジタル／アナログコンバータ）１１０は、最適値計算部１０９による２次ひずみの発生が最小化される設定値に応じたＤＣオフセット量をアナログデータに変換して、ローパスフィルタ回路１０２の入力側へ負帰還する。
なお、図を簡素にするため記載はしないが、図１中の全要素は差動回路構成である。

図２は本システムを有効に動作させるためのフローチャートを図示したものである。
本フローチャートに添って制御の流れを説明する。
信号受信開始前のタイミングで、外部からのトリガ信号が与えられると調整を開始する（ステップＳＴ２０１）。
まずは、図１中のローパスフィルタ回路１０２への制御ループを最適化し、ローパスフィルタ回路１０２の２次ひずみの発生量を最小化する（ステップＳＴ２０２）。
最適化されたＤＡＣ１１０からのフィードバック値は、次回の調整開始のトリガ信号が再度来るまで保持される。
次に積分回路１０４を動作させることで、出力端子１０５からのＤＣ成分を最小化する（ステップＳＴ２０３）。
ちなみに、積分回路１０４は、連続時間動作でも、ＤＣ成分を最小化した後に、次回のトリガ信号が来るまで保持するような間欠動作型でも、どちらの場合でも本実施の形態１の効果は得られる。
その後、受信動作を開始する（ステップＳＴ２０４）。

次に、図２中のフローチャート内の手順（ステップＳＴ２０２）に関して、図１を参照しながら詳細を説明する。
２次ひずみを発生させるＢＢ（Base Band）補正用基準信号を入力端子１０１から与えると同時に、ＤＡＣ１１０からＤＣオフセットをローパスフィルタ回路１０２の入力側に加算する。
すると、ローパスフィルタ回路１０２からは２次ひずみとしてＤＣ成分が発生する。
発生した２次ひずみ信号は、ローパスフィルタ回路１０７によりＤＣ成分のみが抽出され、ＡＤＣ１０８で離散値がデータ化される。
離散化された２次ひずみ情報、すなわちＤＣ信号は、最適値計算部１０９によって記憶・保持される。
ここで、ＤＡＣ１１０により設定したＤＣオフセット量と、ローパスフィルタ回路１０２が発生する２次ひずみ量は、相関関係を持つ。
したがって、ＤＡＣ１１０の出力するＤＣオフセット量をスイープすることで、２次ひずみ量も逐次変化し、ＤＣオフセット量の変化として最適値計算部１０９に記憶・保持される。

このとき、ＤＡＣ１１０への設定値を変数Ｘとし、ＡＤＣ１０８からの出力をＡ（Ｘ）とする。
Ａ（Ｘ）は、ＤＡＣ１１０をスイープした設定値と等しい要素数の配列データである。
また、別のタイミングに入力端子１０１を無信号状態として、ローパスフィルタ回路１０２からのＤＣオフセット電圧もローパスフィルタ回路１０７およびＡＤＣ１０８を用いて、最適値計算部１０９に記憶・保持しておき、このときのＡＤＣ１０８の出力をＡｒｅｆとする。
ローパスフィルタ回路１０２が発生する２次ひずみ量をＩＭ２とすると、次式（１）の関係が得られる。
ＩＭ２ ∝ ｜Ａ（Ｘ）−Ａｒｅｆ｜ ・・・式（１）

最後に、ＩＭ２を最小化する変数Ｘを選択し、ＤＡＣ１１０に設定することで、ローパスフィルタ回路１０２は、２次ひずみ発生量を極小に抑えることができる。
ここで大事な点を再度説明すると、ローパスフィルタ回路１０２の発生する２次ひずみ量が最小化する動作点は、ローパスフィルタ回路１０２の出力端に現れるＤＣオフセット電圧がゼロになる電圧とは異なっていることである。
すなわち、従来のＤＣオフセット除去手法では、ローパスフィルタ回路１０２に通るＤＣオフセットを最小化することが目的であるのに対し、本実施の形態１では、ローパスフィルタ回路１０２で発生する２次ひずみ量を極小化することが目的となっている。

図３は、ローパスフィルタ回路１０７の回路レベルでの構成例である。
入力端子３０１、トランスコンダクタンス３０２ａ，３０２ｂ、オペアンプ３０３、抵抗３０４ａ，３０４ｂ、容量３０５ａ，３０５ｂ、出力端子３０６、スイッチ対３０７および容量対３０８からなり、ローパスフィルタとして動作する。
ここで、トンランスコンダクタンス３０２ｂおよび容量対３０８は、前式（１）に示すＡｒｅｆをゼロとするための調整機構であり、スイッチ対３０７をＯＮすることで出力端子３０６からの出力をゼロとし、次にスイッチ対３０７をＯＦＦすることで、その状態を容量対３０８に保持する。
この構成を取ることで、前式（１）中のＡｒｅｆがゼロとなり、ＡＤＣ１０８に必要なダイナミックレンジを狭めることで、回路サイズを小さくできる。

図４は前述した図２中の手順（ステップＳＴ２０２）「ローパスフィルタ回路の２次ひずみの最適化」のフローによってローパスフィルタ回路１０２から出力されるＩＭ２成分の変化を図示したものである。
図４中の縦軸は前式（１）中に示す２次ひずみ量［Ｖ］とし、横軸はＤＡＣ１１０への設定値で前式（１）中に示す変数Ｘである。
破線４０２ａ，４０２ｂは、二つの別個の個体の特性例を示し、プロセスバラツキの一例を示す。
ＤＡＣ設定値４０１ａ，４０１ｂは、それぞれの個体の２次ひずみの最適設定点を図示している。

ここで、ローパスフィルタ回路１０２に与えるＢＢ補正用基準信号として、望ましい形態も説明する。
ＢＢ補正用基準信号は、ローパスフィルタ回路１０２の通過帯域外の周波数の正弦波とし、実使用環境で想定される妨害波と等しい周波数に設定することが望ましい。
また、ＢＢ補正用基準信号の信号レベルは、回路動作を飽和させることの無い範囲で可能な限り大きくする。
これは発生する２次ひずみ発生量を意図的に大きくすることで、２次ひずみ量の検出誤差を抑える効果がある。
ちなみに、ＢＢ補正用基準信号に必要な機能は、２次ひずみ成分を発生することだけであり、ＢＢ補正用基準信号の位相雑音に関する要求は非常に低いため、簡素な回路で発生することが可能である。仮にＰＬＬ回路を内蔵していれば、ＰＬＬの内部信号から分岐・分周することで生成しても良いし、簡素なリングオシレータを別途設けることでも容易に実現可能である。

最後に、図１中の積分回路１０４の回路図の例を図５に示す。
積分容量５０１ａ，５０１ｂ、可変トランスコンダクタンス５０２により負帰還を掛けることでＤＣ成分を除去する。
本構成は、一般的なＤＣオフセット除去回路として用いられるものであり、本構成がＧｍ−Ｃ構成やＲＣオペアンプ構成など任意の構成を取ることができる。

以上のように、本実施の形態１によれば、まず、ローパスフィルタ回路１０２に、ＢＢ補正用基準信号が入力された場合に、２次ひずみ補正部１０６がローパスフィルタ回路１０２の出力端での２次ひずみの発生を最小化する。
次に、積分回路１０４が可変利得増幅器１０３の出力端でのＤＣオフセットの発生を最小化する。
このように、ローパスフィルタ回路１０２の２次ひずみは最小化されたまま、残留ＤＣオフセットも最小化できる効果がある。

実施の形態２．
以下に、実施の形態２について、図６を用いてその構成と動作を説明する。
ミクサ回路６０１の出力端子は、ベースバンド部６０３の入力端子に接続される。
ここで、図中のベースバンド部６０３は、図１の全要素を含む。
したがって、ミクサ回路６０１の出力端子は、図１の入力端子１０１に接続される。
ミクサ回路６０１の出力端子に接続される２次ひずみ補正部６０４は、ＡＤＣ６０５、最適値計算部６０６、およびＤＡＣ６０７からなり、実施の形態１に示したものと同様な動作をする。
唯一の違いは、ＤＡＣ６０７からミクサ回路６０１への２次ひずみ制御方法の違いである。
実施の形態１では、ローパスフィルタ回路１０２の入力側にＤＣオフセットを加算することで２次ひずみ量を制御した。
この２次ひずみ量を制御する方法は、さまざまに研究されており、例えば、前記非特許文献２のような報告例もある。

ここでは、実施の形態２として最適な方法を図７の回路図を用いて説明する。
図７は図６中のミクサ回路６０１を回路図レベルで表現したものである。
ＲＦ信号は、差動入力端子７１２から入力され、ＮＭＯＳ７０８ａ，７０８ｂからなる擬似差動対７１４、ＮＭＯＳ７０９ａ〜７０９ｄからなるスイッチ段７１３、電源端子７０６に接続された負荷抵抗７０７ａ，７０７ｂを介して、差動出力端子７１０からＩＦ信号を出力する。
ローカル信号は、差動ローカル信号入力端子７１１から入力され、バッファ７０１ａ，７０１ｂ、容量７０２ａ，７０２ｂおよび抵抗７０３ａ，７０３ｂからなるＤＣブロックを介して、スイッチ段７１３を駆動する。
ここで、ＤＣ電圧源７０５は、スイッチ段７１３を適切にバイアスするように調整され、ＤＣ電圧源７０４は、スイッチ段７１３に意図的に差動ミスマッチを加えるものであり、ＤＣ電圧源７０４の電圧は、スイッチ段７１３におけるＮＭＯＳ対（７０９ａと７０９ｂ、および７０９ｂと７０９ｄ）のゲートバイアスに電位差を発生する。
この場合において、差動ローカル信号入力端子７１１から駆動される信号によりＮＭＯＳ７０９ａ〜７０９ｄが交互にＯＮ／ＯＦＦされる動作を考える。
この時、ゲートバイアスの電位差によりＮＭＯＳをＯＮ／ＯＦＦするゲート電位の閾値がずれる。
結果として、ＮＭＯＳ対（７０９ａと７０９ｂ、および７０９ｃと７０９ｄ）のＯＮ／ＯＦＦのタイミングを相補にずらし、ＯＮ／ＯＦＦのデューティー比をずらすような動作をする。
すなわち、スイッチ段７１３に差動ミスマッチを与える。
一般的に、差動ミスマッチは２次ひずみ成分の発生量と相関があり、本ミクサ回路６０１でも同様に、この意図的なスイッチ段７１３への差動ミスマッチがミクサ回路６０１の２次ひずみ量を調整する。
なお、ＲＦ信号の入力端子、ＩＦ信号の出力端子、ローカル信号の入力端子は、図６におけるミクサ回路６０１の入力端子６０２、出力端子、帰還入力端子にそれぞれ相当する。

最後に、本システムを有効に動作させるためのフローチャートを図８に示す。
本フローチャートのうち、手順（ステップＳＴ２０１）、（ステップＳＴ２０３）、（ステップＳＴ２０４）は、実施の形態１で説明した手順と同じである。以下には、実施の形態１との違いのみを説明する。
実施の形態２では、手順（ステップＳＴ２０１）の後に、手順（ステップＳＴ８０１）として、ミクサ回路６０１の２次ひずみを最適化する。
次に手順（ステップＳＴ８０２）で、ローパスフィルタ回路１０２の２次ひずみを最適化する。
この際に実施の形態１の手順（ステップＳＴ２０２）では、２次ひずみ調整用のＢＢ補正用基準信号をローパスフィルタ回路１０２の入力から直接与えるのに対し、実施の形態２では、２次ひずみ調整用のＲＦ補正用基準信号は、図６中のミクサ回路６０１の入力端子６０２から与える。
もちろん、手順（ステップＳＴ２０２）と同様にローパスフィルタ回路１０２の入力端子１０１からＢＢ補正用基準信号を直接与えても同じ効果が得られるが、手順（ステップＳＴ８０１）に用いる２次ひずみ調整用のＲＦ補正用基準信号と手順（ステップＳＴ８０２）に用いるＢＢ補正用基準信号を共用することは、回路の複雑さや設計コストの低減につながり、そのメリットは大きい。

以上のように、本実施の形態２によれば、動作手順は、ミクサ回路６０１の２次ひずみ最小化、ローパスフィルタ回路１０２の２次ひずみ最小化、可変利得増幅器１０３のＤＣオフセット除去動作開始の順となる。
ＲＦ補正用基準信号をミクサ回路６０１に入力し、ミクサ回路６０１の出力端でのＤＣオフセット量を最小化する。
ここでのＤＣオフセット量は、ミクサ回路６０１が発生する２次ひずみそのものであり、２次ひずみを最小化する効果がある。
ミクサ回路６０１の調整が完了後に、前述したローパスフィルタ回路１０２の２次ひずみ最小化と可変利得増幅器１０３と積分回路１０４の動作を開始する。
本構成により、ミクサ回路６０１およびローパスフィルタ回路１０２の２次ひずみは最小化されたまま、残留ＤＣオフセットも最小化できる。

なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

１０１，３０１ 入力端子、１０２，１０７ ローパスフィルタ回路、１０３ 可変利得増幅器、１０４ 積分回路、１０５，３０６ 出力端子、１０６ ２次ひずみ補正部、１０８，６０５ ＡＤＣ、１０９，６０６ 最適値計算部、１１０，６０７ ＤＡＣ、３０２ａ，３０２ｂ トランスコンダクタンス、３０３ オペアンプ、３０４ａ，３０４ｂ，７０３ａ，７０３ｂ 抵抗、３０５ａ，３０５ｂ，７０２ａ，７０２ｂ 容量、３０７ スイッチ対、３０８ 容量対、５０１ａ，５０１ｂ 積分容量、５０２ 可変トランスコンダクタンス、６０１ ミクサ回路、６０３ ベースバンド部、６０４ ２次ひずみ補正部、７０１ａ，７０１ｂ バッファ、７０４，７０５ ＤＣ電圧源、７０６ 電源端子、７０７ａ，７０７ｂ 負荷抵抗、７０８ａ，７０８ｂ，７０９ａ〜７０９ｄ ＮＭＯＳ、７１０ 差動出力端子、７１１ 差動ローカル信号入力端子、７１２ 差動入力端子、７１３ スイッチ段、７１３ スイッチ段、７１４ 擬似差動対。

Claims (5)

1. 入力される信号の帯域を制限する第１のローパスフィルタ回路と、
   前記第１のローパスフィルタ回路により帯域制限された信号を適切なレベルに調節する可変利得増幅器と、
   前記第１のローパスフィルタ回路の出力を該第１のローパスフィルタ回路の入力側に負帰還制御する第１の２次ひずみ補正部と、
   前記可変利得増幅器の出力を該可変利得増幅器の入力側に負帰還制御する積分回路とを備え、
   前記第１のローパスフィルタ回路に、補正用基準信号が入力された場合に、
   前記第１の２次ひずみ補正部は、
   前記第１のローパスフィルタ回路による２次ひずみの発生を最小化するように負帰還制御し、
   前記積分回路は、
   前記第１のローパスフィルタ回路の２次ひずみの発生が最小化された後に、前記可変利得増幅器によるＤＣオフセットの発生を最小化するように負帰還制御することを特徴とするＤＣオフセット除去回路。
2. 第１の２次ひずみ補正部は、
   第１のローパスフィルタ回路の出力のＤＣ成分を抽出する第２のローパスフィルタ回路と、
   前記第２のローパスフィルタ回路によるＤＣ成分をデジタルデータに変換するアナログ／デジタルコンバータと、
   前記アナログ／デジタルコンバータによるＤＣ成分に応じて２次ひずみの発生が最小化される設定値を計算する最適値計算部と、
   前記最適値計算部による２次ひずみの発生が最小化される設定値に応じたＤＣオフセット量をアナログデータに変換して、前記第１のローパスフィルタ回路に負帰還するデジタル／アナログコンバータとを備えたことを特徴とする請求項１記載のＤＣオフセット除去回路。
3. 最適値計算部は、
   第１のローパスフィルタ回路に補正用基準信号が入力された場合に相当するＤＣ成分から該第１のローパスフィルタ回路に無信号が入力された場合に相当するＤＣ成分を差し引いたＤＣ成分に応じて２次ひずみの発生が最小化される設定値を計算することを特徴とする請求項２記載のＤＣオフセット除去回路。
4. 補正用基準信号は、
   第１のローパスフィルタ回路の通過帯域外の周波数であり、且つ回路動作時に飽和されることない信号レベルであることを特徴とする請求項１から請求項３のうちのいずれか１項記載のＤＣオフセット除去回路。
5. 高周波信号およびローカル信号を入力し、中間周波信号を第１のローパスフィルタ回路に出力するミクサ回路と、
   前記ミクサ回路から出力される中間周波信号を該ミクサ回路のローカル信号として帰還制御する第２の２次ひずみ補正部とを備え、
   前記ミクサ回路に、高周波信号として補正用基準信号が入力された場合に、
   前記第２の２次ひずみ補正部は、
   前記ミクサ回路による２次ひずみの発生を最小化するように負帰還制御し、
   第１の２次ひずみ補正部および積分回路は、
   前記ミクサ回路の２次ひずみの発生が最小化された後に、負帰還制御することを特徴とする請求項１から請求項４のうちのいずれか１項記載のＤＣオフセット除去回路。

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