JP2013183194A - Processing circuit - Google Patents
Processing circuit Download PDFInfo
- Publication number
- JP2013183194A JP2013183194A JP2012043923A JP2012043923A JP2013183194A JP 2013183194 A JP2013183194 A JP 2013183194A JP 2012043923 A JP2012043923 A JP 2012043923A JP 2012043923 A JP2012043923 A JP 2012043923A JP 2013183194 A JP2013183194 A JP 2013183194A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- input
- voltage
- capacitor
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Description
本明細書で開示される技術は、参照電圧を加算して出力する処理回路に関する。 The technology disclosed in this specification relates to a processing circuit that adds and outputs a reference voltage.
処理回路の一例に、差動入力信号を増幅するとともに参照電圧を加算して差動出力信号を出力する処理回路が知れている。この種の処理回路は、様々な場面で必要とされている。例えば、パイプライン型AD変換器又は巡回型AD変換器に含まれる単位変換回路では、差動入力信号を増幅するとともに参照電圧を加算して次のステージの単位変換回路に差動出力信号を提供する処理回路が必要とされている。 As an example of a processing circuit, a processing circuit that amplifies a differential input signal and adds a reference voltage to output a differential output signal is known. This type of processing circuit is required in various situations. For example, in a unit conversion circuit included in a pipeline type AD converter or a cyclic type AD converter, a differential input signal is amplified and a reference voltage is added to provide a differential output signal to the next stage unit conversion circuit. A processing circuit is needed.
特許文献1には、この種の処理回路の一例が開示されている。特許文献1の処理回路は、増幅回路と加算回路を備えている。増幅回路は、オペアンプとキャパシタを有しており、差動入力信号の差電圧に応じた電荷をキャパシタに蓄積し、そのキャパシタをオペアンプの入力端子と出力端子の間に接続させる。加算回路は、参照電圧に応じた電荷を増幅回路のキャパシタに提供する。これにより、処理回路は、差動入力信号を2倍に増幅するとともに参照電圧が加算された差動出力信号を出力することができる。
通常、オペアンプはオフセット電圧を有している。特許文献1の技術では、差動出力信号にオフセット電圧が重畳しており、差動出力信号にオフセット誤差が生じている。
Usually, an operational amplifier has an offset voltage. In the technique of
本明細書で開示される技術では、オペアンプのオフセット電圧の影響が抑えられた処理回路を提供することを目的としている。 An object of the technology disclosed in this specification is to provide a processing circuit in which the influence of an offset voltage of an operational amplifier is suppressed.
本明細書で開示される処理回路は、第1入力電圧端子、第2入力電圧端子、オペアンプ、第1キャパシタ、第2キャパシタ、第1参照電圧用キャパシタ及び第2参照電圧用キャパシタを備えている。第1入力電圧端子は、第1入力電圧が入力されるように構成されている。第2入力電圧端子は、第2入力電圧が入力されるように構成されている。オペアンプは、第1入力端子、第2入力端子、第1出力端子及び第2出力端子を有する。第1キャパシタは、第1端子及び第2端子を有する。第2キャパシタは、第3端子及び第4端子を有する。第1参照電圧用キャパシタは、第5端子及び第6端子を有する。第2参照電圧用キャパシタは、第7端子及び第8端子を有する。本明細書で開示される処理回路では、第1期間において、第1入力端子が第1出力端子に接続され、第2入力端子が第2出力端子に接続され、第1端子が第1入力電圧端子に接続され、第2端子が第2入力電圧端子に接続され、第3端子が第2入力電圧端子に接続され、第4端子が第1入力電圧端子に接続され、第5端子が第2入力端子に接続され、第6端子が第1入力端子に接続され、第7端子が第1入力端子に接続され、第8端子が第2入力端子に接続される。本明細書で開示される処理回路では、第1期間と異なる第2期間において、第1端子が第1出力端子に接続され、第2端子が第1入力端子に接続され、第3端子が第2出力端子に接続され、第4端子が第2入力端子に接続され、第5端子に第1参照電圧が印加され、第6端子が第1入力端子に接続され、第7端子に第2参照電圧が印加され、第8端子が第2入力端子に接続される。 The processing circuit disclosed in this specification includes a first input voltage terminal, a second input voltage terminal, an operational amplifier, a first capacitor, a second capacitor, a first reference voltage capacitor, and a second reference voltage capacitor. . The first input voltage terminal is configured to receive a first input voltage. The second input voltage terminal is configured to receive a second input voltage. The operational amplifier has a first input terminal, a second input terminal, a first output terminal, and a second output terminal. The first capacitor has a first terminal and a second terminal. The second capacitor has a third terminal and a fourth terminal. The first reference voltage capacitor has a fifth terminal and a sixth terminal. The second reference voltage capacitor has a seventh terminal and an eighth terminal. In the processing circuit disclosed in this specification, in the first period, the first input terminal is connected to the first output terminal, the second input terminal is connected to the second output terminal, and the first terminal is the first input voltage. A second terminal connected to the second input voltage terminal, a third terminal connected to the second input voltage terminal, a fourth terminal connected to the first input voltage terminal, and a fifth terminal connected to the second input voltage terminal. The sixth terminal is connected to the first input terminal, the seventh terminal is connected to the first input terminal, and the eighth terminal is connected to the second input terminal. In the processing circuit disclosed in this specification, in a second period different from the first period, the first terminal is connected to the first output terminal, the second terminal is connected to the first input terminal, and the third terminal is Connected to two output terminals, the fourth terminal is connected to the second input terminal, the first reference voltage is applied to the fifth terminal, the sixth terminal is connected to the first input terminal, and the second reference is connected to the seventh terminal. A voltage is applied and the eighth terminal is connected to the second input terminal.
第1期間において、第1キャパシタでは、その第1端子に第1入力電圧が印加されるとともに第2端子に第2入力電圧が印加されており、第1入力電圧と第2入力電圧の差電圧がサンプリングされる。同様に、第2キャパシタでは、その第3端子に第2入力電圧が印加されるとともに第4端子に第1入力電圧が印加されており、第2入力電圧と第1入力電圧の差電圧がサンプリングされる。また、この第1期間において、第1参照電圧用キャパシタでは、その第5端子にオペアンプの第2入力端子が接続されるとともに第6端子にオペアンプの第1入力端子が接続されており、オペアンプのオフセット電圧がサンプリングされる。同様に、第2参照電圧用キャパシタでは、その第7端子にオペアンプの第1入力端子が接続されるとともに第8端子にオペアンプの第2入力端子が接続されており、オペアンプのオフセット電圧がサンプリングされる。第2期間になると、第1キャパシタがオペアンプの第1入力端子と第1出力端子の間に接続され、第2キャパシタがオペアンプの第2入力端子と第2出力端子の間に接続される。これにより、オペアンプはサンプリングした差電圧を増幅する。このとき、第1参照電圧用キャパシタでは、第5端子に第1参照電圧が印加されるとともに第6端子がオペアンプの第1入力端子に接続され、第2参照電圧用キャパシタでは、第7端子に第2参照電圧が印加されるとともに第8端子がオペアンプの第2入力端子に接続される。これにより、増幅される差電圧に参照電圧が加算される。また、第1期間において、第1参照電圧用キャパシタにはオペアンプの第1入力端子の電位を基準として第2入力端子側のオフセット電圧がサンプリングされており、第2参照電圧用キャパシタにはオペアンプの第2入力端子の電位を基準として第1入力端子側のオフセット電圧がサンプリングされている。このため、オペアンプから出力される第1出力端子と第2出力端子のそれぞれに現れるオフセット電圧が同相成分のみとなる。この結果、第1出力端子の電圧と第2出力端子の電圧の差分には、オフセット電圧の影響が現れない。 In the first period, in the first capacitor, the first input voltage is applied to the first terminal and the second input voltage is applied to the second terminal, and the difference voltage between the first input voltage and the second input voltage. Are sampled. Similarly, in the second capacitor, the second input voltage is applied to the third terminal and the first input voltage is applied to the fourth terminal, and the difference voltage between the second input voltage and the first input voltage is sampled. Is done. In the first period, the first reference voltage capacitor has a fifth input terminal connected to the second input terminal of the operational amplifier and a sixth terminal connected to the first input terminal of the operational amplifier. The offset voltage is sampled. Similarly, in the second reference voltage capacitor, the first input terminal of the operational amplifier is connected to the seventh terminal and the second input terminal of the operational amplifier is connected to the eighth terminal, and the offset voltage of the operational amplifier is sampled. The In the second period, the first capacitor is connected between the first input terminal and the first output terminal of the operational amplifier, and the second capacitor is connected between the second input terminal and the second output terminal of the operational amplifier. As a result, the operational amplifier amplifies the sampled differential voltage. At this time, in the first reference voltage capacitor, the first reference voltage is applied to the fifth terminal and the sixth terminal is connected to the first input terminal of the operational amplifier. In the second reference voltage capacitor, the seventh terminal is connected to the seventh terminal. A second reference voltage is applied and the eighth terminal is connected to the second input terminal of the operational amplifier. Thereby, the reference voltage is added to the amplified differential voltage. In the first period, the offset voltage on the second input terminal side is sampled in the first reference voltage capacitor with reference to the potential of the first input terminal of the operational amplifier, and the second reference voltage capacitor is sampled in the operational amplifier. The offset voltage on the first input terminal side is sampled with reference to the potential of the second input terminal. For this reason, the offset voltage appearing at each of the first output terminal and the second output terminal output from the operational amplifier is only the in-phase component. As a result, the influence of the offset voltage does not appear in the difference between the voltage at the first output terminal and the voltage at the second output terminal.
本明細書で開示される技術の特徴を整理しておく。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
(第1特徴)本明細書で開示される処理回路は、第1入力電圧と第2入力電圧で構成される差動入力信号を増幅するとともに第1参照電圧と第2参照電圧で構成される参照電圧を加算し、第1出力電圧と第2出力電圧で構成される差動出力信号を出力する。本明細書で開示される処理回路は、例えば、パイプライン型AD変換器、巡回型AD変換器等の2のべき乗倍が必要な回路に用いることができる。
(第2特徴)本明細書で開示される処理回路は、第1入力電圧端子と、第2入力電圧端子と、増幅回路と、加算回路と、第1出力電圧端子と、第2出力電圧端子と、を備えていてもよい。
(第3特徴)第1入力電圧端子は、第1入力電圧が入力されるように構成されていてもよい。第2入力電圧端子は、第2入力電圧が入力されるように構成されていてもよい。
(第4特徴)増幅回路は、オペアンプと第1キャパシタと第2キャパシタを有していてもよい。
(第5特徴)オペアンプは、第1入力端子と第2入力端子と第1出力端子と第2出力端子を有している。オペアンプでは、第1期間において、第1入力端子と第1出力端子が接続されるとともに、第2入力端子と第2出力端子が接続されるように構成されていてもよい。これにより、オペアンプでは、第1期間において全帰還がかかり、第1入力端子と第2入力端子の電位がオフセット電圧となる。
(第6特徴)第1キャパシタは、第1端子と第2端子を有している。第1キャパシタでは、第1期間において、第1端子が第1入力電圧端子に接続されるとともに、第2端子が第2入力電圧端子に接続されるように構成されていてもよい。これにより、第1キャパシタは、第1期間において、第1入力電圧と第2入力電圧の差電圧をサンプリングすることができる。第1キャパシタでは、第2期間において、第1端子がオペアンプの第1出力端子に接続されるとともに、第2端子がオペアンプの第1入力端子に接続されるように構成されていてもよい。これにより、第1キャパシタは、第2期間において、オペアンプの第1入力端子と第1出力端子の間にフィードバック経路を形成することができる。
(第7特徴)第2キャパシタは、第3端子と第4端子を有している。第2キャパシタでは、第1期間において、第3端子が第2入力電圧端子に接続されるとともに、第4端子が第1入力電圧端子に接続されてもよい。これにより、第2キャパシタは、第1期間において、第1入力電圧と第2入力電圧の差電圧をサンプリングすることができる。第2キャパシタでは、第2期間において、第3端子がオペアンプの第2出力端子に接続されるとともに、第4端子がオペアンプの第2入力端子に接続されるように構成されていてもよい。これにより、第2キャパシタは、第2期間において、オペアンプの第2入力端子と第2出力端子の間にフィードバック経路を形成することができる。
(第8特徴)加算回路は、参照電圧生成回路と第1参照電圧用キャパシタと第2参照電圧用キャパシタを有していてもよい。
(第9特徴)参照電圧生成部は、第1参照電圧と第2参照電圧を生成するように構成されていてもよい。第1参照電圧と第2参照電圧は、差動入力信号の電圧範囲に基づいて設定されてもよい。第1参照電圧用キャパシタは、第5端子と第6端子を有している。第1参照電圧用キャパシタは、第1期間において第5端子がオペアンプの第2入力端子に接続されるとともに第6端子がオペアンプの第1入力端子に接続され、第2期間において第5端子に第1参照電圧が印加されるとともに第6端子がオペアンプの第1入力端子に接続されるように構成されていてもよい。第2参照電圧用キャパシタは、第7端子と第8端子を有している。第2参照電圧用キャパシタは、第1期間において第7端子がオペアンプの第1入力端子に接続されるとともに第8端子がオペアンプの第2入力端子に接続され、第2期間において第7端子に第2参照電圧が印加されるとともに第8端子がオペアンプの第2入力端子に接続されるように構成されていてもよい。
(第10特徴)第1出力電圧端子は、オペアンプの第1出力端子に接続されており、第1出力電圧を出力するように構成されていてもよい。第2出力電圧端子は、オペアンプの第2出力端子に接続されており、第2出力電圧を出力するように構成されていてもよい。
(第11特徴)本明細書で開示される技術は、単位変換回路から出力される複数のサブデジタル信号を補正してデジタル信号を生成するAD変換回路に具現化されてもよい。このAD変換器には、パイプライン型又は巡回型が含まれる。単位変換回路は、サブADコンバータと、上記記載の処理回路を備えていてもよい。サブADコンバータは、差動入力信号を複数の閾値と比較して、差動入力信号の電圧範囲に応じたサブデジタル信号を生成するように構成されていてもよい。処理回路の参照電圧生成部は、DAコンバータを有しており、サブADコンバータのサブデジタル信号に基づいて第1参照電圧と第2参照電圧を生成するように構成されていてもよい。
The features of the technology disclosed in this specification will be summarized. The items described below have technical usefulness independently.
(First Feature) A processing circuit disclosed in the present specification amplifies a differential input signal composed of a first input voltage and a second input voltage, and is composed of a first reference voltage and a second reference voltage. The reference voltage is added to output a differential output signal composed of the first output voltage and the second output voltage. The processing circuit disclosed in this specification can be used for a circuit that requires power-of-two multiplication, such as a pipelined AD converter and a cyclic AD converter.
(Second Feature) A processing circuit disclosed in this specification includes a first input voltage terminal, a second input voltage terminal, an amplifier circuit, an adder circuit, a first output voltage terminal, and a second output voltage terminal. And may be provided.
(Third feature) The first input voltage terminal may be configured to receive the first input voltage. The second input voltage terminal may be configured to receive a second input voltage.
(Fourth feature) The amplifier circuit may include an operational amplifier, a first capacitor, and a second capacitor.
(Fifth feature) The operational amplifier has a first input terminal, a second input terminal, a first output terminal, and a second output terminal. The operational amplifier may be configured such that, in the first period, the first input terminal and the first output terminal are connected, and the second input terminal and the second output terminal are connected. Thereby, in the operational amplifier, full feedback is applied in the first period, and the potentials of the first input terminal and the second input terminal become the offset voltage.
(Sixth feature) The first capacitor has a first terminal and a second terminal. The first capacitor may be configured such that, in the first period, the first terminal is connected to the first input voltage terminal and the second terminal is connected to the second input voltage terminal. Thereby, the first capacitor can sample the difference voltage between the first input voltage and the second input voltage in the first period. The first capacitor may be configured such that, in the second period, the first terminal is connected to the first output terminal of the operational amplifier, and the second terminal is connected to the first input terminal of the operational amplifier. Accordingly, the first capacitor can form a feedback path between the first input terminal and the first output terminal of the operational amplifier in the second period.
(Seventh feature) The second capacitor has a third terminal and a fourth terminal. In the second capacitor, the third terminal may be connected to the second input voltage terminal and the fourth terminal may be connected to the first input voltage terminal in the first period. Accordingly, the second capacitor can sample the difference voltage between the first input voltage and the second input voltage in the first period. The second capacitor may be configured such that, in the second period, the third terminal is connected to the second output terminal of the operational amplifier and the fourth terminal is connected to the second input terminal of the operational amplifier. Accordingly, the second capacitor can form a feedback path between the second input terminal and the second output terminal of the operational amplifier in the second period.
(Eighth feature) The addition circuit may include a reference voltage generation circuit, a first reference voltage capacitor, and a second reference voltage capacitor.
(Ninth Feature) The reference voltage generation unit may be configured to generate a first reference voltage and a second reference voltage. The first reference voltage and the second reference voltage may be set based on the voltage range of the differential input signal. The first reference voltage capacitor has a fifth terminal and a sixth terminal. In the first reference voltage capacitor, the fifth terminal is connected to the second input terminal of the operational amplifier in the first period, the sixth terminal is connected to the first input terminal of the operational amplifier, and the fifth terminal is connected to the fifth terminal in the second period. One reference voltage may be applied, and the sixth terminal may be connected to the first input terminal of the operational amplifier. The second reference voltage capacitor has a seventh terminal and an eighth terminal. The second reference voltage capacitor has a seventh terminal connected to the first input terminal of the operational amplifier in the first period, an eighth terminal connected to the second input terminal of the operational amplifier, and the seventh terminal connected to the seventh terminal in the second period. The second reference voltage may be applied and the eighth terminal may be connected to the second input terminal of the operational amplifier.
(Tenth feature) The first output voltage terminal may be connected to the first output terminal of the operational amplifier, and may be configured to output the first output voltage. The second output voltage terminal is connected to the second output terminal of the operational amplifier, and may be configured to output the second output voltage.
(Eleventh feature) The technique disclosed in this specification may be embodied in an AD conversion circuit that corrects a plurality of sub-digital signals output from a unit conversion circuit to generate a digital signal. This AD converter includes a pipeline type or a cyclic type. The unit conversion circuit may include a sub AD converter and the processing circuit described above. The sub AD converter may be configured to compare the differential input signal with a plurality of thresholds and generate a sub digital signal corresponding to the voltage range of the differential input signal. The reference voltage generation unit of the processing circuit may include a DA converter, and may be configured to generate the first reference voltage and the second reference voltage based on the sub digital signal of the sub AD converter.
図1に示されるように、パイプライン型AD変換器1は、アナログの差動入力信号AINを複数ビットのデジタル出力信号DOUTに変換して出力するものであり、複数の単位変換回路2とフラッシュADコンバータ3とエンコーダ4を備えている。
As shown in FIG. 1, a pipelined
複数の単位変換回路2は、多段接続されており、第1ステージに対応する単位変換回路2に差動入力信号AINが入力するように構成されている。第1ステージの単位変換回路2は、最上位ビットに対応するサブデジタル信号D1[1:0]を生成するとともに、差動入力信号AINを2倍増幅して所定の参照電圧を加算した差動出力信号AOUTを第2ステージの単位変換回路2に向けて出力する。第2ステージの単位変換回路2は、第1ステージの単位変換回路2が出力する差動出力信号AOUTを差動入力信号AINとして受け取り、最上位ビットよりも1桁下位のビットに対応するサブデジタル信号D2[1:0]を生成するとともに、受け取った差動入力信号AINを2倍増幅して所定の参照電圧を加算した差動出力信号AOUTを第3ステージの単位変換回路2に提供する。
The plurality of
このように、パイプライン型AD変換器1では、多段接続された複数の単位変換回路2がパイプライン動作を行っており、差動入力信号AINを上位ビットから順に検出し、複数のサブデジタル信号に変換する。フラッシュADコンバータ3は、最終段の単位変換回路2の出力を最下位ビットのサブデジタル信号Dm+1[n:0]に変換する。エンコーダ4は、各単位変換回路2とフラッシュADコンバータ3が生成するサブデジタル信号を所定の演算式でエンコードし、アナログの差動入力信号AINに対応するデジタル出力信号DOUTを生成する。
As described above, in the pipelined
図2に、第1ステージから第3ステージまでの単位変換回路2のタイミング図を示す。図2に示されるように、各ステージの単位変換回路2は、クロックCLKに同期しており、入力期間と出力期間とを交互に繰り返す。
FIG. 2 shows a timing chart of the
図2に示されるように、時間T1では、第1ステージの単位変換回路2が入力期間になっており、差動入力信号AINを入力してサンプリングする。時間T2では、第1ステージの単位変換回路2が出力期間になり、第2ステージの単位変換回路2が入力期間になる。この時間T2では、第1ステージの単位変換回路2がサブデジタル信号D1[1:0]を生成するとともに第2ステージの単位変換回路2に差動出力信号AOUTを出力し,第2ステージの単位変換回路2がその差動出力信号AOUTを差動入力信号AINとして入力してサンプリングする。
As shown in FIG. 2, at time T1, the
同様に,時間T3では,第1ステージの単位変換回路2が入力期間になっており、次の差動入力信号AINを入力してサンプリングする。時間T3では、第2ステージの単位変換回路2が出力期間になり、第3ステージの単位変換回路2が入力期間になる。この時間T3では、第2ステージの単位変換回路2がサブデジタル信号D2[1:0]を生成するとともに第3ステージの単位変換回路2に差動出力信号AOUTを出力し、第3ステージの単位変換回路2がその差動出力信号AOUTを差動入力信号AINとして入力してサンプリングする。そして、時間T4では、第1ステージと第3ステージの単位変換回路2が出力期間になり、第2ステージの単位変換回路2が入力期間になる。すなわち、奇数ステージの単位変換回路2と偶数ステージの単位変換回路2が、入力期間と出力期間の状態に交互に制御される。最終的に、第mステージの単位変換回路2がデジタル信号Dm[1:0]を出力し、同時にフラッシュADコンバータ3が最下位デジタル信号Dm+1[n:0]を出力する。エンコーダ4は、それらのデジタル信号を演算してデジタル出力信号DOUTを生成する。
Similarly, at time T3, the
図3に示されるように、単位変換回路2は、1.5ビットのサブADコンバータ5と処理回路8とを備えている。処理回路8は、加算回路6と増幅回路7を有している。加算回路6は、1.5ビットのDAコンバータ6aと加算部6bを有している。増幅回路7は、サンプルホールド部7aと増幅部7bを有している。サブADコンバータ5は、差動入力信号AINを1.5ビットのサブデジタル信号D[1:0]に変換する。DAコンバータ6aは、1.5ビットのサブデジタル信号D[1:0]に基づいて参照電圧DAP,DAMを生成する。増幅回路7のサンプルホールド部7aと増幅部7bは、差動入力信号AINをサンプルホールドし、サンプルホールドされた差動入力信号AINを2倍に増幅する。加算部6bは、2倍に増幅された差動入力信号AINに、ADコンバータ6が生成する参照電圧DAP,DAMを加算してアナログの差動出力信号AOUTを次段の単位変換回路2に提供する。
As shown in FIG. 3, the
ここで、差動入力信号AINは、第1入力電圧Vinpと第2入力電圧Vinmで構成されており、これらの電圧は逆相の関係となっている。差動出力信号AOUTも、第1出力電圧Voutpと第2出力電圧Voutmで構成されており、これらの電圧は逆相の関係となっている。参照電圧DAP,DAMには、正側参照電圧(+Vref),負側参照電圧(−Vref),共通電圧(正側参照電圧と負側参照電圧の中心電圧(0V)である)のうちのいずれかが選択される。正側参照電圧(+Vref)と負側参照電圧(−Vref)は、第1入力電圧Vinpと第2入力電圧Vinmの振幅の上限値と下限値に対応する。このため、第1入力電圧Vinpと第2入力電圧Vinmの差電圧に対応する差動入力信号AINは、+2Vrefから−2Vrefの間で振幅する。同様に、第1出力電圧Voutpと第2出力電圧Voutmの差電圧に対応する差動出力信号AOUTも、+2Vrefから−2Vrefの間で振幅する。 Here, the differential input signal AIN is composed of a first input voltage Vinp and a second input voltage Vinm, and these voltages have a reverse phase relationship. The differential output signal AOUT is also composed of a first output voltage Voutp and a second output voltage Voutm, and these voltages have a reverse phase relationship. The reference voltages DAP and DAM include any one of a positive reference voltage (+ Vref), a negative reference voltage (−Vref), and a common voltage (a center voltage (0 V) between the positive reference voltage and the negative reference voltage). Is selected. The positive reference voltage (+ Vref) and the negative reference voltage (−Vref) correspond to the upper limit value and lower limit value of the amplitude of the first input voltage Vinp and the second input voltage Vinm. Therefore, the differential input signal AIN corresponding to the difference voltage between the first input voltage Vinp and the second input voltage Vinm has an amplitude between + 2Vref and −2Vref. Similarly, the differential output signal AOUT corresponding to the difference voltage between the first output voltage Voutp and the second output voltage Voutm also has an amplitude between + 2Vref and −2Vref.
サブADコンバータ5は、差動入力信号AINを2つの閾値(−Vref/2,Vref/2)で比較し、差動入力信号AINがどの電圧範囲に存在するかを検出し、その検出結果に基づいてサブデジタル信号D[1:0]を生成する。例えば、サブADコンバータ5は、差動入力信号AINが−Vref/2を下回る電圧範囲に存在すると検出したときに、「00」となるサブデジタル信号D[1:0]を出力する。サブADコンバータ5は、差動入力信号AINが−Vref/2からVref/2の電圧範囲に存在すると検出したときに、「01」となるサブデジタル信号D[1:0]を出力する。サブADコンバータ5は、差動入力信号AINがVref/2を上回る電圧範囲に存在すると検出したときに、「10」となるサブデジタル信号D[1:0]を出力する。DAコンバータ6aは、サブデジタル信号D[1:0]が「00」のとき、参照電圧DAP,DAMとして正側参照電圧(+Vref)を選択する。このため、加算回路8では、2倍増幅された差動入力信号AINに正側参照電圧(+Vref)が加算されるので、差動出力信号AOUTが2AIN+Vrefとなる。DAコンバータ6aは、サブデジタル信号D[1:0]が「01」のとき、参照電圧DAP,DAMとして共通電圧(0V)を選択する。このため、差動出力信号AOUTは、2AINである。DAコンバータ6aは、サブデジタル信号D[1:0]が「10」のとき、参照電圧DAP,DAMとして負側参照電圧(−Vref)を選択する。このため、加算回路8では、2倍増幅された差動入力信号AINに負側参照電圧(−Vref)が加算されるので、差動出力信号AOUTが2AIN−Vrefとなる。
The
図4の入出力特性図に示されるように、差動入力信号AINが−Vref/2を下回る電圧範囲のときは、差動出力信号AOUTが2AIN+Vrefであり、差動入力信号AINが−Vref/2からVref/2の電圧範囲のときは、差動出力信号AOUTが2AINであり、差動入力信号AINが+Vref/2を上回る電圧範囲のときは、差動出力信号AOUTが2AIN−Vrefである。 As shown in the input / output characteristic diagram of FIG. 4, when the differential input signal AIN is in a voltage range lower than −Vref / 2, the differential output signal AOUT is 2AIN + Vref, and the differential input signal AIN is −Vref / When the voltage range is 2 to Vref / 2, the differential output signal AOUT is 2AIN, and when the differential input signal AIN is in a voltage range exceeding + Vref / 2, the differential output signal AOUT is 2AIN−Vref. .
図5に、単位変換回路2の回路図を示す。単位変換回路2は、第1入力電圧端子Tinpと、第2入力電圧端子Tinmと、1.5ビットのサブADコンバータ5と、1.5ビットのDAコンバータ6aと、第1参照電圧用キャパシタCsaと、第2参照電圧用キャパシタCsbと、オペアンプAMPと、第1キャパシタCf1aと、第2キャパシタCf1bと、複数のスイッチSWと、第1出力電圧端子Toutpと、第2出力電圧端子Toutmと、を備えている。
FIG. 5 shows a circuit diagram of the
第1入力電圧端子Tinpは、差動入力信号AINのうちの第1入力電圧Vinpが入力するように構成されている。第2入力電圧端子Tinmは、差動入力信号AINのうちの第2入力電圧Vinmが入力するように構成されている。 The first input voltage terminal Tinp is configured to receive the first input voltage Vinp of the differential input signal AIN. The second input voltage terminal Tinm is configured to receive the second input voltage Vinm of the differential input signal AIN.
サブADコンバータ5は、第1入力電圧端子Tinpと第2入力電圧端子Tinmに接続されている。サブADコンバータ5は、上述したように、差動入力信号AINを2つの閾値(−Vref/2,Vref/2)で比較し、差動入力信号AINの電圧範囲に基づいてサブデジタル信号D[1:0]を出力する。DAコンバータ6aは、サブデジタル信号D[1:0]が入力可能に構成されており、サブデジタル信号D[1:0]に基づいて、正側参照電圧(+Vref),負側参照電圧(−Vref),共通電圧(0V)のうちのいずれかを選択する。例えば、DAコンバータ6aは、正側参照電圧(+Vref)を選択すると、第1参照電圧DAPを−Vref/2に制御し、第2参照電圧DAMをVref/2に制御する。DAコンバータ6aは、負側参照電圧(−Vref)を選択すると、第1参照電圧DAPをVref/2に制御し、第2参照電圧DAMを−Vref/2に制御する。DAコンバータ6aは、共通電圧(0V)を選択すると、第1参照電圧DAPと第2参照電圧DAMを0Vに制御する。
The
第1参照電圧用キャパシタCsaは、一方の端子(請求項に記載の第5端子に対応する)が第1オフセット補償用スイッチSW4aに接続されており、他方の端子(請求項に記載の第6端子に対応する)がオペアンプAMPの第1入力端子IN1に接続されている。第1オフセット補償用スイッチSW4aは、入力期間において第1参照電圧用キャパシタCsaの一方の端子をオペアンプAMPの第2入力端子IN2に接続し、出力期間において第1参照電圧用キャパシタCsaの一方の端子をDAコンバータ6aに接続可能に構成されている。第2参照電圧用キャパシタCsbは、一方の端子(請求項に記載の第7端子に対応する)が第2オフセット補償用スイッチSW4bに接続されており、他方の端子(請求項に記載の第8端子に対応する)がオペアンプAMPの第2入力端子IN2に接続されている。第2オフセット補償用スイッチSW4bは、入力期間において第2参照電圧用キャパシタCsbの一方の端子をオペアンプAMPの第1入力端子IN1に接続し、出力期間において第2参照電圧用キャパシタCsbの一方の端子をDAコンバータ6aに接続可能に構成されている。
The first reference voltage capacitor Csa has one terminal (corresponding to the fifth terminal recited in the claims) connected to the first offset compensation switch SW4a, and the other terminal (the sixth terminal recited in the claims). Corresponding to the terminal) is connected to the first input terminal IN1 of the operational amplifier AMP. The first offset compensation switch SW4a connects one terminal of the first reference voltage capacitor Csa to the second input terminal IN2 of the operational amplifier AMP in the input period, and one terminal of the first reference voltage capacitor Csa in the output period. Can be connected to the
第1キャパシタCf1aは、一方の端子(請求項に記載の第1端子に対応する)がキャパシタ用スイッチSW2aに接続されており、他方の端子(請求項に記載の第2端子に対応する)がキャパシタ用スイッチSW1aに接続されている。第1キャパシタCf1aは、キャパシタ用スイッチSW1a,SW2aの切換えによって、入力期間において第1入力電圧端子Tinpと第2入力電圧端子Tinmの間に接続され、出力期間においてオペアンプAMPの第1入力端子IN1と第1出力端子OUT1の間に接続可能に構成されている。同様に、第2キャパシタCf1bは、一方の端子(請求項に記載の第3端子に対応する)がキャパシタ用スイッチSW2bに接続されており、他方の端子(請求項に記載の第4端子に対応する)がキャパシタ用スイッチSW1bに接続されている。第2キャパシタCf1bは、キャパシタ用スイッチSW1b,SW2bの切換えによって、入力期間において第1入力電圧端子Tinpと第2入力電圧端子Tinmの間に接続され、出力期間においてオペアンプAMPの第2入力端子IN2と第2出力端子OUT2の間に接続可能に構成されている。 The first capacitor Cf1a has one terminal (corresponding to the first terminal recited in the claims) connected to the capacitor switch SW2a and the other terminal (corresponding to the second terminal recited in the claims). The capacitor switch SW1a is connected. The first capacitor Cf1a is connected between the first input voltage terminal Tinp and the second input voltage terminal Tinm in the input period by switching the capacitor switches SW1a and SW2a, and is connected to the first input terminal IN1 of the operational amplifier AMP in the output period. The first output terminal OUT1 is connectable. Similarly, the second capacitor Cf1b has one terminal (corresponding to the third terminal recited in the claims) connected to the capacitor switch SW2b and the other terminal (corresponding to the fourth terminal recited in the claims). Is connected to the capacitor switch SW1b. The second capacitor Cf1b is connected between the first input voltage terminal Tinp and the second input voltage terminal Tinm in the input period by switching the capacitor switches SW1b and SW2b, and is connected to the second input terminal IN2 of the operational amplifier AMP in the output period. The second output terminal OUT2 can be connected.
オペアンプAMPの第1入力端子IN1と第1出力端子OUT1の間には、第1初期化用スイッチSW3aが設けられている。第1初期化用スイッチSW3aは、入力期間において導通し、出力期間において絶縁する。また、オペアンプAMPの第2入力端子IN2と第2出力端子OUT2の間には、第2初期化用スイッチSW3bが設けられている。第2初期化用スイッチSW3bは、入力期間において導通し、出力期間において絶縁する。 A first initialization switch SW3a is provided between the first input terminal IN1 and the first output terminal OUT1 of the operational amplifier AMP. The first initialization switch SW3a is conductive during the input period and insulated during the output period. Further, a second initialization switch SW3b is provided between the second input terminal IN2 and the second output terminal OUT2 of the operational amplifier AMP. The second initialization switch SW3b is conductive during the input period and insulated during the output period.
第1出力電圧端子Toutpは、オペアンプAMPの第1出力端子OUT1に接続されており、第1出力電圧Voutpを出力するように構成されている。第2出力電圧端子Toutmは、オペアンプAMPの第2出力端子OUT2に接続されており、第2出力電圧Voutmを出力するように構成されている。 The first output voltage terminal Toutp is connected to the first output terminal OUT1 of the operational amplifier AMP, and is configured to output the first output voltage Voutp. The second output voltage terminal Toutm is connected to the second output terminal OUT2 of the operational amplifier AMP and is configured to output the second output voltage Voutm.
次に、単位変換回路2の動作を説明する。まず、単位変換回路2が入力期間のときの導通状態を説明する。図6に示されるように、入力期間では、第1キャパシタCf1aが第1入力電圧端子Tinpと第2入力電圧端子Tinmの間に接続されており、第1キャパシタCf1aに第1入力電圧Vinpと第2入力電圧Vinmの差電圧が印加され、差動入力信号がサンプリングされる。同様に、入力期間では、第2キャパシタCf1bが第1入力電圧端子Tinpと第2入力電圧端子Tinmの間に接続されており、第2キャパシタCf1bに第1入力電圧Vinpと第2入力電圧Vinmの差電圧が印加され、差動入力信号がサンプリングされる。
Next, the operation of the
ここで、第1キャパシタCf1aの容量をCf1aとし、第2キャパシタの容量をCf1bとすると、第1期間において、第1キャパシタCf1aのキャパシタ用スイッチSW1a側の端子に蓄積される電荷量Q1(Cf1a)と第2キャパシタCf1bのキャパシタ用スイッチSW1b側の端子に蓄積される電荷量Q1(Cf1b)は、以下の数式1で表される。
Here, if the capacitance of the first capacitor Cf1a is Cf1a and the capacitance of the second capacitor is Cf1b, the amount of charge Q1 (Cf1a) accumulated in the capacitor switch SW1a side terminal of the first capacitor Cf1a in the first period. The charge amount Q1 (Cf1b) accumulated at the terminal on the capacitor switch SW1b side of the second capacitor Cf1b is expressed by the following
また、図6に示されるように、入力期間では、第1初期化用スイッチ3aがオペアンプAMPの第1入力端子IN1と第1出力端子OUT1の間を短絡し、第2初期化用スイッチ3bがオペアンプAMPの第2入力端子IN2と第2出力端子OUT2の間を短絡する。ここで、図6に示されるように、入力期間では、オペアンプAMPの第1出力端子OUT1に第1オフセット電圧Vosmが出力され、オペアンプAMPの第2出力端子OUT2に第2オフセット電圧Vospが出力されるとする。入力期間では、第1初期化用スイッチ3aがオペアンプAMPの第1入力端子IN1と第1出力端子OUT1の間を短絡して全帰還がかかるので、オペアンプAMPの第1入力端子IN1の電位が第2オフセット電圧Vosmとなる。同様に、入力期間では、第2初期化用スイッチ3bがオペアンプAMPの第2入力端子IN2と第2出力端子OUT2の間を短絡して全帰還がかかるので、オペアンプAMPの第2入力端子IN2の電位が第1オフセット電圧Vospとなる。 Further, as shown in FIG. 6, in the input period, the first initialization switch 3a short-circuits between the first input terminal IN1 and the first output terminal OUT1 of the operational amplifier AMP, and the second initialization switch 3b The second input terminal IN2 and the second output terminal OUT2 of the operational amplifier AMP are short-circuited. Here, as shown in FIG. 6, in the input period, the first offset voltage Vosm is output to the first output terminal OUT1 of the operational amplifier AMP, and the second offset voltage Vosp is output to the second output terminal OUT2 of the operational amplifier AMP. Let's say. In the input period, the first initialization switch 3a short-circuits between the first input terminal IN1 and the first output terminal OUT1 of the operational amplifier AMP so that full feedback is applied. Therefore, the potential of the first input terminal IN1 of the operational amplifier AMP is the first potential. 2 offset voltage Vosm. Similarly, in the input period, since the second initialization switch 3b short-circuits between the second input terminal IN2 and the second output terminal OUT2 of the operational amplifier AMP, full feedback is applied, so that the second input terminal IN2 of the operational amplifier AMP The potential becomes the first offset voltage Vosp.
入力期間では、第1オフセット補償用スイッチSW4aは、オペアンプAMPの第2入力端子IN2に接続されている。このため、第1参照電圧用キャパシタCsaの両端には、第1オフセット電圧Vospと第2オフセット電圧Vosmが印加されており、その電圧差に応じた電荷が蓄積されている。同様に、入力期間では、第2オフセット補償用スイッチSW4bは、オペアンプAMPの第1入力端子IN1に接続されている。このため、第2参照電圧用キャパシタCsbの両端には、第1オフセット電圧Vospと第2オフセット電圧Vosmが印加されており、その電圧差に応じた電荷が蓄積されている。ここで、第1参照電圧用キャパシタCsaの容量をCsaとし、第2参照電圧用キャパシタCsbの容量をCsbとすると、入力期間において、第1参照電圧用キャパシタCsaのオペアンプAMP側の端子に蓄積される電荷量Q1(Csa)と第2参照電圧用キャパシタCsbのオペアンプAMP側の端子に蓄積される電荷量Q1(Csb)は、以下の数式2で表される。
In the input period, the first offset compensation switch SW4a is connected to the second input terminal IN2 of the operational amplifier AMP. Therefore, the first offset voltage Vosp and the second offset voltage Vosm are applied to both ends of the first reference voltage capacitor Csa, and charges corresponding to the voltage difference are accumulated. Similarly, in the input period, the second offset compensation switch SW4b is connected to the first input terminal IN1 of the operational amplifier AMP. Therefore, the first offset voltage Vosp and the second offset voltage Vosm are applied to both ends of the second reference voltage capacitor Csb, and charges corresponding to the voltage difference are accumulated. Here, if the capacitance of the first reference voltage capacitor Csa is Csa and the capacitance of the second reference voltage capacitor Csb is Csb, the first reference voltage capacitor Csa is accumulated in the terminal on the operational amplifier AMP side in the input period. The charge amount Q1 (Csb) and the charge amount Q1 (Csb) accumulated at the terminal on the operational amplifier AMP side of the second reference voltage capacitor Csb are expressed by the following
次に、単位変換回路2が出力期間のときの導通状態を説明する。図7に示されるように、出力期間では、第1キャパシタCf1aがオペアンプAMPの第1入力端子IN1と第1出力端子OUT1の間に接続され、第1入力端子IN1と第1出力端子OUT1の間にフィードバック接続が形成される。同様に、出力期間では、第2キャパシタCf1bがオペアンプAMPの第2入力端子IN2と第2出力端子OUT2の間に接続され、第2入力端子IN2と第2出力端子OUT2の間にフィードバック接続が形成される。このフィードバック接続により、オペアンプAMPの第1入力端子IN1の電位が第2オフセット電圧Vosmに維持され、オペアンプAMPの第2入力端子IN2の電位が第1オフセット電圧Vospに維持される。
Next, the conduction state when the
また、出力期間では、サブADコンバータ5がサブデジタル信号D[1:0]を生成する。DAコンバータ6aは、サブデジタル信号D[1:0]に基づいて、参照電圧DAP,DAMを生成する。第1オフセット補償用スイッチSW4aがDAコンバータ6aに接続されているので、第1参照電圧用キャパシタCsaの一方の端子には第1参照電圧DAPが印加される。このため、第1参照電圧用キャパシタCsaの両端には、第2オフセット電圧Vosmと第1参照電圧DAPが印加されており、その電圧差に応じた電荷が蓄積されている。同様に、第2オフセット補償用スイッチSW4bがDAコンバータ6aに接続されているので、第2参照電圧用キャパシタCsbの一方の端子には第2参照電圧DAMが印加される。このため、第2参照電圧用キャパシタCsbの両端には、第1オフセット電圧Vospと第2参照電圧DAMが印加されており、その電圧差に応じた電荷が蓄積されている。出力期間において、第1参照電圧用キャパシタCsaのオペアンプAMP側の端子に蓄積される電荷量Q2(Csa)と第2参照電圧用キャパシタCsbのオペアンプAMP側の端子に蓄積される電荷量Q2(Csb)は、以下の数式3で表される。
In the output period, the
ここで、図8に、比較例の場合の出力期間の導通状態を示す。比較例は、オフセット補償用スイッチSW4a,SW4bが設けられていない例である。このため、比較例では、入力期間において参照電圧用キャパシタCsa,Csbにオフセット電圧がサンプリングされておらず、電荷が蓄積していない。出力期間の接続状態では、オペアンプAMPの第1入力端子IN1と第1参照電圧用キャパシタCsaと第1キャパシタCf1aを接続する配線が閉じている。このため、この閉配線では、電荷保存の法則により、入力期間において第1キャパシタCf1aに蓄積した電荷と出力期間において第1キャパシタCf1aと第1参照電圧用キャパシタCsaに蓄積される電荷が一致する。出力期間において、第1キャパシタCf1aのキャパシタ用スイッチSW1a側の端子に蓄積する電荷量をQ2(Cf1a)とすると、以下の数式4で表される。 Here, FIG. 8 shows a conduction state in the output period in the comparative example. The comparative example is an example in which the offset compensation switches SW4a and SW4b are not provided. For this reason, in the comparative example, the offset voltage is not sampled in the reference voltage capacitors Csa and Csb in the input period, and no charge is accumulated. In the connection state in the output period, the wiring connecting the first input terminal IN1, the first reference voltage capacitor Csa, and the first capacitor Cf1a of the operational amplifier AMP is closed. Therefore, in this closed wiring, according to the law of charge conservation, the charge accumulated in the first capacitor Cf1a in the input period and the charge accumulated in the first capacitor Cf1a and the first reference voltage capacitor Csa in the output period match. Assuming that the amount of charge accumulated at the terminal on the capacitor switch SW1a side of the first capacitor Cf1a in the output period is Q2 (Cf1a), the following expression 4 is obtained.
数式4を、Q2(Cf1a)に関して整理すると、以下の数式5で表される。
When Formula 4 is arranged with respect to Q2 (Cf1a), it is expressed by
同様に、出力期間の接続状態では、オペアンプAMPの第2入力端子IN2と第2参照電圧用キャパシタCsbと第2キャパシタCf1bを接続する配線が閉じている。このため、この閉配線では、電荷保存の法則により、入力期間において第2キャパシタCf1bに蓄積した電荷と出力期間において第2キャパシタCf1bと第2参照電圧用キャパシタCsbに蓄積される電荷が一致する。出力期間において、第2キャパシタCf1bのキャパシタ用スイッチSW1b側の端子に蓄積する電荷量をQ2(Cf1b)とすると、以下の数式6で表される。 Similarly, in the connection state in the output period, the wiring connecting the second input terminal IN2, the second reference voltage capacitor Csb, and the second capacitor Cf1b of the operational amplifier AMP is closed. Therefore, in this closed wiring, according to the law of charge conservation, the charge accumulated in the second capacitor Cf1b in the input period and the charge accumulated in the second capacitor Cf1b and the second reference voltage capacitor Csb in the output period coincide. If the amount of charge accumulated at the terminal on the capacitor switch SW1b side of the second capacitor Cf1b in the output period is Q2 (Cf1b), it is expressed by the following Equation 6.
数式6を、Q2(Cf1b)に関して整理すると、以下の数式7で表される。
When formula 6 is arranged with respect to Q2 (Cf1b), it is expressed by
オペアンプAMPの第1入力端子IN1の電位は第2オフセット電圧Vosmなので、第1出力電圧Voutpの電圧は、第1キャパシタCf1aの電位差に第2オフセット電圧Vosmを加えたものとなる。第1キャパシタCf1aの電位差は、第1キャパシタCf1aに蓄積している電荷量を第1キャパシタCf1aの容量Cf1aで除することで求められる。すなわち、数式5を第1キャパシタCf1aの容量Cf1aで除するとともに正負を逆転させたものに第2オフセット電圧Vosmを加えると、第1出力電圧Voutpが求められる。同様に、オペアンプAMPの第2入力端子IN2の電位は第1オフセット電圧Vospなので、第2出力電圧Voutmの電圧は、第2キャパシタCf1bの電位差に第1オフセット電圧Vospを加えたものとなる。第2キャパシタCf1bの電位差は、第2キャパシタCf1bに蓄積している電荷量を第2キャパシタCf1bの容量で除することで求められる。すなわち、数式7を第2キャパシタCf1bの容量Cf1bで除するとともに正負を逆転させたものに第1オフセット電圧Vospを加えると、第2出力電圧Voutmが求められる。第1出力電圧Voutpと第2出力電圧Voutmは、以下の数式8で表される。
Since the potential of the first input terminal IN1 of the operational amplifier AMP is the second offset voltage Vosm, the voltage of the first output voltage Voutp is obtained by adding the second offset voltage Vosm to the potential difference of the first capacitor Cf1a. The potential difference of the first capacitor Cf1a is obtained by dividing the amount of charge accumulated in the first capacitor Cf1a by the capacitance Cf1a of the first capacitor Cf1a. That is, when the second offset voltage Vosm is added to the result obtained by dividing
ここで、各キャパシタCf1a,Cf1b,Csa,Csbの容量を「Cf1a=Cf1b=Csa=Csb=C」とすると、差動出力信号AOUTは、以下の数式9で表される。
数式9に示されるように、比較例の場合、オペアンプAMPのオフセット電圧に基づいて、差動出力信号Voutには2(Vosm−Vosp)のオフセット誤差が重畳している。 As shown in Equation 9, in the case of the comparative example, an offset error of 2 (Vosm−Vosp) is superimposed on the differential output signal Vout based on the offset voltage of the operational amplifier AMP.
一方、本実施例の場合、図7に示されるように、オフセット補償用スイッチSW4a,SW4bが設けられており、参照電圧用キャパシタCsa,Csbには、入力期間においてオフセット電圧に応じた電荷が蓄積される。これにより、電荷保存の法則を適用すると、数式4及び6は、以下の数式10で表される。 On the other hand, in this embodiment, as shown in FIG. 7, offset compensation switches SW4a and SW4b are provided, and charges corresponding to the offset voltage are stored in the reference voltage capacitors Csa and Csb in the input period. Is done. Accordingly, when the law of conservation of electric charge is applied, Expressions 4 and 6 are expressed by Expression 10 below.
このため、数式5及び7も、以下の数式11で表される。
For this reason,
また、第1出力電圧Voutpと第2出力電圧Voutmも、以下の数式12で表される。
Further, the first output voltage Voutp and the second output voltage Voutm are also expressed by
各キャパシタCf1a,Cf1b,Csa,Csbの容量を「Cf1a=Cf1b=Csa=Csb=C」とすると、差動出力信号AOUTは、以下の数式13で表される。
数式13に示されるように、本実施例では、比較例の場合に現れる2(Vosm−Vosp)のオフセット誤差が消失している。本実施例では、入力期間において、第1参照電圧用キャパシタCsaにはオペアンプAMPの第1入力端子IN1の電位を基準として第2入力端子IN2側のオフセット電圧がサンプリングされ、第2参照電圧用キャパシタCsbにはオペアンプAMPの第2入力端子IN2の電位を基準として第1入力端子IN1側のオフセット電圧がサンプリングされる。これにより、オペアンプAMPから出力される第1出力電圧Voutpと第2出力電圧Voutmのそれぞれに現れるオフセット電圧が同相成分のみとなる(数式12参照)。この結果、本実施例では、作動出力信号AOUTにオフセット電圧の影響が現れない。本実施例では、オペアンプAMPのオフセット電圧の影響が抑えられ、2倍増幅の精度が向上する。 As shown in Formula 13, in this embodiment, the offset error of 2 (Vosm−Vosp) that appears in the comparative example disappears. In this embodiment, during the input period, the offset voltage on the second input terminal IN2 side is sampled in the first reference voltage capacitor Csa on the basis of the potential of the first input terminal IN1 of the operational amplifier AMP, and the second reference voltage capacitor is sampled. The offset voltage on the first input terminal IN1 side is sampled at Csb with reference to the potential of the second input terminal IN2 of the operational amplifier AMP. As a result, the offset voltage appearing in each of the first output voltage Voutp and the second output voltage Voutm output from the operational amplifier AMP becomes only the in-phase component (see Expression 12). As a result, in this embodiment, the influence of the offset voltage does not appear in the operation output signal AOUT. In this embodiment, the influence of the offset voltage of the operational amplifier AMP is suppressed, and the accuracy of the double amplification is improved.
(変形例)
図9に示される変形例の単位変換回路12は、キャパシタ用スイッチSW1a,SW1bの寄生容量に対策が施されていることを特徴としている。この単位変換回路12は、電荷補償部9A,9Bと調整用キャパシタCca,Ccbを備えていることを特徴としている。
(Modification)
The
第1電荷補償部9Aは、第1電荷補償用キャパシタCaと第1電荷補償用スイッチSW5aを有している。第1電荷補償用キャパシタCaは、一方の端子が第1キャパシタCf1aに接続されており、他方の端子が第1電荷補償用スイッチSW5aに接続されている。第1電荷補償用スイッチSW5aは、入力期間において第2入力電圧端子Tinmに接続し、出力期間においてオペアンプAMPの第2入力端子IN2に接続可能に構成されている。第2電荷補償部9Bは、第2電荷補償用キャパシタCbと第2電荷補償用スイッチSW5bを有している。第2電荷補償用キャパシタCbは、一方の端子が第2キャパシタCf1bに接続されており、他方の端子が第2電荷補償用スイッチSW5bに接続されている。第2電荷補償用スイッチSW5bは、入力期間において第1入力電圧端子Tinpに接続し、出力期間においてオペアンプの第1入力端子IN1に接続可能に構成されている。
The first
第1調整用キャパシタCcaは、一方の端子がオペアンプAMPの第1入力端子IN1に接続されており、他方の端子が第1調整用スイッチSW6aに接続されている。第1調整用スイッチSW6aは、入力期間において第1調整用キャパシタCcaの他方の端子をオペアンプAMPの第2入力端子IN2に接続し、出力期間において第1調整用キャパシタCcaの他方の端子をグランド電位(0V)に接続可能に構成されている。第2調整用キャパシタCcbは、一方の端子がオペアンプAMPの第2入力端子IN2に接続されており、他方の端子が第2調整用スイッチSW6bに接続されている。第2調整用スイッチSW6bは、入力期間において第2調整用キャパシタCcbの他方の端子をオペアンプAMPの第1入力端子IN1に接続し、出力期間において第2調整用キャパシタCcbの一方の端子をグランド電位(0V)に接続可能に構成されている。 One terminal of the first adjustment capacitor Cca is connected to the first input terminal IN1 of the operational amplifier AMP, and the other terminal is connected to the first adjustment switch SW6a. The first adjustment switch SW6a connects the other terminal of the first adjustment capacitor Cca to the second input terminal IN2 of the operational amplifier AMP in the input period, and connects the other terminal of the first adjustment capacitor Cca to the ground potential in the output period. It can be connected to (0V). The second adjustment capacitor Ccb has one terminal connected to the second input terminal IN2 of the operational amplifier AMP and the other terminal connected to the second adjustment switch SW6b. The second adjustment switch SW6b connects the other terminal of the second adjustment capacitor Ccb to the first input terminal IN1 of the operational amplifier AMP during the input period, and connects one terminal of the second adjustment capacitor Ccb to the ground potential during the output period. It can be connected to (0V).
次に、変形例の単位変換回路2の動作を説明する。なお、上述した実施例と共通する部分に関しては、その説明を省略する。まず、変形例の単位変換回路12が入力期間のときの導通状態を説明する。
Next, the operation of the
図10に示されるように、入力期間では、第1電荷補償部9Aの第1電荷補償用スイッチSW5aが第2入力電圧端子Tinmに接続している。このとき、第1電荷補償用キャパシタCaの両端にはそれぞれ、第2入力電圧Vinmが印加されているので、第1電荷補償用キャパシタCaの両端には電位差が生じない。このため、入力期間では、第1電荷補償用キャパシタCaには電荷が蓄積されない。同様に、入力期間では、第2電荷補償部9Bの第2電荷補償用スイッチSW5bが第1入力電圧端子Tinpに接続している。このとき、第2電荷補償用キャパシタCbの両端にはそれぞれ、第1入力電圧Vinpが印加されているので、第2電荷補償用キャパシタCbの両端には電位差が生じない。このため、入力期間では、第2電荷補償用キャパシタCbには電荷が蓄積されない。
As shown in FIG. 10, in the input period, the first charge compensation switch SW5a of the first
入力期間では、第1調整用スイッチSW6aは、オペアンプAMPの第2入力端子IN2に接続されている。このため、第1調整用キャパシタCcaの両端には、第1オフセット電圧Vospと第2オフセット電圧Vosmが印加されており、その電圧差に応じた電荷が蓄積されている。同様に、入力期間では、第2調整用スイッチSW6bは、オペアンプAMPの第1入力端子IN1に接続されている。このため、第2調整用キャパシタCcbの両端には、第1オフセット電圧Vospと第2オフセット電圧Vosmが印加されており、その電圧差に応じた電荷が蓄積されている。第1調整用キャパシタCcaの容量をCcaとし、第2調整用キャパシタCcbの容量をCcbとすると、入力期間において、第1調整用キャパシタCcaのオペアンプAMPの第1入力端子IN1側の端子に蓄積される電荷量Q1(Cca)と第2調整用キャパシタCcbのオペアンプAMPの第2入力端子IN2側の端子に蓄積される電荷量Q1(Ccb)は、以下の数式14で表される。 In the input period, the first adjustment switch SW6a is connected to the second input terminal IN2 of the operational amplifier AMP. Therefore, the first offset voltage Vosp and the second offset voltage Vosm are applied to both ends of the first adjustment capacitor Cca, and charges corresponding to the voltage difference are accumulated. Similarly, in the input period, the second adjustment switch SW6b is connected to the first input terminal IN1 of the operational amplifier AMP. Therefore, the first offset voltage Vosp and the second offset voltage Vosm are applied to both ends of the second adjustment capacitor Ccb, and charges corresponding to the voltage difference are accumulated. If the capacitance of the first adjustment capacitor Cca is Cca and the capacitance of the second adjustment capacitor Ccb is Ccb, the first adjustment capacitor Cca is stored in the terminal on the first input terminal IN1 side of the operational amplifier AMP of the first adjustment capacitor Cca in the input period. The amount of charge Q1 (Cca) and the amount of charge Q1 (Ccb) accumulated at the terminal on the second input terminal IN2 side of the operational amplifier AMP of the second adjustment capacitor Ccb are expressed by Equation 14 below.
ここで、スイッチSW1a,1b,5a,5bに関して考察する。これらのスイッチSW1a,1b,5a,5bは、トランジスタで構成されていることから、寄生容量を有している。また、これらのスイッチSW1a,1b,5a,5bには、入力期間において、第1入力電圧Vinp又は第2入力電圧Vinmが印加されている。このため、これらスイッチSW1a,1b,5a,5bには、その寄生容量と入力電圧Vinp,Vinmに応じて電荷が蓄積される。図10に示されるように、キャパシタ用スイッチSW1aの寄生容量をCpxaとし、キャパシタ用スイッチSW1bの寄生容量をCpxbとし、第1電荷補償用スイッチSW5aの寄生容量をCpyaとし、第2電荷補償用スイッチSW5bの寄生容量をCpybとすると、入力期間において、キャパシタ用スイッチSW1aに蓄積する電荷量Q1(SW1a)とキャパシタ用スイッチSW1bに蓄積する電荷量Q1(SW1b)と第1電荷補償用スイッチSW5aに蓄積する電荷量Q1(SW5a)と第2電荷補償用スイッチSW5bに蓄積する電荷量Q1(SW5b)は、以下の数式15で表される。 Here, the switches SW1a, 1b, 5a, 5b are considered. Since these switches SW1a, 1b, 5a, 5b are composed of transistors, they have parasitic capacitances. Further, the first input voltage Vinp or the second input voltage Vinm is applied to these switches SW1a, 1b, 5a, 5b during the input period. For this reason, electric charges are accumulated in these switches SW1a, 1b, 5a, 5b according to the parasitic capacitance and the input voltages Vinp, Vinm. As shown in FIG. 10, the parasitic capacitance of the capacitor switch SW1a is Cpxa, the parasitic capacitance of the capacitor switch SW1b is Cpxb, the parasitic capacitance of the first charge compensation switch SW5a is Cpya, and the second charge compensation switch. If the parasitic capacitance of SW5b is Cpyb, the charge amount Q1 (SW1a) stored in the capacitor switch SW1a, the charge amount Q1 (SW1b) stored in the capacitor switch SW1b, and the first charge compensation switch SW5a are stored in the input period. The charge amount Q1 (SW5a) to be stored and the charge amount Q1 (SW5b) stored in the second charge compensation switch SW5b are expressed by the following Expression 15.
次に、変形例の単位変換回路12が出力期間のときの導通状態を説明する。図11に示されるように、出力期間では、キャパシタ用スイッチSW1aがオペアンプAMPの第1入力端子IN1に接続され、第1電荷補償用スイッチSW5aがオペアンプAMPの第2入力端子IN2に接続される。このため、第1電荷補償用キャパシタCaの両端には、第1オフセット電圧Vospと第2オフセット電圧Vosmが印加されており、その電圧差に応じた電荷が蓄積されている。同様に、出力期間では、キャパシタ用スイッチSW1bがオペアンプAMPの第2入力端子IN2に接続され、第2電荷補償用スイッチSW5bがオペアンプAMPの第1入力端子IN1に接続される。このため、第2電荷補償用キャパシタCbの両端には、第1オフセット電圧Vospと第2オフセット電圧Vosmが印加されており、その電圧差に応じた電荷が蓄積されている。
Next, a conduction state when the
出力期間において、第1電荷補償用キャパシタCaのオペアンプAMPの第1入力端子IN1に接続される端子に蓄積される電荷量Q2(Ca)と第2入力端子IN2に接続される端子に蓄積される電荷量Q’2(Ca)、及び第2電荷補償用キャパシタCbのオペアンプAMPの第2入力端子IN2に接続される端子に蓄積される電荷量Q2(Cb)と第1入力端子IN1に接続される端子に蓄積される電荷量Q’2(Cb)は、以下の数式16で表される。 In the output period, the charge amount Q2 (Ca) stored in the terminal connected to the first input terminal IN1 of the operational amplifier AMP of the first charge compensation capacitor Ca and the terminal connected to the second input terminal IN2 are stored. The charge amount Q′2 (Ca) and the charge amount Q2 (Cb) accumulated in the terminal connected to the second input terminal IN2 of the operational amplifier AMP of the second charge compensation capacitor Cb are connected to the first input terminal IN1. The amount of charge Q′2 (Cb) stored in the terminal is expressed by the following Expression 16.
また、出力期間では、第1調整用スイッチSW6aがグランド電位(0V)に接続される。このため、第1調整用キャパシタCcaの両端には、第2オフセット電圧Vosmとグランド電位(0V)が印加されており、その電圧差に応じた電荷が蓄積されている。同様に、第2調整用スイッチSW6bがグランド電位(0V)に接続される。このため、第2調整用キャパシタCcbの両端には、第1オフセット電圧Vospとグランド電位(0V)が印加されており、その電圧差に応じた電荷が蓄積されている。出力期間において、第1調整用キャパシタCcaのオペアンプAMP側の端子に蓄積される電荷量Q2(Cca)と第2調整用キャパシタCcbのオペアンプAMP側の端子に蓄積される電荷量Q2(Ccb)は、以下の数式17で表される。 In the output period, the first adjustment switch SW6a is connected to the ground potential (0 V). Therefore, the second offset voltage Vosm and the ground potential (0 V) are applied to both ends of the first adjustment capacitor Cca, and charges corresponding to the voltage difference are accumulated. Similarly, the second adjustment switch SW6b is connected to the ground potential (0 V). Therefore, the first offset voltage Vosp and the ground potential (0 V) are applied to both ends of the second adjustment capacitor Ccb, and charges corresponding to the voltage difference are accumulated. In the output period, the amount of charge Q2 (Cca) accumulated at the terminal on the operational amplifier AMP side of the first adjustment capacitor Cca and the amount of charge Q2 (Ccb) accumulated at the terminal on the operational amplifier AMP side of the second adjustment capacitor Ccb are: And expressed by the following Equation 17.
また、出力期間では、キャパシタ用スイッチSW1aと第2電荷補償用スイッチSW5bには第2オフセット電圧Vosmが印加されており、キャパシタ用スイッチSW1bと第1電荷補償用スイッチSW5aには第1オフセット電圧Vospが印加されている。出力期間において、キャパシタ用スイッチSW1aに蓄積する電荷量Q2(SW1a)とキャパシタ用スイッチSW1bに蓄積する電荷量Q2(SW1b)と第1電荷補償用スイッチSW5aに蓄積する電荷量Q2(SW5a)と第2電荷補償用スイッチSW5bに蓄積する電荷量Q2(SW5b)は、以下の数式18で表される。 In the output period, the second offset voltage Vosm is applied to the capacitor switch SW1a and the second charge compensation switch SW5b, and the first offset voltage Vosp is applied to the capacitor switch SW1b and the first charge compensation switch SW5a. Is applied. In the output period, the charge amount Q2 (SW1a) accumulated in the capacitor switch SW1a, the charge amount Q2 (SW1b) accumulated in the capacitor switch SW1b, the charge amount Q2 (SW5a) accumulated in the first charge compensation switch SW5a, and the first The charge amount Q2 (SW5b) accumulated in the two-charge compensation switch SW5b is expressed by the following Expression 18.
ここで、オペアンプAMPの第1入力端子IN1に接続される閉配線において、入力期間と出力期間に対して電荷保存の法則を適用する。出力期間において、第1キャパシタCf1aのキャパシタ用スイッチSW1a側の端子に蓄積する電荷量をQ2(Cf1a)とすると、以下の数式19で表される。 Here, in the closed wiring connected to the first input terminal IN1 of the operational amplifier AMP, the law of charge conservation is applied to the input period and the output period. Assuming that the amount of charge accumulated at the terminal on the capacitor switch SW1a side of the first capacitor Cf1a in the output period is Q2 (Cf1a), the following equation 19 is obtained.
数式19を、Q2(Cf1a)に関して整理すると、以下の数式20で表される。 When formula 19 is arranged with respect to Q2 (Cf1a), it is expressed by the following formula 20.
同様に、オペアンプAMPの第2入力端子IN2に接続される閉配線において、入力期間と出力期間に対して電荷保存の法則を適用する。出力期間において、第2キャパシタCf1bのキャパシタ用スイッチSW1b側の端子に蓄積する電荷量をQ2(Cf1b)とすると、以下の数式21で表される。 Similarly, in the closed wiring connected to the second input terminal IN2 of the operational amplifier AMP, the law of charge conservation is applied to the input period and the output period. Assuming that the amount of charge accumulated at the terminal on the capacitor switch SW1b side of the second capacitor Cf1b in the output period is Q2 (Cf1b), the following expression 21 is obtained.
数式21を、Q2(Cf1b)に関して整理すると、以下の数式22で表される。 When formula 21 is arranged with respect to Q2 (Cf1b), it is expressed by the following formula 22.
第1出力電圧Voutpの電圧は、第1キャパシタCf1aの電位差に第2オフセット電圧Vosmを加えたものとなる。第1キャパシタCf1aの電位差は、第1キャパシタCf1aに蓄積している電荷量を第1キャパシタCf1aの容量Cf1aで除することで求められる。すなわち、数式20を第1キャパシタCf1aの容量Cf1aで除するとともに正負を逆転させたものに第2オフセット電圧Vosmを加えると、第1出力電圧Voutpが求められる。同様に、第2出力電圧Voutmの電圧は、第2キャパシタCf1bの電位差に第1オフセット電圧Vospを加えたものとなる。第2キャパシタCf1bの電位差は、第2キャパシタCf1bに蓄積している電荷量を第2キャパシタCf1bの容量で除することで求められる。すなわち、数式22を第2キャパシタCf1bの容量Cf1bで除するとともに正負を逆転させたものに第1オフセット電圧Voutpを加えると、第2出力電圧Voutmが求められる。第1出力電圧Voutpと第2出力電圧Voutmは、以下の数式23で表される。 The voltage of the first output voltage Voutp is obtained by adding the second offset voltage Vosm to the potential difference of the first capacitor Cf1a. The potential difference of the first capacitor Cf1a is obtained by dividing the amount of charge accumulated in the first capacitor Cf1a by the capacitance Cf1a of the first capacitor Cf1a. That is, when the second offset voltage Vosm is added to a value obtained by dividing Equation 20 by the capacitance Cf1a of the first capacitor Cf1a and reversing the positive and negative values, the first output voltage Voutp is obtained. Similarly, the voltage of the second output voltage Voutm is obtained by adding the first offset voltage Vosp to the potential difference of the second capacitor Cf1b. The potential difference of the second capacitor Cf1b is obtained by dividing the amount of charge accumulated in the second capacitor Cf1b by the capacitance of the second capacitor Cf1b. That is, when the first offset voltage Voutp is added to the equation 22 divided by the capacitance Cf1b of the second capacitor Cf1b and reversed in polarity, the second output voltage Voutm is obtained. The first output voltage Voutp and the second output voltage Voutm are expressed by Equation 23 below.
ここで、各キャパシタCf1a,Cf1b,Csa,Csbの容量を「Cf1a=Cf1b=Csa=Csb=C」とし、各キャパシタ用スイッチSW1a,SW1b,SW4a,SW4bの寄生容量を「Cpxa=Cpxb=Cpya=Cpyb=Cp」とし、調整用キャパシタCca,Ccbと補償用キャパシタCa,Cbを「Cca=Ccb=4Ca+2Cp=4Cb+2Cp」とすると、第1出力電圧Voutpと第2出力電圧Voutmは、以下の数式24で表される。
差動出力信号AOUTは、以下の数式25で表される。
数式25に示されるように、本実施例では、差動出力信号AOUTにオフセット電圧の影響が現れない。さらに、本実施例の場合、電荷補償部9A,9Bが設けられており、出力期間において、第1電荷補償部9Aの第1電荷補償用スイッチSW4aがオペアンプAMPの第2入力端子IN2を含む閉配線に接続され、第2電荷補償部9Bの第2電荷補償用スイッチSW4bがオペアンプAMPの第1入力端子IN1を含む閉配線に接続される。これにより、第1電荷補償部9Aの第1電荷補償用スイッチSW4aの寄生容量に蓄積した電荷が、オペアンプAMPの第2入力端子IN2を含む閉配線に放電され、第2電荷補償部9Bの第2電荷補償用スイッチ4bの寄生容量に蓄積した電荷が、オペアンプAMPの第1入力端子IN1を含む閉配線に放電される。具体的には、第1電荷補償部9Aの第1電荷補償用スイッチSW4aの寄生容量に蓄積する電荷は、キャパシタ用スイッチSW1aの寄生容量に蓄積する電荷とその電荷量が等しい。このため、第1電荷補償部9Aが設けられていると、これら電荷の影響はオペアンプAMPの出力に対して同相成分となり、それらが相殺されることによって寄生容量の影響が消失する。同様に、第2電荷補償部9Bの第2電荷補償用スイッチSW4bの寄生容量に蓄積する電荷は、キャパシタ用スイッチSW1bの寄生容量に蓄積する電荷とその電荷量が等しい。このため、第2電荷補償部9Bが設けられていると、これら電荷の影響はオペアンプAMPの出力に対して同相成分となり、それらが相殺されることによって寄生容量の影響が消失する。本実施例では、寄生容量の影響が抑えられ、2倍増幅の精度が向上する。
As shown in Expression 25, in this embodiment, the influence of the offset voltage does not appear in the differential output signal AOUT. Furthermore, in the case of the present embodiment,
図12に示されるように、巡回型AD変換器100は、アナログの差動入力信号AINを複数ビットのデジタル出力信号DOUTに変換して出力するものであり、単位変換回路102とエンコーダ104を備えている。
As shown in FIG. 12, the
単位変換回路102は、差動入力信号AINが入力するように構成されているとともに、出力を入力として巡回するように構成されている。単位変換回路102はまず、最上位ビットに対応するサブデジタル信号D1[1:0]を生成するとともに、差動入力信号AINを2倍増幅して所定の参照電圧を加算した差動出力信号AOUTを出力する。単位変換回路102は、その差動出力信号AOUTを巡回させて差動入力信号AINとして受け取り、最上位ビットよりも1桁下位のビットに対応するサブデジタル信号D2[1:0]を生成するとともに、受け取った差動入力信号AINを2倍増幅して所定の参照電圧を加算した差動出力信号AOUTを出力する。
The
このように、巡回型AD変換器100では、単位変換回路102が巡回動作を行っており、差動入力信号AINを上位ビットから順に検出し、複数のサブデジタル信号に変換する。エンコーダ4は、単位変換回路102が出力するサブデジタル信号を所定の演算式でエンコードし、アナログの差動入力信号AINに対応するデジタル出力信号DOUTを生成する。
In this way, in the
図13に、単位変換回路102の回路図を示す。なお、第1実施例の単位変換回路2と共通する構成要素に関しては共通の符号を付し、その説明を省略する。単位変換回路102は、第3キャパシタCf2aと、第4キャパシタCf2bと、複数のスイッチSWを備えていることを特徴としている。
FIG. 13 shows a circuit diagram of the
第3キャパシタCf2aは、一方の端子がオペアンプAMPの第1出力端子OUT1に接続されており、他方の端子がスイッチSW7aに接続されている。第3キャパシタCf2aは、スイッチSW7aの切換えによって、オペアンプAMPの第1入力端子IN1と第1出力端子OUT1の間、又は、オペアンプAMPの第1出力端子OUT1と第2出力端子OUT2の間のいずれかに接続可能に構成されている。同様に、第4キャパシタCf2bは、一方の端子がオペアンプAMPの第2出力端子OUT2に接続されており、他方の端子がスイッチSW7bに接続されている。第4キャパシタCf2bは、スイッチSW7bの切換えによって、オペアンプAMPの第2入力端子IN2と第2出力端子OUT2の間、又は、オペアンプAMPの第1出力端子OUT1と第2出力端子OUT2の間のいずれかに接続可能に構成されている。 The third capacitor Cf2a has one terminal connected to the first output terminal OUT1 of the operational amplifier AMP and the other terminal connected to the switch SW7a. The third capacitor Cf2a is either between the first input terminal IN1 and the first output terminal OUT1 of the operational amplifier AMP or between the first output terminal OUT1 and the second output terminal OUT2 of the operational amplifier AMP by switching the switch SW7a. It is configured to be connectable to. Similarly, the fourth capacitor Cf2b has one terminal connected to the second output terminal OUT2 of the operational amplifier AMP and the other terminal connected to the switch SW7b. The fourth capacitor Cf2b is either between the second input terminal IN2 and the second output terminal OUT2 of the operational amplifier AMP or between the first output terminal OUT1 and the second output terminal OUT2 of the operational amplifier AMP by switching the switch SW7b. It is configured to be connectable to.
また、この単位変換回路102では、第1実施例の単位変換回路2と比較すると、第1キャパシタCf1aが、キャパシタ用スイッチSW1a,SW2aの切換えによって、第1入力電圧端子Tinpと第2入力電圧端子Tinmの間、オペアンプAMPの第1入力端子IN1と第1出力端子OUT1の間に加えて、オペアンプAMPの第1出力端子OUT1と第2出力端子OUT2の間のいずれかに接続可能に構成されている。同様に、第2キャパシタCf1bは、キャパシタ用スイッチSW1b,SW2bの切換えによって、第1入力電圧端子Tinpと第2入力電圧端子Tinmの間、オペアンプAMPの第2入力端子IN2と第2出力端子OUT2の間に加えて、オペアンプAMPの第1出力端子OUT1と第2出力端子OUT2の間のいずれかに接続可能に構成されている。
In the
図14に、単位変換回路102のタイミング図を示す。単位変換回路102は、クロックCLKに同期しており、3つの期間を1サイクルとする複数のサイクルを実施する。図14に示されるように、単位変換回路102では、奇数サイクルと偶数サイクルに区別することができる。第1キャパシタCf1aと第2キャパシタCf1bは奇数サイクルに対応して動作し、第3キャパシタCf2aと第4キャパシタCf2bは偶数サイクルに対応して動作する。
FIG. 14 shows a timing chart of the
まず、単位変換回路102が第0期間(図14参照)のときの導通状態を説明する。図15に示されるように、第0期間では、第1キャパシタCf1aが第1入力電圧端子Tinpと第2入力電圧端子Tinmの間に接続されており、第1キャパシタCf1aに第1入力電圧Vinpと第2入力電圧Vinmの差電圧が印加され、差動入力信号がサンプリングされる。同様に、第0期間では、第2キャパシタCf1bが第1入力電圧端子Tinpと第2入力電圧端子Tinmの間に接続されており、第2キャパシタCf1bに第1入力電圧Vinpと第2入力電圧Vinmの差電圧が印加され、差動入力信号がサンプリングされる。さらに、第0期間では、サブADコンバータ5に第1入力電圧Vinpと第2入力電圧Vinmが入力しており、サブADコンバータ5がサブデジタル信号D[1:0]を生成する。DAコンバータ6aは、サブデジタル信号D[1:0]を記憶する。
First, the conduction state when the
次に、単位変換回路102が初期化期間(図14参照)のときの導通状態を説明する。図16に示されるように、初期化期間では、第1初期化用スイッチ3aがオペアンプAMPの第1入力端子IN1と第1出力端子OUT1の間を短絡し、第2初期化用スイッチ3bがオペアンプAMPの第2入力端子IN2と第2出力端子OUT2の間を短絡する。このとき、第1オフセット補償用スイッチS4aがオペアンプAMPの第2入力端子IN2に接続され、第2オフセット補償用スイッチ4bがオペアンプAMPの第1入力端子IN1に接続される。これにより、第1参照電圧用キャパシタCsaと第2参照電圧用キャパシタCsbにはオフセット電圧がサンプリングされる。
Next, a conduction state when the
次に、単位変換回路102が第1入出力期間(図14参照)のときの導通状態を説明する。図17に示されるように、第1入出力期間では、第1キャパシタCf1aがオペアンプAMPの第1入力端子IN1と第1出力端子OUT1の間に接続され、第1入力端子IN1と第1出力端子OUT1の間にフィードバック接続が形成される。同様に、第1入出力期間では、第2キャパシタCf1bがオペアンプAMPの第2入力端子IN2と第2出力端子OUT2の間に接続され、第2入力端子IN2と第2出力端子OUT2の間にフィードバック接続が形成される。
Next, a conduction state when the
また、DAコンバータ6aは、記憶されているサブデジタル信号D[1:0]に基づいて、参照電圧DAP,DAMを生成し、その参照電圧DAP,DAMを参照電圧用キャパシタCsa,Csbに印加する。この導通状態は、第1実施例の場合と同様である。これにより、第1入出力期間では、第1キャパシタCf1aと第2キャパシタCf1bと第1参照電圧用キャパシタCsaと第2参照電圧用キャパシタCsbによって、オペアンプAMPのオフセット電圧の影響が抑制された差動出力信号AOUTが出力される。
The
さらに、第1入出力期間では、第3キャパシタCf2aがオペアンプAMPの第1出力端子OUT1と第2出力端子OUT2の間に接続されており、第3キャパシタCf2aに第1出力電圧Voutpと第2出力電圧Voutmの差電圧が印加され、差動出力信号(次のサイクルの差動入力信号でもある)がサンプリングされる。同様に、第1入出力期間では、第4キャパシタCf2bがオペアンプAMPの第1出力端子OUT1と第2出力端子OUT2の間に接続されており、第4キャパシタCf2bに第1出力電圧Voutpと第2出力電圧Voutmの差電圧が印加され、差動出力信号(次のサイクルの差動入力信号でもある)がサンプリングされる。 Further, in the first input / output period, the third capacitor Cf2a is connected between the first output terminal OUT1 and the second output terminal OUT2 of the operational amplifier AMP, and the first output voltage Voutp and the second output are supplied to the third capacitor Cf2a. A differential voltage of the voltage Voutm is applied, and the differential output signal (which is also the differential input signal of the next cycle) is sampled. Similarly, in the first input / output period, the fourth capacitor Cf2b is connected between the first output terminal OUT1 and the second output terminal OUT2 of the operational amplifier AMP, and the first output voltage Voutp and the second output voltage are applied to the fourth capacitor Cf2b. A differential voltage of the output voltage Voutm is applied, and the differential output signal (which is also the differential input signal of the next cycle) is sampled.
さらに、第1入出力期間では、サブADコンバータ5に第1出力電圧Voutpと第2出力電圧Voutmが入力しており、サブADコンバータ5がサブデジタル信号D[1:0]を生成する。DAコンバータ6aは、サブデジタル信号D[1:0]を記憶する。
Further, in the first input / output period, the first output voltage Voutp and the second output voltage Voutm are input to the
次に、単位変換回路102が初期化期間(図14参照)になる。このときの導通状態は、上述した図16に示されるものであり、これにより、第1参照電圧用キャパシタCsaと第2参照電圧用キャパシタCsbにはオフセット電圧がサンプリングされる。
Next, the
次に、単位変換回路102が第2入出力期間(図14参照)のときの導通状態を説明する。図18に示されるように、第2入出力期間では、第3キャパシタCf2aがオペアンプAMPの第1入力端子IN1と第1出力端子OUT1の間に接続され、第1入力端子IN1と第1出力端子OUT1の間にフィードバック接続が形成される。同様に、第2入出力期間では、第4キャパシタCf2bがオペアンプAMPの第2入力端子IN2と第2出力端子OUT2の間に接続され、第2入力端子IN2と第2出力端子OUT2の間にフィードバック接続が形成される。
Next, a conduction state when the
また、DAコンバータ6aは、記憶されているサブデジタル信号D[1:0]に基づいて、参照電圧DAP,DAMを生成し、その参照電圧DAP,DAMを参照電圧用キャパシタCsa,Csbに印加する。この導通状態は、第1実施例の場合と同様である。これにより、第2入出力期間では、第3キャパシタCf2aと第4キャパシタCf2bと第1参照電圧用キャパシタCsaと第2参照電圧用キャパシタCsbによって、オペアンプAMPのオフセット電圧の影響が抑制された差動出力信号AOUTが出力される。
The
さらに、第2入出力期間では、第1キャパシタCf1aがオペアンプAMPの第1出力端子OUT1と第2出力端子OUT2の間に接続されており、第2キャパシタCf1aに第1出力電圧Voutpと第2出力電圧Voutmの差電圧が印加され、差動出力信号(次のサイクルの差動入力信号でもある)がサンプリングされる。同様に、第2入出力期間では、第2キャパシタCf1bがオペアンプAMPの第1出力端子OUT1と第2出力端子OUT2の間に接続されており、第2キャパシタCf1bに第1出力電圧Voutpと第2出力電圧Voutmの差電圧が印加され、差動出力信号(次のサイクルの差動入力信号でもある)がサンプリングされる。 Further, in the second input / output period, the first capacitor Cf1a is connected between the first output terminal OUT1 and the second output terminal OUT2 of the operational amplifier AMP, and the first output voltage Voutp and the second output are supplied to the second capacitor Cf1a. A differential voltage of the voltage Voutm is applied, and the differential output signal (which is also the differential input signal of the next cycle) is sampled. Similarly, in the second input / output period, the second capacitor Cf1b is connected between the first output terminal OUT1 and the second output terminal OUT2 of the operational amplifier AMP, and the first output voltage Voutp and the second output voltage are applied to the second capacitor Cf1b. A differential voltage of the output voltage Voutm is applied, and the differential output signal (which is also the differential input signal of the next cycle) is sampled.
さらに、第2入出力期間では、サブADコンバータ5に第1出力電圧Voutpと第2出力電圧Voutmが入力しており、サブADコンバータ5がサブデジタル信号D[1:0]を生成する。DAコンバータ6aは、サブデジタル信号D[1:0]を記憶する。
Further, in the second input / output period, the first output voltage Voutp and the second output voltage Voutm are input to the
上記したように、巡回型AD変換器100の単位変換回路102では、奇数サイクルに対応して第1キャパシタCf1aと第2キャパシタCf1bが差動入力信号のサンプリングと差動出力信号を生成し、偶数サイクルに対応して第3キャパシタCf2aと第4キャパシタCf2bが差動入力信号のサンプリングと差動出力信号を生成する。巡回型AD変換器100は、これらのサイクルを繰返すことによって、差動入力信号AINをデジタル信号DOUTに変換して出力する。
As described above, in the
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.
Tinp:第1入力電圧端子
Tinm:第2入力電圧端子
Toutp:第1出力電圧端子
Toutm:第2出力電圧端子
AMP:オペアンプ
Cf1a:第1キャパシタ
Cf1b:第2キャパシタ
Csa:第1参照電圧用キャパシタ
Csb:第2参照電圧用キャパシタ
6a:DAコンバータ
Tinp: first input voltage terminal Tinm: second input voltage terminal Toutp: first output voltage terminal Toutm: second output voltage terminal AMP: operational amplifier Cf1a: first capacitor Cf1b: second capacitor Csa: first reference voltage capacitor Csb : Second
Claims (4)
第2入力電圧が入力される第2入力電圧端子と、
第1入力端子、第2入力端子、第1出力端子及び第2出力端子を有するオペアンプと、
第1端子及び第2端子を有する第1キャパシタと、
第3端子及び第4端子を有する第2キャパシタと、
第5端子及び第6端子を有する第1参照電圧用キャパシタと、
第7端子及び第8端子を有する第2参照電圧用キャパシタと、を備え、
第1期間において、
前記第1入力端子は、前記第1出力端子に接続され、
前記第2入力端子は、前記第2出力端子に接続され、
前記第1端子は、前記第1入力電圧端子に接続され、
前記第2端子は、前記第2入力電圧端子に接続され、
前記第3端子は、前記第2入力電圧端子に接続され、
前記第4端子は、前記第1入力電圧端子に接続され、
前記第5端子は、前記第2入力端子に接続され、
前記第6端子は、前記第1入力端子に接続され、
前記第7端子は、前記第1入力端子に接続され、
前記第8端子は、前記第2入力端子に接続され、
前記第1期間と異なる第2期間において、
前記第1端子は、前記第1出力端子に接続され、
前記第2端子は、前記第1入力端子に接続され、
前記第3端子は、前記第2出力端子に接続され、
前記第4端子は、前記第2入力端子に接続され、
前記第5端子に、第1参照電圧が印加され、
前記第6端子は、前記第1入力端子に接続され、
前記第7端子に、第2参照電圧が印加され、
前記第8端子は、前記第2入力端子に接続される処理回路。 A first input voltage terminal to which a first input voltage is input;
A second input voltage terminal to which a second input voltage is input;
An operational amplifier having a first input terminal, a second input terminal, a first output terminal, and a second output terminal;
A first capacitor having a first terminal and a second terminal;
A second capacitor having a third terminal and a fourth terminal;
A first reference voltage capacitor having a fifth terminal and a sixth terminal;
A second reference voltage capacitor having a seventh terminal and an eighth terminal;
In the first period,
The first input terminal is connected to the first output terminal;
The second input terminal is connected to the second output terminal;
The first terminal is connected to the first input voltage terminal;
The second terminal is connected to the second input voltage terminal;
The third terminal is connected to the second input voltage terminal;
The fourth terminal is connected to the first input voltage terminal;
The fifth terminal is connected to the second input terminal;
The sixth terminal is connected to the first input terminal;
The seventh terminal is connected to the first input terminal;
The eighth terminal is connected to the second input terminal;
In a second period different from the first period,
The first terminal is connected to the first output terminal;
The second terminal is connected to the first input terminal;
The third terminal is connected to the second output terminal;
The fourth terminal is connected to the second input terminal;
A first reference voltage is applied to the fifth terminal;
The sixth terminal is connected to the first input terminal;
A second reference voltage is applied to the seventh terminal;
The eighth terminal is a processing circuit connected to the second input terminal.
請求項2に記載の処理回路と、を備え、
前記サブADコンバータは、差動入力信号と複数の閾値とを比較して、前記差動入力信号の電圧範囲に応じたサブデジタル信号を生成し、
DAコンバータを含む前記参照電圧生成部は、前記サブデジタル信号に基づいて前記第1参照電圧及び前記第2参照電圧を生成し、
前記差動入力信号は、前記第1入力電圧及び前記第2入力電圧から構成されるAD変換回路。 A sub AD converter;
A processing circuit according to claim 2,
The sub A / D converter compares the differential input signal and a plurality of threshold values, and generates a sub digital signal corresponding to the voltage range of the differential input signal,
The reference voltage generation unit including a DA converter generates the first reference voltage and the second reference voltage based on the sub-digital signal,
The differential input signal is an AD conversion circuit including the first input voltage and the second input voltage.
前記単位変換回路は、サブADコンバータ及び請求項2に記載の処理回路を有し、
前記サブADコンバータは、差動入力信号と複数の閾値とを比較して、前記差動入力信号の電圧範囲に応じた前記サブデジタル信号を生成し、
DAコンバータを含む前記参照電圧生成部は、前記サブデジタル信号に基づいて前記第1参照電圧及び前記第2参照電圧を生成し、
前記差動入力信号は、前記第1入力電圧及び前記第2入力電圧から構成されるAD変換回路。 An AD conversion circuit that generates a digital signal by correcting a plurality of sub-digital signals output from a unit conversion circuit,
The unit conversion circuit includes a sub AD converter and the processing circuit according to claim 2,
The sub A / D converter compares the differential input signal and a plurality of threshold values, and generates the sub digital signal according to a voltage range of the differential input signal,
The reference voltage generation unit including a DA converter generates the first reference voltage and the second reference voltage based on the sub-digital signal,
The differential input signal is an AD conversion circuit including the first input voltage and the second input voltage.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012043923A JP2013183194A (en) | 2012-02-29 | 2012-02-29 | Processing circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012043923A JP2013183194A (en) | 2012-02-29 | 2012-02-29 | Processing circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013183194A true JP2013183194A (en) | 2013-09-12 |
Family
ID=49273599
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012043923A Pending JP2013183194A (en) | 2012-02-29 | 2012-02-29 | Processing circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2013183194A (en) |
-
2012
- 2012-02-29 JP JP2012043923A patent/JP2013183194A/en active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4720842B2 (en) | Pipeline type A / D converter | |
US7683819B2 (en) | Analog-to-digital converting circuit | |
JP2002074976A (en) | Sample-and-hold amplifier circuit, pipeline type ad converter and pipeline type da converter both using the circuit | |
US7304598B1 (en) | Shared amplifier circuit | |
JP2016225951A (en) | Amplifier circuit and analog/digital conversion circuit | |
JP3839027B2 (en) | AD converter | |
JPH06120827A (en) | A/d converter | |
US10484003B2 (en) | A/D converter | |
JP2010283773A (en) | Switched capacitor circuit, and pipelined a/d conversion circuit with the same | |
EP3570436A1 (en) | Mismatch and reference common-mode offset insensitive single-ended switched capacitor gain stage with reduced capacitor mismatch sensitivity | |
CN101512906B (en) | Folding circuit and analog-to-digital converter | |
US9019137B1 (en) | Multiplying digital-to-analog converter | |
JP2005072844A (en) | A/d converter | |
TW201926904A (en) | Multiplying DAC of pipelined ADC | |
JP4482694B2 (en) | High precision cyclic A / D converter and image sensor using the same | |
JP2013183193A (en) | Amplification circuit | |
JP2013183194A (en) | Processing circuit | |
US8456337B1 (en) | System to interface analog-to-digital converters to inputs with arbitrary common-modes | |
KR101122734B1 (en) | Multiplying digital-to-analog converter using series capacitors and pipelined analog-to-digital converter including the same | |
US8427354B2 (en) | Analog to digital converter and signal processing system | |
JP6739485B2 (en) | Analog-to-digital converter with noise reduction | |
JP4442703B2 (en) | Sample hold circuit, multiplying D / A converter and A / D converter | |
JP6131102B2 (en) | Successive comparison type A / D converter and driving method thereof | |
JP5926388B2 (en) | Sample hold circuit, A / D converter, and calibration method for sample hold circuit | |
JP2014179895A (en) | Pipelined a/d converter |