JP2013175761A - Semiconductor light-emitting element and light-emitting apparatus - Google Patents
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Abstract
Description
本発明の実施形態は、半導体発光素子及び発光装置に関する。 Embodiments described herein relate generally to a semiconductor light emitting element and a light emitting device.
半導体発光素子において、例えばn型半導体層、発光層及びp型半導体層がこの順で積層される。窒化物半導体層の結晶成長に用いられるサファイア基板は絶縁体であるため、p側電極及びn側電極を半導体層の上面側に設ける構造が採用される。しかし、この構造においては、直列抵抗が高い。さらに、サファイア基板の熱伝導率が低いため、特に高出力時に放熱性が低いことが問題となる。 In the semiconductor light emitting device, for example, an n-type semiconductor layer, a light emitting layer, and a p-type semiconductor layer are stacked in this order. Since the sapphire substrate used for crystal growth of the nitride semiconductor layer is an insulator, a structure in which a p-side electrode and an n-side electrode are provided on the upper surface side of the semiconductor layer is employed. However, in this structure, the series resistance is high. Furthermore, since the thermal conductivity of the sapphire substrate is low, there is a problem that heat dissipation is low particularly at high output.
一方、サファイア基板上に成長した半導体層を、結晶成長とは別の支持基板に転写する構成(薄膜型:Thin Film型)がある。支持基板として、導電性で熱伝導率が高いSi基板を用いることができるので、積層方向に電流が通電でき、低い直列抵抗と同時に高い放熱性が得られる。半導体発光素子において、さらに効率を向上することが求められている。 On the other hand, there is a configuration (thin film type: thin film type) in which a semiconductor layer grown on a sapphire substrate is transferred to a support substrate different from crystal growth. As the support substrate, an Si substrate having conductivity and high thermal conductivity can be used, so that current can be passed in the stacking direction, and high heat dissipation can be obtained simultaneously with low series resistance. In the semiconductor light emitting device, it is required to further improve the efficiency.
本発明の実施形態は、高効率の半導体発光素子及び発光装置を提供する。 Embodiments of the present invention provide a highly efficient semiconductor light emitting device and light emitting device.
本発明の実施形態によれば、基板と、n型半導体層と、p型半導体層と、発光層と、p側電極と、n側電極と、第1接合層と、を備えた半導体発光素子が提供される。前記n型半導体層は、窒化物半導体を含む。前記p側半導体層は、前記基板と前記n型半導体層との間に設けられ窒化物半導体層を含む。前記発光層は、前記n型半導体層と前記p型半導体層との間に設けられる。前記p側電極は、前記基板と前記p型半導体層との間に設けられ、前記p型半導体層の前記発光層とは反対の側の第1主面において、前記p型半導体層の一部に接するNi膜と、前記Ni膜と前記基板との間に設けられたAg膜と、を含む。前記n側電極は、前記n型半導体層の前記発光層とは反対の側の第2主面において、前記n型半導体層の一部に接し、平面視において、前記p側電極よりも外側で前記p側電極の周りに設けられる。前記第1接合層は、前記基板と前記p型半導体層との間、及び、前記基板と前記p側電極との間に設けられ前記p側電極を覆う金属である。前記第1接合層は前記第1主面上において前記p型半導体層の前記一部を除く部分に接し平面視において前記p側電極の外側であって前記n側電極と重なる部分を有し、前記p型半導体層との間の接触抵抗が、前記p側電極と前記p型半導体層との間の接触抵抗よりも高く、前記基板と前記p側電極とを電気的に接続し、前記基板と、前記p側電極及び前記p型半導体層と、を接合する。 According to an embodiment of the present invention, a semiconductor light emitting device comprising a substrate, an n-type semiconductor layer, a p-type semiconductor layer, a light emitting layer, a p-side electrode, an n-side electrode, and a first bonding layer. Is provided. The n-type semiconductor layer includes a nitride semiconductor. The p-side semiconductor layer is provided between the substrate and the n-type semiconductor layer and includes a nitride semiconductor layer. The light emitting layer is provided between the n-type semiconductor layer and the p-type semiconductor layer. The p-side electrode is provided between the substrate and the p-type semiconductor layer, and a part of the p-type semiconductor layer is formed on a first main surface of the p-type semiconductor layer opposite to the light emitting layer. A Ni film in contact with the Ni film, and an Ag film provided between the Ni film and the substrate. The n-side electrode is in contact with a part of the n-type semiconductor layer on the second main surface of the n-type semiconductor layer opposite to the light-emitting layer, and outside the p-side electrode in plan view. Provided around the p-side electrode. The first bonding layer is a metal that is provided between the substrate and the p-type semiconductor layer and between the substrate and the p-side electrode and covers the p-side electrode. The first bonding layer has a portion on the first main surface that is in contact with a portion excluding the part of the p-type semiconductor layer and is outside the p-side electrode in a plan view and overlaps the n-side electrode; The contact resistance between the p-type semiconductor layer is higher than the contact resistance between the p-side electrode and the p-type semiconductor layer, and electrically connects the substrate and the p-side electrode, Are joined to the p-side electrode and the p-type semiconductor layer.
以下に、各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
Each embodiment will be described below with reference to the drawings.
The drawings are schematic or conceptual, and the relationship between the thickness and width of each part, the size ratio between the parts, and the like are not necessarily the same as actual ones. Further, even when the same part is represented, the dimensions and ratios may be represented differently depending on the drawings.
Note that, in the present specification and each drawing, the same elements as those described above with reference to the previous drawings are denoted by the same reference numerals, and detailed description thereof is omitted as appropriate.
(第1の実施の形態)
図1(a)及び図1(b)は、第1の実施形態に係る半導体発光素子の構成を例示する模式図である。
図1(b)は模式的平面図である。図1(a)は、図1(b)のA1−A2線断面図である。
(First embodiment)
FIG. 1A and FIG. 1B are schematic views illustrating the configuration of the semiconductor light emitting device according to the first embodiment.
FIG. 1B is a schematic plan view. FIG. 1A is a cross-sectional view taken along line A1-A2 of FIG.
図1(a)及び図1(b)に表したように、本実施形態に係る半導体発光素子110は、n型半導体層10と、p型半導体層20と、発光層30と、p側電極40と、n側電極50と、を備える。
As shown in FIGS. 1A and 1B, the semiconductor
n型半導体層10及びp型半導体層20は、窒化物半導体を含む。n型半導体層10には、例えば、n型GaN層が用いられる。p型半導体層20には、例えば、p型GaN層が用いられる。
The n-
発光層30は、n型半導体層10とp型半導体層20との間に設けられる。
The
p側電極40は、p型半導体層20の発光層30とは反対の側の第1主面S1に設けられる。p側電極40は、p型半導体層20の一部(第1主面S1の一部)に接する。
The p-
n側電極50は、n型半導体層10の発光層30とは反対の側の第2主面S2に設けられる。n側電極50は、n型半導体層10の一部(第2主面S2の一部)に接する。
The n-
ここで、p型半導体層20からn型半導体層10に向かう方向をZ軸方向とする。Z軸に対して垂直な1つの軸をX軸とする。Z軸とX軸とに対して垂直な1つの軸をY軸とする。Z軸方向は、n型半導体層10、発光層30及びp型半導体層20の積層方向に対応する。
Here, a direction from the p-
ここで、本願明細書において、「積層」は、直接重ねられる場合の他に、間に別の要素が挿入されて重ねられる場合も含む。 Here, in the specification of the present application, “stacking” includes not only direct stacking but also stacking with another element inserted therebetween.
n型半導体層10、発光層30及びp型半導体層20を含む積層体10sにおいて、第1主面S1と第2主面S2とは、互いに反対側の面である。
In the
図2は、第1の実施形態に係る半導体発光素子の一部の構成を例示する模式的断面図である。
図2は、発光層30の構成の例を示している。図2におけるZ軸方向は、図1(a)におけるZ軸方向に対して反転されている。
FIG. 2 is a schematic cross-sectional view illustrating the configuration of a part of the semiconductor light emitting element according to the first embodiment.
FIG. 2 shows an example of the configuration of the
図2に表したように、発光層30は、複数の障壁層31と、複数の障壁層31どうしの間に設けられた井戸層32と、を有する。複数の障壁層31と、複数の井戸層32と、は交互に積層されている。
As illustrated in FIG. 2, the
この例では、障壁層31と井戸層32との間のそれぞれに中間層(n側中間層33及びp側中間層34)が設けられている。
In this example, intermediate layers (n-side
例えば、n型半導体層10の上に、障壁層31が設けられる。障壁層31の上に、n側中間層33が設けられる。n側中間層33の上に井戸層32が設けられる。井戸層32の上に、p側中間層34が設けられる。障壁層31、n側中間層33、井戸層32及びp側中間層34が1つの組(周期)となる。複数の組が積層される。すなわち、発光層30は、多重量子井戸(MQW:Multi Quantum Well)構造を有することができる。
For example, the
または、発光層30は、単一量子井戸(SQW:Single Quantum Well)構造を有することができる。この場合には、上記の組が1つであり、井戸層32の数が1である。
Alternatively, the
n側中間層33及びp側中間層34の少なくともいずれかは、必要に応じて設けられ、省略しても良い。
At least one of the n-side
障壁層31には、例えば、Inx1Aly1Ga1−x1−y1N(0<x1<1、0<y1<1)が用いられる。障壁層31には、例えば、In0.02Al0.33Ga0.65Nが用いられる。障壁層31の厚さは、例えば11.5ナノメートル(nm)である。
For example, In x1 Al y1 Ga 1-x1-y1 N (0 <x1 <1, 0 <y1 <1) is used for the
n側中間層33には、例えば、Inx2Ga1−x2N(0<x2<1)が用いられる。n側中間層33には、例えば、In0.02Ga0.98Nが用いられる。n側中間層33の厚さは、例えば、0.5nmである。
For example, In x2 Ga 1-x2 N (0 <x2 <1) is used for the n-side
井戸層32には、Inx3Ga1−x3N(0<x3<1)が用いられる。井戸層32には、例えば、In0.15Ga0.85Nが用いられる。井戸層32の厚さは、例えば、2.5nmである。
In x3 Ga 1-x3 N (0 <x3 <1) is used for the
p側中間層34には、Inx4Ga1−x4N(0<x4<1)が用いられる。p側中間層34には、例えば、In0.02Ga0.98Nが用いられる。p側中間層34の厚さは、例えば、0.5nmである。
In x4 Ga 1-x4 N (0 <x4 <1) is used for the p-side
実施形態において、複数の障壁層31どうしの間で、複数の障壁層31に用いられる材料及び厚さの少なくともいずれかが、複数の障壁層31において互いに異なっても良い。複数の井戸層32が設けられる場合、複数の井戸層32に用いられる材料及び厚さの少なくともいずれかが、複数の井戸層32において互いに異なっても良い。複数のn側中間層33が設けられる場合、複数のn側中間層33に用いられる材料及び厚さの少なくともいずれかが、複数のn側中間層33において互いに異なっても良い。複数のp側中間層34が設けられる場合、複数のp側中間層34に用いられる材料及び厚さの少なくともいずれかが、複数のp側中間層34において互いに異なっても良い。
In the embodiment, between the plurality of barrier layers 31, at least one of materials and thicknesses used for the plurality of barrier layers 31 may be different from each other in the plurality of barrier layers 31. When a plurality of well layers 32 are provided, at least one of materials and thicknesses used for the plurality of well layers 32 may be different from each other in the plurality of well layers 32. When the plurality of n-side
図1(a)及び図1(b)に表したように、実施形態に係る半導体発光素子110においては、n側電極50は、平面視において、p側電極40よりも外側で、p側電極40の周りに設けられている。
As shown in FIGS. 1A and 1B, in the semiconductor
平面視においては、視点と、見る対象と、を結ぶ軸が、積層方向(Z軸方向)に対して平行である。すなわち、n側電極50をX−Y平面に射影した像は、p側電極40をX−Y平面に射影した像よりも外側で、p側電極40をX−Y平面に射影した像の周りに設けられる。平面視において(Z軸に沿ってみたときに)、n側電極50は、p側電極40に重ならない。
In plan view, the axis connecting the viewpoint and the object to be viewed is parallel to the stacking direction (Z-axis direction). That is, the image obtained by projecting the n-
例えば、図1(b)に表したように、平面視において、n側電極50とp側電極40との間には間隔が設けられる。n側電極50をX−Y平面に射影した像と、p側電極40をX−Y平面に射影した像と、が互いに対向する部分のX軸に沿った間隙sxは、0よりも大きい。n側電極50をX−Y平面に射影した像と、p側電極40をX−Y平面に射影した像と、が互いに対向する部分のY軸に沿った間隙syは、0よりも大きい。間隙sxと間隙syとが互いに異なっても良い。
For example, as illustrated in FIG. 1B, a space is provided between the n-
半導体発光素子110においては、Z軸に沿ってみたときに、n側電極50とp側電極40とが重ならないため、電流が過度に集中することが抑制される。
In the semiconductor
これにより、発光分布の均一性が向上できる。さらに、n側電極50が第2主面S2の周辺部に設けられるため、光取り出し効率が向上できる。これにより、高効率の半導体発光素子が得られる。そして、高い出力が得られる。
Thereby, the uniformity of light emission distribution can be improved. Furthermore, since the n-
図3(a)及び図3(b)は、第1の実施形態に係る別の半導体発光素子の構成を例示する模式図である。
図3(b)は模式的平面図である。図3(a)は、図3(b)のA1−A2線断面図である。
FIG. 3A and FIG. 3B are schematic views illustrating the configuration of another semiconductor light emitting element according to the first embodiment.
FIG. 3B is a schematic plan view. FIG. 3A is a cross-sectional view taken along line A1-A2 of FIG.
図3(a)及び図3(b)に表したように、実施形態に係る別の半導体発光素子110aは、n型半導体層10、p型半導体層20、発光層30、p側電極40及びn側電極50に加え、第1接合層61(高抵抗層)をさらに備える。
As shown in FIGS. 3A and 3B, another semiconductor
第1接合層61は、p型半導体層20の第1主面S1上においてp型半導体層20に接する。第1接合層61は、平面視においてp側電極40の外側の部分を有する。第1接合層61とp型半導体層20との間の電気抵抗は、p側電極40とp型半導体層20との間の抵抗よりも高い。第1接合層61は、平面視において、n側電極50と重なる部分を有する。
The
p型半導体層20との間の電気抵抗が高いことは、p型半導体層20との接触抵抗が高いこと、及び、電気抵抗が高いことの少なくともいずれかを含む。すなわち、例えば、第1接合層61とp型半導体層20と接触抵抗は、p側電極40とp型半導体層20との接触抵抗よりも高い。例えば、第1接合層61の電気抵抗は、p側電極40の電気抵抗よりも高い。第1接合層61の導電性は、p側電極40の導電性よりも低い。例えば、第1接合層61は、絶縁性でも良い。
High electrical resistance between the p-
第1接合層61は、平面視においてn側電極50と重なるが、第1接合層61とp型半導体層20との間の電気抵抗が、p側電極40とp型半導体層20との間の電気抵抗よりも高いため、n側電極50と第1接合層61との間に流れる電流は少なく、n側電極50とp側電極40との間において、電流が実質的に流れる。これにより、電流が過度に集中することが抑制される。これにより、発光分布の均一性が向上できる。そして、高い効率が得られる。
The
この例では、第1接合層61は、導電性である。すなわち、第1接合層61とp型半導体層20と接触抵抗は、p側電極40とp型半導体層20との接触抵抗よりも高い。この例では、第1接合層61は、p側電極40を覆っている。
In this example, the
p側電極40のp型半導体層20に接する部分には、例えば、Niが用いられる。第1接合層61のp型半導体層20に接する部分には、Tiが用いられる。Tiのp型GaNに対する接触抵抗は、Niのp型GaNに対する接触抵抗よりも高い。
For example, Ni is used for a portion of the p-
半導体発光素子110aは、基板63及び第2接合層62をさらに備える。基板63とp側電極40との間に第2接合層62が設けられる。第2接合層62とp側電極40との間に第1接合層61が設けられる。基板63には、例えば、Si基板が用いられる。第1接合層61及び第2接合層62には、例えば、金属(合金を含む)が用いられる。基板63、第1接合層61及び第2接合層62は、導電性である。これにより、p側電極40と基板63とが電気的に接続される。
The semiconductor
さらに、積層体10sの側面に保護層70が設けられている。保護層70は、第1接合層61の一部の表面上に延在する。
Furthermore, the
以下、半導体発光素子110aの製造方法の例を説明する。
図4〜図7は、第1の実施形態に係る半導体発光素子の製造方法を例示する工程順模式的断面図である。
図4に表したように、成長用基板5の上に、バッファ層6を形成する。成長用基板5には、例えばサファイア基板が用いられる。バッファ層6の上に、n型半導体層10、発光層30及びp型半導体層20を順次形成する。上記の各層の形成には、例えば、有機金属気層成長(MOCVD)法が用いられる。
Hereinafter, an example of a method for manufacturing the semiconductor
4 to 7 are schematic cross-sectional views in order of the processes, illustrating the method for manufacturing the semiconductor light emitting element according to the first embodiment.
As shown in FIG. 4, the
p型半導体層20の上に、p側電極40となる導電膜を形成する。導電膜には、例えば、Ni膜とAg膜の積層膜が用いられる。この導電膜の形成には、例えば、蒸着法が用いられる。この後、例えば、フォトリソグラフィ及びエッチングにより、この導電膜を所定の形状に加工する。これにより、p側電極40が形成される。p側電極40は、第1主面S1の中央部分に設けられる。
A conductive film to be the p-
図5に表したように、p型半導体層20の第1主面S1、及び、p側電極40を覆うように、第1接合層61を形成する。例えば、第1接合層61となる、Ti膜、Pt膜及びAu膜がこの順で積層して形成する。
As shown in FIG. 5, the
一方、基板63(例えばSi基板)の主面上に、第2接合層62が形成されている。例えば、基板63の主面上に、第2接合層62となる、Au−Sn膜が形成される。
On the other hand, the
図5に表したように、第1接合層61と第2接合層62とを互いに接触させて、成長用基板5と基板63とを配置する。この状態で、高温で一定の時間、両基板に圧力を加える。この温度は、例えば約250℃である。これにより、第1接合層61と第2接合層62とが互いに接合される。
As shown in FIG. 5, the
次に、成長用基板5を介して、例えば紫外線を上記の積層体10sに照射する。紫外線には、例えば、KrFの248nmの波長のレーザが用いられる。紫外線は、例えばパルス照射される。これにより、積層体10sから成長用基板5が剥離される。すなわち、例えば、バッファ層6とn型半導体層10とが離れる。
Next, the
これにより、図6に表したように、n型半導体層10の第2主面S2が露出する。第2主面S2は、後述するように、ウエットエッチングされる表面に対応する。
Thereby, as shown in FIG. 6, the second main surface S2 of the n-
上記の工程は、例えば、成長用基板5に複数の半導体発光素子が同時に形成されるように実施される。
The above process is performed, for example, so that a plurality of semiconductor light emitting elements are simultaneously formed on the
図7に表したように、例えばリソグラフィ技術を用いて、積層体10sをパターニングし、複数の半導体発光素子毎に分断する。このパターニングにおいて、積層体10sの断面がテーパ形状のメサが形成される。すなわち、例えば、n型半導体層10のX軸に沿う幅は、p型半導体層20のX軸に沿う幅よりも狭い。例えば、n型半導体層10のY軸に沿う幅は、p型半導体層20のY軸に沿う幅よりも狭い。
As illustrated in FIG. 7, the
このパターニングにおいて、例えば、第1接合層61は分断しない。複数の半導体発光素子どうしの間において、第1接合層61が露出する。
In this patterning, for example, the
そして、テーパ形状の積層体10sの側面、及び、露出した第1接合層61の表面を覆うように、保護層70となる、例えば、SiO2膜を形成する。SiO2膜のうちで、n型半導体層10の第2主面S2を覆う部分を除去する。これにより、保護層70が形成される。このとき、n型半導体層10の第2主面S2の外縁に沿う部分のSiO2膜は残しても良い。これにより、n型半導体層10の外縁に沿う部分が保護層70により保護される。
Then, for example, a SiO 2 film, which becomes the
このとき、例えば、水酸化カリウムを用いたエッチングにより、露出したn型半導体層10の表面に凹凸を形成することができる。例えば、1mol/lの濃度で、70℃の温度の水酸化カリウムを用い、15分間のエッチングを行う。このようなウエットエッチングにより、n型半導体層10の第2主面S2が粗面化される。第2主面S2において、n型半導体層10は、100nm以上3000nm以下程度の表面粗さを有する。
At this time, for example, unevenness can be formed on the exposed surface of the n-
そして、n型半導体層10の第2主面S2の中央を除く部分にn側電極50を形成する。例えば、n側電極50として、Ti、Al、Rh、In、Ni、Pt及びAuなどの金属膜を形成し、所定の形状に加工する。これにより、図3(a)及び図3(b)に例示した半導体発光素子110aが形成される。
Then, the n-
このように、n側電極50は、例えば、Ti、Al、Rh,In、Ni、Pt及びAuよりなる群から選択された少なくとも1つを含む。
Thus, the n-
以下、実施形態に係る半導体発光素子110aの特性を参考例と共に説明する。
図8(a)及び図8(b)は、第1参考例の半導体発光素子の構成を示す模式的図である。
図8(b)は、模式的断面図であり、図8(c)は、図8(b)のA1−A2線断面図である。
図8(a)及び図8(b)に表したように、第1参考例の半導体発光素子119aにおいては、n側電極50が、第2主面S2の中央部に設けられている。平面視において、n側電極50は、p側電極40の外縁よりも内側に設けられる。すなわち、平面視において(Z軸方向に沿ってみたときに)、n側電極50は、p側電極40と重なる。半導体発光素子119aにおいては、n側電極50とp側電極40とが互いに重なる部分に電流が集中する。
Hereinafter, the characteristics of the semiconductor
FIG. 8A and FIG. 8B are schematic views showing the configuration of the semiconductor light emitting device of the first reference example.
FIG. 8B is a schematic cross-sectional view, and FIG. 8C is a cross-sectional view taken along line A1-A2 of FIG. 8B.
As shown in FIG. 8A and FIG. 8B, in the semiconductor
図9(a)及び図9(b)は、第2参考例の半導体発光素子の構成を示す模式的図である。
図9(b)は、模式的平面図である。図9(a)は、図9(b)のA1−A2線断面図である。
図9(a)及び図9(b)に表したように、第2参考例の半導体発光素子119bにおいては、n側電極50が、第2主面S2の中央部に設けられている。そして、p型半導体層20とp側電極40との間に絶縁膜49が設けられている。絶縁膜49は、平面視において、n側電極50と重なる。このため、半導体発光素子119aにおいては、n側電極50とp側電極40とが互いに重なる部分には電流は集中しない。しかし、平面視において、n側電極50の周囲の部分に電流は集中する。
FIG. 9A and FIG. 9B are schematic views showing the configuration of the semiconductor light emitting device of the second reference example.
FIG. 9B is a schematic plan view. FIG. 9A is a cross-sectional view taken along line A1-A2 of FIG.
As shown in FIGS. 9A and 9B, in the semiconductor
半導体発光素子110a(110)、119a及び119bの発光特性をシミュレーションした。
図10は、半導体発光素子の特性を例示するグラフ図である。
図10は、半導体発光素子110a、119a及び119bの発光特性のシミュレーション結果をそれぞれ例示する。これらの図の横軸は、X−Y平面内における位置pxyである。
The light emission characteristics of the semiconductor
FIG. 10 is a graph illustrating characteristics of the semiconductor light emitting device.
FIG. 10 illustrates simulation results of the light emission characteristics of the semiconductor
図3(b)、図8(b)及び図9(b)に表したように、位置pxyは、積層体10sの平面視における対角線に沿う位置である。位置p0は、積層体10sの中心に対応する。位置p1は、積層体10sの一方の端に対応する。位置p2は、積層体10sの他方の端に対応する。縦軸は、発光パワー密度LI(規格化された値)を表す。
As illustrated in FIG. 3B, FIG. 8B, and FIG. 9B, the position pxy is a position along a diagonal line in the plan view of the
図10に表したように、第1参考例の半導体発光素子119aにおいては、中心部において発光パワー密度LIが高いが、周辺部では発光パワー密度LIが著しく低下する。このように、発光分布は非常に不均一である。これは、n側電極50とp側電極40とが互いに重なる部分に電流が過度に集中することが原因である。
As shown in FIG. 10, in the semiconductor
第2参考例の半導体発光素子119bにおいては、中心部で発光パワー密度LIは低い。そして、中心部の周りで発光パワー密度LIが高いが、周縁部分では発光パワー密度LIは低い。半導体発光素子119bにおいては、n側電極50とp側電極40とが互いに重なる部分には電流は流れないが中心部の周りに電流が集中する。この場合も、発光分布は不均一である。
In the semiconductor
これに対し、半導体発光素子110aにおいては、発光パワー密度LIが著しく低い部分がない。すなわち、発光パワー密度LIが均一化されている。半導体発光素子110aにおいては、平面視において、n側電極50がp側電極40よりも外側に設けられ、n側電極50がp側電極40に重ならないように配置されている。このため、電流の過度な集中が抑制され、これにより、発光パワー密度LIが均一化される。
On the other hand, in the semiconductor
半導体発光素子119aにおいては、中心部において高い発光パワー密度LIが得られるが、遮光性のn側電極50が第2主面S2の中央部分に設けられため、光取り出し効率が低い。半導体発光素子119bにおいては、n側電極50に対応する中央部に絶縁膜49を設けることで、中央部での発光を抑制し中央部の周りでの発光が高いが、周辺部分での発光パワー密度LIの低下が著しい。
In the semiconductor
これに対し、実施形態に係る半導体発光素子110aにおいては、n側電極50が第2主面S2の周辺部分に設けられるため、光取り出し効率が高い。
On the other hand, in the semiconductor
平均の効率は、半導体発光素子110aでは59.4%であり、半導体発光素子119aでは57.7%であり、半導体発光素子119bでは58.1%であった。このように、実施形態に係る半導体発光素子110aにおいては、参考例よりも高い効率が得られる。実施形態においては、広い範囲で発光パワー密度LIの偏りが小さく、これにより、高い効率が得られている。
The average efficiency was 59.4% for the semiconductor
そして、動作電圧は、順方向電流350mA(ミリアンペア)通電時に、半導体発光素子110aでは4.21ボルト(V)であり、半導体発光素子119aでは5.38Vであり、半導体発光素子119bでは5.70Vであった。このように、実施形態に係る半導体発光素子110aにおいては、参考例よりも動作電圧を低くできる。
The operating voltage is 4.21 volts (V) in the semiconductor
以下、平面視におけるn側電極50とp側電極40との間の間隔と、特性と、の関係について説明する。
図11(a)及び図11(b)は、図3(a)及び図3(b)に例示した半導体発光素子110aの構成において、平面視におけるn側電極50とp側電極40との間の間隔を変えたときの特性をシミュレーションした結果を示している。
Hereinafter, the relationship between the distance between the n-
11 (a) and 11 (b) show the configuration between the n-
ここで、間隔は、図3(b)に例示した間隙sx及び間隙syに相当する。このシミュレーションでは、間隙syは間隙sxと同じとした。間隙sxが正であるときは、平面視において、n側電極50が、p側電極40よりも外側で、p側電極40と重ならない状態に対応する。間隙sxが正の値であるときが実施形態に対応する。一方、間隙sxが負の値であるときは、平面視において、n側電極50がp側電極40と重なる状態に対応する。間隙sxが負の値であるときは参考例に対応する。
Here, the interval corresponds to the gap sx and the gap sy illustrated in FIG. In this simulation, the gap sy is the same as the gap sx. When the gap sx is positive, this corresponds to a state in which the n-
図11(a)の横軸は位置pxyであり、縦軸は発光パワー密度LIである。図11(a)に表したように、間隙sxが小さくなると、素子の周辺部分での発光効率が低下する。間隙sxが負で絶対値が大きくなると、素子の周辺部分での発光効率の低下が著しい。すなわち、平面視においてn側電極50がp側電極40と重なる参考例においては、素子の周辺部分で発光パワー密度LIが低くなる。
In FIG. 11A, the horizontal axis is the position pxy, and the vertical axis is the light emission power density LI. As shown in FIG. 11A, when the gap sx is reduced, the light emission efficiency in the peripheral portion of the element is lowered. When the gap sx is negative and the absolute value increases, the light emission efficiency in the peripheral portion of the element is significantly reduced. That is, in the reference example in which the n-
図11(b)の横軸は間隙sxであり、縦軸は光取り出し効率EXEである。図11(b)に表したように、間隙sxが負の場合、光取り出し効率EXEは低い。間隙sxが0よりも大きくなると、光取り出し効率EXEは、高い値で安定する。 The horizontal axis in FIG. 11B is the gap sx, and the vertical axis is the light extraction efficiency EXE. As shown in FIG. 11B, when the gap sx is negative, the light extraction efficiency EXE is low. When the gap sx is larger than 0, the light extraction efficiency EXE is stabilized at a high value.
このように、実施形態においては、平面視におけるn側電極50とp側電極40との間の間隔(間隙sx及び間隙syなど)は0よりも大きく設定される。
As described above, in the embodiment, the interval (gap sx, gap sy, etc.) between the n-
例えば、平面視において、n側電極50とp側電極40との間の間隔(間隙sx及び間隙sy)は、n型半導体層10の厚さ(n型半導体層10のZ軸に沿った長さ)よりも大きいことが望ましい。これにより、光取り出し効率EXEが向上する。
For example, in plan view, the distance between the n-
例えば、平面視において、n側電極50とp側電極40との間の間隔は、n型半導体層10の厚さ、発光層30の厚さ及びp型半導体層20の厚さの合計よりも大きいことが望ましい。これにより、光取り出し効率EXEがさらに効果的に向上する。
For example, in plan view, the distance between the n-
例えば、平面視において、n側電極50とp側電極40との間の間隔は、1マイクロメートル(μm)以上であることが望ましい。n側電極50とp側電極40との間の間隔は、さらに5μm以上であることがさらに望ましい。これにより、さらに高い光取り出し効率EXEが得られる。
For example, in plan view, the distance between the n-
実施形態において、平面視におけるn側電極50とp側電極40との間の間隔(間隙sx及び間隙syなど)は、100μm以下に設定される。間隔が100μmよりも大きいと、例えば電流経路が過度に長くなり、発光効率が低下する。
In the embodiment, the interval (gap sx, gap sy, etc.) between the n-
図12(a)及び図12(b)は、第3及び第4参考例の半導体発光素子の構成を示す模式図である。
図12(a)に表したように、第3参考例の半導体発光素子119cにおいては、平面視において、n側電極50がp側電極40の周縁に沿って設けられ、n側電極50はp側電極40に重なる部分を有している。すなわち、間隙sxが負である場合に相当する。半導体発光素子119cにおいては、光取り出し効率が低い。
FIG. 12A and FIG. 12B are schematic views showing the configurations of the semiconductor light emitting elements of the third and fourth reference examples.
As shown in FIG. 12A, in the semiconductor
図12(b)に表したように、半導体発光素子119dにおいては、p型半導体層20の第1主面S1の全面に透明電極64が設けられている。そして、透明電極64の周縁に沿って反射積層膜65が設けられている。透明電極64の中央部、及び、反射積層膜65を覆うように、p側電極40aが設けられている。この場合、電流は、n側電極50と透明電極64との間に流れる。このため、平面視においてn側電極50と透明電極64が重なる分部において電流が集中する。このため、n側電極50と透明電極64とが重なる部分において発光パワー密度LIは高いが、それ以外の部分では低い。そして、この場合も、間隙sxが負である場合に相当する。半導体発光素子119dにおいては、光取り出し効率が低い。
As shown in FIG. 12B, in the semiconductor
図13(a)〜図13(c)は、第1の実施形態に係る別の半導体発光素子の構成を例示する模式的平面図である。
図13(a)に表したように、実施形態に係る半導体発光素子111においては、n側電極50の一部に、パッド部50pが設けられている。パッド部50pの上に、パッド(図示しない)が設けられる。パッド部50pの幅は、n側電極50のうちの他の部分の幅よりも広い。
FIG. 13A to FIG. 13C are schematic plan views illustrating the configuration of another semiconductor light emitting element according to the first embodiment.
As shown in FIG. 13A, in the semiconductor
図13(b)に表したように、実施形態に係る半導体発光素子112においては、n側電極50の一部に間隙部50gが設けられている。平面視において、間隙部50gは、パッド部50pが設けられる位置の対角の位置に配置される。この場合は、平面視において、n側電極50は、p側電極40の全てを取り囲んでいない。この場合も、平面視において、n側電極50は、p側電極40よりも外側でp側電極40の周りに設けられている。
As illustrated in FIG. 13B, in the semiconductor
図13(c)に表したように、実施形態に係る半導体発光素子113においては、2つのパッド部50pが設けられている。2つのパッド部50pは、平面視において、積層体10sの対角の位置に設けられる。そして、2つの間隙部50gが設けられている。この場合も、平面視において、n側電極50は、p側電極40よりも外側でp側電極40の周りに設けられている。
As shown in FIG. 13C, in the semiconductor
一方、半導体発光素子110及び110aにおいては、平面視において、n側電極500は、p側電極40の外縁の全てを囲む。すなわち、平面視において、n側電極50は、p側電極40の外縁の全てを連続的に囲む。
On the other hand, in the semiconductor
既に説明したように、サファイア基板を分離しない参考例においては、電流が積層方向に対して垂直な方向に流れる横通電型である。この構成においては、直列抵抗が高いこと、及び、放熱性が低いことが、さらなる高効率化及び高出力化の妨げとなる。 As already described, the reference example in which the sapphire substrate is not separated is a lateral conduction type in which current flows in a direction perpendicular to the stacking direction. In this configuration, high series resistance and low heat dissipation impede further efficiency and output.
これに対し、実施形態に係る半導体発光素子においては、薄膜型の上下通電型構造を採用する。このため、直列抵抗が低く、放熱性が高い。そして、発光分布が均一である。さらに、光取り出し効率が高い。すなわち、高い効率が得られる。 In contrast, the semiconductor light emitting device according to the embodiment employs a thin film type vertical conduction type structure. For this reason, series resistance is low and heat dissipation is high. The light emission distribution is uniform. Furthermore, the light extraction efficiency is high. That is, high efficiency can be obtained.
(第2の実施の形態)
図14は、第2の実施形態に係る発光装置の構成を例示する模式的断面図である。
図14に表したように、実施形態に係る発光装置210は、実施形態に係る半導体素子と、実装部品80と、を備える。この例では、半導体発光素子110aが用いられているが、発光装置210に用いられる半導体発光素子は、実施形態に係る任意の半導体発光素子(例えば半導体発光素子110、110a、111〜113など)を用いることができる。
(Second Embodiment)
FIG. 14 is a schematic cross-sectional view illustrating the configuration of the light emitting device according to the second embodiment.
As illustrated in FIG. 14, the
実装部品80は、実装基板83と、第1基板電極81と、第2基板電極82と、を含む。実装基板83は、実装面83aを有する。実装面83aは、半導体発光素子110aの第1主面S1に対向する。すなわち、半導体発光素子110aにおいては、第1主面S1の側の面が、実装面となる。
The mounting
第1基板電極81は、実装面83aに設けられる。第1基板電極81は、p側電極40に電気的に接続される。第2基板電極82は、実装面83aに設けられる。第2基板電極82は、n側電極50に電気的に接続される。例えば、第2基板電極82は、配線50bにより、n側電極50に電気的に接続される。
The
発光装置210においては、高効率の発光装置が得られる。
In the
これの例では、発光装置210は、波長変換層85をさらに備える。波長変換層85は、半導体発光素子110aの少なくとも一部を覆う。波長変換層85は、発光層30から放出される第1光を吸収し、第1光の波長とは異なる波長の第2光を放出する。波長変換層85には、例えば蛍光体層が用いられる。波長変換層85は、複数の蛍光体層を含むことができる。発光装置210から放出される光は、任意である。発光装置210から放出される光は、例えば、白色光である。
In this example, the
実施形態によれば、高効率の半導体発光素子及び発光装置が提供される。 According to the embodiment, a highly efficient semiconductor light emitting element and light emitting device are provided.
なお、本明細書において「窒化物半導体」とは、BxInyAlzGa1−x−y−zN(0≦x≦1,0≦y≦1,0≦z≦1,x+y+z≦1)なる化学式において組成比x、y及びzをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、N(窒素)以外のV族元素もさらに含むもの、導電型などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。 In this specification, “nitride semiconductor” means B x In y Al z Ga 1-xyz N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ z ≦ 1, x + y + z ≦ 1) Semiconductors having all compositions in which the composition ratios x, y, and z are changed within the respective ranges are included. Furthermore, in the above chemical formula, those further containing a group V element other than N (nitrogen), those further containing various elements added for controlling various physical properties such as conductivity type, and unintentionally Those further including various elements included are also included in the “nitride semiconductor”.
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。 In the present specification, “vertical” and “parallel” include not only strictly vertical and strictly parallel, but also include, for example, variations in the manufacturing process, and may be substantially vertical and substantially parallel. It ’s fine.
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、半導体発光素子に含まれる電極、半導体層、基板及び接合層など、並びに、発光装置に含まれる実装基板、電極及び波長変換層などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
The embodiments of the present invention have been described above with reference to specific examples. However, embodiments of the present invention are not limited to these specific examples. For example, those skilled in the art know the specific configuration of each element such as an electrode, a semiconductor layer, a substrate, a bonding layer, and the like included in the semiconductor light emitting element, and a mounting substrate, an electrode, and a wavelength conversion layer included in the light emitting device. As long as the present invention can be carried out in the same manner and the same effects can be obtained by appropriately selecting from these ranges, they are included in the scope of the present invention.
Moreover, what combined any two or more elements of each specific example in the technically possible range is also included in the scope of the present invention as long as the gist of the present invention is included.
その他、本発明の実施の形態として上述した半導体発光素子及び発光装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体発光素子及び発光装置も、本発明の要旨を包含する限り、本発明の範囲に属する。 In addition, all semiconductor light-emitting elements and light-emitting devices that can be implemented by those skilled in the art based on the semiconductor light-emitting elements and light-emitting devices described above as embodiments of the present invention also encompass the gist of the present invention. As long as it belongs to the scope of the present invention.
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。 In addition, in the category of the idea of the present invention, those skilled in the art can conceive of various changes and modifications, and it is understood that these changes and modifications also belong to the scope of the present invention. .
5…成長用基板、 6…バッファ層、 10…n型半導体層、 10s…積層体、 20…p型半導体層、 30…発光層、 31…障壁層、 32…井戸層、 33…n側中間層、 34…p側中間層、 40…p側電極、 40a…p側電極、 49…絶縁膜、 50…n側電極、 50b…配線、 50g…間隙部、 50p…パッド部、 61…第1接合層、 62…第2接合層、 63…基板、 64…透明電極、 65…反射積層膜、 70…保護層、 80…実装部品、 81…第1基板電極、 82…第2基板電極、 83…実装基板、 83a…実装面、 85…波長変換層、 110、110a、111〜113、119a〜119d…半導体発光素子、 210…発光装置、 EXE…光取り出し効率、 LI…発光パワー密度、 S1…第1主面、 S2…第2主面、 p0、p1、p2、pxy…位置、 sx、sy…間隙
DESCRIPTION OF
以下、実施形態に係る半導体発光素子110aの特性を参考例と共に説明する。
図8(a)及び図8(b)は、第1参考例の半導体発光素子の構成を示す模式的図である。
図8(b)は、模式的断面図であり、図8(a)は、図8(b)のA1−A2線断面図である。
図8(a)及び図8(b)に表したように、第1参考例の半導体発光素子119aにおいては、n側電極50が、第2主面S2の中央部に設けられている。平面視において、n側電極50は、p側電極40の外縁よりも内側に設けられる。すなわち、平面視において(Z軸方向に沿ってみたときに)、n側電極50は、p側電極40と重なる。半導体発光素子119aにおいては、n側電極50とp側電極40とが互いに重なる部分に電流が集中する。
Hereinafter, the characteristics of the semiconductor
FIG. 8A and FIG. 8B are schematic views showing the configuration of the semiconductor light emitting device of the first reference example.
Figure 8 (b) is a schematic cross-sectional view, FIG. 8 (a) is a cross section along line A1-A2 of FIG 8 (b).
As shown in FIG. 8A and FIG. 8B, in the semiconductor
Claims (11)
窒化物半導体を含むn型半導体層と、
前記基板と前記n型半導体層との間に設けられ窒化物半導体を含むp型半導体層と、
前記n型半導体層と前記p型半導体層との間に設けられた発光層と、
前記基板と前記p型半導体層との間に設けられ、前記p型半導体層の前記発光層とは反対の側の第1主面において、前記p型半導体層の一部に接するNi膜と、前記Ni膜と前記基板との間に設けられたAg膜と、を含むp側電極と、
前記n型半導体層の前記発光層とは反対の側の第2主面において、前記n型半導体層の一部に接し、平面視において、前記p側電極よりも外側で前記p側電極の周りに設けられたn側電極と、
前記基板と前記p型半導体層との間、及び、前記基板と前記p側電極との間に設けられ前記p側電極を覆う金属の第1接合層であって、前記第1主面上において前記p型半導体層の前記一部を除く部分に接し平面視において前記p側電極の外側であって前記n側電極と重なる部分を有し、前記p型半導体層との間の接触抵抗が、前記p側電極と前記p型半導体層との間の接触抵抗よりも高く、前記基板と前記p側電極とを電気的に接続し、前記基板と、前記p側電極及び前記p型半導体層と、を接合する第1接合層と、
を備えたことを特徴とする半導体発光素子。 A substrate,
An n-type semiconductor layer including a nitride semiconductor;
A p-type semiconductor layer including a nitride semiconductor provided between the substrate and the n-type semiconductor layer;
A light emitting layer provided between the n-type semiconductor layer and the p-type semiconductor layer;
A Ni film that is provided between the substrate and the p-type semiconductor layer and is in contact with a part of the p-type semiconductor layer on a first main surface of the p-type semiconductor layer opposite to the light emitting layer; A p-side electrode including an Ag film provided between the Ni film and the substrate;
The second main surface of the n-type semiconductor layer opposite to the light-emitting layer is in contact with a part of the n-type semiconductor layer and in a plan view, outside the p-side electrode and around the p-side electrode. An n-side electrode provided on
A metal first bonding layer provided between the substrate and the p-type semiconductor layer and between the substrate and the p-side electrode and covering the p-side electrode, on the first main surface The p-type semiconductor layer has a portion that is in contact with a portion excluding the part and is outside the p-side electrode in a plan view and overlaps the n-side electrode, and a contact resistance between the p-type semiconductor layer and the p-type semiconductor layer is The contact resistance between the p-side electrode and the p-type semiconductor layer is higher, electrically connecting the substrate and the p-side electrode, and the substrate, the p-side electrode and the p-type semiconductor layer, A first bonding layer for bonding
A semiconductor light emitting device comprising:
前記第1接合層は、前記基板と前記p側電極とを前記第2接合層を介して電気的に接続し、前記基板と、前記p側電極及び前記p型半導体層と、を前記第2接合層を介して接合することを特徴とする請求項1記載の半導体発光素子。 A metal second bonding layer provided between the substrate and the first bonding layer;
The first bonding layer electrically connects the substrate and the p-side electrode via the second bonding layer, and the substrate, the p-side electrode, and the p-type semiconductor layer are connected to the second bonding layer. The semiconductor light emitting element according to claim 1, wherein the semiconductor light emitting elements are bonded via a bonding layer.
前記第1主面に対向する実装面を有する実装基板と、
前記実装面に設けられ、前記p側電極に電気的に接続された第1基板電極と、
前記実装面に設けられ、前記n側電極に電気的に接続された第2基板電極と、
を含む実装部品と、
を備えたことを特徴とする発光装置。 The semiconductor light emitting device according to any one of claims 1 to 9,
A mounting substrate having a mounting surface facing the first main surface;
A first substrate electrode provided on the mounting surface and electrically connected to the p-side electrode;
A second substrate electrode provided on the mounting surface and electrically connected to the n-side electrode;
Mounting parts including,
A light-emitting device comprising:
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