JP2013175128A - シリアルｉ／ｆバス制御装置及び撮像装置 - Google Patents

Abstract

【課題】簡単な構成で、且つ、煩雑な処理を必要とせずに、シリアルＩ／Ｆバス（Ｉ２Ｃバス）を利用して、複数の同一種類のデバイス（撮像素子等）にコマンド等を同時に設定できるようにする。
【解決手段】Ｉ２Ｃ制御回路３１０と撮像素子１１，１２のＳＤＡ１，ＳＤＡ２とを入出力セレクタ３３０，３４０を介して接続する。撮像素子１１，１２にコマンド等を設定する時、Ｉ２Ｃ制御回路３２０のＳＤＡ出力を出力セレクタ３３０を介してＳＤＡ１，ＳＤＡ２の両方に接続する。Ｉ２Ｃ制御回路３２０のＳＤＡ入力には、ＳＤＡ１とＳＤＡ２のいずれか一方を入力セレクタ３４０を介して接続する。これにより、Ｉ２Ｃ制御回路３２０をマスタデバイス、撮像素子１１，１２をスレーブデバイスとして、通常のＩ２Ｃ通信プロトコルに準じて、撮像素子１１，１２にコマンド等の同時設定が可能になる。
【選択図】図６

Description

本発明は、シリアルＩ／Ｆバス制御装置及び該シリアルＩ／Ｆバス制御装置を使用した撮像装置に関する。

最近の撮像装置は、ＣＭＯＳセンサ等を含む撮像素子の内部に種々のレジスタ（コマンドレジスタ）を有し、これらのレジスタにコマンドやパラメータを設定することで、撮像素子の種々の動作内容を決定している。この撮像素子の内部レジスタ群への読み書きは、撮像制御回路により、画像データの経路とは別の専用経路を使って行われるが、この専用経路には、一般に１本のクロック線（ＳＣＬ）と１本のデータ線（ＳＤＡ）からなるシリアルＩ／Ｆバス（Ｉ２Ｃバス）が利用される。すなわち、撮像制御回路と撮像素子をＩ２Ｃバスを介して接続し、撮像制御回路をマスタデバイス、撮像素子をスレーブデバイスとして動作させて、撮像素子の内部レジスタ群への読み書きを行う。

一方、複数の同一種類の撮像素子を用いて全方位を撮影し、得られた複数の画像データを合成処理して、パノラマ画像を生成する全方位撮像装置が知られている。このような全方位撮像装置において、複数の同一種類の撮像素子のそれぞれの内部レジスタ群への読み書きにＩ２Ｃバスを利用する場合、次のような問題がある。

Ｉ２Ｃバスには、複数のスレーブデバイスを接続することが可能であるが、各スレーブデバイスは異なるアドレス（スレーブアドレス）とする必要があり、同一のスレーブアドレスを有する複数のスレーブデバイスをＩ２Ｃバスに接続することができない。同一種類の撮像素子は、一般にスレーブアドレスが同じ値となるため、複数の同一種類の撮像素子をＩ２Ｃバスに接続することができない。

撮像素子には、スレーブアドレスを外部端子にて指定可能なものもある。このような撮像素子では、各撮像素子のスレーブアドレスを異なる値にすることで、複数の同一種類の撮像素子をＩ２Ｃバスに接続することが可能である。しかしながら、各撮像素子の内部レジスタ群に同じコマンド等を設定する際にも、ＡＣＫ等の応答信号を確認するなど、Ｉ２Ｃバスの規格上の都合で、各撮像素子ごとに個別に実施する必要があり、設定処理に時間がかかり、処理が煩雑となる問題がある。また、スレーブアドレスを外部端子にて指定する機能が無い撮像素子は使用できない。各撮像素子ごとにＩ２Ｃ制御回路を持たせれば、各撮像素子の内部レジスタ群へのコマンド等を同時に設定することができるが、回路規模が増え、コストアップになってしまう。

なお、Ｉ２Ｃバスの規格にあるジェネラルコードアドレス機能を使えば、Ｉ２Ｃバスに接続された全てのスレーブデバイスにデータを一斉に送信することが可能であるが、ＡＣＫ等の応答信号を無視するために信頼性に欠けるのと、この機能に撮像素子自体が対応できないことが多いという問題がある。

ここでは、全方位撮像装置について説明したが、一般にＩ２Ｃバスを利用して、複数の同一種類のデバイスにコマンド等を設定する際に、上述のような問題が生じる。

なお、特許文献１には、Ｉ２Ｃバスに複数のスレーブデバイスを接続すると共に、該Ｉ２Ｃバスに通信制御装置を介してマスタデバイスを接続し、通信制御装置がマスタデバイスと複数のスレーブデバイスの間のデータ通信を制御する構成とすることで、同一のアドレス値を有する複数のスレーブデバイスをＩ２Ｃバスに接続できるようにすることが記載されているが、回路規模が増えてコストアップになり、また、処理が煩雑になる問題がある。

本発明は、簡単な構成で、且つ、煩雑な処理を必要とせずに、シリアルＩ／Ｆバスを利用して、複数の同一種類のデバイスにコマンド等を同時に設定することが可能なシリアルＩ／Ｆバス制御装置及び該シリアルＩ／Ｆバス制御装置を使用した撮像装置を提供することにある。

本発明は、シリアルＩ／Ｆバスを利用して、複数の同一種類のデバイスとデータを送受信するシリアルＩ／Ｆバス制御装置において、複数のデバイスとそれぞれ接続された複数のシリアルＩ／Ｆバスと、自身はマスタデバイスとなり、デバイスをスレーブデバイスとして、所定の通信プロトコルに基づいてデータ送受信を制御する１つの制御手段と、複数のデバイスの全てのシリアルＩ／Ｆバスを制御手段に接続する第１モードと、複数のデバイスのいずれか１つのシリアルＩ／Ｆバスを制御手段に接続する第２モードとを持つバス切替え手段とを有することを特徴とする。

１つのシリアルＩ／Ｆバス制御手段で、複数のデバイスを制御することが可能となる。

本発明のシリアルＩ／Ｆバス制御装置を適用した撮像装置の全体的回路構成例を示す図である。 図１の画像処理ユニットの詳細構成図である。 Ｉ２Ｃバスのシリアルクロック線（ＳＣＬ）とシリアルデータ線（ＳＤＡ）の動作タイミングを説明する図である。 Ｉ２Ｃバス通信の標準的なデータ・フォーマットを示す図である。 Ｉ２Ｃバス通信のリピート・スタート・コンディション機能を説明する図である。 図１の撮像制御ユニット（シリアルＩ／Ｆバス制御装置）の一実施形態に係る詳細構成図である。 単独動作モード時の撮像制御ユニットの構成（その一）を示す図である。 単独動作モード時の撮像制御ユニットの構成（その二）を示す図である。

以下、本発明の一実施形態について図面にもとづいて説明する。以下では、本発明のシリアルＩ／Ｆバス制御装置を全方位撮像装置に適用した実施例について説明するが、本発明のシリアルＩ／Ｆバス制御装置は、一般にシリアルＩ／Ｆバスを利用して、複数の同一種類のデバイスにコマンド等を設定する必要のある装置に広く適用可能である。また、シリアルＩ／ＦバスはＩ２Ｃ（Inter Integrated Circuit）とするが、ＳＣＣＢ（Serial Camera Control Bus）でもよい。

図１は、本発明のシリアルＩ／Ｆバス制御装置（Ｉ２Ｃバス制御装置）の適用例としての全方位撮像装置の全体的回路構成例を示している。

図１において、撮像ユニット１０は、各々半球画像を結像するための１８０°以上の画角を有する広角レンズ（いわゆる魚眼レンズ）と、各広角レンズに対応させて設けられている同一種類の２つの撮像素子１１，１２を有している。撮像素子１１，１２は、先の魚眼レンズによる光学像を電気信号の画像データに変換して出力するＣＭＯＳセンサなどの画像センサ、該画像センサの水平／垂直同期信号や画素クロックなどを生成するタイミング生成回路、画像センサやタイミング生成回路の動作を制御したり、画像センサから出力される画像データの必要な前処理などを行うプロセッサ、及び、撮像素子の動作に必要な種々のコマンド、パラメータなどが設定されるレジスタ群や種々のステータス・データが格納されるレジスタ群などを有している。この種の撮像素子は既に知られているので（例えば、Omni Vision Technologies社のＯＶ５６５３等）、撮像素子１１，１２の具体的構成は省略する。なお、図１では撮像素子を２つとしたが、一般に２つ以上いくつでもよい。

撮像ユニット１０の撮像素子１１，１２は、各々、画像処理ユニット２０とはパラレルＩ／Ｆバスで接続されている。一方、撮像ユニット１０の撮像素子１１，１２は、撮像制御ユニット３０とは、別途、シリアルＩ／Ｆバス（Ｉ２Ｃバス）で接続されている。画像処理ユニット２０及び撮像制御ユニット３０は、バス８０を介してＣＰＵ４０と接続される。さらに、バス８０には、メモリ５０、操作部６０、外部Ｉ／Ｆ７０なども接続される。

画像処理ユニット２０は、撮像素子１１，１２から出力される画像データをパラレルＩ／Ｆバスを通して取り込み、それぞれの画像データに対して所定の処理を施した後、これらの画像データを合成処理して全方位画像データを生成する。

撮像制御ユニット３０は、該撮像制御ユニット３０をマスタデバイス、撮像素子１１，１２をスレーブデバイスとして、Ｉ２Ｃバスを利用して、撮像素子１１，１２のレジスタ群にコマンド等を設定する。必要なコマンド等は、ＣＰＵ４０から受け取る。また、該撮像制御ユニット３０は、同じくＩ２Ｃバスを利用して、撮像素子１１，１２のレジスタ群のステータス・データ等を取り込み、ＣＰＵ４０に送る。

この撮像制御ユニット３０として、本発明のシリアルＩ／Ｆバス制御装置（Ｉ２Ｃ制御装置）を使用する。これにより、撮像制御ユニット３０は、同一種類の撮像素子１１，１２のレジスタ群に対して、Ｉ２Ｃ通信の標準的なデータ・フォーマットでもって同時にコマンド等を設定することが可能になる。この撮像制御ユニット３０の構成、動作については、後で詳しく説明する。ここで、同一種類とは、同一のスレーブアドレス、同一の内部アドレスを持つと言う意味である。したがって、同一種類のデバイスとは、同一のスレーブアドレス、内部アドレスを有するデバイスと言う意味である。

ＣＰＵ４０は、当該撮像装置の全体の動作を制御すると共に必要な処理を実行する。ここで、撮像制御ユニット３０に関して云えば、ＣＰＵ４０は、例えば電源ＯＮ後の撮像素子１１，１２の初期化時などに、撮像制御ユニット３０に対して、撮像素子１１，１２へのコマンド等の設定を指示し、コマンド等を送信する。また、該ＣＰＵ４０は、撮影終了時などに、撮像制御ユニット３０に対して、撮像素子１１，１２からステータス・データ等の読み出しを指示し、ステータス・データ等を受け取る。

メモリ５０は、ＲＯＭ，ＲＡＭ、外付けメモリ（ＵＳＢカード、ＳＤカード等）の総称である。ＲＯＭは、ＣＰＵ４０のための種々のプログラムを記憶している。ＲＡＭはワークメモリであり、ＣＰＵ４０で実行するプログラムや処理途中のデータ等を記憶する。また、ＲＡＭは、画像処理ユニット２０での処理途中の画像データを一時記憶する。外付けメモリは、必要に応じて画像処理ユニット２０での処理済みの全方位画像データを直接あるいはＲＡＭを介して記憶する。

操作部６０は、種々の操作ボタンや電源スイッチ、シャッタボタン、表示と操作の機能を兼ねたタッチパネルなどの総称である。ユーザは操作ボタン等を操作することで、種々の撮影モードや撮影条件などを入力する。

外部Ｉ／Ｆ７０には、例えばパーソナルコンピュータが接続される。画像処理ユニット２０での処理済みの全方位画像データは、必要に応じて該外部Ｉ／Ｆ７０を通して、パーソナルコンピュータに転送される。なお、本実施形態では、撮像装置には表示部が設けられていないが、表示部を設けて良いことは言うまでもない。さらに、外部Ｉ／Ｆ７０として、ＵＳＢ Ｉ／Ｆ、シリアル Ｉ／Ｆ、ネットワークＩ／Ｆなどが挙げられる。

図２は、画像処理ユニット２０の詳細構成図である。画像処理ユニット２０は、画像処理回路（１）２１０、画像処理回路（２）２２０、画像合成回路２３０、バスＩ／Ｆ回路２４０、及び、これらを接続する内部バス２５０からなる。

撮像素子１１，１２は、それぞれ画像データをライン単位で出力する。同時に、撮像素子１１，１２は水平／垂直同期信号、画素クロック等も出力する。画像処理回路２１０，２２０は、撮像素子１１，１２から出力される画像データについてそれぞれ所定の画像処理を施す。画像処理回路２１０，２２０での画像処理の種類としては、レンズ補正、黒レベル補正、色補正、欠陥画素補正、ホワイトバランス等がある。画像処理回路２１０，２２０でそれぞれ所定の画像処理が施された画像データは、一旦、バスＩ／Ｆ２４０を介してメモリ５０のＲＡＭに格納される。すなわち、メモリ５０の例えばＲＡＭには、撮像素子１１，１２でそれぞれ撮影して得られた２つの半球画像データが、所定の画像処理が施されて格納される。この２つの半球画像データは、互いにオーバーラップ領域を有している。ここで、本実施形態では、２つの撮像素子を用いた場合を示しているので、画角が１８０度以上の半球画像である。しかし、撮像素子の個数が変更されると、それに応じて画角が変更されることは言うまでもない。また、画角が狭くなる場合が考えられるが、本実施形態では広角レンズと言う用語を利用するが、必ずしも広角とならない場合もある。

メモリ５０のＲＡＭに格納された２つの半球画像データは、その後、バスＩ／Ｆを介して画像合成回路２３０に取り込まれる。画像合成回路２３０は、２つの半球画像データについて、互いのオーバーラップ領域をもとに合成して全方位画像データを生成する。そして、生成された全方位画像データは、バスＩ／Ｆ２４０を介して再度、メモリ５０のＲＡＭに格納される。その後、全方位画像データは、ＲＡＭから外付けメモリ（ＵＳＢカード、ＳＤカード等）に蓄積されたり、表示部に表示されたり、必要に応じて外部Ｉ／Ｆ回路７０を通して、パーソナルコンピュータ等に転送される。

次に、撮像制御ユニット３０について説明する。先に述べたように、この撮像制御ユニット３０に本発明に係るシリアルＩ／Ｆバス制御装置（Ｉ２Ｃ制御装置）が使用される。

まず、Ｉ２Ｃバス・インタフェースについて説明する。Ｉ２Ｃバスは、１本のシリアルデータ線（ＳＤＡ）と１本のシリアルクロック線（ＳＣＬ）の計２本のバス（シリアルＩ／Ｆバス）のみで構成される。このＩ２Ｃバスには、複数のデバイスを接続することができるが、その一つをマスタデバイス、そのほかのデバイスをスレーブデバイスとして、マスタデバイスが主導権を握り、通常、Ｉ２Ｃバスに接続された１つのスレーブデバイスとデータ等の送受信を行う。スレーブデバイスはそれぞれ固有のアドレス（スレーブアドレス）を持っている。

マスタデバイスが、あるスレーブデバイスとデータ等の送受信を行う場合、マスタデバイスは、そのスレーブアドレスをＩ２Ｃバス上に送信して、通信対象のスレーブデバイスに通信の開始を知らせる。こうして、一旦スレーブデバイスが特定された後、マスタデバイスは、そのスレーブデバイスとだけデータ等の送受信を行うことが可能になる。データの送受信が終了すると、マスタデバイスは当該スレーブデバイスに通信の終了を通知する。

以下に、Ｉ２Ｃバスの通信プロトコルの概要について説明する。
（１）通信の開始
マスタデバイスは、あるスレーブデバイスと通信を始める際に、通信シーケンスの始まりを示すためにスタート・コンディション信号（Ｓ）を発行する。これは、図３の（ａ）のように、ＳＣＬが“Ｈ”レベルのときにＳＤＡを“Ｈ”レベルから“Ｌ”レベルに変化させることで成立する。スタート・コンディション信号（Ｓ）は、すべのスレーブデバイスへ一斉に通知される。なお、ＳＣＬはマスタデバイスで駆動されて、所定の周波数で“Ｈ”レベルと“Ｌ”レベルを交互に繰り返す。通信が開始される前は、ＳＣＬとＳＤＡとも“Ｈ”レベルである。

（２）スレーブデバイスの選択
マスタデバイスは、スタート・コンディション信号を発行した後、全てのスレーブデバイスへコントロール・バイト（ＣＢ）を送信する。コントロール・バイトは、７ビットのスレーブアドレスと１ビットの送受信（読出し書込み）の向きを示すＲ／Ｗフラグからなり、ＳＣＬ上のクロックに同期してＳＤＡ上に１ビットずつ送出される。図３の（ｃ）はこれを示している。
すべてのスレーブデバイスは、スタート・コンディション信号（Ｓ）を受信した後、ＳＣＬ上のクロックに同期してＳＤＡ上のコントロール・バイト（８ビット）を受信する。各スレーブデバイスは、コントロール・バイトを受信すると、そのスレーブアドレスが自分のアドレスと一致しているかどうか調べ、一致していない場合はアイドル状態へ戻り、再び、スタート・コンディション信号（Ｓ）が発行されるまで待機する。
一方、受信したコントロール・バイトのスレーブアドレスが自分のアドレスと一致している場合には、そのスレーブデバイスは、マスタデバイスへ応答信号としてＡＣＫを返し、コントロール・バイトのＲ／Ｗフラグに応じてデータの送受信の処理に備える。なお、ＡＣＫは、ＳＣＬ上のクロックに同期して、ＳＤＡを“Ｌ”レベルにすることで応答する。

（３）データの送受信
コントロール・バイトのＲ／Ｗフラグが“Ｗ”（例えば論理０）の場合には、マスタデバイスが、選択されたスレーブデバイスからＡＣＫが返ってきたのを確認してデータの送信を開始する。また、コントロール・バイトのＲ／Ｗフラグが“Ｒ”（例えば論理１）の場合には、選択されたスレーブデバイスが、マスタデバイスへＡＣＫを返した後、データの送信を開始する。
データの送受信は１バイト（８ビット）単位で行う。すなわち、送信側は、ＳＣＬ上のクロックに同期して、１バイトのデータを１ビットずつＳＤＡ上に載せる。これは、図３の（ｃ）に示したコントロール・バイトの場合と同様である。受信側は、ＳＣＬ上のクロックに同期して、ＳＤＡ上のデータを１ビットずつ受信し、１バイト（８ビット）のデータを受信すると、送信側へＡＣＫを返し、受信しなければ、送信側へＮＯＡＣＫを返す。送信側は、受信側からＡＣＫが返ってきたのを確認し、まだ送信すべきデータがあれば、同様にして、次の１バイトのデータを１ビットずつＳＤＡに乗せる。これを送信するデータがなくなるまで繰り返す。
このように、データはコントロール・バイトと同様に、１ビットずつＳＣＬ上のクロックに同期した形でＳＤＡ上に出力される。マスタデバイスは自分でクロックを出力しながらデータを送受信する。これに対してスレーブデバイスは、マスタデバイスが出力するクロックに合わせてデータを送受信する。ＡＣＫ／ＮＯＡＣＫはマスタ、スレーブの違いに関わらず、受信した側が出力する。
通常、ＡＣＫはデータを正常に受信したことを意味し、ＮＯＡＣＫは正常に受信されないことを意味するが、該ＮＯＡＣＫに特定の意味を持たせる場合がある。例えば、マスタデバイスが最終データを受信した後に、スレーブデバイスへ通信終了を知らせるためにＮＯＡＣＫを返す。

（４）通信の終了
一連の通信シーケンスが終わると、マスタデバイスはストップ・コンディション信号（Ｐ）を発行して、通信シーケンスの終わりをスレーブデバイスに知らせる。これは、図３の（ｂ）のように、ＳＣＬが“Ｈ”レベルの時に、スタート・コンディションのときとは逆にＳＤＡを“Ｌ”レベルから“Ｈ”レベルに変化させることで成立する。この後、スレーブデバイスは待機状態に戻る。
図４は、Ｉ２Ｃバス通信の標準的なデータ・フォーマットを示した図である。ここでは、簡単に送信データは１バイトとしている。
図４の（ａ）は、マスタデバイスがスレーブデバイスへデータを送信（書込み）する例である。マスタデバイスは、スタート・コンディション信号（Ｓ）を発行した後、コントロール・バイトを送信する。ここで、Ａ６〜Ａ０はスレーブアドレスであり、Ｗはデータ送信を意味する。コントロール・バイトのスレーブアドレス（Ａ６〜Ａ０）と自分のアドレスが一致したスレーブデバイスは、マスタデバイスへＡＣＫを返して、データの受信に備える。マスタデバイスは、ＡＣＫが返ったのを確認して、データ（Ｄ７〜Ｄ０）をスレーブデバイスへ送信する。スレーブデバイスは、データを正常に受信すると、マスタデバイスにＡＣＫを返す。マスタデバイスは、ストップ・コンディション信号（Ｐ）を発行して、通信シーケンスの終わりをスレーブデバイスに知らせる。
図４の（ｂ）は、マスタデバイスがスレーブデバイスからデータを受信（読出し）する例である。マスタデバイスは、スタート・コンディション信号（Ｓ）を発行した後、コントロール・バイトを送信する。ここで、Ａ６〜Ａ０はスレーブアドレスであり、Ｒはデータ受信を意味する。コントロール・バイトのスレーブアドレスと自分のアドレスが一致したスレーブデバイスは、マスタデバイスへＡＣＫを返した後、引き続いてデータ（Ｄ７〜Ｄ０）をマスタデバイスへ送信する。マスタデバイスは、データを受信するとスレーブデバイスへ通信の終了を知らせるためにＮＯＡＣＫを返し、引き続いてストップ・コンディション信号（Ｐ）を発行する。

次に、Ｉ２Ｃバス通信プロトコルのその他の主な機能について簡単に説明する。
＜クロック・ストレッチ＞
スレーブデバイスは、マスタデバイスからデータを受信した後（またはマスタデバイスへデータを送信した後）に、内部処理に時間がかかるなどの理由で、マスタデバイスに対してＷＡＩＴをかけることができる。その手段としてスレーブデバイスがＳＣＬを“Ｌ”レベルにする。この結果、マスタデバイスはクロックが出せなくなるので通信を一時停止する。スレーブデバイスは準備が整うとＳＣＬの“Ｌ”レベル出力を解除する。これを受けてマスタデバイスは通信を再開する。このように、マスタデバイスを待たせるためにスレーブデバイスがＳＣＬを強制的に“Ｌ”レベルにすることをクロック・ストレッチという。

＜リピート・スタート・コンディション＞
通常、スタート・コンディション信号（Ｓ）とストップ・コンディション信号（Ｐ）の区間内での通信の向き（送／受）は、コントロール・バイトを除いて、コントロール・バイト内のＲ／Ｗフラグの値に応じた方向に固定されている。しかし、この区間の中で通信の方向を切り替えたい場合がある。たとえば、スレーブデバイスがＥＥＰＲＯＭで、特定のＲＯＭアドレスからＲＯＭデータを読み出したい場合、アクセス対象のＲＯＭアドレスの設定はスレーブデバイスに対してＷ（書き込み）要求を出すが、ＲＯＭデータの読み出しにはスレーブデバイスに対してＲ（読み出し）の要求を出さなければならない。このようなときは、ＲＯＭアドレスをスレーブデバイスへ送信（Ｗ）したあとに、通信の向きを読み出し（Ｒ）に切り替えるために、スタート・コンディション信号（Ｓ）を再発行し、Ｒ要求のコントロール・バイトを送信する。このときに発行するスタート・コンディション信号（Ｓ）をリピート・スタート・コンディションという。図５は、リピート・スタート・コンディションの具体例を示している。

＜ジェネラル・コール・アドレス＞
スレーブアドレスの“０”は特別のアドレスとして定義される。これはジェネラル・コール・アドレスと言われ、バス上のすべてのスレーブデバイスへ一斉にデータを送信するための特殊なアドレスである。ただし、スレーブデバイス側ではこのアドレス・モードをサポートしている必要がある。当然ながら、データがぶつかるので、ジェネラル・コールでスレーブデバイスからデータを一斉に受信することはできない。

図１に戻り、本発明の特徴である撮像制御ユニット３０について説明する。
図６は、本実施形態に係るシリアルＩ／Ｆバス制御装置（Ｉ２Ｃ制御装置）としての撮像制御ユニット３０の詳細構成図である。図６において、撮像制御ユニット３０は、バスＩ／Ｆ回路３１０、制御手段としてのＩ２Ｃ制御回路３２０、バス切替え手段としての出力セレクタ３３０と入力セレクタ３４０、エラー検出回路３５０、３ステート・バッファ回路３６１，３６２，３６３、バッファ回路３７１，３７２，３７３、及び、バッファＩ／Ｆ回路３１０とＩ２Ｃ制御回路３２０、エラー検出回路３５０を接続する内部バス３７０を有している。

撮像制御ユニット３０と撮像素子１１，１２との間はそれぞれ個別のＩ２Ｃバスで接続される。ただし、本実施形態では、ＳＣＬについては撮像素子１１，１２で共通に使用するようにして、撮像制御ユニット３０と撮像ユニット１０の間のＩ２Ｃバスの本数の軽減を図っている。ＳＣＬ，ＳＤＡ１，ＳＤＡ２はそれぞれ抵抗Ｒを通して所定の電源に接続されている。待機時、ＳＣＬ，ＳＤＡ１，ＳＤＡ２は電源電圧Ｖ_DDにプルアップ（Ｈレベル）されている。

バスＩ／Ｆ回路３１０は、ＣＰＵ４０（図１）からのコマンド等をＩ２Ｃ制御回路３２０に送り、また、Ｉ２Ｃ制御回路３２０からのステータス等をＣＰＵ４０に送る。また、バスＩ／Ｆ回路３１０は、エラー検出回路３５０のエラー検出信号をＣＰＵ４０に送る。これらは、汎用バスのプロトコルで行われる。

Ｉ２Ｃ制御回路３２０は、基本的に従来と同様である。すなわち、Ｉ２Ｃ制御回路３２０は、Ｉ２Ｃ制御回路３２０自身がマスタデバイスとなり、撮像素子１１，１２をスレーブデバイスとして、Ｉ２Ｃバス（ＳＣＬ，ＳＤＡ１，ＳＤＡ２）を使用して、撮像素子１１，１２とＩ２Ｃバス通信プロトコルに則ってコマンド、ステータス等の送受信を実施する。従来と異なる点は、Ｉ２Ｃ制御回路３２０は、撮像素子１１，１２とコマント、ステータス等の送受信を開始するのに先立って、出力セレクタ３３０や入力セレクタ３４０を切替え制御することである。切替えはＣＰＵ４０から指示される。

出力セレクタ３３０は、Ｉ２Ｃ制御回路３２０からの切替信号に基づいて、Ｉ２Ｃ制御回路３２０のＳＤＡ出力をＳＤＡ１とＳＤＡ２の両方（第１モード）またはいずれか一方（第２モード）と接続するように切替える。図６は、Ｉ２Ｃ制御回路３２０のＳＤＡ出力がＳＤＡ１とＳＤＡ２の両方に接続されている状態を示している。入力セレクタ３４０は、Ｉ２Ｃ制御回路３２０からの切替信号に基づいて、ＳＤＡ１とＳＤＡ２のいずれか一方をＩ２Ｃ制御回路３２０のＳＤＡ入力と接続するように切り替える。図６は、ＳＤＡ２がＩ２Ｃ制御回路３２０のＳＤＡ入力に接続されている状態を示している。

３ステート・バッファ回路３６１は、Ｉ２Ｃ制御回路３２０により所定の周波数でオン、オフされる。これにより、ＳＣＬが“Ｈ”レベル、“Ｈ”レベルを繰り返し、撮像素子１１，１２にクロックが送出される。バッファ回路３７１は、撮像素子あるいは１２がＳＣＬを一時“Ｌ”レベルとした場合に（クロック・ストレッチ機能）、それをＩ２Ｃ制御回路３２０に伝える働きをする。ここで、ＳＣＬは撮像素子１１，１２に共通であるため、クロック・ストレッチ機能が３ステート・バッファ回路３６１のデータライン構成で有効に働く。

３ステート・バッファ回路３６２，３６３は、Ｉ２Ｃ制御回路３２６のＳＤＡ出力で出力セレクタ３３０を介してオン、オフされる。これにより、ＳＤＡ１及び／又はＳＤＡ２がＳＤＡ出力に応じて“Ｈ”レベルあるいは“Ｌ”レベルとなる。すなわち、Ｉ２Ｃ制御回路３２０からコマンド等が撮像素子１１及び／又は撮像素子１２に送信される。

バッファ回路３７２，３７３は、撮像素子１１あるいは１２が出力するステータス等を入力セレクタ３４０を介してＩ２Ｃ制御回路に入力する働きをする。

エラー検出回路３５０は、撮像素子１１，１２が同時にＩ２Ｃ制御回路３２０とＩ２Ｃプロトコル通信を実施している時、撮像素子１１，１２がそれぞれＳＤＡ１，ＳＤＡ２に出力する応答信号（ＡＣＫ，ＮＯＡＣＫ）をバッファ回路３７２，３７３を介して入力して、監視する。このエラー検出回路３５０の作用、効果については後述する。

次に、撮像素子１１，１２のレジスタ群にコマンド等を設定する場合の動作について詳述する。撮像素子１１，１２は同一種類のデバイスであり、そのアドレス（スレーブアドレス）、内部レジスタアドレスは同じである。ここで、Ｉ２Ｃ制御回路３２０が撮像素子１１，１２にコマンド等を同時に設定するケースを同時動作モードと称すことにする。

撮像制御ユニット３０のＩ２Ｃ制御回路３２０は、まず、ＣＰＵ４０（図１）からバスＩ／Ｆ回路３１０を通して、撮像素子１１，１２の同時動作モード指令を受け取る。Ｉ２Ｃ制御回路３２０は、該同時動作モード指令に基づき、出力セレクタ３３０にはＩ２Ｃ制御回路３２０のＳＤＡ出力をＳＤＡ１とＳＤＡ２の両方に接続すべく切替信号を送出し、入力セレクタ３４０には撮像素子１１のＳＤＡ１をＩ２Ｃ制御回路３２０のＳＤＡ入力に接続すべく切替信号を送出する。これにより、出力セレクタ３３０は、Ｉ２Ｃ制御回路３２０のＳＤＡ出力を３ステート・バッファ回路３６２，３６３を介してＳＤＡ１，ＳＤＡ２の両方に接続する（第１モード）。また、入力セレクタ３４０は、撮像素子１１のＳＤＡ１をバッファ回路３７２を介してＩ２Ｃ制御回路３２０のＳＤＡ入力に接続する。図６はこの状態を示している。

なお、Ｉ２Ｃ制御回路３２０は、入力セレクタ３４０については、撮像素子１２のＳＤＡ２をＩ２Ｃ制御回路３２０のＳＤＡ入力に接続するように指示してもよい。すなわち、撮像素子１１，１２を同時に動作させる場合、撮像素子１１，１２はそれぞれ応答信号を出力するが、Ｉ２Ｃバスの通信プロトコルの制約上、Ｉ２Ｃ制御回路３２０は両方の応答信号を受け取ることができない。そこで、撮像素子１１，１２のいずれか一方の応答信号を受け取るようにする。

次に、Ｉ２Ｃ制御回路３２０は、ＣＰＵ４０からバスＩ／Ｆ回路３１０を通して、撮像素子１１，１２に共通のスレーブアドレス、フラグ（Ｗ）、内部レジスタアドレス、コマンド等の一連のデータ群を受け取る。Ｉ２Ｃ制御回路３２０は、これら一連のデータ群を内部レジスタに格納した後、以下のようにして、あたかも１つのスレーブデバイスにデータを送信するかのように、通常のＩ２Ｃバスの通信プロトコルに則って撮像素子の１１，１２のレジスタ群に同時にコマンド等を設定する。

まず、Ｉ２Ｃ制御回路３２０は、３ステート・バッファ回路３６１を通してＳＣＬにクロックを送出する。クロックは一連の通信シーケンスが終了するまで送出される。

次に、Ｉ２Ｃ制御回路３２０は、クロックに同期してスタート・コンディション信号（Ｓ）を出力する。スタート・コンディション信号（Ｓ）は、出力セレクタ３３０、３ステート・バッファ回路３６２，３６３、ＳＤＡ１，ＳＤＡ２の経路で撮像素子１１，１２に通知される。撮像素子１１，１２は、それぞれクロックに同期してスタート・コンディション信号（Ｓ）を受信することで、通信の開始を認識する。

次に、Ｉ２Ｃ制御回路３２０は、クロックに同期してコントロール・バイトを出力する。コントロール・バイトは、撮像素子１１，１２のスレーブアドレス（７ビット）とＷフラグ（１ビット）からなる。該コントロール・バイトは、出力セレクタ３３０、３ステート・バッファ回路３６２，３６３、ＳＤＡ１，ＳＤＡ２の経路で撮像素子１１，１２に送信される。撮像素子１１，１２は、それぞれクロックに同期してコントロール・バイトを受信し、該受信したコントロール・バイト内のスレーブアドレスと撮像素子のアドレスが一致し、フラグが“Ｗ”ということで、データの受信処理に備える。そして、撮像素子１１，１２は、それぞれクロックに同期して応答信号ＡＣＫをＳＤＡ１，ＳＤＡ２に出力する。このうち、撮像素子１１のＡＣＫがＳＤＡ１、バッファ回路３７２、入力セレクタ３４０の経路でＩ２Ｃ制御回路３２０に受信される。

Ｉ２Ｃ制御回路３２０は、ＡＣＫの受信を確認して、撮像素子１１，１２内のレジスタアドレス（８ビット）をクロックに同期して出力する。該レジスタアドレスは、出力セレクタ３３０、３ステート・バッファ回路３６２，３６３、ＳＤＡ１，ＳＤＡ２の経路で撮像素子１１，１２に送信される。撮像素子１１，１２は、それぞれクロックに同期してレジスタアドレスを受信し、保持する。そして、撮像素子１１，１２は、それぞれクロックに同期して応答信号ＡＣＫをＳＤＡ１，ＳＤＡ２に出力する。このうち、撮像素子１１のＡＣＫがＳＤＡ１、バッファ回路３７２、入力セレクタ３４０の経路でＩ２Ｃ制御回路３２０に受信される。

次に、Ｉ２Ｃ制御回路３２０は、ＡＣＫの受信を確認して、ライトデータ（８ビット）をクロックに同期して出力する。該ライトデータは、出力セレクタ３３０、３ステート・バッファ回路３６２，３６３、ＳＤＡ１，ＳＤＡ２の経路で撮像素子１１，１２に送信される。撮像素子１１，１２は、それぞれクロックに同期してライトデータを受信し、先に保持しておいてレジスタアドレスに対応するレジスタに該ライトデータを書き込む。そして、撮像素子１１，１２は、それぞれクロックに同期して応答信号ＡＣＫをＳＤＡ１，ＳＤＡ２に出力する。このうち、撮像素子１１のＡＣＫがＳＤＡ１、バッファ回路３７２、入力セレクタ３４０の経路でＩ２Ｃ制御回路３２０に受信される。

以下、同様にして、Ｉ２Ｃ制御回路と撮像素子１１，１２との間で、クロックに同期してレジスタアドレス、ＡＣＫ、ライトデータ、ＡＣＫの送受信が繰り返される。これにより、撮像素子１１，１２内のレジスタ群にデータが書き込まれる（コマンド等が設定される）。

Ｉ２Ｃ制御回路３２０は、すべてのデータの送信を終え、撮像素子側からの応答信号の受信を確認すると、ストップ・コンディション信号（Ｐ）を出力する。ストップ・コンディション信号（Ｐ）は、出力セレクタ３３０、３ステート・バッファ回路３６２，３６２、ＳＤＡ１，ＳＤＡ２の経路で撮像素子１１，１２に通知される。撮像素子１１，１２はストップ・コンディション信号（Ｐ）を受信することで、一連の通信シーケンスの終了を確認して、待機状態に戻る。Ｉ２Ｃ制御回路３２０は、ストップ・コンディション信号を送出後、クロックの送出を止め（ＳＣＬを“Ｈ”レベルに保持）、待機状態へ戻る。

なお、ここでは説明を簡単にするために、レジスタアドレス、ライトデータはそれぞれ８ビット（１バイト）としたが、８ビット以上の場合には、８ビットずつ２回あるいはそれ以上に分けて送受信されることになる。

図６の構成の撮像制御ユニット３０によれば、同一種類、つまり、同一のスレーブアドレスを有する２つの撮像素子１１，１２へのコマンド等の書込み（設定）処理が同一タイミングで行うことが可能で、各撮像素子毎に個別に実施する必要がないため、設定処理時間を短縮することができる。しかも、撮像素子１１，１２は、スレーブアドレスを外部端子にて指定する機能が無くてもよい。このように、設定処理時間を短縮できるのは、一度に撮像素子等のデバイスを制御したり、使用したりする必要がある装置においては非常に有用である。

また、Ｉ２Ｃ制御回路３２０のＩ２Ｃの通信プロトコルは変更する必要がなく、Ｉ２Ｃ制御回路３２０は、撮像素子１１，１２を１つのスレーブデバイスと見做して、通常のＩ２Ｃバス通信プロトコルに則ってコマンド等を送信するだけでよい。すなわち、Ｉ２Ｃ制御回路３２０は、特別に煩雑な処理を行うことなく、同一種類の撮像素子１１，１２へコマンド等を同時に設定することができる。

また、撮像素子１１，１２が同一スレーブアドレスの場合、各撮像素子１１，１２毎にＩ２Ｃ制御回路３２０を持たせることで、撮像素子１１，１２へコマンド等を同時に設定することが可能であるが、回路規模が増え、コストアップとなる。これに対し、本発明による実施形態である図６の構成によれば、２つの撮像素子１１，１２に対して１つのＩ２Ｃ制御回路３２０でよく、回路規模も小さくでき、コストダウンの効果もある。

次に、図６の構成中のエラー検出回路３５０について説明する。撮像素子１１，１２は、Ｉ２Ｃ制御回路３１０からのコマンド等を正常に受信すれば、応答信号としてＡＣＫをＳＤＡ１，ＳＤＡ２へ出力し、正常に受信されなければ、応答信号としてＮＯＡＣＫをＳＤＡ１，ＳＤＡ２へ出力する。Ｉ２Ｃ制御回路３２０のＩ２Ｃバス通信プロトコルの制約上、このうちの一方の応答信号のみがＩ２Ｃ制御回路３２０へ送られる（図６では撮像素子１１の応答信号）。

一方、エラー検出回路３５０は、撮像素子１１，１２がＳＤＡ１，ＳＤＡ２へ出力する応答信号をバッファ回路３７２，３７３を介して入力して、撮像素子１１，１２が出力する応答信号の状態を監視している。そして、エラー検出回路３５０は、一方あるいは両方の応答信号がＮＯＡＣＫの場合や、ＡＣＫ出力タイミングにて応答信号が出力されない場合等、エラー発生をバスＩ／Ｆを介してＣＰＵ４０（図１）に通知する。これを受けて、ＣＰＵ４０はＩ２Ｃ制御回路３２０に対して処理の中止を指示して、例えば、最初から処理をやり直すようにする。これにより、コマンド設定処理の信頼性を向上させることができる。

なお、エラー検出回路３５０は、エラー発生時、ＣＰＵ４０と共にＩ２Ｃ制御回路３２０へもエラー発生を通知することでもよい。この場合、Ｉ２Ｃ制御回路３２０は、直ちに処理を中止して、ＣＰＵ４０から以後の指示を待つこととなる。

次に、図６の本実施形態に係る撮像制御ユニット（Ｉ２Ｃ制御装置）３０において、Ｉ２Ｃ制御回路３２０が撮像素子１１あるいは撮像素子１２と個別にデータ等の送受信行う単独モード時の動作について説明する。

撮像制御ユニット３０のＩ２Ｃ制御回路３２０は、必要に応じてＣＰＵ４０（図１）等の指示により撮像素子１１あるいは撮像素子１２と個別にコマンドやステータス等の送受信を実施することがある。これを単独動作モードと称することにする。図６の構成の場合、出力セレクタ３３０及び入力セレクタ３４０を切り替えるだけで、単独動作モードを実施することができる。

図７は、Ｉ２Ｃ制御回路３２０が撮像素子１１とコマンドやステータス等の送受信を実施する場合の出力セレクタ３３０及び入力セレクタ３４０の状態を示した図である。なお、単独動作モードではエラー検出回路３５０は不要であるため、図７では省略してある。

Ｉ２Ｃ制御回路３２０は、ＣＰＵ４０から撮像素子１１の単独動作モード指令を受け取ることで、出力セレクタ３３０にはＩ２Ｃ制御回路３２０のＳＤＡ出力を撮像素子１１のＳＤＡ１に接続すべく切替信号を送出し、入力セレクタ３４０には撮像素子１１のＳＤＡ１をＩ２Ｃ制御回路３２０のＳＤＡ入力に接続すべく切替信号を送出する。これにより、出力セレクタ３３０は、Ｉ２Ｃ制御回路３２０のＳＤＡ出力を３ステート・バッファ回路３６２を介して撮像素子１１のＳＤＡ１に接続する（第２モード）。また、入力セレクタ３４０は、撮像素子１１のＳＤＡ１をバッファ回路３７２を介してＩ２Ｃ制御回路３２０のＳＤＡ入力に接続する。これにより、撮像素子１２のＳＤＡ２は非アクティブとなる。

以後、Ｉ２Ｃ制御回路３２０がマスタデバイス、撮像素子１１がスレーブデバイスとなって、Ｉ２Ｃ制御回路３２０と撮像素子１１との間でＳＤＡ１を使用して、通常のＩ２Ｃバス通信プロトコルに則ってコマンドやステータス等の送受信が実施されることになる。すなわち、データ書込み動作では、Ｉ２Ｃ制御回路３２０は出力セレクタ３３０、３ステート・バッファ回路３６２、ＳＤＡ１の経路でコマンド等を撮像素子１１に送信し、撮像素子１１はＳＤＡ１、バッファ回路３７２、入力セレクタ３４０の経路で応答信号（ＡＣＫ）をＩ２Ｃ制御回路３２０に返す。また、データ読み出し動作では、撮像素子１１はＳＤＡ１、バッファ回路３７２、入力セレクタ３４０の経路でステータス等をＩ２Ｃ制御回路３２０に送信し、Ｉ２Ｃ制御回路３２０は出力セレクタ３３０、３ステート・バッファ回路３６２、ＳＤＡ１の経路で応答信号（ＡＣＫ）を撮像素子１１に返す。一連の通信シーケンスが終了するまで、Ｉ２Ｃ制御回路３２０が３ステート・バッファ回路３６１を駆動してＳＣＬにクロックを送出することは、先の同時動作モードの場合と同様である。

図８は、Ｉ２Ｃ制御回路３２０が撮像素子１２とコマンドやステータス等の送受信を実施する場合の出力セレクタ３３０及び入力セレクタ３４０の状態を示した図である。ここでも、エラー検出回路３５０は省略してある。

図８に示すように、Ｉ２Ｃ制御回路３２０と撮像素子１２の間でコマンドやステータス等の送受信を実施する場合、出力セレクタ３３０は、Ｉ２Ｃ制御回路３２０から切替信号を受け取ることで、Ｉ２Ｃ制御回路３２０のＳＤＡ出力を３ステート・バッファ回路３６３を介して撮像素子１２のＳＤＡ２に接続する（第２モード）。また、入力セレクタ３４０は、同様にＩ２Ｃ制御回路３２０から切替信号を受け取ることで、撮像素子１２のＳＤＡ２をバッファ回路３７３を介してＩ２Ｃ制御回路３２０のＳＤＡ入力に接続する。これにより、Ｉ２Ｃ制御回路３２０がマスタデバイス、撮像素子１２がスレーブデバイスとなって、Ｉ２Ｃ制御回路３２０と撮像素子１２との間でＳＤＡ２を使用して、通常のＩ２Ｃバス通信プロトコルに則ってコマンドやステータス等の送受信が可能になる。この時、撮像素子１１のＳＤＡ１は非アクティブである。

このように、本実施形態に係る撮像制御ユニット３０では、Ｉ２Ｃ制御回路３２０が撮像素子１１あるいは撮像素子１２と個別にコマンドやステータス等を送受信する単独動作モードと、撮像素子１１と撮像素子１２の両方に同一のコマンド等を同時に送信して設定する同時動作モードを使い分けることが可能であり、撮像装置等に搭載することで利便性が向上する。

なお、実施形態では、撮像素子は２つとしたが、３つ以上でもよい。すなわち、撮像素子の数だけＳＤＡを増やし、入出力セレクタは、各ＳＤＡを選択できる構成とすればよい。また、対象は撮像素子に限らないことは云うまでもない。

１０ 撮像ユニット
１１，１２ 撮像素子
２０ 画像処理ユニット
３０ 撮像制御ユニット
４０ ＣＰＵ
３２０ Ｉ２Ｃ制御回路
３３０ 出力セレクタ
３４０ 入力セレクタ
ＳＣＬ シリアルクロック線
ＳＤＡ１，ＳＤＡ２ シリアルデータ線

特開２００９−１０５７３１号公報

Claims (7)

1. シリアルＩ／Ｆバスを利用して、複数の同一種類のデバイスとデータを送受信するシリアルＩ／Ｆバス制御装置であって、
   複数の前記デバイスとそれぞれ接続された複数のシリアルＩ／Ｆバスと、
   マスタデバイスとなり、前記デバイスをスレーブデバイスとして、所定の通信プロトコルに基づいてデータ送受信を制御する１つの制御手段と、
   複数の前記デバイスの全ての前記シリアルＩ／Ｆバスを前記制御手段に接続する第１モードと、複数の前記デバイスのいずれか１つの前記シリアルＩ／Ｆバスを前記制御手段に接続する第２モードとを持つバス切替え手段と、
   を有することを特徴とするシリアルＩ／Ｆバス制御装置。
2. 前記制御手段は、前記バス切替え手段が前記第１モードの時、複数の前記デバイスに対して、複数の前記シリアルＩ／Ｆバスを利用して、所定の通信プロトコルに基づいて同一データを同時に送信することを特徴とする請求項１に記載のシリアルＩ／Ｆバス制御装置。
3. 前記制御手段は、前記バス切替え手段が前記第２モードの時、１つの前記デバイスと、該デバイスに接続された１つの前記シリアルＩ／Ｆバスを利用して、所定の通信プロトコルに基づいてデータを送受信することを特徴とする請求項１もしくは２に記載のシリアルＩ／Ｆバス制御装置。
4. 前記バス切替え手段が前記第１モードの時、複数の前記デバイスがそれぞれ前記シリアルＩ／Ｆバスに送出する応答信号を入力してエラーの有無を検出するエラー検出手段を更に有することを特徴とする請求項１乃至３のいずれか１項に記載のシリアルＩ／Ｆバス制御装置。
5. 前記シリアルＩ／Ｆバスはシリアルクロック線とシリアルデータ線とからなり、前記シリアルクロック線は複数の前記デバイスに共通に接続されることを特徴とする請求項１乃至４のいずれか１項に記載のシリアルＩ／Ｆバス制御装置。
6. 前記シリアルＩ／ＦバスはＩ２Ｃバスであり、前記制御手段はＩ２Ｃ制御手段であることを特徴とする請求項１乃至５のいずれか１項に記載のシリアルＩ／Ｆバス制御装置。
7. 複数の撮像素子を有する撮像装置であって、
   請求項１乃至６のいずれか１項に記載のシリアルＩ／Ｆバス制御装置を有し、
   前記撮像素子がスレーブデバイスとして機能することを特徴とする撮像装置。

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