JP2013150166A - 受信装置および電子機器 - Google Patents
受信装置および電子機器 Download PDFInfo
- Publication number
- JP2013150166A JP2013150166A JP2012009230A JP2012009230A JP2013150166A JP 2013150166 A JP2013150166 A JP 2013150166A JP 2012009230 A JP2012009230 A JP 2012009230A JP 2012009230 A JP2012009230 A JP 2012009230A JP 2013150166 A JP2013150166 A JP 2013150166A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- transistor
- gate
- current
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Amplifiers (AREA)
- Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
Abstract
【課題】より低い電源電圧で動作することができる受信装置を得る。
【解決手段】ゲートに入力信号が印加され、ソースが第1の電源に接続された第1のMOSトランジスタと、その第1のMOSトランジスタのゲートとドレインとの間に挿入された第1の抵抗素子とを有するアンプ部と、第1のMOSトランジスタのゲート電圧に基づいて、アンプ部のバイアス電流を制御する制御部とを備える。
【選択図】図2
【解決手段】ゲートに入力信号が印加され、ソースが第1の電源に接続された第1のMOSトランジスタと、その第1のMOSトランジスタのゲートとドレインとの間に挿入された第1の抵抗素子とを有するアンプ部と、第1のMOSトランジスタのゲート電圧に基づいて、アンプ部のバイアス電流を制御する制御部とを備える。
【選択図】図2
Description
本開示は、信号を受信する受信装置、およびそのような受信装置を備えた電子機器に関する。
近年、様々な電子機器が、無線による通信手段を有するようになってきている。例えば、携帯電話やTVチューナは、基地局や放送局から送信された微弱な電波を受信し、通話や映像等の視聴を可能にしている。また、例えば、GPS(Global Positioning System;全地球測位システム)受信機は、複数の人工衛星(GPS衛星)から微弱な電波を受信し、それらの人工衛星とGPS受信機との間の距離をそれぞれ測定することにより、地球上におけるGPS受信機の位置(緯度および経度)等を求めるものであり、カーナビゲーションシステムや携帯電話などに搭載されている。
一方、近年、電子機器では、エコロジーの観点から消費電力が低いことが望まれており、上述したような無線通信手段に用いられる受信装置にも、消費電力の低減が求められている。特にGPS受信機は、昨今はデジタルカメラなどの携帯型電子機器に搭載されるようになってきており、この場合においては、位置を求めるという目的上、常時動作する必要があり、エコロジーの観点に加えバッテリ消費の観点からも、消費電力の低減に対するニーズがある。
このような受信装置は通常、高周波増幅回路を含むが、この高周波増幅回路について、消費電力の低減を図る様々な技術が開示されている。例えば、特許文献1には、UWB(Ultra Wide Band)を用途とした、低い電源電圧で動作可能な増幅回路および増幅回路用バイアス回路が開示されている。
ところで、半導体製造技術は年々微細化が進み、より多くの素子が1チップ上に形成されるようになってきている。また、半導体製造技術の微細化は、より低い電源電圧での回路の動作を可能にしている。
本開示はかかる問題点に鑑みてなされたもので、その目的は、より低い電源電圧で動作することができる受信装置および電子機器を提供することにある。
本開示の受信装置は、アンプ部と、制御部とを備えている。アンプ部は、ゲートに入力信号が印加され、ソースが第1の電源に接続された第1のMOSトランジスタと、その第1のMOSトランジスタのゲートとドレインとの間に挿入された第1の抵抗素子とを有するものである。制御部は、第1のMOSトランジスタのゲート電圧に基づいて、アンプ部のバイアス電流を制御するものである。
本開示の電子機器は、上記受信装置を備えたものであり、例えば、携帯電話機、テレビジョン装置、ノート型パーソナルコンピュータ、携帯型ゲーム機、デジタルカメラなどが該当する。
本開示の受信装置および電子機器では、第1のMOSトランジスタを有するアンプ部にバイアス電流が供給され、そのアンプ部において入力信号が増幅される。その際、バイアス電流は、第1のMOSトランジスタのゲート電圧に基づいて制御される。
本開示の受信装置および電子機器によれば、第1のMOSトランジスタのゲート電圧に基づいてバイアス電流を制御するようにしたので、より低い電源電圧で動作することができる。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
1.第1の実施の形態
2.第2の実施の形態
3.適用例
1.第1の実施の形態
2.第2の実施の形態
3.適用例
<1.第1の実施の形態>
[構成例]
(全体構成例)
図1は、第1の実施の形態に係る受信装置の一構成例を表すものである。受信装置1は、直交変調された信号を受信するダイレクトコンバージョン方式の受信装置である。
[構成例]
(全体構成例)
図1は、第1の実施の形態に係る受信装置の一構成例を表すものである。受信装置1は、直交変調された信号を受信するダイレクトコンバージョン方式の受信装置である。
受信装置1は、低雑音増幅回路20と、局部発振回路11と、ミキサ回路30A,30Bと、LPF(Low Pass Filter)12A,12Bと、アンプ13A,13Bと、ADC(Analog to Digital Converter)14A,14Bと、ベースバンド処理回路15とを備えている。
低雑音増幅回路20は、アンテナ9において受信した、周波数frfの高周波成分を有する微弱な信号Srf0を100[mVpp]程度の振幅に増幅し、信号Srfとして出力する回路である。受信装置1では、初段にこの低雑音増幅回路20を設けることにより、受信装置1全体としての信号対雑音比(S/N比)を高くすることができ、これにより微弱な電波を受信することができるようになっている。低雑音増幅回路20は、後述するように、例えば1.1Vのような、低い電源電圧で動作することができるように構成されている。
局部発振回路11は、搬送波と同じ周波数floを有する信号SI(SIP,SIN),SQ(SQP,SQN)を生成する発振回路であり、例えば、PLL(Phase Locked Loop)を用いた周波数シンセサイザにより構成されるものである。信号SIは、後述するミキサ回路30Aにおいて、信号Srfから同相成分(In-phase成分)を抽出するためのものであり、信号SQは、後述するミキサ回路30Bにおいて、信号Srfから直交成分(Quadrature成分)を抽出するためのものであり、CMOS電圧レベル(例えばVL=0V、VH=1.1V)の信号である。信号SIPと信号SINは、互いに位相が180度異なるものであり、信号SQPと信号SQNは、互いに位相が180度異なるものである。また、信号SQPは、信号SIPよりも位相が90度遅れたものであり、信号SQNは、信号SINよりも位相が90度遅れたものである。
ミキサ回路30Aは、低雑音増幅回路20の出力信号Srfと、信号SI(SIP,SIN)とを乗算してダウンコンバートすることにより、信号Srfの同相成分を抽出するものである。ミキサ回路30Bは、低雑音増幅回路20の出力信号Srfと、信号SQ(SQP,SQN)とを乗算してダウンコンバートすることにより、信号Srfの直交成分を抽出するものである。
LPF12A,12Bは、ミキサ30A,30Bにおいて信号Srfと信号SI,SQとを乗算する際に生じる不要な周波数成分(例えば周波数(frf+flo)の成分など)をそれぞれ除去するための低域通過フィルタである。アンプ13A,13Bは、LPF12A,12Bの出力信号をそれぞれ増幅する回路である。ADC14A,14Bは、アンプ13A,13Bの出力信号をそれぞれ2値化し、デジタル信号に変換する機能を有している。
ベースバンド処理回路15は、ADC14Aから供給された同相成分に係るデジタル信号と、ADC14Bから供給された直交成分に係るデジタル信号とに基づいて、通信プロトコルに応じた所定の信号処理を行い、後段の回路に供給する回路である。
(低雑音増幅回路20)
次に、低雑音増幅回路20について、詳細に説明する。
次に、低雑音増幅回路20について、詳細に説明する。
図2は、低雑音増幅回路20の一構成例を表すものである。低雑音増幅回路20は、この例では、40[nm]世代の製造プロセスを用いて製造されるものであり、低い電源電圧(この例では1.1V)で動作することができるものである。
低雑音増幅回路20は、アンプ部7と、トランジスタP23と、制御部8とを備えている。
アンプ部7は、アンテナ9から容量素子C1を介して供給された信号Srf0を増幅し、信号Srfとして出力するものである。アンプ部7は、トランジスタN21,P22と、抵抗素子R1を有している。トランジスタN21は、N型のMOS(Metal Oxide Semiconductor)トランジスタであり、ゲートが容量素子C1の一端に接続され、ドレインがトランジスタP22のドレインに接続され、ソースには電源電圧VSS(この例では0V)が供給されている。トランジスタP22は、P型のMOSトランジスタであり、ゲートが容量素子C1の一端に接続されるとともにトランジスタN21のゲートに接続され、ドレインがトランジスタN21のドレインに接続され、ソースがトランジスタP23のドレインに接続されている。抵抗素子R1は、一端がトランジスタN21,P22のゲートに接続され、他端がトランジスタN21,P22の他端に接続されている。
すなわち、アンプ部7は、いわゆるCMOS(Complementary MOS)型のアンプを構成している。このように、アンプ部7をCMOSアンプで構成することにより、例えばソース接地されたN型のMOSトランジスタのみで構成する場合に比べて、gmを約2倍に大きくすることができる。アンプ部7において増幅された信号は、容量素子C2を介して、信号Srfとして出力される。抵抗素子R1は、このCMOS型のアンプにおいて帰還抵抗として挿入されることにより、トランジスタN21とトランジスタP22のゲートの動作点を設定している。また、この抵抗素子R1は、低雑音増幅回路20の入力インピーダンスと、アンテナ9のインピーダンスとのインピーダンス整合を行う機能をも有している。
トランジスタP23は、アンプ部7にバイアス電流Ibiasを供給するものである。トランジスタP23は、P型のMOSトランジスタであり、ゲートが制御部8に接続され、ドレインはトランジスタP22のソースに接続され、ソースには電源電圧VDD(この例では1.1V)が供給されている。
トランジスタP23のドレインおよびトランジスタP22のソースは、容量素子C3を介して電源電圧VSSの電源と接続されている。容量素子C3は、デカップリング容量として機能するものである。すなわち、容量素子C3を設けることにより、アンプ部7に対して容量素子C1を介して供給された信号Srf0に応じて、トランジスタP22等を流れる電流が変化する際、この影響が、トランジスタP23を介して電源電圧VDDに及ばないようになっている。
制御部8は、信号Srf0に基づいて、トランジスタP23のゲート電圧を制御することにより、アンプ部7のバイアス電流Ibiasを制御するものである。制御部8は、トランジスタN24と、リファレンス電源25と、抵抗素子R2,R3と、オペアンプ26とを有している。
トランジスタN24は、N型のMOSトランジスタであり、ゲートは抵抗素子R4を介してトランジスタN21のゲート等と接続されるとともに容量素子C4を介して電源電圧VSSの電源と接続され、ドレインは抵抗素子R2の一端およびオペアンプ26の負入力端子に接続され、ソースには電源電圧VSSが供給されている。この例では、トランジスタN24のゲート幅およびゲート長を、トランジスタN21のゲート幅及びゲート長とそれぞれ同じにしている。これにより、トランジスタN24のドレイン・ソース間に流れる電流を、トランジスタN21のドレイン・ソース間に流れる電流とほぼ同じにすることができるようになっている。抵抗素子R2は、一端がトランジスタN24のドレインおよびオペアンプ26の負入力端子に接続され、他端には電源電圧VDDが供給されている。
リファレンス電流源25は、所定の電流(リファレンス電流Iref)を流す電流源であり、一端が抵抗素子R3の一端およびオペアンプ26の正入力端子に接続され、他端は電源電圧VSSの電源に接続されている。リファレンス電流源25は、一端から他端へ向かって、所定の電流Irefを流すようになっている。抵抗素子R3は、一端がリファレンス電流源25の一端およびオペアンプ26の正入力端子に接続され、他端には電源電圧VDDが供給されている。抵抗素子R3の抵抗値は、この例では、抵抗素子R2の抵抗値と同じにしている。
オペアンプ26は、正入力端子および負入力端子にそれぞれ入力された電圧の電位差を増幅して出力するものである。オペアンプ26は、正入力端子がリファレンス電流源25の一端および抵抗素子R3の一端に接続され、負入力端子がトランジスタN24のドレインおよび抵抗素子R2の一端に接続され、出力端子がトランジスタP24のゲートに接続されている。
この構成により、制御部8は、バイアス電流Ibiasが、リファレンス電流Irefとほぼ同じ電流になるように、負帰還動作により制御する。具体的には、後述するように、アンプ部7、抵抗素子R4および容量素子C4、制御部8、トランジスタP23からなるループ(負帰還ループ)により負帰還動作が行われることにより、バイアス電流Ibiasが制御されるようになっている。
ここで、抵抗素子R4および容量素子C4は、低域通過フィルタ(LPF)を形成し、この負帰還ループの応答特性や安定性を設定する役割を果たしている。また、抵抗素子R4は、高周波信号を扱うアンプ部7の入力において、トランジスタN24や容量素子C4の影響を十分に低くする機能も有している。
ここで、トランジスタN21は、本開示における「第1のMOSトランジスタ」の一具体例に対応する。トランジスタN24は、本開示における「第2のMOSトランジスタ」の一具体例に対応する。トランジスタP22は、本開示における「第3のMOSトランジスタ」の一具体例に対応する。トランジスタP23は、本開示における「バイアストランジスタ」の一具体例に対応する。抵抗素子R1は、本開示における「第1の抵抗素子」の一具体例に対応する。抵抗素子R4は、本開示における「第2の抵抗素子」の一具体例に対応する。容量素子C3は、本開示における「第1の容量素子」の一具体例に対応する。容量素子C4は、本開示における「第2の容量素子」の一具体例に対応する。容量素子C1は、本開示における「第3の容量素子」の一具体例に対応する。リファレンス電流源25は、本開示における「電流源」の一具体例に対応する。
[動作および作用]
続いて、本実施の形態の受信装置1の動作および作用について説明する。
(全体動作概要)
まず、図1を参照して、受信装置1の全体動作概要を説明する。低雑音増幅回路20は、アンテナ9において受信した信号Srf0を増幅し、信号Srfとして出力する。局部発振回路11は、信号SI(SIP,SIN),SQ(SQP,SQN)を生成する。ミキサ回路30Aは、信号Srfと信号SIとを乗算してダウンコンバートすることにより、信号Srfの同相成分を抽出し、ミキサ回路30Bは、信号Srfと信号SQとを乗算してダウンコンバートすることにより、信号Srfの直交成分を抽出する。LPF12A,12Bは、ミキサ30A,30Bにおいて信号Srfと信号SI,SQとを乗算する際に生じる不要な周波数成分をそれぞれ除去する。アンプ13A,13Bは、LPF12A,12Bの出力信号をそれぞれ増幅する。ADC14A,14Bは、アンプ13A,13Bの出力信号をそれぞれ2値化し、デジタル信号に変換する。ベースバンド処理回路15は、ADC14Aから供給された同相成分に係るデジタル信号と、ADC14Bから供給された直交成分に係るデジタル信号とに基づいて、通信プロトコルに応じた所定の信号処理を行う。
続いて、本実施の形態の受信装置1の動作および作用について説明する。
(全体動作概要)
まず、図1を参照して、受信装置1の全体動作概要を説明する。低雑音増幅回路20は、アンテナ9において受信した信号Srf0を増幅し、信号Srfとして出力する。局部発振回路11は、信号SI(SIP,SIN),SQ(SQP,SQN)を生成する。ミキサ回路30Aは、信号Srfと信号SIとを乗算してダウンコンバートすることにより、信号Srfの同相成分を抽出し、ミキサ回路30Bは、信号Srfと信号SQとを乗算してダウンコンバートすることにより、信号Srfの直交成分を抽出する。LPF12A,12Bは、ミキサ30A,30Bにおいて信号Srfと信号SI,SQとを乗算する際に生じる不要な周波数成分をそれぞれ除去する。アンプ13A,13Bは、LPF12A,12Bの出力信号をそれぞれ増幅する。ADC14A,14Bは、アンプ13A,13Bの出力信号をそれぞれ2値化し、デジタル信号に変換する。ベースバンド処理回路15は、ADC14Aから供給された同相成分に係るデジタル信号と、ADC14Bから供給された直交成分に係るデジタル信号とに基づいて、通信プロトコルに応じた所定の信号処理を行う。
(低雑音増幅回路20の動作)
低雑音増幅回路20は、入力された信号Srf0を増幅し、信号Srfとして出力する。その際、低雑音増幅回路20は、制御部8の負帰還制御により定まる動作点において、信号Srf0に対する増幅動作を行う。
低雑音増幅回路20は、入力された信号Srf0を増幅し、信号Srfとして出力する。その際、低雑音増幅回路20は、制御部8の負帰還制御により定まる動作点において、信号Srf0に対する増幅動作を行う。
負帰還制御は、アンプ部7、抵抗素子R4および容量素子C4、制御部8、トランジスタP23からなる負帰還ループにより行われる。具体的には、低雑音増幅回路20では、例えば、バイアス電流Bbiasが所望の値より小さい場合には、トランジスタN24のドレイン・ソース間に流れる電流が小さくなる。これにより、オペアンプ26の負入力端子の電圧が大きくなり、オペアンプ26の出力電圧(トランジスタP23のゲート電圧)が低くなるため、バイアス電流Bbiasが大きくなる。このようにして、バイアス電流Bbiasが制御される。
この負帰還動作では、オペアンプ26の正入力端子の電圧と負入力端子の電圧とが互いにほぼ等しくなるように負帰還がかかるので、トランジスタN24のドレイン・ソース間に流れる電流が、リファレンス電流Irefとほぼ等しくなる。上述したように、トランジスタN24のドレイン・ソース間に流れる電流は、アンプ部7のトランジスタN21に流れる電流(バイアス電流Ibias)とほぼ同じである為、バイアス電流Ibiasが、リファレンス電流Irefとほぼ同じ電流になるように制御される。
図3は、低雑音増幅回路20の動作点を表すものである。この例では、各トランジスタのしきい値電圧の大きさを0.4Vとして説明する。
トランジスタN21のゲートの電圧VN1は、この例では0.5V付近にしている。すなわち、トランジスタN21のゲート・ソース間電圧Vgsは、しきい値電圧0.4Vよりやや大きい0.5V付近に設定している。これにより、トランジスタN21のドレインの電圧VN2は、トランジスタN21のゲートの電圧VN1とほぼ同じ0.5V付近となる。
また、オペアンプ26の正入力端子の電圧VN4は、0.5V付近にしている。これにより、この正入力端子と仮想短絡される負入力端子の電圧VN3を、トランジスタN21のドレインの電圧VN2とほぼ同じ0.5V付近にすることができるので、トランジスタN21のドレイン・ソース間の電流(バイアス電流Ibias)と、トランジスタN24のドレイン・ソース間の電流とをほぼ同じにすることができる。
一方、トランジスタP23のドレインの電圧VN5は、この例では1.0V付近にしている。すなわち、トランジスタP22のゲート・ソース間電圧Vgsは、しきい値電圧(−0.4V)よりやや小さい(−0.5V)付近に設定している。これにより、トランジスタP23のドレイン・ソース間電圧Vdsは(−0.1V)となり、0Vに近い値になる。
低雑音増幅回路20では、制御部8を用いて負帰還動作を行うことにより、アンプ部7のバイアス電流Ibiasが所望の値を維持するように制御している。これにより、低雑音増幅回路20は、トランジスタP23のドレイン・ソース間電圧Vdsが0Vに近い値になった場合でも、アンプ部7に対して所望のバイアス電流Ibiasを供給することができ、安定した増幅動作を行うことができる。トランジスタP23のドレイン・ソース間電圧Vdsは、電源電圧VDDが低い値になるほど、0Vに近い値になる。すなわち、低雑音増幅回路20は、低い電源電圧VDDで動作することができ、これにより、消費電力を低減することができる。
また、低雑音増幅回路20では、アンプ部7の入力電圧(トランジスタN21等のゲートの電圧)に基づいて負帰還動作を行うようにしている。すなわち、低雑音増幅回路20では、トランジスタN21のゲートと抵抗素子R4を介して接続されたトランジスタN24を設け、トランジスタN21に流れる電流(バイアス電流Ibias)とほぼ同じ電流をトランジスタN24に流し、その電流を用いて負帰還動作を行うようにしている。これにより、よりシンプルな構成で負帰還ループを実現することができる。
(比較例)
次に、比較例に係る低雑音増幅回路20Rについて説明する。本比較例は、負帰還動作によりバイアス電流Ibiasを維持する制御部を備えていないものである。その他の構成は、本実施の形態(図2等)と同様である。
次に、比較例に係る低雑音増幅回路20Rについて説明する。本比較例は、負帰還動作によりバイアス電流Ibiasを維持する制御部を備えていないものである。その他の構成は、本実施の形態(図2等)と同様である。
図4は、本比較例に係る低雑音増幅回路20Rの一構成例を表すものである。低雑音回路20Rは、トランジスタP29を有している。トランジスタP29は、P型のMOSトランジスタであり、ゲートとドレインが接続されるとともにトランジスタP23のゲートおよびリファレンス電流源25の一端に接続され、ソースには電源電圧VDD(この例では1.5V)が供給されている。この例では、トランジスタP29のゲート幅およびゲート長を、トランジスタP23のゲート幅及びゲート長とそれぞれ同じにしている。これにより、トランジスタP29,P23がいわゆるカレントミラー回路を構成するため、トランジスタP23を流れるバイアス電流Ibiasは、トランジスタP29を流れるリファレンス電流Irefとほぼ等しくなる。
また、低雑音増幅回路20Rの動作点は、上記実施の形態に係る低雑音増幅回路20とほぼ同様である。例えば、トランジスタP23のドレインの電圧VN5は、1.0V付近である。また、この例では、トランジスタP23,P29のゲート・ソース間電圧Vgsは(−0.5V)に設定されている。
この例では、電源電圧VDDは1.5Vにしているが、この低雑音増幅回路20Rは、電源電圧VDDが低い場合には、以下に示すように、トランジスタP23のドレイン・ソース間電圧Vdsが0Vに近づくため、正常に動作しないおそれがある。
図5は、MOSトランジスタの静特性を表すものであり、横軸はドレイン・ソース間電圧Vdsを示し、縦軸はドレイン電流Idを示す。なお、この例ではN型のMOSトランジスタの特性を示すが、P型のMOSトランジスタについても同様である。
図5に示したように、MOSトランジスタのドレイン電流Idは、ドレイン・ソース間電圧Vdsが0Vから離れている場合(飽和領域)では、ほぼ一定の値を示すが、ドレイン・ソース間電圧Vdsが0Vに近づくにつれて、変化するようになり、0Aに近づいていく(非飽和領域)。
よって、トランジスタP23は、飽和領域で動作させることが望ましい(例えばVds=−0.5V)。これにより、トランジスタP23を流れるバイアス電流Ibiasは、トランジスタP29を流れるリファレンス電流Irefとほぼ等しくなる。すなわち、トランジスタP23,P29は、正常にカレントミラー回路としての役割を果たすことができる。
しかしながら、電源電圧VDDが低い場合には、トランジスタP23のドレイン・ソース間電圧Vdsが0Vに近づいてしまう。具体的には、例えば、電源電圧VDDが1.1Vである場合には、トランジスタP23のドレイン・ソース間電圧Vdsは、(−0.1V)になる。このように、ドレイン・ソース間電圧Vdsが0Vに近づいた場合には、図5に示したように、トランジスタP23は非飽和領域での動作になり、ドレイン電流Idが変化し、0Aに近づく。これにより、トランジスタP23を流れるバイアス電流Ibiasは、トランジスタP29を流れるリファレンス電流Irefよりも小さくなってしまう。すなわち、トランジスタP23,P29は、カレントミラー回路としての役割を十分に果たすことができなくなる。この場合には、本比較例に係るアンプ部7は、動作点がずれ、利得などの諸特性が変化してしまい、所望の増幅動作を行うことができないおそれがある。
一方、本実施の形態に係る低雑音増幅回路20では、制御部8を用いて負帰還動作を行うことにより、アンプ部7のバイアス電流Ibiasが所望の値を維持するように制御している。これにより、電源電圧VDDが低くなり、トランジスタP23のドレイン・ソース間電圧Vdsが0Vに近い値になった場合でも、アンプ部7に対して所望のバイアス電流Ibiasを供給することができるため、安定した増幅動作を行うことができる。
[効果]
以上のように本実施の形態では、制御部を設け、負帰還動作を行うことによりアンプ部のバイアス電流を制御するようにしたので、電源電圧が低い場合でも、安定した増幅動作を行うことができる。
以上のように本実施の形態では、制御部を設け、負帰還動作を行うことによりアンプ部のバイアス電流を制御するようにしたので、電源電圧が低い場合でも、安定した増幅動作を行うことができる。
また、本実施の形態では、アンプ部の入力電圧に基づいて負帰還動作を行うようにしたので、シンプルな構成を実現することができる。
[変形例1−1]
上記実施の形態では、抵抗素子R2,R3を電源電圧VDDの電源に接続したが、これに限定されるものではなく、図6に示したように、別の電源電圧VDD2の電源に接続してもよい。例えば、電源電圧VDDが他の回路にも供給され、電源電圧VDDに様々な雑音が重畳されている場合には、図6のように構成することにより、回路の諸特性に対するその雑音の影響を低減することができる。
上記実施の形態では、抵抗素子R2,R3を電源電圧VDDの電源に接続したが、これに限定されるものではなく、図6に示したように、別の電源電圧VDD2の電源に接続してもよい。例えば、電源電圧VDDが他の回路にも供給され、電源電圧VDDに様々な雑音が重畳されている場合には、図6のように構成することにより、回路の諸特性に対するその雑音の影響を低減することができる。
[変形例1−2]
上記実施の形態では、抵抗素子R2,R3の抵抗値を等しくしたが、これに限定されるものではない。例えば、抵抗素子R2の抵抗値を抵抗素子R3の抵抗値の倍にするとともに、トランジスタN24のゲート幅を、トランジスタN21のゲート幅の半分にしてもよい。また、抵抗素子R3の抵抗値を抵抗素子R2の抵抗値の倍にするとともに、リファレンス電流源25のリファレンス電流Irefを半分にしてもよい。
上記実施の形態では、抵抗素子R2,R3の抵抗値を等しくしたが、これに限定されるものではない。例えば、抵抗素子R2の抵抗値を抵抗素子R3の抵抗値の倍にするとともに、トランジスタN24のゲート幅を、トランジスタN21のゲート幅の半分にしてもよい。また、抵抗素子R3の抵抗値を抵抗素子R2の抵抗値の倍にするとともに、リファレンス電流源25のリファレンス電流Irefを半分にしてもよい。
[変形例1−3]
上記実施の形態では、アンプ部をCMOSアンプで構成したが、これに限定されるものではなく、これに代えて、例えば、図7に示したように、N型のMOSトランジスタを用いたソース接地アンプにより構成してもよい。この場合には、電源電圧VDDをさらに下げることができる。
上記実施の形態では、アンプ部をCMOSアンプで構成したが、これに限定されるものではなく、これに代えて、例えば、図7に示したように、N型のMOSトランジスタを用いたソース接地アンプにより構成してもよい。この場合には、電源電圧VDDをさらに下げることができる。
[変形例1−4]
上記実施の形態では、アンプ部7に対してバイアス電流Ibiasを供給するトランジスタP23をP型のMOSトランジスタとしたが、これに限定されるものではない。以下に、本変形例について詳細に説明する。
上記実施の形態では、アンプ部7に対してバイアス電流Ibiasを供給するトランジスタP23をP型のMOSトランジスタとしたが、これに限定されるものではない。以下に、本変形例について詳細に説明する。
図8は、本変形例に係る低雑音増幅回路20Dの一構成例を表すものである。低雑音増幅回路20Dは、アンプ部7Dと、トランジスタN63と、制御部8とを備えている。
アンプ部7Dは、トランジスタP61,N62と有している。トランジスタP61は、P型のMOSトランジスタであり、ゲートが容量素子C1の一端に接続され、ドレインがトランジスタN62のドレインに接続され、ソースには電源電圧VDD(この例では1.1V)が供給されている。トランジスタN62は、N型のMOSトランジスタであり、ゲートが容量素子C1の一端に接続されるとともにトランジスタP61のゲートに接続され、ドレインがトランジスタP61のドレインに接続され、ソースがトランジスタN63のドレインに接続されている。
トランジスタN63は、アンプ部7Dにバイアス電流Ibiasを供給するものである。トランジスタN63は、N型のMOSトランジスタであり、ゲートが制御部8Dに接続され、ドレインはトランジスタN62のソースに接続され、ソースには電源電圧VSS(この例では0V)が供給されている。
これらのトランジスタN63のドレインおよびトランジスタN62のソースは、上記実施の形態の場合と同様に、容量素子C3を介して電源電圧VSSの電源と接続されている。
制御部8は、トランジスタP64と、リファレンス電源65と、オペアンプ66とを有している。トランジスタP64は、P型のMOSトランジスタであり、ゲートは抵抗素子R4を介してトランジスタP61のゲート等と接続されるとともに容量素子C4を介して電源電圧VSSの電源と接続され、ドレインは抵抗素子R2の一端およびオペアンプ66の負入力端子に接続され、ソースには電源電圧VDDが供給されている。この例では、トランジスタP64のゲート幅およびゲート長を、トランジスタP61のゲート幅及びゲート長とそれぞれ同じにしている。リファレンス電流源65は、一端が電源電圧VDDの電源に接続され、他端が抵抗素子R3の一端およびオペアンプ66の正入力端子に接続されている。オペアンプ66は、正入力端子がリファレンス電流源65の他端および抵抗素子R3の一端に接続され、負入力端子がトランジスタP64のドレインおよび抵抗素子R2の一端に接続され、出力端子がトランジスタP63のゲートに接続されている。
この構成でも、制御部8Dが負帰還制御を行うことによりアンプ部7Dのバイアス電流Ibiasを制御するため、低雑音増幅回路20Dは、電源電圧VDDが低い場合でも、安定した増幅動作を行うことができる。
<2.第2の実施の形態>
次に、第2の実施の形態に係る受信装置2について説明する。本実施の形態は、低雑音増幅回路20において生成した電圧を、他の回路にも供給するものである。なお、上記第1の実施の形態に係る受信装置1と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
次に、第2の実施の形態に係る受信装置2について説明する。本実施の形態は、低雑音増幅回路20において生成した電圧を、他の回路にも供給するものである。なお、上記第1の実施の形態に係る受信装置1と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
図9は、本実施の形態に係る受信装置2の低雑音増幅回路20およびミキサ回路30A,30Bを表すものである。この例は、低雑音増幅回路20において生成した電圧を、ミキサ回路30A,30Bにおいて利用するものである。具体的には、この例では、ミキサ回路30A,30Bは、低雑音増幅回路20のトランジスタP23のドレインの電圧VDD3と、抵抗素子R4および容量素子C4からなる低域通過フィルタの出力電圧Vbとを利用するようになっている。
ミキサ回路30Aは、電圧電流変換回路31と、スイッチング回路32と、電流電圧変換回路33とを備えている。
電圧電流変換回路31は、低雑音増幅回路20から供給された信号Srfに基づいて、その電圧信号を電流信号に変換する回路である。その際、電圧電流変換回路31は、低雑音増幅回路20から供給された電圧Vbを入力信号のバイアス電圧として用いるとともに、低雑音増幅回路20から供給された電圧VDD3を電源電圧として用いるようになっている。
電圧電流変換回路31は、トランジスタN41〜N44,P45〜P48を有している。トランジスタN41〜N44は、N型のMOSトランジスタであり、トランジスタP45〜P48は、P型のMOSトランジスタである。この例では、トランジスタN41〜N44は、ゲート長およびゲート幅が互いに等しく、トランジスタP45〜P48は、ゲート長およびゲート幅が互いに等しくなっている。トランジスタN41は、ゲートがトランジスタP45のゲートと接続されるとともに信号Srfが供給され、ドレインがトランジスタP45のドレインと接続され、ソースには電源電圧VSS(この例では0V)が供給される。トランジスタP45は、ゲートがトランジスタN41のゲートと接続されるとともに信号Srfが供給され、ドレインがトランジスタN41のドレインと接続され、ソースには電源電圧VDD3が供給される。トランジスタP46は、ゲートがトランジスタP45のゲート等と接続されるとともに信号Srfが供給され、ドレインがトランジスタN42のドレインおよびゲートと接続され、ソースには電源電圧VDD3が供給される。トランジスタN42は、ゲートおよびドレインが互いに接続されるとともにトランジスタP46のドレインと接続され、ソースには電源電圧VSSが供給される。トランジスタN43は、ゲートがトランジスタN41のゲート等と接続されるとともに信号Srfが供給され、ドレインがトランジスタP47のゲートおよびドレインと接続され、ソースには電源電圧VSSが供給される。トランジスタP47は、ゲートおよびドレインが互いに接続されるとともにトランジスタN43のドレインと接続され、ソースには電源電圧VDD3が供給される。トランジスタN44は、ゲートがトランジスタN42のゲートおよびドレインと接続され、ドレインがトランジスタP48のドレインと接続され、ソースには電源電圧VSSが供給される。トランジスタP48は、ゲートがトランジスタP47のゲートおよびドレインと接続され、ドレインがトランジスタN44のドレインと接続され、ソースには電源電圧VDD3が供給される。そして、トランジスタN41のドレインおよびトランジスタP45のドレインは、スイッチング回路32のトランジスタN53,N54(後述)と接続され、トランジスタN44のドレインおよびトランジスタP48のドレインは、スイッチング回路32のトランジスタN51,N52(後述)と接続されている。
この構成では、トランジスタN41,N43のゲートが互いに接続されているため、トランジスタN41,N43のドレイン・ソース間に流れる電流を互いにほぼ等しくすることができ、さらにトランジスタN43と接続されたトランジスタP47とトランジスタP48とがカレントミラー回路を構成していることから、トランジスタN41,P48のドレイン・ソース間に流れる電流を互いにほぼ等しくすることができる。同様に、トランジスタP45,P46のゲートが互いに接続されているため、トランジスタP45,P46のドレイン・ソース間に流れる電流を互いにほぼ等しくすることができ、さらにトランジスタP46と接続されたトランジスタN42とトランジスタN44とがカレントミラー回路を構成していることから、トランジスタP45,N44のドレイン・ソース間に流れる電流を互いにほぼ等しくすることができる。
この構成により、電圧電流変換回路31では、例えば、信号Srfの電圧が高い場合には、主に、トランジスタP48がスイッチング回路32に対して電流を供給するとともに、トランジスタN41がスイッチング回路32から電流をシンクする。また、例えば、信号Srfの電圧が低い場合には、主に、トランジスタP45がスイッチング回路32に対して電流を供給するとともに、トランジスタN44がスイッチング回路32から電流をシンクする。このように、電圧電流変換回路31は、電圧Srfを差動電流に変換して、スイッチング回路32に供給するようになっている。
スイッチング回路32は、電圧電流変換回路31から供給された差動電流を、局部発振回路11から供給された信号SI(SIP,SIN)によりスイッチングして、差動電流として出力する回路である。
スイッチング回路32は、トランジスタN51〜N54を有している。トランジスタN51〜N54は、N型のMOSトランジスタである。トランジスタN51は、ゲートには信号SINが供給され、ソースがトランジスタN52のソースと接続されるとともに電圧電流変換回路31のトランジスタN44,P48と接続され、ドレインがトランジスタN54のドレインと接続されている。トランジスタN52は、ゲートには信号SIPが供給され、ソースがトランジスタN51のソースと接続されるとともに電圧電流変換回路31のトランジスタN44,P48と接続され、ドレインがトランジスタN53のドレインと接続されている。トランジスタN53は、ゲートには信号SINが供給され、ソースがトランジスタN54のソースと接続されるとともに電圧電流変換回路31のトランジスタN41,P45のドレインと接続され、ドレインがトランジスタN52のドレインと接続されている。トランジスタN54は、ゲートには信号SIPが供給され、ソースがトランジスタN53のソースに接続されるとともに電圧電流変換回路31のトランジスタN41,P45のドレインと接続され、ドレインがトランジスタN51のドレインと接続されている。そして、トランジスタN51,N54のドレインは、電流電圧変換回路33のオペアンプ55(後述)の正入力端子に接続され、トランジスタN52,N53のドレインは、電流電圧変換回路33のオペアンプ55(後述)の負入力端子に接続されている。
この構成により、スイッチング回路32では、例えば、電圧電流変換回路31のトランジスタN44,P48から入力された電流は、信号SIPが高レベルである場合にはトランジスタN52を介して電流電圧変換回路33に出力され、信号SINが高レベルである場合にはトランジスタN51を介して電流電圧変換回路33に出力される。同様に、電圧電流変換回路31のトランジスタN41,P45から入力された電流は、信号SIPが高レベルである場合にはトランジスタN54を介して電流電圧変換回路33に出力され、信号SINが高レベルである場合にはトランジスタN53を介して電流電圧変換回路33に出力されるようになっている。
電流電圧変換回路33は、スイッチング回路32から供給された差動電流を差動電圧に変換する回路である。電流電圧変換回路33は、オペアンプ55と、抵抗素子56,57とを備えている。オペアンプ55は、入力された差動電圧を増幅して差動電圧を出力する回路であり、正入力端子は、スイッチング回路32のトランジスタN51,N54のドレインに接続され、負入力端子は、スイッチング回路32のトランジスタN52,N53のドレインに接続されている。抵抗素子R56は、オペアンプ55の正入力端子と負出力端子との間に挿入され、抵抗素子R57は、オペアンプ55の負入力端子と正出力端子との間に挿入されている。これらの抵抗素子R56,R57は、負帰還抵抗として機能するものである。
受信装置2では、ミキサ回路30Aを、電圧電流変換回路31、スイッチング回路32、および電流電圧変換回路33により構成したので、例えば、ギルバートセルミキサのような、差動対を2段積み上げる構成を用いた場合に比べて、低い電源電圧での動作を実現することができる。
また、受信装置2では、低雑音増幅回路20において生成した電圧VDD3,Vbを、ミキサ回路30A,30Bにおいて利用している。これにより、これらの電圧を生成するための回路を別に設ける場合に比べて、シンプルな構成にすることができる。
以上のように本実施の形態では、電圧電流変換回路、スイッチング回路、および電流電圧変換回路によりミキサ回路を構成したので、低い電源電圧での動作を実現することができる。
また、本実施の形態では、低雑音増幅回路において生成した電圧をミキサ回路において利用するようにしたので、シンプルな構成を実現することができる。
[変形例2−1]
上記実施の形態では、電流電圧変換回路33は、主に差動電流を差動電圧に変換する機能を有するようにしたが、さらに、低域通過フィルタの機能をも有するように構成してもよい。これにより、LPF12A,12Bを別に設ける必要が無くなるため、回路構成をシンプルにすることができる。また、電流電圧変換回路33は、さらに、信号を増幅する機能を有してもよい。これにより、アンプ13A,13Bを省くことができる。
上記実施の形態では、電流電圧変換回路33は、主に差動電流を差動電圧に変換する機能を有するようにしたが、さらに、低域通過フィルタの機能をも有するように構成してもよい。これにより、LPF12A,12Bを別に設ける必要が無くなるため、回路構成をシンプルにすることができる。また、電流電圧変換回路33は、さらに、信号を増幅する機能を有してもよい。これにより、アンプ13A,13Bを省くことができる。
[変形例2−2]
上記実施の形態では、低雑音増幅回路20において生成した電圧VDD3,Vbを、ミキサ回路30A,30Bにおいて利用したが、これに限定されるものではなく、これに代えて、他の回路で利用するように構成してもよい。
上記実施の形態では、低雑音増幅回路20において生成した電圧VDD3,Vbを、ミキサ回路30A,30Bにおいて利用したが、これに限定されるものではなく、これに代えて、他の回路で利用するように構成してもよい。
<3.適用例>
次に、上記実施の形態および変形例で説明した受信装置の適用例について説明する。
次に、上記実施の形態および変形例で説明した受信装置の適用例について説明する。
図10は、上記実施の形態等の受信装置が適用される携帯電話機の外観を表すものである。この携帯電話機は、例えば、上側筐体710と下側筐体720とを連結部(ヒンジ部)730で連結したものであり、ディスプレイ740、サブディスプレイ750、ピクチャーライト760およびカメラ770を有している。この携帯電話機は、上記実施の形態等に係る受信装置を搭載している。
上記実施の形態等の受信装置は、このような携帯電話機の他、テレビジョン装置、通信機能を有するノート型パーソナルコンピュータ、携帯型ゲーム機、デジタルカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、上記実施の形態等の受信装置は、信号を受信するあらゆる分野の電子機器に適用することが可能である。
以上、いくつかの実施の形態および変形例、ならびにそれらの具体的な応用例および電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
例えば、上記の各実施の形態では、MOSトランジスタを用いて受信装置を構成したが、これに限定されるものではなく、これに代えて、例えば、一部をバイポーラトランジスタに置き換えて受信装置を構成してもよい。
なお、本技術は以下のような構成とすることができる。
(1)ゲートに入力信号が印加され、ソースが第1の電源に接続された第1のMOSトランジスタと、その第1のMOSトランジスタのゲートとドレインとの間に挿入された第1の抵抗素子とを有するアンプ部と、
前記第1のMOSトランジスタのゲート電圧に基づいて、前記アンプ部のバイアス電流を制御する制御部と
を備えた受信装置。
前記第1のMOSトランジスタのゲート電圧に基づいて、前記アンプ部のバイアス電流を制御する制御部と
を備えた受信装置。
(2)前記制御部は、
ソースが前記第1の電源に接続され、ゲートに前記第1のMOSトランジスタのゲート電圧に基づく電圧が印加される、前記第1のMOSトランジスタと同じ種類の第2のMOSトランジスタを有し、
前記第2のMOSトランジスタを流れる電流に基づいて前記バイアス電流を制御する
前記(1)に記載の受信装置。
ソースが前記第1の電源に接続され、ゲートに前記第1のMOSトランジスタのゲート電圧に基づく電圧が印加される、前記第1のMOSトランジスタと同じ種類の第2のMOSトランジスタを有し、
前記第2のMOSトランジスタを流れる電流に基づいて前記バイアス電流を制御する
前記(1)に記載の受信装置。
(3)前記制御部は、
参照電流を生成する電流源を有し、
前記第2のMOSトランジスタを流れる電流と前記参照電流とを比較することにより、前記バイアス電流が前記参照電流に対応する電流値になるように制御する
前記(2)に記載の受信装置。
参照電流を生成する電流源を有し、
前記第2のMOSトランジスタを流れる電流と前記参照電流とを比較することにより、前記バイアス電流が前記参照電流に対応する電流値になるように制御する
前記(2)に記載の受信装置。
(4)前記アンプ部に前記バイアス電流を供給するバイアストランジスタをさらに有する
前記(1)から(3)のいずれかに記載の受信装置。
前記(1)から(3)のいずれかに記載の受信装置。
(5)前記バイアストランジスタは、前記第1のMOSトランジスタと異なる種類のMOSトランジスタであり、ソースが第2の電源に接続され、ゲート電圧が前記制御部によって制御される
前記(4)に記載の受信装置。
前記(4)に記載の受信装置。
(6)前記アンプ部は、ゲートに前記入力信号が印加され、ドレインが前記第1のMOSトランジスタのドレインに接続され、ソースに前記バイアス電流が供給される、前記第1のMOSトランジスタとは異なる種類の第3のMOSトランジスタをさらに有する
前記(1)から(5)のいずれかに記載の受信装置。
前記(1)から(5)のいずれかに記載の受信装置。
(7)前記第3のMOSトランジスタのソースと前記第1の電源との間に挿入された第1の容量素子をさらに備えた
前記(6)に記載の受信装置。
前記(6)に記載の受信装置。
(8)前記アンプ部の出力信号に基づいて所定の処理を行うとともに、前記第3のMOSトランジスタのソースの電圧を利用する後段回路部をさらに備えた
前記(6)または(7)に記載の受信装置。
前記(6)または(7)に記載の受信装置。
(9)前記後段回路部は、ミキサ部を含み、
前記ミキサ部は、
前記アンプ部の出力信号を電流信号に変換する電圧電流変換回路と、
前記電流信号に対してスイッチング動作を行うスイッチング回路と、
前記スイッチング回路の出力信号を電圧信号に変換する電流電圧変換回路と
を有し、
前記電圧電流変換回路は、前記第3のMOSトランジスタのソースの電圧を利用する
前記(8)に記載の受信装置。
前記ミキサ部は、
前記アンプ部の出力信号を電流信号に変換する電圧電流変換回路と、
前記電流信号に対してスイッチング動作を行うスイッチング回路と、
前記スイッチング回路の出力信号を電圧信号に変換する電流電圧変換回路と
を有し、
前記電圧電流変換回路は、前記第3のMOSトランジスタのソースの電圧を利用する
前記(8)に記載の受信装置。
(10)前記アンプ部は、ゲートに前記入力信号が印加され、ドレインが前記第1のMOSトランジスタのドレインに接続され、ソースに前記バイアス電流が供給される、前記第1のMOSトランジスタとは異なる種類の第3のMOSトランジスタをさらに有し
前記第3のMOSトランジスタのソースと前記第2の電源との間に挿入された第1の容量素子をさらに備えた
前記(1)から(5)のいずれかに記載の受信装置。
前記第3のMOSトランジスタのソースと前記第2の電源との間に挿入された第1の容量素子をさらに備えた
前記(1)から(5)のいずれかに記載の受信装置。
(11)前記第1のMOSトランジスタのドレインは、前記バイアストランジスタに接続されている
前記(4)または(5)に記載の受信装置。
前記(4)または(5)に記載の受信装置。
(12)前記第1のMOSトランジスタのゲートと、前記第2のMOSトランジスタのゲートとの間に挿入された第2の抵抗素子をさらに備えた
前記(2)から(5)のいずれかに記載の受信装置。
前記(2)から(5)のいずれかに記載の受信装置。
(13)前記第2のMOSトランジスタのゲートに接続された第2の容量素子をさらに備えた
前記(12)に記載の受信装置。
前記(12)に記載の受信装置。
(14)第3の容量素子を備え、
前記第1のMOSトランジスタのゲートには、前記第3の容量素子を介して前記入力信号が印加される
前記(1)から(13)のいずれかに記載の受信装置。
前記第1のMOSトランジスタのゲートには、前記第3の容量素子を介して前記入力信号が印加される
前記(1)から(13)のいずれかに記載の受信装置。
(15)受信装置と、
前記受信装置において受信した信号に基づいて所定の処理を行う処理部と
を備え、
前記受信装置は、
ゲートに入力信号が印加され、ソースが第1の電源に接続された第1のMOSトランジスタと、その第1のMOSトランジスタのゲートとドレインとの間に挿入された第1の抵抗素子とを有するアンプ部と、
前記第1のMOSトランジスタのゲート電圧に基づいて、前記アンプ部のバイアス電流を制御する制御部と
を含む
電子機器。
前記受信装置において受信した信号に基づいて所定の処理を行う処理部と
を備え、
前記受信装置は、
ゲートに入力信号が印加され、ソースが第1の電源に接続された第1のMOSトランジスタと、その第1のMOSトランジスタのゲートとドレインとの間に挿入された第1の抵抗素子とを有するアンプ部と、
前記第1のMOSトランジスタのゲート電圧に基づいて、前記アンプ部のバイアス電流を制御する制御部と
を含む
電子機器。
1,2…受信装置、7,7C,7D…アンプ部、8,8B,8D…制御部、9…アンテナ、11…局部発振回路、12A,12B…LPF、13A,13B…アンプ、14A,14B…ADC、15…ベースバンド処理回路、20,20B,20C,20D…低雑音増幅回路、25,65…リファレンス電流源、26…オペアンプ、30A,30B…ミキサ回路、31…電圧電流変換回路、32…スイッチング回路、33…電流電圧変換回路、55…オペアンプ、C1〜C3…容量素子、Ibias…バイアス電流、Iref…リファレンス電流、N21,P22,P23,N24,N41〜N44,P45〜P48,N51〜N54,P61,N62,N63,P64…トランジスタ、R1〜R4,R56,R57…抵抗素子、SI,SIP,SIN,SQ,SQP,SQN,Srf,Srf0…信号、VDD,VDD2,VSS…電源電圧、Vb,VDD3,VN1〜VN5…電圧。
Claims (15)
- ゲートに入力信号が印加され、ソースが第1の電源に接続された第1のMOSトランジスタと、その第1のMOSトランジスタのゲートとドレインとの間に挿入された第1の抵抗素子とを有するアンプ部と、
前記第1のMOSトランジスタのゲート電圧に基づいて、前記アンプ部のバイアス電流を制御する制御部と
を備えた受信装置。 - 前記制御部は、
ソースが前記第1の電源に接続され、ゲートに前記第1のMOSトランジスタのゲート電圧に基づく電圧が印加される、前記第1のMOSトランジスタと同じ種類の第2のMOSトランジスタを有し、
前記第2のMOSトランジスタを流れる電流に基づいて前記バイアス電流を制御する
請求項1に記載の受信装置。 - 前記制御部は、
参照電流を生成する電流源を有し、
前記第2のMOSトランジスタを流れる電流と前記参照電流とを比較することにより、前記バイアス電流が前記参照電流に対応する電流値になるように制御する
請求項2に記載の受信装置。 - 前記アンプ部に前記バイアス電流を供給するバイアストランジスタをさらに有する
請求項1に記載の受信装置。 - 前記バイアストランジスタは、前記第1のMOSトランジスタと異なる種類のMOSトランジスタであり、ソースが第2の電源に接続され、ゲート電圧が前記制御部によって制御される
請求項4に記載の受信装置。 - 前記アンプ部は、ゲートに前記入力信号が印加され、ドレインが前記第1のMOSトランジスタのドレインに接続され、ソースに前記バイアス電流が供給される、前記第1のMOSトランジスタとは異なる種類の第3のMOSトランジスタをさらに有する
請求項1に記載の受信装置。 - 前記第3のMOSトランジスタのソースと前記第1の電源との間に挿入された第1の容量素子をさらに備えた
請求項6に記載の受信装置。 - 前記アンプ部の出力信号に基づいて所定の処理を行うとともに、前記第3のMOSトランジスタのソースの電圧を利用する後段回路部をさらに備えた
請求項6に記載の受信装置。 - 前記後段回路部は、ミキサ部を含み、
前記ミキサ部は、
前記アンプ部の出力信号を電流信号に変換する電圧電流変換回路と、
前記電流信号に対してスイッチング動作を行うスイッチング回路と、
前記スイッチング回路の出力信号を電圧信号に変換する電流電圧変換回路と
を有し、
前記電圧電流変換回路は、前記第3のMOSトランジスタのソースの電圧を利用する
請求項8に記載の受信装置。 - 前記アンプ部は、ゲートに前記入力信号が印加され、ドレインが前記第1のMOSトランジスタのドレインに接続され、ソースに前記バイアス電流が供給される、前記第1のMOSトランジスタとは異なる種類の第3のMOSトランジスタをさらに有し
前記第3のMOSトランジスタのソースと前記第2の電源との間に挿入された第1の容量素子をさらに備えた
請求項1に記載の受信装置。 - 前記第1のMOSトランジスタのドレインは、前記バイアストランジスタに接続されている
請求項4に記載の受信装置。 - 前記第1のMOSトランジスタのゲートと、前記第2のMOSトランジスタのゲートとの間に挿入された第2の抵抗素子をさらに備えた
請求項2に記載の受信装置。 - 前記第2のMOSトランジスタのゲートに接続された第2の容量素子をさらに備えた
請求項12に記載の受信装置。 - 第3の容量素子を備え、
前記第1のMOSトランジスタのゲートには、前記第3の容量素子を介して前記入力信号が印加される
請求項1に記載の受信装置。 - 受信装置と、
前記受信装置において受信した信号に基づいて所定の処理を行う処理部と
を備え、
前記受信装置は、
ゲートに入力信号が印加され、ソースが第1の電源に接続された第1のMOSトランジスタと、その第1のMOSトランジスタのゲートとドレインとの間に挿入された第1の抵抗素子とを有するアンプ部と、
前記第1のMOSトランジスタのゲート電圧に基づいて、前記アンプ部のバイアス電流を制御する制御部と
を含む
電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012009230A JP2013150166A (ja) | 2012-01-19 | 2012-01-19 | 受信装置および電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012009230A JP2013150166A (ja) | 2012-01-19 | 2012-01-19 | 受信装置および電子機器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013150166A true JP2013150166A (ja) | 2013-08-01 |
Family
ID=49047266
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012009230A Pending JP2013150166A (ja) | 2012-01-19 | 2012-01-19 | 受信装置および電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2013150166A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114978048A (zh) * | 2022-05-09 | 2022-08-30 | 睦星科技(北京)有限公司 | 低噪声放大器、射频接收机及电子设备 |
-
2012
- 2012-01-19 JP JP2012009230A patent/JP2013150166A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114978048A (zh) * | 2022-05-09 | 2022-08-30 | 睦星科技(北京)有限公司 | 低噪声放大器、射频接收机及电子设备 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8279003B2 (en) | Differential RF amplifier | |
US6606489B2 (en) | Differential to single-ended converter with large output swing | |
US8781428B2 (en) | Frequency synthesizer | |
US20050164671A1 (en) | Reducing active mixer flicker noise | |
US8874057B2 (en) | Low-power receiver | |
US8493127B1 (en) | System and method for linearization of a mixer | |
US20130027017A1 (en) | Voltage to current converting circuit | |
US11075779B2 (en) | Transceiver baseband processing | |
US20050218985A1 (en) | Fully differential amplifier with start up circuit | |
JP2008035466A (ja) | モス電界効果トランジスタの増幅度及び雑音度改善回路、並びにこれを利用した周波数混合器と、増幅器及び発振器 | |
CN110120786B (zh) | 混频器及无线通信装置 | |
KR20000050638A (ko) | 프리스케일러의 입력 버퍼 | |
JP2007243777A (ja) | 半導体集積回路 | |
US8324966B2 (en) | Apparatus and methods for electronic amplification | |
JP2013150166A (ja) | 受信装置および電子機器 | |
US8503966B2 (en) | Semiconductor integrated circuit and receiving apparatus | |
CN110120784B (zh) | 混频器、接收机及无线通信设备 | |
US10181868B2 (en) | Apparatus for radio-frequency receiver with reduced power consumption and associated methods | |
US8816766B2 (en) | Semiconductor integrated circuit, and reception apparatus and radio communication terminal including semiconductor integrated circuit | |
US7180369B1 (en) | Baseband filter start-up circuit | |
US20140266439A1 (en) | Methods and systems to provide low noise amplification | |
US8736348B2 (en) | Current efficient mixer architecture | |
Martins et al. | A programmable gain amplifier for load demodulation channel in an NFC reader chip | |
US7679431B2 (en) | Low flicker noise mixer and buffer | |
JP5842512B2 (ja) | 利得可変増幅器 |