JP2013138491A - メモリ装置、ストレージメディア、ホスト装置、及びシステム - Google Patents
メモリ装置、ストレージメディア、ホスト装置、及びシステム Download PDFInfo
- Publication number
- JP2013138491A JP2013138491A JP2013032349A JP2013032349A JP2013138491A JP 2013138491 A JP2013138491 A JP 2013138491A JP 2013032349 A JP2013032349 A JP 2013032349A JP 2013032349 A JP2013032349 A JP 2013032349A JP 2013138491 A JP2013138491 A JP 2013138491A
- Authority
- JP
- Japan
- Prior art keywords
- information
- identification information
- host device
- key information
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000003860 storage Methods 0.000 title claims description 15
- 238000000034 method Methods 0.000 claims abstract description 107
- 238000012545 processing Methods 0.000 claims description 62
- 230000008569 process Effects 0.000 claims description 56
- 238000006243 chemical reaction Methods 0.000 claims description 44
- 238000012795 verification Methods 0.000 claims description 14
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 28
- 230000006870 function Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 15
- 238000004364 calculation method Methods 0.000 description 10
- 238000012937 correction Methods 0.000 description 7
- 125000004122 cyclic group Chemical group 0.000 description 6
- 238000007726 management method Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 230000004907 flux Effects 0.000 description 5
- 238000013500 data storage Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000000470 constituent Substances 0.000 description 3
- 238000013524 data verification Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 206010067482 No adverse event Diseases 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Abstract
【解決手段】実施形態によれば、被認証装置を認証装置が認証する認証方法であって、前記被認証装置は、秘匿された第1鍵情報(NKey)を保持し、前記認証装置は、元情報(HC)と秘匿された第2鍵情報(HKey)を保持し、前記被認証装置が、前記元情報(HC)と第1鍵情報(NKey)に基づいて、第3鍵情報(HKey’)を生成するステップと、前記被認証装置が、前記第3鍵情報(HKey’)と乱数情報とに基づいて、第1セッション鍵(SKey)を生成するステップと、前記認証装置が、秘匿された第2鍵情報(HKey)と乱数情報に基づいて、第2セッション鍵(SKey’)を生成するステップとを具備する。
【選択図】図2
Description
第1の実施形態に係る認証装置、被認証装置、およびその認証方法について説明する。
まず、図1を用い、第1の実施形態に係るメモリシステムの構成例について説明する。
次に、被認証装置であるNAND型フラッシュメモリ10について説明する。
本例に係るNAND型フラッシュメモリ10は、セルアレイ11、及びセルアレイ11の周辺領域に配置されるデータキャッシュ12、データ生成回路(Generate)13、16、データ結合回路(Concatenate)14、乱数生成器(RNG)15、排他的論理和回路(EXOR)17、暗号化器(Encrypt)18等を備える。
次に、本例に係るホスト装置(Host)20について説明する。
ホスト装置20は、メモリ(Memory)23、乱数生成部(RNG)25、データ結合部(Concatenate)26、排他的論理和部(EXOR)24、29、データ選択部(Select)21、データ生成部(Generate)27、及び復号部(Decrypt)22、28等を備える。
復号部28は、NAND型フラッシュメモリ10から受信した暗号化識別情報Enc-IDを前記データ生成部27から出力されたSKeyjを用いて復号し、排他的論理和29に出力する。これらの復号処理の結果、ホスト装置20は、ChipIDとLotIDの2つの識別情報のデータを得ることが可能である。
次に、図2に沿って、図1に示した構成におけるメモリシステムの認証フローについて説明する。
次に、図3を用い、本例に係るSELIDについて説明する。
LotIDが記録されているNAND型フラッシュメモリに適合したSELIDを生成するためには、予め用意された秘密情報である第2鍵情報束(HKeyj (j=1,…,n)(Set of HKeys)の1つ1つの第2鍵情報HKeyjを用いて、LotIDを1つ1つ暗号化する。つまり、SELIDは、暗号化LotIDj(E-LotIDj) = Encrypt(HKeyj, LotID)の集合であり、この暗号化LotIDの集合を暗号化LotID束と呼んでいる。
第1の実施形態に係る認証装置、被認証装置、およびその認証方法によれば、少なくとも下記(1)乃至(2)の効果が得られる。
ここで、認証装置であるホスト装置20は、民生機器の様な専用ハードウェア装置だけでなく、例えば、PC(パーソナルコンピュータ)などで実行可能なプログラム(ソフトウェア)として提供され当該ソフトウェアが実質的なホスト装置となる場合もある。一方、被認証装置であるNAND型フラッシュメモリ10は、記録メディアであり、ファームウェアと呼ばれるプログラムが介在する場合であっても、重要な処理や情報はセルアレイ11中のハードウェア内に秘匿された状態で記憶される。そのため、現実的には、例えば、PC上で実行されるソフトウェアは、記録メディアに比べて耐タンパー性能(攻撃に対する耐性)が低くなってしまうことが懸念される。そのため、耐タンパー性能の低いホスト装置(認証装置)20を攻撃することで、耐タンパー性の高いNAND型フラッシュメモリ10(被認証装置)に秘匿された秘密情報をも暴露され、耐タンパー性の高い装置に成りすまされることが懸念される。
本例のような構成では、比較的大きな回路規模を要求される公開鍵暗号処理やMKB処理のハードウェア実装が困難である等の回路規模上の制約が同時に課せられる環境下である。
次に、第2の実施形態に係る認証装置、被認証装置、およびその認証方法について説明する。この実施形態は、複数のNKey(第1鍵情報)を備える一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
まず、図4を用い、第2の実施形態に係る構成例について説明する。
図示するように、第2の実施形態に係る構成例では、NAND型フラッシュメモリ10のセルアレイ(Cell array)11内の秘匿領域(Hidden area)11−2に、秘密情報NKeyを複数NKeyi (i=1、…、m)秘匿する点で、上記第1の実施形態と相違する。さらに、ホスト装置(認証装置)から受信した当該インデックス情報iに応じて、秘匿している秘密情報NKeyi(i=1、…、m)からNKeyiを選択する選択部31を更に備える。
次に、図5に沿って、第2の実施形態に係る認証フローについて説明する。
図示するように、本例では、ステップS14の認証要求(Request authentication)の際に、NAND型フラッシュメモリに秘匿された秘密情報NKeyiを選択するために必要なインデックス情報iが、ホスト装置20からNAND型フラッシュメモリ10に更に送信される。
次に、図6を用い、第2の実施形態に係るSELIDについて説明する。
(a)や(c)に示すように、第2の実施形態では、NKeyやHKeyを指定するためのインデックス情報が、iとjの2つになっているため、2次元のマトリックス状である。
第2の実施形態に係る認証装置、被認証装置及びその認証方法によれば、上記(1)、(2)の第1の実施形態と同様の作用効果を得ることが可能である。
次に、第3の実施形態に係る認証装置、被認証装置、およびその認証方法について説明する。この実施形態は、Lot毎(NANDメーカ毎)に複数のNKey(第1鍵情報)を備える一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
まず、図7を用い、第3の実施形態に係る構成例について説明する。
図示するように、第3の実施形態に係る構成例では、NAND型フラッシュメモリ10の秘匿領域(Hidden area)11−2に、複数のNKeyi (i=1、…、m)から選択された1つの秘密情報NKeyiが記録される。さらに、ROM領域11−3に、当該秘密情報NKeyiを特定するためのインデックス情報iが記録される点で、上記第1の実施形態と相違する。
次に、図8に沿って、第3の実施形態に係る認証フローについて説明する。
本例では、NAND型フラッシュメモリ10は、ステップS32の際に、ROM領域11−3に、当該秘密情報NKeyiを特定するためのインデックス情報iを更にロードする。
本実施例でも、HKeyを指定するためのインデックス情報がiとjの2つとなっている。そのため、SELIDは、上記図6に示した第2の実施形態と同様である。
第3の実施形態に係る認証装置、被認証装置及び認証方法によれば、第1の実施形態と同様の作用効果(1)、(2)を得ることができる。
次に、第4の実施形態に係る認証装置、被認証装置、およびその認証方法について説明する。この実施形態は、SELIDを保護領域(Protected area)に記録する一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
まず、図9を用い、第4の実施形態に係る構成例について説明する。
図示するように、第4の実施形態では、NAND型フラッシュメモリ10のセルアレイ(Cell array)11の保護領域(Protected area)11−4に暗号化LotID束(SELID)が記録される点で、上記実施形態と相違する。保護領域(Protected area)11−4とは、外部からのアクセスにはコントローラ19に別途実装される認証処理が成功した場合に限ってデータの書込み/読み出し処理が許可される領域である。
次に、図10に沿って、第4の実施形態に係る認証フローについて説明する。
第4の実施形態に係る認証装置、被認証装置及び認証方法によれば、第1の実施形態と同様の作用効果(1)、(2)を得ることができる。
次に、第5の実施形態に係る認証装置、被認証装置、およびその認証方法について説明する。この実施形態は、NAND型フラッシュメモリ10に、上記乱数生成器15を備えない一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
図11を用いて、第5の実施形態に係る構成例について説明する。
次に、図12に沿って、第5の実施形態に係る認証フローについて説明する。
図示するように、NAND型フラッシュメモリ10は、ステップS16の際、ホスト装置20からの認証要求(Request authentication)を受けると、乱数生成器で乱数を生成する代わりに、ROM領域11−3から固定値インデックス情報(i-NAND)を読み出し、ホスト装置20に送出する。
第5の実施形態に係る認証装置、被認証装置及び認証方法によれば、第1の実施形態と同様の作用効果(1)、(2)を得ることができる。
次に、第6の実施形態に係る認証装置、被認証装置、およびその認証方法について説明する。この実施形態は、検証データ(Token)を生成する一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
図13を用いて、第6の実施形態に係る構成例について説明する。
次に、図14に沿って、第6の実施形態に係る認証フローについて説明する。
第6の実施形態では、第1の実施形態において鍵データSKeyjを生成した後に、以下の処理が追加される。
第6の実施形態に係る認証装置、被認証装置及び認証方法によれば、第1の実施形態と同様の作用効果(1)、(2)を得ることができる。
次に、第7の実施形態に係る認証装置、被認証装置、およびその認証方法について説明する。この実施形態は、SELID暗号化に別セットのIDKeyを利用する一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
図15を用いて、第7の実施形態に係る構成例について説明する。
次に、図16に沿って、第7の実施形態に係る認証フローについて説明する。
図示するように、ホスト装置20は、ステップS12の際に、秘密情報IDKeyk及びインデックス情報kを使用して、NAND型フラッシュメモリ10から読み出した暗号化LotID束(SELID)を復号する点で、上記実施形態と相違する。
第7の実施形態に係る認証装置、被認証装置及び認証方法によれば、第1の実施形態と同様の作用効果(1)、(2)を得ることができる。
次に、第8の実施形態に係る認証装置、被認証装置、およびその認証方法について説明する。この実施形態は、ChipID伝送時の演算を一方向性関数とする一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
図18を用いて、第8の実施形態に係る構成例について説明する。
図示するように、第8の実施形態に係る構成例では、NAND型フラッシュメモリ10のセルアレイ(Cell array)11内の一般領域(User area)11−1に、LotIDではなく、ChipIDを暗号化して構成される暗号化ChipID束(SECID)が記録され、ROM領域11−3にはChipIDのみが記録されている点で、上記実施形態と相違する。
次に、図19に沿って、第8の実施形態に係る認証フローについて説明する。
図示するように、まず、認証開始(Start)すると、ホスト装置20は、NAND型フラッシュメモリ10から暗号化ChipID束(SECID: Set of Encrypted ChipID)を読み出す(Step S11)。
ステップS16の処理と並行して、ホスト装置20は、生成した乱数RNhと受信した乱数RNcから上記データ結合処理により結合データRNh || RNcを生成し、予め秘匿していた秘密情報HKeyjと前記結合データRNh || RNcを用いて上記データ生成処理によりSKeyj(= Generate(HKeyj、 RNh || RNc))を生成する(Step S17)。
以上の動作により、第8の実施形態に係る認証フローを終了する(End)。
第8の実施形態に係る認証装置、被認証装置及び認証方法によれば、第1の実施形態と同様の作用効果(1)、(2)を得ることができる。
次に、第9の実施形態に係る認証装置、被認証装置、およびその認証方法について説明する。この実施形態は、第7、第8の実施形態の組み合わせ一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
図21を用いて、第9の実施形態に係る構成例について説明する。
図22に、第9の実施形態に係る認証フローを示している。
第9の実施形態に係る認証装置、被認証装置及び認証方法によれば、第1の実施形態と同様の作用効果(1)、(2)を得ることができる。
次に、第10の実施形態に係る認証装置、被認証装置、およびその認証方法について説明する。この実施形態は、第3、第7、第8の実施形態を組み合わせの一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
図24を用いて、第10の実施形態に係る構成例について説明する。
次に、図25に沿って、第10の実施形態に係る認証フローを説明する。
第10の実施形態に係る認証装置、被認証装置及び認証方法によれば、第1の実施形態と同様の作用効果(1)、(2)を得ることができる。
次に、第11の実施形態に係る認証装置、被認証装置、およびその認証方法について説明する。この実施形態は、上記第10の実施形態において、NAND型フラッシュメモリ1が乱数生成器15を備えない一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
図26を用いて、第11の実施形態に係る構成例について説明する。
実施例では、被認証装置であるNAND型フラッシュメモリに記録されている識別情報ChipIDを第3者から秘匿した状態で読み出すと共に、前述の被認証装置から読み出されたデータであることを確実に確認する方法、及び同方法をNAND型フラッシュメモリに適用する場合の構成を示す。
NAND型フラッシュメモリ10は、上記のように、被認証装置である。
ROM領域11−3は、外部からのデータ記録が禁止され、データ読み出しが許可される領域である。本例に係るROM領域11−3には、識別情報であるChipID、秘匿領域(Hidden area)に記録される秘密情報NKeyiを示すためのインデックス情報i(index of NKey)が記録される。しかしながら、ChipIDやインデックスiを記録する際にはデータに誤りが生じてしまった場合でも、正しい識別情報が読み出せるようにするために一般的には誤り訂正符号化された状態で記録されるが、ここでは、誤り訂正符号化/復号処理については特に図示していない。
秘匿領域(Hidden area)11−2は、NAND型フラッシュメモリ10の外部に対してはデータ記録だけでなく、データ読み出しも禁止される領域である(Read/Program inhibit)。本例に係る秘匿領域11−2には、上記認証においてNAND型フラッシュメモリ10が用いる秘密情報であるNKeyiが記録される。また、前記ChipIDを外部から常に秘匿しておきたい場合などではROM領域の代わりに、秘匿領域に記録しても良い。
一般領域(User area)11−1は、データ記録及びデータ読み出しのいずれも自由に可能な領域である。一般領域11−1には、暗号化ChipID束であるSECID(Set of Encrypted ChipID)が記録され、その他には例えば、写真、ビデオ、音楽或いは電子書籍といったコンテンツデータ等が記録される。なお、暗号化ChipIDであるSECIDの構成例は、上記図23に示したものと同様である。
図示するように、本例に係るホスト装置(Host)20は、乱数生成部(RNG)25、排他的論理和部(EXOR)24、データ選択部(Select)21−1、21−2、復号部(Decrypt)22、データ生成部(Generate)27、一方向性変換部(Oneway)39、及びデータ検証部(Verify)40等を備える。この他に図示しない誤り訂正処理部なども必要に応じて構成要素として備えることが可能である。
次に、図27に沿って、第11の実施形態に係るメモリシステムの認証フローについて説明する。
第11の実施形態に係る認証装置、被認証装置及び認証方法によれば、第1の実施形態と同様の作用効果(1)、(2)を得ることができる。
次に、第12の実施形態に係る認証装置、被認証装置、およびその認証方法について説明する。この実施形態は、ChipIDを特定するために必要となるインデックス情報ID-indexが書き込まれる一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
図28を用いて、第12の実施形態に係る構成例について説明する。
NAND型フラッシュメモリ10は、秘匿領域からChipIDを読み出す際に、必要に応じてデータキャッシュを介して読み出すが、それ以外の処理フローは第11の実施形態と実質的に同様である。
図29を用い、暗号化ChipID束(SECID)の書き込みについて、説明する。
(変換例)
まず、予めNAND型フラッシュメモリ10の製造者毎に配布される変換鍵Kmを用いて、暗号化によってChipIDを暗号化した値をID-indexとする。ID-indexは、以下のように示される。
ID-indexは、インターネット50を介して、サーバ60に送信される。
なお、変換鍵Kmは、全てのNAND型フラッシュメモリ10の製造者で共通にするだけでなく、NAND型フラッシュメモリ10の製造者毎に異なる値にすることも可能である。
次に、図31に沿って、暗号化ChipID束(SECID)をサーバ60からダウンロードしてNAND型フラッシュメモリ10に書き込むフローについて説明する。
第12の実施形態に係る認証装置、被認証装置及び認証方法によれば、第1の実施形態と同様の作用効果(1)、(2)を得ることができる。
次に、図32を用い、第13の実施形態について説明する。第13の実施形態は、上記実施形態に適用可能な上記NAND型フラッシュメモリ10、コントローラ19、およびホスト装置20の一例に関するものである。本例では、メモリカードとしてSD(登録商標)カードを一例に挙げる。
次に、上記NAND型フラッシュメモリ10の具体的構成例として、第14の実施形態として説明する。
上記NAND型フラッシュメモリ10の具体的な全体構成例は、図33のように示される。
次に、図34を用い、メモリセルアレイを構成するブロック(BLOCK)の構成例について説明する。ここでは、図33中のBLOCK1を一例に挙げて説明する。ここで、このブロックBLOCK1中のメモリセルは、一括してデータ消去されるため、ブロックはデータ消去単位である。
以下に、本願の出願当初における特許請求の範囲を付記する。
[1]被認証装置を認証装置が認証する認証方法であって、
前記被認証装置は、秘匿された第1鍵情報(NKey)を保持し、
前記認証装置は、元情報(HC)と秘匿された第2鍵情報(HKey)を保持し、
前記被認証装置が、前記元情報(HC)と第1鍵情報(NKey)に基づいて、第3鍵情報(HKey’)を生成するステップと、
前記被認証装置が、前記第3鍵情報(HKey’)と乱数情報とに基づいて、第1セッション鍵(SKey)を生成するステップと、
前記認証装置が、秘匿された第2鍵情報(HKey)と乱数情報に基づいて、第2セッション鍵(SKey’)を生成するステップとを具備する認証方法。
[2]前記被認証装置は、前記第1セッション鍵を用いて保有するID情報を暗号化し、暗号化された前記ID情報を前記認証装置へ送信するステップを更に具備する[1]に記載の認証方法。
[3]前記認証装置が、予め暗号化された前記ID情報の全体(ChipIDおよびLotID)或いはその一部である部分ID情報(LotIDまたはChipID)を記録領域に記録し、
前記認証装置が、前記予め暗号化されたID情報或いは前記予め暗号化された部分ID情報を前記被認証装置の前記記録領域から読み出すと共に、当該予め暗号化されたID情報或いは当該予め暗号化された部分ID情報を秘匿する前記第2鍵情報(HKey)を用いて復号することによりID情報或いは部分ID情報を取得し、当該復号されたID情報或いは部分ID情報が前記被認証装置から前記ID情報の全体或いは一部であることを確認するステップとを更に具備する[2]に記載の認証方法。
[4]前記認証装置は、前記被認証装置から送信される前記第1セッション鍵で暗号化された前記ID情報を、前記第2セッション鍵により復号して前記ID情報を得るステップと、
前記認証装置は、前記第2鍵情報を用いて復号して取られた前記ID情報の一部と前記第2セッション鍵を用いて復号して得られた前記ID情報とを用い、前記被認証装置の識別情報(ChipID)を取得するステップとを更に具備する[3]に記載の認証方法。
[5]秘匿される第1鍵情報(NKey)を記憶するセルアレイと、
認証装置の元情報(HC)と前記第1鍵情報(NKey)とを用いて、第2鍵情報(HKey)を生成する第1データ生成回路と、
生成した前記第2鍵情報(HKey)と乱数情報とを用いて、セッション鍵(SKey)を生成する第2データ生成回路とを具備する被認証装置であって、
前記第1鍵情報(NKey)からは前記第2鍵情報(HKey)を生成するが、前記第2鍵情報(HKey)からは前記第1鍵情報(NKey)を生成しないように構成される。
[6]前記セルアレイは、前記被認証装置の識別情報(ChipID)を更に記憶し、
前記識別情報(ChipID)を前記セッション鍵(SKey)を用いて一方向性関数により変換する一方向性変換器を更に具備する[5]に記載の被認証装置。
[7]秘匿される第1鍵情報(NKey)を保持する被認証装置を認証する認証装置であって、前記認証装置は、
秘匿される第2鍵情報(HKey)を記憶するメモリと、
乱数情報を発生する乱数発生器と、
前記第2鍵情報(HKey)と前記乱数情報とを用いてセッション鍵(SKey)を生成するデータ生成回路とを具備し、
前記第1鍵情報(NKey)からは前記第2鍵情報(HKey)を生成するが、前記第2鍵情報(HKey)からは前記第1鍵情報(NKey)を生成しないように構成される。
[8]前記被認証装置から受信する識別情報(ChipID)を前記セッション鍵(SKey)を用いて一方向性関数により変換する一方向性変換器を更に具備する[7]に記載の認証装置。
[9]前記認証装置は、前記予め暗号化されたID情報の全体(ChipIDおよびLotID)或いはその一部である前記予め暗号化された部分ID情報(LotIDまたはChipID)を、前記被認証装置から読み出し、
前記認証装置は、前記予め暗号化されたID情報或いは前記予め暗号化された部分ID情報を復号するために必要な、前記第2鍵情報(HKey)とは異なる第3鍵情報(IDKey)を前記メモリに更に記憶し、
前記認証装置は、前記予め暗号化されたID情報或いは前記予め暗号化された部分ID情報を前記第3鍵情報(IDKey)により復号することにより、前記ID情報或いは前記部分ID情報を取得する[7]または[8]に記載の認証装置。
Claims (5)
- 外部コントローラによりコントロールされるメモリ装置であって、
第1鍵情報と前記メモリ装置固有に割り当てられた第1識別情報とが格納され、前記メモリ装置外からのリードが制限される第1領域と、
前記第1識別情報が暗号化されて生成された暗号化第1識別情報が格納され、リード可能な第2領域と、
を備え、
前記第1鍵情報と、外部装置から受けた該外部装置に割り当てられた第2識別情報とを用いて暗号化処理を行うことにより、第2鍵情報を生成し、
前記第2鍵情報と前記外部装置から受けた乱数情報とを用いて暗号化処理を行うことにより、第3鍵情報を生成し、
前記第3鍵情報と前記第1識別情報とを用いて一方向性変換処理を行うことにより、前記外部装置との認証に用いられる一方向性変換識別情報を生成し、前記外部装置に認証されるように構成されたメモリ装置。 - コントローラと、該コントローラによりコントロールされるメモリ装置とを含むストレージメディアであって、前記メモリ装置は、
第1鍵情報と前記メモリ装置固有に割り当てられた第1識別情報とが格納され、前記メモリ装置外からのリードが制限される第1領域と、
前記第1識別情報が暗号化されて生成された暗号化第1識別情報が格納され、リード可能な第2領域と、
を備え、前記メモリ装置は、
前記第1鍵情報と、外部装置から受けた該外部装置に割り当てられた第2識別情報とを用いて暗号化処理を行うことにより、第2鍵情報を生成し、
前記第2鍵情報と前記外部装置から受けた乱数情報とを用いて暗号化処理を行うことにより、第3鍵情報を生成し、
前記第3鍵情報と前記第1識別情報とを用いて一方向性変換処理を行うことにより、前記外部装置との認証に用いられる一方向性変換識別情報を生成し、前記外部装置に認証されるように構成されたストレージメディア。 - メモリ装置固有に割り当てられた第1識別情報が格納されるとともにリードが制限される第1領域と、前記第1識別情報が暗号化されて生成された暗号化第1識別情報が格納されるとともにリード可能な第2領域とが設けられ、外部コントローラによりコントロールされるメモリ装置との間で認証処理を実行可能なホスト装置であって、
前記ホスト装置は、
第1鍵情報と、セットとして記録されるとともに前記ホスト装置に割り当てられた第2識別情報としての第2鍵情報と、を有し、
前記第2領域に格納された前記暗号化第1識別情報をリードし、前記第1鍵情報を用いた処理により得た情報によって、前記暗号化第1識別情報を復号し、
前記第2領域に格納されたインデックス情報をリードし、前記セットの中から、該インデックス情報に対応する前記第2鍵情報を選び、
前記選ばれた第2鍵情報を用いて乱数情報を暗号化することにより第3鍵情報を生成し、
前記第3鍵情報と、前記暗号化第1識別情報が復号されて新たに生成された第1識別情報とを入力値とした一方性変換処理を行い、検証情報を生成するように構成されたホスト装置。 - 外部コントローラによりコントロールされるメモリ装置と、該メモリ装置との間で認証処理を実行可能なホスト装置とを含むシステムであって、
前記メモリ装置は、
第1鍵情報と前記メモリ装置固有に割り当てられた第1識別情報とが格納され、前記メモリ装置外からのリードが制限される第1領域と、
前記第1識別情報が暗号化されて生成された暗号化第1識別情報が格納され、リード可能な第2領域と、を備え、前記メモリ装置は、
前記第1鍵情報と、前記ホスト装置から受けた該ホスト装置に割り当てられた第2識別情報とを用いて暗号化処理を行うことにより、第2鍵情報を生成し、
前記第2鍵情報と前記ホスト装置から受けた乱数情報とを用いて暗号化処理を行うことにより、第3鍵情報を生成し、
前記第3鍵情報と前記第1識別情報とを用いて一方向性変換処理を行うことにより、前記ホスト装置との認証に用いられる一方向性変換識別情報を生成し、前記ホスト装置に認証されるように構成され、
前記ホスト装置は、
第1ホスト鍵情報と、前記ホスト装置に割り当てられた前記第2識別情報と、を有し、
前記第2領域に格納された前記暗号化第1識別情報をリードし、前記第1ホスト鍵情報を用いた処理により得た情報によって、前記暗号化第1識別情報を復号し、
前記乱数情報を暗号化することにより前記第3鍵情報を生成し、
前記第3鍵情報と、前記暗号化第1識別情報が復号されて新たに生成された第1識別情報とを入力値とした一方性変換処理を行い、検証情報を生成するように構成されたシステム。 - コントローラと、該コントローラによりコントロールされるメモリ装置とを含むストレージメディアと、該ストレージメディアとの間で認証処理を実行可能なホスト装置とを含むシステムであって、
前記メモリ装置は、
第1鍵情報と前記メモリ装置固有に割り当てられた第1識別情報とが格納され、リードが制限される第1領域と、
前記第1識別情報が暗号化されて生成された暗号化第1識別情報が格納され、リード可能な第2領域と、を備え、前記メモリ装置は、
前記第1鍵情報と、前記ホスト装置から受けた該ホスト装置に割り当てられた第2識別情報とを用いて暗号化処理を行うことにより、第2鍵情報を生成し、
前記第2鍵情報と前記ホスト装置から受けた乱数情報とを用いて暗号化処理を行うことにより、第3鍵情報を生成し、
前記第3鍵情報と前記第1識別情報とを用いて一方向性変換処理を行うことにより、前記ホスト装置との認証に用いられる一方向性変換識別情報を生成し、前記ホスト装置に認証されるように構成され、
前記ホスト装置は、
第1ホスト鍵情報と、前記ホスト装置に割り当てられた前記第2識別情報と、を有し、
前記第2領域に格納された前記暗号化第1識別情報をリードし、前記第1ホスト鍵情報を用いた処理により得た情報によって、前記暗号化第1識別情報を復号し、
前記乱数情報を暗号化することにより前記第3鍵情報を生成し、
前記第3鍵情報と、前記暗号化第1識別情報が復号されて新たに生成された第1識別情報とを入力値とした一方性変換処理を行い、検証情報を生成するように構成されたシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013032349A JP5591964B2 (ja) | 2013-02-21 | 2013-02-21 | 認証方法、被認証装置及び認証装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013032349A JP5591964B2 (ja) | 2013-02-21 | 2013-02-21 | 認証方法、被認証装置及び認証装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011189979A Division JP5214782B2 (ja) | 2011-08-31 | 2011-08-31 | メモリ装置、ストレージメディア、ホスト装置、及びシステム |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2013138491A true JP2013138491A (ja) | 2013-07-11 |
JP2013138491A5 JP2013138491A5 (ja) | 2013-08-22 |
JP5591964B2 JP5591964B2 (ja) | 2014-09-17 |
Family
ID=48913789
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013032349A Expired - Fee Related JP5591964B2 (ja) | 2013-02-21 | 2013-02-21 | 認証方法、被認証装置及び認証装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5591964B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013118616A (ja) * | 2012-09-24 | 2013-06-13 | Toshiba Corp | メモリ装置 |
JP2022554287A (ja) * | 2019-11-07 | 2022-12-28 | マイクロン テクノロジー,インク. | 使い捨てパスワードの生成 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6329785A (ja) * | 1986-07-24 | 1988-02-08 | 株式会社東芝 | 暗号装置 |
JPS6370634A (ja) * | 1986-09-12 | 1988-03-30 | Toshiba Corp | 暗号化鍵共有方式 |
JP2003143128A (ja) * | 2001-11-05 | 2003-05-16 | Open Loop:Kk | 通信システム及び通信方法 |
JP2009100394A (ja) * | 2007-10-19 | 2009-05-07 | Sony Corp | 情報処理装置および方法、記録媒体、プログラム、並びに情報処理システム |
-
2013
- 2013-02-21 JP JP2013032349A patent/JP5591964B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6329785A (ja) * | 1986-07-24 | 1988-02-08 | 株式会社東芝 | 暗号装置 |
JPS6370634A (ja) * | 1986-09-12 | 1988-03-30 | Toshiba Corp | 暗号化鍵共有方式 |
JP2003143128A (ja) * | 2001-11-05 | 2003-05-16 | Open Loop:Kk | 通信システム及び通信方法 |
JP2009100394A (ja) * | 2007-10-19 | 2009-05-07 | Sony Corp | 情報処理装置および方法、記録媒体、プログラム、並びに情報処理システム |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013118616A (ja) * | 2012-09-24 | 2013-06-13 | Toshiba Corp | メモリ装置 |
JP2022554287A (ja) * | 2019-11-07 | 2022-12-28 | マイクロン テクノロジー,インク. | 使い捨てパスワードの生成 |
Also Published As
Publication number | Publication date |
---|---|
JP5591964B2 (ja) | 2014-09-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5214782B2 (ja) | メモリ装置、ストレージメディア、ホスト装置、及びシステム | |
US10361851B2 (en) | Authenticator, authenticatee and authentication method | |
JP5275432B2 (ja) | ストレージメディア、ホスト装置、メモリ装置、及びシステム | |
JP5100884B1 (ja) | メモリ装置 | |
JP5275482B2 (ja) | ストレージメディア、ホスト装置、メモリ装置、及びシステム | |
JP5112555B1 (ja) | メモリカード、ストレージメディア、及びコントローラ | |
JP5855243B2 (ja) | メモリデバイスおよびメモリシステム | |
JP5204291B1 (ja) | ホスト装置、装置、システム | |
WO2013175640A1 (ja) | ホストデバイスおよびホストデバイスにおける認証方法 | |
JP4991971B1 (ja) | 被認証装置及びその認証方法 | |
JP5204290B1 (ja) | ホスト装置、システム、及び装置 | |
WO2013175641A2 (ja) | セキュリティシステム | |
JP5591964B2 (ja) | 認証方法、被認証装置及び認証装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130614 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20131219 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20131226 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20140109 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140415 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140609 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140701 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140730 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5591964 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |