JP2013138069A - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP2013138069A
JP2013138069A JP2011287637A JP2011287637A JP2013138069A JP 2013138069 A JP2013138069 A JP 2013138069A JP 2011287637 A JP2011287637 A JP 2011287637A JP 2011287637 A JP2011287637 A JP 2011287637A JP 2013138069 A JP2013138069 A JP 2013138069A
Authority
JP
Japan
Prior art keywords
region
semiconductor device
igbt
regions
cell regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011287637A
Other languages
Japanese (ja)
Other versions
JP5742711B2 (en
Inventor
Masaki Koyama
雅紀 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2011287637A priority Critical patent/JP5742711B2/en
Publication of JP2013138069A publication Critical patent/JP2013138069A/en
Application granted granted Critical
Publication of JP5742711B2 publication Critical patent/JP5742711B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device (semi-merged RC-IGBT) including an IGBT cell region and a diode cell region, which specially operate and which are arranged alternately and adjacent to each other on a semiconductor substrate, which can inhibit snapback of the IGBT cell region without diminishing advantages such as high breakdown resistance and low loss.SOLUTION: In a semiconductor device 100 in which a plurality of strip-shaped IGBT cell regions and a plurality of strip-shaped diode cell regions are arranged alternately and adjacent to each other, the plurality of IGBT cell regions include narrow strip-shaped regions 10a each having a narrower width and at least one wide strip-shaped region 10b having a width wider than that of the narrow strip-shaped region 10a. Each of first regions 1a, 1b on a rear face side of the plurality of IGBT cell regions are linked by bridge regions 5a formed by a P conductivity type material of the same layer as the first regions 1a, 1b.

Description

本発明は、ＩＧＢＴとダイオードが同じ半導体基板に形成されてなる半導体装置に関する。   The present invention relates to a semiconductor device in which an IGBT and a diode are formed on the same semiconductor substrate.

ＩＧＢＴとダイオードが同じ半導体基板に形成されてなる半導体装置〔ＲＣ（逆導通）−ＩＧＢＴ〕が、例えば、特開２００７−２８８１５８号公報（特許文献１）と特開２０１０−２６３２１５号公報（特許文献２）に開示されている。   A semiconductor device [RC (reverse conduction) -IGBT] in which an IGBT and a diode are formed on the same semiconductor substrate is disclosed in, for example, Japanese Patent Application Laid-Open No. 2007-288158 (Patent Document 1) and Japanese Patent Application Laid-Open No. 2010-263215 (Patent Document). 2).

特許文献１と特許文献２に記載されたＲＣ−ＩＧＢＴは、いずれも、半導体基板の主面側表層部に形成された繰り返し構造をＩＧＢＴとダイオードとで完全に共用し、裏面側表層部に形成されたのＰ導電型とＮ導電型の各領域でＩＧＢＴ領域とダイオード領域を分離する構造（以下、混在型と呼ぶ）のＲＣ−ＩＧＢＴである。混在型ＲＣ−ＩＧＢＴにおけるダイオードは、半導体基板の主面側に専用のＰ導電型アノード領域を有しておらず、ＩＧＢＴのＰ導電型チャネル形成領域をアノードとする、ボディダイオードである。   In both RC-IGBTs described in Patent Document 1 and Patent Document 2, the repeated structure formed on the main surface side surface layer portion of the semiconductor substrate is completely shared by the IGBT and the diode, and formed on the back surface side surface portion. The RC-IGBT has a structure (hereinafter referred to as a mixed type) in which the IGBT region and the diode region are separated in each of the P conductivity type and N conductivity type regions. The diode in the mixed RC-IGBT is a body diode that does not have a dedicated P-conductivity type anode region on the main surface side of the semiconductor substrate but uses the P-conductivity type channel formation region of the IGBT as an anode.

特許文献１に記載された半導体装置およびその設計方法は、混在型ＲＣ−ＩＧＢＴにおける裏面構造の基本的な考え方を示すもので、
半導体基板の裏面側におけるＩＧＢＴのコレクタ層の最小幅をドリフト層の抵抗率と厚さ等で決まる所定値より大きく設定することで、ＩＧＢＴのスナップバックを抑制するものである。また、特許文献２に記載された逆導電半導体デバイスにおいては、ＩＧＢＴのスナップバックを抑制するため、半導体基板の裏面側における中心部分に、最小幅をドリフト層の厚さより大きく設定したＩＧＢＴのコレクタ領域を配置するようにしている。 The semiconductor device and the design method described in Patent Document 1 show the basic concept of the back surface structure in a mixed RC-IGBT.
By setting the minimum width of the IGBT collector layer on the back surface side of the semiconductor substrate to be larger than a predetermined value determined by the resistivity and thickness of the drift layer, the snapback of the IGBT is suppressed. Further, in the reverse conductive semiconductor device described in Patent Document 2, in order to suppress the snapback of the IGBT, the collector region of the IGBT in which the minimum width is set larger than the thickness of the drift layer in the central portion on the back surface side of the semiconductor substrate. Is trying to arrange.

特開２００７−２８８１５８号公報JP 2007-288158 A 特開２０１０−２６３２１５号公報JP 2010-263215 A

ＩＧＢＴとダイオードが同じ半導体基板に形成されてなる半導体装置には、上記特許文献１，２に記載されている混在型の構造の他に、言わば、分離型とセミ混在型といった別の構造がある。分離型ＲＣ−ＩＧＢＴは、専用動作するＩＧＢＴセル領域とダイオードセル領域が半導体基板において完全に分離して配置された構造を有している。セミ混在型ＲＣ−ＩＧＢＴは、専用動作するＩＧＢＴセル領域とダイオードセル領域が半導体基板に隣接して交互に配置された構造を有しており、ダイオードセル領域との境界近くにおけるＩＧＢＴセル領域のＰ導電型チャネル形成領域は、ダイオードのアノードとして機能する。従って、セミ混在型ＲＣ−ＩＧＢＴは、専用動作するＩＧＢＴセル領域とダイオードセル領域の面積を小さくすることができ、分離型ＲＣ−ＩＧＢＴに較べて小型化が可能である。   The semiconductor device in which the IGBT and the diode are formed on the same semiconductor substrate has other structures such as a separate type and a semi-mixed type in addition to the mixed type structure described in Patent Documents 1 and 2 above. . The separated RC-IGBT has a structure in which an IGBT cell region and a diode cell region that operate exclusively are arranged separately on a semiconductor substrate. The semi-mixed RC-IGBT has a structure in which IGBT cell regions and diode cell regions for exclusive operation are alternately arranged adjacent to the semiconductor substrate, and the IGBT cell region P near the boundary with the diode cell region. The conductivity type channel forming region functions as an anode of the diode. Therefore, the semi-mixed RC-IGBT can reduce the area of the IGBT cell region and the diode cell region that operate exclusively, and can be reduced in size as compared with the separated RC-IGBT.

また、セミ混在型ＲＣ−ＩＧＢＴにおいては、専用動作するＩＧＢＴセル領域の主面側直下にはＰ導電型のコレクタ領域が配置されており、専用動作するダイオードセル領域の主面側直下にはＮ導電型のカソード領域が配置されている。このため、ＦＷＤとして機能するダイオードセル領域のリカバリ動作時においては、混在型ＲＣ−ＩＧＢＴに較べてＩＧＢＴセル領域の主面側に流れ込むリカバリ電流を抑制することができ、高破壊耐量を実現することができる。また、セミ混在型ＲＣ−ＩＧＢＴは、専用動作するＩＧＢＴセル領域とダイオードセル領域が交互に配置されており、混在型ＲＣ−ＩＧＢＴに較べて低損失を実現できる。   In the semi-mixed RC-IGBT, a P-conductivity type collector region is disposed immediately below the main surface side of the IGBT cell region operating exclusively, and N is disposed immediately below the main surface side of the diode cell region operating exclusively. A conductive cathode region is disposed. For this reason, at the time of recovery operation of the diode cell region functioning as FWD, the recovery current flowing into the main surface side of the IGBT cell region can be suppressed as compared with the mixed RC-IGBT, and high breakdown resistance can be realized. Can do. In addition, the semi-mixed RC-IGBT has an IGBT cell region and a diode cell region which are exclusively operated, and can realize a lower loss than the mixed RC-IGBT.

以上のように、セミ混在型ＲＣ−ＩＧＢＴは、混在型ＲＣ−ＩＧＢＴに較べて、上記した高破壊耐量と低損失の長所を有している。しかしながら、セミ混在型ＲＣ−ＩＧＢＴにおいて、上記した長所を阻害することなく、ＩＧＢＴセル領域のスナップバックを抑制するための最適な構造は、まだ明らかになっていない。   As described above, the semi-mixed RC-IGBT has the advantages of the above-described high destruction resistance and low loss compared to the mixed RC-IGBT. However, in the semi-mixed RC-IGBT, the optimum structure for suppressing the snapback of the IGBT cell region without inhibiting the above-described advantages has not yet been clarified.

そこで本発明の目的は、専用動作するＩＧＢＴセル領域とダイオードセル領域が半導体基板に隣接して交互に配置されてなる半導体装置（セミ混在型ＲＣ−ＩＧＢＴ）であって、高破壊耐量と低損失の長所を阻害することなく、ＩＧＢＴセル領域のスナップバックが抑制可能な半導体装置を提供することにある。   Therefore, an object of the present invention is a semiconductor device (semi-mixed RC-IGBT) in which dedicated IGBT cell regions and diode cell regions are alternately arranged adjacent to a semiconductor substrate, and has a high breakdown resistance and low loss. An object of the present invention is to provide a semiconductor device capable of suppressing the snapback of the IGBT cell region without hindering the advantages of the above.

請求項１に記載の半導体装置は、短冊形状の複数のＩＧＢＴセル領域と複数のダイオードセル領域とが、隣接してＮ導電型の半導体基板に交互に配置されてなる半導体装置であって、前記ＩＧＢＴセル領域において、半導体基板の裏面側の表層部にコレクタ領域となるＰ導電型の第１領域が形成され、前記第１領域の直上において、主面側の表層部にチャネル形成領域となるＰ導電型の第２領域が形成され、該第２領域の表層部にＮ導電型のエミッタ領域が形成されてなり、前記ダイオードセル領域において、前記第１領域と同じ半導体基板の裏面側の表層部にカソード領域となるＮ導電型で半導体基板より高濃度の第３領域が形成され、前記第３領域の直上において、主面側の表層部に前記第２領域と同じ層でアノード領域となるＰ導電型の第４領域が形成されてなり、前記複数のＩＧＢＴセル領域が、短冊形状の幅の狭い狭短冊幅領域と、狭短冊幅領域より幅の広い少なくとも１つの広短冊幅領域とで構成されてなり、前記複数のＩＧＢＴセル領域における各第１領域が、同じ層のＰ導電型で形成された架橋部領域で連結されている。   The semiconductor device according to claim 1 is a semiconductor device in which a plurality of strip-shaped IGBT cell regions and a plurality of diode cell regions are alternately disposed adjacent to each other on an N-conductivity type semiconductor substrate. In the IGBT cell region, a P-conductivity type first region serving as a collector region is formed in the surface layer portion on the back surface side of the semiconductor substrate, and P serving as a channel formation region in the surface layer portion on the main surface side immediately above the first region. A conductive type second region is formed, and an N conductive type emitter region is formed in a surface layer portion of the second region. In the diode cell region, a surface layer portion on the back surface side of the same semiconductor substrate as the first region A third region having a higher conductivity than the semiconductor substrate is formed in the N conductivity type serving as a cathode region, and a P layer serving as an anode region in the same layer as the second region on the surface layer portion on the main surface side immediately above the third region. Conductive type A fourth region is formed, and the plurality of IGBT cell regions are composed of a narrow strip width region having a narrow strip shape and at least one wide strip width region wider than the narrow strip width region. The first regions in the plurality of IGBT cell regions are connected by a bridging portion region formed of P conductivity type in the same layer.

上記半導体装置は、専用動作する短冊形状の複数のＩＧＢＴセル領域と複数のダイオードセル領域とがＮ導電型の半導体基板に隣接して交互に配置されてなる構造を有した、所謂、セミ混在型のＲＣ（逆導通）−ＩＧＢＴである。   The semiconductor device is a so-called semi-mixed type having a structure in which a plurality of strip-shaped IGBT cell regions and a plurality of diode cell regions that operate exclusively are alternately arranged adjacent to an N-conductivity type semiconductor substrate. RC (reverse conduction) -IGBT.

専用動作するＩＧＢＴセル領域とダイオードセル領域が隣接して交互に配置されたセミ混在型ＲＣ−ＩＧＢＴは、ダイオードセル領域との境界近くにおけるＩＧＢＴセル領域のＰ導電型チャネル形成領域が、ダイオードのアノードとしても機能する。従って、セミ混在型ＲＣ−ＩＧＢＴは、専用動作するダイオードセル領域の占有面積を小さくすることができ、ＩＧＢＴセル領域とダイオードセル領域を半導体基板において完全に分離して配置する分離型ＲＣ−ＩＧＢＴに較べて、小型化が可能である。   The semi-mixed RC-IGBT in which IGBT cell regions and diode cell regions that operate exclusively are alternately arranged adjacent to each other has a P-conductivity type channel formation region in the IGBT cell region near the boundary with the diode cell region. Also works. Therefore, the semi-mixed RC-IGBT can reduce the occupation area of the diode cell region for exclusive operation, and is a separate RC-IGBT in which the IGBT cell region and the diode cell region are arranged completely separated on the semiconductor substrate. Compared to this, it is possible to reduce the size.

セミ混在型ＲＣ−ＩＧＢＴである上記半導体装置においては、専用動作するＩＧＢＴセル領域の裏面側の表層部に、コレクタ領域となるＰ導電型の第１領域が形成されており、ダイオードセル領域の裏面側の表層部に、カソード領域となるＮ導電型で半導体基板より高濃度の第３領域が形成されている。このため、ＦＷＤとして機能するダイオードセル領域のリカバリ動作時においては、半導体基板の主面側表層部に形成された繰り返し構造をＩＧＢＴとダイオードとで完全に共用する混在型ＲＣ−ＩＧＢＴに較べて、ＩＧＢＴセル領域の主面側に流れ込むリカバリ電流を抑制することができ、高破壊耐量を実現することができる。また、上記半導体装置においては、専用動作するＩＧＢＴセル領域とダイオードセル領域が交互に配置されており、混在型ＲＣ−ＩＧＢＴに較べて、低損失を実現できる。このように、セミ混在型ＲＣ−ＩＧＢＴである上記半導体装置は、混在型ＲＣ−ＩＧＢＴに較べて、高破壊耐量と低損失の長所を有している。   In the semiconductor device which is a semi-mixed RC-IGBT, a P-conductivity type first region serving as a collector region is formed in the surface layer portion on the back surface side of the IGBT cell region operating exclusively, and the back surface of the diode cell region. In the surface layer portion on the side, a third region having an N conductivity type and a higher concentration than the semiconductor substrate is formed as a cathode region. For this reason, in the recovery operation of the diode cell region functioning as FWD, compared with the mixed RC-IGBT in which the repeated structure formed on the main surface side surface layer portion of the semiconductor substrate is completely shared by the IGBT and the diode, The recovery current flowing into the main surface side of the IGBT cell region can be suppressed, and a high breakdown resistance can be realized. Further, in the semiconductor device, the IGBT cell regions and the diode cell regions that operate exclusively are alternately arranged, and a low loss can be realized as compared with the mixed RC-IGBT. As described above, the semiconductor device which is a semi-mixed RC-IGBT has advantages of high breakdown resistance and low loss compared to the mixed RC-IGBT.

さらに、上記半導体装置は、ＩＧＢＴセル領域のスナップバックを抑制するため、前記複数のＩＧＢＴセル領域が、短冊形状の幅の狭い狭短冊幅領域と、狭短冊幅領域より幅の広い少なくとも１つの広短冊幅領域とで構成され、前記複数のＩＧＢＴセル領域における裏面側の各第１領域が、同じ層のＰ導電型で形成された架橋部領域で連結された構造を有している。   Further, in the semiconductor device, in order to suppress snapback of the IGBT cell region, the plurality of IGBT cell regions include a narrow strip width region having a narrow strip shape and at least one wide region wider than the narrow strip width region. Each of the first regions on the back surface side of the plurality of IGBT cell regions is connected by a bridging portion region formed of the P conductivity type of the same layer.

短冊形状のＩＧＢＴセル領域とダイオードセル領域が隣接して交互に配置されたセミ混在型ＲＣ−ＩＧＢＴである上記半導体装置において、高破壊耐量と低損失を確保するためには、短冊形状のＩＧＢＴセル領域の幅を狭くして、短いピッチでダイオードセル領域と交互に配置する必要がある。   In the semiconductor device, which is a semi-mixed RC-IGBT in which strip-shaped IGBT cell regions and diode cell regions are alternately arranged adjacent to each other, a strip-shaped IGBT cell is used in order to ensure high breakdown resistance and low loss. It is necessary to reduce the width of the region and alternately arrange the diode cell region at a short pitch.

一方、スナップバックを抑制するためには、混在型ＲＣ−ＩＧＢＴで検討されたように、ＩＧＢＴセル領域の裏面側におけるコレクタ領域（第１領域）の最小幅が、ドリフト層の抵抗率と厚さ等で決まる所定値より大きく設定されている必要がある。何故なら、Ｐ導電型の広いコレクタ領域を確保することによって、Ｎ導電型のカソードから離れた場所の電位を上昇させることができ、導電率変調させるためのコレクタからのホール注入を促進できるからである。   On the other hand, in order to suppress snapback, as discussed in the mixed RC-IGBT, the minimum width of the collector region (first region) on the back side of the IGBT cell region is the resistivity and thickness of the drift layer. It must be set larger than a predetermined value determined by the above. This is because by securing a wide collector region of P conductivity type, the potential at a location away from the N conductivity type cathode can be increased, and hole injection from the collector for conductivity modulation can be promoted. is there.

そこで、上記半導体装置においては、高破壊耐量と低損失を確保するための狭短冊幅領域とスナップバックを抑制するための広短冊幅領域とでＩＧＢＴセル領域を構成し、半導体基板の裏面側において、コレクタである狭短冊幅領域の第１領域と広短冊幅領域の第１領域を、同じ層のＰ導電型で形成された架橋部領域で連結するようにしている。この架橋部領域は、広短冊幅領域における裏面側の第１領域のコレクタ電位を、狭短冊幅領域における裏面側の第１領域のコレクタ電位に伝えるための領域である。架橋部領域を設けることで、広短冊幅領域における１つのＩＧＢＴセルがひとたびＯＮすると、広短冊幅領域における別のＩＧＢＴセルだけでなく、架橋部領域を介して狭短冊幅領域のＩＧＢＴセルまで連鎖的にＯＮさせることができる。これによって、ＯＮする領域をＩＧＢＴセル領域の全体に瞬時に広げることができ、高破壊耐量と低損失の長所を阻害することなく、ＩＧＢＴセル領域のスナップバックを同時に抑制することが可能となる。   Therefore, in the above semiconductor device, an IGBT cell region is configured by a narrow strip width region for ensuring high breakdown tolerance and low loss and a wide strip width region for suppressing snapback, and on the back side of the semiconductor substrate. The first region of the narrow strip width region, which is the collector, and the first region of the wide strip width region are connected by a bridging portion region formed of the P conductivity type of the same layer. This bridging portion region is a region for transmitting the collector potential of the first region on the back surface side in the wide strip width region to the collector potential of the first region on the back surface side in the narrow strip region. By providing a bridging region, once one IGBT cell in the wide strip region is turned ON, not only another IGBT cell in the wide strip region, but also a narrow strip region IGBT cell is linked through the bridging region. Can be turned on automatically. As a result, the ON region can be instantaneously expanded over the entire IGBT cell region, and snapback of the IGBT cell region can be suppressed simultaneously without impairing the advantages of high breakdown tolerance and low loss.

以上のようにして、上記半導体装置は、専用動作するＩＧＢＴセル領域とダイオードセル領域が半導体基板に隣接して交互に配置されてなる半導体装置（セミ混在型ＲＣ−ＩＧＢＴ）であって、高破壊耐量と低損失の長所を阻害することなく、ＩＧＢＴセル領域のスナップバックが抑制可能な半導体装置とすることができる。   As described above, the semiconductor device is a semiconductor device (semi-mixed RC-IGBT) in which IGBT cell regions and diode cell regions that operate exclusively are alternately arranged adjacent to the semiconductor substrate, and are highly destructive. A semiconductor device capable of suppressing the snapback of the IGBT cell region without hindering the advantages of withstand capability and low loss can be obtained.

上記半導体装置において、スナップバックを抑制するための前記広短冊幅領域の幅は、請求項２に記載のように、断面方向においてドリフト層となる前記第１領域から第２領域までの半導体基板からなるＮ導電型層の厚さの２倍以上に設定されてなることが好ましい。   In the semiconductor device, the width of the wide strip width region for suppressing the snapback is as defined in claim 2 from the semiconductor substrate from the first region to the second region that becomes a drift layer in the cross-sectional direction. It is preferably set to be twice or more the thickness of the N conductivity type layer.

また、高破壊耐量と低損失を確保するための前記狭短冊幅領域の幅は、請求項３に記載のように、断面方向においてドリフト層となる前記第１領域から第２領域までの半導体基板からなるＮ導電型層の厚さの２倍より小さく設定されてなることが好ましい。   Further, the width of the narrow strip width region for ensuring high breakdown tolerance and low loss is a semiconductor substrate from the first region to the second region serving as a drift layer in the cross-sectional direction as claimed in claim 3. It is preferable that the thickness be set to be smaller than twice the thickness of the N conductivity type layer.

上記半導体装置においては、請求項４に記載のように、半導体基板の裏面側における第１領域、第３領域および架橋部領域を合わせた領域が、半導体基板のチップ形状に合わせて、四角形状に形成されてなることが好ましい。   In the semiconductor device, as described in claim 4, the region including the first region, the third region, and the bridging portion region on the back surface side of the semiconductor substrate has a quadrangular shape in accordance with the chip shape of the semiconductor substrate. It is preferable to be formed.

上記半導体装置は、例えば請求項５に記載のように、前記架橋部領域の直上において、前記第２領域および第４領域と同じＰ導電型の領域が形成され、前記エミッタ領域が形成されていない、非活性領域が配置されてなる構成とすることができる。   In the semiconductor device, for example, as in claim 5, a region of the same P conductivity type as the second region and the fourth region is formed immediately above the bridge portion region, and the emitter region is not formed The non-active region may be arranged.

すなわち、上記非活性領域は、主面側と裏面側が同じＰ導電型の領域であり、エミッタ領域も形成されていないため、ダイオードやＩＧＢＴとしては機能しない非活性の領域である。   That is, the non-active region is a non-active region that does not function as a diode or IGBT because the main surface side and the back surface side are the same P conductivity type region and the emitter region is not formed.

従って、この場合には請求項６に記載のように、前記架橋部領域の幅が前記狭短冊幅領の幅より狭く設定されてなり、架橋部領域を必要最小限に設定して、非活性領域の占有面積をできるだけ小さくすることが好ましい。   Therefore, in this case, as described in claim 6, the width of the bridging portion region is set to be narrower than the width of the narrow strip width region, the bridging portion region is set to a necessary minimum, and inactive It is preferable to make the area occupied by the region as small as possible.

上記半導体装置において、半導体基板のチップ寸法が小さい場合には、請求項７に記載のように、前記架橋部領域が、交互に配置されてなる短冊形状の複数のＩＧＢＴセル領域および複数のダイオードセル領域と直交するようにして、該複数のＩＧＢＴセル領域と複数のダイオードセル領域の中央に１つ配置されてなる構成とすることが、スナップバックの抑制と小型化を両立させる上で好ましい構成である。   In the semiconductor device, when the chip size of the semiconductor substrate is small, a plurality of strip-shaped IGBT cell regions and a plurality of diode cells in which the bridging region is alternately arranged as described in claim 7 In order to achieve both suppression of snapback and downsizing, it is preferable that one is arranged at the center of the plurality of IGBT cell regions and the plurality of diode cell regions so as to be orthogonal to the region. is there.

また、半導体基板のチップ寸法が大きい場合には、請求項８に記載のように、前記架橋部領域が、交互に配置されてなる短冊形状の複数のＩＧＢＴセル領域および複数のダイオードセル領域と直交するようにして、該複数のＩＧＢＴセル領域と複数のダイオードセル領域に所定の繰り返しピッチで複数配置されてなる構成とすることが、スナップバックの抑制と小型化を両立させる上で好ましい構成である。   In addition, when the chip size of the semiconductor substrate is large, as described in claim 8, the bridging portion region is orthogonal to a plurality of strip-shaped IGBT cell regions and a plurality of diode cell regions arranged alternately. Thus, a configuration in which a plurality of IGBT cell regions and a plurality of diode cell regions are arranged at a predetermined repetition pitch is a preferable configuration for achieving both suppression of snapback and miniaturization. .

さらに、前記架橋部領域は、請求項９に記載のように、半導体基板の外周領域において、前記第１領域と第３領域を取り囲むように形成されていてもよい。   Furthermore, as described in claim 9, the bridging portion region may be formed so as to surround the first region and the third region in the outer peripheral region of the semiconductor substrate.

また、半導体基板のチップ寸法が小さい場合には、請求項１０に記載のように、前記広短冊幅領域が、複数のＩＧＢＴセル領域と複数のダイオードセル領域の中央に１つ配置されてなる構成とすることが、スナップバックの抑制と小型化を両立させる上で好ましい構成である。   When the chip size of the semiconductor substrate is small, the wide strip width region is arranged at the center of the plurality of IGBT cell regions and the plurality of diode cell regions as described in claim 10. This is a preferable configuration for achieving both suppression of snapback and downsizing.

また、半導体基板のチップ寸法が大きい場合には、請求項１１に記載のように、前記広短冊幅領域が、複数のＩＧＢＴセル領域と複数のダイオードセル領域に所定の繰り返しピッチで複数配置されてなる構成とすることが、スナップバックの抑制と小型化を両立させる上で好ましい構成である。   In addition, when the chip size of the semiconductor substrate is large, as described in claim 11, a plurality of the wide strip width regions are arranged in a plurality of IGBT cell regions and a plurality of diode cell regions at a predetermined repetition pitch. It is a preferable configuration to achieve both suppression of snapback and downsizing.

上記半導体装置は、請求項１２に記載のように、前記架橋部領域の幅が、前記狭短冊幅領域の幅より広く設定されてなり、架橋部領域の直上において、前記第２領域および第４領域と同じＰ導電型の領域が形成され、前記エミッタ領域が形成された、第２ＩＧＢＴセル領域が配置されてなる構成とすることもできる。   In the semiconductor device, as described in claim 12, a width of the bridge portion region is set wider than a width of the narrow strip region, and the second region and the fourth region are directly above the bridge portion region. The same P conductivity type region as the region may be formed, and the second IGBT cell region in which the emitter region is formed may be arranged.

以上のようにして、上記した半導体装置は、いずれも専用動作するＩＧＢＴセル領域とダイオードセル領域が半導体基板に隣接して交互に配置されてなる半導体装置（セミ混在型ＲＣ−ＩＧＢＴ）であって、高破壊耐量と低損失の長所を阻害することなく、ＩＧＢＴセル領域のスナップバックが抑制可能な半導体装置とすることができる。   As described above, each of the semiconductor devices described above is a semiconductor device (semi-mixed RC-IGBT) in which the dedicated IGBT cell regions and diode cell regions are alternately arranged adjacent to the semiconductor substrate. The semiconductor device can suppress the snapback of the IGBT cell region without hindering the advantages of high breakdown tolerance and low loss.

従って、上記半導体装置は、請求項１３に記載のように、小型であると共に、高破壊耐量、低損失およびスナップバック抑制が必要とされる、車載用のインバータ回路に好適に用いることができる。   Therefore, as described in claim 13, the semiconductor device can be suitably used for an in-vehicle inverter circuit that is small in size and requires high breakdown resistance, low loss, and snapback suppression.

本発明に係る半導体装置の一例を示す図で、（ａ）は、半導体装置１００の主面側の構成を模式的に示した上面図であり、（ｂ）は、半導体装置１００の裏面側の構成を示した断面図である。1A and 1B are diagrams illustrating an example of a semiconductor device according to the present invention, in which FIG. 1A is a top view schematically illustrating a configuration of a main surface side of a semiconductor device 100, and FIG. It is sectional drawing which showed the structure. （ａ）は、図１（ａ）に示した二点鎖線Ａ−Ａ位置での断面図であり、（ｂ）は、図１（ａ）に示した二点鎖線Ｂ−Ｂ位置での断面図である。(A) is sectional drawing in the dashed-two dotted line AA position shown to Fig.1 (a), (b) is the sectional view in the dashed-two dotted line BB position shown to Fig.1 (a). FIG. シミュレーションにより上記広短冊幅領域１０ｂと架橋部領域５ａの有無によるスナップバックの抑制効果を検証した結果で、ＩＧＢＴのＩ−Ｖ特性を示した図である。（ａ）は、Ｌ２＜Ｄで架橋部領域５ａを無くした場合であり、（ｂ）は、Ｌ２＞Ｄで架橋部領域５ａを無くした場合であり、（ｃ）は、Ｌ２＞Ｄで架橋部領域５ａを形成した場合である。It is the figure which showed the IV characteristic of IGBT by the result of having verified the suppression effect of the snapback by the presence or absence of the said wide strip width area | region 10b and the bridge | crosslinking part area | region 5a by simulation. (A) is when L2 <D and the cross-linked part region 5a is eliminated, (b) is when L2> D and the cross-linked part region 5a is eliminated, and (c) is cross-linked when L2> D. This is a case where the partial region 5a is formed. 広短冊幅領域１０ｂの設定幅Ｌ２とＩＧＢＴスナップバック電圧の関係を、シミュレーションにより検証した結果である。It is the result of having verified the relationship between the setting width L2 of the wide strip width region 10b and the IGBT snapback voltage by simulation. 半導体装置１００の変形例である半導体装置１０１を示す図で、（ａ）は、半導体装置１０１の主面側の構成を模式的に示した上面図であり、（ｂ）は、半導体装置１０１の裏面側の構成を示した断面図である。2A and 2B are diagrams illustrating a semiconductor device 101 which is a modification of the semiconductor device 100, in which FIG. 1A is a top view schematically illustrating a configuration of a main surface side of the semiconductor device 101, and FIG. It is sectional drawing which showed the structure on the back side. 半導体装置１００の変形例である半導体装置１０２を示す図で、（ａ）は、半導体装置１０２の主面側の構成を模式的に示した上面図であり、（ｂ）は、半導体装置１０２の裏面側の構成を示した断面図である。2A and 2B are diagrams illustrating a semiconductor device 102 which is a modified example of the semiconductor device 100, in which FIG. 1A is a top view schematically illustrating a configuration of a main surface side of the semiconductor device 102, and FIG. It is sectional drawing which showed the structure on the back side. 半導体装置１００の別の変形例である半導体装置１１０を示す図で、（ａ）は、半導体装置１１０の主面側の構成を模式的に示した上面図であり、（ｂ）は、半導体装置１１０の裏面側の構成を示した断面図である。9A and 9B are diagrams illustrating a semiconductor device 110 that is another modification of the semiconductor device 100, in which FIG. 5A is a top view schematically illustrating a configuration of a main surface side of the semiconductor device 110, and FIG. FIG. 10 is a cross-sectional view showing the configuration of the back side of 110. 半導体装置１００の別の変形例である半導体装置１２０を示す図で、（ａ）は、半導体装置１２０の主面側の構成を模式的に示した上面図であり、（ｂ）は、半導体装置１２０の裏面側の構成を示した断面図である。9A and 9B are diagrams illustrating a semiconductor device 120 which is another modification of the semiconductor device 100, in which FIG. 5A is a top view schematically illustrating a configuration of a main surface side of the semiconductor device 120, and FIG. It is sectional drawing which showed the structure of the back surface side of 120. FIG.

以下、本発明を実施するための形態を、図に基づいて説明する。   DESCRIPTION OF EMBODIMENTS Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.

図１は、本発明に係る半導体装置の一例を示す図で、図１（ａ）は、半導体装置１００の主面側の構成を模式的に示した上面図であり、図１（ｂ）は、半導体装置１００の裏面側の構成を示した断面図である。   FIG. 1 is a diagram showing an example of a semiconductor device according to the present invention. FIG. 1A is a top view schematically showing the configuration of the main surface side of the semiconductor device 100, and FIG. 2 is a cross-sectional view showing the configuration of the back side of the semiconductor device 100. FIG.

また、図２（ａ）は、図１（ａ）に示した二点鎖線Ａ−Ａ位置での断面図であり、図２（ｂ）は、図１（ａ）に示した二点鎖線Ｂ−Ｂ位置での断面図である。尚、図１（ｂ）は、図２に示した二点鎖線Ｃ−Ｃ位置での断面図である。   2A is a cross-sectional view at the position of the two-dot chain line AA shown in FIG. 1A, and FIG. 2B is the two-dot chain line B shown in FIG. It is sectional drawing in -B position. FIG. 1B is a cross-sectional view at the position of the two-dot chain line CC shown in FIG.

図１と図２に示す半導体装置１００は、短冊形状の複数のＩＧＢＴセル領域１０ａ，１０ｂと複数のダイオードセル領域２０とが、隣接してＮ導電型（Ｎ−）の半導体基板３０に交互に配置されてなる半導体装置である。半導体装置１００では、隣接して交互に配置された上記ＩＧＢＴセル領域１０ａ，１０ｂとダイオードセル領域２０を合わせた領域が、図１（ａ）に示すように、半導体基板の外周部（非活性領域６０ｂ）を除いた内部領域に、チップ形状に合わせて、四角形状に形成されている。   The semiconductor device 100 shown in FIGS. 1 and 2 includes a plurality of strip-shaped IGBT cell regions 10a and 10b and a plurality of diode cell regions 20 alternately adjacent to an N-conductivity type (N−) semiconductor substrate 30. This is a semiconductor device arranged. In the semiconductor device 100, as shown in FIG. 1A, a region where the IGBT cell regions 10a and 10b and the diode cell region 20 which are alternately arranged adjacent to each other is combined with the outer peripheral portion (inactive region) of the semiconductor substrate. In the inner region excluding 60b), it is formed in a square shape in accordance with the chip shape.

図２に示すように、半導体装置１００のＩＧＢＴセル領域１０ａ，１０ｂにおいて、半導体基板３０の裏面側の表層部には、コレクタ領域となるＰ導電型（Ｐ＋）の第１領域１ａ，１ｂが形成されている。また、該第１領域１ａ，１ｂの直上において、主面側の表層部には、チャネル形成領域となるＰ導電型（Ｐ）の第２領域２ａ，２ｂが形成され、該第２領域２ａ，２ｂの表層部にＮ導電型（Ｎ＋）のエミッタ領域が形成され、該第２領域２ａ，２ｂを貫通するようにして縦型のゲートＭＯＳ構造（トレンチゲート構造）が形成されている。   As shown in FIG. 2, in the IGBT cell regions 10 a and 10 b of the semiconductor device 100, P conductivity type (P +) first regions 1 a and 1 b serving as collector regions are formed on the surface layer portion on the back surface side of the semiconductor substrate 30. Has been. Further, immediately above the first regions 1a and 1b, P conductivity type (P) second regions 2a and 2b serving as channel forming regions are formed in the surface layer portion on the main surface side, and the second regions 2a and 2b are formed. An emitter region of N conductivity type (N +) is formed in the surface layer portion of 2b, and a vertical gate MOS structure (trench gate structure) is formed so as to penetrate the second regions 2a and 2b.

半導体装置１００のダイオードセル領域２０において、前記第１領域１ａ，１ｂと同じ半導体基板３０の裏面側の表層部には、カソード領域となるＮ導電型（Ｎ＋）で半導体基板３０より高濃度の第３領域３が形成されている。また、該第３領域３の直上において、主面側の表層部には、前記第２領域２ａ，２ｂと同じ層でアノード領域となるＰ導電型（Ｐ）の第４領域４が形成されている。   In the diode cell region 20 of the semiconductor device 100, the surface layer portion on the back surface side of the semiconductor substrate 30 that is the same as the first regions 1 a and 1 b has an N conductivity type (N +) serving as a cathode region and a higher concentration than the semiconductor substrate 30. Three regions 3 are formed. Further, immediately above the third region 3, a P conductivity type (P) fourth region 4 which is the same layer as the second regions 2 a and 2 b and serves as an anode region is formed in the surface layer portion on the main surface side. Yes.

半導体装置１００における複数のＩＧＢＴセル領域１０ａ，１０ｂは、図１（ａ）に示すように、短冊形状の幅の狭い狭短冊幅領域１０ａと、該狭短冊幅領域１０ａより幅の広い少なくとも１つの広短冊幅領域１０ｂとで構成されている。そして、複数のＩＧＢＴセル領域１０ａ，１０ｂにおける裏面側の各第１領域１ａ，１ｂが、図１（ｂ）と図２（ｂ）に示すように、同じ層のＰ導電型（Ｐ＋）で形成された架橋部領域５ａ，５ｂで連結されている。   As shown in FIG. 1A, the plurality of IGBT cell regions 10a and 10b in the semiconductor device 100 include a narrow strip width region 10a having a narrow strip shape and at least one wider than the narrow strip width region 10a. It is composed of a wide strip width region 10b. And each 1st area | region 1a, 1b by the side of the back surface in several IGBT cell area | region 10a, 10b is formed with the P conductivity type (P +) of the same layer, as shown in FIG.1 (b) and FIG.2 (b). The bridge portions 5a and 5b are connected to each other.

図１（ｂ）の中央において、ＩＧＢＴセル領域１０ａ，１０ｂの裏面側における第１領域１ａ，１ｂを連結している架橋部領域５ａは、交互に配置されてなる短冊形状の複数のＩＧＢＴセル領域１０ａ，１０ｂおよび複数のダイオードセル領域２０と直交するようにして、該複数のＩＧＢＴセル領域１０ａ，１０ｂと複数のダイオードセル領域２０の中央に１つ配置されている。また、図１（ｂ）において破線で区分した架橋部領域５ｂは、半導体基板の外周領域において、ＩＧＢＴセル領域１０ａ，１０ｂの裏面側における第１領域１ａ，１ｂを連結している領域である。架橋部領域５ａは、図１（ａ）に示した半導体基板の外周部（非活性領域６０ｂ）と対向しており、半導体基板の裏面側の外周領域において、ＩＧＢＴセル領域１０ａ，１０ｂの第１領域１ａ，１ｂとダイオードセル領域２０の第３領域３を取り囲むように形成されている。   In the center of FIG. 1B, the bridging portion regions 5a connecting the first regions 1a, 1b on the back side of the IGBT cell regions 10a, 10b are a plurality of strip-shaped IGBT cell regions arranged alternately. One is arranged at the center of the plurality of IGBT cell regions 10a and 10b and the plurality of diode cell regions 20 so as to be orthogonal to the plurality of diode cell regions 20 and 10a and 10b. Moreover, the bridge | crosslinking part area | region 5b divided by the broken line in FIG.1 (b) is an area | region which has connected 1st area | region 1a, 1b in the back surface side of IGBT cell area | region 10a, 10b in the outer peripheral area | region of a semiconductor substrate. The bridging portion region 5a faces the outer peripheral portion (inactive region 60b) of the semiconductor substrate shown in FIG. 1A, and in the outer peripheral region on the back surface side of the semiconductor substrate, the first of the IGBT cell regions 10a and 10b. It is formed so as to surround the regions 1 a and 1 b and the third region 3 of the diode cell region 20.

尚、前述したように、半導体装置１００では、隣接して交互に配置されてなる上記ＩＧＢＴセル領域１０ａ，１０ｂとダイオードセル領域２０を合わせた領域が、半導体基板のチップ形状に合わせて、四角形状に形成されている。従って、半導体基板の裏面側における第１領域１ａ，１ｂ、第３領域３および架橋部領域５ａを合わせた領域も、図１（ｂ）において破線で識別したように、半導体基板のチップ形状に合わせて四角形状に形成されている。   Note that, as described above, in the semiconductor device 100, a region where the IGBT cell regions 10a and 10b and the diode cell region 20 which are alternately arranged adjacent to each other is square-shaped in accordance with the chip shape of the semiconductor substrate. Is formed. Therefore, the region including the first region 1a, 1b, the third region 3 and the bridging portion region 5a on the back surface side of the semiconductor substrate also matches the chip shape of the semiconductor substrate as identified by the broken line in FIG. It is formed in a square shape.

図２（ｂ）に示すように、半導体装置１００では、前記架橋部領域５ａ，５ｂの直上において、ＩＧＢＴセル領域１０ａ，１０ｂの第２領域２ａ，２ｂおよびダイオードセル領域２０の第４領域４と同じＰ導電型（Ｐ）の領域６が形成され、該領域６にはＮ導電型（Ｎ＋）のエミッタ領域が形成されていない。このため、半導体装置１００は、図１（ａ）に白抜きで示したように、四角形状に形成された複数のＩＧＢＴセル領域１０ａ，１０ｂと複数のダイオードセル領域２０の中央と半導体基板の外周部に、非活性領域６０ａ，６０ｂが配置された構成となっている。すなわち、該非活性領域６０ａ，６０ｂは、主面側の領域６が裏面側の架橋部領域５ａ，５ｂと同じＰ導電型の領域であり、エミッタ領域も形成されていないため、ダイオードやＩＧＢＴとしては機能しない非活性の領域である。   As shown in FIG. 2B, in the semiconductor device 100, the second regions 2a and 2b of the IGBT cell regions 10a and 10b and the fourth region 4 of the diode cell region 20 immediately above the bridging portion regions 5a and 5b. A region 6 of the same P conductivity type (P) is formed, and an emitter region of N conductivity type (N +) is not formed in the region 6. Therefore, as shown in FIG. 1A, the semiconductor device 100 includes a plurality of IGBT cell regions 10a and 10b and a center of the plurality of diode cell regions 20 formed in a square shape and an outer periphery of the semiconductor substrate. The non-active regions 60a and 60b are arranged in the part. That is, in the inactive regions 60a and 60b, the region 6 on the main surface side is the same P conductivity type region as the bridge portion regions 5a and 5b on the back surface side, and no emitter region is formed. It is a non-active area that does not function.

尚、図１（ａ）において複数のＩＧＢＴセル領域１０ａ，１０ｂと複数のダイオードセル領域２０の中央に配置されている非活性領域６０ａは、主面側にＰ導電型（Ｐ）の領域６があり、近くの裏面側にダイオードセル領域のＮ導電型のカソードがある。このため、非活性領域６０ａは、ダイオードセル領域２０と同程度の細い幅に設定することで、ダイオードとして機能させることができる。   In FIG. 1A, the inactive region 60a disposed at the center of the plurality of IGBT cell regions 10a, 10b and the plurality of diode cell regions 20 has a P-conductivity type (P) region 6 on the main surface side. There is an N-conductivity type cathode in the diode cell region on the near back side. For this reason, the inactive region 60a can be made to function as a diode by setting it as thin as the diode cell region 20.

図１と図２に示す半導体装置１００は、専用動作する短冊形状の複数のＩＧＢＴセル領域１０ａ，１０ｂと複数のダイオードセル領域２０とがＮ導電型の半導体基板３０に隣接して交互に配置されてなる構造を有した、所謂、セミ混在型のＲＣ（逆導通）−ＩＧＢＴである。   A semiconductor device 100 shown in FIGS. 1 and 2 includes a plurality of strip-shaped IGBT cell regions 10a and 10b and a plurality of diode cell regions 20 that are operated exclusively, and are alternately arranged adjacent to an N-conductivity type semiconductor substrate 30. This is a so-called semi-mixed RC (reverse conducting) -IGBT having a structure as described above.

専用動作するＩＧＢＴセル領域とダイオードセル領域が隣接して交互に配置されたセミ混在型ＲＣ−ＩＧＢＴは、ダイオードセル領域との境界（図２の破線）近くにおけるＩＧＢＴセル領域のＰ導電型チャネル形成領域（図２の第２領域２ａ，２ｂ）は、近くの裏面側にダイオードセル領域のＮ導電型のカソードがあるため、ダイオードのアノードとしても機能する。従って、セミ混在型ＲＣ−ＩＧＢＴは、専用動作するダイオードセル領域の占有面積を小さくすることができ、ＩＧＢＴセル領域とダイオードセル領域を半導体基板において完全に分離して配置する分離型ＲＣ−ＩＧＢＴに較べて、小型化が可能である。   The semi-mixed RC-IGBT in which the IGBT cell region and the diode cell region, which are operated exclusively, are alternately arranged adjacent to each other, forms a P-conductivity type channel in the IGBT cell region near the boundary with the diode cell region (broken line in FIG. 2) The region (second regions 2a and 2b in FIG. 2) also functions as an anode of the diode because the N cell type cathode of the diode cell region is on the near back side. Therefore, the semi-mixed RC-IGBT can reduce the occupation area of the diode cell region for exclusive operation, and is a separate RC-IGBT in which the IGBT cell region and the diode cell region are arranged completely separated on the semiconductor substrate. Compared to this, it is possible to reduce the size.

セミ混在型ＲＣ−ＩＧＢＴである上記半導体装置１００においては、専用動作するＩＧＢＴセル領域１０ａ，１０ｂの裏面側の表層部に、コレクタ領域となるＰ導電型（Ｐ＋）の第１領域１ａ，１ｂが形成されており、ダイオードセル領域２０の裏面側の表層部に、カソード領域となるＮ導電型（Ｎ＋）で半導体基板３０より高濃度の第３領域３が形成されている。このため、ＦＷＤとして機能するダイオードセル領域２０のリカバリ動作時においては、半導体基板の主面側表層部に形成された繰り返し構造をＩＧＢＴとダイオードとで完全に共用する背景技術で説明した混在型ＲＣ−ＩＧＢＴに較べて、ＩＧＢＴセル領域１０ａ，１０ｂの主面側に流れ込むリカバリ電流を抑制することができ、高破壊耐量を実現することができる。また、上記半導体装置１００においては、専用動作するＩＧＢＴセル領域１０ａ，１０ｂとダイオードセル領域２０が交互に配置されており、混在型ＲＣ−ＩＧＢＴに較べて、低損失を実現できる。このように、セミ混在型ＲＣ−ＩＧＢＴである上記半導体装置１００は、混在型ＲＣ−ＩＧＢＴに較べて、高破壊耐量と低損失の長所を有している。   In the semiconductor device 100 which is a semi-mixed RC-IGBT, the P conductivity type (P +) first regions 1a and 1b serving as the collector regions are provided on the surface layer portion on the back surface side of the IGBT cell regions 10a and 10b operating exclusively. The third region 3 of the N conductivity type (N +) serving as the cathode region and having a higher concentration than the semiconductor substrate 30 is formed in the surface layer portion on the back surface side of the diode cell region 20. Therefore, during the recovery operation of the diode cell region 20 functioning as the FWD, the mixed RC described in the background art in which the repetitive structure formed on the main surface side surface layer portion of the semiconductor substrate is completely shared by the IGBT and the diode. -Compared with IGBT, the recovery electric current which flows into the main surface side of IGBT cell area | region 10a, 10b can be suppressed, and high destruction tolerance can be implement | achieved. Further, in the semiconductor device 100, the IGBT cell regions 10a and 10b and the diode cell region 20 that operate exclusively are alternately arranged, and a low loss can be realized as compared with the mixed RC-IGBT. As described above, the semiconductor device 100 which is a semi-mixed RC-IGBT has advantages of high breakdown resistance and low loss compared to the mixed RC-IGBT.

さらに、上記半導体装置１００は、ＩＧＢＴセル領域のスナップバックを抑制するため、前記複数のＩＧＢＴセル領域が、短冊形状の幅の狭い狭短冊幅領域１０ａと、狭短冊幅領域１０ａより幅の広い少なくとも１つの広短冊幅領域１０ｂとで構成され、前記複数のＩＧＢＴセル領域における裏面側の各第１領域１ａ，１ｂが、同じ層のＰ導電型（Ｐ＋）で形成された架橋部領域５ａ，５ｂで連結された構造を有している。   Further, in the semiconductor device 100, in order to suppress snapback of the IGBT cell region, the plurality of IGBT cell regions include a narrow strip width region 10a having a narrow strip shape and at least a width wider than the narrow strip width region 10a. The bridge portion regions 5a and 5b are configured by one wide strip width region 10b, and each of the first regions 1a and 1b on the back surface side of the plurality of IGBT cell regions is formed of the P conductivity type (P +) of the same layer. It has the structure connected by.

短冊形状のＩＧＢＴセル領域とダイオードセル領域が隣接して交互に配置されたセミ混在型ＲＣ−ＩＧＢＴである上記半導体装置１００において、高破壊耐量と低損失を確保するためには、短冊形状のＩＧＢＴセル領域の幅を狭くして、短いピッチでダイオードセル領域と交互に配置する必要がある。   In the semiconductor device 100, which is a semi-mixed RC-IGBT in which strip-shaped IGBT cell regions and diode cell regions are alternately arranged adjacent to each other, a strip-shaped IGBT is used in order to ensure high breakdown resistance and low loss. It is necessary to reduce the width of the cell region and to arrange the cell region alternately with the diode cell region at a short pitch.

一方、上記半導体装置１００において、スナップバックを抑制するためには、混在型ＲＣ−ＩＧＢＴで検討されたように、ＩＧＢＴセル領域の裏面側におけるコレクタ領域（第１領域）の最小幅が、ドリフト層の抵抗率と厚さ等で決まる所定値より大きく設定されている必要がある。何故なら、Ｐ導電型の広いコレクタ領域を確保することによって、Ｎ導電型のカソードから離れた場所の電位を上昇させることができ、導電率変調させるためのコレクタからのホール注入を促進できるからである。   On the other hand, in the semiconductor device 100, in order to suppress the snapback, as discussed in the mixed RC-IGBT, the minimum width of the collector region (first region) on the back side of the IGBT cell region is the drift layer. It is necessary to set a value larger than a predetermined value determined by the resistivity, thickness, and the like. This is because by securing a wide collector region of P conductivity type, the potential at a location away from the N conductivity type cathode can be increased, and hole injection from the collector for conductivity modulation can be promoted. is there.

そこで、上記半導体装置１００においては、高破壊耐量と低損失を確保するための狭短冊幅領域１０ａとスナップバックを抑制するための広短冊幅領域１０ｂとでＩＧＢＴセル領域１０ａ，１０ｂを構成し、半導体基板３０の裏面側において、コレクタである狭短冊幅領域１０ａの第１領域１ａと広短冊幅領域１０ｂの第１領域１ｂを、同じ層のＰ導電型で形成された架橋部領域５ａ，５ｂで連結するようにしている。この架橋部領域５ａ，５ｂは、広短冊幅領域１０ｂにおける裏面側の第１領域１ｂのコレクタ電位を、狭短冊幅領域１０ａにおける裏面側の第１領域１ａのコレクタ電位に伝えるための領域である。架橋部領域５ａ，５ｂを設けることで、広短冊幅領域１０ｂにおける１つのＩＧＢＴセルがひとたびＯＮすると、広短冊幅領域１０ｂにおける別のＩＧＢＴセルだけでなく、架橋部領域５ａ，５ｂを介して、狭短冊幅領域１０ａのＩＧＢＴセルまで連鎖的にＯＮさせることができる。これによって、ＯＮする領域をＩＧＢＴセル領域１０ａ，１０ｂの全体に瞬時に広げることができ、高破壊耐量と低損失の長所を阻害することなく、ＩＧＢＴセル領域１０ａ，１０ｂのスナップバックを同時に抑制することが可能となる。   Therefore, in the semiconductor device 100, the IGBT cell regions 10a and 10b are configured by the narrow strip width region 10a for ensuring high breakdown resistance and low loss and the wide strip width region 10b for suppressing snapback, On the back surface side of the semiconductor substrate 30, the first region 1a of the narrow strip region 10a, which is the collector, and the first region 1b of the wide strip region 10b are cross-linked regions 5a and 5b formed by the P conductivity type of the same layer. It is trying to connect with. The bridging portion regions 5a and 5b are regions for transmitting the collector potential of the first region 1b on the back surface side in the wide strip width region 10b to the collector potential of the first region 1a on the back surface side in the narrow strip region 10a. . By providing the bridging portion regions 5a and 5b, once one IGBT cell in the wide strip width region 10b is once turned on, not only another IGBT cell in the wide strip width region 10b but also the bridging portion regions 5a and 5b, The IGBT cells in the narrow strip width region 10a can be turned on in a chained manner. As a result, the ON region can be instantaneously expanded over the entire IGBT cell regions 10a and 10b, and the snapback of the IGBT cell regions 10a and 10b can be simultaneously suppressed without impairing the advantages of high breakdown tolerance and low loss. It becomes possible.

以上のようにして、図１と図２で例示した半導体装置１００は、専用動作するＩＧＢＴセル領域１０ａ，１０ｂとダイオードセル領域２０が半導体基板３０に隣接して交互に配置されてなる半導体装置（セミ混在型ＲＣ−ＩＧＢＴ）であって、高破壊耐量と低損失の長所を阻害することなく、ＩＧＢＴセル領域１０ａ，１０ｂのスナップバックが抑制可能な半導体装置とすることができる。   As described above, the semiconductor device 100 illustrated in FIG. 1 and FIG. 2 is a semiconductor device in which the IGBT cell regions 10 a and 10 b and the diode cell region 20 that operate exclusively are alternately arranged adjacent to the semiconductor substrate 30 ( It is a semi-mixed RC-IGBT), and a semiconductor device capable of suppressing snapback of the IGBT cell regions 10a and 10b without hindering the advantages of high breakdown tolerance and low loss can be obtained.

尚、図１と図２に示した半導体装置１００のＩＧＢＴは、縦型のゲートＭＯＳ構造（トレンチゲート構造）を有している。しかしながら、これに限らず、チャネル形成領域であるＰ導電型（Ｐ）の第２領域２ａ，２ｂ上にゲート絶縁膜とゲート電極が形成された、横型のゲートＭＯＳ構造を有してなるＩＧＢＴであっても、同様に、高破壊耐量と低損失の長所を阻害することなく、ＩＧＢＴセル領域のスナップバックが抑制可能な半導体装置とすることができる。   Note that the IGBT of the semiconductor device 100 shown in FIGS. 1 and 2 has a vertical gate MOS structure (trench gate structure). However, the present invention is not limited to this, and an IGBT having a lateral gate MOS structure in which a gate insulating film and a gate electrode are formed on second regions 2a and 2b of P conductivity type (P) that is a channel formation region. Even if it exists, it can be set as the semiconductor device which can suppress the snapback of an IGBT cell area | region similarly, without inhibiting the advantage of high destruction tolerance and a low loss.

次に、図１と図２で例示した半導体装置１００の細部について、より詳しく説明する。   Next, details of the semiconductor device 100 illustrated in FIGS. 1 and 2 will be described in more detail.

図２（ａ）に示すように、上記半導体装置１００において、スナップバックを抑制するための広短冊幅領域１０ｂの幅２＊Ｌ２は、半導体基板３０の不純物濃度やフィールドストップ層の有無にもよるが、一般的に、断面方向においてドリフト層となる第１領域１ｂから第２領域２ｂまでの半導体基板３０からなるＮ導電型層の厚さＤの２倍以上に設定（Ｌ２≧Ｄ）されてなることが好ましい。   As shown in FIG. 2A, in the semiconductor device 100, the width 2 * L2 of the wide strip width region 10b for suppressing snapback depends on the impurity concentration of the semiconductor substrate 30 and the presence or absence of a field stop layer. Is generally set to be more than twice the thickness D of the N-conductivity-type layer composed of the semiconductor substrate 30 from the first region 1b to the second region 2b that becomes the drift layer in the cross-sectional direction (L2 ≧ D). It is preferable to become.

また、セミ混在型ＲＣ−ＩＧＢＴである半導体装置１００において、高破壊耐量と低損失を確保するための狭短冊幅領域１０ａの幅２＊Ｌ１は、一般的に、断面方向においてドリフト層となる第１領域１ａから第２領域２ａまでの半導体基板３０からなるＮ導電型層の厚さＤの２倍より小さく設定（Ｌ１＜Ｄ）されてなることが好ましい。   Further, in the semiconductor device 100 that is a semi-mixed RC-IGBT, the width 2 * L1 of the narrow strip width region 10a for ensuring high breakdown tolerance and low loss is generally a drift layer in the cross-sectional direction. It is preferable that the thickness be set to be smaller than twice the thickness D of the N conductivity type layer composed of the semiconductor substrate 30 from the first region 1a to the second region 2a (L1 <D).

図３は、シミュレーションにより上記広短冊幅領域１０ｂと架橋部領域５ａの有無によるスナップバックの抑制効果を検証した結果で、ＩＧＢＴのＩ−Ｖ特性を示した図である。   FIG. 3 is a graph showing the IV characteristics of the IGBT as a result of verifying the effect of suppressing the snapback by the presence or absence of the wide strip width region 10b and the bridge portion region 5a by simulation.

図３（ａ）は、広短冊幅領域１０ｂの幅を小さくしてＬ２＜Ｄに設定すると共に、架橋部領域５ａを無くした場合であり、この条件では、著しいスナップバックが発生してしまう。   FIG. 3A shows a case where the width of the wide strip width region 10b is reduced to set L2 <D and the bridging portion region 5a is eliminated. Under these conditions, significant snapback occurs.

図３（ｂ）は、広短冊幅領域１０ｂの幅を大きくしてＬ２＞Ｄに設定されているが、架橋部領域５ａが無い場合である。図３（ｂ）の条件では、著しいスナップバックは見られなくなるものの、Ｉ−Ｖ特性が滑らかに変化せずにガタツキが見られ、ＩＧＢＴセル領域の一部で部分的なスナップバックが発生していると考えられる。   FIG. 3B shows a case where the width of the wide strip width region 10b is increased to set L2> D, but there is no bridging portion region 5a. Under the condition of FIG. 3B, although no significant snapback can be seen, the IV characteristics do not change smoothly, and rattling occurs, and partial snapback occurs in a part of the IGBT cell region. It is thought that there is.

図３（ｃ）は、広短冊幅領域１０ｂの幅を大きくしてＬ２＞Ｄに設定すると共に、架橋部領域５ａを形成した場合である。この条件では、Ｉ−Ｖ特性が滑らかに変化しており、スナップバックが完全に抑制されている。   FIG. 3C shows a case where the width of the wide strip width region 10b is increased to set L2> D and the bridging portion region 5a is formed. Under this condition, the IV characteristic changes smoothly and snapback is completely suppressed.

以上のようにして、図１と図２で例示した半導体装置１００は、専用動作するＩＧＢＴセル領域１０ａ，１０ｂとダイオードセル領域２０が半導体基板３０に隣接して交互に配置されてなる半導体装置（セミ混在型ＲＣ−ＩＧＢＴ）であって、高破壊耐量と低損失の長所を阻害することなく、ＩＧＢＴセル領域のスナップバックが抑制可能な半導体装置とすることができる。   As described above, the semiconductor device 100 illustrated in FIG. 1 and FIG. 2 is a semiconductor device in which the IGBT cell regions 10 a and 10 b and the diode cell region 20 that operate exclusively are alternately arranged adjacent to the semiconductor substrate 30 ( It is a semi-mixed RC-IGBT) and can be a semiconductor device capable of suppressing the snapback of the IGBT cell region without hindering the advantages of high breakdown tolerance and low loss.

図４は、広短冊幅領域１０ｂの設定幅Ｌ２とＩＧＢＴスナップバック電圧の関係を、シミュレーションにより検証した結果である。図４に示すように、広短冊幅領域１０ｂの幅２＊Ｌ２がドリフト層となるＮ導電型層の厚さＤの２倍以上に設定（Ｌ２≧Ｄ）されている場合には、スナップバック電圧を十分に低減することができる。   FIG. 4 shows the result of verifying the relationship between the set width L2 of the wide strip width region 10b and the IGBT snapback voltage by simulation. As shown in FIG. 4, when the width 2 * L2 of the wide strip width region 10b is set to be not less than twice the thickness D of the N conductivity type layer serving as the drift layer (L2 ≧ D), the snapback The voltage can be sufficiently reduced.

前述したように、図１と図２で例示した半導体装置１００は、架橋部領域５ａの直上において、第２領域２ａ、２ｂおよび第４領域４と同じＰ導電型の領域６が形成され、エミッタ領域が形成されていない、非活性領域６０ａが配置された構成となっている。該非活性領域６０ａは、主面側と裏面側が同じＰ導電型の領域であり、エミッタ領域も形成されていないため、ダイオードやＩＧＢＴとしては機能しない非活性の領域である。   As described above, in the semiconductor device 100 illustrated in FIG. 1 and FIG. 2, the region 6 having the same P conductivity type as the second regions 2a, 2b and the fourth region 4 is formed immediately above the bridging portion region 5a. A non-active region 60a in which no region is formed is arranged. The inactive region 60a is an inactive region that does not function as a diode or an IGBT because the main surface side and the back surface side are the same P conductivity type region and the emitter region is not formed.

従って、半導体装置１００においては、図２（ｂ）に示す架橋部領域５ａの幅Ｗ１が、狭短冊幅領域１０ａ（第１領域１ａ）の幅２＊Ｌ１より狭く設定されてなり、架橋部領域５ａを必要最小限に設定して、非活性領域６０ａの占有面積をできるだけ小さくすることが好ましい。   Therefore, in the semiconductor device 100, the width W1 of the bridge portion region 5a shown in FIG. 2B is set to be narrower than the width 2 * L1 of the narrow strip region 10a (first region 1a). It is preferable to set 5a to the minimum necessary to minimize the area occupied by the inactive region 60a.

次に、図１と図２に示した半導体装置１００の変形例について説明する。   Next, a modification of the semiconductor device 100 shown in FIGS. 1 and 2 will be described.

図５と図６は、それぞれ、半導体装置１００の変形例である半導体装置１０１，１０２を示す図で、（ａ）は、半導体装置１０１，１０２の主面側の構成を模式的に示した上面図であり、（ｂ）は、半導体装置１０１，１０２の裏面側の構成を示した断面図である。尚、以下に例示する各半導体装置において、図１と図２で例示した半導体装置１００と同様の部分については、同じ符号を付した。   FIGS. 5 and 6 are views showing semiconductor devices 101 and 102, respectively, which are modifications of the semiconductor device 100. FIG. 5A is a top view schematically showing the configuration of the main surface side of the semiconductor devices 101 and 102. FIG. FIG. 2B is a cross-sectional view showing the configuration of the back side of the semiconductor devices 101 and 102. In addition, in each semiconductor device illustrated below, the same code | symbol was attached | subjected about the part similar to the semiconductor device 100 illustrated in FIG. 1 and FIG.

半導体基板のチップ寸法が小さい場合には、図１と図２で例示した半導体装置１００のように、架橋部領域５ａが、交互に配置されてなる短冊形状の複数のＩＧＢＴセル領域１０ａ，１０ｂおよび複数のダイオードセル領域２０と直交するようにして、該複数のＩＧＢＴセル領域１０ａ，１０ｂと複数のダイオードセル領域２０の中央に１つ配置されてなる構成とすることが、スナップバックの抑制と小型化を両立させる上で好ましい構成である。   When the chip size of the semiconductor substrate is small, like the semiconductor device 100 illustrated in FIGS. 1 and 2, a plurality of strip-shaped IGBT cell regions 10 a and 10 b in which the bridging portion regions 5 a are alternately arranged, and It is possible to reduce the snapback and reduce the size by adopting a configuration in which one is arranged at the center of the plurality of IGBT cell regions 10a and 10b and the plurality of diode cell regions 20 so as to be orthogonal to the plurality of diode cell regions 20. This is a preferable configuration in order to achieve both.

半導体基板のチップ寸法が大きい場合には、図５に例示した半導体装置１０１のように、架橋部領域５ｃ，５ａ，５ｄ（従って、非活性領域６０ｃ，６０ａ，６０ｄ）が、交互に配置されてなる短冊形状の複数のＩＧＢＴセル領域１０ａ，１０ｂおよび複数のダイオードセル領域２０と直交するようにして、該複数のＩＧＢＴセル領域１０ａ，１０ｂと複数のダイオードセル領域２０に所定の繰り返しピッチＰ１で複数配置されてなる構成とすることが、スナップバックの抑制と小型化を両立させる上で好ましい構成である。   When the chip size of the semiconductor substrate is large, as in the semiconductor device 101 illustrated in FIG. 5, the bridging portion regions 5c, 5a, and 5d (accordingly, the inactive regions 60c, 60a, and 60d) are alternately arranged. A plurality of IGBT cell regions 10a, 10b and a plurality of diode cell regions 20 having a rectangular shape, and a plurality of IGBT cell regions 10a, 10b and a plurality of diode cell regions 20 at a predetermined repetition pitch P1. Arrangement of the arrangement is a preferable arrangement for achieving both suppression of snapback and downsizing.

また、半導体基板のチップ寸法が半導体装置１００より小さい場合には、図６に例示した半導体装置１０２のように、半導体基板の外周領域において第１領域１ａ，１ｂと第３領域３を取り囲むように形成された架橋部領域５ｂ（従って、非活性領域６０ｂ）だけにしてもよい。   Further, when the chip size of the semiconductor substrate is smaller than the semiconductor device 100, the first regions 1a and 1b and the third region 3 are surrounded in the outer peripheral region of the semiconductor substrate as in the semiconductor device 102 illustrated in FIG. Only the formed bridging region 5b (thus, the non-active region 60b) may be used.

図７は、半導体装置１００の別の変形例である半導体装置１１０を示す図で、（ａ）は、半導体装置１１０の主面側の構成を模式的に示した上面図であり、（ｂ）は、半導体装置１１０の裏面側の構成を示した断面図である。尚、図７では、半導体基板の外周部における架橋部領域５ｂ（従って、非活性領域６０ｂ）の記載を省略している。   FIG. 7 is a view showing a semiconductor device 110 which is another modification of the semiconductor device 100, and FIG. 7A is a top view schematically showing the configuration of the main surface side of the semiconductor device 110, and FIG. FIG. 4 is a cross-sectional view showing the configuration of the back surface side of the semiconductor device 110. In FIG. 7, the description of the bridging portion region 5b (and hence the inactive region 60b) in the outer peripheral portion of the semiconductor substrate is omitted.

半導体基板のチップ寸法が小さい場合には、図１と図２で例示した半導体装置１００のように、広短冊幅領域１０ｂが、複数のＩＧＢＴセル領域１０ａ，１０ｂと複数のダイオードセル領域２０の中央に１つ配置されてなる構成とすることが、スナップバックの抑制と小型化を両立させる上で好ましい構成である。   When the chip size of the semiconductor substrate is small, as in the semiconductor device 100 illustrated in FIGS. 1 and 2, the wide strip region 10 b is the center of the plurality of IGBT cell regions 10 a and 10 b and the plurality of diode cell regions 20. In order to achieve both suppression of snapback and downsizing, it is preferable to adopt a configuration in which one is arranged in each.

半導体基板のチップ寸法が大きい場合には、図７で例示した半導体装置１１０のように、広短冊幅領域１０ｂが、複数のＩＧＢＴセル領域１０ａ，１０ｂと複数のダイオードセル領域２０に所定の繰り返しピッチＰ２で複数配置されてなる構成とすることが、スナップバックの抑制と小型化を両立させる上で好ましい構成である。   When the chip size of the semiconductor substrate is large, as in the semiconductor device 110 illustrated in FIG. 7, the wide strip width region 10 b has a predetermined repetition pitch in the plurality of IGBT cell regions 10 a and 10 b and the plurality of diode cell regions 20. A configuration in which a plurality of P2s are arranged is a preferable configuration in order to achieve both suppression of snapback and downsizing.

図８は、半導体装置１００の別の変形例である半導体装置１２０を示す図で、（ａ）は、半導体装置１２０の主面側の構成を模式的に示した上面図であり、（ｂ）は、半導体装置１２０の裏面側の構成を示した断面図である。   FIG. 8 is a view showing a semiconductor device 120 which is another modified example of the semiconductor device 100. FIG. 8A is a top view schematically showing the configuration of the main surface side of the semiconductor device 120. FIG. FIG. 3 is a cross-sectional view showing the configuration of the back side of the semiconductor device 120.

図８に示す半導体装置１２０は、架橋部領域５ｅの幅Ｗ２が、狭短冊幅領域１０ａの幅２＊Ｌ１より広く設定されている。そして、図２に相当する半導体装置１２０の厚さ方向の断面図を省略したが、架橋部領域５ｅの直上において、第２領域２ａ，２ｂおよび第４領域４と同じＰ導電型の領域が形成され、該領域の表層部にエミッタ領域が形成された、図８（ａ）に示す第２ＩＧＢＴセル領域７０ｅが配置された構成となっている。   In the semiconductor device 120 shown in FIG. 8, the width W2 of the bridging portion region 5e is set wider than the width 2 * L1 of the narrow strip region 10a. Then, although the sectional view in the thickness direction of the semiconductor device 120 corresponding to FIG. 2 is omitted, the same P conductivity type region as the second regions 2a, 2b and the fourth region 4 is formed immediately above the bridging portion region 5e. Then, the second IGBT cell region 70e shown in FIG. 8A in which the emitter region is formed in the surface layer portion of the region is arranged.

図８の半導体装置１２０においては、架橋部領域５ｅが十分に太く設定（Ｗ２＞２＊Ｌ１）されているため、ダイオードのリカバリ時の少数キャリア流入があったとしても、広いエミッタ領域で分散することができる。   In the semiconductor device 120 of FIG. 8, since the bridging portion region 5e is set to be sufficiently thick (W2> 2 * L1), even if minority carrier inflow occurs during recovery of the diode, it is dispersed in a wide emitter region. be able to.

以上のようにして、上記した半導体装置は、いずれも専用動作するＩＧＢＴセル領域とダイオードセル領域が半導体基板に隣接して交互に配置されてなる半導体装置（セミ混在型ＲＣ−ＩＧＢＴ）であって、高破壊耐量と低損失の長所を阻害することなく、ＩＧＢＴセル領域のスナップバックが抑制可能な半導体装置とすることができる。   As described above, each of the semiconductor devices described above is a semiconductor device (semi-mixed RC-IGBT) in which the dedicated IGBT cell regions and diode cell regions are alternately arranged adjacent to the semiconductor substrate. The semiconductor device can suppress the snapback of the IGBT cell region without hindering the advantages of high breakdown tolerance and low loss.

従って、上記半導体装置は、小型であると共に、高破壊耐量、低損失およびスナップバック抑制が必要とされる、車載用のインバータ回路に好適に用いることができる。   Therefore, the semiconductor device can be suitably used for a vehicle-mounted inverter circuit that is small in size and requires high breakdown tolerance, low loss, and snapback suppression.

１００〜１０２，１１０，１２０ 半導体装置
１０ａ ＩＧＢＴセル領域（狭短冊幅領域）
１０ｂ ＩＧＢＴセル領域（広短冊幅領域）
１ａ，１ｂ 第１領域
２ａ，２ｂ 第２領域
３ 第３領域
４ 第４領域
５ａ〜５ｅ 架橋部領域
２０ ダイオードセル領域
３０ 半導体基板
６０ａ〜６０ｄ 非活性領域
７０ｅ 第２ＩＧＢＴセル領域 100 to 102, 110, 120 Semiconductor device 10a IGBT cell region (narrow strip width region)
10b IGBT cell area (wide strip width area)
DESCRIPTION OF SYMBOLS 1a, 1b 1st area | region 2a, 2b 2nd area | region 3 3rd area | region 4 4th area | region 5a-5e Bridge | crosslinking part area | region 20 Diode cell area | region 30 Semiconductor substrate 60a-60d Inactive area | region 70e 2nd IGBT cell area | region

Claims (13)

短冊形状の複数のＩＧＢＴセル領域と複数のダイオードセル領域とが、隣接してＮ導電型の半導体基板に交互に配置されてなる半導体装置であって、
前記ＩＧＢＴセル領域において、
前記半導体基板の裏面側の表層部に、コレクタ領域となるＰ導電型の第１領域が形成され、前記第１領域の直上において、主面側の表層部に、チャネル形成領域となるＰ導電型の第２領域が形成され、該第２領域の表層部にＮ導電型のエミッタ領域が形成されてなり、
前記ダイオードセル領域において、
前記第１領域と同じ半導体基板の裏面側の表層部に、カソード領域となるＮ導電型で前記半導体基板より高濃度の第３領域が形成され、前記第３領域の直上において、主面側の表層部に、前記第２領域と同じ層でアノード領域となるＰ導電型の第４領域が形成されてなり、
前記複数のＩＧＢＴセル領域が、短冊形状の幅の狭い狭短冊幅領域と、前記狭短冊幅領域より幅の広い少なくとも１つの広短冊幅領域とで構成されてなり、
前記複数のＩＧＢＴセル領域における各第１領域が、同じ層のＰ導電型で形成された架橋部領域で連結されてなることを特徴とする半導体装置。 A semiconductor device in which a plurality of strip-shaped IGBT cell regions and a plurality of diode cell regions are alternately arranged adjacent to each other on an N conductivity type semiconductor substrate,
In the IGBT cell region,
A P conductivity type first region serving as a collector region is formed in a surface layer portion on the back surface side of the semiconductor substrate, and a P conductivity type serving as a channel formation region is formed on the surface layer portion on the main surface side immediately above the first region. A second region is formed, and an N conductivity type emitter region is formed on a surface layer portion of the second region,
In the diode cell region,
A third region having a higher conductivity than the semiconductor substrate and having an N conductivity type as a cathode region is formed on the surface layer portion on the back surface side of the same semiconductor substrate as the first region. In the surface layer portion, a fourth region of P conductivity type that becomes the anode region in the same layer as the second region is formed,
The plurality of IGBT cell regions are composed of a narrow strip width region having a narrow strip shape and at least one wide strip width region wider than the narrow strip width region,
Each of the first regions in the plurality of IGBT cell regions is connected by a bridging portion region formed of the same layer P conductivity type. 前記広短冊幅領域の幅が、断面方向においてドリフト層となる前記第１領域から前記第２領域までの半導体基板からなるＮ導電型層の厚さの２倍以上に設定されてなることを特徴とする請求項１に記載の半導体装置。   The width of the wide strip width region is set to be not less than twice the thickness of the N-conductivity type layer made of the semiconductor substrate from the first region to the second region which becomes the drift layer in the cross-sectional direction. The semiconductor device according to claim 1. 前記狭短冊幅領域の幅が、断面方向においてドリフト層となる前記第１領域から前記第２領域までの半導体基板からなるＮ導電型層の厚さの２倍より小さく設定されてなることを特徴とする請求項２に記載の半導体装置。   The width of the narrow strip region is set to be smaller than twice the thickness of the N-conductivity type layer made of the semiconductor substrate from the first region to the second region which becomes the drift layer in the cross-sectional direction. The semiconductor device according to claim 2. 半導体基板の裏面側における前記第１領域、第３領域および架橋部領域を合わせた領域が、四角形状に形成されてなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。   4. The semiconductor according to claim 1, wherein a region obtained by combining the first region, the third region, and the bridging portion region on the back surface side of the semiconductor substrate is formed in a quadrangular shape. 5. apparatus. 前記架橋部領域の直上において、前記第２領域および第４領域と同じＰ導電型の領域が形成され、前記エミッタ領域が形成されていない、非活性領域が配置されてなることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。   An inactive region in which the same P conductivity type region as that of the second region and the fourth region is formed and the emitter region is not formed is disposed immediately above the bridging region. Item 5. The semiconductor device according to any one of Items 1 to 4. 前記架橋部領域の幅が、前記狭短冊幅領域の幅より狭く設定されてなることを特徴とする請求項５に記載の半導体装置。   6. The semiconductor device according to claim 5, wherein a width of the bridging portion region is set to be narrower than a width of the narrow strip width region. 前記架橋部領域が、
前記交互に配置されてなる短冊形状の複数のＩＧＢＴセル領域および複数のダイオードセル領域と直交するようにして、該複数のＩＧＢＴセル領域と複数のダイオードセル領域の中央に１つ配置されてなることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。 The bridging region is
A plurality of strip-shaped IGBT cell regions and a plurality of diode cell regions, which are alternately arranged, are arranged at the center of the plurality of IGBT cell regions and the plurality of diode cell regions. The semiconductor device according to claim 1, wherein: 前記架橋部領域が、
前記交互に配置されてなる短冊形状の複数のＩＧＢＴセル領域および複数のダイオードセル領域と直交するようにして、該複数のＩＧＢＴセル領域と複数のダイオードセル領域に所定の繰り返しピッチで複数配置されてなることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。 The bridging region is
A plurality of strip-shaped IGBT cell regions and a plurality of diode cell regions that are alternately arranged are arranged at a predetermined repetition pitch in the plurality of IGBT cell regions and the plurality of diode cell regions. The semiconductor device according to claim 1, wherein: 前記架橋部領域が、
前記半導体基板の外周領域において、前記第１領域と第３領域を取り囲むように形成されてなることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。 The bridging region is
9. The semiconductor device according to claim 1, wherein the semiconductor device is formed so as to surround the first region and the third region in an outer peripheral region of the semiconductor substrate. 10. 前記広短冊幅領域が、
前記複数のＩＧＢＴセル領域と複数のダイオードセル領域の中央に１つ配置されてなることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。 The wide strip width region is
10. The semiconductor device according to claim 1, wherein one semiconductor device is arranged at a center of the plurality of IGBT cell regions and the plurality of diode cell regions. 11. 前記広短冊幅領域が、
前記複数のＩＧＢＴセル領域と複数のダイオードセル領域に所定の繰り返しピッチで複数配置されてなることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。 The wide strip width region is
10. The semiconductor device according to claim 1, wherein a plurality of IGBT cell regions and a plurality of diode cell regions are arranged at a predetermined repetition pitch. 11. 前記架橋部領域の幅が、前記狭短冊幅領域の幅より広く設定されてなり、
前記架橋部領域の直上において、前記第２領域および第４領域と同じＰ導電型の領域が形成され、前記エミッタ領域が形成された、第２ＩＧＢＴセル領域が配置されてなることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。 The width of the bridge portion region is set wider than the width of the narrow strip region,
The second IGBT cell region in which the same P conductivity type region as that of the second region and the fourth region is formed and the emitter region is formed is disposed immediately above the bridging region. Item 5. The semiconductor device according to any one of Items 1 to 4. 前記半導体装置が、車載用のインバータ回路に用いられてなることを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。   The semiconductor device according to any one of claims 1 to 12, wherein the semiconductor device is used in an in-vehicle inverter circuit.
JP2011287637A 2011-12-28 2011-12-28 Semiconductor device Active JP5742711B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011287637A JP5742711B2 (en) 2011-12-28 2011-12-28 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011287637A JP5742711B2 (en) 2011-12-28 2011-12-28 Semiconductor device

Publications (2)

Publication Number Publication Date
JP2013138069A true JP2013138069A (en) 2013-07-11
JP5742711B2 JP5742711B2 (en) 2015-07-01

Family

ID=48913562

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011287637A Active JP5742711B2 (en) 2011-12-28 2011-12-28 Semiconductor device

Country Status (1)

Country Link
JP (1) JP5742711B2 (en)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9147758B2 (en) 2013-12-17 2015-09-29 Toyota Jidosha Kabushiki Kaisha Semiconductor device
CN106098764A (en) * 2016-07-26 2016-11-09 电子科技大学 A kind of dual pathways RC LIGBT device and preparation method thereof
CN106098763A (en) * 2016-07-26 2016-11-09 电子科技大学 A kind of RC LIGBT device and preparation method thereof
CN106098762A (en) * 2016-07-26 2016-11-09 电子科技大学 A kind of RC IGBT device and preparation method thereof
CN106129110A (en) * 2016-07-26 2016-11-16 电子科技大学 A kind of dual pathways RC IGBT device and preparation method thereof
JP2017500749A (en) * 2013-12-23 2017-01-05 アーベーベー・テクノロジー・アーゲー Reverse conducting semiconductor element
US9887191B2 (en) 2014-09-29 2018-02-06 Toyota Jidosha Kabushiki Kaisha Semiconductor device
JP2018129448A (en) * 2017-02-09 2018-08-16 株式会社東芝 Semiconductor device
KR20190085857A (en) * 2018-01-11 2019-07-19 도요타 지도샤（주） Semiconductor apparatus
CN110140220A (en) * 2017-07-18 2019-08-16 富士电机株式会社 Semiconductor device
US10700184B2 (en) 2018-03-20 2020-06-30 Kabushiki Kaisha Toshiba Semiconductor device
CN111863743A (en) * 2019-04-26 2020-10-30 三菱电机株式会社 Semiconductor device with a plurality of semiconductor chips
CN113224152A (en) * 2020-02-05 2021-08-06 株式会社东芝 Semiconductor device with a plurality of semiconductor chips
JPWO2020129186A1 (en) * 2018-12-19 2021-10-28 三菱電機株式会社 Semiconductor device
US11532738B2 (en) 2019-08-09 2022-12-20 Fuji Electric Co., Ltd. Semiconductor device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7410900B2 (en) 2021-03-17 2024-01-10 株式会社東芝 semiconductor equipment

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03254159A (en) * 1990-03-05 1991-11-13 Fuji Electric Co Ltd Conductivity modulation type mosfet
JP2007227806A (en) * 2006-02-24 2007-09-06 Denso Corp Semiconductor device
JP2007288158A (en) * 2006-03-22 2007-11-01 Denso Corp Semiconductor device and design method therefor
US20080135871A1 (en) * 2006-10-25 2008-06-12 Infineon Technologies Austria Ag Semiconductor component
JP2009267394A (en) * 2008-04-01 2009-11-12 Denso Corp Semiconductor device
JP2010263215A (en) * 2009-04-29 2010-11-18 Abb Technology Ag Reverse conducting type semiconductor device
JP2011124566A (en) * 2009-12-09 2011-06-23 Abb Technology Ag Method for producing semiconductor device using laser annealing for selectively activating implanted dopant

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03254159A (en) * 1990-03-05 1991-11-13 Fuji Electric Co Ltd Conductivity modulation type mosfet
JP2007227806A (en) * 2006-02-24 2007-09-06 Denso Corp Semiconductor device
JP2007288158A (en) * 2006-03-22 2007-11-01 Denso Corp Semiconductor device and design method therefor
US20080135871A1 (en) * 2006-10-25 2008-06-12 Infineon Technologies Austria Ag Semiconductor component
JP2009267394A (en) * 2008-04-01 2009-11-12 Denso Corp Semiconductor device
JP2010263215A (en) * 2009-04-29 2010-11-18 Abb Technology Ag Reverse conducting type semiconductor device
JP2011124566A (en) * 2009-12-09 2011-06-23 Abb Technology Ag Method for producing semiconductor device using laser annealing for selectively activating implanted dopant

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9147758B2 (en) 2013-12-17 2015-09-29 Toyota Jidosha Kabushiki Kaisha Semiconductor device
JP2017500749A (en) * 2013-12-23 2017-01-05 アーベーベー・テクノロジー・アーゲー Reverse conducting semiconductor element
US9887191B2 (en) 2014-09-29 2018-02-06 Toyota Jidosha Kabushiki Kaisha Semiconductor device
CN106098762A (en) * 2016-07-26 2016-11-09 电子科技大学 A kind of RC IGBT device and preparation method thereof
CN106129110A (en) * 2016-07-26 2016-11-16 电子科技大学 A kind of dual pathways RC IGBT device and preparation method thereof
CN106098763A (en) * 2016-07-26 2016-11-09 电子科技大学 A kind of RC LIGBT device and preparation method thereof
CN106098764A (en) * 2016-07-26 2016-11-09 电子科技大学 A kind of dual pathways RC LIGBT device and preparation method thereof
CN106098763B (en) * 2016-07-26 2019-05-10 电子科技大学 A kind of RC-LIGBT device and preparation method thereof
CN106129110B (en) * 2016-07-26 2019-05-10 电子科技大学 A kind of binary channels RC-IGBT device and preparation method thereof
CN106098764B (en) * 2016-07-26 2019-05-14 电子科技大学 A kind of binary channels RC-LIGBT device and preparation method thereof
CN106098762B (en) * 2016-07-26 2019-05-14 电子科技大学 A kind of RC-IGBT device and preparation method thereof
JP2018129448A (en) * 2017-02-09 2018-08-16 株式会社東芝 Semiconductor device
US10083957B2 (en) 2017-02-09 2018-09-25 Kabushiki Kaisha Toshiba Semiconductor device
CN110140220A (en) * 2017-07-18 2019-08-16 富士电机株式会社 Semiconductor device
US10777549B2 (en) 2017-07-18 2020-09-15 Fuji Electric Co., Ltd. Semiconductor device
CN110140220B (en) * 2017-07-18 2022-04-29 富士电机株式会社 Semiconductor device with a plurality of semiconductor chips
KR102131288B1 (en) * 2018-01-11 2020-07-07 도요타 지도샤（주） Semiconductor apparatus
KR20190085857A (en) * 2018-01-11 2019-07-19 도요타 지도샤（주） Semiconductor apparatus
US10700054B2 (en) 2018-01-11 2020-06-30 Denso Corporation Semiconductor apparatus
US10700184B2 (en) 2018-03-20 2020-06-30 Kabushiki Kaisha Toshiba Semiconductor device
JPWO2020129186A1 (en) * 2018-12-19 2021-10-28 三菱電機株式会社 Semiconductor device
JP7131632B2 (en) 2018-12-19 2022-09-06 三菱電機株式会社 semiconductor equipment
CN111863743A (en) * 2019-04-26 2020-10-30 三菱电机株式会社 Semiconductor device with a plurality of semiconductor chips
JP2020181918A (en) * 2019-04-26 2020-11-05 三菱電機株式会社 Semiconductor device
JP7061983B2 (en) 2019-04-26 2022-05-02 三菱電機株式会社 Semiconductor device
US11581307B2 (en) 2019-04-26 2023-02-14 Mitsubishi Electric Corporation Semiconductor device
CN111863743B (en) * 2019-04-26 2024-02-23 三菱电机株式会社 Semiconductor device with a semiconductor device having a plurality of semiconductor chips
US11532738B2 (en) 2019-08-09 2022-12-20 Fuji Electric Co., Ltd. Semiconductor device
CN113224152A (en) * 2020-02-05 2021-08-06 株式会社东芝 Semiconductor device with a plurality of semiconductor chips

Also Published As

Publication number Publication date
JP5742711B2 (en) 2015-07-01

Similar Documents

Publication Publication Date Title
JP5742711B2 (en) Semiconductor device
JP5157201B2 (en) Semiconductor device
CN106206698B (en) Reverse conducting insulated gate bipolar transistor
JP4265684B1 (en) Semiconductor device
JP5034461B2 (en) Semiconductor device
US10361191B2 (en) Semiconductor device
JP4915481B2 (en) Semiconductor device
JP5967065B2 (en) Semiconductor device
JP2008288386A (en) Semiconductor device
TW201624704A (en) Semiconductor device
JP2017147435A (en) Semiconductor device
JP2007250672A (en) Semiconductor device
JP6471508B2 (en) Semiconductor device
US20170077217A1 (en) Semiconductor device
US9312372B2 (en) Semiconductor device
JP6673439B2 (en) Semiconductor device
US10672761B2 (en) Semiconductor device
US8823052B2 (en) Power semiconductor device
JP2011134998A (en) Semiconductor device
WO2014125584A1 (en) Semiconductor device
JP6088401B2 (en) Reverse conducting IGBT
CN108470732B (en) Semiconductor device with a plurality of semiconductor chips
US20210305240A1 (en) Semiconductor device
JP6179468B2 (en) Semiconductor device
JP6852541B2 (en) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140224

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150318

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150407

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150420

R151 Written notification of patent or utility model registration

Ref document number: 5742711

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250