JP2013131979A - High-frequency semiconductor switch and terminal device - Google Patents
High-frequency semiconductor switch and terminal device Download PDFInfo
- Publication number
- JP2013131979A JP2013131979A JP2011281390A JP2011281390A JP2013131979A JP 2013131979 A JP2013131979 A JP 2013131979A JP 2011281390 A JP2011281390 A JP 2011281390A JP 2011281390 A JP2011281390 A JP 2011281390A JP 2013131979 A JP2013131979 A JP 2013131979A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- semiconductor switch
- signal
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
Description
本発明の実施形態は、高周波半導体スイッチ、端末装置に関する。 Embodiments described herein relate generally to a high-frequency semiconductor switch and a terminal device.
近年、通信の受信回路や送信回路に使用される高周波半導体スイッチでは、高性能化及び高機能化が急速に進展している。また、高周波半導体スイッチでは、低コスト化、小型化、高集積度化、及び低消費電力化が強く要求されている。この要求に対応するために、従来使用されてきたＨＥＭＴ（High Electron Mobility Transistor）などの化合物半導体デバイスに代わって、シリコン基板上に形成されたＭＯＳ（Metal Oxide Semiconductor）トランジスタよりも寄生容量が小さく、電力損失を小さくすることができるＳＯＩ（Silicon On Insulator）型ＭＯＳトランジスタを適用した高周波半導体スイッチが多数開発されている。 In recent years, high-frequency semiconductor switches used for communication reception circuits and transmission circuits have been rapidly improved in performance and functionality. In addition, high-frequency semiconductor switches are strongly required to be low in cost, downsized, highly integrated, and low in power consumption. In order to meet this requirement, the parasitic capacitance is smaller than a MOS (Metal Oxide Semiconductor) transistor formed on a silicon substrate in place of a compound semiconductor device such as HEMT (High Electron Mobility Transistor) that has been conventionally used. Many high frequency semiconductor switches using SOI (Silicon On Insulator) type MOS transistors that can reduce power loss have been developed.
高周波半導体スイッチでは、低消費電力化を図るために動作モード以外にスリープモードが設けられる。スリープモードを設けるとスリープモードから動作モードまでの時間であるウェークアップ時間が長くなるという問題点がある。 In the high frequency semiconductor switch, a sleep mode is provided in addition to the operation mode in order to reduce power consumption. When the sleep mode is provided, there is a problem that the wake-up time, which is the time from the sleep mode to the operation mode, becomes long.
本発明は、ウェークアップ時間を短縮することができる高周波半導体スイッチ、端末装置を提供することにある。 An object of the present invention is to provide a high-frequency semiconductor switch and a terminal device that can shorten the wake-up time.
一つの実施形態によれば、高周波半導体スイッチは、電源回路、ドライブ回路、及びスイッチ回路が設けられる。電源回路は、高電位側電源が供給され、イネーブル状態の制御信号により第一の発振信号を発生し、ディセーブル状態の制御信号により第一の発振信号よりも低周波数の第二の発振信号を発生する発振回路を有し、第一の発振信号或いは第二の発振信号に基づいて第一の電圧を生成する。ドライブ回路は、第一の電圧が電源として供給されるレベルシフト回路を含み、レベルシフトされた差動信号を生成する。スイッチ回路は、ドライブ回路から出力される差動信号に基づいて、ＲＦ共通信号端子とＲＦ信号端子の間を選択接続する。 According to one embodiment, the high-frequency semiconductor switch is provided with a power supply circuit, a drive circuit, and a switch circuit. The power supply circuit is supplied with high-potential-side power, generates a first oscillation signal by an enable control signal, and generates a second oscillation signal having a lower frequency than the first oscillation signal by a disable control signal. An oscillation circuit is generated, and a first voltage is generated based on the first oscillation signal or the second oscillation signal. The drive circuit includes a level shift circuit to which a first voltage is supplied as a power source, and generates a level-shifted differential signal. The switch circuit selectively connects between the RF common signal terminal and the RF signal terminal based on the differential signal output from the drive circuit.
以下本発明の実施形態について図面を参照しながら説明する。 Embodiments of the present invention will be described below with reference to the drawings.
（第一の実施形態）
まず、本発明の第一の実施形態に係る高周波半導体スイッチ、端末装置について、図面を参照して説明する。図１は端末装置を示すブロック図である。図２は高周波半導体スイッチの構成を示すブロック図である。図３は電源回路を示す回路図である。図４は発振回路を示す回路図である。図５は比較例の発振回路を示す回路図である。図６はレベルシフト回路を示す回路図である。図７はスイッチ回路を示す回路図である。本実施形態では、電源回路に設けられる発振回路をスリープモード時に低周波で発振動作させて高周波半導体スイッチのウェークアップ時間を短縮している。
(First embodiment)
First, a high-frequency semiconductor switch and a terminal device according to a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a terminal device. FIG. 2 is a block diagram showing the configuration of the high-frequency semiconductor switch. FIG. 3 is a circuit diagram showing a power supply circuit. FIG. 4 is a circuit diagram showing the oscillation circuit. FIG. 5 is a circuit diagram showing an oscillation circuit of a comparative example. FIG. 6 is a circuit diagram showing a level shift circuit. FIG. 7 is a circuit diagram showing the switch circuit. In this embodiment, the wake-up time of the high-frequency semiconductor switch is shortened by causing the oscillation circuit provided in the power supply circuit to oscillate at a low frequency in the sleep mode.
図１に示すように、端末装置１００には、高周波半導体スイッチ９０及び制御部９１が設けられる。端末装置１００は、携帯電話端末や携帯型情報端末等として使用される。制御部９１は、制御信号Ｓｃ１乃至３を高周波半導体スイッチ９０に出力する。高周波半導体スイッチ９０は、通信の送信回路及び受信回路に適用され、ここでは携帯電話端末の送受信回路に使用される。
As shown in FIG. 1, the
図２に示すように、高周波半導体スイッチ９０には、デコーダ１、電源回路２、ドライブ回路３、及びスイッチ回路４が設けられる。デコーダ１、電源回路２、ドライブ回路３、及びスイッチ回路４は、同一基板（１チップ）上に形成され、ＳＯＩ（Silicon On Insulator）基板上に形成されるＳＯＩ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタから構成される。高周波半導体スイッチ９０は、ＳＰ４Ｔ（single pole 4 throw）であるスイッチ回路４を有する高周波半導体スイッチである。
As shown in FIG. 2, the high-
デコーダ１は、制御部９１から出力される制御信号Ｓｃ１及びＳｃ２が入力され、デコード処理されたデコード信号Ｄｅｃ１乃至４（４ｂｉｔの信号）を生成する。デコーダ１は、デコード信号Ｄｅｃ１乃至４をドライブ回路３に出力する。
The
電源回路２は、高電位側電源Ｖｄｄが供給され、制御部９１から出力される制御信号Ｓｃ３が入力され、負電圧Ｖｎを発生する負電圧発生回路である。電源回路２は、負電圧Ｖｎを電源としてドライブ回路３に供給する。ここで、高電位側電源Ｖｄｄは高周波半導体スイッチ９０の外部から供給され、高電位側電源Ｖｄｄ電圧が例えば３Ｖに設定される。負電圧Ｖｎは高周波半導体スイッチ９０の内部で生成され、負電圧Ｖｎは例えば−１．４Ｖに設定される。
The
電源回路２には、図３に示すように、発振回路１１、チャージポンプ回路１２、ＬＰＦ（low pass filter）１３、及びクランプ回路１４が設けられる。発振回路１１は、電流レベルに応じて発振周波数が変化する。発振回路１１の発振周波数は周波数が低いとチャージポンプ能力が低くなり、電源投入してから負電圧Vnが所望の電位に到達する時間が大きくなってしまうため、発振周波数は例えば数MHｚ程度の高い周波数に設定される。このため、発振回路１１は、高周波半導体スイッチ９０の消費電力の大半を占める。
As shown in FIG. 3, the
発振回路１１は、高電位側電源Ｖｄｄが供給され、制御部９１から出力される制御信号Ｓｃ３が入力され、発振信号ＣＫａ及びＣＫｂを生成する。発振信号ＣＫｂは、発振信号ＣＫａの反転信号である。
The
発振回路１１は、動作モード時にイネーブル状態（例えば、ハイレベル）の制御信号Ｓｃ３が入力され、第一の周波数（高周波数）を有する発振信号ＣＫａ及びＣＫｂを生成する。発振回路１１は、スリープモード時にディセーブル状態（例えば、ローレベル）の制御信号Ｓｃ３が入力され、第一の周波数よりも低周波数の第二の周波数（例えば、第一の周波数の（1／２０）の周波数）を有する発振信号ＣＫａ及びＣＫｂを生成する。ここで、動作モードとは、高周波半導体スイッチ９０が切り替え動作を行うモードである。
The
発振回路１１は、制御信号Ｓｃ３の信号レベルによらず、動作モード時及びスリープモード時に発振信号ＣＫａ及びＣＫｂを生成する。しかも、発振回路１１は、スリープモード時では低消費電力で動作する。
The
発振回路１１には、図４に示すように、バイアス回路２１、発振回路コア２２、及び出力バッファ２３が設けられる。
As shown in FIG. 4, the
バイアス回路２１には、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２、抵抗Ｒ３１、及び抵抗Ｒ３２が設けられる。バイアス回路２１は、カレントミラー型バイアス回路である。
The
Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１は、ソース（第一の端子）が高電位側電源Ｖｄｄに接続され、ゲート（制御端子）がドレイン（第二の端子）に接続され、ドレイン（第二の端子）がノードＮ１１に接続される。 The Pch MOS transistor PMT11 has a source (first terminal) connected to the high potential side power supply Vdd, a gate (control terminal) connected to the drain (second terminal), and a drain (second terminal) connected to the node N11. Connected to.
Ｐｃｈ ＭＯＳトランジスタＰＭＴ１２は、ソース（第一の端子）が高電位側電源Ｖｄｄに接続され、ゲート（制御端子）がＰｃｈ ＭＯＳトランジスタＰＭＴ１１のゲート（制御端子）に接続され、ドレイン（第二の端子）がノードＮ１２に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１及びＰＭＴ１２はカレントミラー回路を構成する。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１及びＰＭＴ１２から構成されるカレントミラー回路は、例えばミラー比が１：１に設定される。 The Pch MOS transistor PMT12 has a source (first terminal) connected to the high potential side power supply Vdd, a gate (control terminal) connected to the gate (control terminal) of the Pch MOS transistor PMT11, and a drain (second terminal). Is connected to the node N12. Pch MOS transistors PMT11 and PMT12 form a current mirror circuit. In the current mirror circuit composed of the Pch MOS transistors PMT11 and PMT12, for example, the mirror ratio is set to 1: 1.
抵抗Ｒ３１は、一端がノードＮ１１に接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１は、ドレイン（第一の端子）が抵抗Ｒ３１の他端に接続され、ゲート（制御端子）に制御信号Ｓｃ３が入力され、ソース（第二の端子）が低電位側電源（接地電位）Ｖｓｓに接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２は、ドレイン（第一の端子）がノードＮ１２に接続され、ゲート（制御端子）がドレイン（第一の端子）に接続され、ソース（第二の端子）が低電位側電源（接地電位）Ｖｓｓに接続される。 One end of the resistor R31 is connected to the node N11. In the Nch MOS transistor NMT11, the drain (first terminal) is connected to the other end of the resistor R31, the control signal Sc3 is input to the gate (control terminal), and the source (second terminal) is the low potential side power supply (ground) Potential) Vss. In the Nch MOS transistor NMT12, the drain (first terminal) is connected to the node N12, the gate (control terminal) is connected to the drain (first terminal), and the source (second terminal) is the low potential side power supply ( Ground potential) Vss.
バイアス回路２１は、制御信号Ｓｃ３がイネーブル状態（例えばハイレベル）の時（高周波半導体スイッチ９０の動作モード）にＮｃｈ ＭＯＳトランジスタＮＭＴ１１がオンして抵抗Ｒ３１側から低電位側電源（接地電位）Ｖｓｓへ電流Ｉ１が流れる。このとき、抵抗Ｒ３２側から低電位側電源（接地電位）Ｖｓｓへ電流Ｉ２が流れる（ノードＮ１１では電流（Ｉ１＋Ｉ２）が流れる）。ノードＮ１２側から、低電位側電源（接地電位）Ｖｓｓへ電流（Ｉ１＋Ｉ２）が流れる。
In the
バイアス回路２１は、制御信号Ｓｃ３がディセーブル状態（例えばローレベル）のとき（高周波半導体スイッチ９０のスリープモード時）にＮｃｈ ＭＯＳトランジスタＮＭＴ１１がオフして抵抗Ｒ３２側から低電位側電源（接地電位）Ｖｓｓへ電流Ｉ２が流れる（ノードＮ１１では電流Ｉ２が流れる）。このとき、ノードＮ１２側から低電位側電源（接地電位）Ｖｓｓへ電流Ｉ２が流れる。
The
ここで、抵抗Ｒ３１の抵抗値ｒ３１と抵抗Ｒ３２の抵抗値ｒ３２の関係は、
r32＞＞r31・・・・・・・・・・・・・・・・・・・・・・式（１）
に設定される。この設定により、電流Ｉ１と電流Ｉ２の関係を、
I1＞＞I2・・・・・・・・・・・・・・・・・・・・・・・式（２）
に設定することができる。例えば、電流Ｉ２を５μＡとして電流Ｉ１（１００μＡ）に対して（１／２０）に設定することができる。
Here, the relationship between the resistance value r31 of the resistor R31 and the resistance value r32 of the resistor R32 is:
r32 >> r31 ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ Formula (1)
Set to With this setting, the relationship between the current I1 and the current I2 is
I1 >> I2 ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ Formula (2)
Can be set to For example, the current I2 can be set to 5 μA and set to (1/20) with respect to the current I1 (100 μA).
上述した抵抗Ｒ３１及び抵抗Ｒ３２の抵抗値の設定により、高周波半導体スイッチ９０のスリープモード時での発振回路１１の消費電力を大幅に低減することができる。
By setting the resistance values of the resistors R31 and R32 described above, the power consumption of the
発振回路コア２２は、バイアス回路２１と出力バッファ２３の間に設けられる３段構成のリングオシレータである。発振回路コア２２には、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１３乃至１８、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１３乃至１８、及びコンデンサＣ１１乃至１３が設けられる。
The
Ｐｃｈ ＭＯＳトランジスタＰＭＴ１４とＮｃｈ ＭＯＳトランジスタＮＭＴ１４から構成される１段目のインバータは、高電位側電源Ｖｄｄ側にＰｃｈ ＭＯＳトランジスタＰＭＴ１３が設けられ、低電位側電源（接地電位）Ｖｓｓ側にＮｃｈ ＭＯＳトランジスタＮＭＴ１３が設けられる。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１３のゲートは、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１のドレイン（ノードＮ１１）に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１とＰｃｈ ＭＯＳトランジスタＰＭＴ１３はカレントミラー回路を構成する。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１３のゲートは、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２のドレイン（ノードＮ１２）に接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２とＮｃｈ ＭＯＳトランジスタＮＭＴ１３はカレントミラー回路を構成する。 In the first-stage inverter composed of the Pch MOS transistor PMT14 and the Nch MOS transistor NMT14, the Pch MOS transistor PMT13 is provided on the high potential side power supply Vdd side, and the Nch MOS transistor NMT13 on the low potential side power supply (ground potential) Vss side. Is provided. The gate of the Pch MOS transistor PMT13 is connected to the drain (node N11) of the Pch MOS transistor PMT11. Pch MOS transistor PMT11 and Pch MOS transistor PMT13 constitute a current mirror circuit. The gate of Nch MOS transistor NMT13 is connected to the drain (node N12) of Nch MOS transistor NMT12. Nch MOS transistor NMT12 and Nch MOS transistor NMT13 constitute a current mirror circuit.
Ｐｃｈ ＭＯＳトランジスタＰＭＴ１６とＮｃｈ ＭＯＳトランジスタＮＭＴ１６から構成される２段目のインバータは、高電位側電源Ｖｄｄ側にＰｃｈ ＭＯＳトランジスタＰＭＴ１５が設けられ、低電位側電源（接地電位）Ｖｓｓ側にＮｃｈ ＭＯＳトランジスタＮＭＴ１５が設けられる。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１５のゲートは、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１のドレイン（ノードＮ１１）に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１とＰｃｈ ＭＯＳトランジスタＰＭＴ１５はカレントミラー回路を構成する。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１５のゲートは、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２のドレイン（ノードＮ１２）に接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２とＮｃｈ ＭＯＳトランジスタＮＭＴ１５はカレントミラー回路を構成する。 In the second-stage inverter composed of the Pch MOS transistor PMT16 and the Nch MOS transistor NMT16, the Pch MOS transistor PMT15 is provided on the high potential side power supply Vdd side, and the Nch MOS transistor NMT15 on the low potential side power supply (ground potential) Vss side. Is provided. The gate of Pch MOS transistor PMT15 is connected to the drain (node N11) of Pch MOS transistor PMT11. Pch MOS transistor PMT11 and Pch MOS transistor PMT15 form a current mirror circuit. The gate of Nch MOS transistor NMT15 is connected to the drain (node N12) of Nch MOS transistor NMT12. Nch MOS transistor NMT12 and Nch MOS transistor NMT15 form a current mirror circuit.
Ｐｃｈ ＭＯＳトランジスタＰＭＴ１８とＮｃｈ ＭＯＳトランジスタＮＭＴ１８から構成される３段目のインバータは、高電位側電源Ｖｄｄ側にＰｃｈ ＭＯＳトランジスタＰＭＴ１７が設けられ、低電位側電源（接地電位）Ｖｓｓ側にＮｃｈ ＭＯＳトランジスタＮＭＴ１７が設けられる。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１７のゲートは、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１のドレイン（ノードＮ１１）に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１とＰｃｈ ＭＯＳトランジスタＰＭＴ１７はカレントミラー回路を構成する。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１７のゲートは、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２のドレイン（ノードＮ１２）に接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２とＮｃｈ ＭＯＳトランジスタＮＭＴ１７はカレントミラー回路を構成する。 In the third-stage inverter composed of the Pch MOS transistor PMT18 and the Nch MOS transistor NMT18, the Pch MOS transistor PMT17 is provided on the high potential side power supply Vdd side, and the Nch MOS transistor NMT17 on the low potential side power supply (ground potential) Vss side. Is provided. The gate of the Pch MOS transistor PMT17 is connected to the drain (node N11) of the Pch MOS transistor PMT11. Pch MOS transistor PMT11 and Pch MOS transistor PMT17 constitute a current mirror circuit. The gate of Nch MOS transistor NMT17 is connected to the drain (node N12) of Nch MOS transistor NMT12. Nch MOS transistor NMT12 and Nch MOS transistor NMT17 constitute a current mirror circuit.
３段目のインバータの出力側（ノードＮ１６）が１段目のインバータの入力側（ノードＮ１３）に接続される。１段目のインバータの出力側が２段目のインバータの入力側に接続される。コンデンサＣ１１は、一端がノードＮ１４（１段目のインバータの出力側と２段目のインバータの入力側）に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。 The output side (node N16) of the third stage inverter is connected to the input side (node N13) of the first stage inverter. The output side of the first stage inverter is connected to the input side of the second stage inverter. One end of the capacitor C11 is connected to the node N14 (the output side of the first stage inverter and the input side of the second stage inverter), and the other end is connected to the low potential side power supply (ground potential) Vss.
２段目のインバータの出力側が３段目のインバータの入力側に接続される。コンデンサＣ１２は、一端がノードＮ１５（２段目のインバータの出力側と３段目のインバータの入力側）に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。 The output side of the second stage inverter is connected to the input side of the third stage inverter. One end of the capacitor C12 is connected to the node N15 (the output side of the second stage inverter and the input side of the third stage inverter), and the other end is connected to the low potential side power supply (ground potential) Vss.
３段目のインバータの出力側が１段目のインバータの入力側及び出力バッファ２３の入力側に接続される。コンデンサＣ１３は、一端がノードＮ１６（３段目のインバータの出力側と出力バッファ２３の入力側）に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。
The output side of the third stage inverter is connected to the input side of the first stage inverter and the input side of the
出力バッファ２３は、発振回路コア２２で生成された発振信号をドライブして発振信号ＣＫａ及びＣＫｂを出力する。出力バッファ２３は、２段構成のインバータが設けられる。出力バッファ２３には、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１９乃至２２とＮｃｈ ＭＯＳトランジスタＮＭＴ１９乃至２２が設けられる。
The
Ｐｃｈ ＭＯＳトランジスタＰＭＴ２０とＮｃｈ ＭＯＳトランジスタＮＭＴ２０から構成される１段目のインバータは、高電位側電源Ｖｄｄ側にＰｃｈ ＭＯＳトランジスタＰＭＴ１９が設けられ、低電位側電源（接地電位）Ｖｓｓ側にＮｃｈ ＭＯＳトランジスタＮＭＴ１９が設けられる。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１９のゲートは、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１のドレイン（ノードＮ１１）に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１とＰｃｈ ＭＯＳトランジスタＰＭＴ１９はカレントミラー回路を構成する。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１９のゲートは、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２のドレイン（ノードＮ１２）に接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２とＮｃｈ ＭＯＳトランジスタＮＭＴ１９はカレントミラー回路を構成する。 In the first-stage inverter composed of the Pch MOS transistor PMT20 and the Nch MOS transistor NMT20, the Pch MOS transistor PMT19 is provided on the high potential side power supply Vdd side, and the Nch MOS transistor NMT19 on the low potential side power supply (ground potential) Vss side. Is provided. The gate of Pch MOS transistor PMT19 is connected to the drain (node N11) of Pch MOS transistor PMT11. Pch MOS transistor PMT11 and Pch MOS transistor PMT19 constitute a current mirror circuit. The gate of Nch MOS transistor NMT19 is connected to the drain (node N12) of Nch MOS transistor NMT12. Nch MOS transistor NMT12 and Nch MOS transistor NMT19 constitute a current mirror circuit.
Ｐｃｈ ＭＯＳトランジスタＰＭＴ２２とＮｃｈ ＭＯＳトランジスタＮＭＴ２２から構成される２段目のインバータは、高電位側電源Ｖｄｄ側にＰｃｈ ＭＯＳトランジスタＰＭＴ２１が設けられ、低電位側電源（接地電位）Ｖｓｓ側にＮｃｈ ＭＯＳトランジスタＮＭＴ２１が設けられる。Ｐｃｈ ＭＯＳトランジスタＰＭＴ２１のゲートは、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１のドレイン（ノードＮ１１）に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１とＰｃｈ ＭＯＳトランジスタＰＭＴ２１はカレントミラー回路を構成する。Ｎｃｈ ＭＯＳトランジスタＮＭＴ２１のゲートは、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２のドレイン（ノードＮ１２）に接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２とＮｃｈ ＭＯＳトランジスタＮＭＴ２１はカレントミラー回路を構成する。 In the second-stage inverter composed of the Pch MOS transistor PMT22 and the Nch MOS transistor NMT22, the Pch MOS transistor PMT21 is provided on the high potential side power supply Vdd side, and the Nch MOS transistor NMT21 on the low potential side power supply (ground potential) Vss side. Is provided. The gate of Pch MOS transistor PMT21 is connected to the drain (node N11) of Pch MOS transistor PMT11. Pch MOS transistor PMT11 and Pch MOS transistor PMT21 constitute a current mirror circuit. The gate of Nch MOS transistor NMT21 is connected to the drain (node N12) of Nch MOS transistor NMT12. Nch MOS transistor NMT12 and Nch MOS transistor NMT21 constitute a current mirror circuit.
１段目のインバータの入力側は、発振回路コアのノードＮ１６に接続される。ノードＮ１７（１段目のインバータの出力側）から発振信号ＣＫｂが出力される。１段目のインバータの出力側が２段目のインバータの入力側に接続される。ノードＮ１８（２段目のインバータの出力側）から発振信号ＣＫａが出力される。 The input side of the first stage inverter is connected to node N16 of the oscillation circuit core. The oscillation signal CKb is output from the node N17 (the output side of the first stage inverter). The output side of the first stage inverter is connected to the input side of the second stage inverter. The oscillation signal CKa is output from the node N18 (the output side of the second stage inverter).
比較例の発振回路１１ａには、図５に示すように、バイアス回路２１ａ、発振回路コア２２、及び出力バッファ２３が設けられる。比較例の発振回路１１ａは、本実施形態の発振回路１１とはバイアス回路の構成が異なり、他の構成は同一である。比較例の発振回路１１ａのバイアス回路２１ａには抵抗Ｒ３２が設けられていない。また、抵抗Ｒ３１ａは本実施形態のバイアス回路２１の抵抗Ｒ３１の代わりに設けられる。
The
比較例の発振回路１１ａは、制御信号Ｓｃ３がイネーブル状態（例えばハイレベル）のとき（比較例の高周波半導体スイッチの動作モード）にＮｃｈ ＭＯＳトランジスタＮＭＴ１１がオンして、電流Ｉ１ａが流れる。
In the
比較例の発振回路１１ａは、制御信号Ｓｃ３がディセーブル状態（例えばローレベル）のとき（比較例の高周波半導体スイッチのスリープモード時）にＮｃｈ ＭＯＳトランジスタＮＭＴ１１がオフする。この結果、スリープモード時に電流Ｉ１ａが発生しないので、比較例の発振回路１１ａは発振信号ＣＫａ及びＣＫｂを生成しない。このため、比較例の高周波半導体スイッチがスリープモードになると、チャージポンプ回路が動作を停止するので負電圧Ｖｎは時間の経過と共に低電位側電源（接地電位）Ｖｓｓに漸近する。
In the
比較例の発振回路１１ａの場合、スリープモード時に発振動作しないのでスリープモードから動作モードへの変更時間であるウェークアップ時間が長くなるという問題点がある。ウェークアップ時間を短縮するにはバイアス回路２１ａに流れる電流Ｉ１ａを増大する必要がある。この場合、発振回路１１ａの消費電力が増大するという問題点が発生する。
The
チャージポンプ回路１２には、コンデンサＣ１、コンデンサＣ２、ダイオードＤ１乃至Ｄ３が設けられる。チャージポンプ回路１２は、発振回路１１から出力される発振信号ＣＫａ及びＣＫｂが入力され、発振信号ＣＫａ及びＣＫｂに基づいて負電圧である出力電圧Ｖｏ１を発生する。
The
ダイオードＤ１は、カソードが低電位側電源（接地電位）Ｖｓｓに接続され、他端がノードＮ１に接続される。コンデンサＣ１は、一端に発振信号ＣＫａが入力され、他端がノードＮ１に接続される。ダイオードＤ２は、カソードがノードＮ１に接続され、他端がノードＮ２に接続される。コンデンサＣ２は、一端に発振信号ＣＫｂが入力され、他端がノードＮ２に接続される。ダイオードＤ３は、カソードがノードＮ２に接続され、他端がノードＮ３に接続される。 The diode D1 has a cathode connected to the low potential side power supply (ground potential) Vss and the other end connected to the node N1. Capacitor C1 has one end receiving oscillation signal CKa and the other end connected to node N1. The diode D2 has a cathode connected to the node N1 and the other end connected to the node N2. Capacitor C2 has one end receiving oscillation signal CKb and the other end connected to node N2. The diode D3 has a cathode connected to the node N2 and the other end connected to the node N3.
ＬＰＦ１３には、コンデンサＣ３、コンデンサＣ４、及び抵抗Ｒ１が設けられる。コンデンサＣ３は、一端がノードＮ３に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。抵抗Ｒ１は、一端がノードＮ３に接続され、他端がノードＮ４に接続される。コンデンサＣ４は、一端がノードＮ４に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。
The
ＬＰＦ１３は、出力電圧Ｖｏ１の高周波成分をカットする働きを有する。また、ＬＰＦ１３は、スイッチ回路４の切り替え動作時にドライブ回路３側から電源回路２側に流れ込む瞬時電流によって発生する負電圧Ｖｎの電圧変動を抑制する機能を有する。この機能を達成するために、出力側対地容量であるコンデンサＣ４を、例えば１００ｐＦと大きな値に設定している。
The
クランプ回路１４は、ＬＰＦ１３とドライブ回路３の間に設けられ、ＬＰＦ１３から出力される信号をクランプして、一定な値（−１．４Ｖ）である負電圧Ｖｎを生成してドライブ回路３に供給する。
The
クランプ回路１４には、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２が設けられる。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１は、ドレインが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートがドレインに接続され、ソースがノードＮ６に接続されるダイオード接続されたトランジスタである。Ｎｃｈ ＭＯＳトランジスタＮＭＴ２は、ドレインがノードＮ６に接続され、ゲートがドレインに接続され、ソースがノードＮ４に接続されるダイオード接続されたトランジスタである。
The
縦続接続されるＮｃｈ ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２の閾値電圧（Ｖｔｈ）は、（−０．７Ｖ）に設定される。この結果、電源回路２から出力される負電圧Ｖｎが一定な値（−１．４Ｖ）に設定される。
The threshold voltage (Vth) of the cascaded Nch MOS transistors NMT1 and NMT2 is set to (−0.7 V). As a result, the negative voltage Vn output from the
ドライブ回路３には、４つのレベルシフト回路３１ａ、・・・、３１ｄが設けられる。一番目のレベルシフト回路３１ａは、高電位側電源Ｖｄｄが供給され、負電圧Ｖｎが電源として供給され、デコード信号Ｄｅｃ１が入力され、差動出力ｃｏｎ１ａ及びｃｏｎ１ｂを生成する。四番目のレベルシフト回路３１ｄは、高電位側電源Ｖｄｄが供給され、負電圧Ｖｎが電源として供給され、デコード信号Ｄｅｃ４が入力され、差動出力ｃｏｎ４ａ及びｃｏｎ４ｂを生成する。
The
差動信号である差動出力ｃｏｎ１ａ、ｃｏｎ１ｂ、・・・、ｃｏｎ４ａ、及びｃｏｎ４ｂは、ハイレベルが高電位側電源Ｖｄｄ電圧レベル、ローレベルが負電圧Ｖｎのレベルシフトされた信号である。差動出力ｃｏｎ１ｂは差動出力ｃｏｎ１ａの反転信号であり、差動出力ｃｏｎ４ｂは差動出力ｃｏｎ４ａの反転信号である。 The differential outputs con1a, con1b,..., Con4a, and con4b, which are differential signals, are signals obtained by shifting the high level to the high potential side power supply Vdd voltage level and the low level to the negative voltage Vn. The differential output con1b is an inverted signal of the differential output con1a, and the differential output con4b is an inverted signal of the differential output con4a.
レベルシフト回路３１ａ、・・・、３１ｄの内部構成について、図６を参照して説明する。ここでは、ｉ番目のデコード信号Ｄｅｃｉが入力されるレベルシフト回路３１ｉを代表例として説明する。
The internal structure of the
図６に示すように、レベルシフト回路３１ｉには、インバータ３２とレベルシフタ３３が設けられる。レベルシフト回路３１ｉは、デコード信号Ｄｅｃｉが入力され、同位相で且つ値が互いに異なる差動出力ｃｏｎｉａ、ｃｏｎｉｂを出力する。例えば、差動出力ｃｏｎｉａがハイレベル（Ｖｄｄ）のとき、差動出力ｃｏｎｉｂがローレベル（負電圧Ｖｎ）となる。差動出力ｃｏｎｉａがローレベル（負電圧Ｖｎ）のとき、差動出力ｃｏｎｉｂがハイレベル（Ｖｄｄ）となる。
As shown in FIG. 6, the level shift circuit 31i is provided with an
インバータ３２は、Ｐｃｈ ＭＯＳトランジスタＰＭＴ３１とＮｃｈ ＭＯＳトランジスタＮＭＴ３１が設けられる。インバータ３２は、デコード信号Ｄｅｃｉが入力され、反転信号を出力側のノードＮ２１から出力する。
The
Ｐｃｈ ＭＯＳトランジスタＰＭＴ３１は、ソースに高電位側電源Ｖｄｄが供給され、ゲートにデコード信号Ｄｅｃｉが入力され、ドレインがノードＮ２１に接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ３１は、ドレインがノードＮ２１に接続され、ゲートにデコード信号Ｄｅｃｉが入力され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。 In the Pch MOS transistor PMT31, the high potential side power supply Vdd is supplied to the source, the decode signal Deci is input to the gate, and the drain is connected to the node N21. N-channel MOS transistor NMT31 has a drain connected to node N21, a gate to which decode signal Deci is input, and a source connected to low potential side power supply (ground potential) Vss.
レベルシフタ３３は、Ｐｃｈ ＭＯＳトランジスタＰＭＴ３２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ３３、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３２、及びＮｃｈ ＭＯＳトランジスタＮＭＴ３３が設けられる。レベルシフタ３３は、差動型レベルシフタであり、デコード信号Ｄｅｃｉ及びインバータ３２の出力信号（デコード信号Ｄｅｃｉの反転信号）が入力され、ノードＮ２２及びノードＮ２３から差動出力信号を出力する。ノードＮ２２から出力される差動出力ｃｏｎｉａがハイレベル（Ｖｄｄ）のとき、ノードＮ２３から出力される差動出力ｃｏｎｉｂがローレベル（負電圧Ｖｎ）である。ノードＮ２２から出力される差動出力ｃｏｎｉａがローレベル（負電圧Ｖｎ）のとき、ノードＮ２３から出力される差動出力ｃｏｎｉｂがハイレベル（Ｖｄｄ）である。
The
Ｐｃｈ ＭＯＳトランジスタＰＭＴ３２は、ソースに高電位側電源Ｖｄｄが供給され、ゲートにノードＮ２１から出力される信号が入力され、ドレインがノードＮ２２に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ３３は、ソースに高電位側電源Ｖｄｄが供給され、ゲートにデコード信号Ｄｅｃｉが入力され、ドレインがノードＮ２３に接続される。 In the Pch MOS transistor PMT32, the high potential side power supply Vdd is supplied to the source, the signal output from the node N21 is input to the gate, and the drain is connected to the node N22. In the Pch MOS transistor PMT33, the high potential side power supply Vdd is supplied to the source, the decode signal Deci is input to the gate, and the drain is connected to the node N23.
Ｎｃｈ ＭＯＳトランジスタＮＭＴ３２は、ドレインがノードＮ２２に接続され、ゲートがノードＮ２３に接続され、ソースに負電圧Ｖｎが電源として供給される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ３３は、ドレインがノードＮ２３に接続され、ゲートがノードＮ２２に接続され、ソースに負電圧Ｖｎが電源として供給される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ３２とＮｃｈ ＭＯＳトランジスタＮＭＴ３３は、クロスカップル回路を構成する。 The Nch MOS transistor NMT32 has a drain connected to the node N22, a gate connected to the node N23, and a source supplied with a negative voltage Vn. The Nch MOS transistor NMT33 has a drain connected to the node N23, a gate connected to the node N22, and a source supplied with the negative voltage Vn. Nch MOS transistor NMT32 and Nch MOS transistor NMT33 form a cross-coupled circuit.
スイッチ回路４は、ＳＰ４Ｔ高周波スイッチ回路である。スイッチ回路４は、複数の差動出力ｃｏｎ１ａ、ｃｏｎ１ｂ、・・・、ｃｏｎ４ａ、ｃｏｎ４ｂが入力され、アンテナを介して入力される共通高周波信号ＲＦ ＣＯＭを差動出力に基づいて高周波信号ＲＦ１、・・・、ＲＦ４のいずれか１つを選択出力する。選択出力された高周波信号は受信回路のＲＦ部（例えば、ＬＮＡ)に入力される。
The
図７に示すように、スイッチ回路４は、抵抗Ｒ１１、抵抗Ｒ１２、抵抗Ｒ１ｋ、抵抗Ｒ４１、抵抗Ｒ４２、抵抗Ｒ４ｋ、抵抗Ｒ１１１、抵抗Ｒ１１２、抵抗Ｒ１１ｊ、抵抗Ｒ１４１、抵抗Ｒ１４２、抵抗Ｒ１４ｊ、シャントトランジスタＳ１１、シャントトランジスタＳ１２、シャントトランジスタＳ１ｋ、シャントトランジスタＳ４１、シャントトランジスタＳ４２、シャントトランジスタＳ４ｋ、スル―トランジスタＴ１１、スル―トランジスタＴ１２、スル―トランジスタＴ１ｊ、スル―トランジスタＴ４１、スル―トランジスタＴ４２、及びスル―トランジスタＴ４ｊが設けられる。
As shown in FIG. 7, the
高周波信号ＲＦ１側と低電位側電源（接地電位）Ｖｓｓの間に、縦続接続されるｋ個のシャントトランジスタＳ１１、シャントトランジスタＳ１２、・・・、シャントトランジスタＳ１ｋが設けられる。高周波信号ＲＦ１側と共通高周波信号ＲＦ ＣＯＭ側の間に、縦続接続されるｊ個のスル―トランジスタＴ１１、スル―トランジスタＴ１２、・・・、スル―トランジスタＴ１ｊが設けられる。 Between the high-frequency signal RF1 side and the low-potential-side power supply (ground potential) Vss, k shunt transistors S11, shunt transistors S12,. Between the high-frequency signal RF1 side and the common high-frequency signal RFCOM side, j through-transistors T11, through-transistors T12,...
高周波信号ＲＦ４側と低電位側電源（接地電位）Ｖｓｓの間に、縦続接続されるｋ個のシャントトランジスタＳ４１、シャントトランジスタＳ４２、・・・、シャントトランジスタＳ４ｋが設けられる。高周波信号ＲＦ４側と共通高周波信号ＲＦ ＣＯＭ側の間に、縦続接続されるｊ個のスル―トランジスタＴ４１、スル―トランジスタＴ４２、・・・、スル―トランジスタＴ４ｊが設けられる。 Between the high-frequency signal RF4 side and the low-potential-side power supply (ground potential) Vss, k shunt transistors S41, shunt transistors S42,. Between the high-frequency signal RF4 side and the common high-frequency signal RFCOM side, j through-transistors T41, through-transistors T42,...
差動出力ｃｏｎ１ｂ側とシャントトランジスタＳ１１のゲートの間に抵抗Ｒ１１が設けられる。差動出力ｃｏｎ１ｂ側とシャントトランジスタＳ１２のゲートの間に抵抗Ｒ１２が設けられる。差動出力ｃｏｎ１ｂ側とシャントトランジスタＳ１ｋのゲートの間に抵抗Ｒ１ｋが設けられる。差動出力ｃｏｎ１ａ側とスル―トランジスタＴ１１のゲートの間に抵抗Ｒ１１１が設けられる。差動出力ｃｏｎ１ａ側とスル―トランジスタＴ１２のゲートの間に抵抗Ｒ１１２が設けられる。差動出力ｃｏｎ１ａ側とスル―トランジスタＴ１ｊのゲートの間に抵抗Ｒ１１ｊが設けられる。 A resistor R11 is provided between the differential output con1b side and the gate of the shunt transistor S11. A resistor R12 is provided between the differential output con1b side and the gate of the shunt transistor S12. A resistor R1k is provided between the differential output con1b side and the gate of the shunt transistor S1k. A resistor R111 is provided between the differential output con1a side and the gate of the through transistor T11. A resistor R112 is provided between the differential output con1a side and the gate of the through transistor T12. A resistor R11j is provided between the differential output con1a side and the gate of the through transistor T1j.
差動出力ｃｏｎ４ｂ側とシャントトランジスタＳ４１のゲートの間に抵抗Ｒ４１が設けられる。差動出力ｃｏｎ４ｂ側とシャントトランジスタＳ４２のゲートの間に抵抗Ｒ４２が設けられる。差動出力ｃｏｎ４ｂ側とシャントトランジスタＳ４ｋのゲートの間に抵抗Ｒ４ｋが設けられる。差動出力ｃｏｎ４ａ側とスル―トランジスタＴ４１のゲートの間に抵抗Ｒ１４１が設けられる。差動出力ｃｏｎ４ａ側とスル―トランジスタＴ４２のゲートの間に抵抗Ｒ１４２が設けられる。差動出力ｃｏｎ４ａ側とスル―トランジスタＴ４ｊのゲートの間に抵抗Ｒ１４ｊが設けられる。 A resistor R41 is provided between the differential output con4b side and the gate of the shunt transistor S41. A resistor R42 is provided between the differential output con4b side and the gate of the shunt transistor S42. A resistor R4k is provided between the differential output con4b side and the gate of the shunt transistor S4k. A resistor R141 is provided between the differential output con4a side and the gate of the through transistor T41. A resistor R142 is provided between the differential output con4a side and the gate of the through transistor T42. A resistor R14j is provided between the differential output con4a side and the gate of the through transistor T4j.
ここで、スイッチ回路４を構成するトランジスタの閾値電圧（Ｖｔｈ)は、例えば０（ゼロ）Ｖに設定される。差動出力ｃｏｎ１ｂがローレベル（負電圧Ｖｎ）、差動出力ｃｏｎ１ａがハイレベル（Ｖｄｄ）に設定されたとき、縦続接続されるｋ個のシャントトランジスタＳ１１、シャントトランジスタＳ１２、・・・、シャントトランジスタＳ１ｋがオフし、縦続接続されるｊ個のスル―トランジスタＴ１１、スル―トランジスタＴ１２、・・・、スル―トランジスタＴ１ｊがオンする。その結果、高周波信号ＲＦ１側（高周波信号ＲＦ１端子）と共通高周波信号ＲＦ ＣＯＭ側（共通高周波信号ＲＦ ＣＯＭ端子）の間が接続され、共通高周波信号ＲＦ ＣＯＭが高周波信号ＲＦ１として出力される。なお、差動出力ｃｏｎ１ｂがハイレベル（Ｖｄｄ）、差動出力ｃｏｎ１ａがローレベル（負電圧Ｖｎ）に設定されたとき、高周波信号ＲＦ１側と共通高周波信号ＲＦ ＣＯＭ側の間は接続されない。
Here, the threshold voltage (Vth) of the transistors constituting the
差動出力ｃｏｎ４ｂがローレベル（負電圧Ｖｎ）、差動出力ｃｏｎ４ａがハイレベル（Ｖｄｄ）に設定されたとき、縦続接続されるｋ個のシャントトランジスタＳ４１、シャントトランジスタＳ４２、・・・、シャントトランジスタＳ４ｋがオフし、縦続接続されるｊ個のスル―トランジスタＴ４１、スル―トランジスタＴ４２、・・・、スル―トランジスタＴ４ｊがオンする。その結果、高周波信号ＲＦ４側（高周波信号ＲＦ４端子）と共通高周波信号ＲＦ ＣＯＭ側（共通高周波信号ＲＦ ＣＯＭ端子）の間が接続され、共通高周波信号ＲＦ ＣＯＭが高周波信号ＲＦ４として出力される。なお、差動出力ｃｏｎ４ｂがハイレベル（Ｖｄｄ）、差動出力ｃｏｎ４ａがローレベル（負電圧Ｖｎ）に設定されたとき、高周波信号ＲＦ４側と共通高周波信号ＲＦ ＣＯＭ側の間は接続されない。 When the differential output con4b is set to a low level (negative voltage Vn) and the differential output con4a is set to a high level (Vdd), k shunt transistors S41, shunt transistors S42,. S4k is turned off, and j through-transistors T41, through-transistors T42,..., And through-transistor T4j connected in cascade are turned on. As a result, the high frequency signal RF4 side (high frequency signal RF4 terminal) and the common high frequency signal RF COM side (common high frequency signal RF COM terminal) are connected, and the common high frequency signal RF COM is output as the high frequency signal RF4. When the differential output con4b is set to the high level (Vdd) and the differential output con4a is set to the low level (negative voltage Vn), there is no connection between the high frequency signal RF4 side and the common high frequency signal RFCOM side.
次に、高周波半導体スイッチのウェークアップ動作について図８及び図９を参照して説明する。図８は高周波半導体スイッチのウェークアップ動作を示す図、図８（ａ）はスリープモード及び動作モードでの電流と周波数の関係を示す図、図８（ｂ）は動作モードとスリープモードでの電流変化を示す図、図８（ｃ）は負電圧Vnの時間変化を示す図である。図９は比較例の高周波半導体スイッチのウェークアップ動作を示す図、図９（ａ）はスリープモード及び動作モードでの電流と周波数の関係を示す図、図９（ｂ）は動作モードとスリープモードでの電流変化を示す図、図９（ｃ）は負電圧Vnの時間変化を示す図である。 Next, the wake-up operation of the high-frequency semiconductor switch will be described with reference to FIGS. 8 is a diagram showing the wake-up operation of the high-frequency semiconductor switch, FIG. 8A is a diagram showing the relationship between the current and the frequency in the sleep mode and the operation mode, and FIG. 8B is the current change in the operation mode and the sleep mode. FIG. 8 (c) is a diagram showing the time variation of the negative voltage Vn. FIG. 9 is a diagram showing the wake-up operation of the high-frequency semiconductor switch of the comparative example, FIG. 9A is a diagram showing the relationship between the current and frequency in the sleep mode and the operation mode, and FIG. 9B is the operation mode and the sleep mode. FIG. 9C is a diagram showing the time change of the negative voltage Vn.
図８（ａ）に示すように、高周波半導体スイッチ９０の動作モード時、発振回路１１のバイアス回路２１に電流（Ｉ１+Ｉ２）が流れて発振回路１１が高周波数の発振信号ＣＫａ、ＣＫｂを生成する。例えば、電流（Ｉ１+Ｉ２）が１００μＡであり、発振信号ＣＫａ及びＣＫｂが２ＭＨｚである。高周波半導体スイッチ９０のスリープモード時、発振回路１１のバイアス回路２１に電流Ｉ２が供給されて発振回路１１が低周波数の発振信号ＣＫａ及びＣＫｂを生成する。例えば電流Ｉ２が５μＡであり、発振信号ＣＫａ及びＣＫｂが２０ＫＨｚである。
As shown in FIG. 8A, when the high-
図８（ｂ）に示すように、高周波半導体スイッチ９０では、外部から高電位側電源Ｖｄｄが供給され、イネーブル状態の制御信号Ｓｃ３が発振回路１１のバイアス回路２１に入力される（時刻ｔ０）と発振回路１１が高周波数の発振信号ＣＫａ、ＣＫｂを発生する。このとき、チャージポンプが動作を開始し、LPF１３の出力電位が所望の値（−１．４V）に降下し始める。時刻ｔ１に所望の値に到達し、この時点で動作モードとなる。
As shown in FIG. 8B, in the high-
高周波半導体スイッチ９０を動作モードからスリープモードに変化させるためには、バイアス回路２１にディセーブル状態の制御信号Ｓｃ３を入力し発振回路１１に低周波数の発振信号ＣＫａ、ＣＫｂを発生させる。つまり、発振回路１１は動作モード及びスリープモードに発振動作を行う。
In order to change the high-
スリープモードにおいてもチャージポンプはクランプ回路１４やチャージポンプ回路１２などで発生するリーク電流を補うだけの電流供給能力を有しているため、図８（ｃ）が示すように、負電圧Vnは所望の電位を保持できる。
Even in the sleep mode, since the charge pump has a current supply capability sufficient to compensate for the leakage current generated in the
高周波半導体スイッチ９０をスリープモードから動作モードに変化させる（時刻ｔ３）には、バイアス回路２１にイネーブル状態の制御信号Ｓｃ３を入力し、発振回路１１に高周波数の発振信号CKa、CKｂを発生させる。
To change the high-
スリープモードにおいても負電圧Vnは所望の電位（−１．４V）を保持しているので、スリープモードから動作モードに瞬時に切り替ることができる。即ち、スリープモードから動作モードに切り替る時間を実質的にゼロにすることができる。 Even in the sleep mode, the negative voltage Vn maintains a desired potential (−1.4 V), so that the sleep mode can be instantaneously switched to the operation mode. That is, the time for switching from the sleep mode to the operation mode can be made substantially zero.
一方、図９（ａ）に示すように、比較例の高周波半導体スイッチでは、動作モード時にＮｃｈ ＭＯＳトランジスタＮＭＴ１１がオンして発振回路１１ａが高周波数の発振信号ＣＫａ及びＣＫｂを生成する。例えば、電流Ｉ１ａが１００μＡであり、発振信号ＣＫａ及びＣＫｂが２ＭＨｚである。スリープモード時、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１がオフして発振回路１１ａから発振信号ＣＫａ及びＣＫｂが出力されない。
On the other hand, as shown in FIG. 9A, in the high-frequency semiconductor switch of the comparative example, the Nch MOS transistor NMT11 is turned on in the operation mode, and the
図９（ｂ）に示すように、比較例の高周波半導体スイッチでは、時刻ｔ２において動作モードからスリープモードに移行すると、チャージポンプ回路１２が動作を停止するので負電圧Ｖｎは時間の経過と共に低電位側電源（接地電位）Ｖｓｓに漸近する。
As shown in FIG. 9B, in the high-frequency semiconductor switch of the comparative example, when the operation mode is shifted from the operation mode to the sleep mode at time t2, the
時刻ｔ３においてスリープモードから動作モードに移行すると、チャージポンプ回路１２が動作を再開し、LPF１３の出力電位は再び所望の値（−１．４）に向かって降圧を開始する。しかし、所望の値に到達するには時間（ｔｗｕ）が必要であり、時刻ｔ４において動作モードとなる。ここで時刻ｔ３と時刻ｔ４の間をウェークアップ時間ｔｗｕと呼称する。ウェークアップ時間ｔｗｕを小さくするには、発振回路１１ａの消費電流を大きくしなければならない。
When shifting from the sleep mode to the operation mode at time t3, the
つまり、比較例の高周波半導体スイッチでは、本実施形態の高周波半導体スイッチ９０と比較して、スリープモードから動作モードになるまでのウェークアップ時間を短縮することができない。また、発振回路の低消費電力化とウェークアップ時間の短縮化を両立することが困難である。
That is, in the high-frequency semiconductor switch of the comparative example, the wake-up time from the sleep mode to the operation mode cannot be shortened as compared with the high-
上述したように、本実施形態の高周波半導体スイッチ、端末装置では、高周波半導体スイッチ９０及び制御部９１が端末装置１００に設けられる。デコーダ１、電源回路２、ドライブ回路３、及びスイッチ回路４が高周波半導体スイッチ９０に設けられる。電源回路２には、発振回路１１、チャージポンプ回路１２、ＬＰＦ１３、及びクランプ回路１４が設けられる。発振回路１１には、バイアス回路２１、発振回路コア２２、及び出力バッファ２３が設けられる。発振回路１１は、高電位側電源Ｖｄｄが供給され、制御信号Ｓｃ３が入力されて発振信号ＣＫａ及びＣＫｂを生成する。高周波半導体スイッチ９０の動作モード時、バイアス回路２１はイネーブル状態の制御信号Ｓｃ３が入力されて電流（Ｉ１＋Ｉ２）を生成して、発振回路１１からは高周波数の発振信号ＣＫａ及びＣＫｂが出力される。高周波半導体スイッチ９０のスリープモード時、バイアス回路２１はディセーブル状態の制御信号Ｓｃ３が入力されて電流Ｉ２を生成して、発振回路１１からは低周波数の発振信号ＣＫａ及びＣＫｂが出力される。発振回路１１は、高周波半導体スイッチ９０の動作モード時及びスリープモード時に発振動作をする。
As described above, in the high-frequency semiconductor switch and terminal device of this embodiment, the high-
このため、スリープモードから動作モードになるまでのウェークアップ時間を大幅に短縮化することができる。また、発振回路の低消費電力化とウェークアップ時間の短縮化を両立することができる。 For this reason, the wake-up time from the sleep mode to the operation mode can be greatly shortened. Further, it is possible to achieve both reduction in power consumption of the oscillation circuit and reduction in wake-up time.
なお、本実施形態の高周波半導体スイッチ９０では、スイッチ回路４をＳＰ４Ｔ構成にしているが必ずしもこれに限定されるものではない。例えば、ＳＰｎＴ（ただし、ｎは２、３、５以上の整数）構成にしてもよい。この場合、デコーダ１及びドライブ回路３の構成を変更するのが好ましい。
In the high-
また、本実施形態の高周波半導体スイッチ９０では、チャージポンプ回路１２に縦続接続されるダイオードを用いているが必ずしもこれに限定されるものではない。例えば、ダイオード接続されるＭＯＳトランジスタを用いたＤｉｃｋｓｏｎ型チャージポンプ回路などを用いてもよい。
In the high-
また、本実施形態の高周波半導体スイッチ９０を端末装置１００に使用しているが必ずしもこれに限定されるものではない。例えば、通信装置や自動車などにも適用できる。
Moreover, although the high
（第二の実施形態）
次に、本発明の第二の実施形態に係る高周波半導体スイッチ、端末装置について、図面を参照して説明する。図１０は高周波半導体スイッチの構成を示すブロック図である。図１１は電源回路を示す回路図である。本実施形態では、電源回路で正電圧及び負電圧を生成している。
(Second embodiment)
Next, a high-frequency semiconductor switch and terminal device according to a second embodiment of the present invention will be described with reference to the drawings. FIG. 10 is a block diagram showing the configuration of the high-frequency semiconductor switch. FIG. 11 is a circuit diagram showing a power supply circuit. In the present embodiment, a positive voltage and a negative voltage are generated by the power supply circuit.
図１０に示すように、高周波半導体スイッチ９０ａには、デコーダ１、電源回路５、ドライブ回路３ａ、及びスイッチ回路４が設けられる。デコーダ１、電源回路５、ドライブ回路３ａ、及びスイッチ回路４は、同一基板（１チップ）上に形成され、ＳＯＩ基板上に形成されるＳＯＩ型ＭＯＳトランジスタから構成される。高周波半導体スイッチ９０ａは、通信の送信回路及び受信回路に適用され、ここでは携帯電話端末の送受信回路に使用される。
As shown in FIG. 10, the high-
電源回路５は、高電位側電源Ｖｄｄが供給され、制御部９１から出力される制御信号Ｓｃ３が入力され、正電圧Ｖｐ及び負電圧Ｖｎを発生する電圧発生回路である。電源回路５は、正電圧Ｖｐ及び負電圧Ｖｎを電源としてドライブ回路３に供給する。ここで、高電位側電源Ｖｄｄは高周波半導体スイッチ９０ａの外部から供給される。正電圧Ｖｐ及び負電圧Ｖｎは高周波半導体スイッチ９０ａの内部で生成され、正電圧Ｖｐは例えば３Ｖに設定され、負電圧Ｖｎは例えば−１．４Ｖに設定される。ここでは、高電位側電源Ｖｄｄ電圧と正電圧Ｖｐは、電圧値が異なる。
The
電源回路５には、図１１に示すように、発振回路１１、チャージポンプ回路１２、ＬＰＦ１３、クランプ回路１４、チャージポンプ回路４２、ＬＰＦ４３、及びクランプ回路４４が設けられる。
As shown in FIG. 11, the
発振回路１１は、高電位側電源Ｖｄｄが供給され、制御部９１から出力される制御信号Ｓｃ３が入力される。発振回路１１は、発振信号ＣＫａ及びＣＫｂを生成してチャージポンプ回路１２及び４２に出力する。
The
チャージポンプ回路４２は、図示していないが第一の実施形態のチャージポンプ回路１２と同様にダイオード及びコンデンサが複数設けられる。ただし、ダイオードのカソードとアノードの配置が第一の実施形態とは逆である。ＬＰＦフィルタ４３は、第一の実施形態のＬＰＦ１３と同様な構成を有し、チャージポンプ回路４２の出力信号の高周波成分をカットする。クランプ回路４４は、第一の実施形態のクランプ回路１４と同様な回路構成を有する。ただし、ダイオード接続されたＭＯＳトランジスタの段数が異なる。
Although not shown, the
スリープモード時、高周波半導体スイッチ９０ａは、発振回路１１が低周波数の発振信号ＣＫａ及びＣＫｂを発生する。チャージポンプ回路１２、ＬＰＦ１３、クランプ回路１４、チャージポンプ回路４２、ＬＰＦ４３、及びクランプ回路４４が動作し、クランプ回路１４から安定した負電圧Ｖｎが出力され、クランプ回路４４から安定した正電圧Ｖｐが出力される。
In the sleep mode, in the high
ドライブ回路３ａには、４つのレベルシフト回路３１ａ、・・・、３１ｄが設けられる。レベルシフト回路３１ａ、・・・、３１ｄには、高電位側電源Ｖｄｄ（第一の実施形態）の代わりに正電圧Ｖｐが電源として供給され、負電圧Ｖｎが電源として供給され、デコード信号Ｄｅｃ１、・・・、Ｄｅｃ４がそれぞれ入力される。ドライブ回路３ａは、第一の実施形態のドライブ回路３と同様な動作をする。
The
上述したように、本実施形態の高周波半導体スイッチ、端末装置では、高周波半導体スイッチ９０ａのスリープモード及び動作モードで発振回路１１が発振動作をしており、スリープモード時低周波数で発振動作し、動作モード時高周波数で発振動作している。このため、スリープモード及び動作モードで安定した正電圧Ｖｐ及び負電圧Ｖｎがドライブ回路３ａに供給される。
As described above, in the high-frequency semiconductor switch and terminal device of this embodiment, the
このため、スリープモードから動作モードになるまでのウェークアップ時間を大幅に短縮することができる。また、発振回路１１の低消費電力化とウェークアップ時間の短縮化を両立することができる。
For this reason, the wake-up time from the sleep mode to the operation mode can be greatly shortened. In addition, the power consumption of the
なお、本実施形態の高周波半導体スイッチ９０ａでは、外部から高電位側電源Ｖｄｄをデコーダ１及び電源回路５に供給しているが必ずしもこれに限定されるものではない。例えば、高電位側電源Ｖｄｄ１を電源回路５に供給し、高電位側電源Ｖｄｄ１よりも低電圧の高電位側電源Ｖｄｄ２をデコーダ１に供給してもよい。
In the high-
（第三の実施形態）
次に、本発明の第三の実施形態に係る高周波半導体スイッチ、端末装置について、図面を参照して説明する。図１２は高周波半導体スイッチの構成を示すブロック図である。図１３は電源回路を示す回路図である。図１４は反転昇圧回路を示す回路図である。本実施形態では、電源回路に設けられる反転昇圧回路を電源起動時に動作させてスタートアップ時間を低減している。
(Third embodiment)
Next, a high-frequency semiconductor switch and terminal device according to a third embodiment of the present invention will be described with reference to the drawings. FIG. 12 is a block diagram showing the configuration of the high-frequency semiconductor switch. FIG. 13 is a circuit diagram showing a power supply circuit. FIG. 14 is a circuit diagram showing an inverting booster circuit. In this embodiment, the inverting booster circuit provided in the power supply circuit is operated when the power supply is started to reduce the start-up time.
図１２に示すように、高周波半導体スイッチ９１には、デコーダ１、電源回路６、ドライブ回路３、及びスイッチ回路４が設けられる。デコーダ１、電源回路６、ドライブ回路３、及びスイッチ回路４は、同一基板（１チップ）上に形成され、ＳＯＩ基板上に形成されるＳＯＩ型ＭＯＳトランジスタから構成される。高周波半導体スイッチ９１は、通信の送信回路及び受信回路に適用され、ここでは携帯電話端末の送受信回路に使用される。
As shown in FIG. 12, the high-
電源回路６は、高電位側電源Ｖｄｄが供給され、制御部９１から出力される制御信号Ｓｃ３が入力され、負電圧Ｖｎを発生する負電圧発生回路である。電源回路６は、負電圧Ｖｎを電源としてドライブ回路３に供給する。
The
電源回路６には、図１３に示すように、発振回路１１、チャージポンプ回路１２、ＬＰＦ１３、クランプ回路１４、反転昇圧回路１５、及び電源起動検出回路１６が設けられる。
As shown in FIG. 13, the
電源起動検出回路１６は、高電位側電源Ｖｄｄの電圧を検出する。電源起動検出回路１６は、高周波半導体スイッチ９１に高電位側電源Ｖｄｄが供給される電源起動時、高電位側電源Ｖｄｄが所定の電圧値に達すると、イネーブル状態（例えば、ハイレベル）の検出信号Ｓｋ１を一定時間（ｔｓ）だけ反転昇圧回路１５に出力する。電源起動検出回路１６は、高電位側電源Ｖｄｄが所定の電圧値に達する前、高電位側電源Ｖｄｄが所定の電圧値に達してから所定時間経過後、及び高周波半導体スイッチ９１に高電位側電源Ｖｄｄが供給されないときなどは、ディセーブル状態（例えば、ローレベル）の検出信号Ｓｋ１を反転昇圧回路１５に出力する。
The power activation detection circuit 16 detects the voltage of the high potential side power source Vdd. When the high potential side power supply Vdd reaches a predetermined voltage value when the high potential side power supply Vdd is supplied to the high
反転昇圧回路１５は、イネーブル状態の検出信号Ｓｋ１が入力されると、スイッチ回路４が切り替え動作する前に一定時間（ｔｓ）だけ出力電圧Ｖｏ２（高電位側電源Ｖｄｄ電圧の反転電圧（−Ｖｄｄ））を発生してＬＰＦ１３に出力する。
When the detection signal Sk1 in the enable state is input, the inverting
反転昇圧回路１５は、図１４に示すように、コンデンサ２１、スイッチＳＷ１、及びスイッチＳＷ２が設けられる。
As shown in FIG. 14, the inverting
コンデンサＣ２１は、一端がノードＮ３１に接続され、他端がノードＮ３４に接続される。スイッチＳＷ１は、検出信号Ｓｋ１に基づいて、ノードＮ３１とノードＮ３２の間、或いはノードＮ３１とノードＮ３３の間を接続するＳＰＤＴ（single pole double throw）スイッチである。スイッチＳＷ２は、検出信号Ｓｋ１に基づいて、ノードＮ３４とノードＮ３５の間、或いはノードＮ３４とノードＮ３６の間を接続するＳＰＤＴスイッチである。ノードＮ３２は高電位側電源Ｖｄｄが供給される。ノードＮ３３は低電位側電源（接地電位）Ｖｓｓに接続される。ノードＮ３５は低電位側電源（接地電位）Ｖｓｓに接続される。ノードＮ３６から出力電圧Ｖｏ２が出力される。 Capacitor C21 has one end connected to node N31 and the other end connected to node N34. The switch SW1 is an SPDT (single pole double throw) switch that connects between the node N31 and the node N32 or between the node N31 and the node N33 based on the detection signal Sk1. The switch SW2 is an SPDT switch that connects between the node N34 and the node N35 or between the node N34 and the node N36 based on the detection signal Sk1. The node N32 is supplied with the high potential side power supply Vdd. The node N33 is connected to a low potential side power supply (ground potential) Vss. The node N35 is connected to a low potential side power supply (ground potential) Vss. Output voltage Vo2 is output from node N36.
検出信号Ｓｋ１がディセーブル状態（例えば、ローレベル）のとき、ノードＮ３１とノードＮ３２が接続され、ノードＮ３４とノードＮ３５が接続される。この結果、コンデンサＣ２１に電荷が蓄積される。 When the detection signal Sk1 is in a disabled state (for example, low level), the node N31 and the node N32 are connected, and the node N34 and the node N35 are connected. As a result, charges are accumulated in the capacitor C21.
検出信号Ｓｋ１がイネーブル状態（例えば、ハイレベル）のとき、ノードＮ３１とノードＮ３３が接続され、ノードＮ３４とノードＮ３６が接続される。この結果、コンデンサＣ２１に蓄積された電荷が放電され、ノードＮ３６側から出力電圧Ｖｏ２（高電位側電源Ｖｄｄ電圧の反転電圧（−Ｖｄｄ））が出力される。出力電圧Ｖｏ２は、ＬＰＦ１３で高周波成分がカットされ、クランプ回路１４で一定な電圧である負電圧Ｖｎにクランプされる。
When the detection signal Sk1 is in an enabled state (for example, high level), the node N31 and the node N33 are connected, and the node N34 and the node N36 are connected. As a result, the electric charge accumulated in the capacitor C21 is discharged, and the output voltage Vo2 (inversion voltage (−Vdd) of the high-potential-side power supply Vdd voltage) is output from the node N36 side. The high-frequency component of the output voltage Vo2 is cut by the
次に、高周波半導体スイッチのスタートアップ動作について図１５及び図１６を参照して説明する。図１５は高周波半導体スイッチのスタートアップ動作を示す図である。図１６は比較例の高周波半導体スイッチのスタートアップ動作を示す図である。 Next, the start-up operation of the high-frequency semiconductor switch will be described with reference to FIGS. FIG. 15 is a diagram showing the start-up operation of the high-frequency semiconductor switch. FIG. 16 is a diagram showing the start-up operation of the high-frequency semiconductor switch of the comparative example.
図１５に示すように、高周波半導体スイッチ９１では、外部から高電位側電源Ｖｄｄが供給され、高電位側電源Ｖｄｄが所定の電圧値（時刻ｔａ）に達すると、反転昇圧回路１５が動作を開始して出力電圧Ｖｏ２を出力する。発振回路１１及びチャージポンプ回路１２も動作を開始してチャージポンプ回路１２から出力電圧Ｖｏ１を出力する。反転昇圧回路１５は、発振回路１１及びチャージポンプ回路１２よりも高速動作し、一定時間（ｔｓ）動作するので、反転昇圧回路１５により時間ｔ１２経過後に負電圧Ｖｎは一定な値（−１．４Ｖ）となる。
As shown in FIG. 15, in the high
一定時間（ｔｓ）、時間ｔ１２、スイッチ回路４の切り替え動作を開始する時間ｔ１１（時刻ｔａから時刻ｔｅの時間）の関係は、
t11＞＞ts＞t12・・・・・・・・・・・・・・・・・・・式（３）
に設定される。この設定により、反転昇圧回路１５から発生する高周波信号ノイズがスイッチ回路４の切り替え動作に影響を与えることはない。
The relationship between the fixed time (ts), the time t12, and the time t11 (the time from time ta to time te) at which the switching operation of the
t11 >>ts> t12 ................................................ (3)
Set to With this setting, high-frequency signal noise generated from the inverting
一方、図１６に示すように、反転昇圧回路１５及び電源起動検出回路１６が設けられない比較例の高周波半導体スイッチでは、外部から高電位側電源Ｖｄｄが供給され、高電位側電源Ｖｄｄが所定の電圧値（時刻ｔａ）に達すると、発振回路１１が動作を開始して発振信号ＣＫａ及びＣＫｂを発生する。発振回路１１から発振信号ＣＫａ及びＣＫｂが入力されると、チャージポンプ回路１２が動作を開始して出力電圧Ｖｏ１を出力する。
On the other hand, as shown in FIG. 16, in the high-frequency semiconductor switch of the comparative example in which the inverting
発振回路１１及びチャージポンプ回路１２は、反転昇圧回路１５よりも低速動作するので、負電圧Ｖｎが一定な電圧（−１．４Ｖ）に達する時間ｔ１３（時刻ｔａから時刻ｔｆの時間）、時間ｔ１２の関係は、
t13＞＞t12・・・・・・・・・・・・・・・・・・・式（４）
となる。
Since the
t13 >> t12 ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ Formula (4)
It becomes.
つまり、比較例の高周波半導体スイッチではスタートアップ時間を短縮化することが困難である。これに対して、本実施形態の高周波半導体スイッチ９１では、反転昇圧回路１５及び電源起動検出回路１６を電源回路６に設けることにより、スタートアップ時間を大幅に短縮化することができる。
That is, it is difficult to shorten the start-up time with the high-frequency semiconductor switch of the comparative example. On the other hand, in the high-
上述したように、本実施形態の高周波半導体スイッチ、端末装置では、デコーダ１、電源回路６、ドライブ回路３、及びスイッチ回路４が高周波半導体スイッチ９１に設けられる。電源回路６には、発振回路１１、チャージポンプ回路１２、ＬＰＦ１３、クランプ回路１４、反転昇圧回路１５、及び電源起動検出回路１６が設けられる。電源起動検出回路１６は、高電位側電源Ｖｄｄが供給される電源起動時、高電位側電源Ｖｄｄが所定の電圧値に達すると、イネーブル状態の検出信号Ｓｋ１を一定時間（ｔｓ）だけ反転昇圧回路１５に出力する。反転昇圧回路１５は、イネーブル状態の検出信号Ｓｋ１を入力し、スイッチ回路４が切り替え動作する前に一定時間（ｔｓ）だけ出力電圧Ｖｏ２を出力する。
As described above, in the high-frequency semiconductor switch and terminal device of this embodiment, the
このため、高周波半導体スイッチ９１では、スタートアップ時間を大幅に短縮化することができる。また、反転昇圧回路１５から発生する高周波信号ノイズがスイッチ回路４の切り替え動作に影響を与えることはない。
For this reason, in the high
なお、実施形態では、高周波半導体スイッチをＭＯＳトランジスタで構成しているが必ずしもこれに限定されるものではない。例えば、ゲートが高誘電率を有する絶縁膜などから構成されるＭＩＳトランジスタで構成してもよい。高周波半導体スイッチを構成する回路を同一ＳＯＩ基板上（１チップ）に形成しているが必ずしもこれに限定されるものではない。別々のＳＯＩ基板上に形成してもよい。 In the embodiment, the high-frequency semiconductor switch is configured by a MOS transistor, but is not necessarily limited thereto. For example, the gate may be composed of a MIS transistor composed of an insulating film having a high dielectric constant. Although the circuit constituting the high-frequency semiconductor switch is formed on the same SOI substrate (one chip), it is not necessarily limited to this. You may form on a separate SOI substrate.
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
１ デコーダ
２、５、６ 電源回路
３、３ａ ドライブ回路
４ スイッチ回路
１１、１１ａ 発振回路
１２、４２ チャージポンプ回路
１３、４３ ＬＰＦ
１４、４４ クランプ回路
１５ 反転昇圧回路
１６ 電源起動検出回路
２１、２１ａ バイアス回路
２２ 発振回路コア
２３ 出力バッファ
３１ａ、３１ｄ、３１ｉ レベルシフト回路
３２ インバータ
３３ レベルシフタ
９０、９０ａ、９１ 高周波半導体スイッチ
９１ 制御部
１００ 端末装置
Ｃ１〜４、Ｃ１１〜１３、Ｃ２１ コンデンサ
ＣＫａ、ＣＫｂ 発振信号
ｃｏｎ１ａ、ｃｏｎ１ｂ、ｃｏｎ４ａ、ｃｏｎ４ｂ、ｃｏｎｉａ、ｃｏｎｉｂ 差動出力
Ｄ１〜３ ダイオード
Ｄｅｃ１〜４、Ｄｅｃｉ デコード信号
Ｉ１、Ｉ２ 電流
Ｎ１〜６、Ｎ１１〜１８、Ｎ２１〜２３、Ｎ３１〜３６ ノード
ＮＭＴ１、ＮＭＴ２、ＮＭＴ１１〜２２、ＮＭＴ３１〜３３、 Ｎｃｈ ＭＯＳトランジスタ
ＰＭＴ１１〜２２、ＰＭＴ３１〜３３ Ｐｃｈ ＭＯＳトランジスタ
Ｒ１、Ｒ１１、Ｒ１２、Ｒ３１、Ｒ３１ａ、Ｒ３２、Ｒ１ｋ、Ｒ４１、Ｒ４２、Ｒ４ｋ、Ｒ１１１、Ｒ１１２、Ｒ１１ｊ、Ｒ１４１、Ｒ１４２、Ｒ１４ｊ 抵抗
ＲＦ１〜４ 高周波信号
ＲＦＣＯＭ 共通高周波信号
Ｓ１１、Ｓ１２、Ｓ１ｋ、Ｓ４１、Ｓ４２、Ｓ４ｋ シャントトランジスタ
Ｓｃ１〜３ 制御信号
Ｓｋ１ 検出信号
ＳＷ１、ＳＷ２ スイッチ
ｔ０〜ｔ４、ｔｅ、ｔｆ 時刻
ｔ１１〜ｔ１３ 時間
ｔｗｕ ウェークアップ時間
Ｔ１１、Ｔ１２、Ｔ１ｊ、Ｔ４１、Ｔ４２、Ｔ４ｊ スル―トランジスタ
Ｖｄｄ 高電位側電源
Ｖｎ 負電圧
Ｖｏ１、Ｖｏ２ 出力電圧
Ｖｐ 正電圧
Ｖｓｓ 低電位側電源（接地電位）
1
14, 44 Clamp circuit 15 Inverting booster circuit 16 Power activation detection circuit 21, 21a Bias circuit 22 Oscillator circuit core 23 Output buffer 31a, 31d, 31i Level shift circuit 32 Inverter 33 Level shifters 90, 90a, 91 High-frequency semiconductor switch 91 Control unit 100 Terminal devices C1-4, C11-13, C21 Capacitors CKa, CKb Oscillation signals con1a, con1b, con4a, con4b, conia, conib Differential outputs D1-3 Diodes Dec1-4, Deci decode signals I1, I2 Currents N1-6 N11 to 18, N21 to 23, N31 to 36 Nodes NMT1, NMT2, NMT11 to 22, NMT31 to 33, Nch MOS transistors PMT11 to 22, PMT31 to 33 Pch MOS transistor R1, 11, R12, R31, R31a, R32, R1k, R41, R42, R4k, R111, R112, R11j, R141, R142, R14j Resistor RF1-4 RF signal RFCOM Common high frequency signal S11, S12, S1k, S41, S42, S4k Shunt transistors Sc1 to 3 Control signal Sk1 Detection signal SW1 and SW2 Switches t0 to t4, te, tf Time t11 to t13 Time wu Wake-up time T11, T12, T1j, T41, T42, T4j Through transistor Vdd High potential side power supply Vn Negative Voltage Vo1, Vo2 Output voltage Vp Positive voltage Vss Low potential side power supply (ground potential)
Claims (8)
前記第一の電圧が電源として供給されるレベルシフト回路を含み、レベルシフトされた差動信号を生成するドライブ回路と、
前記ドライブ回路から出力される前記差動信号に基づいて、ＲＦ共通信号端子とＲＦ信号端子の間を選択接続するスイッチ回路と、
を具備することを特徴とする高周波半導体スイッチ。 A high-potential-side power supply is supplied, and a first oscillation signal is generated by a control signal in an enabled state, and a second oscillation signal having a frequency lower than that of the first oscillation signal is generated by the control signal in a disabled state A power supply circuit having an oscillation circuit and generating a first voltage based on the first oscillation signal or the second oscillation signal;
A drive circuit including a level shift circuit to which the first voltage is supplied as a power supply, and generating a level-shifted differential signal;
A switch circuit that selectively connects between an RF common signal terminal and an RF signal terminal based on the differential signal output from the drive circuit;
A high-frequency semiconductor switch comprising:
前記第一のトランジスタは、第一の端子が前記高電位側電源に接続され、制御端子が第二の端子に接続され、
前記第二のトランジスタは、第一の端子が前記高電位側電源に接続され、制御端子が前記第一のトランジスタの制御端子に接続され、前記第一のトランジスタとカレントミラー回路を構成し、
前記第一の抵抗は、一端が前記第一のトランジスタの第二の端子に接続され、前記制御信号がイネーブル状態のときに一端から他端側へ第一の電流を流し、
前記第二の抵抗は、一端が前記第一のトランジスタの第二の端子に接続され、他端が低電位側電源に接続され、一端から他端側へ前記第一の電流よりも小さな第二の電流を流し、
前記第三のトランジスタは、第一の端子が前記第一の抵抗の他端に接続され、制御端子に前記制御信号が入力され、第二の端子が前記低電位側電源に接続され、
前記第四のトランジスタは、第一の端子が前記第二のトランジスタの第二の端子に接続され、制御端子が第一の端子に接続され、第二の端子が前記低電位側電源に接続され、
前記第一のトランジスタの第二の端子が前記発振回路コアの入力側に接続され、前記第四のトランジスタの第一の端子が前記発振回路コアの入力側に接続されることを特徴とする請求項１に記載の高周波半導体スイッチ。 The oscillation circuit includes a bias circuit provided with first to fourth transistors, a first resistor, and a second resistor, an oscillation circuit core, and an output buffer.
The first transistor has a first terminal connected to the high potential side power supply, a control terminal connected to a second terminal,
The second transistor has a first terminal connected to the high potential side power supply, a control terminal connected to the control terminal of the first transistor, and constitutes a current mirror circuit with the first transistor,
One end of the first resistor is connected to the second terminal of the first transistor, and when the control signal is in an enabled state, a first current flows from one end to the other end side,
The second resistor has one end connected to the second terminal of the first transistor, the other end connected to the low-potential side power supply, and a second current smaller than the first current from one end to the other end. Current of
In the third transistor, a first terminal is connected to the other end of the first resistor, the control signal is input to a control terminal, a second terminal is connected to the low potential side power source,
The fourth transistor has a first terminal connected to the second terminal of the second transistor, a control terminal connected to the first terminal, and a second terminal connected to the low potential power source. ,
The second terminal of the first transistor is connected to the input side of the oscillation circuit core, and the first terminal of the fourth transistor is connected to the input side of the oscillation circuit core. Item 2. The high-frequency semiconductor switch according to Item 1.
前記ドライブ回路は、前記第一の正電圧及び前記第一の負電圧が電源として供給され、
前記差動信号は、ハイレベルが前記第１の正電圧であり、ローレベルが前記第１の負電圧である
ことを特徴とする請求項１又は２に記載の高周波半導体スイッチ。 The power supply circuit generates a first positive voltage and a first negative voltage based on the first oscillation signal or the second oscillation signal,
The drive circuit is supplied with the first positive voltage and the first negative voltage as a power source,
The high-frequency semiconductor switch according to claim 1 or 2, wherein the differential signal has a high level as the first positive voltage and a low level as the first negative voltage.
ことを特徴とする請求項３に記載の高周波半導体スイッチ。 The power supply circuit is further provided with an inverting booster circuit that operates for a predetermined period when the high potential side power supply is activated to generate an inverted voltage of the high potential source voltage, and generates the first negative voltage from the inverted voltage. The high-frequency semiconductor switch according to claim 3.
前記高周波半導体スイッチを制御する制御信号を生成する制御部と、
を具備することを特徴とする端末装置。 A high-frequency semiconductor switch according to any one of claims 1 to 7,
A control unit for generating a control signal for controlling the high-frequency semiconductor switch;
A terminal device comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011281390A JP2013131979A (en) | 2011-12-22 | 2011-12-22 | High-frequency semiconductor switch and terminal device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011281390A JP2013131979A (en) | 2011-12-22 | 2011-12-22 | High-frequency semiconductor switch and terminal device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2013131979A true JP2013131979A (en) | 2013-07-04 |
Family
ID=48909209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011281390A Pending JP2013131979A (en) | 2011-12-22 | 2011-12-22 | High-frequency semiconductor switch and terminal device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2013131979A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106575962A (en) * | 2014-08-07 | 2017-04-19 | 天工方案公司 | Apparatus and methods for controlling radio frequency switches |
| WO2019009087A1 (en) * | 2017-07-06 | 2019-01-10 | 株式会社村田製作所 | Voltage supply circuit and high frequency circuit module |
| JP2019029943A (en) * | 2017-08-02 | 2019-02-21 | 株式会社インターフェイス | Electric field communication transceiver |
| CN117439384A (en) * | 2023-12-11 | 2024-01-23 | 中国科学院合肥物质科学研究院 | Self-adaptive IGBT active driving circuit of power electronic energy equipment |
-
2011
- 2011-12-22 JP JP2011281390A patent/JP2013131979A/en active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106575962A (en) * | 2014-08-07 | 2017-04-19 | 天工方案公司 | Apparatus and methods for controlling radio frequency switches |
| JP2017529752A (en) * | 2014-08-07 | 2017-10-05 | スカイワークス ソリューションズ, インコーポレイテッドSkyworks Solutions, Inc. | Apparatus and method for controlling a radio frequency switch |
| KR101913974B1 (en) * | 2014-08-07 | 2018-10-31 | 스카이워크스 솔루션즈, 인코포레이티드 | Apparatus and methods for controlling radio frequency switches |
| CN106575962B (en) * | 2014-08-07 | 2020-05-22 | 天工方案公司 | Apparatus and method for controlling radio frequency switch |
| WO2019009087A1 (en) * | 2017-07-06 | 2019-01-10 | 株式会社村田製作所 | Voltage supply circuit and high frequency circuit module |
| JPWO2019009087A1 (en) * | 2017-07-06 | 2020-04-09 | 株式会社村田製作所 | Voltage supply circuit and high frequency circuit module |
| US10931193B2 (en) | 2017-07-06 | 2021-02-23 | Murata Manufacturing Co., Ltd. | Voltage supply circuit and radio-frequency circuit module |
| JP2019029943A (en) * | 2017-08-02 | 2019-02-21 | 株式会社インターフェイス | Electric field communication transceiver |
| CN117439384A (en) * | 2023-12-11 | 2024-01-23 | 中国科学院合肥物质科学研究院 | Self-adaptive IGBT active driving circuit of power electronic energy equipment |
| CN117439384B (en) * | 2023-12-11 | 2024-03-12 | 中国科学院合肥物质科学研究院 | Self-adaptive IGBT active driving circuit of power electronic energy equipment |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5271210B2 (en) | Switch circuit | |
| JP2010103971A (en) | High-frequency semiconductor switch device | |
| US7839197B2 (en) | Level shift circuit | |
| JP4050096B2 (en) | High frequency switch circuit and mobile communication terminal device | |
| JP5400567B2 (en) | Semiconductor switch | |
| CN110299830B (en) | Voltage generator | |
| US8063675B2 (en) | Delay circuit including first and second internal delay circuits and a selection switch | |
| US20130029614A1 (en) | Systems, Methods, and Apparatuses for Negative-Charge-Pump-Based Antenna Switch Controllers Utilizing Battery Supplies | |
| JP5677930B2 (en) | Semiconductor switch and wireless device | |
| JP2011055099A (en) | Semiconductor switch | |
| JP2011151772A (en) | Semiconductor switch and wireless device | |
| JP2013131979A (en) | High-frequency semiconductor switch and terminal device | |
| US20120212281A1 (en) | Level shifter | |
| JP2008035560A (en) | High-frequency switching circuit | |
| JP5489957B2 (en) | Semiconductor switch | |
| US20150372591A1 (en) | Positive and negative potential generating circuit | |
| US8866466B2 (en) | Power generating circuit and switching circuit | |
| US11595029B2 (en) | Switch circuit | |
| JP5538610B2 (en) | Semiconductor switch | |
| KR20220067490A (en) | Delay circuit | |
| JP5685664B2 (en) | Semiconductor switch | |
| JP5524754B2 (en) | Positive / negative voltage logic output circuit and high-frequency switch circuit using the same | |
| JP2008306597A (en) | Level shift circuit and method, and control circuit for charge pump circuit using same | |
| CN112688712A (en) | Radio frequency device and voltage generating device thereof | |
| US9461630B1 (en) | Low current and high frequency oscillator circuit |