JP5685664B2 - Semiconductor switch - Google Patents

Semiconductor switch Download PDF

Info

Publication number
JP5685664B2
JP5685664B2 JP2014090351A JP2014090351A JP5685664B2 JP 5685664 B2 JP5685664 B2 JP 5685664B2 JP 2014090351 A JP2014090351 A JP 2014090351A JP 2014090351 A JP2014090351 A JP 2014090351A JP 5685664 B2 JP5685664 B2 JP 5685664B2
Authority
JP
Japan
Prior art keywords
circuit
potential
power supply
pair
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2014090351A
Other languages
Japanese (ja)
Other versions
JP2014158285A (en
Inventor
敏樹 瀬下
敏樹 瀬下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2014090351A priority Critical patent/JP5685664B2/en
Publication of JP2014158285A publication Critical patent/JP2014158285A/en
Application granted granted Critical
Publication of JP5685664B2 publication Critical patent/JP5685664B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Description

本発明は、半導体スイッチに関する。   The present invention relates to a semiconductor switch.

携帯電話機の高周波回路部においては、送信回路および受信回路が高周波信号用スイッチ回路を介して共通のアンテナに選択的に接続されるようになっている。従来、このような高周波信号用スイッチ回路のスイッチ素子には、化合物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）が用いられてきたが、近年、低コスト、小型化の要求から、シリコン基板上に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）に置き換えることが検討されている。   In the high-frequency circuit unit of the mobile phone, the transmission circuit and the reception circuit are selectively connected to a common antenna via a high-frequency signal switch circuit. Conventionally, a HEMT (High Electron Mobility Transistor) using a compound semiconductor has been used as a switch element of such a high-frequency signal switch circuit. Recently, however, there has been a demand for low cost and downsizing. Therefore, replacement with a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) formed on a silicon substrate has been studied.

ただし、通常のシリコン基板上に形成されたＭＯＳＦＥＴでは、ソースあるいはドレイン電極とシリコン基板との間の寄生容量が大きい。また、シリコンは半導体であることから、高周波信号の電力損失が大きいといった問題がある。そこで、高周波信号用スイッチ回路をＳＯＩ（Silicon On Insulator）基板上に形成する技術が提案されている（例えば、特許文献１参照）。   However, in a MOSFET formed on a normal silicon substrate, the parasitic capacitance between the source or drain electrode and the silicon substrate is large. Further, since silicon is a semiconductor, there is a problem that power loss of high-frequency signals is large. Therefore, a technique for forming a high-frequency signal switch circuit on an SOI (Silicon On Insulator) substrate has been proposed (see, for example, Patent Document 1).

特表２００９−２７４８７号公報Special table 2009-27487

本発明の実施形態は、ＦＥＴの端子間にかかる電圧を抑えつつ、高周波特性を向上できる半導体スイッチを提供する。   Embodiments of the present invention provide a semiconductor switch capable of improving high frequency characteristics while suppressing a voltage applied between terminals of an FET.

本発明の一態様によれば、電源入力部に供給される電源電圧よりも高電位な第１の電位と負の第２の電位とを生成する電圧生成回路と、入力信号が入力される信号入力部と、前記入力信号のハイレベルを前記第１の電位に変換する第１のレベルシフト回路と、前記入力信号のローレベルを前記第２の電位に変換する第２のレベルシフト回路と、を有する駆動回路と、前記駆動回路の出力により端子間の接続を切り替えるスイッチ部と、を備えたことを特徴とする半導体スイッチが提供される。前記第１のレベルシフト回路は、ソースがグランドに接続され、ゲートが一対の入力端子にそれぞれ接続された一対の第１のＮチャネル型ＦＥＴ（Field Effect Transistor）と、前記一対の第１のＮチャネル型ＦＥＴのドレインにそれぞれドレインが接続され、ソースに前記第１の電位が供給され、ゲートが互いに相手のドレインと接続された一対の第１のＰチャネル型ＦＥＴと、を有する。前記第２のレベルシフト回路は、ソースに前記第１の電位が供給され、ゲートが前記一対の第１のＰチャネル型ＦＥＴのドレインとそれぞれ接続された一対の第２のＰチャネル型ＦＥＴと、ソースが前記一対の第２のＰチャネル型ＦＥＴのドレインとそれぞれ接続され、ゲートに前記第１のバイアス電位Ｖｂ１が供給される一対の第３のＰチャネル型ＦＥＴと、ドレインが前記一対の第３のＰチャネル型ＦＥＴのドレインおよび一対の制御信号出力端子とそれぞれ接続され、ゲートに第２のバイアス電位Ｖｂ２が供給される一対の第２のＮチャネル型ＦＥＴと、ソースに前記第２の電位が供給され、ゲートが互いに相手のドレインと接続されると共に前記一対の第２のＮチャネル型ＦＥＴのソースとそれぞれ接続された一対の第３のＮチャネル型ＦＥＴと、を有する。前記第１のバイアス電位Ｖｂ１及び前記第２のバイアス電位Ｖｂ２は、０＜Ｖｂ１＜Ｖｂ２の関係を満たす。   According to one embodiment of the present invention, a voltage generation circuit that generates a first potential and a negative second potential that are higher than a power supply voltage supplied to a power supply input unit, and a signal to which an input signal is input An input unit; a first level shift circuit that converts a high level of the input signal to the first potential; a second level shift circuit that converts a low level of the input signal to the second potential; There is provided a semiconductor switch comprising: a drive circuit including: a switch unit that switches connection between terminals according to an output of the drive circuit. The first level shift circuit includes a pair of first N-channel FETs (Field Effect Transistors) each having a source connected to the ground and a gate connected to a pair of input terminals, and the pair of first N-type FETs. Each of the channel FETs has a pair of first P-channel FETs each having a drain connected to the drain, a source supplied with the first potential, and a gate connected to the other drain. The second level shift circuit includes a pair of second P-channel FETs each having a source supplied with the first potential and a gate connected to the drains of the pair of first P-channel FETs, A pair of third P-channel FETs whose sources are connected to the drains of the pair of second P-channel FETs, respectively, and whose gates are supplied with the first bias potential Vb1, and drains of the pair of third P-channel FETs. A pair of second N-channel FETs connected to the drain of each P-channel FET and a pair of control signal output terminals and supplied with a second bias potential Vb2 at the gate, and the second potential at the source And a pair of third N-channels whose gates are connected to each other's drains and connected to the sources of the pair of second N-channel FETs, respectively. It has a type FET, a. The first bias potential Vb1 and the second bias potential Vb2 satisfy the relationship 0 <Vb1 <Vb2.

本発明の実施形態によれば、ＦＥＴの端子間にかかる電圧を抑えつつ、高周波特性を向上させた半導体スイッチが提供される。   According to the embodiment of the present invention, a semiconductor switch having improved high frequency characteristics while suppressing a voltage applied between terminals of an FET is provided.

本発明の実施形態に係る半導体スイッチの構成を例示するブロック図である。It is a block diagram which illustrates the composition of the semiconductor switch concerning the embodiment of the present invention. 図１に表した半導体スイッチ１のスイッチ部２の構成を例示する回路図である。FIG. 2 is a circuit diagram illustrating a configuration of a switch unit 2 of the semiconductor switch 1 illustrated in FIG. 1. 図１に表した半導体スイッチ１のデコーダ回路５および駆動回路４の構成を例示する回路図である。FIG. 2 is a circuit diagram illustrating the configuration of a decoder circuit 5 and a drive circuit 4 of the semiconductor switch 1 illustrated in FIG. 1. レベルシフト回路の構成を例示する回路図である。It is a circuit diagram which illustrates the composition of a level shift circuit. 図１に表した半導体スイッチ１の電圧生成回路７の構成を例示する回路図である。FIG. 2 is a circuit diagram illustrating a configuration of a voltage generation circuit 7 of the semiconductor switch 1 illustrated in FIG. 1. 図１に表した半導体スイッチ１の電源制御回路６の構成を例示する回路図である。FIG. 2 is a circuit diagram illustrating a configuration of a power supply control circuit 6 of the semiconductor switch 1 illustrated in FIG. 1. 電圧生成回路の出力電位の時間変化を表すグラフ図である。It is a graph showing the time change of the output potential of a voltage generation circuit. レベルシフト回路のシミュレーションに用いる電圧生成回路の出力電位の時間変化を表すグラフ図である。It is a graph showing the time change of the output potential of the voltage generation circuit used for the simulation of the level shift circuit. 貫通電流の時間変化を表すグラフ図である。It is a graph showing the time change of a through current. 第１のレベルシフト回路の出力ＯＵＴ１Ａ、ＯＵＴ１Ｂの時間変化を表すグラフ図である。It is a graph showing the time change of outputs OUT1A and OUT1B of the first level shift circuit. 第２のレベルシフト回路の出力ＯＵＴ２Ａ、ＯＵＴ２Ｂの時間変化を表すグラフ図である。It is a graph showing the time change of outputs OUT2A and OUT2B of the second level shift circuit. ＰＭＯＳ Ｐ２１のゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓの時間変化を表すグラフ図である。It is a graph showing the time change of the gate-source voltage Vgs and the drain-source voltage Vds of PMOS P21. ＰＭＯＳ Ｐ２２のゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓの時間変化を表すグラフ図である。It is a graph showing the time change of the gate-source voltage Vgs and the drain-source voltage Vds of PMOS P22. ＮＭＯＳ Ｎ２３のゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓの時間変化を表すグラフ図である。It is a graph showing the time change of the gate-source voltage Vgs and the drain-source voltage Vds of NMOS N23. ＮＭＯＳ Ｎ２４のゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓの時間変化を表すグラフ図である。It is a graph showing the time change of the gate-source voltage Vgs and drain-source voltage Vds of NMOS N24. レベルシフト回路の他の構成を例示する回路図である。It is a circuit diagram which illustrates other composition of a level shift circuit. 電圧生成回路の出力電位の軌跡を例示する模式図である。It is a schematic diagram which illustrates the locus | trajectory of the output potential of a voltage generation circuit. 電源制御回路の他の構成を例示する回路図である。It is a circuit diagram which illustrates other composition of a power supply control circuit. 電源制御回路の他の構成を例示する回路図である。It is a circuit diagram which illustrates other composition of a power supply control circuit. 図１９に表した電源制御回路６ｂのパワーオンリセット回路３５の構成を例示する回路図である。FIG. 20 is a circuit diagram illustrating a configuration of a power-on reset circuit 35 of the power supply control circuit 6b illustrated in FIG. 19. 図１９に表した電源制御回路６ｂのパワーオンリセット回路３５の動作を表す模式図である。FIG. 20 is a schematic diagram illustrating an operation of a power-on reset circuit 35 of the power supply control circuit 6b illustrated in FIG. 19. 電源制御回路の他の構成を例示する回路図である。It is a circuit diagram which illustrates other composition of a power supply control circuit. 電源制御回路の他の構成を例示する回路図である。It is a circuit diagram which illustrates other composition of a power supply control circuit. 電源制御回路の他の構成を例示する回路図である。It is a circuit diagram which illustrates other composition of a power supply control circuit.

以下、本発明の実施形態について図面を参照して詳細に説明する。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
Note that, in the present specification and each drawing, the same elements as those described above with reference to the previous drawings are denoted by the same reference numerals, and detailed description thereof is omitted as appropriate.

図１は、本発明の実施形態に係る半導体スイッチの構成を例示するブロック図である。 図１に表したように、半導体スイッチ１は、スイッチ部２、駆動回路４、デコーダ回路５、電源制御回路６、電圧生成回路７、及び電源端子８を備える。そして、これらを同一基板に形成して、１チップ化した構造を備える。例えば、ＳＯＩ基板に形成する。   FIG. 1 is a block diagram illustrating the configuration of a semiconductor switch according to an embodiment of the invention. As shown in FIG. 1, the semiconductor switch 1 includes a switch unit 2, a drive circuit 4, a decoder circuit 5, a power supply control circuit 6, a voltage generation circuit 7, and a power supply terminal 8. And these are formed in the same board | substrate and the structure made into one chip is provided. For example, it is formed on an SOI substrate.

マルチモード・マルチバンド無線機器などには、例えばＳＰ８Ｔ（Single-Pole ８-Throw）のような多ポートのスイッチ部が用いられる。
半導体スイッチ１は、マルチモード・マルチバンド無線機器などに用いることのできる多ポートの半導体スイッチである。 For a multimode / multiband wireless device, for example, a multi-port switch unit such as SP8T (Single-Pole 8-Throw) is used.
The semiconductor switch 1 is a multi-port semiconductor switch that can be used in a multimode / multiband wireless device or the like.

スイッチ部２は、端子間の接続を切り替える。図１においては、スイッチ部２は、ＳＰ８Ｔであり、アンテナ端子ＡＮＴと、８つの高周波端子ＲＦ１〜ＲＦ８との間の接続を切り替える。なお、スイッチ部２は、例えばＭＯＳＦＥＴにより構成することができる。   The switch unit 2 switches the connection between the terminals. In FIG. 1, the switch part 2 is SP8T, and switches the connection between the antenna terminal ANT and the eight high-frequency terminals RF1 to RF8. In addition, the switch part 2 can be comprised by MOSFET, for example.

図２は、図１に表した半導体スイッチ１のスイッチ部２の構成を例示する回路図である。
図２に表したように、アンテナ端子ＡＮＴと、各高周波端子ＲＦ１〜ＲＦ８との間には、スイッチ回路１０ａ〜１０ｈがそれぞれ接続されている。
スイッチ回路１０ａ〜１０ｈのそれぞれは、ｎ段（ｎは自然数）のスルーＦＥＴ（Field Effect Transistor）、ｍ段（ｍは自然数）のシャントＦＥＴ、及び高周波漏洩防止用の抵抗を有する。 FIG. 2 is a circuit diagram illustrating the configuration of the switch unit 2 of the semiconductor switch 1 illustrated in FIG.
As shown in FIG. 2, switch circuits 10a to 10h are connected between the antenna terminal ANT and the high frequency terminals RF1 to RF8, respectively.
Each of the switch circuits 10a to 10h includes an n-stage (n is a natural number) through FET (Field Effect Transistor), an m-stage (m is a natural number) shunt FET, and a resistor for preventing high-frequency leakage.

アンテナ端子ＡＮＴと高周波端子ＲＦ１との間には、スイッチ回路１０ａのスルーＦＥＴ Ｔ１１、Ｔ１２、・・・、Ｔ１ｎが直列に接続されている。高周波端子ＲＦ１と接地との間には、スイッチ回路１０ａのシャントＦＥＴ Ｓ１１、Ｓ１２、・・・、Ｓ１ｍが直列に接続されている。   The through FETs T11, T12,..., T1n of the switch circuit 10a are connected in series between the antenna terminal ANT and the high frequency terminal RF1. The shunt FETs S11, S12,..., S1m of the switch circuit 10a are connected in series between the high frequency terminal RF1 and the ground.

高周波端子ＲＦ１に接続されたスイッチ回路１０ａのスルーＦＥＴ Ｔ１１、Ｔ１２、・・・、Ｔ１ｎのゲートは、それぞれ高周波漏洩防止用の抵抗ＲＴ１１、ＲＴ１２、・・・、ＲＴ１ｎを介して、制御端子Ｃｏｎ１ａと接続されている。制御端子Ｃｏｎ１ａは、駆動回路４と接続されている。抵抗ＲＴ１１、ＲＴ１２、・・・、ＲＴ１ｎは、それぞれ高周波信号が駆動回路４に漏洩しない程度の高い抵抗値を有する。   The through FETs T11, T12,..., T1n of the switch circuit 10a connected to the high frequency terminal RF1 are connected to the control terminal Con1a via resistors RT11, RT12,. It is connected. The control terminal Con1a is connected to the drive circuit 4. Each of the resistors RT11, RT12,..., RT1n has a high resistance value such that a high-frequency signal does not leak to the drive circuit 4.

高周波端子ＲＦ１に接続されたスイッチ回路１０ａのシャントＦＥＴ Ｓ１１、Ｓ１２、・・・、Ｓ１ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ１１、ＲＳ１２、・・・、ＲＳ１ｍを介して、制御端子Ｃｏｎ１ｂと接続されている。制御端子Ｃｏｎ１ｂは、駆動回路４と接続されている。抵抗ＲＳ１１、ＲＳ１２、・・・、ＲＳ１ｍは、それぞれ高周波信号が駆動回路４に漏洩しない程度の高い抵抗値を有する。   The gates of the shunt FETs S11, S12,..., S1m of the switch circuit 10a connected to the high frequency terminal RF1 are respectively connected to the control terminal Con1b via the resistors RS11, RS12,. Connected with. The control terminal Con1b is connected to the drive circuit 4. Each of the resistors RS11, RS12,..., RS1m has a high resistance value such that a high-frequency signal does not leak to the drive circuit 4.

アンテナ端子ＡＮＴと各高周波端子ＲＦ２〜ＲＦ８との間には、同様にスイッチ回路１０ｂ〜１０ｈのスルーＦＥＴがそれぞれ接続されている。各高周波端子ＲＦ２〜ＲＦ８と接地との間には、スイッチ回路１０ｂ〜１０ｈのシャントＦＥＴがそれぞれ接続されている。   Similarly, through FETs of the switch circuits 10b to 10h are connected between the antenna terminal ANT and the high frequency terminals RF2 to RF8, respectively. The shunt FETs of the switch circuits 10b to 10h are connected between the high frequency terminals RF2 to RF8 and the ground, respectively.

各高周波端子ＲＦ２〜ＲＦ８に接続されたスイッチ回路１０ｂ〜１０ｈのスルーＦＥＴのゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ２ａ〜Ｃｏｎ８ａと接続されている。制御端子Ｃｏｎ２ａ〜Ｃｏｎ８ａは、それぞれ駆動回路４と接続されている。   The gates of the through FETs of the switch circuits 10b to 10h connected to the high frequency terminals RF2 to RF8 are connected to the control terminals Con2a to Con8a via resistors for preventing high frequency leakage. The control terminals Con2a to Con8a are each connected to the drive circuit 4.

各高周波端子ＲＦ２〜ＲＦ８に接続されたスイッチ回路１０ｂ〜１０ｈのシャントＦＥＴのゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ２ｂ〜Ｃｏｎ８ｂと接続されている。制御端子Ｃｏｎ２ｂ〜Ｃｏｎ８ｂは、それぞれ駆動回路４と接続されている。   The gates of the shunt FETs of the switch circuits 10b to 10h connected to the high frequency terminals RF2 to RF8 are connected to the control terminals Con2b to Con8b via high-frequency leakage prevention resistors. The control terminals Con2b to Con8b are each connected to the drive circuit 4.

例えば、高周波端子ＲＦ１とアンテナ端子ＡＮＴとの間を導通するためには、高周波端子ＲＦ１とアンテナ端子ＡＮＴとの間のｎ段直列接続スルーＦＥＴ Ｔ１１〜Ｔ１ｎをオンとし、高周波端子ＲＦ１と接地との間のｍ段直列接続シャントＦＥＴ Ｓ１１〜Ｓ１ｍをオフとする。同時に他の各高周波端子ＲＦ２〜ＲＦ８とアンテナ端子ＡＮＴとの間のスルーＦＥＴをすべてオフとし、他の各高周波端子ＲＦ２〜ＲＦ８と接地との間のシャントＦＥＴをすべてオンとすればよい。   For example, in order to conduct between the high frequency terminal RF1 and the antenna terminal ANT, the n-stage series connection through FETs T11 to T1n between the high frequency terminal RF1 and the antenna terminal ANT are turned on, and the high frequency terminal RF1 and the ground are connected to each other. The m-stage series-connected shunt FETs S11 to S1m are turned off. At the same time, all the through FETs between the other high frequency terminals RF2 to RF8 and the antenna terminal ANT may be turned off, and all the shunt FETs between the other high frequency terminals RF2 to RF8 and the ground may be turned on.

すなわち、上記の場合、制御端子Ｃｏｎ１ａにはオン電位Ｖｏｎ、制御端子Ｃｏｎ２ｂ〜Ｃｏｎ８ｂにはオン電位Ｖｏｎ、制御端子Ｃｏｎ１ｂにはオフ電位Ｖｏｆｆ、制御端子Ｃｏｎ２ａ〜Ｃｏｎ８ａにはオフ電位Ｖｏｆｆの電位が与えられる。オン電位Ｖｏｎは、各ＦＥＴが導通状態となりそのオン抵抗が十分小さい値になるゲート電位であり、オフ電位Ｖｏｆｆは各ＦＥＴが遮断状態となり高周波信号が重畳しても遮断状態を十分維持できるゲート電位である。各ＦＥＴの閾値電圧Ｖｔｈは例えば０Ｖである。   That is, in the above case, the control terminal Con1a is supplied with the ON potential Von, the control terminals Con2b to Con8b are supplied with the ON potential Von, the control terminal Con1b is supplied with the OFF potential Voff, and the control terminals Con2a to Con8a are supplied with the OFF potential Voff. . The on-potential Von is a gate potential at which each FET becomes conductive and the on-resistance becomes a sufficiently small value, and the off-potential Voff is a gate potential that can sufficiently maintain the cut-off state even when each FET is in a cut-off state and a high frequency signal is superimposed. It is. The threshold voltage Vth of each FET is, for example, 0V.

オン電位Ｖｏｎが所望の電位（例えば３．５Ｖ）よりも低いと導通状態のＦＥＴのオン抵抗が高くなり、挿入損失が劣化すると共に、導通状態のＦＥＴで発生する歪（オン歪）が増大する。また、オフ電位Ｖｏｆｆが所望の電位（例えば−１．５Ｖ）よりも高いと、最大許容入力電力が下がると共に、規定入力時に遮断状態のＦＥＴで発生する歪（オフ歪）が増大する。
ただし、オン電位Ｖｏｎが高すぎたり、オフ電位Ｖｏｆｆが低すぎるとＦＥＴの耐圧を超えてしまうので、オン電位Ｖｏｎおよびオフ電位Ｖｏｆｆには最適な範囲がある。 When the on-potential Von is lower than a desired potential (for example, 3.5 V), the on-resistance of the conducting FET is increased, the insertion loss is deteriorated, and the distortion (on-strain) generated in the conducting FET is increased. . Further, when the off potential Voff is higher than a desired potential (for example, −1.5 V), the maximum allowable input power is reduced and the distortion (off distortion) generated in the cutoff FET at the time of the specified input is increased.
However, if the on-potential Von is too high or the off-potential Voff is too low, the breakdown voltage of the FET is exceeded, so there is an optimum range for the on-potential Von and the off-potential Voff.

スイッチ部２の各ＦＥＴのゲート電位を制御する制御信号は、図１に表した制御回路部３で生成される。
制御回路部３は、端子ＩＮに入力される端子切替信号をデコードするデコーダ回路５、スイッチ部２を駆動するための駆動回路４、電圧生成回路７などから構成されている。 A control signal for controlling the gate potential of each FET of the switch unit 2 is generated by the control circuit unit 3 shown in FIG.
The control circuit unit 3 includes a decoder circuit 5 that decodes a terminal switching signal input to the terminal IN, a drive circuit 4 for driving the switch unit 2, a voltage generation circuit 7, and the like.

図３は、図１に表した半導体スイッチ１のデコーダ回路５および駆動回路４の構成を例示する回路図である。
図３に表したように、端子切替信号は、デコーダ回路５ａによりデコードされ、反転・非反転信号生成回路５ｂを介して、駆動回路４を制御する。なお、半導体スイッチ１においては、ＳＰ８Ｔのスイッチ部２を備えている。そのため、デコーダ回路５ａは、３ビットの端子切替信号をデコードしている。 FIG. 3 is a circuit diagram illustrating the configuration of the decoder circuit 5 and the drive circuit 4 of the semiconductor switch 1 shown in FIG.
As shown in FIG. 3, the terminal switching signal is decoded by the decoder circuit 5a and controls the drive circuit 4 via the inversion / non-inversion signal generation circuit 5b. The semiconductor switch 1 includes an SP8T switch unit 2. Therefore, the decoder circuit 5a decodes the 3-bit terminal switching signal.

駆動回路４は、８つのレベルシフト回路２０ａ〜２０ｈが並置された構成である。駆動回路４は、高電位端子９、低電位端子９ａを有する。高電位端子９には、電源端子８に供給される電源電圧Ｖｄｄよりも高い第１の電位Ｖｐが供給される。低電位端子９ａには、負の第２の電位Ｖｎが供給される。   The drive circuit 4 has a configuration in which eight level shift circuits 20a to 20h are juxtaposed. The drive circuit 4 has a high potential terminal 9 and a low potential terminal 9a. The high potential terminal 9 is supplied with a first potential Vp higher than the power supply voltage Vdd supplied to the power supply terminal 8. A negative second potential Vn is supplied to the low potential terminal 9a.

なお、レベルシフト回路２０ａ〜２０ｈは差動回路であるため、デコーダ回路５ａと駆動回路４との間に、反転・非反転信号生成回路５ｂが設けられている。また、他の回路部、例えば駆動回路４の前段のデコーダ回路５ａなどには電位Ｖｄｄ１の電源が供給される。ここで、電位Ｖｄｄ１は、例えば１．８Ｖであり、図示しないレギュレータにより供給される。また、電位Ｖｄｄ１は電源電圧Ｖｄｄと同じでもよい。   Since the level shift circuits 20 a to 20 h are differential circuits, an inversion / non-inversion signal generation circuit 5 b is provided between the decoder circuit 5 a and the drive circuit 4. Further, the power of the potential Vdd1 is supplied to other circuit portions, for example, the decoder circuit 5a in the previous stage of the drive circuit 4. Here, the potential Vdd1 is 1.8 V, for example, and is supplied by a regulator (not shown). The potential Vdd1 may be the same as the power supply voltage Vdd.

図４は、レベルシフト回路の構成を例示する回路図である。
図４においては、駆動回路４を構成するレベルシフト回路２０の回路図を表わしている。
駆動回路４は、レベルシフト回路２０と同一構成のレベルシフト回路２０ａ〜２０ｈにより構成される。 FIG. 4 is a circuit diagram illustrating the configuration of the level shift circuit.
FIG. 4 shows a circuit diagram of the level shift circuit 20 constituting the drive circuit 4.
The drive circuit 4 includes level shift circuits 20 a to 20 h having the same configuration as the level shift circuit 20.

レベルシフト回路２０は、第１のレベルシフト回路２１と第２のレベルシフト回路２２とを有する。第１のレベルシフト回路２１は、一対のＮチャンネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）Ｎ１１、Ｎ１２と、一対のＰチャンネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳ）Ｐ１１、Ｐ１２とを有する。第２のレベルシフト回路２２は、一対のＰＭＯＳ Ｐ２１、Ｐ２２と、一対のＮＭＯＳ Ｎ２３、Ｎ２４とを有する。   The level shift circuit 20 includes a first level shift circuit 21 and a second level shift circuit 22. The first level shift circuit 21 includes a pair of N-channel MOSFETs (hereinafter referred to as NMOS) N11 and N12 and a pair of P-channel MOSFETs (hereinafter referred to as PMOS) P11 and P12. The second level shift circuit 22 has a pair of PMOSs P21 and P22 and a pair of NMOSs N23 and N24.

ＮＭＯＳ Ｎ１１、Ｎ１２のソースは、それぞれ接地に接続されている。ＮＭＯＳ Ｎ１１、Ｎ１２のゲートはそれぞれ入力端子ＩＮＡ、ＩＮＢを介して図示されない前段のデコーダ回路に接続されている。   The sources of NMOS N11 and N12 are each connected to ground. The gates of the NMOSs N11 and N12 are connected to a preceding decoder circuit (not shown) via input terminals INA and INB, respectively.

ＮＭＯＳ Ｎ１１、Ｎ１２のドレインは、それぞれＰＭＯＳ Ｐ１１、Ｐ１２のドレインと接続されている。ＰＭＯＳ Ｐ１１、Ｐ１２のそれぞれのソースには、高電位端子９を介して、電圧生成回路７から第１の電位Ｖｐが供給される。ＰＭＯＳ Ｐ１１のゲートは、ＰＭＯＳ Ｐ１２のドレインと接続され、これらは第１のレベルシフト回路２１の差動出力の一方のラインＯＵＴ１Ｂに接続されている。ＰＭＯＳ Ｐ１２のゲートは、ＰＭＯＳ Ｐ１１のドレインと接続され、これらは第１のレベルシフト回路２１の差動出力の他方のラインＯＵＴ１Ａに接続されている。   The drains of the NMOSs N11 and N12 are connected to the drains of the PMOSs P11 and P12, respectively. The first potential Vp is supplied from the voltage generation circuit 7 to the sources of the PMOSs P11 and P12 via the high potential terminal 9. The gate of the PMOS P11 is connected to the drain of the PMOS P12, which is connected to one line OUT1B of the differential output of the first level shift circuit 21. The gate of the PMOS P12 is connected to the drain of the PMOS P11, which is connected to the other line OUT1A of the differential output of the first level shift circuit 21.

上記ラインＯＵＴ１Ａ、ＯＵＴ１Ｂはそれぞれ第２のレベルシフト回路２２のＰＭＯＳ Ｐ２１、Ｐ２２のゲートに接続される。ラインＯＵＴ１Ａ、ＯＵＴ１Ｂを介して第１のレベルシフト回路２１の出力は、第２のレベルシフト回路２２へ入力される。ＰＭＯＳ Ｐ２１、Ｐ２２のそれぞれのソースには、高電位端子９を介して、電圧生成回路７から第１の電位Ｖｐが供給される。   The lines OUT1A and OUT1B are connected to the gates of the PMOSs P21 and P22 of the second level shift circuit 22, respectively. The output of the first level shift circuit 21 is input to the second level shift circuit 22 via the lines OUT1A and OUT1B. The first potential Vp is supplied from the voltage generation circuit 7 to the sources of the PMOSs P21 and P22 via the high potential terminal 9.

ＰＭＯＳ Ｐ２１のドレインは、ＮＭＯＳ Ｎ２３のドレインと接続され、これらの接続ノードは出力端子ＯＵＴ２Ａに接続されている。ＰＭＯＳ Ｐ２２のドレインはＮＭＯＳ Ｎ２４のドレインと接続され、これらの接続ノードは出力端子ＯＵＴ２Ｂに接続されている。出力端子ＯＵＴ２Ａ、ＯＵＴ２Ｂを介して前述したオン電位Ｖｏｎ、オフ電位Ｖｏｆｆが、図２に表したスイッチ部２のスルーＦＥＴ、シャントＦＥＴのゲートに供給される。   The drain of the PMOS P21 is connected to the drain of the NMOS N23, and these connection nodes are connected to the output terminal OUT2A. The drain of the PMOS P22 is connected to the drain of the NMOS N24, and these connection nodes are connected to the output terminal OUT2B. The above-described on potential Von and off potential Voff are supplied to the gates of the through FET and shunt FET of the switch unit 2 shown in FIG. 2 via the output terminals OUT2A and OUT2B.

第１のレベルシフト回路２１の差動入力ＩＮＡ、ＩＮＢの入力レベルは例えばハイレベルが１．８Ｖ、ローレベルが０Ｖであり、図示されない前段のデコーダ回路から供給される。高電位端子９には、第１の電位Ｖｐとして、例えば３．５Ｖが供給される。   The input levels of the differential inputs INA and INB of the first level shift circuit 21 are, for example, a high level of 1.8V and a low level of 0V, which are supplied from a preceding decoder circuit (not shown). For example, 3.5 V is supplied to the high potential terminal 9 as the first potential Vp.

例えば、ＩＮＡにハイレベル（１．８Ｖ）、ＩＮＢにローレベル（０Ｖ）が入力すると、ラインＯＵＴ１Ａの電位はローレベル（０Ｖ）になり、ラインＯＵＴ１Ｂの電位は、第１の電位Ｖｐと等しい３．５Ｖになる。すなわち、第１のレベルシフト回路２１における出力振幅は０〜Ｖｐの３．５Ｖ程度となる。   For example, when a high level (1.8V) is input to INA and a low level (0V) is input to INB, the potential of the line OUT1A becomes low level (0V), and the potential of the line OUT1B is equal to the first potential Vp 3 .5V. That is, the output amplitude in the first level shift circuit 21 is about 3.5V, 0 to Vp.

第２のレベルシフト回路２２は、第１のレベルシフト回路２１の出力信号を入力とする。高電位端子９には、第１のレベルシフト回路２１と同様第１の電位Ｖｐとして、例えば３．５Ｖが供給され、低電位端子９ａには、負の第２の電位Ｖｎとして、例えば−１．５Ｖが供給される。   The second level shift circuit 22 receives the output signal of the first level shift circuit 21 as an input. For example, 3.5 V is supplied to the high potential terminal 9 as the first potential Vp as in the first level shift circuit 21, and as the negative second potential Vn to the low potential terminal 9 a, for example, −1. .5V is supplied.

例えば、ラインＯＵＴ１Ａがローレベル（０Ｖ）、ラインＯＵＴ１Ｂがハイレベル（３．５Ｖ）とすると、出力端子ＯＵＴ２Ａの電位は、第１の電位Ｖｐと等しい３．５Ｖになり、出力端子ＯＵＴ２Ｂの電位は、第２の電位Ｖｎと等しい−１．５Ｖになる。したがって、オン電位Ｖｏｎとして３．５Ｖを、オフ電位Ｖｏｆｆとして−１．５Ｖを、図２に示すスイッチ部２のスルーＦＥＴ、シャントＦＥＴのゲートに供給することができ、スイッチ部２が駆動される。   For example, when the line OUT1A is at a low level (0V) and the line OUT1B is at a high level (3.5V), the potential of the output terminal OUT2A is 3.5V that is equal to the first potential Vp, and the potential of the output terminal OUT2B is , −1.5V which is equal to the second potential Vn. Therefore, 3.5 V as the ON potential Von and −1.5 V as the OFF potential Voff can be supplied to the through FET and the gate of the shunt FET shown in FIG. 2, and the switch portion 2 is driven. .

すなわち、第１のレベルシフト回路２１は、入力のハイレベルがＶｄｄ１、ローレベルが０Ｖである差動入力信号を、ハイレベルが第１の電位Ｖｐ、ローレベルが０Ｖ（接地電位）の差動信号として出力する。すなわち、ハイレベルの電位を第１の電位Ｖｐに変換する。また第２のレベルシフト回路２２は、その出力レベルをハイレベルが第１の電位Ｖｐ、ローレベルが第２の電位Ｖｎの差動信号として出力する。すなわちローレベルの電位を第２の電位Ｖｎに変換する。   That is, the first level shift circuit 21 receives a differential input signal having an input high level of Vdd1 and a low level of 0V as a differential signal having a high level of the first potential Vp and a low level of 0V (ground potential). Output as a signal. That is, the high level potential is converted to the first potential Vp. The second level shift circuit 22 outputs the output level as a differential signal having a high level as the first potential Vp and a low level as the second potential Vn. That is, the low level potential is converted to the second potential Vn.

従って、レベルシフト回路２０は、入力のハイレベルがＶｄｄ１、ローレベルが０Ｖである差動入力信号を、ハイレベルが第１の電位Ｖｐ、ローレベルが第２の電位Ｖｎの差動信号として出力する。すなわち、入力されたハイレベル及びローレベルの電位をそれぞれ第１の電位Ｖｐ、第２の電位Ｖｎに変換する。   Therefore, the level shift circuit 20 outputs a differential input signal whose input high level is Vdd1 and low level is 0V as a differential signal whose high level is the first potential Vp and low level is the second potential Vn. To do. That is, the inputted high level potential and low level potential are converted into the first potential Vp and the second potential Vn, respectively.

図５は、図１に表した半導体スイッチ１の電圧生成回路７の構成を例示する回路図である。
図５に表したように、電圧生成回路７は、発振回路１１、チャージポンプ回路１２ａ、１２ｂ、ローパスフィルタ１３ａ、１３ｂ、内部レギュレータ１４を有する。 FIG. 5 is a circuit diagram illustrating the configuration of the voltage generation circuit 7 of the semiconductor switch 1 illustrated in FIG.
As shown in FIG. 5, the voltage generation circuit 7 includes an oscillation circuit 11, charge pump circuits 12 a and 12 b, low-pass filters 13 a and 13 b, and an internal regulator 14.

発振回路１１は、奇数段のインバータで構成されたリングオシレータであり、相補クロックＣＫ、ＣＫ−を出力する。
チャージポンプ回路１２ａは、直列接続した複数のダイオードと、各ダイオード間に一端が接続された複数の容量とを有する。直列接続した複数のダイオードのアノード側は、接地に接続され、カソード側は、ローパスフィルタ１３ａに接続されている。各容量の他端は、発振回路１１の出力である相補クロックＣＫ、ＣＫ−に交互に接続されている。 The oscillation circuit 11 is a ring oscillator composed of an odd number of inverters, and outputs complementary clocks CK and CK−.
The charge pump circuit 12a has a plurality of diodes connected in series and a plurality of capacitors having one ends connected between the diodes. The anode side of the plurality of diodes connected in series is connected to the ground, and the cathode side is connected to the low-pass filter 13a. The other end of each capacitor is alternately connected to complementary clocks CK and CK− that are outputs of the oscillation circuit 11.

チャージポンプ回路１２ｂは、直列接続した複数のダイオードと、各ダイオード間に一端が接続された複数の容量とを有する。直列接続した複数のダイオードのカソード側は、接地に接続され、アノード側は、ローパスフィルタ１３ｂに接続されている。各容量の他端は、発振回路１１の出力である相補クロックＣＫ、ＣＫ−に交互に接続されている。チャージポンプ回路１２ｂは、ダイオードの向きと数がチャージポンプ回路１２ａと異なる。   The charge pump circuit 12b has a plurality of diodes connected in series and a plurality of capacitors with one ends connected between the diodes. The cathode side of the plurality of diodes connected in series is connected to the ground, and the anode side is connected to the low-pass filter 13b. The other end of each capacitor is alternately connected to complementary clocks CK and CK− that are outputs of the oscillation circuit 11. The charge pump circuit 12b differs from the charge pump circuit 12a in the direction and number of diodes.

相補クロックＣＫ、ＣＫ−による電荷の蓄積、移動によりチャージポンプ回路１２ａ、１２ｂにそれぞれ正の電圧、負の電圧が生成される。
ローパスフィルタ１３ａ、１３ｂは、それぞれ抵抗と容量で構成される。チャージポンプ回路１２ａ、１２ｂの出力を平滑化してそれぞれ高電位端子９、低電位端子９ａに出力する。 A positive voltage and a negative voltage are generated in the charge pump circuits 12a and 12b by accumulation and movement of charges by the complementary clocks CK and CK−, respectively.
The low-pass filters 13a and 13b are each composed of a resistor and a capacitor. The outputs of the charge pump circuits 12a and 12b are smoothed and output to the high potential terminal 9 and the low potential terminal 9a, respectively.

高電位端子９に接続されたローパスフィルタ１３ａの出力側の容量Ｃｐの端子電圧が第１の電位Ｖｐとなる。
また、低電位端子９ａに接続されたローパスフィルタ１３ｂの出力側の容量Ｃｎの端子電圧が、第２の電位Ｖｎとなる。 The terminal voltage of the capacitor Cp on the output side of the low-pass filter 13a connected to the high potential terminal 9 becomes the first potential Vp.
Further, the terminal voltage of the capacitor Cn on the output side of the low-pass filter 13b connected to the low potential terminal 9a becomes the second potential Vn.

なお、図示しないが、高電位端子９、低電位端子９ａには、電位を一定にする回路としてクランプ回路またはレギュレータがそれぞれ設けられている。
また、発振回路１１に供給される電源の電位Ｖｄｄ２は、電源電圧Ｖｄｄよりも低電位であり、例えば２．４Ｖである。図５に表したように、内部レギュレータ１４から電位Ｖｄｄ２の電源が供給される。なお、内部レギュレータ１４を介さずに、電源端子８から電圧Ｖｄｄを供給してもよい。 Although not shown, the high potential terminal 9 and the low potential terminal 9a are each provided with a clamp circuit or a regulator as a circuit for keeping the potential constant.
The power supply potential Vdd2 supplied to the oscillation circuit 11 is lower than the power supply voltage Vdd, for example, 2.4V. As shown in FIG. 5, the power supply of the potential Vdd2 is supplied from the internal regulator 14. Note that the voltage Vdd may be supplied from the power supply terminal 8 without using the internal regulator 14.

図６は、図１に表した半導体スイッチ１の電源制御回路６の構成を例示する回路図である。
図６に表したように、電源制御回路６は、接続回路３１とパルス発生回路３２とを有する。 FIG. 6 is a circuit diagram illustrating the configuration of the power supply control circuit 6 of the semiconductor switch 1 shown in FIG.
As shown in FIG. 6, the power supply control circuit 6 includes a connection circuit 31 and a pulse generation circuit 32.

パルス発生回路３２は、電源投入時すなわち電源端子８に電源電圧が供給された後の第１の期間Ｔ１はハイレベルのパルスを発生する回路である。電源投入時からの第１の期間Ｔ１は、ハイレベルを出力し、第１の期間の経過後は、ローレベルを出力する。   The pulse generation circuit 32 is a circuit that generates a high-level pulse during the first period T1 when the power is turned on, that is, after the power supply voltage is supplied to the power supply terminal 8. A high level is output during the first period T1 from when the power is turned on, and a low level is output after the first period has elapsed.

ここで、第１の期間Ｔ１とは、第２のトランジスタＰ１を介して、電源端子８からローパスフィルタ１３ａの出力側の容量Ｃｐが、電源電圧Ｖｄｄに充電されるのに要する期間（例えば５μｓ）である。   Here, the first period T1 is a period (for example, 5 μs) required for the capacitor Cp on the output side of the low-pass filter 13a from the power supply terminal 8 to be charged to the power supply voltage Vdd via the second transistor P1. It is.

パルス発生回路３２の出力は、接続回路３１に入力される。
接続回路３１は、高電位端子９と電源端子８とを接続し、また接続を切り離す回路である。接続回路３１は、第１のトランジスタＮ１、第２のトランジスタＰ１、第１の抵抗Ｒ１を有する。 The output of the pulse generation circuit 32 is input to the connection circuit 31.
The connection circuit 31 is a circuit that connects the high potential terminal 9 and the power supply terminal 8 and disconnects the connection. The connection circuit 31 includes a first transistor N1, a second transistor P1, and a first resistor R1.

パルス発生回路３２の出力は、第１のトランジスタＮ１のゲートに入力される。第１のトランジスタＮ１のソースは接地され、第１のトランジスタＮ１のドレインは、第１の抵抗Ｒ１を介して高電位端子９に接続されている。また、第１のトランジスタＮ１のドレインは、第２のトランジスタＰ１のゲートに接続される。第２のトランジスタＰ１のソースは高電位端子９に接続され、そのドレインは電源端子８に接続されている。   The output of the pulse generation circuit 32 is input to the gate of the first transistor N1. The source of the first transistor N1 is grounded, and the drain of the first transistor N1 is connected to the high potential terminal 9 via the first resistor R1. The drain of the first transistor N1 is connected to the gate of the second transistor P1. The source of the second transistor P 1 is connected to the high potential terminal 9, and the drain thereof is connected to the power supply terminal 8.

パルス発生回路３２から、ハイレベルが出力されている第１の期間Ｔ１は、第１のトランジスタＮ１は、オン状態となる。そのため第２のトランジスタＰ１がオン状態となり、高電位端子９は、電源端子８に接続される。また、パルス発生回路３２の出力がローレベルの場合は、第１のトランジスタＮ１、第２のトランジスタＰ１がオフ状態となり、高電位端子９と電源端子８との接続は切り離される。   In the first period T1 during which a high level is output from the pulse generation circuit 32, the first transistor N1 is in an on state. Therefore, the second transistor P1 is turned on, and the high potential terminal 9 is connected to the power supply terminal 8. Further, when the output of the pulse generation circuit 32 is at a low level, the first transistor N1 and the second transistor P1 are turned off, and the connection between the high potential terminal 9 and the power supply terminal 8 is disconnected.

このように、電源制御回路６は、第１の期間Ｔ１は、電圧生成回路７の出力（高電位端子９）を電源端子８に接続し、第１の期間Ｔ１の経過後は電圧生成回路７の出力（高電位端子９）を電源端子８から切り離すように制御する回路である。
なお、パルス発生回路に供給される電源の電位Ｖｄｄ１は、例えば１．８Ｖであり、図示しないレギュレータにより供給される。また、電位Ｖｄｄ１は電源電圧Ｖｄｄと同じでもよい。 In this way, the power supply control circuit 6 connects the output (high potential terminal 9) of the voltage generation circuit 7 to the power supply terminal 8 in the first period T1, and the voltage generation circuit 7 after the elapse of the first period T1. The output (high potential terminal 9) is controlled to be disconnected from the power supply terminal 8.
The power supply potential Vdd1 supplied to the pulse generation circuit is, for example, 1.8 V, and is supplied by a regulator (not shown). The potential Vdd1 may be the same as the power supply voltage Vdd.

また、図６においては、第２のトランジスタＰ１のドレインは電源端子８に接続されている。しかし、電源端子８に接続され、電源電圧Ｖｄｄよりも低電位Ｖｄｄ２を生成する図５に表した内部レギュレータ１４の出力に接続してもよい。
すなわち、電源制御回路６は、第１の期間Ｔ１は、電圧生成回路７の出力（高電位端子９）を電源電圧Ｖｄｄよりも低電位Ｖｄｄ２を生成する内部レギュレータ１４の出力に接続する。そして、第１の期間Ｔ１の経過後は電圧生成回路７の出力（高電位端子９）から内部レギュレータ１４の出力を切り離すように制御する構成としてもよい。 In FIG. 6, the drain of the second transistor P <b> 1 is connected to the power supply terminal 8. However, it may be connected to the power supply terminal 8 and connected to the output of the internal regulator 14 shown in FIG. 5, which generates a potential Vdd2 lower than the power supply voltage Vdd.
That is, the power supply control circuit 6 connects the output of the voltage generation circuit 7 (high potential terminal 9) to the output of the internal regulator 14 that generates a potential Vdd2 lower than the power supply voltage Vdd in the first period T1. Then, after the elapse of the first period T1, control may be performed so that the output of the internal regulator 14 is disconnected from the output (high potential terminal 9) of the voltage generation circuit 7.

図７は、電圧生成回路の出力電位の時間変化を表すグラフ図である。
図７においては、時間ｔ＝０で電源を投入してからの、第１及び第２の電位Ｖｐ、Ｖｎの時間変化を、無負荷の場合について表している。なお、電源端子８に供給される電源電圧Ｖｄｄ＝２．４Ｖとしている。また、第１の電位Ｖｐにおいて、電源制御回路６が有る場合とない場合とをそれぞれ実線、破線で表している。 FIG. 7 is a graph showing the time change of the output potential of the voltage generation circuit.
In FIG. 7, the time changes of the first and second potentials Vp and Vn after the power is turned on at time t = 0 are shown in the case of no load. Note that the power supply voltage Vdd supplied to the power supply terminal 8 is 2.4V. In the first potential Vp, the case where the power supply control circuit 6 is provided and the case where the power supply control circuit 6 is not provided are indicated by a solid line and a broken line, respectively.

電源が投入された後の第１の期間Ｔ１は、電圧生成回路７の出力、すなわち第１の電位Ｖｐは、電源端子８に供給される電源電圧Ｖｄｄに維持され、その後、第１の電位Ｖｐの所望値Ｖ１（ここでは３．５Ｖ）まで昇圧される。破線に表したように、比較例として電源制御回路６がない場合は、第１の電位Ｖｐは０Ｖから昇圧が開始されることになる。また、第２の電位Ｖｎは０Ｖから所望値Ｖ２（ここでは−１．５Ｖ）に漸近する。 In the first period T1 after the power is turned on, the output of the voltage generation circuit 7, that is, the first potential Vp is maintained at the power supply voltage Vdd supplied to the power supply terminal 8, and then the first potential Vp. To a desired value V 1 (here, 3.5 V). As indicated by the broken line, when the power supply control circuit 6 is not provided as a comparative example, the first potential Vp starts to be boosted from 0V. Further, the second potential Vn gradually approaches from 0 V to a desired value V 2 (here, −1.5 V).

ＣＭＯＳプロセスを用いる利点は、このような制御回路部３を高集積、低消費電力で実現でき、かつ、スイッチ部２と混載できる可能性を有していることである。
しかし、内蔵可能な発振回路およびチャージポンプ回路のレイアウト面積には限りがあるため、チャージポンプ回路の電流供給能力は必ずしも大きくない。 The advantage of using the CMOS process is that such a control circuit unit 3 can be realized with high integration and low power consumption, and can be mixed with the switch unit 2.
However, since the layout area of the oscillation circuit and the charge pump circuit that can be incorporated is limited, the current supply capability of the charge pump circuit is not necessarily large.

図１に表した半導体スイッチ１においては、チャージポンプ回路１２ａ、１２ｂの負荷は、上記のレベルシフト回路２０を有する駆動回路４となる。
このレベルシフト回路２０が、チャージポンプ回路１２ａ、１２ｂに負荷として接続された場合、高電位端子９から低電位端子９ａに貫通電流が生じることがある。 In the semiconductor switch 1 shown in FIG. 1, the load of the charge pump circuits 12 a and 12 b is the drive circuit 4 having the level shift circuit 20 described above.
When the level shift circuit 20 is connected to the charge pump circuits 12a and 12b as a load, a through current may be generated from the high potential terminal 9 to the low potential terminal 9a.

すなわち、電源投入後の第１の電位Ｖｐおよび第２の電位Ｖｎが、所望の電位Ｖ１、Ｖ２にそれぞれ到達するまでの間に、第２のレベルシフト回路２２において高電位端子９から低電位端子９ａに貫通電流が生じることがある。チャージポンプ回路１２ａ、１２ｂの電流供給能力がその貫通電流よりも十分大きければ問題ないが、小さいと第１の電位Ｖｐおよび第２の電位Ｖｎが所望の電位に到達できないという誤動作が生じる危険性がある。 That is, the first level Vp and the second potential Vn after power-on reach the desired potentials V 1 and V 2 , respectively, in the second level shift circuit 22 from the high potential terminal 9 to the low level. A through current may occur in the potential terminal 9a. If the current supply capability of the charge pump circuits 12a and 12b is sufficiently larger than the through current, there is no problem, but if it is small, there is a risk that the first potential Vp and the second potential Vn cannot reach the desired potential. is there.

本発明の実施形態に係る半導体スイッチ１の構成は、以下に説明するシミュレーション結果により新たに見いだされたレベルシフト回路の貫通電流という現象に基づいて構築されたものである。   The configuration of the semiconductor switch 1 according to the embodiment of the present invention is constructed on the basis of a phenomenon of a through current of a level shift circuit newly found from a simulation result described below.

図４に表したレベルシフト回路２０の動作について、図８〜図１５に表したシミュレーション結果を用いて説明する。
図８は、レベルシフト回路のシミュレーションに用いる電圧生成回路の出力電位の時間変化を表すグラフ図である。図９は、貫通電流の時間変化を表すグラフ図である。図１０は、第１のレベルシフト回路の出力ＯＵＴ１Ａ、ＯＵＴ１Ｂの時間変化を表すグラフ図である。図１１は、第２のレベルシフト回路の出力ＯＵＴ２Ａ、ＯＵＴ２Ｂの時間変化を表すグラフ図である。 The operation of the level shift circuit 20 shown in FIG. 4 will be described using the simulation results shown in FIGS.
FIG. 8 is a graph showing the time change of the output potential of the voltage generation circuit used for the simulation of the level shift circuit. FIG. 9 is a graph showing the change over time of the through current. FIG. 10 is a graph showing time changes of the outputs OUT1A and OUT1B of the first level shift circuit. FIG. 11 is a graph showing the time change of the outputs OUT2A and OUT2B of the second level shift circuit.

レベルシフト回路２０の入力端子ＩＮＡにハイレベル（１．８Ｖ）が、入力端子ＩＮＢにローレベル（０Ｖ）が印加されている。図９においては、レベルシフト回路２０の高電位端子９に第１の電位Ｖｐ、低電位端子９ａに第２の電位Ｖｎとして、図８に表された波形で印加された場合の、貫通電流を表している。また、図１０、図１１においては、各ノードの電位を表しいる。
なお、ＮＭＯＳの閾値電圧は０．６Ｖ、ＰＭＯＳの閾値電圧は−０．６Ｖである。 A high level (1.8V) is applied to the input terminal INA of the level shift circuit 20, and a low level (0V) is applied to the input terminal INB. In FIG. 9, the through current when the waveform shown in FIG. 8 is applied as the first potential Vp to the high potential terminal 9 of the level shift circuit 20 and the second potential Vn to the low potential terminal 9a is applied. Represents. 10 and 11, the potential of each node is shown.
The threshold voltage of NMOS is 0.6V, and the threshold voltage of PMOS is -0.6V.

図１２〜図１５は各ＦＥＴのゲート・ソース間電圧Ｖｇｓとドレイン・ソース間電圧Ｖｄｓの波形を示している。
図１２は、ＰＭＯＳ Ｐ２１のゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓの時間変化を表すグラフ図である。図１３は、ＰＭＯＳ Ｐ２２のゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓの時間変化を表すグラフ図である。図１４は、ＮＭＯＳ Ｎ２３のゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓの時間変化を表すグラフ図である。図１５は、ＮＭＯＳ Ｎ２４のゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓの時間変化を表すグラフ図である。 12 to 15 show waveforms of the gate-source voltage Vgs and the drain-source voltage Vds of each FET.
FIG. 12 is a graph showing temporal changes in the gate-source voltage Vgs and the drain-source voltage Vds of the PMOS P21. FIG. 13 is a graph showing temporal changes in the gate-source voltage Vgs and the drain-source voltage Vds of the PMOS P22. FIG. 14 is a graph showing temporal changes in the gate-source voltage Vgs and the drain-source voltage Vds of the NMOS N23. FIG. 15 is a graph showing temporal changes in the gate-source voltage Vgs and the drain-source voltage Vds of the NMOS N24.

図１２と図１４に着目する。図１２においては、ＰＭＯＳ Ｐ２１のゲート・ソース間電圧Ｖｇｓとドレイン・ソース間電圧Ｖｄｓを表している。ＰＭＯＳ Ｐ２１において、ゲート・ソース間電圧Ｖｇｓが−０．６Ｖに達した後はオン状態を維持する。
一方、図１４においては、ＮＭＯＳ Ｎ２３のゲート・ソース間電圧Ｖｇｓとドレイン・ソース間電圧Ｖｄｓを表している。 Attention is directed to FIGS. In FIG. 12, the gate-source voltage Vgs and the drain-source voltage Vds of the PMOS P21 are shown. In the PMOS P21, the ON state is maintained after the gate-source voltage Vgs reaches −0.6V.
On the other hand, FIG. 14 shows the gate-source voltage Vgs and the drain-source voltage Vds of the NMOS N23.

図１４に図示される区間Ａにおいてはゲート・ソース間電圧Ｖｇｓが０．６Ｖを超えており、ＮＭＯＳ Ｎ２３はオン状態になる。すなわち、区間ＡにおいてはＰＭＯＳ Ｐ２１とＮＭＯＳ Ｎ２３の両方がオン状態となり、図９が示すように、区間Ａにおいて、高電位端子９から低電位端子９ａに貫通電流が生じることになる。その貫通電流は数百マイクロアンペア程度であり、第１の電位Ｖｐ、第２の電位Ｖｎを生成するチャージポンプにそれ以上の電流供給能力がないと、貫通電流によって第１の電位Ｖｐ、第２の電位Ｖｎがクランプされてしまうことになる。スイッチＩＣに内蔵可能なチャージポンプの電源供給能力は高々数十マイクロアンペアであり、第１の電位Ｖｐ、第２の電位Ｖｎが所望の値Ｖ１、Ｖ２に達しないという起動エラーが生じることになる。 In section A shown in FIG. 14, the gate-source voltage Vgs exceeds 0.6 V, and the NMOS N23 is turned on. That is, in the section A, both the PMOS P21 and the NMOS N23 are turned on. As shown in FIG. 9, in the section A, a through current is generated from the high potential terminal 9 to the low potential terminal 9a. The through current is about several hundred microamperes. If the charge pump that generates the first potential Vp and the second potential Vn does not have a current supply capability beyond that, the first potential Vp, Potential Vn is clamped. The power supply capability of the charge pump that can be built in the switch IC is at most several tens of microamperes, and a start-up error occurs in which the first potential Vp and the second potential Vn do not reach the desired values V 1 and V 2. become.

上記のように、貫通電流は、２段構成のレベルシフト回路で生じる可能性がある。
図１６は、レベルシフト回路の他の構成を例示する回路図である。
図１６に表したように、レベルシフト回路２３は、各ＦＥＴの電極間に印加する電圧を抑制するため、以下に説明するようなカスコード接続を用いた構成になっている。 As described above, the through current may be generated in a level shift circuit having a two-stage configuration.
FIG. 16 is a circuit diagram illustrating another configuration of the level shift circuit.
As shown in FIG. 16, the level shift circuit 23 has a configuration using cascode connection as described below in order to suppress the voltage applied between the electrodes of each FET.

ＰＭＯＳ Ｐ１１〜Ｐ１４及びＮＭＯＳ Ｎ１１、Ｎ１２により初段のレベルシフト回路２１ａが構成されている。
初段のレベルシフト回路２１ａの差動入力端子ＩＮＡ、ＩＮＢの入力レベルは、例えばハイレベルが１．８Ｖ、ローレベルが０Ｖであり、図示されない前段のデコーダ回路から供給される。高電位端子９には第１の電位Ｖｐ、例えば３．５Ｖが供給される。 The first level shift circuit 21a is configured by the PMOSs P11 to P14 and the NMOSs N11 and N12.
The input levels of the differential input terminals INA and INB of the first level shift circuit 21a are, for example, a high level of 1.8V and a low level of 0V, which are supplied from a preceding decoder circuit (not shown). The high potential terminal 9 is supplied with a first potential Vp, for example, 3.5V.

ＰＭＯＳ Ｐ１３、Ｐ１４はカスコード接続段であり、そのゲートにはバイアス電位Ｖｂ１が供給される。Ｖｂ１を例えば１Ｖに設定することにより、各ＦＥＴの端子間に印加される電圧は分圧される。ＰＭＯＳのゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓは２．８Ｖを超えず、ＮＭＯＳのゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓは３．５Ｖを超えることはない。   The PMOSs P13 and P14 are cascode connection stages, and a bias potential Vb1 is supplied to their gates. By setting Vb1 to, for example, 1V, the voltage applied between the terminals of each FET is divided. The gate-source voltage Vgs and drain-source voltage Vds of PMOS do not exceed 2.8V, and the gate-source voltage Vgs and drain-source voltage Vds of NMOS do not exceed 3.5V.

第１のレベルシフト回路２１ａの差動出力はＰＭＯＳ Ｐ１１とＰ１３との接続点、およびＰＭＯＳ Ｐ１２とＰ１４との接続点であり、それら出力のハイレベルは第１の電位Ｖｐと等しく３．５Ｖ、ローレベルは１．２Ｖ程度となる。すなわち、第１のレベルシフト回路２１ａの出力振幅は２．３Ｖ程度となる。   The differential output of the first level shift circuit 21a is a connection point between the PMOSs P11 and P13 and a connection point between the PMOSs P12 and P14. The high level of these outputs is equal to the first potential Vp, 3.5V, The low level is about 1.2V. That is, the output amplitude of the first level shift circuit 21a is about 2.3V.

また、ＰＭＯＳ Ｐ２１〜Ｐ２４及びＮＭＯＳ Ｎ２１〜Ｎ２４により第２のレベルシフト回路２２ａが構成されている。第２のレベルシフト回路２２ａは、第１のレベルシフト回路２１ａの出力信号を入力とする。高電位端子９の第１の電位Ｖｐには、第１のレベルシフト回路２１ａと同様に、例えば３．５Ｖが、低電位端子９ａの第２の電位Ｖｎには、例えば−１．５Ｖが供給される。   The second level shift circuit 22a is configured by the PMOSs P21 to P24 and the NMOSs N21 to N24. The second level shift circuit 22a receives the output signal of the first level shift circuit 21a as an input. As in the first level shift circuit 21a, for example, 3.5V is supplied to the first potential Vp of the high potential terminal 9, and for example, -1.5V is supplied to the second potential Vn of the low potential terminal 9a. Is done.

ＰＭＯＳ Ｐ２３、Ｐ２４及びＮＭＯＳ Ｎ２１、Ｎ２２はカスコード接続段であり、それぞれのゲートには前記バイアス電位Ｖｂ１及びバイアス電位Ｖｂ２が供給される。バイアス電位Ｖｂ２を例えば１．８Ｖに設定することにより、ＰＭＯＳのゲート・ソース間電圧Ｖｇｓ及びドレイン・ソース間電圧Ｖｄｓは２．８Ｖを超えず、ＮＭＯＳのゲート・ソース間電圧Ｖｇｓ及びドレイン・ソース間電圧Ｖｄｓは３．５Ｖを超えることない。そして、ハイレベルが３．５Ｖ、 ローレベルが−１．５Ｖの出力振幅を生成することが出来る。   The PMOSs P23 and P24 and the NMOSs N21 and N22 are cascode connection stages, and the bias potential Vb1 and the bias potential Vb2 are supplied to the respective gates. By setting the bias potential Vb2 to 1.8 V, for example, the PMOS gate-source voltage Vgs and the drain-source voltage Vds do not exceed 2.8 V, and the NMOS gate-source voltage Vgs and the drain-source voltage The voltage Vds does not exceed 3.5V. An output amplitude having a high level of 3.5V and a low level of -1.5V can be generated.

すなわち、微細プロセスゆえにＮＭＯＳの耐圧が３．５Ｖ、ＰＭＯＳの耐圧が２．８Ｖと低くても、出力振幅が５Ｖの制御信号を生成することができる。
なお、ＮＭＯＳ Ｎ３１、Ｎ３２、ダイオードＤ１１、Ｄ１２は出力が立ち下がるとき、第２の電位Ｖｎに放電する前に、まず、接地に放電するための回路である。この回路により、立下り波形を高速にすることが出来る。 That is, because of the fine process, a control signal with an output amplitude of 5V can be generated even if the breakdown voltage of NMOS is as low as 3.5V and the breakdown voltage of PMOS is as low as 2.8V.
The NMOSs N31 and N32 and the diodes D11 and D12 are circuits for discharging to the ground first before discharging to the second potential Vn when the output falls. With this circuit, the falling waveform can be made faster.

図１７は、電圧生成回路の出力電位の軌跡を例示する模式図である。
図１７においては、図１６に表したレベルシフト回路２３で生じる貫通電流発生領域（図中実線Ｘで囲んだ部分）および電源投入時の電圧生成回路の出力電位の軌跡を模式的に表している。すなわち、縦軸に第１の電位Ｖｐを、横軸に第２の電位Ｖｎをとり、電源投入後の点（Ｖｎ、Ｖｐ）の軌跡を表している。なお、実線Ｐ０Ｐ１は電源制御回路６がある場合を、実線Ｑ０Ｑ１は電源制御回路６がない場合である。
なお、貫通電流発生領域Ｘを貫通電流が発生する第１及び第２の電位Ｖｐ、Ｖｎの組合せの点（Ｖｎ、Ｖｐ）として模式的に表している。 FIG. 17 is a schematic diagram illustrating the locus of the output potential of the voltage generation circuit.
17 schematically shows a through current generation region (a portion surrounded by a solid line X in the figure) generated in the level shift circuit 23 shown in FIG. 16 and a locus of the output potential of the voltage generation circuit when the power is turned on. . In other words, the first potential Vp is taken on the vertical axis and the second potential Vn is taken on the horizontal axis, and the locus of the point (Vn, Vp) after power-on is represented. The solid line P 0 P 1 is the case where the power supply control circuit 6 is provided, and the solid line Q 0 Q 1 is the case where the power supply control circuit 6 is not provided.
The through current generation region X is schematically represented as a combination point (Vn, Vp) of the first and second potentials Vp, Vn where the through current is generated.

電源制御回路６が無い場合、点（Ｖｎ、Ｖｐ）の軌跡は、電源投入時の点Ｑ０から所望の電位の点Ｐ１（Ｖ２、Ｖ１）へ行く途中の点Ｑ１において貫通電流発生領域Ｘに衝突してしまう。従って、チャージポンプ回路１２ａ、１２ｂの電流供給能力が十分ないと貫通電流によって途中の点Ｑ１の第１及び第２の電位Ｖｐ、Ｖｎにトラップされ、所望の電位Ｖ１、Ｖ２に到達することが出来ない。 If the power supply control circuit 6 is not, the point (Vn, Vp) locus of the through current in terms to Q 1 the way from the point Q 0 at power to the point P 1 of the desired potential (V 2, V 1) It collides with the generation area X. Therefore, the charge pump circuit 12a, the first and second potential Vp point to Q 1 midway by a through current is not enough 12b current supply ability of being trapped in Vn, to reach the desired potential V 1, V 2 I can't.

一方、電源制御回路６を有する場合は、電源投入時の点Ｐ０（０、Ｖｄｄ）から所望の電位の点Ｐ１（Ｖ２、Ｖ１）へ移動する。点（Ｖｎ、Ｖｐ）の軌跡が貫通電流発生領域Ｘに衝突することはなく、電源投入時に生じ得る誤動作を回避できる。 On the other hand, when the power supply control circuit 6 is provided, the point moves from the point P 0 (0, Vdd) when the power is turned on to the point P 1 (V 2 , V 1 ) having a desired potential. The locus of the point (Vn, Vp) does not collide with the through current generation region X, and a malfunction that may occur when the power is turned on can be avoided.

なお、図１７においては、レベルシフト回路２３を用いる場合を例に説明したが、図４に表したレベルシフト回路２０を用いた場合についても同様の動作となる。すなわち、電源制御回路６を有する場合は、貫通電流発生領域に衝突することはなく、電源投入時に生じ得る誤動作を回避できる。   In FIG. 17, the case where the level shift circuit 23 is used has been described as an example. However, the same operation is performed when the level shift circuit 20 shown in FIG. 4 is used. That is, when the power supply control circuit 6 is provided, it does not collide with the through current generation region, and a malfunction that may occur when the power is turned on can be avoided.

このように、半導体スイッチ１によれば、レイアウト面積を増大させずに電圧生成回路の誤動作を回避した半導体スイッチを提供することができる。
なお、本実施例においては、ＳＰ８Ｔのスイッチの構成を例示したが、同様にＳＰｎＴ、ｍＰｎＴ（ｍ、ｎは２以上の自然数）などの多ポートのスイッチを構成することができる。 As described above, according to the semiconductor switch 1, it is possible to provide a semiconductor switch that avoids malfunction of the voltage generation circuit without increasing the layout area.
In the present embodiment, the configuration of the SP8T switch is exemplified, but similarly, a multi-port switch such as SPnT, mPnT (m and n are natural numbers of 2 or more) can be configured.

図１８は、電源制御回路の他の構成を例示する回路図である。
図１８に表したように、電源制御回路６ａは、接続回路３１とパルス発生回路３２ａとを有する。すなわち、電源制御回路６ａは、図６に表した電源制御回路６のパルス発生回路３２を、パルス発生回路３２ａに置き換えた構成である。 FIG. 18 is a circuit diagram illustrating another configuration of the power supply control circuit.
As shown in FIG. 18, the power supply control circuit 6a includes a connection circuit 31 and a pulse generation circuit 32a. That is, the power supply control circuit 6a has a configuration in which the pulse generation circuit 32 of the power supply control circuit 6 shown in FIG. 6 is replaced with a pulse generation circuit 32a.

パルス発生回路３２ａは、ＲＣ時定数回路３３、インバータ３４を有する。
ＲＣ時定数回路３３は、電源端子８と接地との間に接続された抵抗と容量とからなる。ＲＣ時定数回路３３の容量の端子電圧は、インバータ３４に入力され、インバータ３４の出力は、接続回路３１に入力される。 The pulse generation circuit 32 a includes an RC time constant circuit 33 and an inverter 34.
The RC time constant circuit 33 includes a resistor and a capacitor connected between the power supply terminal 8 and the ground. The terminal voltage of the capacitor of the RC time constant circuit 33 is input to the inverter 34, and the output of the inverter 34 is input to the connection circuit 31.

電源端子８に電圧Ｖｄｄの電源が投入されると、ＲＣ時定数回路３３の容量の端子電圧はある時定数を持って０ＶからＶｄｄに上昇する。この時定数は、ＲＣ時定数回路３３の容量及び抵抗値により決まる。容量の端子電圧がインバータ３４の論理閾値電圧に達する時間は、第１の期間Ｔ１となるように設定されている。   When the power supply of the voltage Vdd is applied to the power supply terminal 8, the terminal voltage of the capacity of the RC time constant circuit 33 rises from 0V to Vdd with a certain time constant. This time constant is determined by the capacitance and resistance value of the RC time constant circuit 33. The time for the capacitance terminal voltage to reach the logical threshold voltage of the inverter 34 is set to be the first period T1.

なお、上記のとおり第１の期間Ｔ１とは、電源端子８に供給される電源により、第２のトランジスタＰ１を介して、ローパスフィルタ１３ａの出力側の容量Ｃｐが、電源電圧Ｖｄｄに充電されるのに要する時間（例えば５μｓ）である。   As described above, the first period T1 means that the power supply supplied to the power supply terminal 8 charges the output side capacitor Cp of the low-pass filter 13a to the power supply voltage Vdd via the second transistor P1. This is the time required (for example, 5 μs).

電源投入後の第１の期間Ｔ１までは、インバータ３４の出力はハイレベルである。接続回路３１の第１のトランジスタＮ１はオン状態で、第２のトランジスタＰ１はオン状態を維持する。従って、電源が投入された後の第１の期間Ｔ１は、高電位端子９は、電源端子８に接続され、第１の電位Ｖｐは、電源電圧Ｖｄｄとなる。   Until the first period T1 after the power is turned on, the output of the inverter 34 is at a high level. The first transistor N1 of the connection circuit 31 is in an on state, and the second transistor P1 is maintained in an on state. Therefore, in the first period T1 after the power is turned on, the high potential terminal 9 is connected to the power supply terminal 8, and the first potential Vp becomes the power supply voltage Vdd.

第１の期間Ｔ１経過後は、ＲＣ時定数回路３３の容量の端子電圧は、インバータ３４の論理閾値電圧よりも高くなる。インバータ３４の出力はローレベルとなり、接続回路３１の第１のトランジスタＮ１はオフ状態、第２のトランジスタＰ１はオフ状態となる。高電位端子９と電源端子８との接続は解除され、第１の電位Ｖｐは、所望の電位Ｖ１に上昇する。 After the first period T1, the capacitance terminal voltage of the RC time constant circuit 33 becomes higher than the logical threshold voltage of the inverter 34. The output of the inverter 34 becomes a low level, the first transistor N1 of the connection circuit 31 is turned off, and the second transistor P1 is turned off. Connection between the high-potential terminal 9 and the power supply terminal 8 is released, the first potential Vp is increased to a desired potential V 1.

なお、インバータ３４に供給される電源の電位Ｖｄｄ１は、例えば１．８Ｖである。また、電位Ｖｄｄ１は、電源電圧Ｖｄｄと同じでもよい。   The power supply potential Vdd1 supplied to the inverter 34 is, for example, 1.8V. Further, the potential Vdd1 may be the same as the power supply voltage Vdd.

また、図１８においては、第２のトランジスタＰ１のドレインは電源端子８に接続されている。しかし、電源端子８に接続され、電源電圧Ｖｄｄよりも低電位Ｖｄｄ２を生成する図５に表した内部レギュレータ１４の出力に接続してもよい。   In FIG. 18, the drain of the second transistor P <b> 1 is connected to the power supply terminal 8. However, it may be connected to the power supply terminal 8 and connected to the output of the internal regulator 14 shown in FIG. 5, which generates a potential Vdd2 lower than the power supply voltage Vdd.

ところで、電源端子８に電圧Ｖｄｄの電源が投入された後、一旦、電源を遮断した際、しばらくの間は、ＲＣ時定数回路３３の容量の端子電圧は、インバータ３４の論理閾値よりも高い電位を維持している。従って、この期間に電源が再投入されてしまうと、高電位端子９と電源端子８とは接続されないまま、チャージポンプ回路１２ａ、１２ｂが動作を開始してしまい、誤動作の危険性がある。   By the way, after the power supply of the voltage Vdd is turned on to the power supply terminal 8, once the power supply is cut off, the terminal voltage of the capacitor of the RC time constant circuit 33 is higher than the logical threshold value of the inverter 34 for a while. Is maintained. Therefore, if power is turned on again during this period, the charge pump circuits 12a and 12b start operating without being connected to the high potential terminal 9 and the power supply terminal 8, and there is a risk of malfunction.

図１９は、電源制御回路の他の構成を例示する回路図である。
図１９に表したように、電源制御回路６ｂは、接続回路３１、パルス発生回路３２ｂを有する。すなわち、電源制御回路６ｂは、図１８に表した電源制御回路６ａのパルス発生回路３２ａを、パルス発生回路３２ｂに置き換えた構成である。 FIG. 19 is a circuit diagram illustrating another configuration of the power supply control circuit.
As shown in FIG. 19, the power supply control circuit 6b includes a connection circuit 31 and a pulse generation circuit 32b. That is, the power supply control circuit 6b has a configuration in which the pulse generation circuit 32a of the power supply control circuit 6a shown in FIG. 18 is replaced with a pulse generation circuit 32b.

パルス発生回路３２ｂは、ＲＣ時定数回路３３、インバータ３４、パワーオンリセット回路３５、ＮＭＯＳ Ｎ２を有する。すなわち、パルス発生回路３２ｂは、図１８に表したパルス発生回路３２ａに、パワーオンリセット回路３５、ＮＭＯＳ Ｎ２を追加した構成である。   The pulse generation circuit 32b includes an RC time constant circuit 33, an inverter 34, a power-on reset circuit 35, and an NMOS N2. That is, the pulse generation circuit 32b has a configuration in which a power-on reset circuit 35 and an NMOS N2 are added to the pulse generation circuit 32a shown in FIG.

パワーオンリセット回路３５は、電源投入時に一定時間ハイレベルとなるＲＥＳＥＴ信号を出力してパルス発生回路３２ｂを初期化する回路である。
図２０は、図１９に表した電源制御回路６ｂのパワーオンリセット回路３５の構成を例示する回路図である。 The power-on reset circuit 35 is a circuit that initializes the pulse generation circuit 32b by outputting a RESET signal that is at a high level for a certain time when the power is turned on.
FIG. 20 is a circuit diagram illustrating the configuration of the power-on reset circuit 35 of the power supply control circuit 6b shown in FIG.

図２０に表したように、パワーオンリセット回路３５は、３段構成のインバータ、ＰＭＯＳ Ｐ２、ＲＣ時定数回路３６などを有する。
パワーオンリセット回路３５に供給される電源は電位Ｖｄｄ１で、ここで、ＲＣ時定数回路３６の時定数は、図１９に表したＲＣ時定数回路３３より小さく設定されている。ＲＣ時定数回路３６の容量の端子電圧は、抵抗を介して３段構成のインバータに入力される。インバータの出力が、ＲＥＳＥＴ信号となる。 As shown in FIG. 20, the power-on reset circuit 35 includes a three-stage inverter, a PMOS P2, an RC time constant circuit 36, and the like.
The power supplied to the power-on reset circuit 35 is the potential Vdd1, and the time constant of the RC time constant circuit 36 is set smaller than that of the RC time constant circuit 33 shown in FIG. The terminal voltage of the capacitor of the RC time constant circuit 36 is input to an inverter having a three-stage configuration via a resistor. The output of the inverter becomes a RESET signal.

図２１は、図１９に表した電源制御回路６ｂのパワーオンリセット回路３５の動作を表す模式図である。
図２１（ａ）は、パワーオンリセット回路３５に供給される電源の電位Ｖｄｄ１を、図２１（ｂ）は、パワーオンリセット回路３５の出力信号ＲＥＳＥＴを、それぞれ模式的に表している。 FIG. 21 is a schematic diagram showing the operation of the power-on reset circuit 35 of the power supply control circuit 6b shown in FIG.
FIG. 21A schematically shows the potential Vdd1 of the power supplied to the power-on reset circuit 35, and FIG. 21B schematically shows the output signal RESET of the power-on reset circuit 35.

図２１（ａ）に表したように、電源投入時、パワーオンリセット回路３５には、時間ｔ＝０で、電位Ｖｄｄ１の電源が供給される。
電源が印加されると、ＲＣ時定数回路３６の容量の端子電圧は、ある時定数を持って０ＶからＶｄｄ１に上昇する。容量の端子電圧が３段構成のインバータの論理閾値電圧に達するまでは、３段構成のインバータはハイレベルを出力する。 As shown in FIG. 21A, when the power is turned on, the power-on reset circuit 35 is supplied with the power of the potential Vdd1 at time t = 0.
When power is applied, the terminal voltage of the capacitor of the RC time constant circuit 36 increases from 0 V to Vdd1 with a certain time constant. The three-stage inverter outputs a high level until the terminal voltage of the capacitor reaches the logic threshold voltage of the three-stage inverter.

出力信号ＲＥＳＥＴは、ハイレベルであり、３段構成のインバータの電源の電位Ｖｄｄ１に追随する。
容量の端子電圧が、論理閾値を越えると、３段構成のインバータは、ローレベルを出力する。従って、出力信号ＲＥＳＥＴは、ローレベルとなる。 The output signal RESET is at a high level and follows the potential Vdd1 of the power supply of the three-stage inverter.
When the terminal voltage of the capacitor exceeds the logical threshold, the three-stage inverter outputs a low level. Therefore, the output signal RESET is at a low level.

図２１（ｂ）に表したように、出力信号ＲＥＳＥＴは、ハイレベルのパルスを発生する。このパルス幅は、ＲＣ時定数回路３６の時定数により決まり、第１の期間Ｔ１よりも短く設定されている。   As shown in FIG. 21B, the output signal RESET generates a high level pulse. This pulse width is determined by the time constant of the RC time constant circuit 36, and is set shorter than the first period T1.

なお、ＰＭＯＳ Ｐ２は、３段構成のインバータの初段の入出力間に接続され、ノイズなどによる誤動作を防止する。
再度図２０に戻ると、パワーオンリセット回路３５の出力信号ＲＥＳＥＴは、ＮＭＯＳ Ｎ２のゲートに入力される。 The PMOS P2 is connected between the input and output of the first stage of the three-stage inverter, and prevents malfunction due to noise or the like.
Returning again to FIG. 20, the output signal RESET of the power-on reset circuit 35 is input to the gate of the NMOS N2.

電源投入直後、ＲＣ時定数回路３３の出力と接地間に設けられたＮＭＯＳ Ｎ２がオン状態となる。従って、電源投入直後は、確実にＲＣ時定数回路３３の出力はローレベルとなる。
パワーオンリセット回路３５を設けることにより、電源再投入時にもパルス発生回路３２ｂは初期化され確実に高電位端子９は電源端子８と接続される。これにより、電圧生成回路７の誤動作を回避することができる。 Immediately after the power is turned on, the NMOS N2 provided between the output of the RC time constant circuit 33 and the ground is turned on. Therefore, immediately after the power is turned on, the output of the RC time constant circuit 33 is surely at a low level.
By providing the power-on reset circuit 35, the pulse generation circuit 32b is initialized even when the power is turned on again, and the high potential terminal 9 is reliably connected to the power supply terminal 8. Thereby, malfunction of the voltage generation circuit 7 can be avoided.

なお、図１９においては、第２のトランジスタＰ１のドレインは電源端子８に接続されている。しかし、電源端子８に接続され、電源電圧Ｖｄｄよりも低電位Ｖｄｄ２を生成する図５に表した内部レギュレータ１４の出力に接続してもよい。   In FIG. 19, the drain of the second transistor P <b> 1 is connected to the power supply terminal 8. However, it may be connected to the power supply terminal 8 and connected to the output of the internal regulator 14 shown in FIG. 5, which generates a potential Vdd2 lower than the power supply voltage Vdd.

図２２は、電源制御回路の他の構成を例示する回路図である。
図２２に表したように、電源制御回路６ｃは、接続回路３１とパルス発生回路３２ｃとを有する。すなわち、電源制御回路６ｃは、図１８に表した電源制御回路６ａのパルス発生回路３２ａを、パルス発生回路３２ｃに置き換えた構成である。 FIG. 22 is a circuit diagram illustrating another configuration of the power supply control circuit.
As illustrated in FIG. 22, the power supply control circuit 6 c includes a connection circuit 31 and a pulse generation circuit 32 c. That is, the power supply control circuit 6c has a configuration in which the pulse generation circuit 32a of the power supply control circuit 6a shown in FIG. 18 is replaced with a pulse generation circuit 32c.

パルス発生回路３２ｃは、インバータ３４、チャージポンプ回路１２ｃ、クランプ回路３７を有する。すなわち、パルス発生回路３２ｃは、図１８に表したパルス発生回路３２ａのＲＣ時定数回路３３を、チャージポンプ回路１２ｃ、クランプ回路３７に置き換えた構成である。   The pulse generation circuit 32 c includes an inverter 34, a charge pump circuit 12 c, and a clamp circuit 37. That is, the pulse generation circuit 32c has a configuration in which the RC time constant circuit 33 of the pulse generation circuit 32a shown in FIG. 18 is replaced with a charge pump circuit 12c and a clamp circuit 37.

電源投入時、チャージポンプ回路１２ｃの出力は、０Ｖからクランプ回路３７でクランプされる電位まで上昇する。チャージポンプ回路１２ｃの出力の電位がインバータ３４の論理閾値に達するまでの時間は、第１の期間Ｔ１となるように設定される。   When the power is turned on, the output of the charge pump circuit 12 c rises from 0 V to the potential clamped by the clamp circuit 37. The time until the potential of the output of the charge pump circuit 12c reaches the logic threshold value of the inverter 34 is set to be the first period T1.

なお、図２２においては、第２のトランジスタＰ１のドレインは電源端子８に接続されている。しかし、電源端子８に接続され、電源電圧Ｖｄｄよりも低電位Ｖｄｄ２を生成する図５に表した内部レギュレータ１４の出力に接続してもよい。   In FIG. 22, the drain of the second transistor P 1 is connected to the power supply terminal 8. However, it may be connected to the power supply terminal 8 and connected to the output of the internal regulator 14 shown in FIG. 5, which generates a potential Vdd2 lower than the power supply voltage Vdd.

ところで、図２２に表した電源制御回路６ｃにおいても、図１８に表した電源制御回路６ａと同様に、電源再投入時に誤動作の危険性がある。
図２３は、電源制御回路の他の構成を例示する回路図である。
図２３に表したように、電源制御回路６ｄは、接続回路３１とパルス発生回路３２ｄを有する。すなわち、電源制御回路６ｄは、図２２に表した電源制御回路６ｃのパルス発生にパワーオンリセット回路３５を追加した構成である。 Incidentally, the power supply control circuit 6c shown in FIG. 22 also has a risk of malfunction when the power is turned on again, as in the case of the power supply control circuit 6a shown in FIG.
FIG. 23 is a circuit diagram illustrating another configuration of the power supply control circuit.
As shown in FIG. 23, the power supply control circuit 6d includes a connection circuit 31 and a pulse generation circuit 32d. That is, the power supply control circuit 6d has a configuration in which a power-on reset circuit 35 is added to the pulse generation of the power supply control circuit 6c shown in FIG.

パワーオンリセット回路３５を設けることにより、電源再投入時にもパルス発生回路３２ｄを初期化して確実に高電位端子９は電源端子８と接続される。これにより、電圧生成回路７の誤動作を回避することができる。   By providing the power-on reset circuit 35, the pulse generation circuit 32d is initialized even when the power is turned on again, so that the high potential terminal 9 is reliably connected to the power supply terminal 8. Thereby, malfunction of the voltage generation circuit 7 can be avoided.

なお、図２３においては、第２のトランジスタＰ１のドレインは電源端子８に接続されている。しかし、電源端子８に接続され、電源電圧Ｖｄｄよりも低電位Ｖｄｄ２を生成する図５に表した内部レギュレータ１４の出力に接続してもよい。   In FIG. 23, the drain of the second transistor P1 is connected to the power supply terminal 8. However, it may be connected to the power supply terminal 8 and connected to the output of the internal regulator 14 shown in FIG. 5, which generates a potential Vdd2 lower than the power supply voltage Vdd.

図２４は、電源制御回路の他の構成を例示する回路図である。
図２４に表したように、電源制御回路６ｅは、接続回路３１、パルス発生回路３２ｅを有する。すなわち、電源制御回路６ｅは、図６に表した電源制御回路６のパルス発生回路３２をパルス発生回路３２ｅに置き換えた構成である。 FIG. 24 is a circuit diagram illustrating another configuration of the power supply control circuit.
As illustrated in FIG. 24, the power supply control circuit 6e includes a connection circuit 31 and a pulse generation circuit 32e. That is, the power supply control circuit 6e has a configuration in which the pulse generation circuit 32 of the power supply control circuit 6 shown in FIG. 6 is replaced with a pulse generation circuit 32e.

パルス発生回路３２ｅは、発振回路１１の出力である相補クロックＣＫ、ＣＫ−を入力して、第１の期間Ｔ１だけハイレベルのパルスを出力する回路である。例えば、タイマまたはカウンタにより構成することができる。なお、パルス発生回路３２ｅは、電源投入直後に出力を強制的に０Ｖにするリセット機能（初期化機能）を有しており、電源制御回路６ｂ、および６ｄと同様の効果が得られる。   The pulse generation circuit 32e is a circuit that inputs the complementary clocks CK and CK− that are the outputs of the oscillation circuit 11 and outputs a high-level pulse only during the first period T1. For example, it can be constituted by a timer or a counter. The pulse generation circuit 32e has a reset function (initialization function) for forcibly setting the output to 0 V immediately after the power is turned on, and the same effect as the power control circuits 6b and 6d can be obtained.

なお、図２４においては、第２のトランジスタＰ１のドレインは電源端子８に接続されている。しかし、電源端子８に接続され、電源電圧Ｖｄｄよりも低電位Ｖｄｄ２を生成する図５に表した内部レギュレータ１４の出力に接続してもよい。   In FIG. 24, the drain of the second transistor P1 is connected to the power supply terminal 8. However, it may be connected to the power supply terminal 8 and connected to the output of the internal regulator 14 shown in FIG. 5, which generates a potential Vdd2 lower than the power supply voltage Vdd.

以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。   The embodiments of the present invention have been described above with reference to specific examples. However, the present invention is not limited to them, and various modifications can be made based on the technical idea of the present invention.

１ 半導体スイッチ
２ スイッチ部
３ 制御回路部
４ 駆動回路
５、５ａ デコーダ回路
５ｂ 反転・非反転信号生成回路
６、６ａ〜６ｅ 電源制御回路
７ 電圧生成回路
８ 電源端子
９ 高電位端子
９ａ 低電位端子
１０ａ〜１０ｈ スイッチ回路
１１ 発振回路
１２ａ〜１２ｃ チャージポンプ回路
１３ａ、１３ｂ ローパスフィルタ
１４ 内部レギュレータ
２０、２０ａ〜２０ｈ、２３ レベルシフト回路
２１、２１ａ 第１のレベルシフト回路
２２、２２ａ 第２のレベルシフト回路
３１ 接続回路
３２、３２ａ〜３２ｅ パルス発生回路
３３、３６ ＲＣ時定数回路
３４ インバータ
３５ パワーオンリセット回路
３７ クランプ回路
ＡＮＴ アンテナ端子
Ｃｐ、Ｃｎ 容量
Ｄ１１、Ｄ１２ ダイオード
Ｎ１ 第１のトランジスタ
Ｎ２、Ｎ１１，Ｎ１２、Ｎ２１〜Ｎ２４、Ｎ３１、Ｎ３２ Ｎチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）
Ｐ１ 第２のトランジスタ
Ｐ２、Ｐ１１、Ｐ１２、Ｐ２１〜Ｐ２４ Ｐチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）
Ｒ１ 第１の抵抗
ＲＳ１１〜ＲＳ１ｍ、ＲＴ１１〜ＲＴ１ｎ 抵抗
ＲＦ１〜ＲＦ８ 高周波端子
Ｓ１１〜Ｓ１ｍ シャントＦＥＴ
Ｔ１１〜Ｔ１ｎ スルーＦＥＴ DESCRIPTION OF SYMBOLS 1 Semiconductor switch 2 Switch part 3 Control circuit part 4 Drive circuit 5, 5a Decoder circuit 5b Inversion / non-inversion signal generation circuit 6, 6a-6e Power supply control circuit 7 Voltage generation circuit 8 Power supply terminal 9 High potential terminal 9a Low potential terminal 10a -10h Switch circuit 11 Oscillator circuit 12a-12c Charge pump circuit 13a, 13b Low pass filter 14 Internal regulator 20, 20a-20h, 23 Level shift circuit 21, 21a First level shift circuit 22, 22a Second level shift circuit 31 Connection circuit 32, 32a to 32e Pulse generation circuit 33, 36 RC time constant circuit 34 Inverter 35 Power-on reset circuit 37 Clamp circuit ANT Antenna terminal Cp, Cn Capacitance D11, D12 Diode N1 First transistor N2, N11, N12 N21 to N24, N31, N32 N-channel MOSFET (NMOS)
P1 Second transistor P2, P11, P12, P21 to P24 P-channel MOSFET (PMOS)
R1 1st resistance RS11-RS1m, RT11-RT1n Resistance RF1-RF8 High frequency terminal S11-S1m Shunt FET
T11-T1n Through FET

Claims (8)

電源入力部に供給される電源電圧から第１の電位と負の第２の電位とを生成する電圧生成回路と、
入力信号が入力される信号入力部と、前記入力信号のハイレベルを前記第１の電位に変換する第１のレベルシフト回路と、前記入力信号のローレベルを前記第２の電位に変換する第２のレベルシフト回路と、を有する駆動回路と、
前記駆動回路の出力により端子間の接続を切り替えるスイッチ部と、
を備え、
前記第１のレベルシフト回路は、
ソースがグランドに接続され、ゲートが一対の入力端子にそれぞれ接続された一対の第１のＮチャネル型ＦＥＴ（Field Effect Transistor）と、
前記一対の第１のＮチャネル型ＦＥＴのドレインにそれぞれドレインが接続され、ソースに前記第１の電位が供給され、ゲートが互いに相手のドレインと接続された一対の第１のＰチャネル型ＦＥＴと、
を有し、
前記第２のレベルシフト回路は、
ソースに前記第１の電位が供給され、ゲートが前記一対の第１のＰチャネル型ＦＥＴのドレインとそれぞれ接続された一対の第２のＰチャネル型ＦＥＴと、
ソースが前記一対の第２のＰチャネル型ＦＥＴのドレインとそれぞれ接続され、ゲートに第１のバイアス電位Ｖｂ１が供給される一対の第３のＰチャネル型ＦＥＴと、
ドレインが前記一対の第３のＰチャネル型ＦＥＴのドレインおよび一対の制御信号出力端子とそれぞれ接続され、ゲートに第２のバイアス電位Ｖｂ２が供給される一対の第２のＮチャネル型ＦＥＴと、
ソースに前記第２の電位が供給され、ゲートが互いに相手のドレインと接続されると共に前記一対の第２のＮチャネル型ＦＥＴのソースとそれぞれ接続された一対の第３のＮチャネル型ＦＥＴと、
を有し、
０＜Ｖｂ１＜Ｖｂ２であることを特徴とする半導体スイッチ。 A voltage generation circuit that generates a first potential and a negative second potential from a power supply voltage supplied to a power supply input unit;
A signal input unit to which an input signal is input, a first level shift circuit that converts the high level of the input signal to the first potential, and a second level that converts the low level of the input signal to the second potential. A drive circuit having two level shift circuits;
A switch unit for switching the connection between the terminals according to the output of the drive circuit;
With
The first level shift circuit includes:
A pair of first N-channel FETs (Field Effect Transistors) whose sources are connected to the ground and whose gates are respectively connected to a pair of input terminals;
A pair of first P-channel FETs each having a drain connected to a drain of the pair of first N-channel FETs, a first potential supplied to a source, and gates connected to the other drain; ,
Have
The second level shift circuit includes:
A pair of second P-channel FETs whose source is supplied with the first potential and whose gates are respectively connected to the drains of the pair of first P-channel FETs;
A pair of third P-channel FETs whose sources are respectively connected to the drains of the pair of second P-channel FETs and whose gates are supplied with a first bias potential Vb1;
A pair of second N-channel FETs whose drains are connected to the drains of the pair of third P-channel FETs and a pair of control signal output terminals, respectively, and whose gates are supplied with a second bias potential Vb2,
A pair of third N-channel FETs whose source is supplied with the second potential, whose gates are connected to each other's drains and which are respectively connected to the sources of the pair of second N-channel FETs;
Have
A semiconductor switch, wherein 0 <Vb1 <Vb2. 前記駆動回路は、
前記一対の制御信号出力端子にそれぞれアノードが接続された一対のダイオードと、
ドレイン・ソース間が前記一対のダイオードのそれぞれのカソードとグランドとの間に接続され、前記制御信号出力端子の電位がハイレベルからローレベルに切り替わる前に、前記ドレイン・ソース間が遮断状態から導通状態に切り替わる一対のＦＥＴと、
をさらに有することを特徴とする請求項１記載の半導体スイッチ。 The drive circuit is
A pair of diodes each having an anode connected to the pair of control signal output terminals;
The drain and the source are connected between the cathode and the ground of each of the pair of diodes, and the drain and the source are electrically connected from the cut-off state before the potential of the control signal output terminal is switched from the high level to the low level. A pair of FETs that switch to a state;
The semiconductor switch according to claim 1, further comprising: ＳＯＩ（Silicon On Insulator）基板をさらに備え、
前記電圧生成回路と前記駆動回路と前記スイッチ部とは、前記ＳＯＩ基板に設けられる請求項１または２に記載の半導体スイッチ。 It further includes an SOI (Silicon On Insulator) substrate,
The semiconductor switch according to claim 1, wherein the voltage generation circuit, the drive circuit, and the switch unit are provided on the SOI substrate. 前記駆動回路は、前記第１の電位が供給される高電位入力部を有し、
前記電源入力部に電源電圧が供給された後の第１の期間は前記高電位入力部を前記電源入力部に接続し、前記第１の期間の経過後は前記高電位入力部を前記電源入力部から切り離すように制御する電源制御回路をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の半導体スイッチ。 The drive circuit has a high potential input portion to which the first potential is supplied,
The high potential input section is connected to the power input section during a first period after the power supply voltage is supplied to the power input section, and the high potential input section is connected to the power input after the first period has elapsed. The semiconductor switch according to claim 1, further comprising a power supply control circuit that performs control so as to be disconnected from the unit. 前記電源入力部に接続され、前記電源電圧よりも低電位となる電圧を生成する内部レギュレータをさらに備え、
前記電源制御回路は、前記第１の期間においては前記高電位入力部を前記内部レギュレータの出力に接続し、前記第１の期間の経過後は前記高電位入力部を前記内部レギュレータの出力から切り離すように制御することを特徴とする請求項４記載の半導体スイッチ。 An internal regulator connected to the power supply input unit for generating a voltage lower than the power supply voltage;
The power supply control circuit connects the high potential input section to the output of the internal regulator in the first period, and disconnects the high potential input section from the output of the internal regulator after the first period has elapsed. 5. The semiconductor switch according to claim 4, wherein the semiconductor switch is controlled as follows. 前記電源制御回路は、
ソースが前記高電位入力部に接続され、ドレインが前記電源入力部に接続された第１のトランジスタと、
前記第１のトランジスタのゲートと前記高電位入力部との間に接続された第１の抵抗と、
ドレインが前記第１のトランジスタのゲートに接続され、ソースが接地に接続された第２のトランジスタと、
前記第２のトランジスタのゲートに接続され、前記第１の期間はハイレベルを出力し、前記第１の期間の経過後はローレベルを出力するパルス発生回路と、
を有することを特徴とする請求項４または５に記載の半導体スイッチ。 The power supply control circuit
A first transistor having a source connected to the high potential input and a drain connected to the power input;
A first resistor connected between the gate of the first transistor and the high potential input;
A second transistor having a drain connected to the gate of the first transistor and a source connected to ground;
A pulse generation circuit connected to a gate of the second transistor, outputting a high level during the first period, and outputting a low level after the first period;
The semiconductor switch according to claim 4 or 5, characterized by comprising: 前記電圧生成回路の出力の電流供給能力は、前記第１の期間において前記駆動回路を介して前記高電位入力部から前記低電位入力部へ流れる貫通電流よりも小さいことを特徴とする請求項４〜６のいずれか１つに記載の半導体スイッチ。   5. The current supply capability of the output of the voltage generation circuit is smaller than a through current flowing from the high potential input portion to the low potential input portion via the drive circuit in the first period. The semiconductor switch as described in any one of -6. 前記パルス発生回路は、前記電源入力部に電源電圧が供給されたときに、前記パルス発生回路を初期化するパワーオンリセット回路をさらに有することを特徴とする請求項６記載の半導体スイッチ。   The semiconductor switch according to claim 6, wherein the pulse generation circuit further includes a power-on reset circuit that initializes the pulse generation circuit when a power supply voltage is supplied to the power supply input unit.
JP2014090351A 2014-04-24 2014-04-24 Semiconductor switch Expired - Fee Related JP5685664B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014090351A JP5685664B2 (en) 2014-04-24 2014-04-24 Semiconductor switch

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014090351A JP5685664B2 (en) 2014-04-24 2014-04-24 Semiconductor switch

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2013186268A Division JP5538610B2 (en) 2013-09-09 2013-09-09 Semiconductor switch

Publications (2)

Publication Number Publication Date
JP2014158285A JP2014158285A (en) 2014-08-28
JP5685664B2 true JP5685664B2 (en) 2015-03-18

Family

ID=51578868

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014090351A Expired - Fee Related JP5685664B2 (en) 2014-04-24 2014-04-24 Semiconductor switch

Country Status (1)

Country Link
JP (1) JP5685664B2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108023582B (en) * 2018-01-17 2024-01-30 歌尔科技有限公司 Automatic reset circuit and electronic product
CN109768789B (en) * 2018-12-28 2023-07-04 京信网络系统股份有限公司 GaN HEMT drain electrode control circuit and device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61288620A (en) * 1985-06-17 1986-12-18 Fuji Electric Co Ltd Level shift circuit
JPH09200021A (en) * 1996-01-22 1997-07-31 Mitsubishi Electric Corp Integrated circuit
JPH10209853A (en) * 1997-01-27 1998-08-07 Sony Corp Level shift circuit
JP3658280B2 (en) * 2000-06-09 2005-06-08 シャープ株式会社 Voltage level shifter circuit and nonvolatile semiconductor memory device using the same
JP4262933B2 (en) * 2002-05-30 2009-05-13 Ｎｅｃエレクトロニクス株式会社 High frequency circuit element
JP4874887B2 (en) * 2007-07-20 2012-02-15 株式会社東芝 High frequency semiconductor switch device
JP2008035560A (en) * 2007-10-09 2008-02-14 Matsushita Electric Ind Co Ltd High-frequency switching circuit

Also Published As

Publication number Publication date
JP2014158285A (en) 2014-08-28

Similar Documents

Publication Publication Date Title
JP5400567B2 (en) Semiconductor switch
JP4903845B2 (en) Semiconductor switch
US8295784B2 (en) Semiconductor switching device
JP2010103971A (en) High-frequency semiconductor switch device
JP5271210B2 (en) Switch circuit
US8232827B2 (en) Semiconductor switch
JP5383609B2 (en) Semiconductor switch and wireless device
TW201409941A (en) RF switch with adaptive drain and source voltage
TWI554031B (en) Radio frequency switch with pathway charge and discharge circuit
JP2006304013A (en) Switch circuit
US9020448B2 (en) Switch control circuit, semiconductor device, and radio communication device
JP2012070181A (en) Semiconductor switch
JP2002076882A (en) Semiconductor integrated circuit device
JP2010028304A (en) Switch circuit for high frequency signal
JP5685664B2 (en) Semiconductor switch
JP5538610B2 (en) Semiconductor switch
US8476956B2 (en) Semiconductor switch
US20120225627A1 (en) Semiconductor switch and wireless device
JP2010081365A (en) Radio-frequency semiconductor switch apparatus
JP5221739B2 (en) High frequency semiconductor switch device
JP2014204282A (en) High frequency switch circuit
CN107888152B (en) Power amplifier applied to radio frequency transceiver, radio frequency transceiver and remote controller
JP2017050777A (en) Output buffer circuit

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141208

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141222

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150119

LAPS Cancellation because of no payment of annual fees