JP2013131653A - Semiconductor device and method for manufacturing the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which has uniform characteristics, a high yield, and low contact resistance at a source electrode and a drain electrode.SOLUTION: The semiconductor device includes semiconductor layers (21, 22, 23) formed on a substrate (10), an insulating film (40) formed on the semiconductor layers, and an electrode (41) which has a portion embedded in the insulating film and is in contact with the semiconductor layers. The embedded portion of the electrode comprises a second conductive film (52) being in contact with the semiconductor layers and a first conductive film (51) formed between the second conductive film and the insulating film. The first conductive film is constituted of a material containing a nitride or tungsten. The second conductive film contains a metal material.

Description

本発明は、半導体装置及び半導体装置の製造方法に関するものである。   The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.

窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮ等または、これらの混晶である材料は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。このうち、高出力デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field-Effect Transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている（例えば、特許文献１）。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。   A nitride semiconductor such as GaN, AlN, InN, or a mixed crystal material thereof has a wide band gap, and is used as a high-power electronic device, a short wavelength light-emitting device, or the like. Among these, as a high-power device, a technique related to a field-effect transistor (FET), in particular, a high electron mobility transistor (HEMT) has been developed (for example, Patent Document 1). ). HEMTs using such nitride semiconductors are used in high power / high efficiency amplifiers, high power switching devices, and the like.

窒化物半導体を用いたＨＥＭＴは、例えば、基板上に、窒化アルミニウムガリウム／窒化ガリウム（ＡｌＧａＮ／ＧａＮ）ヘテロ構造が形成されており、ＧａＮ層を電子走行層とするものである。尚、基板としては、サファイア、シリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）、シリコン（Ｓｉ）等により形成された基板が用いられる。   In the HEMT using a nitride semiconductor, for example, an aluminum gallium nitride / gallium nitride (AlGaN / GaN) heterostructure is formed on a substrate, and the GaN layer is an electron transit layer. As the substrate, a substrate formed of sapphire, silicon carbide (SiC), gallium nitride (GaN), silicon (Si), or the like is used.

ＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）や、ＧａＡｓ（１．４ｅＶ）よりも大きく、高い破壊電圧強度を有している。また、飽和電子速度が大きく、高電圧動作、かつ、高出力を得ることができるため、高効率スイッチング素子、電気自動車用等における高耐圧電力デバイス等に用いることができる。更に、トランジスタにおけるリーク電流を抑制するため、ゲート電極の下に絶縁膜を形成した絶縁ゲート構造のデバイスも開示されている（例えば、特許文献２）。   The band gap of GaN is 3.4 eV, which is larger than that of Si (1.1 eV) and GaAs (1.4 eV), and has a high breakdown voltage strength. Further, since the saturation electron velocity is high, high voltage operation and high output can be obtained, it can be used for a high-efficiency switching element, a high breakdown voltage power device for electric vehicles, and the like. Further, a device having an insulated gate structure in which an insulating film is formed under the gate electrode in order to suppress a leakage current in the transistor is disclosed (for example, Patent Document 2).

このように、窒化物半導体を用いたＨＥＭＴにおいては、窒化物半導体の上には、ゲート絶縁膜に相当する絶縁膜やパッシベーション等を目的として絶縁膜を形成する場合がある。このため、ソース電極及びドレイン電極を形成する際には、ソース電極及びドレイン電極が形成される領域の絶縁膜を除去した後、絶縁膜の除去された領域に金属膜等を成膜することにより、ソース電極及びドレイン電極を形成している。   As described above, in a HEMT using a nitride semiconductor, an insulating film corresponding to a gate insulating film or an insulating film may be formed on the nitride semiconductor for the purpose of passivation. Therefore, when forming the source electrode and the drain electrode, the insulating film in the region where the source electrode and the drain electrode are formed is removed, and then a metal film or the like is formed in the region where the insulating film is removed. A source electrode and a drain electrode are formed.

特開２００２−３５９２５６号公報JP 2002-359256 A 特開２０１０−１９９４８１号公報JP 2010-199481 A 特開２００６−４９９００号公報JP 2006-49900 A

窒化物半導体を用いたＨＥＭＴ等の窒化物半導体素子において、図１（ａ）に基づき、表面に絶縁膜を形成して、ソース電極及びドレイン電極を形成する工程について、より詳細に説明する。最初に、基板９１０の上に、窒化物半導体層９１１を形成し、更に、窒化物半導体層９１１の上に絶縁膜９１２を成膜する。この後、ソース電極及びドレイン電極が形成される領域の絶縁膜９１２を除去することにより、窒化物半導体層９１１の表面を露出させ、絶縁膜９１２が除去された領域に金属膜９２０を成膜する。この後、オーミックコンタクトさせるためのアニールを行なうことにより、金属膜９２０によりソース電極及びドレイン電極が形成される。   In a nitride semiconductor device such as a HEMT using a nitride semiconductor, a process of forming an insulating film on the surface and forming a source electrode and a drain electrode will be described in more detail with reference to FIG. First, the nitride semiconductor layer 911 is formed over the substrate 910, and further, the insulating film 912 is formed over the nitride semiconductor layer 911. Thereafter, the insulating film 912 in the region where the source electrode and the drain electrode are formed is removed to expose the surface of the nitride semiconductor layer 911, and the metal film 920 is formed in the region where the insulating film 912 is removed. . Thereafter, annealing for making ohmic contact is performed, whereby a source electrode and a drain electrode are formed by the metal film 920.

ところで、図１（ａ）に示すように、金属膜９２０が、Ｔｉ膜９２１とＡｌ膜９２２とが積層されて形成されている場合、アニール工程において、Ａｌ膜９２２に含まれるＡｌがＴｉ膜９２１を介して絶縁膜９１２の内部に入り込み拡散してしまう。このように絶縁膜９１２内にＡｌが拡散してしまうと、絶縁膜９１２の耐圧が低下し、形成される窒化物半導体素子の特性が低下し、また、歩留りも低下する。   As shown in FIG. 1A, when the metal film 920 is formed by laminating the Ti film 921 and the Al film 922, Al contained in the Al film 922 is replaced by the Ti film 921 in the annealing process. Through the insulating film 912 and diffused. When Al diffuses into the insulating film 912 in this way, the withstand voltage of the insulating film 912 is lowered, the characteristics of the nitride semiconductor element to be formed are lowered, and the yield is also lowered.

従って、図１（ｂ）に示すように、絶縁膜９１２内におけるＡｌの拡散を防ぐため、Ａｌ膜９２２と絶縁膜９１２との間にＴａＮ等のバリアメタル層９２３を形成する方法がある。即ち、底面において窒化物半導体層９１１の表面が露出している絶縁膜９１２の開口部に、Ｔｉ膜９２１、バリアメタル層９２３及びＡｌ膜９２２を積層することにより導電膜９３０を形成し、この導電膜９３０によりソース電極及びドレイン電極を形成する方法である。この方法により形成された導電膜９３０では、バリアメタル層９２３において、Ａｌ膜９２２からのＡｌの拡散が遮られるため、アニール工程において、絶縁膜９１２の内部にＡｌが拡散することを防ぐことができる。しかしながら、ＴａＮ等のバリアメタル層９２３を形成している材料は導電性を有しているものの、電気抵抗が高いため、ソース電極及びドレイン電極においてコンタクト抵抗が高くなるという問題点が新たに生じる。   Therefore, as shown in FIG. 1B, there is a method of forming a barrier metal layer 923 such as TaN between the Al film 922 and the insulating film 912 in order to prevent Al diffusion in the insulating film 912. That is, a conductive film 930 is formed by laminating a Ti film 921, a barrier metal layer 923, and an Al film 922 in the opening of the insulating film 912 where the surface of the nitride semiconductor layer 911 is exposed at the bottom surface. In this method, a source electrode and a drain electrode are formed using a film 930. In the conductive film 930 formed by this method, the diffusion of Al from the Al film 922 is blocked in the barrier metal layer 923, so that Al can be prevented from diffusing into the insulating film 912 in the annealing step. . However, although the material forming the barrier metal layer 923 such as TaN has electrical conductivity, the electric resistance is high, so that a new problem arises in that the contact resistance is increased in the source electrode and the drain electrode.

よって、特性が均一であって、歩留りが高く、ソース電極及びドレイン電極におけるコンタクト抵抗の低い窒化物半導体を用いた半導体装置が求められている。   Therefore, there is a demand for a semiconductor device using a nitride semiconductor having uniform characteristics, high yield, and low contact resistance at the source and drain electrodes.

本実施の形態の一観点によれば、基板の上に形成された半導体層と、前記半導体層の上に形成された絶縁膜と、前記絶縁膜に埋め込まれた部分を有し、前記半導体層と接触する電極と、を有し、前記電極の前記埋め込まれた部分は、前記半導体層に接触する第２導電膜、及び前記第２導電膜と前記絶縁膜との間に形成された第１導電膜を有し、前記第１の導電膜は、窒化物又はタングステンを含む材料を含み、前記第２の導電膜は、金属材料を含むことを特徴とする。   According to one aspect of this embodiment, the semiconductor layer includes a semiconductor layer formed on a substrate, an insulating film formed on the semiconductor layer, and a portion embedded in the insulating film, The embedded portion of the electrode is in contact with the semiconductor layer, and the first conductive layer is formed between the second conductive film and the insulating film. The first conductive film includes a material containing nitride or tungsten, and the second conductive film includes a metal material.

また、本実施の形態の他の一観点によれば、基板の上に半導体層を形成する工程と、前記半導体層の上に絶縁膜を形成する工程と、前記絶縁膜の所定の領域に、前記半導体層の底面、及び前記絶縁膜の側面を露出させる開口部を形成する工程と、前記開口部により露出した前記絶縁膜の前記側面に第１の導電膜を形成する工程と、前記開口部により露出した前記半導体層の前記底面、及び前記第１の絶縁膜の側面に第２の導電膜を形成する工程と、前記第１の導電膜及び前記第２の導電膜を形成した後に、熱処理を行なう工程と、を有し、前記第１の導電膜は、窒化物又はタングステンを含む材料により形成されており、前記第２の導電膜は、金属材料により形成されていることを特徴とする。   Further, according to another aspect of the present embodiment, a step of forming a semiconductor layer on a substrate, a step of forming an insulating film on the semiconductor layer, and a predetermined region of the insulating film, Forming a bottom surface of the semiconductor layer and an opening exposing the side surface of the insulating film; forming a first conductive film on the side surface of the insulating film exposed by the opening; and the opening. Forming a second conductive film on the bottom surface of the semiconductor layer exposed by the step and a side surface of the first insulating film, and forming a heat treatment after forming the first conductive film and the second conductive film. The first conductive film is formed of a material containing nitride or tungsten, and the second conductive film is formed of a metal material. .

開示の半導体装置及び半導体装置の製造方法によれば、特性が均一であって、歩留りが高く、ソース電極及びドレイン電極におけるコンタクト抵抗の低い半導体装置を得ることができる。   According to the disclosed semiconductor device and semiconductor device manufacturing method, a semiconductor device having uniform characteristics, high yield, and low contact resistance in the source and drain electrodes can be obtained.

半導体装置における電極の説明図Explanatory drawing of electrodes in semiconductor devices 第１の実施の形態における半導体装置の構造図Structure diagram of the semiconductor device in the first embodiment 第１の実施の形態における半導体装置のソース電極の構造図Structure diagram of source electrode of semiconductor device in first embodiment 第１の実施の形態における他の半導体装置の構造図Structural diagram of another semiconductor device according to the first embodiment 第１の実施の形態における半導体装置の他のソース電極の構造図Structural diagram of another source electrode of the semiconductor device according to the first embodiment 第１の実施の形態における半導体装置の製造方法の工程図（１）Process drawing (1) of the manufacturing method of the semiconductor device in 1st Embodiment 第１の実施の形態における半導体装置の製造方法の工程図（２）Process drawing (2) of the manufacturing method of the semiconductor device in the first embodiment 第１の実施の形態における半導体装置の製造方法の説明図（１）Explanatory drawing (1) of the manufacturing method of the semiconductor device in 1st Embodiment 第１の実施の形態における半導体装置の製造方法の説明図（２）Explanatory drawing (2) of the manufacturing method of the semiconductor device in 1st Embodiment 第１の実施の形態における半導体装置の製造方法の説明図（３）Explanatory drawing (3) of the manufacturing method of the semiconductor device in 1st Embodiment 第２の実施の形態における半導体装置の製造方法の説明図（１）Explanatory drawing (1) of the manufacturing method of the semiconductor device in 2nd Embodiment 第２の実施の形態における半導体装置の製造方法の説明図（２）Explanatory drawing (2) of the manufacturing method of the semiconductor device in 2nd Embodiment 第２の実施の形態における半導体装置の製造方法の説明図（３）Explanatory drawing (3) of the manufacturing method of the semiconductor device in 2nd Embodiment

実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。   The form for implementing is demonstrated below. In addition, about the same member etc., the same code | symbol is attached | subjected and description is abbreviate | omitted.

〔第１の実施の形態〕
（半導体装置）
第１の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、窒化物半導体を用いたＨＥＭＴであり、図２に示されるように、基板１０の上に、不図示のバッファ層、電子走行層２１、電子供給層２２が積層形成されている。これにより、電子走行層２１と電子供給層２２との界面近傍の電子走行層２１には２ＤＥＧ（two dimensional electron gas）２１ａが形成される。また、電子供給層２２の上には、ゲート電極３１及び絶縁膜４０が形成されており、絶縁膜４０に形成された開口部４１を埋め込むようにソース電極３２及びドレイン電極３３が形成されている。本実施の形態における半導体装置は、電子走行層２１及び電子供給層２２は、ともに窒化物半導体により形成されており、電子供給層２１はＧａＮにより形成されており、電子供給層２２はＡｌＧａＮにより形成されている。尚、本実施の形態における半導体装置においては、電子供給層２１をＧａＮにより形成し、電子供給層２２はＩｎＡｌＮにより形成した構造のものであってもよい。 [First Embodiment]
(Semiconductor device)
A semiconductor device according to the first embodiment will be described. The semiconductor device in the present embodiment is a HEMT using a nitride semiconductor, and a buffer layer, an electron transit layer 21 and an electron supply layer 22 (not shown) are stacked on the substrate 10 as shown in FIG. Is formed. As a result, 2DEG (two dimensional electron gas) 21 a is formed in the electron transit layer 21 in the vicinity of the interface between the electron transit layer 21 and the electron supply layer 22. Further, the gate electrode 31 and the insulating film 40 are formed on the electron supply layer 22, and the source electrode 32 and the drain electrode 33 are formed so as to fill the opening 41 formed in the insulating film 40. . In the semiconductor device in the present embodiment, the electron transit layer 21 and the electron supply layer 22 are both formed of a nitride semiconductor, the electron supply layer 21 is formed of GaN, and the electron supply layer 22 is formed of AlGaN. Has been. In the semiconductor device according to the present embodiment, the electron supply layer 21 may be formed of GaN, and the electron supply layer 22 may be formed of InAlN.

本実施の形態における半導体装置のソース電極３２及びドレイン電極３３について、図３に基づきより詳細に説明する。図３は、一例としてソース電極３２の構造を示すものであるが、ドレイン電極３３についても同様の構造を有している。図３に示すように、本実施の形態は、ソース電極３２は、バリアメタルとなる第１の導電膜５１、Ｔｉ等の金属により形成された第２の導電膜５２、Ａｌ等の金属材料により形成された第３の導電膜５３を積層形成したものである。   The source electrode 32 and the drain electrode 33 of the semiconductor device in the present embodiment will be described in more detail with reference to FIG. FIG. 3 shows the structure of the source electrode 32 as an example, but the drain electrode 33 has a similar structure. As shown in FIG. 3, in the present embodiment, the source electrode 32 is made of a first conductive film 51 serving as a barrier metal, a second conductive film 52 formed of a metal such as Ti, and a metal material such as Al. The formed third conductive film 53 is laminated.

本実施の形態においては、絶縁膜４０は厚さが約３００ｎｍのＳｉＮ等の窒化物又は酸化物の絶縁体材料により形成されており、絶縁膜４０に形成される開口部４１の幅は数μｍ程度である。第１の導電膜５１は、バリアメタルとなる材料であって、導電性を有する窒化物またはタングステン（Ｗ）を含む材料により形成されている。具体的には、ＴａＮ、ＴｉＮ、ＴｉＷ、Ｗ、ＺｒＮ、ＷＮ、ＶＮ、ＴｉＳｉＮ、ＴａＣＮ等から選ばれる１または２以上を含む材料により形成されている。第２の導電膜５２及び第３の導電膜５３は、金属材料により形成されている。第２の導電膜５２は、Ｔｉ、Ｎｉ、Ａｌ、Ｔａ、Ｓｉ、Ｚｒ、Ｍｏ、Ｃｕ、Ｗ、Ａｕ等から選ばれる１または２以上の元素を含む材料により形成されている。尚、第２の導電膜５２は、ＡｌＧａＮ、ＩｎＡｌＮ、ＧａＮ等の窒化物半導体とオーミックコンタクトを取ることができる金属材料により形成されており、Ｔｉ、Ｎｉ、Ｔｉを含む材料またはＮｉを含む材料等により形成されていることが好ましい。また、第３の導電膜５３は、Ｔｉ、Ｎｉ、Ａｌ、Ｔａ、Ｓｉ、Ｚｒ、Ｍｏ、Ｃｕ、Ｗ、Ａｕ等から選ばれる１または２以上の元素を含む材料により形成されているが、第２の導電膜５２よりも導電性の高い材料により形成されていることが好ましい。本実施の形態では、第１の導電膜５１は厚さが約５０ｎｍのＴａＮにより形成されており、第２の導電膜５２は厚さが約２５ｎｍのＴｉにより形成されており、第３の導電膜５３は厚さが約３００ｎｍのＡｌにより形成されている。   In the present embodiment, the insulating film 40 is formed of a nitride or oxide insulator material such as SiN having a thickness of about 300 nm, and the width of the opening 41 formed in the insulating film 40 is several μm. Degree. The first conductive film 51 is a material to be a barrier metal, and is formed of a material containing conductive nitride or tungsten (W). Specifically, it is formed of a material containing one or more selected from TaN, TiN, TiW, W, ZrN, WN, VN, TiSiN, TaCN and the like. The second conductive film 52 and the third conductive film 53 are formed of a metal material. The second conductive film 52 is formed of a material containing one or more elements selected from Ti, Ni, Al, Ta, Si, Zr, Mo, Cu, W, Au, and the like. The second conductive film 52 is made of a metal material capable of making ohmic contact with a nitride semiconductor such as AlGaN, InAlN, or GaN. Ti, Ni, a material containing Ti, a material containing Ni, or the like It is preferable that it is formed by. The third conductive film 53 is formed of a material containing one or more elements selected from Ti, Ni, Al, Ta, Si, Zr, Mo, Cu, W, Au, and the like. The conductive film 52 is preferably made of a material having higher conductivity than that of the second conductive film 52. In the present embodiment, the first conductive film 51 is formed of TaN having a thickness of about 50 nm, the second conductive film 52 is formed of Ti having a thickness of about 25 nm, and the third conductive film is formed. The film 53 is made of Al having a thickness of about 300 nm.

図３に基づき開口部４１に形成されるソース電極３２を形成している第１の導電膜５１、第２の導電膜５２及び第３の導電膜５３についてより詳細に説明する。第１の導電膜５１は、開口部４１の側面４１ｂに形成されており、開口部４１の底面４１ａにおいて露出している電子供給層２２の表面上には形成されない。第２の導電膜５２は、開口部４１の底面４１ａにおいて露出している電子供給層２２の表面上、及び、開口部４１の側面４１ｂに形成されている第１の導電膜５１の上に形成される。第３の導電膜５３は、開口部４１の底面４１ａ及び側面４１ｂに形成されている第２の導電膜５２の上に形成される。尚、本実施の形態においては、側面において形成されている膜の表面上に形成される膜を側面において形成されている膜の上に形成される膜と記載する場合がある。   The first conductive film 51, the second conductive film 52, and the third conductive film 53 that form the source electrode 32 formed in the opening 41 will be described in more detail with reference to FIG. The first conductive film 51 is formed on the side surface 41 b of the opening 41 and is not formed on the surface of the electron supply layer 22 exposed at the bottom surface 41 a of the opening 41. The second conductive film 52 is formed on the surface of the electron supply layer 22 exposed at the bottom surface 41 a of the opening 41 and on the first conductive film 51 formed on the side surface 41 b of the opening 41. Is done. The third conductive film 53 is formed on the second conductive film 52 formed on the bottom surface 41 a and the side surface 41 b of the opening 41. In this embodiment, a film formed on the surface of the film formed on the side surface may be described as a film formed on the film formed on the side surface.

このように、本実施の形態における半導体装置では、絶縁膜４０の開口部４１の側面４１ｂには、側面４１ｂにおいて絶縁膜４０と接して、バリアメタルとなる第１の導電膜５１が形成されている。従って、オーミックコンタクトさせるためのアニール等の熱処理を行なっても、第２の導電膜５２又は第３の導電膜５３に含まれる金属材料は、バリアメタルとなる第１の導電膜５１により拡散が遮られるため、これらの金属材料が絶縁膜４０内に拡散することはない。また、絶縁膜４０の開口部４１の底面４１ａとなる電子供給層２２の上には、第１の導電膜５１は形成されておらず、第２の導電膜５２が形成されている。即ち、電子供給層２２の上には第２の導電膜５２が形成されており、電子供給層２２と第２の導電膜５２とが直接接触している。第２の導電膜５２を形成している材料は金属材料であり、第１の導電膜５１を形成しているバリアメタルとなる材料よりも一般的に抵抗が低いため、ソース電極３２において、電子供給層２２とのコンタクト抵抗が高くなることを防ぐことができる。   Thus, in the semiconductor device according to the present embodiment, the first conductive film 51 serving as a barrier metal is formed on the side surface 41b of the opening 41 of the insulating film 40 in contact with the insulating film 40 on the side surface 41b. Yes. Therefore, even when heat treatment such as annealing for performing ohmic contact is performed, diffusion of the metal material contained in the second conductive film 52 or the third conductive film 53 is blocked by the first conductive film 51 serving as a barrier metal. Therefore, these metal materials do not diffuse into the insulating film 40. In addition, the first conductive film 51 is not formed on the electron supply layer 22 to be the bottom surface 41 a of the opening 41 of the insulating film 40, and the second conductive film 52 is formed. That is, the second conductive film 52 is formed on the electron supply layer 22, and the electron supply layer 22 and the second conductive film 52 are in direct contact with each other. Since the material forming the second conductive film 52 is a metal material and generally has a lower resistance than the material that forms the barrier metal forming the first conductive film 51, the source electrode 32 has electrons. It is possible to prevent the contact resistance with the supply layer 22 from increasing.

尚、本実施の形態における半導体装置は、図４に示すように、電子供給層２２の上に、キャップ層２３を形成し、キャップ層２３の上に、絶縁膜４０、ゲート電極３１、ソース電極３２及びドレイン電極３３が形成されている構造のものであってもよい。尚、キャップ層２３は、第３の半導体層となる層であり、ＧａＮにより形成されている。この構造の半導体装置においては、キャップ層２３であるＧａＮの上に、開口部４１を有する絶縁膜４０が形成され、開口部４１にソース電極３２及びドレイン電極３３が形成される。従って、絶縁膜４０の開口部４１の底面４１ａにおいて露出しているキャップ層２３の上には、第２の導電膜５２が形成される。   In the semiconductor device according to the present embodiment, as shown in FIG. 4, a cap layer 23 is formed on the electron supply layer 22, and an insulating film 40, a gate electrode 31, a source electrode is formed on the cap layer 23. 32 and the drain electrode 33 may be formed. The cap layer 23 is a layer that becomes a third semiconductor layer, and is formed of GaN. In the semiconductor device having this structure, the insulating film 40 having the opening 41 is formed on the GaN serving as the cap layer 23, and the source electrode 32 and the drain electrode 33 are formed in the opening 41. Therefore, the second conductive film 52 is formed on the cap layer 23 exposed at the bottom surface 41 a of the opening 41 of the insulating film 40.

また、本実施の形態は、図５に示すように、第２の導電膜５２、第１の導電膜５１、第３の導電膜５３を順次積層することによりソース電極３２ａを形成したものであってもよい。図５に基づき、開口部４１に形成されるソース電極３２ａについて、より詳細に説明する。第２の導電膜５２は、開口部４１の側面４１ｂ及び電子供給層２２が露出している底面４１ａの上に形成される。第１の導電膜５１は、第２の導電膜５２の上において、開口部４１の底面４１ａを除く領域、即ち、開口部４１の側面４１ｂに形成された第２の導電膜５２の上に形成される。第３の導電膜５３は、開口部４１の底面４１ａに形成された第２の導電膜５２の上及び開口部４１の側面４１ｂに形成された第１の導電膜５１の上に形成される。このような構造の半導体装置においても、図３に示す場合と同様の効果を得ることができる。しかしながら、第２の導電膜５２に含まれる金属材料が絶縁膜４０の内部を拡散する材料である場合には、図３に示す構造の窒化物半導体装置の方が、絶縁膜４０における金属の拡散を防止することができるため好ましい。   Further, in the present embodiment, as shown in FIG. 5, the source electrode 32a is formed by sequentially laminating the second conductive film 52, the first conductive film 51, and the third conductive film 53. May be. Based on FIG. 5, the source electrode 32a formed in the opening 41 will be described in more detail. The second conductive film 52 is formed on the side surface 41b of the opening 41 and the bottom surface 41a where the electron supply layer 22 is exposed. The first conductive film 51 is formed on the second conductive film 52 on the second conductive film 52, except for the bottom surface 41 a of the opening 41, that is, on the second conductive film 52 formed on the side surface 41 b of the opening 41. Is done. The third conductive film 53 is formed on the second conductive film 52 formed on the bottom surface 41 a of the opening 41 and on the first conductive film 51 formed on the side surface 41 b of the opening 41. Even in the semiconductor device having such a structure, the same effect as that shown in FIG. 3 can be obtained. However, when the metal material contained in the second conductive film 52 is a material that diffuses inside the insulating film 40, the nitride semiconductor device having the structure shown in FIG. Can be prevented, which is preferable.

また、本実施の形態における半導体装置は、ゲート電極３１と電子供給層２２との間にゲート絶縁膜となる絶縁膜を形成した構造のものであってもよい。更に、本実施の形態における半導体装置において、キャップ層２３を形成する場合には、ゲート電極３１とキャップ層２３との間にゲート絶縁膜となる絶縁膜を形成した構造のものであってもよい。また、ゲート電極３１が形成される領域の窒化物半導体を一部除去することによりリセスを形成した構造のものであってもよい。   In addition, the semiconductor device in this embodiment may have a structure in which an insulating film serving as a gate insulating film is formed between the gate electrode 31 and the electron supply layer 22. Furthermore, in the semiconductor device according to the present embodiment, when the cap layer 23 is formed, an insulating film serving as a gate insulating film may be formed between the gate electrode 31 and the cap layer 23. . Moreover, the thing of the structure which formed the recess by removing a part of nitride semiconductor of the area | region in which the gate electrode 31 is formed may be used.

尚、図示はしないが、本実施の形態は、窒化物半導体を用いたＨＥＭＴ以外にも、窒化物半導体を用いた半導体装置においても適用することができる。具体的には、ＡｌＧａＮ、ＧａＮ、ＩｎＡｌＮ等の表面に、オーミックコンタクトさせた電極が形成されている構造の窒化物半導体を用いた半導体装置においても適用することができる。   Although not shown, the present embodiment can be applied to a semiconductor device using a nitride semiconductor in addition to a HEMT using a nitride semiconductor. Specifically, the present invention can also be applied to a semiconductor device using a nitride semiconductor having a structure in which an ohmic contact electrode is formed on the surface of AlGaN, GaN, InAlN or the like.

（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について説明する。 (Method for manufacturing semiconductor device)
Next, a method for manufacturing a semiconductor device in the present embodiment will be described.

最初に、図６（ａ）に示すように、基板１０上に、半導体層となる不図示のバッファ層、電子走行層２１、電子供給層２２を順次ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）法によりエピタキシャル成長させることにより形成する。これにより、電子走行層２１と電子供給層２２との界面近傍の電子走行層２１には２ＤＥＧ２１ａが形成される。   First, as shown in FIG. 6A, a buffer layer (not shown), an electron transit layer 21, and an electron supply layer 22 which are semiconductor layers are epitaxially grown on a substrate 10 by a MOVPE (Metal Organic Vapor Phase Epitaxy) method. To form. As a result, 2DEG 21 a is formed in the electron transit layer 21 in the vicinity of the interface between the electron transit layer 21 and the electron supply layer 22.

基板１０としては、Ｓｉ、サファイア、ＳｉＣ、ＧａＮ、ＡｌＮ等の基板を用いることができる。   As the substrate 10, a substrate such as Si, sapphire, SiC, GaN, or AlN can be used.

電子走行層２１は、第１の半導体層となる層であり、厚さが３μｍのインテンショナリーアンドープＧａＮにより形成されている。   The electron transit layer 21 is a layer serving as a first semiconductor layer, and is formed of an intentionally undoped GaN having a thickness of 3 μm.

電子供給層２２は、第２の半導体層となる層であり、厚さが２０ｎｍのインテンショナリーアンドープＡｌ０．２５Ｇａ０．７５Ｎにより形成されている。尚、電子供給層２２は、Ｓｉ等の不純物元素をドープして、ｎ型としたものを用いてもよい。また、電子供給層２２の上には、更に、ＧａＮまたはＡｌＧａＮ等により形成される不図示のキャップ層を形成してもよい。 The electron supply layer 22 is a layer to be a second semiconductor layer, and is formed of an intentionally undoped Al 0.25 Ga 0.75 N having a thickness of 20 nm. The electron supply layer 22 may be an n-type layer doped with an impurity element such as Si. Further, a cap layer (not shown) made of GaN or AlGaN may be further formed on the electron supply layer 22.

本実施の形態においては、ＭＯＶＰＥでは、Ｇａの原料ガスにはＴＭＧ（トリメチルガリウム）、Ａｌの原料ガスにはＴＭＡ（トリメチルアルミニウム）、Ｎの原料ガスにはＮＨ３（アンモニア）が用いられ、Ｓｉの原料ガスにはＳｉＨ４（モノシラン）等が用いられる。尚、これらの原料ガスは、水素（Ｈ２）をキャリアガスとしてＭＯＶＰＥ装置の反応炉に供給される。 In the present embodiment, in MOVPE, TMG (trimethylgallium) is used as the Ga source gas, TMA (trimethylaluminum) is used as the Al source gas, and NH 3 (ammonia) is used as the N source gas. For this source gas, SiH 4 (monosilane) or the like is used. These source gases are supplied to the reactor of the MOVPE apparatus using hydrogen (H 2 ) as a carrier gas.

次に、図６（ｂ）に示すように、絶縁膜４０を形成する。絶縁膜４０は、酸化物または窒化物等の絶縁性を有する材料により形成された膜であり、プラズマＣＶＤ、スパッタリング、真空蒸着等により成膜することができる。本実施の形態では、絶縁膜４０は、プラズマＣＶＤによりＳｉＮ膜を約３００ｎｍ成膜することにより形成している。   Next, as shown in FIG. 6B, an insulating film 40 is formed. The insulating film 40 is a film formed of an insulating material such as oxide or nitride, and can be formed by plasma CVD, sputtering, vacuum evaporation, or the like. In the present embodiment, the insulating film 40 is formed by forming a SiN film of about 300 nm by plasma CVD.

次に、図７に示すように、絶縁膜４０においてソース電極３２及びドレイン電極３３が形成される領域に開口部４１を形成し、開口部４１にソース電極３２及びドレイン電極３３を形成する。具体的に、この工程について、図８〜図１０に基づき詳細に説明する。尚、図８〜図１０においては、ソース電極３２について説明するが、ドレイン電極３３を形成する場合も同様であり、本実施の形態では、ドレイン電極３３はソース電極３２と同時に形成される。   Next, as shown in FIG. 7, an opening 41 is formed in a region of the insulating film 40 where the source electrode 32 and the drain electrode 33 are formed, and the source electrode 32 and the drain electrode 33 are formed in the opening 41. Specifically, this process will be described in detail with reference to FIGS. 8 to 10, the source electrode 32 is described. However, the same applies to the case where the drain electrode 33 is formed. In the present embodiment, the drain electrode 33 is formed simultaneously with the source electrode 32.

最初に、図８（ａ）に示すように、絶縁膜４０の表面にレジストパターン６１を形成する。具体的には、絶縁膜４０の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部４１が形成される領域に開口を有するレジストパターン６１を形成する。   First, as shown in FIG. 8A, a resist pattern 61 is formed on the surface of the insulating film 40. Specifically, a photoresist is applied to the surface of the insulating film 40, and exposure and development are performed by an exposure apparatus, thereby forming a resist pattern 61 having an opening in a region where the opening 41 is formed.

次に、図８（ｂ）に示すように、絶縁膜４０に開口部４１を形成する。具体的には、ＳｉＮを除去することのできるエッチング液を用いてウェットエッチングを行なうことにより、レジストパターン６１が形成されていない領域の絶縁膜４０を除去し、この領域において電子供給層２２の表面を露出させる。これにより絶縁膜４０には、底面４１ａにおいて電子供給層２２が露出している開口部４１が形成される。尚、この後、レジストパターン６１は、有機溶剤等により除去される。ウェットエッチングにより所定の領域の絶縁膜４０を除去し開口部４１を形成することにより、電子供給層２２に与えるエッチングダメージを少なくすることができる。また、ウェットエッチングは、等方性エッチングであるため、絶縁膜４０に形成される開口部４１の側面４１ｂにおける形状を基板面に対し垂直ではなく、傾斜した形状で形成することができる。このように、開口部４１の側面４１ｂを傾斜した形状で形成することにより、後述する第１の導電膜５１を成膜する際のステップカバレッジを良好にすることができる。   Next, as illustrated in FIG. 8B, an opening 41 is formed in the insulating film 40. Specifically, wet etching is performed using an etchant that can remove SiN, thereby removing the insulating film 40 in a region where the resist pattern 61 is not formed. In this region, the surface of the electron supply layer 22 is removed. To expose. As a result, an opening 41 in which the electron supply layer 22 is exposed at the bottom surface 41 a is formed in the insulating film 40. Thereafter, the resist pattern 61 is removed with an organic solvent or the like. Etching damage to the electron supply layer 22 can be reduced by removing the insulating film 40 in a predetermined region and forming the opening 41 by wet etching. Further, since wet etching is isotropic etching, the shape of the side surface 41b of the opening 41 formed in the insulating film 40 can be formed in an inclined shape rather than perpendicular to the substrate surface. In this manner, by forming the side surface 41b of the opening 41 in an inclined shape, step coverage when forming the first conductive film 51 described later can be improved.

次に、図９（ａ）に示すように、絶縁膜４０の開口部４１の底面４１ａ及び側面４１ｂに、第１の導電膜５１を形成する。具体的には、第１の導電膜５１として、スパッタリングにより導電性を有する窒化物であるＴａＮを膜厚が約５０ｎｍとなるように成膜する。これにより、絶縁膜４０の開口部４１の側面４１ｂ及び電子供給層２２が露出している開口部４１の底面４１ａの上に、第１の導電膜５１が形成される。   Next, as illustrated in FIG. 9A, the first conductive film 51 is formed on the bottom surface 41 a and the side surface 41 b of the opening 41 of the insulating film 40. Specifically, as the first conductive film 51, TaN which is a nitride having conductivity is formed by sputtering so as to have a film thickness of about 50 nm. Thus, the first conductive film 51 is formed on the side surface 41b of the opening 41 of the insulating film 40 and the bottom surface 41a of the opening 41 where the electron supply layer 22 is exposed.

次に、図９（ｂ）に示すように、第１の導電膜５１の上にレジストパターン６２を形成する。具体的には、第１の導電膜５１の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部４１において開口を有するレジストパターン６２を形成する。   Next, as shown in FIG. 9B, a resist pattern 62 is formed on the first conductive film 51. Specifically, a photoresist is applied to the surface of the first conductive film 51, and exposure and development are performed by an exposure apparatus, whereby a resist pattern 62 having an opening in the opening 41 is formed.

次に、図１０（ａ）に示すように、レジストパターン６２が形成されていない領域における第１の導電膜５１をエッチングにより除去し、開口部４１における底面４１ａにおいて、電子供給層２２の表面を露出させる。具体的には、第１の導電膜５１を除去することのできるエッチング液を用いたウェットエッチング、または、ＲＩＥ（Reactive Ion Etching）等のドライエッチングによりレジストパターン６２が形成されていない領域の第１の導電膜５１を除去する。この工程では、開口部４１の底面４１ａにおいて、電子供給層２２の全面が露出するまでエッチングを行なうことが好ましいが、電子供給層２２の表面の一部が露出した状態でエッチングを終了してもよい。ウェットエッチングにより第１の導電膜５１を除去する場合には、エッチング液としては、Ｈ２Ｏ２を含む溶液、ＨＦ等のフッ素成分を含む溶液、Ｈ２Ｏ２とＨＦ等のフッ素成分との双方を含む溶液等が用いられる。また、ドライエッチングにより第１の導電膜５１を除去する場合には、Ｃｌ成分を含むガス、Ｆ成分を含むガス等が、エッチングガスとして用いられる。尚、この後、レジストパターン６２は、有機溶剤等により除去される。 Next, as shown in FIG. 10A, the first conductive film 51 in the region where the resist pattern 62 is not formed is removed by etching, and the surface of the electron supply layer 22 is removed from the bottom surface 41 a of the opening 41. Expose. Specifically, the first in the region where the resist pattern 62 is not formed by wet etching using an etching solution that can remove the first conductive film 51 or dry etching such as RIE (Reactive Ion Etching). The conductive film 51 is removed. In this step, it is preferable to perform etching until the entire surface of the electron supply layer 22 is exposed at the bottom surface 41a of the opening 41. However, even if the etching is finished with a part of the surface of the electron supply layer 22 exposed. Good. In the case where the first conductive film 51 is removed by wet etching, as an etchant, a solution containing H 2 O 2 , a solution containing a fluorine component such as HF, and H 2 O 2 and a fluorine component such as HF are used. A solution containing both is used. When the first conductive film 51 is removed by dry etching, a gas containing a Cl component, a gas containing an F component, or the like is used as an etching gas. Thereafter, the resist pattern 62 is removed with an organic solvent or the like.

次に、図１０（ｂ）に示すように、開口部４１に第２の導電膜５２及び第３の導電膜５３を順次積層形成する。具体的には、スパッタリングにより、第２の導電膜５２として膜厚が約２５ｎｍのＴｉ膜、第３の導電膜５３として膜厚が約３００ｎｍのＡｌ膜を順次積層形成する。これにより、第１の導電膜５１、第２の導電膜５２及び第３の導電膜５３からなるソース電極３２を形成することができる。このソース電極３２は、絶縁膜４０における開口部４１の底面４１ａには、電子供給層２２の上に、第２の導電膜５２及び第３の導電膜５３が積層形成されており、側面４１ｂには、第１の導電膜５１、第２の導電膜５２及び第３の導電膜５３が積層形成されている。この後、熱処理であるアニールを行なうことにより、形成されたソース電極３２を電子供給層２２とオーミックコンタクトさせる。この際行なわれるアニールの温度は、４００℃以上、７００℃以下が好ましく、更には、５５０℃以上、７００℃以下が好ましい。アニール温度が４００℃未満では、電子供給層２２とのオーミックコンタクトを十分にとることができない。また、７００℃を超える温度では、第３の導電膜５３として形成したＡｌの融点が約６６０℃であるため、長時間のアニールを行なった場合、第３の導電膜５３等を形成している金属材料が溶けてしまうからである。   Next, as illustrated in FIG. 10B, the second conductive film 52 and the third conductive film 53 are sequentially stacked in the opening 41. Specifically, a Ti film having a thickness of about 25 nm is formed as the second conductive film 52 and an Al film having a thickness of about 300 nm is sequentially formed as the third conductive film 53 by sputtering. Thereby, the source electrode 32 including the first conductive film 51, the second conductive film 52, and the third conductive film 53 can be formed. The source electrode 32 is formed by laminating a second conductive film 52 and a third conductive film 53 on the electron supply layer 22 on the bottom surface 41a of the opening 41 in the insulating film 40, and on the side surface 41b. The first conductive film 51, the second conductive film 52, and the third conductive film 53 are stacked. Thereafter, annealing, which is a heat treatment, is performed so that the formed source electrode 32 is in ohmic contact with the electron supply layer 22. The temperature of annealing performed at this time is preferably 400 ° C. or higher and 700 ° C. or lower, and more preferably 550 ° C. or higher and 700 ° C. or lower. If the annealing temperature is less than 400 ° C., sufficient ohmic contact with the electron supply layer 22 cannot be obtained. Moreover, since the melting point of Al formed as the third conductive film 53 is about 660 ° C. at a temperature exceeding 700 ° C., the third conductive film 53 and the like are formed when annealing is performed for a long time. This is because the metal material is melted.

以上の工程により、ソース電極３２及びドレイン電極３３を形成することができる。この後、絶縁膜４０において、ゲート電極３１が形成される領域に開口部を形成し、形成された開口部にゲート電極３１を形成することにより、図２に示される本実施の形態における半導体装置を製造することができる。   Through the above steps, the source electrode 32 and the drain electrode 33 can be formed. Thereafter, in the insulating film 40, an opening is formed in a region where the gate electrode 31 is formed, and the gate electrode 31 is formed in the formed opening, whereby the semiconductor device in the present embodiment shown in FIG. Can be manufactured.

尚、本実施の形態は、上述したように、窒化物半導体を用いたＨＥＭＴ等に以外にも、窒化物半導体にオーミックコンタクトさせた電極を有する構造の半導体装置に適用することが可能である。   As described above, the present embodiment can be applied to a semiconductor device having a structure having an electrode in ohmic contact with a nitride semiconductor in addition to a HEMT using a nitride semiconductor.

〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態は、第１の実施の形態と異なる方法により、ソース電極３２及びドレイン電極３３が形成される半導体装置の製造方法である。 [Second Embodiment]
Next, a second embodiment will be described. The present embodiment is a method of manufacturing a semiconductor device in which the source electrode 32 and the drain electrode 33 are formed by a method different from the first embodiment.

本実施の形態における半導体装置の製造方法は、第１の実施の形態における製造方法と図６（ｂ）に示す工程までは同一であるため、これ以降のソース電極３２及びドレイン電極３３を形成する工程について説明する。   Since the manufacturing method of the semiconductor device in the present embodiment is the same as the manufacturing method in the first embodiment up to the step shown in FIG. 6B, the subsequent source electrode 32 and drain electrode 33 are formed. The process will be described.

第１の実施の形態の製造方法における図６（ｂ）に示す工程の後、図８（ａ）に示す工程と同様に、図１１（ａ）に示すように、絶縁膜４０の表面にレジストパターン６１を形成する。具体的には、絶縁膜４０の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部４１が形成される領域に開口を有するレジストパターン６１を形成する。   After the step shown in FIG. 6B in the manufacturing method of the first embodiment, as shown in FIG. 11A, a resist is formed on the surface of the insulating film 40 as in the step shown in FIG. A pattern 61 is formed. Specifically, a photoresist is applied to the surface of the insulating film 40, and exposure and development are performed by an exposure apparatus, thereby forming a resist pattern 61 having an opening in a region where the opening 41 is formed.

次に、図１１（ｂ）に示すように、絶縁膜４０に開口部４１を形成する。具体的には、ＳｉＮを除去することのできるエッチング液を用いてウェットエッチングを行なうことにより、レジストパターン６１が形成されていない領域の絶縁膜４０を除去し、この領域において電子供給層２２の表面を露出させる。これにより絶縁膜４０には、底面４１ａにおいて電子供給層２２が露出している開口部４１が形成される。尚、この後、レジストパターン６１は、有機溶剤等により除去される。ウェットエッチングにより所定の領域の絶縁膜４０を除去し開口部４１を形成することにより、電子供給層２２に与えるエッチングダメージを少なくすることができる。また、ウェットエッチングは、等方性エッチングであるため、絶縁膜４０に形成される開口部４１の側面４１ｂにおける形状を基板面に対し垂直ではなく、傾斜した形状で形成することができる。このように、開口部４１の側面４１ｂを傾斜した形状で形成することにより、後述する第１の導電膜５１を成膜する際のステップカバレッジを良好なものとすることができる。   Next, as shown in FIG. 11B, an opening 41 is formed in the insulating film 40. Specifically, wet etching is performed using an etchant that can remove SiN, thereby removing the insulating film 40 in a region where the resist pattern 61 is not formed. In this region, the surface of the electron supply layer 22 is removed. To expose. As a result, an opening 41 in which the electron supply layer 22 is exposed at the bottom surface 41 a is formed in the insulating film 40. Thereafter, the resist pattern 61 is removed with an organic solvent or the like. Etching damage to the electron supply layer 22 can be reduced by removing the insulating film 40 in a predetermined region and forming the opening 41 by wet etching. Further, since wet etching is isotropic etching, the shape of the side surface 41b of the opening 41 formed in the insulating film 40 can be formed in an inclined shape rather than perpendicular to the substrate surface. In this manner, by forming the side surface 41b of the opening 41 in an inclined shape, the step coverage when forming the first conductive film 51 described later can be improved.

次に、図１２（ａ）に示すように、絶縁膜４０の開口部４１の底面４１ａにおいて露出している電子供給層２２の上に、レジストパターン１６２を形成する。具体的には、電子供給層２２が露出している面上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、絶縁膜４０の開口部４１の底面４１ａにレジストパターン１６２を形成する。形成されるレジストパターン１６２は、底面４１ａにおいて露出している電子供給層２２の上に、絶縁層４０の開口部４１の底面４１ａと略同じか、または、若干小さな形状となるように形成する。   Next, as shown in FIG. 12A, a resist pattern 162 is formed on the electron supply layer 22 exposed at the bottom surface 41 a of the opening 41 of the insulating film 40. Specifically, a photoresist is applied on the surface where the electron supply layer 22 is exposed, and exposure and development are performed by an exposure apparatus, whereby the resist pattern 162 is formed on the bottom surface 41a of the opening 41 of the insulating film 40. Form. The resist pattern 162 to be formed is formed on the electron supply layer 22 exposed at the bottom surface 41 a so as to have a shape that is substantially the same as or slightly smaller than the bottom surface 41 a of the opening 41 of the insulating layer 40.

次に、図１２（ｂ）に示すように、レジストパターン１６２が形成されている面に、第１の導電膜５１を形成する。具体的には、真空蒸着等により、第１の導電膜５１として導電性を有する窒化物であるＴａＮを膜厚が約５０ｎｍとなるように成膜する。これにより、レジストパターン１６２の上及び開口部４１の側面４１ｂの上に第１の導電膜５１が形成される。   Next, as shown in FIG. 12B, a first conductive film 51 is formed on the surface on which the resist pattern 162 is formed. Specifically, TaN, which is a nitride having conductivity, is formed as the first conductive film 51 so as to have a film thickness of about 50 nm by vacuum deposition or the like. As a result, the first conductive film 51 is formed on the resist pattern 162 and on the side surface 41 b of the opening 41.

次に、図１３（ａ）に示すように、第１の導電膜５１が成膜された基板１０を有機溶剤等に浸漬させることにより、レジストパターン１６２とともに、レジストパターン１６２の上に形成された第１の導電膜５１をリフトオフにより除去する。これにより、開口部４１の底面４１ａには第１の導電膜５１が形成されることなく、開口部４１の側面４１ｂに第１の導電膜５１を形成することができる。本実施の形態は、リフトオフにより第１の導電膜５１を形成する方法であるため、開口部４１の底面４１ａにおいて露出している電子供給層２２にエッチングによるダメージを与えることなく、第１の導電膜５１を開口部４０の側面４１ｂに形成することができる。   Next, as shown in FIG. 13A, the substrate 10 on which the first conductive film 51 was formed was immersed in an organic solvent or the like, thereby being formed on the resist pattern 162 together with the resist pattern 162. The first conductive film 51 is removed by lift-off. Thus, the first conductive film 51 can be formed on the side surface 41 b of the opening 41 without forming the first conductive film 51 on the bottom surface 41 a of the opening 41. Since this embodiment is a method of forming the first conductive film 51 by lift-off, the first conductive film is not damaged by etching on the electron supply layer 22 exposed on the bottom surface 41a of the opening 41. The film 51 can be formed on the side surface 41 b of the opening 40.

次に、図１３（ｂ）に示すように、開口部４１に第２の導電膜５２及び第３の導電膜５３を順次積層形成する。具体的には、スパッタリングにより、第２の導電膜５２として膜厚が約２５ｎｍのＴｉ膜、第３の導電膜５３として膜厚が約３００ｎｍのＡｌ膜を順次積層形成する。これにより、第１の導電膜５１、第２の導電膜５２及び第３の導電膜５３からなるソース電極３２を形成することができる。このソース電極３２は、絶縁膜４０における開口部４１の底面４１ａには、電子供給層２２の上に、第２の導電膜５２及び第３の導電膜５３が積層形成されており、側面４１ｂには、第１の導電膜５１、第２の導電膜５２及び第３の導電膜５３が積層形成されている。この後、熱処理であるアニールを行なうことにより、形成されたソース電極３２を電子供給層２２とオーミックコンタクトさせる。この際行なわれるアニールの温度は、４００℃以上、７００℃以下が好ましく、更には、５５０℃以上、７００℃以下が好ましい。アニール温度が４００℃未満では、電子供給層２２とのオーミックコンタクトを十分にとることができない。また、７００℃を超える温度では、第３の導電膜５３として形成したＡｌの融点が約６６０℃であるため、長時間のアニールを行なった場合、第３の導電膜５３等を形成している金属材料が溶けてしまうからである。   Next, as illustrated in FIG. 13B, the second conductive film 52 and the third conductive film 53 are sequentially stacked in the opening 41. Specifically, a Ti film having a thickness of about 25 nm is formed as the second conductive film 52 and an Al film having a thickness of about 300 nm is sequentially formed as the third conductive film 53 by sputtering. Thereby, the source electrode 32 including the first conductive film 51, the second conductive film 52, and the third conductive film 53 can be formed. The source electrode 32 is formed by laminating a second conductive film 52 and a third conductive film 53 on the electron supply layer 22 on the bottom surface 41a of the opening 41 in the insulating film 40, and on the side surface 41b. The first conductive film 51, the second conductive film 52, and the third conductive film 53 are stacked. Thereafter, annealing, which is a heat treatment, is performed so that the formed source electrode 32 is in ohmic contact with the electron supply layer 22. The temperature of annealing performed at this time is preferably 400 ° C. or higher and 700 ° C. or lower, and more preferably 550 ° C. or higher and 700 ° C. or lower. If the annealing temperature is less than 400 ° C., sufficient ohmic contact with the electron supply layer 22 cannot be obtained. Moreover, since the melting point of Al formed as the third conductive film 53 is about 660 ° C. at a temperature exceeding 700 ° C., the third conductive film 53 and the like are formed when annealing is performed for a long time. This is because the metal material is melted.

以上の工程により、ソース電極３２及びドレイン電極３３を形成することができる。この後、絶縁膜４０において、ゲート電極３１が形成される領域に開口部を形成し、形成された開口部にゲート電極３１を形成することにより、図２に示される第１の実施の形態における半導体装置と同様の半導体装置を製造することができる。   Through the above steps, the source electrode 32 and the drain electrode 33 can be formed. Thereafter, in the insulating film 40, an opening is formed in a region where the gate electrode 31 is formed, and the gate electrode 31 is formed in the formed opening, whereby the first embodiment shown in FIG. A semiconductor device similar to the semiconductor device can be manufactured.

本実施の形態では、リフトオフにより第１の導電膜５１を形成しているため、絶縁膜４０の開口部４１の底面４１ａにおいて露出している電子供給層２２にダメージを与えることなく、絶縁膜４０の開口部４１の側面４１ｂに第１の導電膜５１を形成することができる。よって、より一層信頼性及び均一性の高い半導体装置を作製することができる。   In the present embodiment, since the first conductive film 51 is formed by lift-off, the insulating film 40 is not damaged without damaging the electron supply layer 22 exposed at the bottom surface 41a of the opening 41 of the insulating film 40. The first conductive film 51 can be formed on the side surface 41 b of the opening 41. Therefore, a semiconductor device with higher reliability and uniformity can be manufactured.

尚、上記以外の内容については、第１の実施の形態と同様である。   The contents other than the above are the same as in the first embodiment.

以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。   Although the embodiment has been described in detail above, it is not limited to the specific embodiment, and various modifications and changes can be made within the scope described in the claims.

上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に形成された半導体層と、
前記半導体層の上に形成された絶縁膜と、
前記絶縁膜に埋め込まれた部分を有し、前記半導体層と接触する電極と、
を有し、
前記電極の前記埋め込まれた部分は、前記半導体層に接触する第２導電膜、及び前記第２導電膜と前記絶縁膜との間に形成された第１導電膜を有し、
前記第１の導電膜は、窒化物又はタングステンを含む材料を含み、
前記第２の導電膜は、金属材料を含むことを特徴とする半導体装置。
（付記２）
前記第１の導電膜は前記絶縁膜上をカバーし、前記第１導電膜上を第２の導電膜がカバーすることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第２の導電膜の上に形成され、前記電極に含まれる第３の導電膜を有し、
前記第３の導電膜は、前記第２の導電膜に含まれる前記金属材料とは異なる金属材料を含むことを特徴とする付記２に記載の半導体装置。
（付記４）
前記第３の導電膜は、Ｔｉ、Ｎｉ、Ａｌ、Ｔａ、Ｓｉ、Ｚｒ、Ｍｏ、Ｃｕ、Ｗ、Ａｕから選ばれる１または２以上の元素を含む材料により形成されていることを特徴とする付記３に記載の半導体装置。
（付記５）
前記第１の導電膜は、ＴａＮ、ＴｉＮ、ＴｉＷ、Ｗ、ＺｒＮ、ＷＮ、ＶＮ、ＴｉＳｉＮ、ＴａＣＮから選ばれる１または２以上を含む材料により形成されていることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
前記第１の導電膜は、ＴａＮを含む材料により形成されていることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記７）
前記第２の導電膜は、Ｔｉ、Ｎｉ、Ａｌ、Ｔａ、Ｓｉ、Ｚｒ、Ｍｏ、Ｃｕ、Ｗ、Ａｕから選ばれる１または２以上の元素を含む材料により形成されていることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記第２の導電膜は、Ｔｉを含む材料により形成されていることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記９）
前記半導体層において、前記第２の導電膜と接する部分は、ＡｌＧａＮ、ＧａＮ、ＩｎＡｌＮのいずれかの材料により形成されていることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
前記半導体層は、第１の半導体層及び第２の半導体層を順に積層することにより形成されているものであって、
前記絶縁膜の開口部の底面において、前記第２の導電膜は前記第２の半導体層と接触していることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
前記半導体層は、第１の半導体層、第２の半導体層及び第３の半導体層を順に積層することにより形成されているものであって、
前記絶縁膜の開口部の底面において、前記第２の導電膜は前記第３の半導体層と接触していることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１２）
前記電極はソース電極及びドレイン電極であることを特徴とする付記１から１１のいずれかに記載の半導体装置。
（付記１３）
基板の上に半導体層を形成する工程と、
前記半導体層の上に絶縁膜を形成する工程と、
前記絶縁膜の所定の領域に、前記半導体層の底面、及び前記絶縁膜の側面を露出させる開口部を形成する工程と、
前記開口部により露出した前記絶縁膜の前記側面に第１の導電膜を形成する工程と、
前記開口部により露出した前記半導体層の前記底面、及び前記第１の絶縁膜の側面に第２の導電膜を形成する工程と、
前記第１の導電膜及び前記第２の導電膜を形成した後に、熱処理を行なう工程と、
を有し、
前記第１の導電膜は、窒化物又はタングステンを含む材料により形成されており、
前記第２の導電膜は、金属材料により形成されていることを特徴とする半導体装置の製造方法。
（付記１４）
前記開口部を形成する工程の後、前記開口部の側面に第１の導電膜を形成する工程を行ない、
前記第１の導電膜を形成する工程の後、前記開口部の底面及び前記開口部の側面に形成された第１の導電膜の上に第２の導電膜を形成する工程を行なうものであることを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）
前記開口部に形成された前記第２の導電層の上に第３の導電層を形成する工程を有し、
前記第３の導電層は前記第２の導電層を形成する材料とは異なる材料により形成されていることを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６）
前記半導体層において、前記第２の導電膜と接する部分は、ＡｌＧａＮ、ＧａＮ、ＩｎＡｌＮのいずれかにより形成されていることを特徴とする付記１３から１５のいずれかに記載の半導体装置の製造方法。
（付記１７）
前記熱処理の温度は、４００℃以上、７００℃以下であることを特徴とする付記１３から１６のいずれかに記載の半導体装置の製造方法。
（付記１８）
第１の導電膜を形成する工程は、
前記開口部により露出した前記絶縁膜の前記側面及び前記開口部により露出した前記半導体層の前記底面に、第１の導電膜を成膜する工程と、
前記開口部により露出した前記半導体層の前記底面の位置に対応して開口を有するレジストパターンを形成する工程と、
前記レジストパターンの形成されていない領域の前記第１の導電膜をドライエッチング又はウェットエッチングにより除去する工程と、
を有するものであることを特徴とする付記１３から１７のいずれかに記載の半導体装置の製造方法。
（付記１９）
前記ドライエッチングでは、Ｃｌ成分またはＦ成分を含むガスをエッチングガスとして用いることを特徴とする付記１８に記載の半導体装置の製造方法。
（付記２０）
前記ウェットエッチングでは、Ｈ２Ｏ２を含む溶液、フッ素成分を含む溶液のうちのいずれか一方、又は、双方を含むエッチング液を用いることを特徴とする付記１８に記載の半導体装置の製造方法。
（付記２１）
第１の導電膜を形成する工程は、
前記開口部にレジストパターンを形成する工程と、
前記レジストパターンが形成されている面に、第１の導電膜を成膜する工程と、
前記レジストパターンの上に形成されている第１の導電膜を前記レジストパターンとともにリフトオフにより除去する工程と、
を有するものであることを特徴とする付記１３から１７のいずれかに記載の半導体装置の製造方法。 In addition to the above description, the following additional notes are disclosed.
(Appendix 1)
A semiconductor layer formed on a substrate;
An insulating film formed on the semiconductor layer;
An electrode having a portion embedded in the insulating film and in contact with the semiconductor layer;
Have
The embedded portion of the electrode has a second conductive film in contact with the semiconductor layer, and a first conductive film formed between the second conductive film and the insulating film,
The first conductive film includes a material containing nitride or tungsten,
The semiconductor device, wherein the second conductive film contains a metal material.
(Appendix 2)
The semiconductor device according to appendix 1, wherein the first conductive film covers the insulating film, and the second conductive film covers the first conductive film.
(Appendix 3)
A third conductive film formed on the second conductive film and included in the electrode;
The semiconductor device according to appendix 2, wherein the third conductive film includes a metal material different from the metal material included in the second conductive film.
(Appendix 4)
The third conductive film is formed of a material containing one or more elements selected from Ti, Ni, Al, Ta, Si, Zr, Mo, Cu, W, and Au. 3. The semiconductor device according to 3.
(Appendix 5)
Additional notes 1 to 4, wherein the first conductive film is made of a material containing one or more selected from TaN, TiN, TiW, W, ZrN, WN, VN, TiSiN, and TaCN. The semiconductor device according to any one of the above.
(Appendix 6)
The semiconductor device according to any one of appendices 1 to 4, wherein the first conductive film is made of a material containing TaN.
(Appendix 7)
The second conductive film is formed of a material containing one or more elements selected from Ti, Ni, Al, Ta, Si, Zr, Mo, Cu, W, and Au. The semiconductor device according to any one of 1 to 6.
(Appendix 8)
7. The semiconductor device according to any one of appendices 1 to 6, wherein the second conductive film is formed of a material containing Ti.
(Appendix 9)
9. The semiconductor device according to any one of appendices 1 to 8, wherein a portion of the semiconductor layer that is in contact with the second conductive film is formed of any one of AlGaN, GaN, and InAlN.
(Appendix 10)
The semiconductor layer is formed by sequentially stacking a first semiconductor layer and a second semiconductor layer,
10. The semiconductor device according to any one of appendices 1 to 9, wherein the second conductive film is in contact with the second semiconductor layer at a bottom surface of the opening of the insulating film.
(Appendix 11)
The semiconductor layer is formed by sequentially stacking a first semiconductor layer, a second semiconductor layer, and a third semiconductor layer,
The semiconductor device according to any one of appendices 1 to 9, wherein the second conductive film is in contact with the third semiconductor layer at a bottom surface of the opening of the insulating film.
(Appendix 12)
12. The semiconductor device according to any one of appendices 1 to 11, wherein the electrodes are a source electrode and a drain electrode.
(Appendix 13)
Forming a semiconductor layer on the substrate;
Forming an insulating film on the semiconductor layer;
Forming an opening exposing a bottom surface of the semiconductor layer and a side surface of the insulating film in a predetermined region of the insulating film;
Forming a first conductive film on the side surface of the insulating film exposed by the opening;
Forming a second conductive film on the bottom surface of the semiconductor layer exposed by the opening and a side surface of the first insulating film;
Performing heat treatment after forming the first conductive film and the second conductive film;
Have
The first conductive film is made of a material containing nitride or tungsten,
The method for manufacturing a semiconductor device, wherein the second conductive film is formed of a metal material.
(Appendix 14)
After the step of forming the opening, performing a step of forming a first conductive film on the side surface of the opening,
After the step of forming the first conductive film, a step of forming a second conductive film on the first conductive film formed on the bottom surface of the opening and the side surface of the opening. 14. The method for manufacturing a semiconductor device according to appendix 13, wherein:
(Appendix 15)
Forming a third conductive layer on the second conductive layer formed in the opening;
15. The method of manufacturing a semiconductor device according to appendix 14, wherein the third conductive layer is formed of a material different from a material forming the second conductive layer.
(Appendix 16)
16. The method of manufacturing a semiconductor device according to any one of appendices 13 to 15, wherein a portion of the semiconductor layer that is in contact with the second conductive film is formed of any one of AlGaN, GaN, and InAlN.
(Appendix 17)
17. The method of manufacturing a semiconductor device according to any one of appendices 13 to 16, wherein the temperature of the heat treatment is 400 ° C. or higher and 700 ° C. or lower.
(Appendix 18)
The step of forming the first conductive film includes:
Forming a first conductive film on the side surface of the insulating film exposed by the opening and the bottom surface of the semiconductor layer exposed by the opening;
Forming a resist pattern having an opening corresponding to the position of the bottom surface of the semiconductor layer exposed by the opening;
Removing the first conductive film in a region where the resist pattern is not formed by dry etching or wet etching;
18. A method of manufacturing a semiconductor device according to any one of appendices 13 to 17, wherein
(Appendix 19)
19. The method of manufacturing a semiconductor device according to appendix 18, wherein a gas containing a Cl component or an F component is used as the etching gas in the dry etching.
(Appendix 20)
19. The method for manufacturing a semiconductor device according to appendix 18, wherein the wet etching uses an etching solution containing one or both of a solution containing H 2 O 2 and a solution containing a fluorine component.
(Appendix 21)
The step of forming the first conductive film includes:
Forming a resist pattern in the opening;
Forming a first conductive film on the surface on which the resist pattern is formed;
Removing the first conductive film formed on the resist pattern together with the resist pattern by lift-off;
18. A method of manufacturing a semiconductor device according to any one of appendices 13 to 17, wherein

１０ 基板
２１ 電子走行層（第１の半導体層）
２１ａ ２ＤＥＧ
２２ 電子供給層（第２の半導体層）
２３ キャップ層（第３の半導体層）
３１ ゲート電極
３２ ソース電極
３３ ドレイン電極
４０ 絶縁膜
４１ 開口部
５１ 第１の導電膜
５２ 第２の導電膜
５３ 第３の導電膜 10 Substrate 21 Electron travel layer (first semiconductor layer)
21a 2DEG
22 Electron supply layer (second semiconductor layer)
23 Cap layer (third semiconductor layer)
31 Gate electrode 32 Source electrode 33 Drain electrode 40 Insulating film 41 Opening 51 First conductive film 52 Second conductive film 53 Third conductive film

Claims (10)

基板の上に形成された半導体層と、
前記半導体層の上に形成された絶縁膜と、
前記絶縁膜に埋め込まれた部分を有し、前記半導体層と接触する電極と、
を有し、
前記電極の前記埋め込まれた部分は、前記半導体層に接触する第２導電膜、及び前記第２導電膜と前記絶縁膜との間に形成された第１導電膜を有し、
前記第１の導電膜は、窒化物又はタングステンを含む材料を含み、
前記第２の導電膜は、金属材料を含むことを特徴とする半導体装置。 A semiconductor layer formed on a substrate;
An insulating film formed on the semiconductor layer;
An electrode having a portion embedded in the insulating film and in contact with the semiconductor layer;
Have
The embedded portion of the electrode has a second conductive film in contact with the semiconductor layer, and a first conductive film formed between the second conductive film and the insulating film,
The first conductive film includes a material containing nitride or tungsten,
The semiconductor device, wherein the second conductive film contains a metal material. 前記第１の導電膜は前記絶縁膜上をカバーし、前記第１導電膜上を第２の導電膜がカバーすることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the first conductive film covers the insulating film, and the second conductive film covers the first conductive film. 前記第２の導電膜の上に形成され、前記電極に含まれる第３の導電膜を有し、
前記第３の導電膜は、前記第２の導電膜に含まれる前記金属材料とは異なる金属材料を含むことを特徴とする請求項２に記載の半導体装置。 A third conductive film formed on the second conductive film and included in the electrode;
The semiconductor device according to claim 2, wherein the third conductive film includes a metal material different from the metal material included in the second conductive film. 前記第３の導電膜は、Ｔｉ、Ｎｉ、Ａｌ、Ｔａ、Ｓｉ、Ｚｒ、Ｍｏ、Ｃｕ、Ｗ、Ａｕから選ばれる１または２以上の元素を含む材料により形成されていることを特徴とする請求項３に記載の半導体装置。   The third conductive film is formed of a material containing one or more elements selected from Ti, Ni, Al, Ta, Si, Zr, Mo, Cu, W, and Au. Item 4. The semiconductor device according to Item 3. 前記第１の導電膜は、ＴａＮ、ＴｉＮ、ＴｉＷ、Ｗ、ＺｒＮ、ＷＮ、ＶＮ、ＴｉＳｉＮ、ＴａＣＮから選ばれる１または２以上を含む材料により形成されていることを特徴とする請求項１から４のいずれかに記載の半導体装置。   The first conductive film is formed of a material containing one or more selected from TaN, TiN, TiW, W, ZrN, WN, VN, TiSiN, and TaCN. The semiconductor device according to any one of the above. 前記第２の導電膜は、Ｔｉ、Ｎｉ、Ａｌ、Ｔａ、Ｓｉ、Ｚｒ、Ｍｏ、Ｃｕ、Ｗ、Ａｕから選ばれる１または２以上の元素を含む材料により形成されていることを特徴とする請求項１から５のいずれかに記載の半導体装置。   The second conductive film is formed of a material containing one or more elements selected from Ti, Ni, Al, Ta, Si, Zr, Mo, Cu, W, and Au. Item 6. The semiconductor device according to any one of Items 1 to 5. 前記半導体層において、前記第２の導電膜と接する部分は、ＡｌＧａＮ、ＧａＮ、ＩｎＡｌＮのいずれかの材料により形成されていることを特徴とする請求項１から６のいずれかに記載の半導体装置。   The semiconductor device according to claim 1, wherein a portion of the semiconductor layer that is in contact with the second conductive film is formed of any one of AlGaN, GaN, and InAlN. 基板の上に半導体層を形成する工程と、
前記半導体層の上に絶縁膜を形成する工程と、
前記絶縁膜の所定の領域に、前記半導体層の底面、及び前記絶縁膜の側面を露出させる開口部を形成する工程と、
前記開口部により露出した前記絶縁膜の前記側面に第１の導電膜を形成する工程と、
前記開口部により露出した前記半導体層の前記底面、及び前記第１の絶縁膜の側面に第２の導電膜を形成する工程と、
前記第１の導電膜及び前記第２の導電膜を形成した後に、熱処理を行なう工程と、
を有し、
前記第１の導電膜は、窒化物又はタングステンを含む材料により形成されており、
前記第２の導電膜は、金属材料により形成されていることを特徴とする半導体装置の製造方法。 Forming a semiconductor layer on the substrate;
Forming an insulating film on the semiconductor layer;
Forming an opening exposing a bottom surface of the semiconductor layer and a side surface of the insulating film in a predetermined region of the insulating film;
Forming a first conductive film on the side surface of the insulating film exposed by the opening;
Forming a second conductive film on the bottom surface of the semiconductor layer exposed by the opening and a side surface of the first insulating film;
Performing heat treatment after forming the first conductive film and the second conductive film;
Have
The first conductive film is made of a material containing nitride or tungsten,
The method for manufacturing a semiconductor device, wherein the second conductive film is formed of a metal material. 前記熱処理の温度は、４００℃以上、７００℃以下であることを特徴とする請求項８に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 8, wherein a temperature of the heat treatment is 400 ° C. or higher and 700 ° C. or lower. 第１の導電膜を形成する工程は、
前記開口部により露出した前記絶縁膜の前記側面及び前記開口部により露出した前記半導体層の前記底面に、第１の導電膜を成膜する工程と、
前記開口部により露出した前記半導体層の前記底面の位置に対応して開口を有するレジストパターンを形成する工程と、
前記レジストパターンの形成されていない領域の前記第１の導電膜をドライエッチング又はウェットエッチングにより除去する工程と、
を有するものであることを特徴とする請求項８または９に記載の半導体装置の製造方法。 The step of forming the first conductive film includes:
Forming a first conductive film on the side surface of the insulating film exposed by the opening and the bottom surface of the semiconductor layer exposed by the opening;
Forming a resist pattern having an opening corresponding to the position of the bottom surface of the semiconductor layer exposed by the opening;
Removing the first conductive film in a region where the resist pattern is not formed by dry etching or wet etching;
10. The method of manufacturing a semiconductor device according to claim 8, wherein
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