JP2013131569A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.
半導体装置の耐圧を向上させるために、半導体基板の周縁の非セル領域の表面に、フィールドプレードが形成されることがある。特許文献1または特許文献2のように、フィールドプレートは、フローティング状態の複数の互いに絶縁された電極を備えている。複数の電極は、半導体基板の厚さ方向に絶縁膜を介して積層されており、半導体基板を平面視したときに、互いにその一部が絶縁膜を介して重なるように配置されている。
In order to improve the breakdown voltage of the semiconductor device, a field plate may be formed on the surface of the non-cell region at the periphery of the semiconductor substrate. As in Patent Document 1 or
フィールドプレートを構成する複数の電極が重なるように配置するために、従来、パターニングマスクを用いて、エッチング法やリフトオフ法によって複数の電極を形成していた。このため、複数の電極の位置がずれる場合があり、特に量産時には、複数の電極の重なり面積がばらついて、半導体装置の特性にばらつきが生じることがあった。 In order to arrange the plurality of electrodes constituting the field plate so as to overlap each other, conventionally, a plurality of electrodes are formed by an etching method or a lift-off method using a patterning mask. For this reason, the positions of the plurality of electrodes may be shifted. In particular, during mass production, the overlapping area of the plurality of electrodes varies, and the characteristics of the semiconductor device may vary.
本明細書が開示する半導体装置は、半導体素子が形成されたセル領域と、セル領域の周囲に設けられた非セル領域とを有する半導体基板と、非セル領域の表面にフローティング状態で形成されたフィールドプレートとを備えている。フィールドプレートは、半導体基板の表面に形成された第1絶縁膜と、第1絶縁膜の表面に形成されており、半導体基板の平面方向の内側から外側に向かって離間して配置された複数の第1電極と、複数の第1電極の側面および表面を被覆し、複数の第1電極の間に溝状部分を有する第2絶縁膜と、第2絶縁膜の溝状部分の内壁面に接する第2電極と、を備えている。第1電極の電極幅は、半導体基板の深さ方向に変化しており、第1電極の一部は、隣接する第2電極の少なくとも一部と第2絶縁膜を介して重なっている。 A semiconductor device disclosed in this specification is formed in a floating state on a surface of a non-cell region, a semiconductor substrate having a cell region in which a semiconductor element is formed, and a non-cell region provided around the cell region. Field plate. The field plate is formed on the surface of the first insulating film formed on the surface of the semiconductor substrate and on the surface of the first insulating film, and the field plate is spaced apart from the inside toward the outside in the planar direction of the semiconductor substrate. The first electrode, the second insulating film that covers the side surfaces and surfaces of the plurality of first electrodes and has a groove-shaped portion between the plurality of first electrodes, and the inner wall surface of the groove-shaped portion of the second insulating film A second electrode. The electrode width of the first electrode changes in the depth direction of the semiconductor substrate, and a part of the first electrode overlaps at least a part of the adjacent second electrode via the second insulating film.
上記の半導体装置によれば、複数の第1電極の間の第2絶縁膜の溝状部分の内壁面に接するように第2電極が形成されるため、パターンマスク等を用いることなく、第2電極を第1電極の間に配置することができる。さらに、第1電極の電極幅は、半導体基板の深さ方向に変化している。このため、第2電極を第2絶縁膜の溝状部分の内壁面に接して形成することによって、第1電極の一部が、隣接する第2電極の少なくとも一部と第2絶縁膜を介して重なっている状態に配置することができる。パターンマスクを用いることなく、第1電極と第2電極が重なるように配置することができるため、半導体装置の特性にばらつきが生じにくくなる。 According to the semiconductor device described above, the second electrode is formed so as to be in contact with the inner wall surface of the groove-shaped portion of the second insulating film between the plurality of first electrodes. Therefore, the second electrode can be used without using a pattern mask or the like. An electrode can be disposed between the first electrodes. Furthermore, the electrode width of the first electrode changes in the depth direction of the semiconductor substrate. Therefore, by forming the second electrode in contact with the inner wall surface of the groove-shaped portion of the second insulating film, a part of the first electrode is interposed between at least a part of the adjacent second electrode and the second insulating film. Can be placed in a state of overlapping. Since the first electrode and the second electrode can be arranged so as to overlap without using a pattern mask, the characteristics of the semiconductor device are less likely to vary.
第1電極の電極幅は、第1絶縁膜側が最も広く、半導体基板から遠ざかるほど狭くなっていてもよい。 The electrode width of the first electrode may be the widest on the first insulating film side and may become narrower as the distance from the semiconductor substrate increases.
本明細書が開示する半導体装置は、半導体素子が形成されたセル領域と、セル領域の周囲に設けられた非セル領域とを有する半導体基板と、非セル領域の表面にフローティング状態で形成されたフィールドプレートとを備えている。半導体基板に形成されている半導体素子については、特に限定されないが、例えば、IGBT、MOSFET、ダイオード等を挙げることができ、これらの半導体素子は、縦型であってもよく、横型であってもよい。さらに、半導体基板およびフィールドプレートの表面に、保護膜(例えば、ポリイミド膜、シリコン窒化物膜等)を備えていてもよい。 A semiconductor device disclosed in this specification is formed in a floating state on a surface of a non-cell region, a semiconductor substrate having a cell region in which a semiconductor element is formed, and a non-cell region provided around the cell region. Field plate. The semiconductor element formed on the semiconductor substrate is not particularly limited, and examples thereof include an IGBT, a MOSFET, and a diode. These semiconductor elements may be a vertical type or a horizontal type. Good. Furthermore, a protective film (for example, a polyimide film, a silicon nitride film, etc.) may be provided on the surfaces of the semiconductor substrate and the field plate.
フィールドプレートは、半導体基板の表面に形成された第1絶縁膜と、第1絶縁膜の表面に形成されており、半導体基板の平面方向の内側から外側に向かって離間して配置された複数の第1電極と、複数の第1電極の側面および表面を被覆し、複数の第1電極の間に溝状部分を有する第2絶縁膜と、第2絶縁膜の溝状部分の内壁面に接する第2電極とを備えている。第1電極および第2電極の材料としては、従来公知の電極材料を用いることができる。限定されないが、具体例を挙げると、アルミニウム、銅等の金属材料および不純物を注入したポリシリコン等の半導体材料等の導電性を有する材料を用いることができる。 The field plate is formed on the surface of the first insulating film formed on the surface of the semiconductor substrate and on the surface of the first insulating film, and the field plate is spaced apart from the inside toward the outside in the planar direction of the semiconductor substrate. The first electrode, the second insulating film that covers the side surfaces and surfaces of the plurality of first electrodes and has a groove-shaped portion between the plurality of first electrodes, and the inner wall surface of the groove-shaped portion of the second insulating film And a second electrode. As materials for the first electrode and the second electrode, conventionally known electrode materials can be used. Although not limited, when a specific example is given, conductive materials, such as metal materials, such as aluminum and copper, and semiconductor materials, such as polysilicon which injected the impurity, can be used.
複数の第1電極は、半導体基板の平面方向の内側から外側に向かって離間して配置されており、その側面および表面に沿って第2絶縁膜が形成されているため、第2絶縁膜は、複数の第1電極の間において、溝状になる。この第2絶縁膜の溝状部分の内壁面に沿って、第2電極が形成されている。 The plurality of first electrodes are spaced from the inner side to the outer side in the planar direction of the semiconductor substrate, and the second insulating film is formed along the side surface and the surface thereof. A groove shape is formed between the plurality of first electrodes. A second electrode is formed along the inner wall surface of the groove-shaped portion of the second insulating film.
第1電極の電極幅は、半導体基板の深さ方向に変化している。例えば、第1電極の電極幅が最も広い部分は、第1絶縁膜に接する部分であってもよく、さらには、半導体基板から遠ざかるほど、第1電極の幅が狭くなっていてもよい。この場合、隣接する第1電極の間隔は、半導体基板に近い側から遠い側に向かって徐々に広くなるため、隣接する第1電極の間に第2絶縁膜および第2電極を隙間なく形成することが容易となる。逆に、第1電極の電極幅が最も広い部分は、第1絶縁膜から最も遠い部分であってもよく、さらに、半導体基板に近づくほど、第1電極の幅が狭くなっていてもよい。第1電極の側面の形状は、特に限定されず、例えば、階段状、傾斜面状、曲面状およびこれらを組み合わせた形状であってよい。 The electrode width of the first electrode changes in the depth direction of the semiconductor substrate. For example, the portion with the widest electrode width of the first electrode may be a portion in contact with the first insulating film, and further, the width of the first electrode may become narrower as the distance from the semiconductor substrate increases. In this case, since the interval between the adjacent first electrodes gradually increases from the side closer to the semiconductor substrate toward the side farther from the semiconductor substrate, the second insulating film and the second electrode are formed without a gap between the adjacent first electrodes. It becomes easy. Conversely, the portion with the widest electrode width of the first electrode may be the portion farthest from the first insulating film, and the width of the first electrode may become narrower as it approaches the semiconductor substrate. The shape of the side surface of the first electrode is not particularly limited, and may be, for example, a step shape, an inclined surface shape, a curved surface shape, or a combination thereof.
第1電極の側面の形状に沿って、第2絶縁膜の溝の内壁面の形状も、例えば、階段状、傾斜面状、曲面状およびこれらを組み合わせた形状等になる。この内壁面に沿って第2電極が形成されているため、第2電極の側面の形状も同様に、例えば、階段状、傾斜面状、曲面状等およびこれらを組み合わせた形状になる。第1電極の電極幅が広い部分は、電極幅が狭い部分よりも、第2電極に向かって半導体基板の平面方向に伸びているため、半導体装置を平面視したとき、第1電極の一部が、第2電極の少なくとも一部と第2絶縁膜を介して重なっている状態に配置することができる。 Along the shape of the side surface of the first electrode, the shape of the inner wall surface of the groove of the second insulating film is, for example, stepped, inclined, curved, and a combination thereof. Since the second electrode is formed along the inner wall surface, the shape of the side surface of the second electrode is similarly a stepped shape, an inclined surface shape, a curved surface shape, or a combination thereof. Since the portion where the electrode width of the first electrode is wide extends in the plane direction of the semiconductor substrate toward the second electrode than the portion where the electrode width is narrow, when the semiconductor device is viewed in plan, a part of the first electrode However, it can be arranged so as to overlap with at least a part of the second electrode through the second insulating film.
本明細書が開示する半導体装置では、第2電極を形成するに際して、パターンマスクによる位置合わせが不要である。第2電極の位置は、第1電極の位置および第2絶縁膜の厚さによって決まるため、パターンマスクを用いることなく、第1電極と第2電極との位置合わせを容易に行うことが可能である。第2電極を形成するに際して、パターンマスクを形成し、エッチングやリフトオフを行う工程を省略することができるため、半導体装置の製造工程を簡略化することができる。 In the semiconductor device disclosed in this specification, alignment with a pattern mask is not necessary when forming the second electrode. Since the position of the second electrode is determined by the position of the first electrode and the thickness of the second insulating film, the first electrode and the second electrode can be easily aligned without using a pattern mask. is there. When forming the second electrode, a process of forming a pattern mask and performing etching or lift-off can be omitted, so that the manufacturing process of the semiconductor device can be simplified.
(半導体装置)
図1,2に示すように、半導体装置10は、半導体基板100と、フィールドプレート11とを備えている。半導体基板100は、セル領域1a,1bと、非セル領域2とを備えている。フィールドプレート11は、非セル領域2の表面に、半導体基板100の周縁に沿ってセル領域1a,1bの周りを取り囲むように形成されている。半導体装置10は、さらに、ゲート配線(図示していない)、表面電極134、裏面電極135、ゲートパッド3、電流検知領域用の電極パッド4,5、温度検知領域8,温度検知用の電極パッド6,7および保護膜141を備えている。なお、図1では、保護膜141の図示を省略している。半導体基板100は、シリコン基板である。
(Semiconductor device)
As shown in FIGS. 1 and 2, the
図2に示すように、セル領域1bには、半導体基板100の裏面に露出するp+型のコレクタ層105と、コレクタ層105の表面に形成されたn型のドリフト層101と、ドリフト層101の表面に形成されたp型のボディ層106と、ボディ層106の表面に形成されており、半導体基板100の表面に露出するn+型のエミッタ層107およびp+型のボディコンタクト層108が形成されている。セル領域1bには、半導体基板100の表面側から、ボディ層106およびエミッタ層107を貫通し、ドリフト層101に達するトレンチゲート136が形成されている。非セル領域2には、半導体基板100の裏面に露出するp+型のコレクタ層105と、コレクタ層105の表面に形成されたn型のドリフト層101と、ドリフト層101の表面に形成されたp+型の第1周辺層102、p型の第2周辺層103およびn+型の第3周辺層104が形成されている。第1周辺層102は、第2周辺層103とボディ層106との間に形成されており、第2周辺層103およびボディ層106よりも半導体基板100の深い位置まで伸びている。第2周辺層103とボディ層106は、ほぼ同じ深さである。第3周辺層104は、第2周辺層103およびボディ層106よりも浅い。
As shown in FIG. 2, the
セル領域1bおよび非セル領域2の裏面に接して、裏面電極135が形成されている。セル領域1bの表面には、表面電極134が形成されている。非セル領域2の表面には、フィールドプレート11が形成されている。
A
フィールドプレート11は、第1絶縁膜121と、第2絶縁膜122と、複数の第1電極131と、複数の第2電極132とを備えている。第1絶縁膜121は、半導体基板100の表面に接するように形成されている。第1電極131および第2電極132の材料はアルミニウムである。
The
図2に示すように、複数の第1電極131は、第1絶縁膜121の表面に接するように形成されており、半導体基板100の平面方向(図1,2に示すXY平面方向)にそれぞれ互いに離間して配置されている。第1電極131の断面形状は台形状であり、半導体基板100に近い下底の長さが、半導体基板100から遠い上底の長さよりも長くなっている。第1電極131の電極幅が最も広い第1部分131aは、図2に示す台形の下底側の面であり、第1絶縁膜121に接している。第1電極131は、第2部分131bにおいて最も電極幅が狭くなっており、第2部分131bは、図2に示す台形の上底側の面である。第1部分131aおよび第2部分131bは、半導体基板100の平面方向に平行な面であり、第1部分から第2部分に向かって(すなわち、図2に示すZ軸の負方向から正方向に向かって)、電極幅は一定の割合で減少している。このため、第1電極131の側面は、傾斜面状となっている。
As shown in FIG. 2, the plurality of
第2絶縁膜122は、複数の第1電極131の側面および表面に沿って、ほぼ一定の厚さで第1電極131を被覆するように形成されている。図2において、複数の第1電極122は互いに離間しているため、第1電極122に覆われていない部分の第1絶縁膜121の表面にも第2絶縁膜122が形成されている。図2に示すように、第1電極131の厚さd1と、第2絶縁膜122の厚さd2との関係は、d1>d2となっている。このため、隣接する第1電極131の間は、第2絶縁膜122によって埋められることなく、第2絶縁膜122は、複数の第1電極131の間において溝状部分122aを有する。第2絶縁膜122の溝状部分122aの断面は略V字形状であり、半導体基板100に遠い側ほど幅(図2においては、X方向の幅)が広い。
The second
図2に示すように、第2電極132は、複数の第1電極131の間の溝状部分122aの内壁面に接するように、ほぼ一定の厚さに形成されている。第2電極132は、略V字形状であり、その電極幅は、第1電極131の電極幅とは逆に、半導体基板に最も近い側において最も狭く、半導体基板に最も遠い側において最も広い。第1電極131と第2電極132は、第2絶縁膜122の厚さに応じた一定の距離をもって離間されており、第1電極131の電極幅が広い部分は隣接する第2電極132に向かって伸び、第2電極132の電極幅が広い部分は隣接する第1電極131に向かって伸びている。このため、図2に示すように、半導体装置10を平面視したとき、第1電極131の一部が、第2電極132の一部と第2絶縁膜122を介して重なる。より具体的に説明すると、例えば、参照番号150に示す領域に含まれる第1電極131と第2電極132は第2絶縁膜122を介して重なっている。第1電極131と第2電極132の重なり面積は、第1電極131の第1部分131aの電極幅と第2部分131bの電極幅との差が大きく、第2絶縁膜122の厚さd2が薄いほど大きくなる。第1電極131の形状、厚さd1および第2絶縁膜122の厚さd2を調整することによって、第1電極131と第2電極132との重なりの大きさ(例えば、領域150の大きさ)を調整することができる。
As shown in FIG. 2, the
(半導体装置の製造方法)
半導体装置10のフィールドプレート11の製造方法について、説明する。半導体装置10のセル領域等の構造は、従来公知の半導体装置の製造方法を用いて製造することができるため、説明を省略する。このため、図3〜6においては、フィールドプレートが形成されていないセル領域の図示を省略している。
(Method for manufacturing semiconductor device)
A method for manufacturing the
図3に示すように、ドリフト層101として、シリコンを材料とするn型の半導体基板を準備する。n型の半導体基板の表面に、イオン注入等によって、第1周辺層102、第2周辺層103および第3周辺層104を形成し、半導体基板900を作製する。
As shown in FIG. 3, an n-type semiconductor substrate made of silicon is prepared as the
次に、図4に示すように、半導体基板900の表面に第1絶縁膜121を形成し、第1絶縁膜121の表面にさらに複数の第1電極131を形成する。第1絶縁膜121は、例えば、CVD等によって形成することができる。また、第1電極131は、アルミニウム層を半導体基板900の表面に形成した後、第1電極131を形成しない部分が開孔したパターンマスクを用いて、アルミニウム層を等方性エッチングすることによって、図5に示すような断面が台形状の複数の電極にすることができる。
Next, as shown in FIG. 4, a first
次に、図5に示すように、第1絶縁膜121の表面と第1電極131の表面および側面に、CVD等によって第2絶縁膜122を形成する。第2絶縁膜122の厚さ(図2に示すd2)は、第1電極131の厚さ(図2に示すd1)よりも薄いため、隣接する第1電極131の間に溝状部分122aを有する第2絶縁膜122が形成される。
Next, as shown in FIG. 5, a second
次に、図5に示すように、第2絶縁膜122の表面にアルミニウム層932を形成する。次に、図6に示すように、第2絶縁膜122の表面に形成されたアルミニウム層932を平坦化加工(例えば、CMP(Chemical Mechanical Polishing)や切削)によって除去する。これによって、アルミニウム層932のうち、第2絶縁膜122の溝状部分122aの内壁面に形成された部分のみを残すことができ、これを複数の第2電極132とすることができる。これによって、フィールドプレート11を形成することができる。
Next, as illustrated in FIG. 5, an
上記のとおり、半導体装置10では、溝状部分122aを型のように用いて第2電極132が形成され、第2電極132の位置は、第1電極131の位置および形状によって決まる。このため、パターンマスクを用いることなく、第1電極131と第2電極132との位置合わせを容易に行うことが可能である。また、第2電極132を形成するに際して、パターンマスクを形成し、エッチングやリフトオフを行う工程を省略することができる。
As described above, in the
(変形例)
フィールドプレートの第1電極、第2電極およびこれらの間に介在する第2絶縁膜の形状の変形例について、図7〜10を用いて説明する。なお、図7〜10においては、フィールドプレートが形成されていないセル領域の図示を省略している。例えば、図7に示すように、側面が円弧状の第1電極231と、これに沿って形成された円弧状の溝状部分222aを有する第2絶縁膜222と、半円弧状の断面を有する第2電極232とを備えた半導体装置12であってもよい。例えば領域250に示すように、半導体装置12を平面視したとき、第1電極231の一部は、隣接する第2電極232の一部と第2絶縁膜222を介して重なっている。
(Modification)
A modification of the shape of the first electrode, the second electrode of the field plate, and the second insulating film interposed therebetween will be described with reference to FIGS. In FIGS. 7 to 10, the cell region where the field plate is not formed is not shown. For example, as shown in FIG. 7, the side surface has a
また、例えば、図8に示すように、側面が段差状の第1電極331と、これにそって形成された段差状の溝状部分322aを有する第2絶縁膜322と、段差状の第2電極232とを備えた半導体装置13であってもよい。例えば領域350に示すように、半導体装置13を平面視したとき、第1電極331の一部は、隣接する第2電極332の一部と第2絶縁膜322を介して重なっている。
Further, for example, as shown in FIG. 8, the
また、例えば、図9に示すように、半導体基板100の深さ方向の幅が略一定の第2電極432を備えた半導体装置14であってもよい。側面が段差状の第1電極431は、図8に示す第1電極331と同様の形状であるが、例えば、隣接する第1電極431の間隔が、第2絶縁膜422の厚さの2倍よりも小さい場合等に、図9に示すように、隣接する第1電極431の第1絶縁膜121に近い側の段差の側面の間が第2絶縁膜422によって埋められる場合がある。この場合、第2絶縁膜422の隣接する第1電極431の間の部分は、半導体基板100の深さ方向に幅が一定の溝状部分422aになる。その結果、第2電極432の幅も、半導体基板100の深さ方向に幅が一定になる。この場合においても、第1電極431は第2電極432側に伸びているため、例えば領域450に示すように、半導体装置14を平面視したとき、第1電極431の一部は、隣接する第2電極432の一部と第2絶縁膜422を介して重なる。
Further, for example, as illustrated in FIG. 9, the
また、例えば、図10に示すように、電極幅が最も広い第1部分531aが半導体基板100から最も遠い面であり、電極幅が最も狭い第2部分531bが半導体基板100に最も近い面であってもよい。半導体装置15では、第1電極531は、半導体基板100に近い側から遠い側に向かって、ほぼ一定の割合で徐々に電極幅が広くなっており、第1電極531の側面は、傾斜面状になっている。第1電極531に沿って形成された第2絶縁膜522の隣接する第1電極531の間隔は、半導体基板100に近い側から遠い側に向かって、ほぼ一定の割合で徐々に狭くなっている。第2電極532の電極幅は、半導体基板100に近い側から遠い側に向かって、ほぼ一定の割合で徐々に狭くなっている。例えば領域550に示すように、半導体装置15を平面視したとき、第1電極531の一部は、隣接する第2電極532の一部と第2絶縁膜522を介して重なっている。
For example, as shown in FIG. 10, the
上記の実施例および変形例に示すように、第1電極の側面の形状は、第1電極の電極幅が半導体基板の深さ方向に変化し得る形状であればよく、特に限定されないが、例えば、階段状、傾斜面状、曲面状およびこれらを組み合わせた形状であってもよい。第2電極は、電極幅が略一定でもよいし、電極幅が半導体基板の深さ方向に変化していてもよい。いずれの場合においても、第1電極と第2電極が第2絶縁膜を介して重なるように設計することができる。 As shown in the above embodiments and modifications, the shape of the side surface of the first electrode is not particularly limited as long as the electrode width of the first electrode can be changed in the depth direction of the semiconductor substrate. A stepped shape, an inclined surface shape, a curved surface shape, and a shape in which these are combined may be used. The second electrode may have a substantially constant electrode width, or the electrode width may change in the depth direction of the semiconductor substrate. In either case, the first electrode and the second electrode can be designed to overlap with each other with the second insulating film interposed therebetween.
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。 As mentioned above, although the Example of this invention was described in detail, these are only illustrations and do not limit a claim. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.
1a,1b セル領域
1b セル領域
2 非セル領域
3 ゲートパッド
4,5,6,7 電極パッド
8 温度検知領域
10,12,13,14,15 半導体装置
11 フィールドプレート
100,900 半導体基板
101 ドリフト層
102 第1周辺層
103 第2周辺層
104 第3周辺層
105 コレクタ層
106 ボディ層
107 エミッタ層
108 ボディコンタクト層
121 第1絶縁膜
122,222,322,422,522 第2絶縁膜
122a,222a,322a,422a 溝状部分
131,231,331,431,531 第1電極
131a 第1部分
131b 第2部分
132,232,332,432,532 第2電極
134 表面電極
135 裏面電極
136 トレンチゲート
141 保護膜
150,250,350,450,550 領域
Claims (2)
非セル領域の表面にフローティング状態で形成されたフィールドプレートとを備えた半導体装置であって、
フィールドプレートは、
半導体基板の表面に形成された第1絶縁膜と、
第1絶縁膜の表面に形成されており、半導体基板の平面方向の内側から外側に向かって離間して配置された複数の第1電極と、
複数の第1電極の側面および表面を被覆し、複数の第1電極の間に溝状部分を有する第2絶縁膜と、
第2絶縁膜の溝状部分の内壁面に接する第2電極と、を備えており、
第1電極の電極幅は、半導体基板の深さ方向に変化しており、第1電極の一部は、隣接する第2電極の少なくとも一部と第2絶縁膜を介して重なっている、半導体装置。 A semiconductor substrate having a cell region in which a semiconductor element is formed and a non-cell region provided around the cell region;
A semiconductor device comprising a field plate formed in a floating state on the surface of a non-cell region,
The field plate
A first insulating film formed on the surface of the semiconductor substrate;
A plurality of first electrodes formed on the surface of the first insulating film and spaced apart from the inner side to the outer side in the planar direction of the semiconductor substrate;
A second insulating film that covers the side surfaces and surfaces of the plurality of first electrodes and has a groove-shaped portion between the plurality of first electrodes;
A second electrode in contact with the inner wall surface of the groove-shaped portion of the second insulating film,
The electrode width of the first electrode changes in the depth direction of the semiconductor substrate, and a part of the first electrode overlaps at least a part of the adjacent second electrode via the second insulating film. apparatus.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2011278856A JP2013131569A (en) | 2011-12-20 | 2011-12-20 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2011278856A JP2013131569A (en) | 2011-12-20 | 2011-12-20 | Semiconductor device |
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Publication Number | Publication Date |
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JP2013131569A true JP2013131569A (en) | 2013-07-04 |
Family
ID=48908918
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2011278856A Pending JP2013131569A (en) | 2011-12-20 | 2011-12-20 | Semiconductor device |
Country Status (1)
Country | Link |
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JP (1) | JP2013131569A (en) |
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