JP2013127826A - Driving method of variable resistive element - Google Patents
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Abstract
Description
本発明は、抵抗値をデータとして記憶する可変抵抗素子の駆動方法、特に、当該可変抵抗素子を低抵抗状態から高抵抗状態に変化させるリセット動作における電圧印加方法に関する。 The present invention relates to a driving method of a variable resistance element that stores resistance values as data, and more particularly to a voltage application method in a reset operation that changes the variable resistance element from a low resistance state to a high resistance state.
携帯用電子機器等のモバイル機器の普及と共に、電源オフ時にも記憶したデータを保持することの出来る大容量で安価な不揮発性メモリとしてフラッシュメモリが広く使用されている。しかし近年、フラッシュメモリの微細化限界が見えてきており、MRAM(磁気抵抗変化メモリ)、PCRAM(相変化メモリ)、CBRAM(固体電解質メモリ)、抵抗変化メモリ(特許文献1参照)などの不揮発性メモリの開発が盛んに行われている。 With the spread of mobile devices such as portable electronic devices, flash memory is widely used as a large-capacity and inexpensive non-volatile memory capable of holding stored data even when the power is turned off. However, in recent years, the limit of miniaturization of flash memory has become apparent, and non-volatile such as MRAM (Magnetic Resistance Change Memory), PCRAM (Phase Change Memory), CBRAM (Solid Electrolyte Memory), Resistance Change Memory (see Patent Document 1), etc. Memory development is actively underway.
これらの不揮発性メモリの中でも抵抗変化メモリは、金属酸化物中の酸素欠損の変化を利用した抵抗変化型不揮発メモリで、大きな抵抗変化と高速書き換えが可能であり、単純なメモリ構造が取れることから安価で大容量なメモリとして期待されている。 Among these non-volatile memories, the resistance change memory is a resistance change type non-volatile memory that utilizes changes in oxygen vacancies in metal oxides, and it can be rewritten with a large resistance and can be rewritten at high speed. Expected to be inexpensive and large-capacity memory.
抵抗変化メモリのメモリセルは、第1電極と第2電極の間に可変抵抗体を挟持してなる可変抵抗素子により構成されており、メモリセルに対するデータ書き込みは、可変抵抗素子の第1電極と第2電極の間に電圧パルスを印加することで、可変抵抗体の電気抵抗を複数の状態間で遷移させて情報を記憶する。尚、当該可変抵抗体の材料としては、非特許文献1に記載のハフニウム酸化(HfO2)膜のほか、ペロブスカイト型酸化物であるプラセオジウム・カルシウム・マンガン酸化物Pr1−xCaxMnO3(PCMO)膜、或いは、チタン酸化(TiO2)膜、ニッケル酸化(NiO)膜、酸化亜鉛(ZnO)膜、酸化ニオブ(Nb2O5)膜などの遷移金属元素の酸化物が、可逆的な抵抗変化を示すことが知られている。
A memory cell of the resistance change memory is configured by a variable resistance element having a variable resistor sandwiched between a first electrode and a second electrode, and data writing to the memory cell is performed with the first electrode of the variable resistance element. By applying a voltage pulse between the second electrodes, the electrical resistance of the variable resistor is changed between a plurality of states to store information. As the material of the variable resistor, in addition to the hafnium oxide (HfO 2 ) film described in Non-Patent
近年では、下記の特許文献1を例として、電流制限が可能なトランジスタと可変抵抗素子を組み合わせた1T1R型メモリセルが盛んに検討されている。
In recent years, taking the following
1T1R型メモリセルでは、可変抵抗素子を高抵抗状態から低抵抗状態に遷移させるセット動作において、トランジスタによる電流制限を行うことで、素子の低抵抗化に伴いメモリセルに流れる電流の増加を抑制する。 In a 1T1R type memory cell, in a set operation in which a variable resistance element is transitioned from a high resistance state to a low resistance state, current limitation by a transistor is performed to suppress an increase in current flowing through the memory cell as the resistance of the element decreases. .
一方、低抵抗状態から高抵抗状態へ遷移させるリセット動作では、トランジスタによる電流制限を行わない。これは、低抵抗状態のわずかな違いによって、可変抵抗素子の電圧や電流に対する応答性が変わってくるため、トランジスタによる一定の電流制限では、安定した抵抗変化を実現することが難しいことによる。 On the other hand, in the reset operation for making a transition from the low resistance state to the high resistance state, the current is not limited by the transistor. This is because the responsiveness to the voltage and current of the variable resistance element changes due to a slight difference in the low resistance state, so that it is difficult to realize a stable resistance change with a constant current limit by the transistor.
このため、低抵抗状態のばらつきを考慮して、同じ電圧条件で安定した抵抗変化を得るため、従来技術では、リセット動作時に十分大きな最大電圧振幅を有するリセット電圧パルスを可変抵抗素子に印加する。したがって、可変抵抗素子の低抵抗状態によっては、リセットに必要な電圧よりも高電圧が当該可変抵抗素子に印加される場合がある。 For this reason, in order to obtain a stable resistance change under the same voltage condition in consideration of variations in the low resistance state, in the conventional technique, a reset voltage pulse having a sufficiently large maximum voltage amplitude is applied to the variable resistance element during the reset operation. Therefore, depending on the low resistance state of the variable resistance element, a voltage higher than the voltage required for reset may be applied to the variable resistance element.
その結果、過剰なエネルギーが、抵抗変化が起きるまでの電圧印加初期に、低抵抗状態の抵抗値に依存したスパイク状の大きな電流として、リセット電流の一部として放出される。リセット動作時において可変抵抗素子に流れるリセット電流の時間変化の一例を図4(b)に模式的に示す。上記の説明から分かるように、このスパイク電流は、可変抵抗素子や配線等の寄生容量あるいは誘導成分に依らず発生しうる。 As a result, excessive energy is released as a part of the reset current as a spike-like large current depending on the resistance value in the low resistance state at the initial stage of voltage application until the resistance change occurs. An example of the time change of the reset current flowing through the variable resistance element during the reset operation is schematically shown in FIG. As can be seen from the above description, the spike current can be generated regardless of the parasitic capacitance or the inductive component such as the variable resistance element or the wiring.
このスパイク電流の発生により、可変抵抗素子が大きな負荷を受けることになる。更には、リセット動作の繰り返しにより負荷が蓄積すると素子の寿命などの信頼性が問題となる。 Due to the generation of the spike current, the variable resistance element receives a large load. Furthermore, if the load is accumulated by repeating the reset operation, reliability such as the lifetime of the element becomes a problem.
したがって、リセット動作時に可変抵抗素子が受ける負荷を軽減するためには、リセット電圧印加初期に流れる大きな電流を抑制することが必要である。しかし、上述したように、低抵抗状態のわずかな違いによって可変抵抗素子の電圧や電流に対する応答性が変わってくるため、トランジスタによる一定の電流制限では、安定した抵抗変化を実現することは難しい。 Therefore, in order to reduce the load that the variable resistance element receives during the reset operation, it is necessary to suppress a large current flowing in the initial stage of reset voltage application. However, as described above, since the responsiveness to the voltage and current of the variable resistance element changes depending on a slight difference in the low resistance state, it is difficult to realize a stable resistance change with a constant current limit by the transistor.
上記の従来技術における問題点を鑑み、本発明は、リセット動作における抵抗変化に必要な電流以上の過剰な電流を低減し、可変抵抗素子がリセット動作時に受ける負荷を軽減することのできる駆動方法を提供することを目的とする。 In view of the above-described problems in the prior art, the present invention provides a driving method capable of reducing an excessive current more than a current necessary for a resistance change in a reset operation and reducing a load that the variable resistance element receives during the reset operation. The purpose is to provide.
上記目的を達成するための本発明に係る可変抵抗素子の駆動方法は、
第1電極、第2電極、及び、前記第1電極と前記第2電極の間に挟持され、金属酸化物を含んで構成される可変抵抗体を備え、前記第1電極と前記第2電極の間に電気的ストレスを与えることで、当該電極間の抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の抵抗状態を情報の記憶に用いる可変抵抗素子の駆動方法であって、
前記可変抵抗素子の前記両電極間にリセット電圧パルスを印加し、前記可変抵抗素子の抵抗状態を低抵抗状態から高抵抗状態へ遷移させるリセット動作において、
前記リセット電圧パルスを印加する工程が、
前記可変抵抗素子の前記両電極間に印加される電圧を、最小電圧振幅から最大電圧振幅まで、所定の最小遷移時間より長い立ち上がり期間をかけて単調に増加させる第1工程と、
前記第1工程後、前記可変抵抗素子の前記両電極間に印加される電圧を、所定の最大電圧印加期間において前記最大電圧振幅を維持させる第2工程を含むことを特徴とする。
In order to achieve the above object, a variable resistance element driving method according to the present invention includes:
A first electrode, a second electrode, and a variable resistor sandwiched between the first electrode and the second electrode and configured to include a metal oxide; the first electrode and the second electrode; By applying an electrical stress in between, the resistance state between the electrodes transits between two or more different states, and the resistance state after the transition is a driving method of a variable resistance element used for storing information,
In a reset operation in which a reset voltage pulse is applied between the electrodes of the variable resistance element to change the resistance state of the variable resistance element from a low resistance state to a high resistance state,
Applying the reset voltage pulse comprises:
A first step of monotonically increasing a voltage applied between the electrodes of the variable resistance element from a minimum voltage amplitude to a maximum voltage amplitude over a rising period longer than a predetermined minimum transition time;
After the first step, the voltage applied between the electrodes of the variable resistance element includes a second step of maintaining the maximum voltage amplitude in a predetermined maximum voltage application period.
更に、本発明に係る可変抵抗素子の駆動方法は、上記特徴に加えて、
前記立ち上がり期間が、前記第2工程後に、前記可変抵抗素子の前記両電極間に印加される電圧が前記最大電圧振幅から前記最小電圧振幅に立ち下がる立ち下がり期間よりも長いことが好ましい。
Furthermore, in addition to the above features, the variable resistance element driving method according to the present invention includes:
The rising period is preferably longer than the falling period in which the voltage applied between the electrodes of the variable resistance element falls from the maximum voltage amplitude to the minimum voltage amplitude after the second step.
更に、本発明に係る可変抵抗素子の駆動方法は、上記特徴に加えて、
前記第1工程において、前記可変抵抗素子の前記両電極間に印加される電圧変化が連続的であることが好ましい。或いは、前記第1工程において、前記可変抵抗素子の前記両電極間に印加される電圧が階段状に変化することが好ましい。
Furthermore, in addition to the above features, the variable resistance element driving method according to the present invention includes:
In the first step, it is preferable that the voltage change applied between the electrodes of the variable resistance element is continuous. Alternatively, in the first step, it is preferable that the voltage applied between the electrodes of the variable resistance element changes stepwise.
更に、本発明に係る可変抵抗素子の駆動方法は、上記特徴に加えて、前記立ち上がり期間が、前記最大電圧印加期間の1/5以上とすることができる。 Furthermore, in the variable resistance element driving method according to the present invention, in addition to the above characteristics, the rising period can be set to 1/5 or more of the maximum voltage application period.
更に、本発明に係る可変抵抗素子の駆動方法は、上記特徴に加えて、前記立ち上がり期間が、10n秒〜1m秒の範囲とすることができる。 Furthermore, in addition to the above features, the variable resistance element driving method according to the present invention can have the rising period in the range of 10 nsec to 1 msec.
更に、本発明に係る可変抵抗素子の駆動方法は、上記特徴に加えて、前記可変抵抗体を構成する金属酸化物が酸化ハフニウム(HfOX)、酸化アルミニウム(AlOX)、酸化チタン(TiOX)、又は、酸化タンタル(TaOX)の何れかであることが好ましい。 Furthermore, in addition to the above features, the variable resistance element driving method according to the present invention includes metal oxides constituting the variable resistor, hafnium oxide (HfO X ), aluminum oxide (AlO X ), and titanium oxide (TiO X ). ) Or tantalum oxide (TaO x ).
本発明の駆動方法では、可変抵抗素子の抵抗状態を低抵抗状態から高抵抗状態へ遷移させるリセット動作において、可変抵抗素子の両端に印加するリセット電圧パルスの立ち上がりを長くし、その電圧パルスの絶対値が最小電圧振幅から最大電圧振幅まで、徐々に増加するように、リセット電圧パルスを印加する。 In the driving method of the present invention, in the reset operation for changing the resistance state of the variable resistance element from the low resistance state to the high resistance state, the rising of the reset voltage pulse applied to both ends of the variable resistance element is lengthened, and the absolute voltage pulse is output. The reset voltage pulse is applied so that the value gradually increases from the minimum voltage amplitude to the maximum voltage amplitude.
これにより、リセット動作に必要な電圧がリセット電圧パルスの最大電圧振幅より低電圧となる可変抵抗素子であっても、リセット電圧パルスの立ち上がり途中で、電圧振幅が最大電圧振幅に到達する前に、電圧振幅がリセット動作に必要な電圧に合致した時点でリセット動作が開始されるため、可変抵抗素子の低抵抗状態によらず、可変抵抗素子の低抵抗状態に適した電圧条件で、リセット動作を実施することができる。 Thereby, even if the voltage required for the reset operation is a variable resistance element whose voltage is lower than the maximum voltage amplitude of the reset voltage pulse, before the voltage amplitude reaches the maximum voltage amplitude during the rise of the reset voltage pulse, Since the reset operation is started when the voltage amplitude matches the voltage required for the reset operation, the reset operation is performed under voltage conditions suitable for the low resistance state of the variable resistance element, regardless of the low resistance state of the variable resistance element. Can be implemented.
これに対し、リセット電圧パルスが急速に立ち上がる場合には、電圧振幅が最大電圧振幅に到達してリセット動作が開始されるため、リセットに必要な電圧よりも高電圧となる最大電圧振幅が低抵抗状態の可変抵抗素子に印加されることで、スパイク状の過剰な電流が発生する。本発明では、これを避けることができる。 On the other hand, when the reset voltage pulse rises rapidly, the voltage amplitude reaches the maximum voltage amplitude and the reset operation starts, so the maximum voltage amplitude that is higher than the voltage required for reset is low resistance. When applied to the variable resistance element in the state, a spike-like excessive current is generated. In the present invention, this can be avoided.
この結果、リセット電圧パルス印加初期に流れる、直前の低抵抗状態の抵抗値に依存した大きな電流を抑制することができ、リセット動作時に、過剰なエネルギーがストレスとなって可変抵抗素子に加わることを防げる。この結果、可変抵抗素子がリセット動作時に受ける負荷が軽減され、可変抵抗素子の寿命を延ばし、信頼性を向上させることができる。 As a result, it is possible to suppress a large current depending on the resistance value of the immediately previous low resistance state that flows in the initial stage of reset voltage pulse application, and that excessive energy is applied to the variable resistance element as stress during the reset operation. I can prevent it. As a result, the load that the variable resistance element receives during the reset operation is reduced, the life of the variable resistance element can be extended, and the reliability can be improved.
したがって、本発明の駆動方法を用いることで、リセット動作時において、可変抵抗素子自身によって自己整合的にリセット電流が制御されることにより、過剰なリセット電流の発生が抑制され、可変抵抗素子の寿命を延ばし、可変抵抗素子の信頼性を向上させることができる。 Therefore, by using the driving method of the present invention, the reset current is controlled in a self-aligning manner by the variable resistance element itself during the reset operation, thereby suppressing the occurrence of excessive reset current and the life of the variable resistance element. The reliability of the variable resistance element can be improved.
〈第1実施形態〉
図1に、本発明の可変抵抗素子の駆動方法(以降、適宜「本発明方法」と称す)を適用可能な可変抵抗素子を備えたメモリセル、及び、当該メモリセルを複数マトリクス状に配列することにより構成した半導体記憶装置の回路構成図を示す。尚、図1では、特にメモリセルアレイ周辺の回路構成について詳述することとし、記憶装置全体としての回路構成については図3において後述する。尚、以降に示す図面では、説明の都合上、要部を強調して示すこととし、素子各部の寸法比と実際の寸法比とは必ずしも一致しない場合がある。
<First Embodiment>
FIG. 1 shows a memory cell provided with a variable resistance element to which a variable resistance element driving method of the present invention (hereinafter referred to as “method of the present invention” as appropriate) can be applied, and a plurality of such memory cells are arranged in a matrix. The circuit block diagram of the semiconductor memory device comprised by this is shown. In FIG. 1, the circuit configuration around the memory cell array will be described in detail, and the circuit configuration of the entire storage device will be described later with reference to FIG. In the drawings shown below, for the convenience of explanation, the main part is shown with emphasis, and the dimensional ratio of each part of the element may not always match the actual dimensional ratio.
図1に示すように、半導体記憶装置10は、可変抵抗素子21の一方端とセルトランジスタ22のドレイン(入出力端子対の一方端)を接続し、メモリセル23が構成されている。そして、複数のメモリセル23を行及び列方向に夫々マトリクス状に配列して、メモリセルアレイ11が構成されている。同一行に配列された各メモリセル23のセルトランジスタ22のゲート(制御端子)が、行方向に延伸するワード線(WL1〜WLn)に接続されており(nは自然数)、同一列に配列された各メモリセル23の可変抵抗素子21の他方端が、列方向に延伸するビット線(BL1〜BLm)に接続されている(mは自然数)。また、同一行に配列された各メモリセル23のセルトランジスタ22のソース(入出力端子対の他方端)が、行方向に延伸するソース線(SL1〜SLn)に接続されている。
As shown in FIG. 1, in the
各ワード線WL1〜WLnは、夫々、ワード線電圧印加回路12に接続され、各ビット線BL1〜BLmは、夫々、ビット線電圧印加回路13に接続され、各ソース線SL1〜SLnは、夫々、ソース線電圧印加回路14に接続されている。これらの電圧印加回路12、13、14は、夫々、後述する制御回路16からの指示に基づき、動作対象のメモリセルを選択し、選択されたメモリセル23に接続するワード線、ビット線、及び、ソース線の夫々に、当該メモリセルの動作に必要な電圧を各別に印加する。
Each word line WL1 to WLn is connected to the word line
半導体記憶装置10において用いられ、本発明方法を適用することのできる可変抵抗素子21の素子構造を、一例として、図2に模式的に示す。図2の断面構造図に示す可変抵抗素子21aは、下部電極(第1電極)26上に、金属酸化物を用いた可変抵抗体27、及び、上部電極(第2電極)28を順に積層した3層構造の素子であり、下部電極26を下部に形成されるセルトランジスタ22のドレインと接続することで、図1のメモリセル23を実現することができる。
The element structure of the
尚、可変抵抗体27の材料としては、本実施形態では、バンドギャップの大きな絶縁体である酸化ハフニウム(HfOX)を選んで用いる。しかしながら、本発明はこの構成に限定されるものではない。可変抵抗体として酸化ジルコニウム(ZrOX)、酸化アルミニウム(AlOX)、酸化チタン(TiOX)、酸化タンタル(TaOX)、酸化バナジウム(VOX)、酸化ニオブ(NbOX)、酸化タングステン(WOX)、或いは、チタン酸ストロンチウム(SrTiOX)等を用いてもよい。
In this embodiment, hafnium oxide (HfO X ), which is an insulator having a large band gap, is selected and used as the material of the
尚、これらの金属酸化物を可変抵抗体27の材料として用いる場合、製造直後の可変抵抗素子を、電気的ストレスによって高抵抗状態と低抵抗状態を切り替え可能な状態に変化させるために、使用前に、通常の書き換え動作に用いる電圧パルスより電圧振幅が大きく、かつパルス幅が長い電圧パルスを製造直後の初期状態の可変抵抗素子に印加し、抵抗スイッチングがおきる電流パスを形成する、所謂フォーミング処理を行っておく必要がある。本実施形態では、2.5V、50μ秒のパルスをメモリセル23の両端間に印加し、フォーミング処理を行った。このフォーミング処理によって形成される電流パス(フィラメントパスと呼ばれる)がその後の素子の電気特性を決定することが知られている。
When these metal oxides are used as the material of the
下部電極26及び上部電極28の材料としては、種々の導電性材料を利用できるが、好ましくは下部電極26と上部電極28とで仕事関数の異なる材料を用い、仕事関数の大きい方の電極と可変抵抗体27がショットキー接合する構成とする。ここで、仕事関数の大きい方の電極が4.5eV以上の仕事関数を持つ導電性材料から選択され、仕事関数の小さい方の電極が4.5eVより小さい仕事関数を持つ導電性材料から選択されることがより好ましい。例えば、下部電極26としてTiN、上部電極28としてTiまたはTaを用いるものが、集積化加工の容易さの点で好適である。
As materials for the
図3に半導体記憶装置10の概略の構成例を示す回路ブロック図を示す。図3に示すように、半導体記憶装置10は、メモリセルアレイ11、ワード線電圧印加回路12、ビット線電圧印加回路13、ソース線電圧印加回路14、電圧発生回路15、及び、制御回路16を備えて構成される。うちメモリセルアレイ11の構成については、既に図1を参照して説明した通りである。
FIG. 3 is a circuit block diagram showing a schematic configuration example of the
制御回路16は、メモリセルアレイ11の書き換え(セット及びリセット)、読み出し、フォーミングの各メモリ動作の制御を行う。具体的には、制御回路16はアドレス線から入力されたアドレス信号、データ線から入出力されるデータ信号、制御信号線から入力された制御入力信号に基づいて、ワード線電圧印加回路12、ビット線電圧印加回路13、及び、ソース線電圧印加回路14を制御して、メモリセルの各メモリ動作を制御する。尚、図3に示す例では、制御回路16は、一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
The
電圧発生回路15は、書き換え(セット及びリセット)、読み出し、フォーミングの各メモリ動作において、動作対象のメモリセルを選択するために必要な選択ワード線電圧及び非選択ワード線電圧を発生してワード線電圧印加回路12に供給し、動作対象のメモリセルを選択するために必要な選択ビット線電圧及び非選択ビット線電圧を発生してビット線電圧印加回路13に供給する。また、動作対象のメモリセルを選択するために必要な選択ソース線電圧及び非選択ソース線電圧を発生してソース線電圧印加回路14に供給する。
The
特に、本実施形態において、電圧発生回路15は、リセット動作時において、立ち上がり期間の長いリセット電圧パルスを発生させ、選択ビット線電圧としてビット線電圧印加回路13に供給する。
In particular, in the present embodiment, the
ワード線電圧印加回路12は、書き換え(セット及びリセット)、読み出し、フォーミングの各メモリ動作において、動作対象のメモリセルがアドレス線に入力され指定されると、制御回路16からの指示に基づき、当該アドレス線に入力されたアドレス信号に対応するワード線を選択し、選択されたワード線と非選択のワード線に、夫々選択ワード線電圧と非選択ワード線電圧を各別に印加する。ビット線電圧印加回路13、ソース線電圧印加回路14についても略同様である。これにより、当該各メモリ動作に対し、動作対象のメモリセル23が接続された選択ワード線、選択ビット線、及び、選択ソース線にのみ所望の電圧を印加することができる。
When the memory cell to be operated is input to the address line and specified in each of the rewrite (set and reset), read, and forming memory operations, the word line
尚、制御回路16、電圧発生回路15、ワード線電圧印加回路12、ビット線電圧印加回路13、及び、ソース線電圧印加回路14の詳細な回路構成、デバイス構造、並びに、製造方法については、公知の回路構成を用いて実現可能であり、公知の半導体製造技術を用いて作製可能であるので説明を割愛する。メモリセルアレイ11のデバイス構造ならびに製造方法についても、公知の回路構成を用いて実現可能であり、公知の半導体製造技術を用いて作製可能であるので説明を割愛する。
The detailed circuit configuration, device structure, and manufacturing method of the
以下に、本発明方法について詳述する。 Hereinafter, the method of the present invention will be described in detail.
図4及び図5に、可変抵抗素子のリセット動作において、可変抵抗素子の両電極間に印加されるリセット電圧の時間変化と、可変抵抗素子を流れるリセット電流の時間変化を示す。尚、ここで、当該リセット動作は、図1のメモリセル23と同様の回路を用い、セルトランジスタ22のゲートに高電圧を印加し、セルトランジスタ22による電流制限を行わない状態で、セルトランジスタのソースに固定電圧(接地電位)を印加し、可変抵抗素子21の他方端側からリセット電圧パルスを印加して行う。
4 and 5 show the time change of the reset voltage applied between both electrodes of the variable resistance element and the time change of the reset current flowing through the variable resistance element in the reset operation of the variable resistance element. Here, the reset operation uses a circuit similar to that of the memory cell 23 of FIG. 1, applies a high voltage to the gate of the
図4は、リセット電圧パルスの立ち上がり期間を設定しない従来の方法において、可変抵抗素子の両端に印加されるリセット電圧の電圧波形(図4(a))、及び、可変抵抗素子を流れるリセット電流の電流波形(図4(b))を模式的に示す図である。図4に示す方法では、リセット電圧パルスの立ち上がり期間および立ち下がり期間を最小とし、回路構成上不可避の有限の立ち上がり期間又は立ち下がり期間(以下において、「最小遷移時間」という)を除き、電圧パルスが最小電圧振幅から最大電圧振幅まで垂直に立ち上がり、且つ、垂直に立ち下がるようにしている。このとき、図4(b)に示すように、可変抵抗素子に流れるリセット電流波形は、電圧パルス印加の初期において、スパイク状の急激な電流増加がみられる。このときの当該スパイク電流の最大値は、およそ125μAであった。 FIG. 4 shows the voltage waveform of the reset voltage applied to both ends of the variable resistance element (FIG. 4A) and the reset current flowing through the variable resistance element in the conventional method in which the rising period of the reset voltage pulse is not set. It is a figure which shows a current waveform (FIG.4 (b)) typically. In the method shown in FIG. 4, the voltage pulse except for the finite rise period or fall period (hereinafter referred to as “minimum transition time”) that minimizes the rising period and the falling period of the reset voltage pulse and is unavoidable in terms of the circuit configuration. Rises vertically from the minimum voltage amplitude to the maximum voltage amplitude, and falls vertically. At this time, as shown in FIG. 4B, the reset current waveform flowing in the variable resistance element has a spike-like rapid current increase in the initial stage of voltage pulse application. The maximum value of the spike current at this time was approximately 125 μA.
これに対し、図5に、本発明方法を用いた場合の可変抵抗素子の両電極間に印加されるリセット電圧の電圧波形(図5(a))、及び、可変抵抗素子を流れるリセット電流の電流波形(図5(b))を、夫々模式的に示す。図5に示す方法は、リセット電圧パルスの立ち上がり期間を100n秒に設定し、リセット電圧を最小電圧振幅から最大電圧振幅まで連続的に徐々に増加させるとともに、最大電圧振幅を50n秒維持し、その後、リセット電圧を最小電圧振幅へ最小遷移時間で垂直に立ち下げる場合の例である。したがって、リセット電圧の立ち上がり期間は、立ち下がり期間よりも長い。 On the other hand, FIG. 5 shows a voltage waveform (FIG. 5A) of the reset voltage applied between both electrodes of the variable resistance element when the method of the present invention is used, and the reset current flowing through the variable resistance element. Each of the current waveforms (FIG. 5B) is schematically shown. The method shown in FIG. 5 sets the rising period of the reset voltage pulse to 100 nsec, gradually increases the reset voltage from the minimum voltage amplitude to the maximum voltage amplitude, and maintains the maximum voltage amplitude for 50 nsec. This is an example in which the reset voltage falls vertically to the minimum voltage amplitude with the minimum transition time. Therefore, the rising period of the reset voltage is longer than the falling period.
図5(b)に示すように、本発明方法を用いた場合、可変抵抗素子に流れるリセット電流の変化は穏やかであり、立ち上がり期間を設定しない場合に見られたようなスパイク状の急激な電流変化は抑制されている。このときのリセット電流の最大値は、およそ110μAであった。 As shown in FIG. 5B, when the method of the present invention is used, the change in the reset current flowing through the variable resistance element is gentle, and the spike-like rapid current as seen when the rising period is not set. Change is suppressed. The maximum value of the reset current at this time was approximately 110 μA.
また、可変抵抗素子21は、リセット電圧パルスの立ち上がり期間を設定しない場合(図4)、100n秒に設定した場合(図5)、ともに同程度の高抵抗状態への抵抗変化を示した。
Moreover, the
以上から、リセット電圧パルスの立ち上がり期間を設定することで、当該立ち上がり期間の途中で、可変抵抗素子の低抵抗状態に合致した電圧条件で高抵抗化が開始され、その結果として、リセット電圧パルス印加初期の過剰な電流増加が抑制されたと考えられる。 From the above, by setting the rising period of the reset voltage pulse, high resistance is started under the voltage condition that matches the low resistance state of the variable resistance element in the middle of the rising period, and as a result, the reset voltage pulse is applied. It is thought that the initial excessive current increase was suppressed.
図6に、本実施形態の可変抵抗素子21のリセット動作におけるリセット電圧パルスの立ち上がり期間とリセット電流の最大値との関係を示す。リセット電圧パルスに立ち上がり期間を設定しない場合、リセット電流はおよそ125μAであるが、リセット電圧パルスの立ち上がり期間が10n秒のとき(即ち、最大電圧振幅を維持する期間50n秒に対し、立ち上がり期間がその1/5のとき)リセット電流はおよそ115μA、立ち上がり期間が1m秒のときリセット電流はおよそ100μAとなっており、立ち上がり期間を長くするほどリセット電流を低減できることが分かる。尚、最大のリセット電流が流れた後、抵抗変化後に流れるリセット電流は、立ち上がり期間によらず80μA程度であった。
FIG. 6 shows the relationship between the rising period of the reset voltage pulse and the maximum value of the reset current in the reset operation of the
図6から、リセット電圧パルスの立ち上がり期間が長ければ長いほど、リセット電流を低く抑えることができる。しかしながら、大容量メモリとしての高速動作を考えると、実用的には、1m秒程度以下が望ましい。 From FIG. 6, the longer the rising period of the reset voltage pulse, the lower the reset current. However, in consideration of high-speed operation as a large-capacity memory, it is practically preferable to be about 1 msec or less.
また、リセット電圧パルスの立ち上がり期間における立ち上がりの形状については、図7(a)に示すように、連続的に最小電圧振幅から最大電圧振幅まで増加させてもよいし、図7(b)に示すように、階段状に増加させても構わない。尚、立ち上がりが階段状に徐々に増加するリセット電圧パルスの場合、当該階段状に立ち上がるリセット電圧パルスの各電圧ステップの電圧振幅の増加量は、0.01V以下とするのが望ましい。したがって、例えば、立ち上がり期間を最大電圧印加期間と同じ50n秒とした場合、最大電圧印加期間における電圧振幅が2Vのとき、各電圧ステップを構成するパルスの時間幅は、0.25n秒以下となるのが望ましい。 Further, the rising shape of the reset voltage pulse during the rising period may be continuously increased from the minimum voltage amplitude to the maximum voltage amplitude as shown in FIG. 7A, or as shown in FIG. 7B. As such, it may be increased stepwise. In the case of a reset voltage pulse whose rising gradually increases stepwise, it is desirable that the amount of increase in voltage amplitude of each voltage step of the reset voltage pulse rising in a stepwise manner be 0.01 V or less. Therefore, for example, when the rising period is set to 50 ns which is the same as the maximum voltage application period, when the voltage amplitude in the maximum voltage application period is 2 V, the time width of the pulses constituting each voltage step is 0.25 ns or less. Is desirable.
以上の結果から、本発明方法を用いてリセット動作を行うことで、リセット電圧パルスの印加後、高抵抗化が起きるまでに流れる、スパイク状の過剰電流を低減できることが分かる。したがって、本発明方法を用いることで、可変抵抗素子の寿命を延ばし、可変抵抗素子の信頼性を向上させることができる。 From the above results, it can be seen that by performing the reset operation using the method of the present invention, it is possible to reduce the spike-like excess current that flows until the high resistance occurs after the application of the reset voltage pulse. Therefore, by using the method of the present invention, the lifetime of the variable resistance element can be extended and the reliability of the variable resistance element can be improved.
以下に、本発明の別実施形態について説明する。 Hereinafter, another embodiment of the present invention will be described.
〈1〉上記実施形態では、リセット電圧パルスを印加するに際し、セルトランジスタ22のソースに固定電圧(接地電位)を印加した状態で、可変抵抗素子21側からリセット電圧パルスを印加しているが、逆に可変抵抗素子21のセルトランジスタ22と接続しない他方端に固定電圧を印加した状態で、セルトランジスタ22側からリセット電圧パルスを印加しても構わない。更に、可変抵抗素子21とセルトランジスタ22の両側から異なる電圧パルスを印加してもよい。双方の電圧パルス印加の結果、可変抵抗素子の両端に印加される電圧が、図5(a)に示したような立ち上がり期間を備えるものとなる限り、本発明の効果を奏することができる。
<1> In the above embodiment, when the reset voltage pulse is applied, the reset voltage pulse is applied from the
〈2〉本発明方法は、金属酸化物を可変抵抗体とする可変抵抗素子を備えていれば適用可能であり、上述した可変抵抗素子23や半導体記憶装置10の構成に限定されるものではない。上記実施形態では、可変抵抗素子23として、図2に示される素子構造のものを例示したが、本発明は当該構造の素子に限られるものではない。また、上記実施形態では、半導体記憶装置10として、メモリセルアレイ11が、ソース線が行方向に、ビット線と垂直方向に延伸する場合を例として説明したが、本発明はこれに限られるものではなく、例えばビット線とソース線が平行に延伸していても構わない。
<2> The method of the present invention can be applied as long as a variable resistance element using a metal oxide as a variable resistor is provided, and is not limited to the configuration of the variable resistance element 23 or the
〈3〉上記実施形態では、リセット電圧パルスを印加するに際し、立ち上がり期間において、電圧振幅を最小電圧振幅(ゼロ)から最大電圧振幅まで、徐々に増加させることで、スパイク状の過剰電流を低減している。ここで、当該スパイク状の過剰電流は、上述の通り、リセット動作前の低抵抗状態のばらつきに起因して、必要以上のリセット電圧が可変抵抗素子に印加されることにより生じるものである。換言すると、当該スパイク状の過剰電流は、リセット動作に必要なリセット電圧が、可変抵抗素子によりばらつく結果として、必要以上のリセット電圧が印加される可変抵抗素子に生じるものである。 <3> In the above embodiment, when applying the reset voltage pulse, the voltage amplitude is gradually increased from the minimum voltage amplitude (zero) to the maximum voltage amplitude during the rising period, thereby reducing the spike-like excess current. ing. Here, the spike-like excess current is caused by applying a reset voltage more than necessary to the variable resistance element due to variations in the low resistance state before the reset operation as described above. In other words, the spike-like excess current is generated in the variable resistance element to which the reset voltage more than necessary is applied as a result of the reset voltage necessary for the reset operation being varied by the variable resistance element.
したがって、リセット電圧パルスを印加するに際し、必ずしも立ち上がり期間の電圧振幅を、最小電圧振幅(ゼロ)から最大電圧振幅まで徐々に増加させる必要はなく、図8(a)及び図8(b)に示すように、リセット電圧パルスを、必要なリセット電圧のばらつきを考慮して、最小電圧振幅から所定の最小リセット電圧までは最小遷移時間で垂直に立ち上げ、当該最小リセット電圧から最大電圧振幅までの立ち上がり期間において徐々に増加させるようにしてもよい。このとき、図8(a)に示すように、連続的に当該最小リセット電圧から最大電圧振幅まで増加させてもよいし、図8(b)に示すように、階段状に増加させても構わない。このように構成することで、スパイク状の過剰電流を低減できるとともに、リセット動作に必要な時間を短縮できる。 Therefore, when applying the reset voltage pulse, it is not always necessary to gradually increase the voltage amplitude in the rising period from the minimum voltage amplitude (zero) to the maximum voltage amplitude, as shown in FIGS. 8 (a) and 8 (b). As described above, the reset voltage pulse rises vertically with the minimum transition time from the minimum voltage amplitude to the predetermined minimum reset voltage in consideration of the required reset voltage variation, and rises from the minimum reset voltage to the maximum voltage amplitude. You may make it increase gradually in a period. At this time, as shown in FIG. 8A, the voltage may be continuously increased from the minimum reset voltage to the maximum voltage amplitude, or may be increased stepwise as shown in FIG. 8B. Absent. With this configuration, it is possible to reduce the spike-like excess current and shorten the time required for the reset operation.
本発明は、電気的ストレスの印加によって抵抗状態が遷移し、当該遷移後の抵抗状態が不揮発的に保持される不揮発性の可変抵抗素子に利用可能である。 The present invention is applicable to a nonvolatile variable resistance element in which a resistance state transitions by application of electrical stress and the resistance state after the transition is held in a nonvolatile manner.
10: 半導体記憶装置
11: メモリセルアレイ
12: ワード線電圧印加回路
13: ビット線電圧印加回路
14: ソース線電圧印加回路
15: 電圧発生回路
16: 制御回路
21: 可変抵抗素子
22: セルトランジスタ
23: メモリセル
26: 第1電極
27: 可変抵抗体
28: 第2電極
BL1〜BLm: ビット線
SL1〜SLn: ソース線
WL1〜WLn: ワード線
DESCRIPTION OF SYMBOLS 10: Semiconductor memory device 11: Memory cell array 12: Word line voltage application circuit 13: Bit line voltage application circuit 14: Source line voltage application circuit 15: Voltage generation circuit 16: Control circuit 21: Variable resistance element 22: Cell transistor 23: Memory cell 26: First electrode 27: Variable resistor 28: Second electrode BL1-BLm: Bit lines SL1-SLn: Source lines WL1-WLn: Word lines
Claims (7)
前記可変抵抗素子の前記両電極間にリセット電圧パルスを印加し、前記可変抵抗素子の抵抗状態を低抵抗状態から高抵抗状態へ遷移させるリセット動作において、
前記リセット電圧パルスを印加する工程が、
前記可変抵抗素子の前記両電極間に印加される電圧を、最小電圧振幅から最大電圧振幅まで、所定の最小遷移時間より長い立ち上がり期間をかけて単調に増加させる第1工程と、
前記第1工程後、前記可変抵抗素子の前記両電極間に印加される電圧を、所定の最大電圧印加期間において前記最大電圧振幅を維持させる第2工程を含むことを特徴とする可変抵抗素子の駆動方法。 A first electrode, a second electrode, and a variable resistor sandwiched between the first electrode and the second electrode and configured to include a metal oxide; the first electrode and the second electrode; By applying an electrical stress in between, the resistance state between the electrodes transits between two or more different states, and the resistance state after the transition is a driving method of a variable resistance element used for storing information,
In a reset operation in which a reset voltage pulse is applied between the electrodes of the variable resistance element to change the resistance state of the variable resistance element from a low resistance state to a high resistance state,
Applying the reset voltage pulse comprises:
A first step of monotonically increasing a voltage applied between the electrodes of the variable resistance element from a minimum voltage amplitude to a maximum voltage amplitude over a rising period longer than a predetermined minimum transition time;
After the first step, the voltage applied between the electrodes of the variable resistance element includes a second step of maintaining the maximum voltage amplitude in a predetermined maximum voltage application period. Driving method.
The metal oxide constituting the variable resistor is any one of hafnium oxide (HfO X ), aluminum oxide (AlO X ), titanium oxide (TiO X ), or tantalum oxide (TaO X ). The method for driving a variable resistance element according to claim 1.
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109791791A (en) * | 2017-09-12 | 2019-05-21 | 松下电器产业株式会社 | Non-volatile memory device and driving method |
JP2021103603A (en) * | 2017-01-20 | 2021-07-15 | ヘフェイ リライアンス メモリー リミティド | RRAM write |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080144356A1 (en) * | 2006-12-13 | 2008-06-19 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices having multi-filament variable resistivity memory cells therein |
US20080151601A1 (en) * | 2006-12-20 | 2008-06-26 | Samsung Electronics Co., Ltd. | Circuits and methods for adaptive write bias driving of resistive non-volatile memory devices |
JP2010033676A (en) * | 2008-07-30 | 2010-02-12 | Toshiba Corp | Semiconductor memory device |
US20100110778A1 (en) * | 2008-11-06 | 2010-05-06 | Macronix International Co., Ltd. | Phase change memory program method without over-reset |
US7986549B1 (en) * | 2008-12-29 | 2011-07-26 | Micron Technology, Inc. | Apparatus and method for refreshing or toggling a phase-change memory cell |
-
2011
- 2011-12-16 JP JP2011276358A patent/JP2013127826A/en active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080144356A1 (en) * | 2006-12-13 | 2008-06-19 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices having multi-filament variable resistivity memory cells therein |
US20080151601A1 (en) * | 2006-12-20 | 2008-06-26 | Samsung Electronics Co., Ltd. | Circuits and methods for adaptive write bias driving of resistive non-volatile memory devices |
JP2010033676A (en) * | 2008-07-30 | 2010-02-12 | Toshiba Corp | Semiconductor memory device |
US20100110778A1 (en) * | 2008-11-06 | 2010-05-06 | Macronix International Co., Ltd. | Phase change memory program method without over-reset |
US7986549B1 (en) * | 2008-12-29 | 2011-07-26 | Micron Technology, Inc. | Apparatus and method for refreshing or toggling a phase-change memory cell |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021103603A (en) * | 2017-01-20 | 2021-07-15 | ヘフェイ リライアンス メモリー リミティド | RRAM write |
JP7128312B2 (en) | 2017-01-20 | 2022-08-30 | ヘフェイ リライアンス メモリー リミティド | RRAM write |
JP2022172165A (en) * | 2017-01-20 | 2022-11-15 | ヘフェイ リライアンス メモリー リミティド | RRAM write |
US11682457B2 (en) | 2017-01-20 | 2023-06-20 | Hefei Reliance Memory Limited | Method of RRAM write ramping voltage in intervals |
JP7343670B2 (en) | 2017-01-20 | 2023-09-12 | ヘフェイ リライアンス メモリー リミティド | RRAM write |
CN109791791A (en) * | 2017-09-12 | 2019-05-21 | 松下电器产业株式会社 | Non-volatile memory device and driving method |
CN109791791B (en) * | 2017-09-12 | 2023-03-28 | 新唐科技日本株式会社 | Nonvolatile memory device and driving method |
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