JP5369071B2

JP5369071B2 - Method for forming variable resistance element and nonvolatile semiconductor memory device

Info

Publication number: JP5369071B2
Application number: JP2010222227A
Authority: JP
Inventors: 良志明田渕; 幸夫玉井
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2010-09-30
Filing date: 2010-09-30
Publication date: 2013-12-18
Anticipated expiration: 2030-09-30
Also published as: JP2012079372A

Description

本発明は、第１電極、第２電極、及び、当該両電極間に挟持された可変抵抗体によって構成される不揮発性の可変抵抗素子のフォーミング処理方法、及び、当該可変抵抗素子を情報の記憶に用いる不揮発性半導体記憶装置に関する。 The present invention relates to a forming method for a non-volatile variable resistance element composed of a first electrode, a second electrode, and a variable resistor sandwiched between the electrodes, and information storage in the variable resistance element. The present invention relates to a non-volatile semiconductor memory device used for the above.

近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：ＮｏｎｖｏｌａｔｉｌｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）として、ＦｅＲＡＭ（ＦｅｒｒｏｅｌｅｃｔｒｉｃＲＡＭ）、ＭＲＡＭ（ＭａｇｎｅｔｉｃＲＡＭ）、ＰＲＡＭ（ＰｈａｓｅＣｈａｎｇｅＲＡＭ）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。 In recent years, various devices such as FeRAM (Ferroelectric RAM), MRAM (Magnetic RAM), PRAM (Phase Change RAM), etc. as next-generation non-volatile random access memory (NVRAM) capable of high-speed operation instead of flash memory. A structure has been proposed, and intense development competition has been conducted from the viewpoint of high performance, high reliability, low cost, and process consistency.

これら既存技術に対して、電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（ＲｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）（登録商標）が提案されている。この構成を図６に示す。 For these existing technologies, a resistive non-volatile memory RRAM (Resistive Random Access Memory) (registered trademark) using a variable resistive element whose electric resistance reversibly changes by applying a voltage pulse has been proposed. This configuration is shown in FIG.

図６に示されるように、従来構成の可変抵抗素子は、下部電極１０３と可変抵抗体１０２と上部電極１０１とが順に積層された構造となっており、上部電極１０１及び下部電極１０３間に電圧パルスを印加することにより、抵抗値を可逆的に変化させることができる性質を有する。この可逆的な抵抗変化動作（以下では「スイッチング動作」と称する）によって変化する抵抗値を読み出すことによって、新規な不揮発性半導体記憶装置が実現できる構成である。 As shown in FIG. 6, the variable resistance element of the conventional configuration has a structure in which a lower electrode 103, a variable resistor 102, and an upper electrode 101 are sequentially stacked, and a voltage is applied between the upper electrode 101 and the lower electrode 103. By applying a pulse, the resistance value can be reversibly changed. A novel nonvolatile semiconductor memory device can be realized by reading a resistance value that changes by this reversible resistance change operation (hereinafter referred to as “switching operation”).

この不揮発性半導体記憶装置は、可変抵抗素子を備える複数のメモリセル夫々を行方向及び列方向にマトリクス状に配列してメモリセルアレイを形成するとともに、このメモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び読み出し動作を制御する周辺回路を配置して構成される。そして、このメモリセルとしては、その構成要素の違いから、１つのメモリセルが１つの選択トランジスタＴと１つの可変抵抗素子Ｒとから構成される（「１Ｔ１Ｒ型」と称される）メモリセルや、１つの可変抵抗素子Ｒのみから構成される（「１Ｒ型」と称される）メモリセルが挙げられる。 In this nonvolatile semiconductor memory device, a plurality of memory cells including variable resistance elements are arranged in a matrix in the row direction and the column direction to form a memory cell array, and data is written to each memory cell in the memory cell array. Peripheral circuits for controlling erase and read operations are arranged. As this memory cell, one memory cell is composed of one select transistor T and one variable resistance element R (referred to as “1T1R type”) because of the difference in the components. A memory cell composed of only one variable resistance element R (referred to as “1R type”) is given.

図７は１Ｔ１Ｒ型のメモリセルによるメモリセルアレイの一構成例を示す等価回路図である。各メモリセルの選択トランジスタＴのゲートはワード線（ＷＬ１〜ＷＬｎ）に接続されており、各メモリセルの選択トランジスタＴのソースはソース線（ＳＬ１〜ＳＬｎ）に接続されている（ｎは自然数）。また、各メモリセル毎の可変抵抗素子Ｒの一方の電極は選択トランジスタＴのドレインに接続されており、可変抵抗素子Ｒの他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている（ｍは自然数）。又、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ１０６に接続され、各ソース線ＳＬ１〜ＳＬｎはそれぞれソース線デコーダ１０７に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ１０５に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ１０４内の特定のメモリセルへの書込み、消去及び読み出し動作のための特定のビット線、ワード線及びソース線が選択される構成である。 FIG. 7 is an equivalent circuit diagram showing a configuration example of a memory cell array including 1T1R type memory cells. The gate of the selection transistor T of each memory cell is connected to the word lines (WL1 to WLn), and the source of the selection transistor T of each memory cell is connected to the source lines (SL1 to SLn) (n is a natural number). . One electrode of the variable resistance element R for each memory cell is connected to the drain of the selection transistor T, and the other electrode of the variable resistance element R is connected to the bit lines (BL1 to BLm) (m Is a natural number). The word lines WL1 to WLn are connected to the word line decoder 106, the source lines SL1 to SLn are connected to the source line decoder 107, and the bit lines BL1 to BLm are connected to the bit line decoder 105, respectively. Yes. A specific bit line, word line, and source line for write, erase, and read operations to a specific memory cell in the memory cell array 104 are selected according to an address input (not shown).

選択トランジスタＴと可変抵抗素子Ｒとが直列に配置される構成により、ワード線の電位変化によって選択されたメモリセルのトランジスタがオン状態となり、更にビット線の電位変化によって選択されたメモリセルの可変抵抗素子Ｒのみに選択的に書込、或いは消去することができる構成となっている。 With the configuration in which the selection transistor T and the variable resistance element R are arranged in series, the transistor of the memory cell selected by the potential change of the word line is turned on, and the memory cell selected by the potential change of the bit line is further variable. The configuration is such that only the resistance element R can be selectively written or erased.

図８は、１Ｒ型のメモリセルの一構成例を示す等価回路図である。各メモリセルは可変抵抗素子Ｒのみから構成されており、可変抵抗素子Ｒの一方の電極はワード線（ＷＬ１〜ＷＬｎ）に、他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている。また、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ１０６に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ１０５に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ１０８内の特定のメモリセルへの書込み、消去及び読み出し動作のための特定のビット線及びワード線が選択される構成である。 FIG. 8 is an equivalent circuit diagram showing a configuration example of a 1R type memory cell. Each memory cell includes only the variable resistance element R, and one electrode of the variable resistance element R is connected to the word lines (WL1 to WLn) and the other electrode is connected to the bit lines (BL1 to BLm). The word lines WL1 to WLn are connected to the word line decoder 106, and the bit lines BL1 to BLm are connected to the bit line decoder 105, respectively. A specific bit line and word line for writing, erasing and reading operations to a specific memory cell in the memory cell array 108 are selected according to an address input (not shown).

上記の可変抵抗素子Ｒにおいて、可変抵抗体として用いられる可変抵抗材料としては、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇＬｉｕやＡｌｅｘＩｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。この方法は超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れる。尚、特許文献１に例示する素子構造では、可変抵抗体の材料としてはペロブスカイト型酸化物であるプラセオジウム・カルシウム・マンガン酸化物Ｐｒ_１−ｘＣａ_ｘＭｎＯ_３（ＰＣＭＯ）膜が用いられている。 In the above variable resistance element R, as a variable resistance material used as a variable resistor, by applying a voltage pulse to a perovskite material known for a super-giant magnetoresistance effect by, for example, Shangquing Liu of the University of Houston of USA or Alex Ignatiev Methods for reversibly changing the electrical resistance are disclosed in Patent Document 1 and Non-Patent Document 1 below. Although this method uses a perovskite material known for its giant magnetoresistance effect, a resistance change of several orders of magnitude appears even at room temperature without applying a magnetic field. In the element structure exemplified in Patent Document 1, a praseodymium / calcium / manganese oxide Pr _1-x Ca _x MnO ₃ (PCMO) film, which is a perovskite oxide, is used as a variable resistor material.

又、他の可変抵抗体材料としては、チタン酸化（ＴｉＯ_２）膜、ニッケル酸化（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ_２Ｏ_５）膜などの金属元素の酸化物についても、可逆的な抵抗変化を示すことが非特許文献２及び非特許文献３などから知られている。 Other variable resistor materials include oxides of metal elements such as titanium oxide (TiO ₂ ) films, nickel oxide (NiO) films, zinc oxide (ZnO) films, and niobium oxide (Nb ₂ O ₅ ) films. Are also known from Non-Patent Document 2, Non-Patent Document 3, and the like to show a reversible resistance change.

更に、抵抗変化がおきる可変抵抗素子は、金属酸化物中に酸素欠陥に起因する不純物準位がバンドギャップ中に形成されることで、ｎ型あるいはｐ型の半導体の伝導を示す。また抵抗変化は電極界面近傍の状態変化であることが確認されている。 Furthermore, the variable resistance element in which the resistance change occurs shows conductivity of an n-type or p-type semiconductor by forming an impurity level in the band gap due to oxygen defects in the metal oxide. Further, it has been confirmed that the resistance change is a state change in the vicinity of the electrode interface.

上記の金属酸化物を可変抵抗体として可変抵抗素子の抵抗スイッチングを安定に行うためには、可変抵抗素子の二つの電極界面のうち、いずれか一方のみをスイッチ領域とするのが望ましい。このため両端の電極材料に異なる電極を用い、一方の電極との界面をオーミック接合として非スイッチング界面とし、もう一方の電極との界面を例えばショットキー接合としてスイッチング界面とすることが望ましい。 In order to stably perform resistance switching of the variable resistance element using the metal oxide as a variable resistor, it is desirable to use only one of the two electrode interfaces of the variable resistance element as a switch region. For this reason, it is desirable to use different electrodes for the electrode materials at both ends, to make the interface with one electrode an ohmic junction as a non-switching interface and the interface with the other electrode as a switching interface, for example, as a Schottky junction.

米国特許第６２０４１３９号明細書US Pat. No. 6,204,139

Liu, S.Q.ほか、"Electric-pulse-induced reversible Resistance change effect in magnetoresistive films", Applied Physics Letters, Vol. 76, pp. 2749-2751, 2000年Liu, S.Q., "Electric-pulse-induced reversible Resistance change effect in magnetoresistive films", Applied Physics Letters, Vol. 76, pp. 2749-2751, 2000 H. Paginaほか、"Bistable Switching in Electroformed Metal-Insulator-Metal Devices", Phys. Stat. Sol. (a), Vol. 108, pp.11-65, 1998年H. Pagina et al., "Bistable Switching in Electroformed Metal-Insulator-Metal Devices", Phys. Stat. Sol. (A), Vol. 108, pp.11-65, 1998 Baek, I.G.ほか、"Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses", IEDM 04, pp. 587-590, 2004年Baek, I.G., "Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses", IEDM 04, pp. 587-590, 2004 K. Tsunodaほか、"Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V", IEDM 07, pp.767-770, 2007年K. Tsunoda et al., "Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V", IEDM 07, pp.767-770, 2007

金属酸化物を可変抵抗体として用いる場合、可変抵抗素子の製造直後の初期抵抗は非常に高く、電気的ストレスによって高抵抗状態と低抵抗状態を切り替え可能な状態にするためには、使用前に、通常の書き換え動作に用いる電圧パルスより電圧振幅が大きく、かつパルス幅が長い電圧パルスを初期状態の可変抵抗素子に印加し、抵抗スイッチングがおきる電流パス（以下、適宜「フィラメントパス」と称す）を形成しておく必要がある。上記の可変抵抗体内にフィラメントパスを形成する処理をフォーミング処理と呼んでいる。フォーミング処理は一種のソフトブレークダウンであり、このフォーミング処理によって形成されるフィラメントパスがその後の素子の電気特性を決定する。 When using a metal oxide as a variable resistor, the initial resistance immediately after the manufacture of the variable resistance element is very high, and in order to make it possible to switch between a high resistance state and a low resistance state by electrical stress, before use A current path in which resistance switching occurs by applying a voltage pulse having a larger voltage amplitude and longer pulse width than the voltage pulse used for normal rewriting operation to the variable resistance element in the initial state (hereinafter referred to as “filament path” as appropriate) It is necessary to form. The process for forming the filament path in the variable resistor is called forming process. The forming process is a kind of soft breakdown, and the filament path formed by this forming process determines the electrical characteristics of the subsequent elements.

一方、メモリセルアレイを高集積化、及び、大容量化するに当り、選択トランジスタ、及びデコーダ回路等のトランジスタを小型化することが不可欠である。これに伴い、トランジスタの駆動能力に応じた小さな書き換え電流でメモリ動作を行うことが必要とされる。一つの目安として、書き換え電流を１００μＡ以下に抑えることが望ましい。 On the other hand, when the memory cell array is highly integrated and has a large capacity, it is indispensable to downsize transistors such as a selection transistor and a decoder circuit. Accordingly, it is necessary to perform a memory operation with a small rewrite current according to the driving capability of the transistor. As one guideline, it is desirable to suppress the rewrite current to 100 μA or less.

上述の通り、可変抵抗素子のスイッチング特性は、フォーミング処理により（より詳細には、フォーミング処理により形成されるフィラメントパスにより）決まる。しかしながら、書き換え電流が小さく抑えられ、且つ、安定にスイッチング動作を行うことを可能とするために、可変抵抗素子に対しどのような条件でフォーミング処理を行ったらよいのかがこれまで明らかにされていないため、当該可変抵抗素子を用いた大容量の不揮発性半導体装置を実現することが困難であった。 As described above, the switching characteristics of the variable resistance element are determined by the forming process (more specifically, by the filament path formed by the forming process). However, it has not yet been clarified under what conditions the forming process should be performed on the variable resistance element so that the rewriting current can be suppressed to be small and the switching operation can be stably performed. Therefore, it has been difficult to realize a large-capacity nonvolatile semiconductor device using the variable resistance element.

非特許文献４に示す例では、トランジスタを用いて電流制限を行うことにより、リセット電流を１００μＡ以下に抑えることができることが示されている。しかし、上記は直流バイアスを印加してスイッチングさせる場合のシミュレーション結果であり、メモリセルアレイで使用される短パルススイッチングにおいて、制限電流を小さくしていった際のスイッチングの安定性とフォーミング処理条件との関係については全く言及されていない。 In the example shown in Non-Patent Document 4, it is shown that the reset current can be suppressed to 100 μA or less by limiting the current using a transistor. However, the above is a simulation result when switching is performed by applying a DC bias, and in the short pulse switching used in the memory cell array, the switching stability and the forming processing condition when the limiting current is reduced. No mention is made of the relationship.

上記の従来技術における問題を鑑み、本発明は、書き換え電流を抑えつつ、且つ、安定したスイッチング動作を可能とする可変抵抗素子のフォーミング処理方法、及び、当該可変抵抗素子を備えた不揮発性半導体記憶装置を実現することをその目的とする。 In view of the above-described problems in the prior art, the present invention provides a variable resistance element forming method capable of suppressing a rewrite current and performing a stable switching operation, and a nonvolatile semiconductor memory including the variable resistance element The purpose is to realize the device.

上記目的を達成するための本発明に係る可変抵抗素子のフォーミング処理方法は、
第１電極と第２電極の間に金属酸化膜からなる可変抵抗体を挟持してなる可変抵抗素子と、トランジスタとを有し、前記可変抵抗素子の前記第１または第２電極の一方を前記選択トランジスタの入出力端子対の一端と接続してなるメモリ回路において、当該メモリ回路の前記可変抵抗素子を、製造直後の初期高抵抗状態から、前記第１及び第２電極間の抵抗状態が電気的ストレスにより二以上の異なる抵抗状態間で遷移可能な可変抵抗状態へと変化させるフォーミング処理の方法であって、
前記フォーミング処理時において、前記可変抵抗素子に流れる電流量が、前記可変抵抗素子の前記可変抵抗状態における前記抵抗状態を最も抵抗が低い低抵抗状態に書き換える時に流れるべき最大電流量以下となるように、前記トランジスタのバイアス条件を設定することを特徴とする。 In order to achieve the above object, a forming process method for a variable resistance element according to the present invention includes:
A variable resistance element formed by sandwiching a variable resistor made of a metal oxide film between the first electrode and the second electrode, and a transistor, and one of the first or second electrode of the variable resistance element is In a memory circuit connected to one end of an input / output terminal pair of a selection transistor, the resistance state between the first and second electrodes is changed from the initial high resistance state immediately after manufacture to the variable resistance element of the memory circuit. A forming process that changes to a variable resistance state that can transition between two or more different resistance states due to mechanical stress,
At the time of the forming process, the amount of current flowing through the variable resistance element is equal to or less than the maximum amount of current that should flow when rewriting the resistance state in the variable resistance state of the variable resistance element to a low resistance state with the lowest resistance. The bias condition of the transistor is set.

更に、本発明に係る可変抵抗素子のフォーミング処理方法は、前記フォーミング処理時において、前記可変抵抗素子に流れる電流量が、前記可変抵抗素子の前記抵抗状態を前記低抵抗状態に書き換える時に流れるべき最大電流量に対して８割以下となるように、前記フォーミング処理時の前記トランジスタのバイアス条件を設定することが好ましい。 Further, in the forming process method of the variable resistance element according to the present invention, during the forming process, the amount of current flowing through the variable resistance element is the maximum that should flow when the resistance state of the variable resistance element is rewritten to the low resistance state. It is preferable to set the bias condition of the transistor at the time of the forming process so that the current amount is 80% or less.

更に、本発明に係る可変抵抗素子のフォーミング処理方法は、前記フォーミング処理時において、前記可変抵抗素子に流れる電流量が１００μＡ以下になるように、前記トランジスタのバイアス条件を設定することが好ましい。 Furthermore, in the forming process method of the variable resistance element according to the present invention, it is preferable that the bias condition of the transistor is set so that the amount of current flowing through the variable resistance element is 100 μA or less during the forming process.

更に、本発明に係る可変抵抗素子のフォーミング処理方法は、前記可変抵抗体が、Ｈｆ酸化物を含んでなることが好ましい。 Furthermore, in the variable resistance element forming method according to the present invention, it is preferable that the variable resistor includes Hf oxide.

そして、上記のフォーミング処理方法を実施した前記可変抵抗素子を、行または列方向に配列してメモリセルアレイを構成し、不揮発性半導体記憶装置を構成することができる。 Then, the variable resistance elements that have been subjected to the forming processing method described above are arranged in a row or column direction to form a memory cell array, thereby forming a nonvolatile semiconductor memory device.

上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、
第１電極と第２電極の間に金属酸化膜からなる可変抵抗体を挟持してなる可変抵抗素子と、選択トランジスタとを有し、前記可変抵抗素子の前記第１または第２電極の一方を前記選択トランジスタの入出力端子対の一端と接続してなる複数のメモリセルを、行または列方向に配列してなるメモリセルアレイを備える不揮発性半導体記憶装置において、
前記可変抵抗素子は、フォーミング処理を施すことにより、前記第１および第２電極間の抵抗状態が前記フォーミング処理前の初期高抵抗状態から可変抵抗状態に変化し、前記可変抵抗状態の前記可変抵抗素子の前記第１電極と前記第２電極の間に電気的ストレスを与えることにより、前記可変抵抗状態における抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いるものであり、
前記フォーミング処理時において前記可変抵抗素子に流れる電流量が、前記可変抵抗素子の前記可変抵抗状態における前記抵抗状態を最も抵抗が低い低抵抗状態に書き換える時に流れる電流量の最大値以下となるように、前記フォーミング処理時において前記可変抵抗素子と直列に接続されるトランジスタ、及び、前記低抵抗状態への書き換え時において前記可変抵抗素子と直列に接続されるトランジスタのバイアス条件が設定されていることを特徴とする。 In order to achieve the above object, a nonvolatile semiconductor memory device according to the present invention includes:
A variable resistance element formed by sandwiching a variable resistor made of a metal oxide film between the first electrode and the second electrode, and a selection transistor, and one of the first and second electrodes of the variable resistance element is In a nonvolatile semiconductor memory device including a memory cell array in which a plurality of memory cells connected to one end of an input / output terminal pair of the selection transistor are arranged in a row or column direction,
The variable resistance element is subjected to a forming process, whereby a resistance state between the first and second electrodes changes from an initial high resistance state before the forming process to a variable resistance state, and the variable resistance state in the variable resistance state By applying an electrical stress between the first electrode and the second electrode of the element, the resistance state in the variable resistance state transitions between two or more different resistance states, and one resistance state after the transition is obtained. Used to store information,
The amount of current flowing through the variable resistance element during the forming process is less than the maximum value of the amount of current flowing when the resistance state of the variable resistance element in the variable resistance state is rewritten to a low resistance state having the lowest resistance. The bias conditions of the transistor connected in series with the variable resistance element during the forming process and the transistor connected in series with the variable resistance element during rewriting to the low resistance state are set. Features.

更に、本発明に係る不揮発性半導体記憶装置は、前記フォーミング処理時において前記可変抵抗素子に流れる電流量が、前記可変抵抗素子の前記抵抗状態を前記低抵抗状態に書き換える時に流れる電流量の最大値に対して８割以下となるように、前記フォーミング処理時において前記可変抵抗素子と直列に接続されるトランジスタ、及び、前記低抵抗状態への書き換え時において前記可変抵抗素子と直列に接続されるトランジスタのバイアス条件が設定されていることが好ましい。 Furthermore, in the nonvolatile semiconductor memory device according to the present invention, the amount of current that flows through the variable resistance element during the forming process is the maximum value of the amount of current that flows when the resistance state of the variable resistance element is rewritten to the low resistance state. A transistor connected in series with the variable resistance element during the forming process, and a transistor connected in series with the variable resistance element during rewriting to the low resistance state It is preferable that the bias condition is set.

更に、本発明に係る不揮発性半導体記憶装置は、前記可変抵抗素子の前記抵抗状態を前記低抵抗状態に書き換える時に流れる電流量が、１００μＡ以下になるように、前記低抵抗状態への書き換え時において前記可変抵抗素子と直列に接続されるトランジスタのバイアス条件が設定されていることが好ましい。 Furthermore, in the nonvolatile semiconductor memory device according to the present invention, at the time of rewriting to the low resistance state, the amount of current flowing when the resistance state of the variable resistance element is rewritten to the low resistance state is 100 μA or less. It is preferable that a bias condition of a transistor connected in series with the variable resistance element is set.

更に、本発明に係る不揮発性半導体記憶装置は、前記可変抵抗体が、Ｈｆ酸化物を含んでなることが好ましい。 Furthermore, in the nonvolatile semiconductor memory device according to the present invention, it is preferable that the variable resistor includes Hf oxide.

以下に、本発明に至る経緯につき、詳細に説明する。 Hereinafter, the background to the present invention will be described in detail.

本願発明者らは、鋭意研究により、安定的にスイッチングが可能な可変抵抗素子のフォーミング処理の条件として、フォーミング時に流れる電流とセット（低抵抗化）時に流れる電流との間に相関があることを見出した。 The inventors of the present application have found that there is a correlation between the current flowing at the time of forming and the current flowing at the time of setting (lowering resistance) as a forming process condition of the variable resistance element capable of stable switching through intensive research. I found it.

実験に用いた可変抵抗素子の構造を図１に示す。図１に示す可変抵抗素子１は、絶縁膜１１に埋め込まれた第１電極１２上に、層間絶縁膜１５を貫通する開口部１６が形成され、当該開口部１６を覆うように、可変抵抗体１３及び第２電極１４がパターニングされてなる。尚、第１電極１２、可変抵抗体１３、及び、第２電極１４の材料は、夫々、窒化チタン（ＴｉＮ）、酸化ハフニウム（ＨｆＯｘ）、タンタル（Ｔａ）であり、可変抵抗体の膜厚は３ｎｍ、開口部１６の直径は０．４μｍである。 The structure of the variable resistance element used in the experiment is shown in FIG. In the variable resistance element 1 shown in FIG. 1, an opening 16 penetrating the interlayer insulating film 15 is formed on the first electrode 12 embedded in the insulating film 11, and the variable resistor is formed so as to cover the opening 16. 13 and the second electrode 14 are patterned. The materials of the first electrode 12, the variable resistor 13, and the second electrode 14 are titanium nitride (TiN), hafnium oxide (HfOx), and tantalum (Ta), respectively. The diameter of 3 nm and the opening 16 is 0.4 μm.

上記の可変抵抗素子１にトランジスタ（ｎチャネル型ＭＯＳＦＥＴ）を直列に接続し、可変抵抗素子に流れる電流を一定値Ｉｆｏｒｍ以下に制限しながら、フォーミング処理を行い、その後、セット時においてトランジスタを用いて可変抵抗素子に流れる電流を一定値Ｉｓｅｔ以下に制限しながら、セット動作（低抵抗化）およびリセット動作（高抵抗化）を繰り返した場合の抵抗値の変化を図２に示す。フォーミング処理、セット、リセット、及び、読み出し動作の各動作時における電圧印加条件を図３に示す。フォーミング処理、セット時においては、トランジスタのゲート端子に印加される電圧Ｖｇ１或いはＶｇ２を制御することにより、可変抵抗素子１に流すことのできる最大の電流量が制御される。 A transistor (n-channel type MOSFET) is connected in series to the variable resistance element 1, and a forming process is performed while limiting the current flowing through the variable resistance element to a certain value Iform or less. FIG. 2 shows changes in the resistance value when the set operation (low resistance) and the reset operation (high resistance) are repeated while limiting the current flowing through the variable resistance element to a certain value Iset or less. FIG. 3 shows voltage application conditions during each of the forming process, the set process, the reset process, and the read operation. At the time of forming and setting, the maximum amount of current that can be passed through the variable resistance element 1 is controlled by controlling the voltage Vg1 or Vg2 applied to the gate terminal of the transistor.

図３に示す例では、フォーミング処理時において、可変抵抗素子１とトランジスタの直列回路に４Ｖを印加した状態でゲート端子に電圧Ｖｇ１として１．６Ｖを印加すると可変抵抗素子に流れる電流が５０μＡ以下に制限され、Ｖｇ１として２Ｖを印加すると可変抵抗素子に流れる電流が１００μＡ以下に制限される。また、セット時において、可変抵抗素子１とトランジスタの直列回路に３Ｖを印加した状態でゲート端子に電圧Ｖｇ２として１．６Ｖを印加すると可変抵抗素子に流れる電流が５０μＡ以下に制限され、Ｖｇ２として２Ｖを印加すると可変抵抗素子に流れる電流が１００μＡ以下に制限される。 In the example shown in FIG. 3, when 4 V is applied to the series circuit of the variable resistance element 1 and the transistor in the forming process and 1.6 V is applied as the voltage Vg1 to the gate terminal, the current flowing through the variable resistance element is 50 μA or less. When 2V is applied as Vg1, the current flowing through the variable resistance element is limited to 100 μA or less. Further, at the time of setting, when 1.6 V is applied as the voltage Vg2 to the gate terminal while 3 V is applied to the series circuit of the variable resistance element 1 and the transistor, the current flowing through the variable resistance element is limited to 50 μA or less, and Vg2 is 2 V Is applied, the current flowing through the variable resistance element is limited to 100 μA or less.

図２に戻って、フォーミング処理時の電流を２００μＡ以下に制限し、４Ｖ、５０μ秒のフォーミング電圧パルスを印加した場合（図２の右列）、セット時の電流を２００μＡ以下に制限した場合は３Ｖ、５０ｎｓｅｃの短パルスで安定なスイッチング動作が可能であるが、セット時の電流を５０μＡ以下に制限した場合はスイッチング動作ができていないことが分かる。セット時の電流を１００μＡ以下に制限した場合は、スイッチング動作はできているが、抵抗値のばらつきが大きく、安定なスイッチング動作に必要な１０倍以上の抵抗変化比（高抵抗状態と低抵抗状態の抵抗比）を確保できていない。 Returning to FIG. 2, when the forming process current is limited to 200 μA or less and a 4 V, 50 μs forming voltage pulse is applied (right column in FIG. 2), and the setting current is limited to 200 μA or less. It can be seen that a stable switching operation is possible with a short pulse of 3 V and 50 nsec, but the switching operation cannot be performed when the current during setting is limited to 50 μA or less. When the current at the time of setting is limited to 100 μA or less, the switching operation is possible, but the resistance value variation is large, and the resistance change ratio more than 10 times necessary for stable switching operation (high resistance state and low resistance state) Resistance ratio) is not secured.

一方、フォーミング処理時の電流を１００μＡ以下に制限した場合（図２の中列）は、セット時の電流を２００μＡ以下、或いは、１００μＡ以下に制限した場合は安定なスイッチング動作が可能であるが、セット時の電流を５０μＡ以下に制限した場合は安定なスイッチング動作ができていないことが分かる。 On the other hand, when the current during forming processing is limited to 100 μA or less (middle row in FIG. 2), stable current switching operation is possible when the current during setting is limited to 200 μA or less, or 100 μA or less. It can be seen that when the current at the time of setting is limited to 50 μA or less, a stable switching operation cannot be performed.

一方、フォーミング処理時の電流を５０μＡ以下に制限した場合（図２の左列）は、セット時の電流Ｉｓｅｔを５０μＡ以下に制限した場合であっても、３Ｖ、５０ｎｓｅｃの短パルスで安定なスイッチングを示した。 On the other hand, when the current during the forming process is limited to 50 μA or less (the left column in FIG. 2), even when the current Iset at the time of setting is limited to 50 μA or less, stable switching is possible with a short pulse of 3 V and 50 nsec. showed that.

以上より、フォーミング処理時の制限電流Ｉｆｏｒｍに応じて、安定なスイッチング動作が可能となるセット時の制限電流Ｉｓｅｔに下限値が存在し、Ｉｆｏｒｍを小さくするほどＩｓｅｔの下限値が小さくなり、より小さなセット電流で安定スイッチングが可能になることが分かる。また、セット時の制限電流Ｉｓｅｔに応じて、当該制限電流Ｉｓｅｔ以下で安定スイッチングを可能とするために必要なフォーミング処理時の制限電流Ｉｆｏｒｍに上限値が存在し、Ｉｓｅｔを小さく設定するほどＩｆｏｒｍを小さく設定してフォーミング処理を行う必要があることが分かる。そして、図２より、少なくともＩｆｏｒｍ≦Ｉｓｅｔであれば、安定なスイッチング動作が可能であることが分かる。 As described above, there is a lower limit value in the set current Iset that enables stable switching operation according to the limit current Iform during the forming process, and the lower limit value of Iset becomes smaller and smaller as Iform is decreased. It can be seen that stable switching is possible with the set current. In addition, an upper limit value exists in the limiting current Iform at the time of forming processing necessary for enabling stable switching below the limiting current Iset according to the limiting current Iset at the time of setting, and the Iform becomes smaller as Iset is set smaller. It can be seen that it is necessary to perform the forming process with a small setting. From FIG. 2, it can be seen that a stable switching operation is possible if at least Iform ≦ Iset.

図４に、フォーミング処理時の電流を１０μＡ以下、１５μＡ以下、２５μＡ以下、４０μＡ以下、及び、５０μＡ以下に制限してフォーミング処理を行った５種類の可変抵抗素子１について、セット時の制限電流Ｉｓｅｔを５０μＡ以下に制限して１００回スイッチングを行った際のリセット後の高抵抗状態の抵抗値（ＲＨ）とセット後の低抵抗状態の抵抗値（ＲＬ）の累積頻度分布を示す。図４に示すように、フォーミング制限電流Ｉｆｏｒｍをセット制限電流Ｉｓｅｔより小さくすればするほど、抵抗値のばらつきが低減され、スイッチング特性に優れた素子を実現できることが分かる。好ましくはフォーミング制限電流Ｉｆｏｒｍをセット制限電流Ｉｓｅｔの８割以下に、更により好ましくはフォーミング制限電流Ｉｆｏｒｍをセット制限電流Ｉｓｅｔの半分以下に抑えることで、抵抗値のばらつきが低減され、スイッチング特性に優れた素子を実現できる。 FIG. 4 shows the limit current Iset at the time of setting for the five types of variable resistance elements 1 subjected to the forming process while limiting the current during the forming process to 10 μA or less, 15 μA or less, 25 μA or less, 40 μA or less, and 50 μA or less. Is a cumulative frequency distribution of the resistance value (RH) in the high resistance state after reset and the resistance value (RL) in the low resistance state after setting when switching is performed 100 times with the current being limited to 50 μA or less. As shown in FIG. 4, it can be seen that as the forming limit current Iform is made smaller than the set limit current Iset, the variation in the resistance value is reduced, and an element having excellent switching characteristics can be realized. Preferably, the forming limit current Iform is reduced to 80% or less of the set limit current Iset, and even more preferably, the forming limit current Iform is suppressed to less than half of the set limit current Iset, thereby reducing variation in resistance value and excellent switching characteristics. Can be realized.

従って、フォーミング処理時の制限電流Ｉｆｏｒｍをセット時の制限電流Ｉｓｅｔ以下に絞ることで、可変抵抗素子の安定なスイッチングが可能となるとともに、リセット時に流れる電流もＩｓｅｔに応じて低減される。これにより、書き換え電流が抑えられ、且つ、安定したスイッチング動作を可能とする可変抵抗素子を実現できる。そして、当該可変抵抗素子を記憶素子として用いることで、選択トランジスタや駆動回路等のトランジスタの小型化が可能となり、大容量の不揮発性半導体装置の実現が容易となる。 Therefore, by limiting the limiting current Iform at the time of forming processing to be equal to or less than the limiting current Iset at the time of setting, the variable resistance element can be stably switched, and the current flowing at the time of reset is also reduced according to Iset. As a result, it is possible to realize a variable resistance element that can suppress a rewriting current and can perform a stable switching operation. In addition, by using the variable resistance element as a memory element, it is possible to reduce the size of a transistor such as a selection transistor or a driver circuit, and to easily realize a large-capacity nonvolatile semiconductor device.

可変抵抗素子の一例の構造を示す断面模式図。The cross-sectional schematic diagram which shows the structure of an example of a variable resistance element. フォーミング処理時の制限電流Ｉｆｏｒｍとセット時の制限電流Ｉｓｅｔを変えてフォーミング処理、セット動作を行った各可変抵抗素子のスイッチング特性を示す図。The figure which shows the switching characteristic of each variable resistance element which changed the limiting current Iform at the time of forming processing, and the limiting current Iset at the time of setting, and performed the forming processing and the setting operation. フォーミング処理、セット、リセット、及び、読み出しの各動作において、可変抵抗素子とトランジスタの直列回路への電圧印加条件を示す図。The figure which shows the voltage application conditions to the series circuit of a variable resistance element and a transistor in each operation | movement of a forming process, a set, a reset, and reading. フォーミング処理時の制限電流Ｉｆｏｒｍをセット時の制限電流Ｉｓｅｔよりも小さくしてフォーミング処理を行った可変抵抗素子について、セット後、および、リセット後の抵抗値のばらつきを示す累積頻度分布図。FIG. 6 is a cumulative frequency distribution diagram showing variation in resistance values after setting and after resetting for a variable resistance element subjected to forming processing with a limiting current Iform during forming processing made smaller than a limiting current Iset during setting. 本発明に係る不揮発性半導体記憶装置の回路構成の一例を示す図。1 is a diagram showing an example of a circuit configuration of a nonvolatile semiconductor memory device according to the present invention. 従来構成の可変抵抗素子の素子構造を示す模式図。The schematic diagram which shows the element structure of the variable resistance element of a conventional structure. １Ｔ１Ｒ型メモリセルの一構成例を示す等価回路図。FIG. 3 is an equivalent circuit diagram illustrating a configuration example of a 1T1R type memory cell. １Ｒ型のメモリセルの一構成例を示す等価回路図。3 is an equivalent circuit diagram illustrating a configuration example of a 1R type memory cell.

〈第１実施形態〉
図５は本発明の一実施形態に係る不揮発性半導体記憶装置（以降、適宜「本発明装置２」と称す）の概略の構成例を示す回路ブロック図である。図５に示すように、本発明装置２は、メモリセルアレイ２１、制御回路２２、電圧発生回路２３、ワード線デコーダ２４、ビット線デコーダ２５を備えて構成される。 <First Embodiment>
FIG. 5 is a circuit block diagram showing a schematic configuration example of a nonvolatile semiconductor memory device according to an embodiment of the present invention (hereinafter referred to as “the present device 2” as appropriate). As shown in FIG. 5, the device 2 of the present invention comprises a memory cell array 21, a control circuit 22, a voltage generation circuit 23, a word line decoder 24, and a bit line decoder 25.

メモリセルアレイ２１は、可変抵抗素子Ｒ（例えば、図１の可変抵抗素子１）を含むメモリセルを行及び列方向に夫々複数マトリクス状に配置し、列方向に延伸するビット線により同一列に属するメモリセルが、行方向に延伸するワード線により同一行に属するメモリセル同士が相互に接続されて構成される。個々のメモリセルにおいて、可変抵抗素子Ｒの両端の電極の一方と選択トランジスタＴの入出力端子対（ソース及びドレイン）の一方が接続され、トランジスタと接続しない可変抵抗素子Ｒの電極の他方が列方向に延伸するビット線に接続され、可変抵抗素子Ｒと接続しないトランジスタＴの入出力端子対の他方が接地電圧を供給するための共通のソース線に接続され、トランジスタＴのゲート端子同士が行方向に延伸するワード線に接続されて、１Ｔ１Ｒ構造のメモリセルアレイ（図７参照）が構成されている。ワード線を介して選択ワード線電圧及び非選択ワード線電圧の何れかを、ビット線を介して選択ビット線電圧及び非選択ビット線電圧の何れかを、夫々、各別に印加することにより、書き込み（セット）、消去（リセット）、読み出し、及びフォーミング処理の各動作時において、外部からのアドレス入力で指定される動作対象の一または複数のメモリセルを選択することができる。本実施形態では、書き込み及びフォーミング処理の各動作において、各メモリセルの可変抵抗素子Ｒに流れる電流量が選択トランジスタＴにより制限され、フォーミング処理時に流れる電流量の最大値が書き込み時に流れる電流量の最大値以下となるように、フォーミング処理および書き込み時の選択トランジスタＴのバイアス条件が設定されている。 The memory cell array 21 includes a plurality of memory cells including variable resistance elements R (for example, the variable resistance element 1 in FIG. 1) arranged in a matrix in the row and column directions, and belongs to the same column by bit lines extending in the column direction. Memory cells are configured such that memory cells belonging to the same row are connected to each other by a word line extending in the row direction. In each memory cell, one of the electrodes at both ends of the variable resistance element R is connected to one of the input / output terminal pair (source and drain) of the selection transistor T, and the other electrode of the variable resistance element R not connected to the transistor is connected to the column. The other of the input / output terminal pair of the transistor T connected to the bit line extending in the direction and not connected to the variable resistance element R is connected to a common source line for supplying the ground voltage, and the gate terminals of the transistors T are connected to each other. A memory cell array (see FIG. 7) having a 1T1R structure is configured by being connected to word lines extending in the direction. Write by applying either the selected word line voltage or the unselected word line voltage via the word line and the selected bit line voltage or the non-selected bit line voltage via the bit line, respectively. In each operation of (set), erase (reset), read, and forming process, one or a plurality of memory cells to be operated specified by an address input from the outside can be selected. In the present embodiment, in each operation of writing and forming processing, the amount of current flowing through the variable resistance element R of each memory cell is limited by the selection transistor T, and the maximum amount of current flowing during forming processing is the amount of current flowing during writing. The bias condition of the selection transistor T during the forming process and writing is set so as to be equal to or less than the maximum value.

制御回路２２は、メモリセルアレイ２１の書き込み（セット）、消去（リセット）、読み出しの各メモリ動作の制御、及び、フォーミング処理の制御を行う。具体的には、制御回路２２はアドレス線から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、ワード線デコーダ２４、ビット線デコーダ２５を制御して、メモリセルの各メモリ動作及びフォーミング処理を制御する。図５に示す例では、制御回路２２は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。 The control circuit 22 controls each memory operation of writing (setting), erasing (resetting) and reading of the memory cell array 21, and controls forming processing. Specifically, the control circuit 22 uses the word line decoder 24 and the bit line decoder 25 based on the address signal input from the address line, the data input input from the data line, and the control input signal input from the control signal line. To control each memory operation and forming process of the memory cell. In the example shown in FIG. 5, the control circuit 22 has functions as a general address buffer circuit, data input / output buffer circuit, and control input buffer circuit (not shown).

電圧発生回路２３は、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルを選択するために必要な選択ワード線電圧及び非選択ワード線電圧を発生してワード線デコーダ２４に供給し、選択ビット線電圧及び非選択ビット線電圧を発生してビット線デコーダ２５に供給する。 The voltage generation circuit 23 is configured to select a selected word line voltage and non-voltage necessary for selecting a memory cell to be operated in each memory operation of writing (set), erasing (reset), and reading, and a memory cell forming process. A selected word line voltage is generated and supplied to the word line decoder 24, and a selected bit line voltage and a non-selected bit line voltage are generated and supplied to the bit line decoder 25.

ワード線デコーダ２４は、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するワード線を選択し、選択されたワード線と非選択のワード線に、夫々選択ワード線電圧と非選択ワード線電圧を各別に印加する。 When a memory cell to be operated is input to an address line and designated in each of memory operations for writing (set), erasing (reset), and reading, and forming a memory cell, the word line decoder 24 A word line corresponding to an address signal input to the line is selected, and a selected word line voltage and a non-selected word line voltage are respectively applied to the selected word line and the non-selected word line.

ビット線デコーダ２５は、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するビット線を選択し、選択されたビット線と非選択のビット線に、夫々選択ビット線電圧と非選択ビット線電圧を各別に印加する。 When the memory cell to be operated is input to the address line and specified in the memory operation of writing (set), erasing (reset), and reading, and the forming process of the memory cell, the bit line decoder 25 A bit line corresponding to the address signal input to the line is selected, and a selected bit line voltage and a non-selected bit line voltage are respectively applied to the selected bit line and the non-selected bit line.

本実施形態において、制御回路２２は、フォーミング処理時において、メモリセル内の選択トランジスタのオン抵抗を選択ワード線電圧および選択ビット線電圧により制御することにより、或いは、ワード線デコーダ２４又はビット線デコーダ２５内の、ワード線又はビット線を選択するための切替トランジスタのオン抵抗等を制御することにより、フォーミング処理中の可変抵抗素子Ｒに流れる電流量を制限する。具体的には、制御回路２２は、フォーミング処理中の可変抵抗素子Ｒに流れる電流量の制限値Ｉｆｏｒｍが、少なくともセット時に可変抵抗素子Ｒに流れるべき最大電流量Ｉｓｅｔ以下となるように、好ましくは当該Ｉｆｏｒｍが当該Ｉｓｅｔに対して８割以下、更により好ましくは半分以下になるように、選択ワード線電圧および選択ビット線電圧を設定し、当該選択ワード線電圧および当該選択ビット線電圧が動作対象のメモリセルに印加されるように、電圧発生回路２３、ワード線デコーダ２４、及び、ビット線デコーダ２５を制御する。 In the present embodiment, the control circuit 22 controls the on-resistance of the selection transistor in the memory cell by the selected word line voltage and the selected bit line voltage during the forming process, or the word line decoder 24 or the bit line decoder. 25, the amount of current flowing through the variable resistance element R during the forming process is limited by controlling the on-resistance of the switching transistor for selecting the word line or the bit line. Specifically, the control circuit 22 is preferably configured so that the limit value Iform of the amount of current flowing through the variable resistance element R during the forming process is at least the maximum current amount Iset that should flow through the variable resistance element R at the time of setting. The selected word line voltage and the selected bit line voltage are set so that the Iform is 80% or less, more preferably half or less of the Iset, and the selected word line voltage and the selected bit line voltage are to be operated. The voltage generation circuit 23, the word line decoder 24, and the bit line decoder 25 are controlled so as to be applied to the memory cells.

本発明装置２では、フォーミング処理時に可変抵抗素子に流れる制限電流Ｉｆｏｒｍをセット時に流れる最大電流Ｉｓｅｔ以下に抑えることで、セット電流をＩｓｅｔ以下に抑えつつ安定なスイッチングが可能となるとともに、リセット時に流れる電流もＩｓｅｔに応じて低減される。これにより、書き換え電流が抑えられるため、選択トランジスタや駆動回路等のトランジスタの小型化が可能となり、大容量の不揮発性半導体装置が実現される。 In the device 2 of the present invention, by suppressing the limiting current Iform flowing through the variable resistance element during the forming process to be equal to or less than the maximum current Iset flowing at the time of setting, it becomes possible to perform stable switching while suppressing the set current to be equal to or less than Iset and to flow at the time of resetting The current is also reduced according to Iset. Accordingly, since the rewriting current is suppressed, it is possible to reduce the size of transistors such as a selection transistor and a drive circuit, and a large-capacity nonvolatile semiconductor device is realized.

尚、当該メモリセルアレイ２１、制御回路２２、電圧発生回路２３、ワード線デコーダ２４、ビット線デコーダ２５の詳細な回路構成、デバイス構造、並びに、製造方法については、公知の回路構成を用いて実現可能であり、公知の半導体製造技術を用いて作製可能であるので説明を割愛する。 The detailed circuit configuration, device structure, and manufacturing method of the memory cell array 21, the control circuit 22, the voltage generation circuit 23, the word line decoder 24, and the bit line decoder 25 can be realized using known circuit configurations. Since it can be manufactured using a known semiconductor manufacturing technique, the description is omitted.

尚、上記実施形態において、１Ｔ１Ｒ構造のメモリセルアレイにおいては、ソース線を全メモリセルに共通とし、接地電圧が供給されているとしたが、当該ソース線は列方向に延伸し、同一列に属するメモリセル同士を相互に接続していてもよく、或いは行方向に延伸し、同一行に属するメモリセル同士を相互に接続していてもよい。更に、電圧発生回路２３により供給される選択ソース線電圧及び非選択ソース線電圧を各ソース線に各別に印加するソース線デコーダ２６（図示せず）を備えることで、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、行或いは列毎にメモリセルを指定して動作対象のメモリセルを選択することが可能になる。当該ソース線デコーダ２６は、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するソース線を選択し、選択されたソース線と非選択のソース線に、夫々選択ソース線電圧と非選択ソース線電圧を各別に印加する。 In the above embodiment, in the memory cell array of 1T1R structure, the source line is common to all the memory cells and the ground voltage is supplied. However, the source line extends in the column direction and belongs to the same column. The memory cells may be connected to each other, or the memory cells that extend in the row direction and belong to the same row may be connected to each other. Furthermore, by providing a source line decoder 26 (not shown) for individually applying the selected source line voltage and the unselected source line voltage supplied by the voltage generation circuit 23 to each source line, writing (set) and erasing ( It is possible to select a memory cell to be operated by designating a memory cell for each row or column at the time of each memory operation for resetting and reading and at the time of memory cell forming processing. The source line decoder 26 selects a source line corresponding to an address signal input to the address line when an operation target memory cell is input to the address line and is designated, and selects the selected source line and a non-selected source line. A selected source line voltage and an unselected source line voltage are respectively applied to the source lines.

また、上記実施形態において、可変抵抗体がＨｆ酸化物で構成されている可変抵抗素子の場合のフォーミング処理方法について説明したが、本発明はこれに限られるものではない。フォーミング処理では、高抵抗の絶縁体である可変抵抗体材料を絶縁破壊させるため、スイッチングに用いる電圧よりも高い電圧条件を用いる。その結果、電流制限を行わないフォーミング処理では、スパイク電流が発生し易くなり、フォーミング後のフィラメントパスの状態のばらつき要因となる。同時に、当該フィラメントパスのばらつきがスイッチングを不安定にさせる。一方、一度フィラメントパスが形成された後に行うセットは、フォーミング処理に用いる電圧よりも低い電圧条件で行うため、スパイク電流が抑制され、より制御された電流を流すことができる。セット電流がフォーミング時の電流より大きければ、この制御された電流により、最終的に均一なフィラメントを形成することができる。これにより、安定かつ均一なスイッチングが実現できる。 Moreover, in the said embodiment, although the forming process method in the case of the variable resistive element by which a variable resistor is comprised with Hf oxide was demonstrated, this invention is not limited to this. In the forming process, a voltage condition higher than the voltage used for switching is used in order to cause dielectric breakdown of the variable resistor material, which is a high-resistance insulator. As a result, in the forming process that does not limit the current, a spike current is likely to occur, which causes a variation in the state of the filament path after forming. At the same time, the variation in the filament path makes switching unstable. On the other hand, since the set performed after the filament path is formed once is performed under a voltage condition lower than the voltage used for the forming process, the spike current is suppressed, and a more controlled current can flow. If the set current is larger than the current at the time of forming, this controlled current can finally form a uniform filament. Thereby, stable and uniform switching can be realized.

したがって、フォーミング処理により可変抵抗体にフィラメントパスが生成され、スイッチング動作が可能になる特性を有する可変抵抗素子であれば、フォーミング時における制限電流値Ｉｆｏｒｍがセット時の制限電流Ｉｓｅｔ以下になるように、フォーミング処理時の選択トランジスタのバイアス条件を設定してフォーミング処理を行うことで、セット電流をＩｓｅｔ以下に抑えつつ安定なスイッチングが可能な可変抵抗素子を実現でき、小型で大容量の不揮発性半導体装置を実現できる。具体的には、可変抵抗体の材料として、例えば、Ｈｆ酸化物のほか、Ｈｆの酸窒化物、又は、Ａｌ、Ｎｉ、Ｃｏ、Ｔａ、Ｚｒ、Ｗ、Ｔｉ、Ｃｕ、Ｖ、Ｚｎ、Ｎｂの中から選択される金属の酸化物もしくは酸窒化物であれば本発明を適用可能である。また、第１電極および第２電極を構成する材料についても、ＴｉＮとＴａの組み合わせに限られるものではなく、スイッチング動作を示すことが可能な任意の電極材料の組み合わせで利用可能である。 Therefore, if the variable resistance element has a characteristic that the filament path is generated in the variable resistor by the forming process and the switching operation is possible, the limiting current value Iform at the time of forming is set to be equal to or less than the limiting current Iset at the time of setting. By setting the bias condition of the selection transistor during the forming process and performing the forming process, it is possible to realize a variable resistance element capable of stable switching while suppressing the set current to Iset or less, and a small and large-capacity nonvolatile semiconductor A device can be realized. Specifically, as a variable resistor material, for example, Hf oxide, Hf oxynitride, Al, Ni, Co, Ta, Zr, W, Ti, Cu, V, Zn, Nb The present invention is applicable to any metal oxide or oxynitride selected from among them. Further, the material constituting the first electrode and the second electrode is not limited to the combination of TiN and Ta, and any combination of electrode materials capable of exhibiting a switching operation can be used.

また、可変抵抗素子の構造についても、本発明は図１或いは図６の構成に限定されるものではなく、電極間に可変抵抗体が挟持されている任意の構造の可変抵抗素子を備える不揮発性半導体記憶装置において適用可能である。 Further, the structure of the variable resistance element is not limited to the configuration shown in FIG. 1 or FIG. 6, and the nonvolatile resistance includes a variable resistance element having an arbitrary structure in which a variable resistor is sandwiched between electrodes. It can be applied to a semiconductor memory device.

更に、上記実施形態では、制御回路２２がフォーミング処理における制限電流Ｉｆｏｒｍの設定を行っているが、制御回路２２とは別にフォーミング制御用の回路を設け、当該回路がフォーミング処理時の制限電流Ｉｆｏｒｍを設定する構成としても構わない。尚、可変抵抗素子の電流制限は、１Ｔ１Ｒメモリセルの選択トランジスタだけでなく、メモリアレイ外側の周辺回路（例えば、ワード線デコーダ又はビット線デコーダ）内の電流制限素子でも行うことができる。従って、１Ｒ構造のメモリセルアレイ（図８参照）であっても、本発明を実施することは可能である。 Further, in the above embodiment, the control circuit 22 sets the limit current Iform in the forming process. However, a circuit for forming control is provided separately from the control circuit 22, and the circuit sets the limit current Iform in the forming process. The configuration may be set. The current limiting of the variable resistance element can be performed not only by the selection transistor of the 1T1R memory cell but also by a current limiting element in a peripheral circuit (for example, a word line decoder or a bit line decoder) outside the memory array. Therefore, the present invention can be implemented even in a 1R structure memory cell array (see FIG. 8).

本発明は、不揮発性半導体記憶装置に利用可能であり、特に電圧印加によって抵抗状態が遷移し、当該遷移後の抵抗状態が不揮発的に保持される不揮発性可変抵抗素子を備えてなる不揮発性半導体記憶装置に利用可能である。 INDUSTRIAL APPLICABILITY The present invention can be used for a nonvolatile semiconductor memory device, and in particular, a nonvolatile semiconductor including a nonvolatile variable resistance element in which a resistance state transitions by voltage application and the resistance state after the transition is held in a nonvolatile manner It can be used for a storage device.

１：可変抵抗素子
２：本発明に係る不揮発性半導体記憶装置
１１：絶縁膜
１２：第１電極
１３：可変抵抗体
１４：第２電極
１５：層間絶縁膜
１６：開口部
２１，１０４，１０８：メモリセルアレイ
２２：制御回路
２３：電圧発生回路
２４，１０６：ワード線デコーダ
２５，１０５：ビット線デコーダ
２６，１０７：ソース線デコーダ
１０１：上部電極
１０２：可変抵抗体
１０３：下部電極
ＢＬ１〜ＢＬｍ：ビット線
Ｒ：可変抵抗素子
ＳＬ１〜ＳＬｎ：ソース線
Ｔ：選択トランジスタ
ＷＬ１〜ＷＬｎ：ワード線
1: Variable resistance element 2: Non-volatile semiconductor memory device 11 according to the present invention: Insulating film 12: First electrode 13: Variable resistor 14: Second electrode 15: Interlayer insulating film 16: Openings 21, 104, 108: Memory cell array 22: Control circuit 23: Voltage generation circuit 24, 106: Word line decoder 25, 105: Bit line decoder 26, 107: Source line decoder 101: Upper electrode 102: Variable resistor 103: Lower electrodes BL1 to BLm: Bit Line R: Variable resistance elements SL1 to SLn: Source line T: Select transistors WL1 to WLn: Word line

Claims

A variable resistance element formed by sandwiching a variable resistor made of a metal oxide film between the first electrode and the second electrode, and a transistor, and one of the first or second electrode of the variable resistance element is In a memory circuit connected to one end of a pair of input / output terminals of a transistor, the resistance state between the first and second electrodes is electrically changed from the initial high resistance state immediately after manufacture of the variable resistance element of the memory circuit. A forming process method for changing to a variable resistance state capable of transitioning between two or more different resistance states due to stress,
At the time of the forming process, the amount of current flowing through the variable resistance element is equal to or less than the maximum amount of current that should flow when rewriting the resistance state in the variable resistance state of the variable resistance element to a low resistance state with the lowest resistance. A forming method of the variable resistance element, characterized in that a bias condition of the transistor is set.

In the forming process, the forming is performed such that the amount of current flowing through the variable resistance element is 80% or less of the maximum amount of current that should flow when the resistance state of the variable resistance element is rewritten to the low resistance state. 2. The variable resistance element forming method according to claim 1, wherein a bias condition of the transistor at the time of processing is set.

3. The forming process method for a variable resistance element according to claim 1, wherein a bias condition of the transistor is set so that an amount of current flowing through the variable resistance element is 100 μA or less during the forming process. .

The variable resistance element forming method according to claim 1, wherein the variable resistor includes Hf oxide.

A non-volatile semiconductor memory device comprising a memory cell array in which the variable resistance elements that have performed the variable resistance element forming method according to claim 1 are arranged in a row or column direction.

A non-volatile semiconductor comprising a memory cell array in which a plurality of memory cells having variable resistance elements each having a variable resistor made of a metal oxide film sandwiched between a first electrode and a second electrode are arranged in a row or column direction In the storage device,
The variable resistance element is subjected to a forming process, so that the resistance state between the first and second electrodes changes from an initial high resistance state before the forming process to a variable resistance state,
By applying an electrical stress between the first electrode and the second electrode of the variable resistance element in the variable resistance state, the resistance state in the variable resistance state transitions between two or more different resistance states, One resistance state after transition is used for storing information,
The amount of current flowing through the variable resistance element during the forming process is less than the maximum value of the amount of current flowing when the resistance state of the variable resistance element in the variable resistance state is rewritten to a low resistance state having the lowest resistance. The bias conditions of the transistor connected in series with the variable resistance element during the forming process and the transistor connected in series with the variable resistance element during rewriting to the low resistance state are set. A non-volatile semiconductor memory device.

The forming so that the amount of current flowing through the variable resistance element during the forming process is 80% or less of the maximum amount of current flowing when the resistance state of the variable resistance element is rewritten to the low resistance state. Bias conditions for a transistor connected in series with the variable resistance element during processing and a transistor connected in series with the variable resistance element during rewriting to the low resistance state are set. The nonvolatile semiconductor memory device according to claim 6.

The bias of the transistor connected in series with the variable resistance element when rewriting to the low resistance state so that the amount of current flowing when the resistance state of the variable resistance element is rewritten to the low resistance state is 100 μA or less. The nonvolatile semiconductor memory device according to claim 6, wherein conditions are set.

The nonvolatile semiconductor memory device according to claim 6, wherein the variable resistor includes Hf oxide.