JP2013125935A - Board assembly - Google Patents
Board assembly Download PDFInfo
- Publication number
- JP2013125935A JP2013125935A JP2011275638A JP2011275638A JP2013125935A JP 2013125935 A JP2013125935 A JP 2013125935A JP 2011275638 A JP2011275638 A JP 2011275638A JP 2011275638 A JP2011275638 A JP 2011275638A JP 2013125935 A JP2013125935 A JP 2013125935A
- Authority
- JP
- Japan
- Prior art keywords
- individual
- substrate
- individual substrates
- substrates
- mark
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Structure Of Printed Boards (AREA)
Abstract
Description
本発明は、複数の個基板が分割しろを介して配列されて成る基板集合体に関する。 The present invention relates to a substrate assembly in which a plurality of individual substrates are arranged via a dividing space.
近年、電子回路が形成された基板の生産において、生産に要する時間ならびに工数の削減を図るために、一枚の基板内に複数の個基板を形成した多面取りの集合基板を形成し、個基板を一度に多数個、生産することが一般的となっている。このような場合、生産過程で不具合が生じた個基板に対しては、その後、実装部品を実装しないようにすることが生産コストの低減および生産に要する時間を短縮する上で好ましい。 In recent years, in the production of substrates on which electronic circuits are formed, in order to reduce the time and man-hours required for production, a multi-sided collective substrate in which a plurality of individual substrates are formed in one substrate is formed. It is common to produce many pieces at once. In such a case, it is preferable not to mount a mounting component on an individual board that has a defect in the production process in order to reduce production cost and production time.
そこで、従来では、図6に示すように、複数の個基板502の集合体である電子回路基板501の外縁部の一箇所に、複数の個基板502それぞれの基板幅や生産品種名、電子部品の実装の可否などの情報を示す生産情報マーク503を形成し、そのマークを電子部品実装装置に設けられたカメラで読み取ることで、個基板502毎の電子部品の実装の可否を判断する技術が提案されている(特許文献1)。
Therefore, in the related art, as shown in FIG. 6, each of the plurality of
ところで、多面取りの基板においては、個基板の不具合が、電子回路基板上の同じ位置で生じる場合があるため、個基板が電子回路基板上のどの位置に配置されていたかを把握することは、不良解析を行なう上で有益である。しかしながら、特許文献1に記載の発明では、電子回路基板が個基板毎に分割されたあとは、個基板毎の生産情報が消失するため、個基板の生産履歴を調査することが困難になる。
By the way, in a multi-sided board, since the defect of the individual board may occur at the same position on the electronic circuit board, it is possible to grasp where the individual board is arranged on the electronic circuit board. This is useful for failure analysis. However, in the invention described in
本発明は、上記した課題に鑑みてなされたものであり、個基板の集合である基板集合体において、個基板の集合体内における配列位置を示す位置認識マークを個基板に隣接する分割しろに設けることで、基板集合体の分割後も個基板の基板集合体内における配列位置を識別できるようにすることを目的とする。 The present invention has been made in view of the above-described problems, and in a substrate assembly that is an assembly of individual substrates, a position recognition mark that indicates an arrangement position in the assembly of individual substrates is provided on a division margin adjacent to the individual substrate. Thus, it is an object of the present invention to make it possible to identify the arrangement position of individual substrates in the substrate assembly even after the substrate assembly is divided.
上記した目的を達成するために、本発明の基板集合体は、複数の個基板が分割しろを介して配列されて成る基板集合体において、前記複数の個基板それぞれに対応して設けられ、前記個基板の集合体内における配列位置を示す複数の位置認識マークを備え、前記各位置認識マークそれぞれは、対応する前記個基板に隣接する前記分割しろに設けられていることを特徴としている(請求項1)。これにより、複数の個基板に分割したあとでも各個基板の基板集合体内における配列位置を識別することができる。 In order to achieve the above-described object, the substrate assembly of the present invention is a substrate assembly in which a plurality of individual substrates are arranged via a dividing margin, and is provided corresponding to each of the plurality of individual substrates. A plurality of position recognition marks indicating arrangement positions in an assembly of individual substrates are provided, and each of the position recognition marks is provided in the division margin adjacent to the corresponding individual substrate. 1). Thereby, even after dividing into a plurality of individual substrates, the arrangement position of each individual substrate in the substrate assembly can be identified.
また、前記各位置認識マークそれぞれは、前記複数の個基板の配列位置に対応して、前記複数の個基板内における配置位置がそれぞれ異なるマークを有していてもよい(請求項2)。これにより、複数の個基板の集合体内における配列位置をさらに容易に識別することができる。 In addition, each of the position recognition marks may have a mark having a different arrangement position in the plurality of individual substrates corresponding to the arrangement position of the plurality of individual substrates. Thereby, it is possible to more easily identify the arrangement position in the assembly of the plurality of individual substrates.
また、前記複数の個基板は互いに直交するX方向およびY方向に格子状に配列されており、前記各位置認識マークそれぞれは、対応する前記個基板の前記X方向の一辺に沿って設けられたX方向用マークと、前記Y方向の一辺に沿って設けられたY方向用マークとを有し、前記各X方向用マークそれぞれは、前記複数の個基板の前記X方向における配列位置に対応して、対応する前記個基板内の前記X方向における位置がそれぞれ異なるように当該個基板に配置され、前記各Y方向用マークそれぞれは、前記複数の個基板の前記Y方向における配列位置に対応して、対応する前記個基板内の前記Y方向における位置がそれぞれ異なるように当該個基板に配置されていてもよい(請求項3)。これにより、位置認識マークを確認した個基板のX方向の配列位置およびY方向の配列位置により、その個基板が集合体内のどの位置に存在していたのかを特定することができる。 The plurality of individual substrates are arranged in a grid in the X and Y directions orthogonal to each other, and each of the position recognition marks is provided along one side of the corresponding individual substrate in the X direction. An X-direction mark and a Y-direction mark provided along one side of the Y-direction, and each of the X-direction marks corresponds to an arrangement position of the plurality of individual substrates in the X-direction. The Y-direction marks correspond to the arrangement positions of the plurality of individual substrates in the Y direction. In addition, the individual substrates may be arranged on the individual substrates so that their positions in the Y direction are different from each other (Claim 3). As a result, it is possible to identify the position of the individual substrate in the assembly based on the arrangement position in the X direction and the arrangement position in the Y direction of the individual substrate on which the position recognition mark is confirmed.
また、前記複数の個基板それぞれには、前記X方向および前記Y方向に複数の実装電極が配列して設けられ、前記各X方向用マークそれぞれは、前記複数の個基板の前記X方向における配列位置に対応して、対応する前記個基板に前記X方向に配列された前記複数の実装電極のうちのいずれかに対応する位置に配置され、前記各Y方向用マークそれぞれは、前記複数の個基板の前記Y方向における配列位置に対応して、対応する前記個基板に前記Y方向に配列された前記複数の実装電極のうちのいずれかに対応する位置に配置されていることが好ましい(請求項4)。これにより、X方向用マークと個基板のX方向に配列して設けられた実装電極との対応関係、および、Y方向用マークと個基板のY方向に配列して設けられた実装電極との対応関係を調べることで、個基板が基板集合体内のどの位置に存在していたのかを容易に特定することができる。 Each of the plurality of individual substrates is provided with a plurality of mounting electrodes arranged in the X direction and the Y direction, and each of the X direction marks is arranged in the X direction of the plurality of individual substrates. Corresponding to the position, each of the Y direction marks is arranged at a position corresponding to any one of the plurality of mounting electrodes arranged in the X direction on the corresponding individual substrate. Corresponding to the arrangement position of the substrate in the Y direction, the substrate is preferably arranged at a position corresponding to one of the plurality of mounting electrodes arranged in the Y direction on the corresponding individual substrate. Item 4). Thereby, the correspondence between the X direction mark and the mounting electrode provided in the X direction of the individual substrate, and the Y direction mark and the mounting electrode provided in the Y direction of the individual substrate are provided. By examining the correspondence, it is possible to easily identify the position where the individual substrate was present in the substrate assembly.
また、前記複数の個基板それぞれには、前記X方向における前記個基板の配列数以上の複数の実装電極が前記X方向に配列して設けられ、前記Y方向における前記個基板の配列数以上の複数の実装電極が前記Y方向に配列して設けられていることが好ましい(請求項5)。これにより、各個基板が基板集合体内のどの位置に存在していたのかを容易かつ確実に特定することができる。 Each of the plurality of individual substrates is provided with a plurality of mounting electrodes arranged in the X direction that are equal to or larger than the number of arrangements of the individual substrates in the X direction, and more than the number of arrangements of the individual substrates in the Y direction. It is preferable that a plurality of mounting electrodes are arranged in the Y direction. As a result, it is possible to easily and reliably specify at which position in the substrate assembly each individual substrate exists.
また、前記個基板は複数の絶縁体層が積層された多層基板であり、前記各位置認識マークは、ぞれぞれ前記複数の個基板の内部に設けられていてもよい(請求項6)。これにより、位置認識マークが腐食するおそれが少なく、個基板の基板集合体内における配列位置を確実に識別することができる。 Further, the individual substrate may be a multilayer substrate in which a plurality of insulator layers are laminated, and each of the position recognition marks may be provided inside each of the plurality of individual substrates. . As a result, the position recognition mark is less likely to be corroded, and the arrangement position of the individual substrates in the substrate assembly can be reliably identified.
また、前記各位置認識マークは、前記各絶縁体層の複数層に渡って設けられていてもよい(請求項7)。これにより位置認識マークの配置自由度が向上するとともに、一つの層で位置認識マークの形成不良が発生した場合であっても、形成不良のない他の層の位置認識マークを利用することで、確実に個基板の基板集合体内における配列位置を識別することができる。 The position recognition marks may be provided across a plurality of layers of the insulator layers. As a result, the degree of freedom of arrangement of the position recognition mark is improved, and even when a formation defect of the position recognition mark occurs in one layer, by using the position recognition mark of another layer having no formation defect, The arrangement position of the individual substrates in the substrate assembly can be reliably identified.
また、前記複数の個基板それぞれに配線パターンが設けられており、前記各位置認識マークは、前記配線パターンと同じ材質で形成されていてもよい(請求項8)。これにより、配線パターンと位置認識マークを同時形成することが可能となり、個基板の生産に要する時間の短縮および生産コストを低減することができる。 Further, a wiring pattern may be provided on each of the plurality of individual substrates, and each of the position recognition marks may be formed of the same material as that of the wiring pattern. As a result, the wiring pattern and the position recognition mark can be formed at the same time, and the time required for production of the individual substrates can be shortened and the production cost can be reduced.
そして、前記複数の個基板は、電子部品が実装される実装用基板であってもかまわない(請求項9)。これにより、分割した後も基板集合体内における個基板の配列位置を識別することができる個基板を、例えば、電子部品が実装されるモジュールに適用することができる。 The plurality of individual substrates may be mounting substrates on which electronic components are mounted (Claim 9). Thereby, after dividing | segmenting, the individual board | substrate which can identify the arrangement position of the individual board | substrate in a board | substrate aggregate | assembly can be applied to the module in which an electronic component is mounted, for example.
本発明における基板集合体では、集合体内における配列位置を示す複数の位置認識マークが設けられているため、複数の個基板に分割したあとでも各個基板の基板集合体内における配列位置を識別することができる。 In the substrate assembly according to the present invention, since a plurality of position recognition marks indicating the arrangement position in the assembly are provided, it is possible to identify the arrangement position of each individual substrate in the substrate assembly even after being divided into a plurality of individual substrates. it can.
<第1実施形態>
本発明の第1実施形態にかかる基板集合体について、図1および図2を参照して説明する。図1は、本発明の第1実施形態にかかる基板集合体を構成する個基板を使用したモジュールの断面図であり、図2は、本発明の第1実施形態にかかる基板集合体の平面図であり、分割しろに設けられた位置認識マークの配置例を表している。なお、図1では、多層基板である個基板を構成する複数の絶縁体層の一部を図示省略し、個基板と分割しろの境界を破線で表している。また、図2では、説明を簡単にするために、分割しろに設けられた位置認識マークと実装電極を示し、他の配線電極やグランド電極は図示省略している。
<First Embodiment>
The board | substrate aggregate | assembly concerning 1st Embodiment of this invention is demonstrated with reference to FIG. 1 and FIG. FIG. 1 is a cross-sectional view of a module using individual substrates constituting the substrate assembly according to the first embodiment of the present invention, and FIG. 2 is a plan view of the substrate assembly according to the first embodiment of the present invention. It shows an arrangement example of the position recognition marks provided at the margins. In FIG. 1, a part of a plurality of insulator layers constituting an individual substrate which is a multi-layer substrate is not shown, and a boundary between the individual substrate and a division is indicated by a broken line. Further, in FIG. 2, for the sake of simplicity of explanation, the position recognition marks and the mounting electrodes provided in the division are shown, and other wiring electrodes and ground electrodes are not shown.
この実施形態にかかる基板集合体1を構成する個基板2は、表面または裏面などに信号伝送用の配線電極やグランド電極などの電極6が形成された絶縁体層が積層された多層基板であり、各絶縁体層は、低温同時焼成セラミック基板(LTCC)やガラスエポキシ樹脂基板、ガラス基板などから構成される。また、この個基板2は、例えば、近距離無線通信(Bluetooth(登録商標))や無線LAN用のモジュールに使用される。
The
個基板2の製造方法は、複数の個基板2が分割しろ3を介して配列された基板集合体1を個基板2毎に分割することにより製造する。この場合、複数の絶縁体層が分割しろを介して配列されて成る絶縁体層の集合体を複数枚用意し、各絶縁体層の集合体それぞれにおいて、複数の絶縁体層それぞれに、レーザー加工などによりビアホールを形成し、形成されたビアホールにAgやCuなどを含む導体ペーストをスクリーン印刷技術などにより充填することでビア導体9を形成し、複数の絶縁体の表面または裏面にスクリーン印刷やフォトリソグラフィ技術などにより電極6を形成する。また、複数の絶縁体層にビア導体9や電極6が形成された各絶縁体層の集合体それぞれを積層し、これらを加圧焼成することにより基板集合体1を製造する。そして、基板集合体1をダイシングなどにより個基板2毎に分割する。
The manufacturing method of the
この実施形態にかかる基板集合体1が個片化された個基板2を使用したモジュール8は、図1に示すように、個基板2を構成する複数の絶縁体層のうち、最上層に位置する絶縁体層の表面に電子部品7が実装され、内層の分割しろ3に個基板2の集合基板1内における配列位置を示す位置認識マーク4が形成される。また、各絶縁体層には信号伝送用の配線電極やグランド電極などの電極6およびビア導体9が形成され、複数の絶縁体層のうち、最下層に位置する絶縁体層の裏面に実装電極5が形成される。なお、位置認識マーク4と電極6は同じ材質を用いることが好ましい。このようにすることで、電極6と位置認識マーク4とを同時に形成することができるため、個基板の生産に要する時間の短縮および生産コストを低減することができる。
The
また、この実施形態にかかる基板集合体1は、例えば、図2に示すように、矩形状を有する各個基板2a,2b,2c,2d,2e,2f,2g,2h,2iが分割しろ3を介して互いに直交するX方向およびY方向に格子状(3行×3列)に配列されて形成される。この場合、複数の個基板2a,2b,2c,2d,2e,2f,2g,2h,2iそれぞれには、最下層に位置する絶縁体層の裏面に、X方向に配列した3つの実装電極5x1,5x2,5x3(以下、これらをまとめて5xともいう)が2対づつ、Y方向に配列して設けられた3つの実装電極5y1,5y2,5y3(以下、これらをまとめて5yともいう)が2対づつ設けられ、基板集合体1を構成する複数の絶縁体層の集合体のうち、内層に位置する絶縁体層の集合体の分割しろ3に位置認識マーク4x1,4x2,4x3,4y1,4y2,4y3が設けられる。なお、以下では、4x1,4x2,4x3をまとめて4x、4y1,4y2,4y3をまとめて4y、4xと4yをまとめて4ともいう。
Further, in the
位置認識マーク4は、図2に示すように、複数の個基板2a,2b,2c,2d,2e,2f,2g,2h,2iそれぞれに対応して設けられ、対応する個基板2に隣接する分割しろ3に設けられている。この実施形態では、複数の個基板2a,2b,2c,2d,2e,2f,2g,2h,2iそれぞれに対応して設けられた位置認識マーク4それぞれは、対応する個基板2のX方向の一辺に沿って設けられたX方向用マーク4xと、Y方向の一辺に沿って設けられたY方向用マーク4yを有する。
As shown in FIG. 2, the
そして、左から1番目の列に位置する個基板2a,2b,2cのX方向用マーク4x1は、それぞれの個基板2a,2b,2cにおいて、X方向に配列した2対それぞれの3つの実装電極5xのうち、各対それぞれの一番左に配列された実装電極5x1に対応する位置に設けられ、2番目の列に位置する個基板2d,2e,2fのX方向用マーク4x2は、それぞれの個基板2d,2e,2fにおいて、2対それぞれの3つの実装電極5xのうち、各対それぞれの左から2番目に配列された実装電極5x2に対応する位置に設けられ、3番目の列に位置する個基板2g,2h,2iのX方向用マーク4x3は、それぞれの個基板2g,2h,2iにおいて、2対それぞれの3つの実装電極5xのうち、各対それぞれの左から3番目に配列された実装電極5x3に対応する位置に設けられる。この場合、複数の個基板2a,2b,2c,2d,2e,2f,2g,2h,2iそれぞれのX方向用マーク4xは、その個基板のX方向に平行な辺に隣接する上下の分割しろ3それぞれに設けられる。
The X-direction marks 4x1 of the
また、上から1番目の行に位置する個基板2a,2d,2gのY方向用マーク4y1は、それぞれの個基板2a,2d,2gにおいて、Y方向に配列した2対それぞれの実装電極4yのうち、各対それぞれの一番上に配列された実装電極5y1に対応する位置に設けられ、2番目の行に位置する個基板2b,2e,2hのY方向用マーク4y2は、それぞれの個基板2b,2e,2hにおいて、2対それぞれの3つの実装電極5yのうち、各対それぞれの上から2番目に配列された実装電極5y2に対応する位置、3番目の行に位置する個基板2c,2f,2iのY方向用マーク4y3は、それぞれの個基板2c,2f,2iにおいて、2対それぞれの3つの実装電極5yのうち、各対それぞれの上から3番目に配列された実装電極5y3に対応する位置に設けられる。この場合、各個基板2a,2b,2c,2d,2e,2f,2g,2h,2iそれぞれのY方向用マーク4yは、その個基板のY方向に平行な辺に隣接する左右の分割しろ3それぞれに設けられる。
In addition, the Y-direction marks 4y1 of the
したがって、各個基板2a,2b,2c,2d,2e,2f,2g,2h,2iにおいて、それぞれのX方向用マーク4xがその個基板2のX方向に配列されたそれぞれ上下3つの実装電極5x1,5x2,5x3のうちのどの実装電極5xに対応して設けられているかを調べることで、その個基板2が基板集合体1内において、どの列に配列されているかを識別することができる。また、それぞれのY方向用マーク4yが、その対応する個基板2のY方向に配列された左右3つの実装電極5y1,5y2,5y3のうちのどの実装電極5yに対応して設けられているかを調べることで、その個基板2が基板集合体1内において、どの行に配列されているかを識別することができる。そして、調べた結果の行と列の配列位置により、その個基板2が基板集合体1内のどの位置に存在しているのかを特定することができる。なお、多層基板の内層に設けられた位置認識マーク4の配置位置は、例えば、X線解析や、多層基板を研磨することにより確認することができる。
Accordingly, in each of the
また、各個基板2a,2b,2c,2d,2e,2f,2g,2h,2iに隣接する分割しろ3に設けられた位置認識マーク4を残すようにダイシングを行なうことで、基板集合体1を個基板2毎に分割した場合であっても、各個基板2a,2b,2c,2d,2e,2f,2g,2h,2iの基板集合体1内における配列位置を識別することができる。特に、不良解析を行なう場合、その不良原因が、例えば、フォトリソグラフィ技術により配線パターンを形成するときの、フォトマスクの穴空によるものであれば、基板集合体1内における同じ位置で不良が発生するため、不具合の生じた個基板2の配列位置を調べることにより、原因究明にかかる時間を短くすることができ、不良解析の効率化を図ることができる。
Further, the
また、位置認識マーク4それぞれは、多層基板の内部(内層)に設けられるため、腐食などにより消失するおそれがなく、各個基板2a,2b,2c,2d,2e,2f,2g,2h,2iの基板集合体1内における配列位置を確実に識別することができる。
Further, since each of the position recognition marks 4 is provided inside (inner layer) of the multilayer substrate, there is no possibility of disappearing due to corrosion or the like, and each of the
また、各個基板2a,2b,2c,2d,2e,2f,2g,2h,2iそれぞれに対して、X方向用マーク4xは、その個基板2に隣接する上下の分割しろ3の2箇所、Y方向用マーク4yは、その個基板に隣接する左右の分割しろ3の2箇所ずつ設けられているため、例えば、ダイシング位置のずれにより一方のマークが認識できない状態になっても、他方のマークが残っている場合には、個基板2の基板集合体1内における配列位置を識別することができる。特に、ダイシング位置のずれが、ダイシング装置のカメラなどによるアライメントマークの認識位置のずれに起因するものであれば、どちらかのマークが残る可能性が高い。
Further, for each
また、分割しろ3に位置認識マーク4を設けるため、別途、基板集合体1の外縁部に位置認識マーク4を設ける場合と比較して、基板集合体1における個基板2の取り数を増加させることができ、個基板2の生産効率の向上ならびに生産コストの低減を図ることができる。
Further, since the
また、各個基板2a,2b,2c,2d,2e,2f,2g,2h,2iそれぞれに、外部から照射される不要な電磁波を遮断するシールドケースを実装する場合には、そのシールドケース部に印字などの方法により各個基板2a,2b,2c,2d,2e,2f,2g,2h,2iの位置情報を付与する方法も考えられるが、シールドケースを備える個基板に限定されたり、印字プログラムが煩雑になるという問題が生じる。この点、この実施形態にかかる位置認識マーク4は分割しろ3に設けられるため、シールドケースがなくても各個基板2a,2b,2c,2d,2e,2f,2g,2h,2iの基板集合体1内における位置を識別することができる。
Further, when a shield case for blocking unnecessary electromagnetic waves irradiated from the outside is mounted on each of the
また、各個基板2a,2b,2c,2d,2e,2f,2g,2h,2iそれぞれの表面または裏面に数字などのマーキングを入れることで位置情報を各個基板2a,2b,2c,2d,2e,2f,2g,2h,2iそれぞれに付与する方法も考えられるが、マーキングを数字として認識するためにある程度のスペースを個基板上に確保しなければならず、製品の小型化を図る上で問題が生じる。また、位置情報をレジストなどにより図形で表現する場合は、マーキングの省スペース化を図ることができるが、マーキング形成位置が視認できる箇所限られるため、シールドケースを実装しない製品やシールケースが取り外し容易な製品にしかこのような個基板2を使用できないという、製品構造によって個基板2の使用上の制約を受けるという問題が生じる。この実施形態にかかる基板集合体1は、分割しろ3に各個基板2a,2b,2c,2d,2e,2f,2g,2h,2iの位置情報を示す位置認識マーク4を設けるため、個基板2a,2b,2c,2d,2e,2f,2g,2h,2i上にマーキングスペースを確保する必要がなく、製品の小型化を図ることができる。また、位置情報マーク4は、個基板2の外部である分割しろ3に設けられるため、上記したような、製品構造によって個基板2の使用上の制約を受けるという問題が生じない。
In addition, by placing markings such as numbers on the front or back of each
この実施形態では、個基板2に隣接して位置認識マーク4を配置するため、従来技術のように、基板集合体の外縁部の一部に一括して各個基板それぞれの基板幅や生産品種名、電子部品の実装の可否などの情報を示す生産情報マークを設ける場合と比較して、各個基板の情報(各個基板の基板集合体内における配列位置)の取得時間を短くすることができる。
In this embodiment, since the
<第2実施形態>
本発明の第2実施形態にかかる基板集合体について、図3を参照して説明する。図3は第2実施形態にかかる基板集合体の平面図であり、分割しろに設けられた位置認識マークの配置例を表している。なお、図3では、説明を簡単にするために、各個基板に形成される配線電極やグランド電極などは図示省略している。
Second Embodiment
A substrate assembly according to a second embodiment of the present invention will be described with reference to FIG. FIG. 3 is a plan view of the substrate assembly according to the second embodiment, showing an example of the arrangement of the position recognition marks provided on the dividing margin. In FIG. 3, in order to simplify the description, wiring electrodes and ground electrodes formed on the individual substrates are not shown.
第2実施形態にかかる基板集合体1aが、図2に示した第1実施形態にかかる基板集合体1と異なるところは、図3に示すように、各個基板2a,2b,2c,2d,2e,2f,2g,2h,2iを構成する複数の絶縁体層のうちの最下層に位置する絶縁体層の裏面に設けられる実装電極5に対応する位置にX方向用マーク4xおよびY方向用マーク4yが設けられていない点である。なお、その他の構成は、第1実施形態と同じであるため、同一符号を付すことにより説明を省略している。
The
このような場合であっても、各個基板2a,2b,2c,2d,2e,2f,2g,2h,2iそれぞれにおいて、個基板2a,2b,2c,2d,2e,2f,2g,2h,2i上の同じ位置に基準点Pa,Pb,Pc,Pd,Pe,Pf,Pg,Ph,Piを設定しておき、その基準点からX方向にx1だけ離れた位置にX方向用マーク4xが配置されている場合は、その個基板2は左から1番目の列に配列されたもの、基準点からX方向にx2だけ離れた位置にX方向用マーク4xが配置されている場合は、その個基板2は、左から2番目の列に配列されたもの、基準点からX方向にx3だけ離れた位置にX方向用マーク4xが配置されている場合は、その個基板2は、左から3番目の列に配列されたものであると決めておけば、各個基板2a,2b,2c,2d,2e,2f,2g,2h,2iそれぞれにおいて、配列位置に対応した距離だけ基準点Pa,Pb,Pc,Pd,Pe,Pf,Pg,Ph,Piから離れた位置にX方向用マーク4xを設けることで、各個基板2a,2b,2c,2d,2e,2f,2g,2h,2iが基板集合体1a内のどの列に配列されているかを識別することができる。
Even in such a case, the
また、行についても同様に、各個基板2a,2b,2c,2d,2e,2f,2g,2h,2iそれぞれにおいて、基準点Pa,Pb,Pc,Pd,Pe,Pf,Pg,Ph,PiからY方向にy1だけ離れた位置にY方向用マーク4yが配置されている場合は、その個基板は上から1番目の行に配列されたもの、基準点Pa,Pb,Pc,Pd,Pe,Pf,Pg,Ph,PiからY方向にy2だけ離れた位置にY方向用マーク4yが配置されている場合は、その個基板は、上から2番目の行に配列されたもの、基準点Pa,Pb,Pc,Pd,Pe,Pf,Pg,Ph,PiからY方向にy3だけ離れた位置にY方向用マーク4yが配置されている場合は、その個基板は、上から3番目の行に配列されたものであると決めておけば、それぞれに対応する位置にY方向用マーク4yを設けることで、各個基板2a,2b,2c,2d,2e,2f,2g,2h,2iが基板集合体1a内のどの行に配列されているかを識別することができる。
Similarly, for the rows, the
<第3実施形態>
本発明の第3実施形態にかかる基板集合体について、図4を参照して説明する。図4は第3実施形態にかかる基板集合体の平面図であり、分割しろに設けられた位置認識マークの配置例を表している。なお、図4では、説明を簡単にするために、各個基板に形成される配線電極やグランド電極などは図示省略している。
<Third Embodiment>
A substrate assembly according to a third embodiment of the present invention will be described with reference to FIG. FIG. 4 is a plan view of the substrate assembly according to the third embodiment, and shows an example of the arrangement of position recognition marks provided at the division. In FIG. 4, in order to simplify the description, wiring electrodes and ground electrodes formed on the individual substrates are not shown.
第3実施形態にかかる基板集合体1bが、図3に示した第2実施形態にかかる基板集合体1aと異なるところは、図4に示すように、各個基板2a,2b,2c,2d,2e,2f,2g,2h,2iそれぞれにおいて、X方向用マークおよびY方向用マークの代わりに、各個基板2a,2b,2c,2d,2e,2f,2g,2h,2iの配列位置に対応して、各個基板2a,2b,2c,2d,2e,2f,2g,2h,2i内における配置位置がそれぞれ異なる位置認識マーク4が設けられている点である。なお、その他の構成は、第2実施形態と同じであるため、同一符号を付すことにより説明を省略している。
The
この場合、各個基板2a,2b,2c,2d,2e,2f,2g,2h,2i内における位置認識マーク4の配置位置と基板集合体1b内における個基板2の配列位置とを対応付けしていれば、対象となる個基板2の分割しろ3に設けられた位置認識マーク4の配置位置を調べることで、その対象となる個基板2の基板集合体1b内における配列位置を識別することができる。
In this case, the arrangement position of the
なお、この実施形態において、位置認識マーク4は、各個基板毎に複数個設けてもかまわない。このようにすることで、位置認識マーク4の配置位置のバリエーションが増えるため、個基板の配列数が多い基板集合体であっても、配列位置の対応付けを容易に行なうことができる。
In this embodiment, a plurality of position recognition marks 4 may be provided for each individual substrate. By doing so, since the variation of the arrangement position of the
なお、本発明は上記した各実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、上記したもの以外に種々の変更を行なうことが可能である。 The present invention is not limited to the above-described embodiments, and various modifications other than those described above can be made without departing from the spirit of the invention.
例えば、上記した各実施形態では、各基板集合体1,1a,1bに3列3行の合計9個の個基板を配列したが、配列する個基板2の数は、これよりも多くても少なくてもかまわない。また、行と列の数も同じである必要はなく、行と列の数がそれぞれ異なるように個基板2を配列してもよい。
For example, in each of the embodiments described above, a total of nine substrates in three columns and three rows are arranged in each
また、上記した各実施形態では、位置認識マーク4を多層基板における各絶縁体層のうち、内層に位置する絶縁体層に設けたが、位置認識マーク4を、例えば、最上層にある絶縁体層の表面や最下層にある絶縁体層の裏面、すなわち、多層基板の表面または裏面に設けてもかまわない。
Further, in each of the above-described embodiments, the
また、各個基板2a,2b,2c,2d,2e,2f,2g,2h,2iそれぞれにおいて、位置認識マーク4の一部を他の絶縁体層に設けてもよい。この場合、位置認識マーク4の配置自由度の向上を図ることができる。また、同じ位置認識マーク4を複数層に渡って、重ねるように設けてもよい。この場合、一つの層で位置認識マーク4の形成不良が発生した場合であっても、形成不良のない他の層の位置認識マーク4を利用することで、確実に個基板の基板集合体内における配列位置を識別することができる。
Further, in each of the
また、第1実施形態では、各個基板それぞれに、実装電極5xを基板集合体1内における個基板の列数と同じ数である3つずつ(上下)、実装電極5yを基板集合体1内における個基板の行数と同じ数である3つずつ(左右)設けたが、実装電極5xおよび実装電極5yそれぞれは、行、列それぞれの配列数以上の数であればいくつ設けてもかまわない。
In the first embodiment, the mounting electrodes 5x are arranged on the
また、第1実施形態および第2実施形態では、一つの個基板2に対して、X方向用マーク4xを、その個基板に隣接する上下それぞれの分割しろ3に設け、Y方向用マーク4yを、その個基板に隣接する左右それぞれの分割しろ3に設けたが、ダイシング精度が確保できるのであれば、X方向用マーク4xを上または下の片方のみの分割しろ3に、Y方向用マーク4yを左または右の片方のみの分割しろに設ける構成であってもかまわない。
In the first embodiment and the second embodiment, for one
個基板2の形状は、矩形状に限定されないことはいうまでもない。
Needless to say, the shape of the
また、位置認識マーク4による個基板2の基板集合体内における配列位置の表示方法は、上記した各実施形態に限られず、例えば、図5に示すように、基板集合体内における個基板2の配列位置を数字で対応させておき、その数字を分割しろ3に2進数で表してもよい。この場合、1を黒丸マーク、0をマークなしで表し、その黒丸マークとマークなしの配列を読み取ることで、個基板2の配列位置を識別することができる。なお、図5は、「93」を2進数で表した場合(1011101)の位置認識マーク4の形成例である。
Further, the display method of the arrangement position of the
1,1a,1b 基板集合体
2,2a,2b,2c,2d,2e,2f,2g,2h,2i 個基板
3 分割しろ
4 位置認識マーク
4x,4x1,4x2,4x3 X方向用マーク
4y,4y1,4y2,4y3 Y方向用マーク
5,5x,5x1,5x2,5x3,5y,5y1,5y2,5y3 実装電極
1, 1a,
Claims (9)
前記複数の個基板それぞれに対応して設けられ、前記個基板の集合体内における配列位置を示す複数の位置認識マークを備え、
前記各位置認識マークそれぞれは、対応する前記個基板に隣接する前記分割しろに設けられている
ことを特徴とする基板集合体。 In a substrate assembly in which a plurality of individual substrates are arranged through dividing margins,
Provided for each of the plurality of individual substrates, and includes a plurality of position recognition marks indicating arrangement positions in the assembly of the individual substrates,
Each of the position recognition marks is provided at the division margin adjacent to the corresponding individual substrate.
前記各位置認識マークそれぞれは、対応する前記個基板の前記X方向の一辺に沿って設けられたX方向用マークと、前記Y方向の一辺に沿って設けられたY方向用マークとを有し、
前記各X方向用マークそれぞれは、前記複数の個基板の前記X方向における配列位置に対応して、対応する前記個基板内の前記X方向における位置がそれぞれ異なるように当該個基板に配置され、
前記各Y方向用マークそれぞれは、前記複数の個基板の前記Y方向における配列位置に対応して、対応する前記個基板内の前記Y方向における位置がそれぞれ異なるように当該個基板に配置されている
ことを特徴とする請求項1または2に記載の基板集合体。 The plurality of individual substrates are arranged in a lattice pattern in the X direction and the Y direction orthogonal to each other,
Each of the position recognition marks has an X direction mark provided along one side of the X direction of the corresponding individual substrate and a Y direction mark provided along one side of the Y direction. ,
Each of the X-direction marks is arranged on the individual substrate so that the positions in the X direction in the individual substrates corresponding to the arrangement positions of the plurality of individual substrates in the X direction are different from each other.
Each of the Y-direction marks is arranged on the individual substrate so that the position of the plurality of individual substrates in the Y direction in the corresponding individual substrate is different from the corresponding position in the Y direction. The substrate assembly according to claim 1 or 2, wherein
前記各X方向用マークそれぞれは、前記複数の個基板の前記X方向における配列位置に対応して、対応する前記個基板に前記X方向に配列された前記複数の実装電極のうちのいずれかに対応する位置に配置され、
前記各Y方向用マークそれぞれは、前記複数の個基板の前記Y方向における配列位置に対応して、対応する前記個基板に前記Y方向に配列された前記複数の実装電極のうちのいずれかに対応する位置に配置されている
ことを特徴とする請求項3に記載の基板集合体。 Each of the plurality of individual substrates is provided with a plurality of mounting electrodes arranged in the X direction and the Y direction,
Each of the X direction marks corresponds to one of the plurality of mounting electrodes arranged in the X direction on the corresponding individual substrate corresponding to the arrangement position of the plurality of individual substrates in the X direction. Placed in the corresponding position,
Each of the Y direction marks corresponds to one of the plurality of mounting electrodes arranged in the Y direction on the corresponding individual substrate corresponding to the arrangement position of the plurality of individual substrates in the Y direction. The substrate assembly according to claim 3, wherein the substrate assembly is disposed at a corresponding position.
ことを特徴とする請求項4に記載の基板集合体。 Each of the plurality of individual substrates is provided with a plurality of mounting electrodes arranged in the X direction that are equal to or larger than the number of arrangements of the individual substrates in the X direction, and a plurality of mounting electrodes that are equal to or larger than the number of arrangements of the individual substrates in the Y direction. The board assembly according to claim 4, wherein mounting electrodes are arranged in the Y direction.
The board assembly according to claim 1, wherein the plurality of individual boards are mounting boards on which electronic components are mounted.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011275638A JP5899890B2 (en) | 2011-12-16 | 2011-12-16 | Board assembly |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011275638A JP5899890B2 (en) | 2011-12-16 | 2011-12-16 | Board assembly |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013125935A true JP2013125935A (en) | 2013-06-24 |
JP5899890B2 JP5899890B2 (en) | 2016-04-06 |
Family
ID=48776993
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011275638A Active JP5899890B2 (en) | 2011-12-16 | 2011-12-16 | Board assembly |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5899890B2 (en) |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05218600A (en) * | 1992-02-04 | 1993-08-27 | Ibiden Co Ltd | Printed-wiring board |
JPH08330688A (en) * | 1995-05-30 | 1996-12-13 | Elna Co Ltd | Printed wiring board |
JPH09331120A (en) * | 1996-06-10 | 1997-12-22 | Nec Home Electron Ltd | Printed board |
JPH11135897A (en) * | 1997-10-31 | 1999-05-21 | Hitachi Ltd | Split board for printed wiring board |
JPH11177193A (en) * | 1997-12-12 | 1999-07-02 | Hitachi Ltd | Method for identifying divided substrate and its manufacture and divided substrate |
JP2006228875A (en) * | 2005-02-16 | 2006-08-31 | Sony Corp | Collective printed wiring board and discriminating method |
JP2008016766A (en) * | 2006-07-10 | 2008-01-24 | Cmk Corp | Multilayer printed circuit board with two or more individual wiring board and failure specification method for individual wiring board |
US20090223435A1 (en) * | 2008-03-04 | 2009-09-10 | Powertech Technology Corporation | Substrate panel |
WO2010070964A1 (en) * | 2008-12-16 | 2010-06-24 | 株式会社村田製作所 | Circuit module and method for managing same |
-
2011
- 2011-12-16 JP JP2011275638A patent/JP5899890B2/en active Active
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05218600A (en) * | 1992-02-04 | 1993-08-27 | Ibiden Co Ltd | Printed-wiring board |
JPH08330688A (en) * | 1995-05-30 | 1996-12-13 | Elna Co Ltd | Printed wiring board |
JPH09331120A (en) * | 1996-06-10 | 1997-12-22 | Nec Home Electron Ltd | Printed board |
JPH11135897A (en) * | 1997-10-31 | 1999-05-21 | Hitachi Ltd | Split board for printed wiring board |
JPH11177193A (en) * | 1997-12-12 | 1999-07-02 | Hitachi Ltd | Method for identifying divided substrate and its manufacture and divided substrate |
JP2006228875A (en) * | 2005-02-16 | 2006-08-31 | Sony Corp | Collective printed wiring board and discriminating method |
JP2008016766A (en) * | 2006-07-10 | 2008-01-24 | Cmk Corp | Multilayer printed circuit board with two or more individual wiring board and failure specification method for individual wiring board |
US20090223435A1 (en) * | 2008-03-04 | 2009-09-10 | Powertech Technology Corporation | Substrate panel |
WO2010070964A1 (en) * | 2008-12-16 | 2010-06-24 | 株式会社村田製作所 | Circuit module and method for managing same |
Also Published As
Publication number | Publication date |
---|---|
JP5899890B2 (en) | 2016-04-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104732908B (en) | Display panel | |
US8286343B2 (en) | Method of manufacturing a wiring substrate | |
US20110308082A1 (en) | Method for manufacturing multilayer printed circuit board with plated through holes | |
US9572257B2 (en) | Multi-layered printed circuit board having core layers including indicia | |
CN101320736A (en) | Organic light emitting display device and mother substrate thereof | |
CN103249260A (en) | Display apparatus and method of manufacturing the same | |
US8963418B2 (en) | Display panel and panel inspection apparatus | |
KR20160076842A (en) | Printed circuit board and manufacturing method thereof | |
CN103298252A (en) | Printed circuit board and method for manufacturing the same | |
KR101835557B1 (en) | Substrate for Display Device and Method for manufacturing the same | |
JP5899890B2 (en) | Board assembly | |
JP2013102033A (en) | Substrate assembly and substrate recognition system | |
CN104484067A (en) | Touch panel, manufacturing method thereof, display panel and touch display device | |
JP2007180061A (en) | Standard cell and cell library using the same | |
JP2013080196A (en) | Reticle for exposure, exposure method and production method of semiconductor wafer | |
CN113365425B (en) | Display module, binding method thereof and display device | |
US20090211785A1 (en) | Printed circuit board with edge markings | |
JP2006344847A (en) | Substrate with built-in component, module equipped with built-in component using same, and method of manufacturing same | |
KR20120101302A (en) | Method of manufacturing wiring board | |
US20120055356A1 (en) | Method for screen printing printed circuit board substrate | |
US8268537B2 (en) | Method for manufacturing printed circuit board | |
JP2008141030A (en) | Laminate printed-wiring board | |
JP3740711B2 (en) | Multilayer printed wiring board | |
CN115776774A (en) | Multilayer circuit board, method and system for manufacturing the same, and method for forming blind via in the same | |
CN109963401B (en) | Method for manufacturing double-sided circuit substrate and double-sided circuit substrate |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140919 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150605 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150616 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150811 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160209 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160222 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5899890 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |