JP2013110207A - Semiconductor optical integrated element and manufacturing method of the same - Google Patents

Semiconductor optical integrated element and manufacturing method of the same Download PDF

Info

Publication number
JP2013110207A
JP2013110207A JP2011252690A JP2011252690A JP2013110207A JP 2013110207 A JP2013110207 A JP 2013110207A JP 2011252690 A JP2011252690 A JP 2011252690A JP 2011252690 A JP2011252690 A JP 2011252690A JP 2013110207 A JP2013110207 A JP 2013110207A
Authority
JP
Japan
Prior art keywords
layer
doped
cladding layer
optical waveguide
type cladding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011252690A
Other languages
Japanese (ja)
Other versions
JP5821560B2 (en
Inventor
Mitsuru Egawa
満 江川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2011252690A priority Critical patent/JP5821560B2/en
Publication of JP2013110207A publication Critical patent/JP2013110207A/en
Application granted granted Critical
Publication of JP5821560B2 publication Critical patent/JP5821560B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Optical Integrated Circuits (AREA)
  • Light Receiving Elements (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor optical integrated element and a manufacturing method of the same, which reduce a dark current of a PD to 10 nA and under without increasing a propagation loss of an optical waveguide.SOLUTION: A semiconductor optical integrated element manufacturing method comprises: doping Fe of a concentration equal to or lower than a saturating concentration in a (100) plane orientation, to an optical waveguide layer in an optical waveguide region butt joint bonded in a [011] direction with an inclined lateral face of the photodiode region in which at least a light absorption layer and a Zn-doped p-type clad layer are sequentially laminated from an n-type clad layer side; and doping Fe of a concentration equal to or higher than a saturating concentration in a (100) plane orientation to an upper clad layer.

Description

本発明は、半導体光集積素子及びその製造方法に関するものであり、例えば、フォトダイオード(PD)と光導波路がバットジョイント結合でモノリシック集積された導波路型PDにおける暗電流の低減に関する。   The present invention relates to a semiconductor optical integrated device and a method for manufacturing the same, and relates to, for example, reduction of dark current in a waveguide type PD in which a photodiode (PD) and an optical waveguide are monolithically integrated by butt joint coupling.

光通信システムの高速・大容量化に伴い、ネットワークを構成する光部品の小型化や低消費電力化が求められている。光信号を導波させる光導波路と光信号を受信するPDとをモノリシック集積した導波路型PDは、光部品の小型化に必要な半導体光集積素子の1つである(例えば、特許文献1参照)。   With the increase in speed and capacity of optical communication systems, miniaturization and low power consumption of optical components constituting a network are required. A waveguide type PD in which an optical waveguide for guiding an optical signal and a PD for receiving an optical signal are monolithically integrated is one of semiconductor optical integrated elements required for miniaturization of optical components (for example, see Patent Document 1). ).

図8は、バットジョイント結合により形成された従来の導波路型PDの概念的断面図である。まず、(100)面を主面とするInP基板71上に、n型InPクラッド層72、ノンドープのi型InGaAs光吸収層73、Znドープのp型InPクラッド層74、Znドープのp型InGaAsコンタクト層75を成長させる。   FIG. 8 is a conceptual cross-sectional view of a conventional waveguide type PD formed by butt joint coupling. First, an n-type InP cladding layer 72, a non-doped i-type InGaAs light absorption layer 73, a Zn-doped p-type InP cladding layer 74, and a Zn-doped p-type InGaAs on an InP substrate 71 having a (100) plane as a main surface. A contact layer 75 is grown.

次いで、PD形成領域にSiOマスクを施し、SiOマスクで覆われていない領域をi型InGaAs光吸収層73までウエットエッチングで除去してPD領域を形成する。この時、光導波路領域には平坦な(100)面が、PD領域の側面には(100)面に対して傾斜した側面が形成される。 Next, a SiO 2 mask is applied to the PD formation region, and a region not covered with the SiO 2 mask is removed to the i-type InGaAs light absorption layer 73 by wet etching to form a PD region. At this time, a flat (100) surface is formed in the optical waveguide region, and a side surface inclined with respect to the (100) surface is formed in the side surface of the PD region.

次いで、SiOマスクを選択成長マスクとして、ノンドープのi型InGaAsP光導波路層76とノンドープのi型InPクラッド層77を再成長させて光導波路領域を形成する。この時、PD領域の側面にはi型InGaAsP光導波路層76が薄く這い上がった成長形状となる。なお、図における符号78,79は、それぞれ、n側電極及びp側電極である。 Next, using the SiO 2 mask as a selective growth mask, the undoped i-type InGaAsP optical waveguide layer 76 and the undoped i-type InP cladding layer 77 are regrown to form an optical waveguide region. At this time, the i-type InGaAsP optical waveguide layer 76 is thinly raised on the side surface of the PD region. In addition, the code | symbols 78 and 79 in a figure are an n side electrode and a p side electrode, respectively.

特開2002−217446号公報JP 2002-217446 A 特開平06−324226号公報Japanese Patent Laid-Open No. 06-324226

Journal of Crystal Growth,Vol.124,pp.352−357,1992Journal of Crystal Growth, Vol. 124, pp. 352-357, 1992

しかしながら、本発明者等が上述の従来技術を適用して導波路型PDを作製したところ、PD領域と光導波路領域の接合部である再成長界面を流れる暗電流が大きい(>100nA@−5V)という問題に直面した。   However, when the present inventors applied the above-described conventional technology to produce a waveguide type PD, the dark current flowing through the regrowth interface, which is the junction between the PD region and the optical waveguide region, is large (> 100 nA @ -5V). ).

本発明者が鋭意検討したところ、図9に示すように、エッチングで形成した再成長界面に、濃度が1017cm−3〜1018cm−3オーダーのSiやOなど環境雰囲気由来の不純物偏析が存在していることを付き止めた。このような再成長界面の不純物偏析によるn転層80が残留していることが暗電流の要因であると推定される。 As a result of intensive studies by the present inventors, as shown in FIG. 9, impurity segregation derived from an environmental atmosphere such as Si or O having a concentration of 10 17 cm −3 to 10 18 cm −3 on the regrowth interface formed by etching. Has ceased to exist. It is presumed that the dark current is caused by the n-type layer 80 remaining due to the segregation of impurities at the regrowth interface.

そこでFeとZnが相互拡散しやすい性質を利用して、PD領域から導波路領域へのZn拡散を誘発し、再成長界面のn転層をZnで補償することを試みた。なお、導波路型光集積素子において、再成長するInGaAsP光導波路層やInP上クラッド層にFeをドープした例がある(例えば、特許文献2参照)。しかし、Fe濃度に関する記載がないため、一般的にはFe濃度は飽和濃度以下である。   Therefore, by utilizing the property that Fe and Zn are easily diffused, an attempt was made to induce Zn diffusion from the PD region to the waveguide region and to compensate the n-shift layer at the regrowth interface with Zn. In the waveguide type optical integrated device, there is an example in which the regrown InGaAsP optical waveguide layer or the InP upper cladding layer is doped with Fe (for example, see Patent Document 2). However, since there is no description about Fe concentration, generally Fe concentration is below a saturation concentration.

なお、飽和濃度とは、Fe原子がIII族格子位置に置換して電気的に活性(深いアクセプタ準位形成)となりうる固溶限界濃度のことである。上記の非特許文献1によると、
(100)面方位InP中のFe飽和濃度:〜5×1016cm−3
(100)面方位InGaAsP中のFe飽和濃度:〜4×1016cm−3
である。また、非特許文献1には、InGaAsP層にFeを高濃度ドープすると成長表面が荒れやすいことが記載されている。
The saturated concentration is a solid solution limit concentration that can be electrically activated (formation of deep acceptor levels) by substituting Fe atoms with group III lattice positions. According to the above non-patent document 1,
Fe saturation concentration in (100) plane orientation InP: ˜5 × 10 16 cm −3
Fe saturation concentration in (100) plane orientation InGaAsP: ˜4 × 10 16 cm −3
It is. Non-Patent Document 1 describes that when the InGaAsP layer is highly doped with Fe, the growth surface tends to be rough.

このことからFeドープInGaAsP層を光導波路層に適用する場合には、表面荒れによる光の伝播損失増大を防止するためにInGaAsP光導波路層にドープするFe濃度は飽和濃度以下にしなければならないとの結論に至った。   Therefore, when the Fe-doped InGaAsP layer is applied to the optical waveguide layer, the concentration of Fe doped in the InGaAsP optical waveguide layer must be less than the saturation concentration in order to prevent an increase in light propagation loss due to surface roughness. I came to a conclusion.

そこで、本発明者は、光導波路層と上クラッド層を、それぞれ(100)面方位で3×1016cm−3のFeドープしたInGaAsP光導波路層と、(100)面方位で5×1016cm−3のFeドープしたInP上クラッド層に置き換えて導波路型PDを作製した。 Therefore, the inventor of the present invention has an optical waveguide layer and an upper cladding layer, each of which is an InGaAsP optical waveguide layer doped with 3 × 10 16 cm −3 in (100) plane orientation and 5 × 10 16 in (100) plane orientation. A waveguide type PD was fabricated by substituting the Fe- 3 doped InP cladding layer with cm −3 .

しかしながら、暗電流は数10nA@−5Vまで低減されたものの、PD領域側面のn転領域を補償する効果は十分ではなく、暗電流をnAオーダー以下に抑制することができなかった。   However, although the dark current was reduced to several tens of nA @ -5V, the effect of compensating the n-shift region on the side surface of the PD region was not sufficient, and the dark current could not be suppressed to nA order or less.

したがって、本発明は、光導波路の伝播損失を増大させることなく、PDの暗電流を10nA以下まで低減することを目的とする。   Therefore, an object of the present invention is to reduce the dark current of the PD to 10 nA or less without increasing the propagation loss of the optical waveguide.

開示する一観点からは、主面の面方位が(100)面の半導体基板上にn型クラッド層を介して形成され、(100)面に対して傾斜した側面を有するフォトダイオード領域と、前記フォトダイオード領域の前記側面に対して[011]方向にバットジョイント結合した光導波路領域とを有するIII-V族化合物半導体からなる半導体光集積素子であって、前記フォトダイオード領域が、前記n型クラッド層上に前記n型クラッド層側から順に積層された光吸収層及びZnドープp型クラッド層を少なくとも有し、前記光導波路領域が、前記n型クラッド層上に前記n型クラッド層側から順に積層された光導波路層及び上側クラッド層を少なくとも有し、前記光導波路層は前記傾斜した側面に対する這い上がり部を有するとともに、前記光導波路層にFeが(100)面方位での飽和濃度以下にドープされており、且つ、前記上側クラッド層にFeが(100)面方位での飽和濃度以上にドープされていることを特徴とする半導体光集積素子が提供される。   From one aspect disclosed, a photodiode region having a side surface inclined with respect to a (100) plane, which is formed on a (100) plane semiconductor substrate via an n-type cladding layer, A semiconductor optical integrated device comprising a group III-V compound semiconductor having an optical waveguide region butt-jointed in the [011] direction with respect to the side surface of the photodiode region, wherein the photodiode region comprises the n-type cladding At least a light absorption layer and a Zn-doped p-type cladding layer laminated in order from the n-type cladding layer side, and the optical waveguide region is arranged on the n-type cladding layer in order from the n-type cladding layer side. The optical waveguide layer has at least a laminated optical waveguide layer and an upper cladding layer, and the optical waveguide layer has a rising portion with respect to the inclined side surface. e is doped to a saturation concentration in the (100) plane orientation or less, and Fe is doped in the upper cladding layer to a saturation concentration in the (100) plane orientation or more. An element is provided.

また、開示する別の観点からは、主面の面方位が(100)面の半導体基板上に、前記半導体基板側から順にn型クラッド層、光吸収層、及び、Znドープp型クラッド層を少なくとも成長する工程と、前記Znドープp型クラッド層乃至前記光吸収層の一部を除去して[011]方向において(100)面に対して傾斜した側面を有するフォトダイオード領域を形成する工程と、前記Znドープp型クラッド層乃至前記光吸収層の除去部に、前記傾斜した側面に対する這い上がり部を有するノンドープの光導波路層と、Feが(100)面方位での飽和濃度以上にドープされた上側クラッド層を順次成長する工程とを有することを特徴とする半導体光集積素子の製造方法が提供される。   From another viewpoint to be disclosed, an n-type cladding layer, a light absorption layer, and a Zn-doped p-type cladding layer are sequentially formed from the semiconductor substrate side on a semiconductor substrate having a (100) plane orientation of the main surface. A step of growing at least; a step of removing a part of the Zn-doped p-type cladding layer or the light absorption layer to form a photodiode region having a side surface inclined with respect to the (100) plane in the [011] direction; The removal portion of the Zn-doped p-type cladding layer to the light absorption layer is doped with a non-doped optical waveguide layer having a rising portion with respect to the inclined side surface, and Fe is more than a saturated concentration in the (100) plane orientation And a step of sequentially growing the upper cladding layer. A method for manufacturing a semiconductor optical integrated device is provided.

開示の半導体光集積素子及びその製造方法によれば、光導波路の伝播損失を増大させることなく、PDの暗電流を低減することが可能になる。   According to the disclosed semiconductor optical integrated device and the manufacturing method thereof, the dark current of the PD can be reduced without increasing the propagation loss of the optical waveguide.

本発明の実施の形態の半導体光集積素子の概念的断面図である。1 is a conceptual cross-sectional view of a semiconductor optical integrated device according to an embodiment of the present invention. 本発明の実施例1の導波路型PDの途中までの製造工程の説明図である。It is explanatory drawing of the manufacturing process to the middle of waveguide type PD of Example 1 of this invention. 本発明の実施例1の導波路型PDの図2以降の途中までの製造工程の説明図である。It is explanatory drawing of the manufacturing process to the middle after FIG. 2 of waveguide type PD of Example 1 of this invention. 本発明の実施例1の導波路型PDの図3以降の製造工程の説明図である。It is explanatory drawing of the manufacturing process after FIG. 3 of waveguide type PD of Example 1 of this invention. 本発明の実施例3の導波路型PDを備えた半導体光集積回路装置の途中までの製造工程の説明図である。It is explanatory drawing of the manufacturing process to the middle of the semiconductor optical integrated circuit device provided with waveguide type PD of Example 3 of this invention. 本発明の実施例3の導波路型PDを備えた半導体光集積回路装置の図5以降の途中までの製造工程の説明図である。It is explanatory drawing of the manufacturing process to the middle after FIG. 5 of the semiconductor optical integrated circuit device provided with waveguide type PD of Example 3 of this invention. 本発明の実施例3の導波路型PDを備えた半導体光集積回路装置の図6以降の途中までの製造工程の説明図である。It is explanatory drawing of the manufacturing process to the middle after FIG. 6 of the semiconductor optical integrated circuit device provided with waveguide type PD of Example 3 of this invention. バットジョイント結合により形成された従来の導波路型PDの概念的断面図である。It is a conceptual sectional view of the conventional waveguide type PD formed by butt joint coupling. 従来のバットジョイント界面に発生するn転層の説明図である。It is explanatory drawing of the n rolling layer generate | occur | produced in the conventional butt joint interface.

ここで、図1を参照して、本発明の実施の形態の半導体光集積素子を説明する。図1は、本発明の実施の形態の半導体光集積素子の概念的断面図である。(100)面を主面とする 半導体基板11上に、n型クラッド層12、光吸収層13、Znドープp型クラッド層14及びZnドープp型コンタクト層15を順次成長させる。なお、Znドープp型コンタクト層15は必須ではない。   Here, a semiconductor optical integrated device according to an embodiment of the present invention will be described with reference to FIG. FIG. 1 is a conceptual cross-sectional view of a semiconductor optical integrated device according to an embodiment of the present invention. An n-type cladding layer 12, a light absorption layer 13, a Zn-doped p-type cladding layer 14 and a Zn-doped p-type contact layer 15 are sequentially grown on a semiconductor substrate 11 having a (100) plane as a main surface. The Zn-doped p-type contact layer 15 is not essential.

次いで、PD形成領域にSiOマスクを形成し、SiOマスクに覆われない領域をウエットエッチングにより除去して、[011]方位において(100)面に対して傾斜した側面を有するフォトダイオード領域16を形成する。次いで、SiOマスクを選択成長マスクとして、エッチング除去部にノンドープの光導波路層17及びFeが(100)面方位での飽和濃度以上にドープした上側クラッド層18を成長させて、 [011]方向にバットジョイント結合された光導波路領域19とする。この時、ノンドープの光導波路層17には上側クラッド層18からFeが固相拡散するが、光導波路層17中のFeの平均濃度は(100)面方位での飽和濃度以下となる。なお、図における符号20,21はそれぞれ、n側電極及びp側電極である。 Next, a SiO 2 mask is formed in the PD formation region, a region not covered with the SiO 2 mask is removed by wet etching, and a photodiode region 16 having a side surface inclined with respect to the (100) plane in the [011] orientation. Form. Next, using the SiO 2 mask as a selective growth mask, the non-doped optical waveguide layer 17 and the upper cladding layer 18 doped with Fe at a saturation concentration or higher in the (100) plane orientation are grown in the etching removal portion, and the [011] direction The optical waveguide region 19 is butt-joined to the optical waveguide region 19. At this time, Fe is solid-phase diffused from the upper cladding layer 18 into the non-doped optical waveguide layer 17, but the average concentration of Fe in the optical waveguide layer 17 is equal to or lower than the saturation concentration in the (100) plane orientation. Reference numerals 20 and 21 in the figure denote an n-side electrode and a p-side electrode, respectively.

より好ましくは、光導波路層17の下部に、n型クラッド層12と同一のIII-V族組成の材料からなるFeドープバッファ層を積層することが望ましく、このFeドープバッファ層の厚さは、
Feドープバッファ層厚さ+光導波路層17の厚さ≦光吸収層13の厚さ
なる関係を満たすことが望ましい。
More preferably, an Fe-doped buffer layer made of the same III-V group material as that of the n-type cladding layer 12 is desirably laminated below the optical waveguide layer 17, and the thickness of the Fe-doped buffer layer is
It is desirable to satisfy the relationship of Fe-doped buffer layer thickness + optical waveguide layer 17 thickness ≦ light absorption layer 13 thickness.

なお、これらの材料組成は、1.55μm帯或いは1.3μm帯の光通信に用いる場合には、半導体基板11、n型クラッド層12、Znドープp型クラッド層14及び上側クラッド層18をInPとする。また、光吸収層13はInGaAsとし、光導波路層17はInGaAsPとし、Znドープp型コンタクト層15はInGaAs或いはInGaAsPとすれば良い。   These material compositions are such that when used for 1.55 μm band or 1.3 μm band optical communication, the semiconductor substrate 11, the n-type cladding layer 12, the Zn-doped p-type cladding layer 14 and the upper cladding layer 18 are made of InP. And The light absorption layer 13 may be InGaAs, the optical waveguide layer 17 may be InGaAsP, and the Zn-doped p-type contact layer 15 may be InGaAs or InGaAsP.

本発明の実施の形態においては、光導波路層17のFeドープ量が飽和濃度以下であるために、光導波路層17の成長表面は荒れることなく平坦な表面が得られ、これにより導波路の伝播損失増大は回避される。なお、上側クラッド層18にFeを飽和濃度以上にドープしても表面が荒れることはなく、光導波路の伝播損失増大には至らない。   In the embodiment of the present invention, since the Fe doping amount of the optical waveguide layer 17 is equal to or lower than the saturation concentration, the growth surface of the optical waveguide layer 17 is obtained without being roughened, and thereby the propagation of the waveguide. Loss increases are avoided. Even if the upper cladding layer 18 is doped with Fe to a saturation concentration or more, the surface is not roughened and the propagation loss of the optical waveguide is not increased.

また、上側クラッド層18のFeドープ量を飽和濃度以上にすることにより、III族格子位置に取り込まれないFe原子は動きやすいため、上側クラッド層18とPD領域16のZnドープp型層(14,15)との間でFeとZnの相互拡散が起こりやすくなる。   Further, by making the Fe doping amount of the upper cladding layer 18 equal to or higher than the saturation concentration, Fe atoms that are not taken into the group III lattice position are likely to move, so that the upper cladding layer 18 and the Zn-doped p-type layer (14 15), interdiffusion of Fe and Zn is likely to occur.

その結果、光導波路層17の這い上がり部が介在していてもPD領域16から導波路領域19へのZn拡散がより誘発され、PD側面の再成長界面のn転層がZnで補償される。これにより、PD側面を介した暗電流をnAオーダー以下に低減できる。   As a result, Zn diffusion from the PD region 16 to the waveguide region 19 is further induced even when the rising portion of the optical waveguide layer 17 is interposed, and the n-shift layer at the regrowth interface on the PD side surface is compensated with Zn. . Thereby, the dark current through the PD side surface can be reduced to nA order or less.

なお、光導波路層17を再成長する前にFeドープバッファ層を再成長させた場合には、バッファ層の効果で再成長した光導波路層17の品質が向上する。また、光導波路層17はノンドープで成長させることに限られるものではなく、上側クラッド層18からのFeの拡散量を見込んでも飽和濃度以下となる濃度であれば、Feをドープしても良い。   When the Fe-doped buffer layer is regrown before the optical waveguide layer 17 is regrown, the quality of the regrown optical waveguide layer 17 is improved by the effect of the buffer layer. The optical waveguide layer 17 is not limited to non-doped growth, and may be doped with Fe as long as the concentration is less than the saturation concentration even when the diffusion amount of Fe from the upper cladding layer 18 is expected.

次に、図2乃至図4を参照して、本発明の実施例1の導波路型PDの製造工程を説明する。なお、結晶成長は、例えば、有機金属気相成長法にて行う。まず、図2(a)に示すように、(100)面を主面とするn型InP基板31上に厚さが1μmのn型InPクラッド層32及び厚さが0.4μmのノンドープのi型InGaAs光吸収層33を成長させる。引き続いて、厚さが1μmのp型InPクラッド層34、及び、厚さが0.3μmのp型InGaAsコンタクト層35を順次成長させてPD構造を形成する。この時、p型InPクラッド層34のZn濃度は1×1018cm−3とし、p型InGaAsコンタクト層35のZn濃度は1×1019cm−3とする。 Next, with reference to FIGS. 2 to 4, a manufacturing process of the waveguide type PD according to the first embodiment of the present invention will be described. The crystal growth is performed by, for example, a metal organic vapor phase growth method. First, as shown in FIG. 2A, an n-type InP cladding layer 32 having a thickness of 1 μm and an undoped i-type layer having a thickness of 0.4 μm are formed on an n-type InP substrate 31 having a (100) plane as a main surface. A type InGaAs light absorption layer 33 is grown. Subsequently, a p-type InP cladding layer 34 having a thickness of 1 μm and a p-type InGaAs contact layer 35 having a thickness of 0.3 μm are sequentially grown to form a PD structure. At this time, the Zn concentration of the p-type InP cladding layer 34 is 1 × 10 18 cm −3, and the Zn concentration of the p-type InGaAs contact layer 35 is 1 × 10 19 cm −3 .

次いで、図2(b)に示すように、PD形成領域に厚さが0.5μmのSiOマスク36を形成し、次いで、図2(c)に示すように、SiOマスク36をマスクとして硫酸系溶液によりp型InGaAsコンタクト層35を選択エッチングする。次いで、HBrによりp型InPクラッド層34を選択エッチングし、次いで、硫酸系溶液によりi型InGaAs光吸収層33をエッチングして、光導波路領域のPD構造をエッチング除去する。この時、PD領域の側面には(100)面に対して傾斜したエッチング面が形成される。 Next, as shown in FIG. 2B, a SiO 2 mask 36 having a thickness of 0.5 μm is formed in the PD formation region. Next, as shown in FIG. 2C, the SiO 2 mask 36 is used as a mask. The p-type InGaAs contact layer 35 is selectively etched with a sulfuric acid-based solution. Next, the p-type InP cladding layer 34 is selectively etched with HBr, and then the i-type InGaAs light absorption layer 33 is etched with a sulfuric acid-based solution to etch away the PD structure in the optical waveguide region. At this time, an etching surface inclined with respect to the (100) plane is formed on the side surface of the PD region.

次いで、図3(d)に示すように、SiOマスク36を選択成長マスクとして、厚さが0.3μmで組成波長が1.3μmのノンドープのInGaAsP光導波路層37を成長させる。引き続いて、厚さが1.1μmで飽和濃度以上のFeをドープしたInP上側クラッド層38を再成長する。これによって、InGaAsP光導波路層37とi型InGaAs光吸収層33とが[011]方向にバットジョイント結合された構造が形成される。この時のInP上側クラッド層38のFe濃度は(100)面における飽和濃度以上の2×1017cm−3とすると、InGaAsP光導波路層37へFeが拡散し、InGaAsP光導波路層37のFe濃度は(100)面における飽和濃度以下の3×1016cm−3となる。なお、この再成長工程において、PD領域の傾斜した側面にはInGaAsP層39が少し這い上がって成長する。 Next, as shown in FIG. 3D, a non-doped InGaAsP optical waveguide layer 37 having a thickness of 0.3 μm and a composition wavelength of 1.3 μm is grown using the SiO 2 mask 36 as a selective growth mask. Subsequently, an InP upper cladding layer 38 having a thickness of 1.1 μm and doped with Fe of a saturation concentration or more is regrown. As a result, a structure in which the InGaAsP optical waveguide layer 37 and the i-type InGaAs light absorption layer 33 are butt-jointed in the [011] direction is formed. If the Fe concentration of the InP upper cladding layer 38 at this time is 2 × 10 17 cm −3 which is equal to or higher than the saturation concentration in the (100) plane, Fe diffuses into the InGaAsP optical waveguide layer 37, and the Fe concentration in the InGaAsP optical waveguide layer 37 Becomes 3 × 10 16 cm −3 which is equal to or lower than the saturation concentration on the (100) plane. In this regrowth process, the InGaAsP layer 39 grows slightly on the inclined side surface of the PD region.

次いで、図3(e)及び(f)に示すように、SiOマスク36を除去したのち、新たに厚さが0.5μmで、光導波路領域における幅が2.0μmでPD領域における幅が10μmのストライプ状のSiOマスク40を形成する。次いで、このSiOマスク40をマスクとして、ICP−RIE(誘導結合型リアクティブイオンエッチング)によって、高さ2μmのストライプメサを形成する。なお、図3(f)は平面図である。 Next, as shown in FIGS. 3E and 3F, after removing the SiO 2 mask 36, the thickness is newly 0.5 μm, the width in the optical waveguide region is 2.0 μm, and the width in the PD region is A 10 μm striped SiO 2 mask 40 is formed. Next, a stripe mesa having a height of 2 μm is formed by ICP-RIE (inductively coupled reactive ion etching) using the SiO 2 mask 40 as a mask. FIG. 3F is a plan view.

次いで、図4(g)に示すように、SiOマスク40を選択成長マスクとして、ストライプメサの両側をFe濃度が5×1016cm−3のFeドープInP層41で埋め込み、PD領域の幅方向の側面をFeドープInP層41で保護する。 Next, as shown in FIG. 4G, using the SiO 2 mask 40 as a selective growth mask, both sides of the stripe mesa are buried with an Fe-doped InP layer 41 having an Fe concentration of 5 × 10 16 cm −3 , and the width of the PD region The direction side surface is protected by the Fe-doped InP layer 41.

次いで、図4(h)に示すように、SiOマスク40を除去したのち、新たなSiO膜42を形成する。次いで、PD領域のSiO膜42に開口部を形成したのち、Ti,Pt,Auを順次堆積させてp側電極43を形成する。また、n型InP基板31の裏面にAuGe及びAuを順次堆積させてn側電極44を形成することによって、本発明の実施例1の導波路型PDが完成する。 Next, as shown in FIG. 4H, after the SiO 2 mask 40 is removed, a new SiO 2 film 42 is formed. Next, after forming an opening in the SiO 2 film 42 in the PD region, Ti, Pt, and Au are sequentially deposited to form the p-side electrode 43. Further, by sequentially depositing AuGe and Au on the back surface of the n-type InP substrate 31 to form the n-side electrode 44, the waveguide type PD of Example 1 of the present invention is completed.

この導波路型PDの暗電流を測定した結果、2nA@−5VとnAオーダーの低い値が得られた。また導波路領域の伝播損失も0.15dB/mmと問題ないレベルであった。このように、本発明の実施例1においては、上側クラッド層に飽和濃度以上のFeをドープしているので、PD領域からのZnの拡散を誘発して、n転層の発生を抑制しているので暗電流をnAオーダーにすることができる。また、光導波路層のFe濃度を飽和濃度以下にしているので、成長表面の荒れが少なく、導波路領域の伝播損失を少なくすることができる。   As a result of measuring the dark current of this waveguide type PD, a low value of 2 nA @ -5V and nA order was obtained. In addition, the propagation loss in the waveguide region was 0.15 dB / mm, which was a satisfactory level. As described above, in Example 1 of the present invention, since the upper cladding layer is doped with Fe having a saturation concentration or more, the diffusion of Zn from the PD region is induced to suppress the occurrence of the n-type layer. Therefore, the dark current can be on the order of nA. In addition, since the Fe concentration of the optical waveguide layer is set to the saturation concentration or less, the growth surface is less rough and propagation loss in the waveguide region can be reduced.

次に、本発明の実施例2の導波路型PDの製造工程を説明するが、基本的プロセスは上記の実施例1と同一であるので相違点のみを説明する。本発明の実施例2においては、上記の図3(d)の工程において、ノンドープのInGaAsP光導波路層の代わりに、Fe濃度が飽和濃度以下、例えば、3×1016cm−3になるように、意図的にFeをドープしたInGaAsP光導波路層を成長させる。 Next, although the manufacturing process of waveguide type PD of Example 2 of this invention is demonstrated, since a basic process is the same as said Example 1, only a different point is demonstrated. In Example 2 of the present invention, in the above-described step of FIG. 3D, instead of the non-doped InGaAsP optical waveguide layer, the Fe concentration is equal to or lower than the saturation concentration, for example, 3 × 10 16 cm −3. Then, an InGaAsP optical waveguide layer intentionally doped with Fe is grown.

このように、本発明の実施例2においては、光導波路層にFeを意図的にドープしているので、n転層の発生をより効果的に抑制することができる。また、Feの濃度は飽和濃度以下であるので、成長表面の荒れはそれほど大きくなることはない。   As described above, in Example 2 of the present invention, since the optical waveguide layer is intentionally doped with Fe, generation of the n-layer can be more effectively suppressed. Further, since the Fe concentration is equal to or lower than the saturation concentration, the roughness of the growth surface does not become so large.

次に、図5乃至図7を参照して、本発明の実施例3の導波路型PDを備えた半導体光集積回路装置の基本的な製造工程を説明する。まず、図5(a)に示すように、(100)面を主面とするFeドープの高抵抗InP基板51上に厚さが1μmのn型InPクラッド層52及び厚さが0.4μmのノンドープのi型InGaAs光吸収層53を成長させる。引き続いて、厚さが1μmのp型InPクラッド層54、及び、厚さが0.3μmのp型InGaAsコンタクト層55を順次成長させてPD構造を形成する。この時、p型InPクラッド層54のZn濃度は1×1018cm−3とし、p型InGaAsコンタクト層55のZn濃度は1×1019cm−3とする。 Next, a basic manufacturing process of the semiconductor optical integrated circuit device including the waveguide type PD according to the third embodiment of the present invention will be described with reference to FIGS. First, as shown in FIG. 5A, an n-type InP clad layer 52 having a thickness of 1 μm and a thickness of 0.4 μm are formed on a Fe-doped high-resistance InP substrate 51 having a (100) plane as a main surface. A non-doped i-type InGaAs light absorption layer 53 is grown. Subsequently, a PD structure is formed by sequentially growing a p-type InP cladding layer 54 having a thickness of 1 μm and a p-type InGaAs contact layer 55 having a thickness of 0.3 μm. At this time, the Zn concentration of the p-type InP cladding layer 54 is 1 × 10 18 cm −3, and the Zn concentration of the p-type InGaAs contact layer 55 is 1 × 10 19 cm −3 .

次いで、図5(b)に示すように、PD形成領域に厚さが0.5μmのSiOマスク56を形成し、次いで、図5(c)に示すように、SiOマスク56をマスクとして硫酸系溶液によりp型InGaAsコンタクト層55を選択エッチングする。次いで、HBrによりp型InPクラッド層54を選択エッチングし、次いで、硫酸系溶液によりi型InGaAs光吸収層53をエッチングして、光導波路領域のPD構造をエッチング除去する。この時、PD領域の側面には(100)面に対して傾斜したエッチング面が形成される。 Next, as shown in FIG. 5B, a SiO 2 mask 56 having a thickness of 0.5 μm is formed in the PD formation region. Next, as shown in FIG. 5C, the SiO 2 mask 56 is used as a mask. The p-type InGaAs contact layer 55 is selectively etched with a sulfuric acid-based solution. Next, the p-type InP cladding layer 54 is selectively etched with HBr, and then the i-type InGaAs light absorption layer 53 is etched with a sulfuric acid-based solution to etch away the PD structure in the optical waveguide region. At this time, an etching surface inclined with respect to the (100) plane is formed on the side surface of the PD region.

次いで、図6(d)に示すように、SiOマスク56を選択成長マスクとして、厚さが0.1μmのFeドープInPバッファ層57を成長させる。この時のFe濃度は飽和濃度以上の1×1017cm−3とする。引き続いて、厚さが0.3μmで組成波長が1.3μmのFeドープのInGaAsP光導波路層58及び厚さが1μmで飽和濃度以上のFeドープのInP上側クラッド層59を再成長する。これによって、InGaAsP光導波路層58とi型InGaAs光吸収層53とが[011]方向にバットジョイント結合された構造が形成される。この時のInGaAsP光導波路層58のFe濃度は(100)面における飽和濃度以下の3×1016cm−3とし、InP上側クラッド層59のFe濃度は(100)面における飽和濃度以上の2×1017cm−3とする。なお、この再成長工程において、PD領域の傾斜した側面にはInGaAsP層60が少し這い上がって成長する。 Next, as shown in FIG. 6D, an Fe-doped InP buffer layer 57 having a thickness of 0.1 μm is grown using the SiO 2 mask 56 as a selective growth mask. At this time, the Fe concentration is set to 1 × 10 17 cm −3 which is equal to or higher than the saturation concentration. Subsequently, an Fe-doped InGaAsP optical waveguide layer 58 having a thickness of 0.3 μm and a composition wavelength of 1.3 μm and an Fe-doped InP upper cladding layer 59 having a thickness of 1 μm and a saturation concentration or more are regrown. As a result, a structure in which the InGaAsP optical waveguide layer 58 and the i-type InGaAs light absorption layer 53 are butt-jointed in the [011] direction is formed. At this time, the Fe concentration of the InGaAsP optical waveguide layer 58 is 3 × 10 16 cm −3 which is equal to or less than the saturation concentration in the (100) plane, and the Fe concentration of the InP upper cladding layer 59 is 2 × which is equal to or higher than the saturation concentration in the (100) plane. It is 10 17 cm −3 . In this regrowth process, the InGaAsP layer 60 grows slightly on the inclined side surface of the PD region.

次いで、図6(e)及び(f)に示すように、SiOマスク56を除去したのち、新たに厚さが0.5μmで、光導波路領域における幅が2.0μmでPD領域における幅が10μmのストライプ状のSiOマスク61を形成する。次いで、このSiOマスク61をマスクとして、ICP−RIEによって、高さ2μmのストライプメサを形成する。なお、図6(f)は平面図である。 Next, as shown in FIGS. 6E and 6F, after removing the SiO 2 mask 56, the thickness is newly 0.5 μm, the width in the optical waveguide region is 2.0 μm, and the width in the PD region is A 10 μm striped SiO 2 mask 61 is formed. Next, a stripe mesa having a height of 2 μm is formed by ICP-RIE using the SiO 2 mask 61 as a mask. FIG. 6F is a plan view.

次いで、図7(g)に示すように、メサ底面にストライプメサに沿ったストライプ状のSiOマスク62を形成する。次いで、SiOマスク40及びSiOマスク62を選択成長マスクとして、ストライプメサの両側をFe濃度が5×1016cm−3のFeドープInP層63で埋め込み、PD領域の幅方向の側面をFeドープInP層63で保護する。 Next, as shown in FIG. 7G, a stripe-like SiO 2 mask 62 along the stripe mesa is formed on the bottom surface of the mesa. Next, using the SiO 2 mask 40 and the SiO 2 mask 62 as selective growth masks, both sides of the stripe mesa are filled with an Fe-doped InP layer 63 with an Fe concentration of 5 × 10 16 cm −3 , and the side surface in the width direction of the PD region is Fe The doped InP layer 63 protects.

次いで、図7(h)に示すように、SiOマスク40及びSiOマスク62を除去したのち、新たなSiO膜64を形成する。次いで、PD領域のSiO膜64にp側電極のための開口部65とn側電極のための開口部66を形成する。 Next, as shown in FIG. 7H, after the SiO 2 mask 40 and the SiO 2 mask 62 are removed, a new SiO 2 film 64 is formed. Next, an opening 65 for the p-side electrode and an opening 66 for the n-side electrode are formed in the SiO 2 film 64 in the PD region.

次いで、図7(i)に示すように、開口部65にTi,Pt,Auを順次堆積させてp側電極67を形成するとともに、開口部66にAuGe及びAuを順次堆積させてn側電極68を形成する。このようにして、コプレーナ構造の電極を有する本発明の実施例3の半導体光集積回路装置の基本構造が完成する。なお、図示は省略するが、高抵抗InP基板51上には半導体レーザや半導体光増幅器等の他の光デバイスがモノリシックに形成されている。   Next, as shown in FIG. 7 (i), Ti, Pt, and Au are sequentially deposited in the opening 65 to form the p-side electrode 67, and AuGe and Au are sequentially deposited in the opening 66 to form the n-side electrode. 68 is formed. In this way, the basic structure of the semiconductor optical integrated circuit device according to the third embodiment of the present invention having a coplanar structure electrode is completed. Although not shown, other optical devices such as a semiconductor laser and a semiconductor optical amplifier are monolithically formed on the high resistance InP substrate 51.

本発明の実施例3においては、InGaAsP光導波路層58を再成長する前にFeドープInPバッファ層57を成長しているので、InGaAsP光導波路層58の結晶品質が向上し、導波路領域の伝播損失が0.1dB/mmに低減した。また飽和濃度以上のFeドープInPバッファ層57を第1層目に成長しているのでPD領域からのZn拡散を誘発する効果が大きく、PD暗電流は0.5nA@−5Vとさらに低い値が得られた。   In Embodiment 3 of the present invention, since the Fe-doped InP buffer layer 57 is grown before the InGaAsP optical waveguide layer 58 is regrown, the crystal quality of the InGaAsP optical waveguide layer 58 is improved and propagation in the waveguide region is improved. The loss was reduced to 0.1 dB / mm. Further, since the Fe-doped InP buffer layer 57 having a saturation concentration or higher is grown as the first layer, the effect of inducing Zn diffusion from the PD region is large, and the PD dark current is as low as 0.5 nA @ -5V. Obtained.

また、FeドープInPバッファ層57とコア層となるInGaAsP光導波路層58との厚さの和は0.4μmとなり、InGaAs光吸収層53の厚さと同じであるため、導波路中心軸の軸ズレは小さく、PD吸収効率に変化はなかった。   Further, the sum of the thicknesses of the Fe-doped InP buffer layer 57 and the InGaAsP optical waveguide layer 58 serving as the core layer is 0.4 μm, which is the same as the thickness of the InGaAs light absorption layer 53. The PD absorption efficiency was not changed.

以上、本発明の各実施例を説明してきたが、説明した条件に限られるものではなく、各種の変更が可能である、例えば、上記の実施例1或いは実施例2においても、n型InPクラッド層にn側電極を形成してコプレーナ構造にしても良い。   As described above, each embodiment of the present invention has been described. However, the present invention is not limited to the described conditions, and various modifications are possible. For example, also in the above-described Embodiment 1 or Embodiment 2, the n-type InP cladding is used. An n-side electrode may be formed in the layer to form a coplanar structure.

また、上記の実施例1或いは実施例2のように、導電性基板を用いる場合にも、FeドープInPバッファ層を介在させても良い。或いは、逆に、実施例3において、FeドープInPバッファ層を介在させずに、InGaAsP光導波路層を直接成長させても良い。さらには、FeドープInPバッファ層はノンドープInPバッファ層に置き換えても良い。   Further, as in the first embodiment or the second embodiment, even when a conductive substrate is used, an Fe-doped InP buffer layer may be interposed. Or, conversely, in Example 3, the InGaAsP optical waveguide layer may be directly grown without interposing the Fe-doped InP buffer layer. Furthermore, the Fe-doped InP buffer layer may be replaced with a non-doped InP buffer layer.

ここで、実施例1乃至実施例3を含む本発明の実施の形態に関して、以下の付記を付す。
(付記1)
主面の面方位が(100)面の半導体基板上にn型クラッド層を介して形成され、[011]方向に傾斜した側面を有するフォトダイオード領域と、
前記フォトダイオード領域の前記側面に対してバットジョイント結合した光導波路領域と
を有するIII-V族化合物半導体からなる半導体光集積素子であって、
前記フォトダイオード領域が、前記n型クラッド層上に前記n型クラッド層側から順に積層された光吸収層及びZnドープp型クラッド層を少なくとも有し、
前記光導波路領域が、前記n型クラッド層上に前記n型クラッド層側から順に積層された光導波路層及び上側クラッド層を少なくとも有し、
前記光導波路層は前記傾斜した側面に対する這い上がり部を有するとともに、前記光導波路層にFeが(100)面方位での飽和濃度以下にドープされており、且つ、前記上側クラッド層にFeが(100)面方位での飽和濃度以上にドープされていることを特徴とする半導体光集積素子。
(付記2)
前記Znドープp型クラッド層上にZnドープp型コンタクト層を有することを特徴とする付記1に記載の半導体光集積素子。
(付記3)
前記光導波路層の下部に、前記n型クラッド層と同一のIII-V族組成からなるFeドープバッファ層を有し、
前記Feドープバッファ層と前記光導波路層との界面が、前記光吸収層と前記Znドープp型クラッド層との界面より前記半導体基板側に位置し、且つ、前記光導波路層と前記上側クラッド層との界面が、前記光吸収層と前記Znドープp型クラッド層との界面より前記半導体基板から離れた側に位置することを特徴とする付記1または付記2に記載の半導体光集積素子。
(付記4)
前記Feドープバッファ層の厚さと前記光導波路層の厚さの和が、前記光吸収層の厚さより同じか或いは小さいことを特徴とする付記3に記載の半導体光集積素子。
(付記5)
前記半導体基板が、高抵抗半導体基板であることを特徴とする付記1乃至付記4のいずれか1に記載の半導体光集積素子。
(付記6)
前記半導体基板、n型クラッド層、Znドープp型クラッド層及び上側クラッド層がInPからなり、前記光吸収層がInGaAsからなり、前記光導波路層がInGaAsPからなることを特徴とする付記1乃至付記5のいずれか1に記載の半導体光集積素子。
(付記7)
主面の面方位が(100)面の半導体基板上に、前記半導体基板側から順にn型クラッド層、光吸収層、及び、Znドープp型クラッド層を少なくとも成長する工程と、
前記Znドープp型クラッド層乃至前記光吸収層の一部を除去して[011]方向に傾斜した側面を有するフォトダイオード領域を形成する工程と、
前記Znドープp型クラッド層乃至前記光吸収層の除去部に、前記[011]方向に傾斜した側面に対する這い上がり部を有するノンドープの光導波路層と、Feが(100)面方位での飽和濃度以上にドープされた上側クラッド層を順次成長する工程と
を有することを特徴とする半導体光集積素子の製造方法。
(付記8)
前記光導波路層を成長する工程の前に、
前記Znドープp型クラッド層乃至光吸収層の除去部に、前記[011]方向に傾斜した側面に対する這い上がり部を有し前記n型クラッド層と同一のIII-V族組成のFeドープバッファ層を成長する工程を
有することを特徴とする付記7に記載の半導体光集積素子の製造方法。
Here, the following supplementary notes are attached to the embodiments of the present invention including Examples 1 to 3.
(Appendix 1)
A photodiode region having a side surface inclined in the [011] direction formed on an (100) plane semiconductor substrate with an n-type cladding layer on the main surface;
A semiconductor optical integrated device comprising a group III-V compound semiconductor having an optical waveguide region butt-joint coupled to the side surface of the photodiode region,
The photodiode region has at least a light absorption layer and a Zn-doped p-type cladding layer stacked in order from the n-type cladding layer side on the n-type cladding layer,
The optical waveguide region has at least an optical waveguide layer and an upper cladding layer laminated on the n-type cladding layer sequentially from the n-type cladding layer side;
The optical waveguide layer has a rising portion with respect to the inclined side surface, Fe is doped in the optical waveguide layer to a saturation concentration or less in a (100) plane orientation, and Fe ( 100) A semiconductor optical integrated device characterized by being doped to a saturation concentration or more in the plane orientation.
(Appendix 2)
2. The semiconductor optical integrated device according to appendix 1, wherein a Zn-doped p-type contact layer is provided on the Zn-doped p-type cladding layer.
(Appendix 3)
Under the optical waveguide layer, an Fe-doped buffer layer having the same III-V group composition as the n-type cladding layer is provided,
An interface between the Fe-doped buffer layer and the optical waveguide layer is located closer to the semiconductor substrate than an interface between the light absorption layer and the Zn-doped p-type cladding layer, and the optical waveguide layer and the upper cladding layer The semiconductor optical integrated device according to appendix 1 or appendix 2, wherein the interface is located on the side farther from the semiconductor substrate than the interface between the light absorption layer and the Zn-doped p-type cladding layer.
(Appendix 4)
4. The semiconductor optical integrated device according to appendix 3, wherein the sum of the thickness of the Fe-doped buffer layer and the thickness of the optical waveguide layer is equal to or smaller than the thickness of the light absorption layer.
(Appendix 5)
5. The semiconductor optical integrated device according to any one of appendix 1 to appendix 4, wherein the semiconductor substrate is a high-resistance semiconductor substrate.
(Appendix 6)
The semiconductor substrate, the n-type cladding layer, the Zn-doped p-type cladding layer, and the upper cladding layer are made of InP, the light absorption layer is made of InGaAs, and the optical waveguide layer is made of InGaAsP. 5. The semiconductor optical integrated device according to any one of 5 above.
(Appendix 7)
Growing at least an n-type cladding layer, a light absorption layer, and a Zn-doped p-type cladding layer in order from the semiconductor substrate side on a semiconductor substrate having a (100) plane orientation of the main surface;
Removing a part of the Zn-doped p-type cladding layer or the light absorption layer to form a photodiode region having a side surface inclined in the [011] direction;
In the removed portion of the Zn-doped p-type cladding layer or the light absorption layer, a non-doped optical waveguide layer having a rising portion with respect to the side surface inclined in the [011] direction, and Fe is saturated in the (100) plane orientation And a step of sequentially growing the upper clad layer doped as described above.
(Appendix 8)
Before the step of growing the optical waveguide layer,
An Fe-doped buffer layer having the same III-V group composition as the n-type cladding layer and having a rising portion with respect to the side surface inclined in the [011] direction at the removal portion of the Zn-doped p-type cladding layer or light absorption layer 8. The method for manufacturing a semiconductor optical integrated device according to appendix 7, wherein the method includes a step of growing a semiconductor.

11 半導体基板
12 n型クラッド層
13 光吸収層
14 Znドープp型クラッド層
15 Znドープp型コンタクト層
16 フォトダイオード領域
17 光導波路層
18 上側クラッド層
19 光導波路領域
20 n側電極
21 p側電極
31 n型InP基板
32,52 n型InPクラッド層
33,53 i型InGaAs光吸収層
34,54 p型InPクラッド層
35,55 p型InGaAsコンタクト層
36,56 SiOマスク
37,58 InGaAsP光導波路層
38,59 InP上側クラッド層
39,60 InGaAsP層
40,61 SiOマスク
41,63 FeドープInP層
42,64 SiO
43,67 p側電極
44,68 n側電極
51 高抵抗InP基板
57 FeドープInPバッファ層
62 SiOマスク
65,66 開口部
71 InP基板
72 n型InPクラッド層
73 i型InGaAs光吸収層
74 p型InPクラッド層
75 p型InGaAsコンタクト層
76 i型InGaAsP光導波路層
77 i型InPクラッド層
78 n側電極
79 p側電極
80 n転層
11 Semiconductor substrate 12 n-type cladding layer 13 light absorption layer 14 Zn-doped p-type cladding layer 15 Zn-doped p-type contact layer 16 photodiode region 17 optical waveguide layer 18 upper cladding layer 19 optical waveguide region 20 n-side electrode 21 p-side electrode 31 n-type InP substrate 32, 52 n-type InP cladding layer 33, 53 i-type InGaAs light absorption layer 34, 54 p-type InP cladding layer 35, 55 p-type InGaAs contact layer 36, 56 SiO 2 mask 37, 58 InGaAsP optical waveguide Layers 38, 59 InP upper cladding layer 39, 60 InGaAsP layer 40, 61 SiO 2 mask 41, 63 Fe-doped InP layer 42, 64 SiO 2 film 43, 67 p-side electrode 44, 68 n-side electrode 51 High resistance InP substrate 57 Fe-doped InP buffer layer 62 SiO 2 mask 65, 6 opening 71 InP substrate 72 n-type InP cladding layer 73 i-type InGaAs light absorption layer 74 p-type InP cladding layer 75 p-type InGaAs contact layer 76 i-type InGaAsP optical waveguide layer 77 i-type InP cladding layer 78 n-side electrode 79 p Side electrode 80 n transition layer

Claims (5)

主面の面方位が(100)面の半導体基板上にn型クラッド層を介して形成され、(100)面に対して傾斜した側面を有するフォトダイオード領域と、
前記フォトダイオード領域の前記側面に対して[011]方向にバットジョイント結合した光導波路領域と
を有するIII-V族化合物半導体からなる半導体光集積素子であって、
前記フォトダイオード領域が、前記n型クラッド層上に前記n型クラッド層側から順に積層された光吸収層及びZnドープp型クラッド層を少なくとも有し、
前記光導波路領域が、前記n型クラッド層上に前記n型クラッド層側から順に積層された光導波路層及び上側クラッド層を少なくとも有し、
前記光導波路層は前記傾斜した側面に対する這い上がり部を有するとともに、前記光導波路層にFeが(100)面方位での飽和濃度以下にドープされており、且つ、前記上側クラッド層にFeが(100)面方位での飽和濃度以上にドープされていることを特徴とする半導体光集積素子。
A photodiode region having a side surface inclined with respect to the (100) plane, formed on the semiconductor substrate having a principal plane of (100) plane via an n-type cladding layer;
A semiconductor optical integrated device comprising a group III-V compound semiconductor having an optical waveguide region butt-jointed in the [011] direction to the side surface of the photodiode region,
The photodiode region has at least a light absorption layer and a Zn-doped p-type cladding layer stacked in order from the n-type cladding layer side on the n-type cladding layer,
The optical waveguide region has at least an optical waveguide layer and an upper cladding layer laminated on the n-type cladding layer sequentially from the n-type cladding layer side;
The optical waveguide layer has a rising portion with respect to the inclined side surface, Fe is doped in the optical waveguide layer to a saturation concentration or less in a (100) plane orientation, and Fe ( 100) A semiconductor optical integrated device characterized by being doped to a saturation concentration or more in the plane orientation.
前記光導波路層の下部に、前記n型クラッド層と同一のIII-V族組成からなるFeドープバッファ層を有し、
前記Feドープバッファ層と前記光導波路層との界面が、前記光吸収層と前記Znドープp型クラッド層との界面より前記半導体基板側に位置し、且つ、前記光導波路層と前記上側クラッド層との界面が、前記光吸収層と前記Znドープp型クラッド層との界面より前記半導体基板から離れた側に位置することを特徴とする請求項1に記載の半導体光集積素子。
Under the optical waveguide layer, an Fe-doped buffer layer having the same III-V group composition as the n-type cladding layer is provided,
An interface between the Fe-doped buffer layer and the optical waveguide layer is located closer to the semiconductor substrate than an interface between the light absorption layer and the Zn-doped p-type cladding layer, and the optical waveguide layer and the upper cladding layer 2. The semiconductor optical integrated device according to claim 1, wherein the interface is located on a side farther from the semiconductor substrate than the interface between the light absorption layer and the Zn-doped p-type cladding layer.
前記半導体基板が、高抵抗半導体基板であることを特徴とする請求項1乃または請求項2に記載の半導体光集積素子。   3. The semiconductor optical integrated device according to claim 1, wherein the semiconductor substrate is a high resistance semiconductor substrate. 前記半導体基板、前記n型クラッド層、前記Znドープp型クラッド層及び前記上側クラッド層がInPからなり、前記光吸収層がInGaAsからなり、前記光導波路層がInGaAsPからなることを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体光集積素子。   The semiconductor substrate, the n-type cladding layer, the Zn-doped p-type cladding layer, and the upper cladding layer are made of InP, the light absorption layer is made of InGaAs, and the optical waveguide layer is made of InGaAsP. The semiconductor optical integrated device according to any one of claims 1 to 3. 主面の面方位が(100)面の半導体基板上に、前記半導体基板側から順にn型クラッド層、光吸収層、及び、Znドープp型クラッド層を少なくとも成長する工程と、
前記Znドープp型クラッド層乃至前記光吸収層の一部を除去して[011]方向において(100)面に対して傾斜した側面を有するフォトダイオード領域を形成する工程と、
前記Znドープp型クラッド層乃至前記光吸収層の除去部に、前記傾斜した側面に対する這い上がり部を有するノンドープの光導波路層と、Feが(100)面方位での飽和濃度以上にドープされた上側クラッド層を順次成長する工程と
を有することを特徴とする半導体光集積素子の製造方法。
Growing at least an n-type cladding layer, a light absorption layer, and a Zn-doped p-type cladding layer in order from the semiconductor substrate side on a semiconductor substrate having a (100) plane orientation of the main surface;
Removing a part of the Zn-doped p-type cladding layer or the light absorption layer to form a photodiode region having a side surface inclined with respect to the (100) plane in the [011] direction;
The removal portion of the Zn-doped p-type cladding layer or the light absorption layer is doped with a non-doped optical waveguide layer having a rising portion with respect to the inclined side surface, and Fe more than a saturated concentration in the (100) plane orientation And a step of sequentially growing the upper clad layer.
JP2011252690A 2011-11-18 2011-11-18 Semiconductor optical integrated device and manufacturing method thereof Active JP5821560B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011252690A JP5821560B2 (en) 2011-11-18 2011-11-18 Semiconductor optical integrated device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011252690A JP5821560B2 (en) 2011-11-18 2011-11-18 Semiconductor optical integrated device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JP2013110207A true JP2013110207A (en) 2013-06-06
JP5821560B2 JP5821560B2 (en) 2015-11-24

Family

ID=48706697

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011252690A Active JP5821560B2 (en) 2011-11-18 2011-11-18 Semiconductor optical integrated device and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP5821560B2 (en)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015162576A (en) * 2014-02-27 2015-09-07 住友電気工業株式会社 Semiconductor optical integrated element and semiconductor optical integrated element manufacturing method
US10331007B2 (en) 2017-03-03 2019-06-25 Sumitomo Electric Device Innovations, Inc. Functional optical device that integrates optical waveguide with light-receiving element on semiconductor substrate
US10514516B2 (en) 2017-03-03 2019-12-24 Sumitomo Electric Device Innovations, Inc. Semiconductor optical device monolithically integrating optical waveguides with photodiodes having a shared bias pad and apparatus implementing the same
US10585239B2 (en) 2018-03-02 2020-03-10 Sumitomo Electric Device Innovations, Inc. Photodiode device monolithically integrating waveguide element with photodiode element type of optical waveguide
JP2021141112A (en) * 2020-03-02 2021-09-16 住友電工デバイス・イノベーション株式会社 Semiconductor light-receiving element
JP2021141111A (en) * 2020-03-02 2021-09-16 住友電工デバイス・イノベーション株式会社 Optical waveguide type light-receiving element
CN115132863A (en) * 2022-07-01 2022-09-30 中国科学院半导体研究所 Waveguide detector integrated chip and preparation method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06324226A (en) * 1993-05-11 1994-11-25 Furukawa Electric Co Ltd:The Waveguide device and its production
JP2000269538A (en) * 1999-03-15 2000-09-29 Furukawa Electric Co Ltd:The Waveguide type light receiving element and manufacture of the same
JP2002217446A (en) * 2001-01-15 2002-08-02 Fujitsu Ltd Optical semiconductor integrated device and method of manufacturing the same
JP2006066488A (en) * 2004-08-25 2006-03-09 Mitsubishi Electric Corp Semiconductor light receiving element and manufacturing method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06324226A (en) * 1993-05-11 1994-11-25 Furukawa Electric Co Ltd:The Waveguide device and its production
JP2000269538A (en) * 1999-03-15 2000-09-29 Furukawa Electric Co Ltd:The Waveguide type light receiving element and manufacture of the same
JP2002217446A (en) * 2001-01-15 2002-08-02 Fujitsu Ltd Optical semiconductor integrated device and method of manufacturing the same
JP2006066488A (en) * 2004-08-25 2006-03-09 Mitsubishi Electric Corp Semiconductor light receiving element and manufacturing method thereof

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015162576A (en) * 2014-02-27 2015-09-07 住友電気工業株式会社 Semiconductor optical integrated element and semiconductor optical integrated element manufacturing method
US9482834B2 (en) 2014-02-27 2016-11-01 Sumitomo Electric Industries, Ltd. Semiconductor optical device and method for producing semiconductor optical device
US10331007B2 (en) 2017-03-03 2019-06-25 Sumitomo Electric Device Innovations, Inc. Functional optical device that integrates optical waveguide with light-receiving element on semiconductor substrate
US10514516B2 (en) 2017-03-03 2019-12-24 Sumitomo Electric Device Innovations, Inc. Semiconductor optical device monolithically integrating optical waveguides with photodiodes having a shared bias pad and apparatus implementing the same
US10585239B2 (en) 2018-03-02 2020-03-10 Sumitomo Electric Device Innovations, Inc. Photodiode device monolithically integrating waveguide element with photodiode element type of optical waveguide
US10921516B2 (en) 2018-03-02 2021-02-16 Sumitomo Electric Device Innovations, Inc. Photodiode device monolithically integrating waveguide element with photodiode element type of optical waveguide
JP2021141112A (en) * 2020-03-02 2021-09-16 住友電工デバイス・イノベーション株式会社 Semiconductor light-receiving element
JP2021141111A (en) * 2020-03-02 2021-09-16 住友電工デバイス・イノベーション株式会社 Optical waveguide type light-receiving element
US11552206B2 (en) 2020-03-02 2023-01-10 Sumitomo Electric Device Innovations, Inc. Optical waveguide type photodetector
JP7294572B2 (en) 2020-03-02 2023-06-20 住友電工デバイス・イノベーション株式会社 Optical waveguide photodetector
JP7302775B2 (en) 2020-03-02 2023-07-04 住友電工デバイス・イノベーション株式会社 Semiconductor light receiving element
US11757052B2 (en) 2020-03-02 2023-09-12 Sumitomo Electric Device Innovations, Inc. Semiconductor light receiving element with mesa type photodiode structure
CN115132863A (en) * 2022-07-01 2022-09-30 中国科学院半导体研究所 Waveguide detector integrated chip and preparation method thereof

Also Published As

Publication number Publication date
JP5821560B2 (en) 2015-11-24

Similar Documents

Publication Publication Date Title
JP5821560B2 (en) Semiconductor optical integrated device and manufacturing method thereof
JP7267370B2 (en) Optical semiconductor device, optical module, and method for manufacturing optical semiconductor device
JP2008053649A (en) Buried semiconductor laser
US9482834B2 (en) Semiconductor optical device and method for producing semiconductor optical device
JP2007324474A (en) Optical integrated element and manufacturing method therefor
JP5170869B2 (en) Optical semiconductor device and method for manufacturing optical semiconductor device
US6556605B1 (en) Method and device for preventing zinc/iron interaction in a semiconductor laser
JP5314435B2 (en) Integrated optical device and manufacturing method thereof
JPS6080292A (en) Semiconductor laser
JP2007299882A (en) Semiconductor opto-electrical element
JP2005286192A (en) Optically integrated device
JP2018054727A (en) Semiconductor optical element and manufacturing method of the same
JP2006091880A (en) Method and apparatus for low parasitic capacitance butt-joint passive waveguide connected to active structure
JP5957856B2 (en) Semiconductor integrated device
JP2019192879A (en) Optical semiconductor element, manufacturing method thereof, photonic integrated semiconductor element, and manufacturing method thereof
JP2009182234A (en) Manufacturing method of integrated optical semiconductor device, and the integrated optical semiconductor device
JP2018139264A (en) Optical semiconductor element and method for manufacturing the same
JP2002314196A (en) Compound semiconductor and semiconductor optical device
JP2009059919A (en) Optical semiconductor device and method of manufacturing the same
JP5205901B2 (en) Semiconductor laser device manufacturing method and semiconductor laser device
JP5906593B2 (en) Manufacturing method of optical semiconductor integrated device
JP5957855B2 (en) Semiconductor integrated device
JP4164248B2 (en) Semiconductor element, manufacturing method thereof, and semiconductor optical device
JP4569311B2 (en) Manufacturing method of semiconductor laser
JP2010109215A (en) Semiconductor optical integrated device and method of manufacturing the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140805

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150520

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150630

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150806

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150908

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150921

R150 Certificate of patent or registration of utility model

Ref document number: 5821560

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150