JP2013102237A - Particle adhesion restraining method and substrate processing device - Google Patents
Particle adhesion restraining method and substrate processing device Download PDFInfo
- Publication number
- JP2013102237A JP2013102237A JP2013038441A JP2013038441A JP2013102237A JP 2013102237 A JP2013102237 A JP 2013102237A JP 2013038441 A JP2013038441 A JP 2013038441A JP 2013038441 A JP2013038441 A JP 2013038441A JP 2013102237 A JP2013102237 A JP 2013102237A
- Authority
- JP
- Japan
- Prior art keywords
- power
- plasma
- electron density
- substrate
- power source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000002245 particle Substances 0.000 title claims abstract description 75
- 239000000758 substrate Substances 0.000 title claims abstract description 75
- 238000000034 method Methods 0.000 title claims abstract description 54
- 230000000452 restraining effect Effects 0.000 title abstract 3
- 230000008569 process Effects 0.000 claims description 36
- 238000009832 plasma treatment Methods 0.000 claims description 8
- 230000001629 suppression Effects 0.000 claims description 6
- 238000011282 treatment Methods 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 abstract description 30
- 239000007789 gas Substances 0.000 description 20
- 230000005684 electric field Effects 0.000 description 17
- 230000006870 function Effects 0.000 description 14
- 238000006243 chemical reaction Methods 0.000 description 12
- 230000000052 comparative effect Effects 0.000 description 10
- 238000005513 bias potential Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 230000005484 gravity Effects 0.000 description 8
- 230000007423 decrease Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 239000003507 refrigerant Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 230000004308 accommodation Effects 0.000 description 4
- 230000006399 behavior Effects 0.000 description 3
- 238000001816 cooling Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 239000013598 vector Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical group [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000000498 cooling water Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
Description
本発明は、パーティクル付着抑制方法及び基板処理装置に関し、特に、バイアス電力が印加される載置台に載置された基板にプラズマ処理を施す基板処理装置におけるパーティクル付着抑制方法に関する。 The present invention relates to a particle adhesion suppression method and a substrate processing apparatus, and more particularly to a particle adhesion suppression method in a substrate processing apparatus that performs plasma processing on a substrate mounted on a mounting table to which bias power is applied.
基板としての半導体ウエハ(以下、単に「ウエハ」という。)を収容する収容室と、該収容室内に配置されてウエハを載置する載置台とを備える基板処理装置では、ウエハにプラズマ処理を施す際、収容室内にプラズマを生じさせ、且つ載置台にバイアス電力を印加させることによって載置台に載置されたウエハへプラズマ(電子や陽イオン)を引きこむ。 In a substrate processing apparatus including a storage chamber for storing a semiconductor wafer (hereinafter simply referred to as a “wafer”) as a substrate and a mounting table placed in the storage chamber for mounting the wafer, plasma processing is performed on the wafer. At this time, plasma (electrons and positive ions) is drawn into the wafer placed on the mounting table by generating plasma in the accommodation chamber and applying bias power to the mounting table.
通常、ウエハから半導体デバイスが製造されるが、プラズマ処理中に収容室内のパーティクルがウエハに付着すると半導体デバイスに欠陥が生じるために、従来より、プラズマ処理前に収容室内からパーティクルを除去する技術が幾つか開発されている。 Usually, a semiconductor device is manufactured from a wafer. However, if particles in the accommodation chamber adhere to the wafer during plasma processing, the semiconductor device is defective. Therefore, there is a conventional technique for removing particles from the accommodation chamber before plasma processing. Some have been developed.
ところが、収容室内に配置された構成部品の一部が摩耗する等してプラズマ処理中にもパーティクルが発生することがあり、これらのパーティクルは正や負に帯電する。一方、プラズマ処理後にプラズマが消滅するとウエハには負の自己バイアス電位が生じる。したがって、プラズマ処理後に正に帯電したパーティクルが静電気力によってウエハに引き寄せられて付着する虞がある。 However, particles may be generated during plasma processing due to wear of some of the components arranged in the storage chamber, and these particles are positively or negatively charged. On the other hand, when the plasma disappears after the plasma processing, a negative self-bias potential is generated on the wafer. Therefore, there is a possibility that particles that are positively charged after the plasma treatment are attracted to and attached to the wafer by electrostatic force.
そこで、ウエハに複数のプラズマ処理を施す際、これら複数のプラズマ処理を間をおかずに実行してプラズマを生じさせ続けることによってウエハに自己バイアス電位が生じるのを防止し、正に帯電したパーティクルがウエハに引き寄せられるのを防止する技術が開発されている(例えば、特許文献1参照。)。 Therefore, when a plurality of plasma treatments are performed on the wafer, the plurality of plasma treatments are performed without interruption to keep generating plasma, thereby preventing the wafer from generating a self-bias potential, and positively charged particles A technique for preventing the wafer from being attracted has been developed (see, for example, Patent Document 1).
また、負に帯電したパーティクルPには、プラズマ処理中、図4(A)に示すように、主として重力FG、載置台に印加されたバイアス電力に起因する電界から受ける力FE、及び収容室内を流れるガスの粘性力Fnが作用する。 Further, the negatively charged particles P are mainly subjected to gravitational force F G , force F E received from an electric field caused by bias power applied to the mounting table, and accommodation during the plasma processing, as shown in FIG. viscous force F n of the gas flowing through the chamber to act.
載置台100にはバイアス電源101からバイアス電力が印加されて負のバイアス電位が生じるため、載置台100が下部電極の場合、重力FGと電界から受ける力FEは互いに反対方向に作用する。パーティクルPが載置台100から或る程度離れると重力FGと電界から受ける力FEはほぼ等しくなるため、パーティクルPはそこに留まり、ガスの粘性力Fnにより、図中破線で示すようにウエハW上においてシース102の境界面近傍を漂う(図4(B))。
Since the bias power from the
しかしながら、プラズマ処理後、バイアス電源101からのバイアス電力の印加が終了するとパーティクルPには電界から受ける力FEが作用しなくなるため、図4(C)に示すように、重力FGによって落下してウエハWに付着するという問題がある。
However, after the plasma treatment, no longer a force F E received from the field in the application of the bias power from the
本発明の目的は、基板へのパーティクルの付着を抑制することができるパーティクル付着抑制方法及び基板処理装置を提供することにある。 An object of the present invention is to provide a particle adhesion suppressing method and a substrate processing apparatus capable of suppressing particle adhesion to a substrate.
上記目的を達成するために、請求項1記載のパーティクル付着抑制方法は、基板を収容し且つ内部にプラズマが生じる収容室と、前記収容された基板を載置する載置台と、該載置台に前記プラズマを引き込むためのバイアス電力を印加する第1の電源と、前記基板上の電子密度を制御するための電子密度制御電力を印加する第2の電源と、前記載置台に対向する対向電極とを備え、前記第2の電源は前記対向電極に直流電力を印加する基板処理装置におけるパーティクル付着抑制方法であって、前記プラズマによる処理の終了後における0.5秒乃至1.0秒において、前記第2の電源は、前記基板上の電子密度が前記プラズマによる処理時の電子密度よりも低くなるように、前記電子密度制御電力を制御する電子密度下降ステップを有し、前記電子密度下降ステップにおいて、前記第1の電源は前記バイアス電力の印加を維持し、前記第2の電源は前記直流電力を前記プラズマによる処理時の前記直流電力よりも低下させることを特徴とする。 In order to achieve the above object, a particle adhesion suppressing method according to claim 1 includes a storage chamber for storing a substrate and generating plasma therein, a mounting table for mounting the stored substrate, and a mounting table. A first power source for applying a bias power for drawing the plasma; a second power source for applying an electron density control power for controlling the electron density on the substrate; and a counter electrode facing the mounting table. And the second power source is a particle adhesion suppressing method in a substrate processing apparatus that applies DC power to the counter electrode, wherein 0.5 second to 1.0 second after completion of the plasma processing, The second power source has an electron density lowering step for controlling the electron density control power so that the electron density on the substrate is lower than the electron density at the time of processing by the plasma, In the step of decreasing the electron density, the first power source maintains the application of the bias power, and the second power source reduces the DC power to be lower than the DC power during the plasma processing. .
請求項2記載のパーティクル付着抑制方法は、請求項1記載のパーティクル付着抑制方法において、前記第2の電源は、前記直流電力に加えて前記バイアス電力の周波数よりも高い周波数の高周波電力を印加し、前記電子密度下降ステップにおいて、前記第2の電源は、さらに、前記高周波電力を前記プラズマによる処理時の前記高周波電力よりも低下させることを特徴とする。 The particle adhesion suppression method according to claim 2 is the particle adhesion suppression method according to claim 1, wherein the second power source applies high-frequency power having a frequency higher than the frequency of the bias power in addition to the DC power. In the electron density lowering step, the second power supply further reduces the high-frequency power to be lower than the high-frequency power at the time of processing with the plasma.
請求項3記載のパーティクル付着抑制方法は、請求項2記載のパーティクル付着抑制方法において、前記電子密度下降ステップにおいて、前記第2の電源は、前記高周波電力を前記プラズマによる処理時の前記高周波電力の40%以下まで低下させることを特徴とする。 The particle adhesion suppressing method according to claim 3 is the particle adhesion suppressing method according to claim 2, wherein in the electron density lowering step, the second power source converts the high-frequency power into the high-frequency power during processing by the plasma. It is characterized by being reduced to 40% or less.
上記目的を達成するために、請求項4記載の基板処理装置は、基板を収容し且つ内部にプラズマが生じる収容室と、前記収容された基板を載置する載置台と、該載置台に前記プラズマを引き込むためのバイアス電力を印加する第1の電源と、前記基板上の電子密度を制御するための電子密度制御電力を印加する第2の電源と、前記載置台に対向する対向電極とを備え、前記第2の電源は前記対向電極に直流電力を印加する基板処理装置において、前記第2の電源は、前記プラズマによる処理の終了後における0.5秒乃至1.0秒において、前記基板上の電子密度が前記プラズマによる処理時の電子密度よりも低くなるように、前記電子密度制御電力を制御し、前記0.5秒乃至1.0秒において、前記第1の電源は前記バイアス電力の印加を維持し、前記第2の電源は前記直流電力を前記プラズマによる処理時の前記直流電力よりも低下させることを特徴とする。 In order to achieve the above object, a substrate processing apparatus according to a fourth aspect of the present invention includes a storage chamber for storing a substrate and generating plasma therein, a mounting table for mounting the stored substrate, and a mounting table on the mounting table. A first power source for applying a bias power for drawing plasma, a second power source for applying an electron density control power for controlling the electron density on the substrate, and a counter electrode facing the mounting table. The second power source is a substrate processing apparatus for applying DC power to the counter electrode, and the second power source is the substrate in 0.5 to 1.0 seconds after the plasma processing is completed. The electron density control power is controlled so that the upper electron density is lower than the electron density at the time of processing by the plasma, and the first power source is the bias power in the period from 0.5 second to 1.0 second. Application of Maintaining said second power source is characterized in that to lower than the DC power during the treatment the DC power by the plasma.
請求項5記載の基板処理装置は、請求項4記載の基板処理装置において、前記電子密度制御電力はプラズマを生成するための電力であり、前記電子密度制御電力が印加されて前記プラズマが生成される第1の領域と前記プラズマを用いて前記基板に処理を施す第2の領域とが同一又は隣接することを特徴とする。 The substrate processing apparatus according to claim 5 is the substrate processing apparatus according to claim 4, wherein the electron density control power is power for generating plasma, and the electron density control power is applied to generate the plasma. The first region and the second region where the substrate is processed using the plasma are the same or adjacent to each other.
請求項6記載の基板処理装置は、請求項4又は5記載の基板処理装置において、前記第2の電源は、前記直流電力に加えて前記バイアス電力の周波数よりも高い周波数の高周波電力を印加し、前記0.5秒乃至1.0秒において、前記第2の電源は、さらに、前記高周波電力を前記プラズマによる処理時の前記高周波電力よりも低下させることを特徴とする。 The substrate processing apparatus according to claim 6 is the substrate processing apparatus according to claim 4 or 5, wherein the second power source applies high-frequency power having a frequency higher than the frequency of the bias power in addition to the DC power. In the period from 0.5 second to 1.0 second, the second power supply further reduces the high-frequency power to be lower than the high-frequency power during the treatment with the plasma.
請求項7記載の基板処理装置は、請求項6記載の基板処理装置において、前記0.5秒乃至1.0秒において、前記第2の電源は、前記高周波電力を前記プラズマによる処理時の前記高周波電力の40%以下まで低下させることを特徴とする。 The substrate processing apparatus according to claim 7 is the substrate processing apparatus according to claim 6, wherein the second power source is configured to perform the high-frequency power during the processing with the plasma during the 0.5 second to 1.0 second. The high frequency power is reduced to 40% or less.
本発明によれば、プラズマを用いた処理の終了後における0.5秒乃至1.0秒において、基板上の電子密度がプラズマを用いた処理時の電子密度よりも低くなり、バイアス電力の印加が維持される。電子密度が0.5秒乃至1.0秒において低くなると、載置台に印加されるバイアス電力に起因する負のバイアス電位が急激に低下し、基板上を漂うパーティクルが電界から受ける力は急激に大きくなるため、重力と電界から受ける力のバランスが崩れ、パーティクルは電界から受ける力によって基板上から取り除かれる。その結果、基板へのパーティクルの付着を抑制することができる。 According to the present invention, the electron density on the substrate becomes lower than the electron density at the time of processing using plasma after 0.5 to 1.0 second after the processing using plasma, and the application of bias power is performed. Is maintained. When the electron density is lowered in 0.5 seconds to 1.0 seconds, the negative bias potential due to the bias power applied to the mounting table rapidly decreases, and the force that the particles floating on the substrate receive from the electric field rapidly Since the force increases, the balance between the force received from the gravity and the electric field is lost, and the particles are removed from the substrate by the force received from the electric field. As a result, the adhesion of particles to the substrate can be suppressed.
また、本発明によれば、載置台に対向する対向電極に印加される直流電力がプラズマを用いた処理時の直流電力よりも低下する。直流電力が低下すると対向電極からの二次電子の放出が抑制されて基板上の電子密度がプラズマを用いた処理時の電子密度よりも確実に低くなる。その結果、基板上を漂うパーティクルが電界から受ける力は確実に大きくなるため、該パーティクルは電界から受ける力によって基板上から確実に取り除かれる。 In addition, according to the present invention, the DC power applied to the counter electrode facing the mounting table is lower than the DC power during processing using plasma. When the direct current power is reduced, the emission of secondary electrons from the counter electrode is suppressed, and the electron density on the substrate is surely lower than the electron density during processing using plasma. As a result, since the force that the particles floating on the substrate receive from the electric field is reliably increased, the particles are reliably removed from the substrate by the force received from the electric field.
以下、本発明の実施の形態について図面を参照しながら説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図1は、本実施の形態に係る基板処理装置の構成を概略的に示す断面図である。この基板処理装置はウエハにドライエッチング処理を施すように構成されている。 FIG. 1 is a cross-sectional view schematically showing a configuration of a substrate processing apparatus according to the present embodiment. The substrate processing apparatus is configured to perform a dry etching process on a wafer.
図1において、基板処理装置10は、例えば、直径が300mmのウエハWを収容するチャンバ11(収容室)を有し、該チャンバ11内には半導体デバイス用のウエハWを載置する円柱状のサセプタ12(載置台)が配置されている。また、基板処理装置10では、チャンバ11の内側壁とサセプタ12の側面とによって、サセプタ12上方のガスをチャンバ11の外へ排出する流路として機能する側方排気路13が形成される。この側方排気路13の途中には排気プレート14が配置される。
In FIG. 1, a
排気プレート14は多数の孔を有する板状部材であり、チャンバ11内部を上部と下部に仕切る仕切り板として機能する。排気プレート14によって仕切られたチャンバ11内部の上部(以下、「反応室」という。)17にはプラズマが生じる。また、チャンバ11内部の下部(以下、「排気室(マニホールド)」という。)18にはチャンバ11内のガスを排出する排気管16が接続される。排気プレート14は反応室17に生じるプラズマを捕捉又は反射してマニホールド18への漏洩を防止する。
The
排気管16にはTMP(Turbo Molecular Pump)及びDP(Dry Pump)(ともに図示しない)が接続され、これらのポンプはチャンバ11内を真空引きして減圧する。具体的には、DPはチャンバ11内を大気圧から中真空状態(例えば、1.3×10Pa(0.1Torr)以下)まで減圧し、TMPはDPと協働してチャンバ11内を中真空状態より低い圧力である高真空状態(例えば、1.3×10−3Pa(1.0×10−5Torr)以下)まで減圧する。なお、チャンバ11内の圧力はAPCバルブ(図示しない)によって制御される。
A TMP (Turbo Molecular Pump) and a DP (Dry Pump) (both not shown) are connected to the
チャンバ11内のサセプタ12には第1の高周波電源19(第1の電源)が第1の整合器20を介して接続され、且つ電子密度制御機能を有する第2の電源を単独又は後述の第2の直流電源15と協働して構成する第2の高周波電源31が第2の整合器30を介して接続されており、第1の高周波電源19は比較的低い周波数、例えば、3.2MHzの高周波電力である、サセプタ12にプラズマを引き込むためのバイアス電力をサセプタ12に印加し、第2の高周波電源31は比較的高い周波数、例えば、40MHzの高周波電力である、プラズマを生成するための電力(電子密度制御電力)(以下、「プラズマ生成電力」という。)をサセプタ12に印加する。これにより、サセプタ12は下部電極として機能する。
A first high frequency power source 19 (first power source) is connected to the
サセプタ12の上部には、静電電極板21を内部に有する静電チャック22が配置されている。静電チャック22は或る直径を有する下部円板状部材の上に、該下部円板状部材より直径の小さい上部円板状部材を重ねた形状を呈する。なお、静電チャック22はセラミックスで構成されている。
An
静電チャック22では、静電電極板21に第1の直流電源23が接続されている。静電電極板21に正の直流電圧が印加されると、ウエハWにおける静電チャック22側の面(以下、「裏面」という。)には負の電位が生じて静電電極板21及びウエハWの裏面の間に電位差が生じ、該電位差に起因するクーロン力又はジョンソン・ラーベック力により、ウエハWは静電チャック22における上部円板状部材の上において吸着保持される。
In the
また、静電チャック22には、吸着保持されたウエハWを囲うように、リング状部材であるフォーカスリング24が載置される。フォーカスリング24は、導電体、例えば、ウエハWを構成する材料と同じ単結晶シリコンによって構成される。フォーカスリング24は導電体からなるので、プラズマの分布域をウエハW上だけでなく該フォーカスリング24上まで拡大してウエハWの周縁部上におけるプラズマの密度を該ウエハWの中央部上におけるプラズマの密度と同程度に維持する。これにより、ウエハWの全面に施されるドライエッチング処理の均一性を維持することができる。
Further, a
サセプタ12の内部には、例えば、円周方向に延在する環状の冷媒室25が設けられる。この冷媒室25には、チラーユニット(図示しない)から冷媒用配管26を介して低温の冷媒、例えば、冷却水やガルデン(登録商標)が循環供給される。該低温の冷媒によって冷却されたサセプタ12は静電チャック22を介してウエハW及びフォーカスリング24を冷却する。
Inside the
静電チャック22における上部円板状部材の上面のウエハWが吸着保持される部分(以下、「吸着面」という。)には、複数の伝熱ガス供給孔27が開口している。これら複数の伝熱ガス供給孔27は、伝熱ガス供給ライン28を介して伝熱ガス供給部(図示しない)に接続され、該伝熱ガス供給部は伝熱ガスとしてのヘリウム(He)ガスを、伝熱ガス供給孔27を介して吸着面及びウエハWの裏面の間隙に供給する。吸着面及びウエハWの裏面の間隙に供給されたヘリウムガスはウエハWの熱を静電チャック22に効果的に伝達する。
A plurality of heat transfer gas supply holes 27 are opened in a portion where the wafer W on the upper surface of the upper disk-shaped member of the
チャンバ11の天井部には、サセプタ12と対向するようにシャワーヘッド29が配置されている。シャワーヘッド29は、多数のガス穴32を有する導電性の円板状部材である上部電極33(対向電極)と、該上部電極33を着脱可能に釣支するクーリングプレート34と、該クーリングプレート34を覆う蓋体35とを有する。該クーリングプレート34の内部にはバッファ室36が設けられ、このバッファ室36には処理ガス導入管37が接続されている。また、上部電極33には電子密度制御機能を有する第2の電源を単独又は第2の高周波電源31と協働して構成する第2の直流電源15が接続され、第2の直流電源15は上部電極33に直流電力(電子密度制御電力)を印加する。
A
基板処理装置10では、処理ガス導入管37からバッファ室36へ供給された処理ガスがガス穴32を介して反応室17内部へ導入され、該導入された処理ガスは、第2の高周波電源31からサセプタ12を介して反応室17内部へ印加されたプラズマ生成電力によって励起されてプラズマとなる。該プラズマ中の陽イオンは、サセプタ12に印加されるバイアス電力に起因する負のバイアス電位によってサセプタ12に載置されたウエハWに向けて引きこまれ、該ウエハWにドライエッチング処理を施す。
In the
基板処理装置10では、ドライエッチング処理の間、第2の直流電源15が上部電極33に負の直流電力を印加し、上部電極33は二次電子を放出する。この放出される二次電子の量は上部電極33に印加される直流電力の値に左右されるため、第2の直流電源15は印加する直流電力の値を変化させることによって反応室17内部における電子密度、特に、ウエハW上における電子密度を制御することができる。また、プラズマの生成量は反応室17内部へ印加されるプラズマ生成電力の値に左右されるため、第2の高周波電源31も印加するプラズマ生成電力の値を変化させることによって反応室17内部における電子密度、特に、ウエハW上における電子密度を制御することができる。
In the
上述した基板処理装置10の各構成部品、例えば、第1の高周波電源19、第2の高周波電源31や第2の直流電源15の動作は、基板処理装置10が備える制御部(図示しない)のCPUがドライエッチング処理に対応するプログラムに応じて制御する。
The operation of each component of the
ところで、上述したように、基板処理装置10ではドライエッチング処理中にウエハW上おいて負に帯電したパーティクルがシースの境界面近傍を漂う。これらのパーティクルはドライエッチング処理終了後、第1の高周波電源19からのバイアス電力の印加が終了すると重力によって落下してウエハWに付着する虞があるため、バイアス電力の印加が終了するまでにウエハW上から除去する必要がある。
By the way, as described above, in the
本実施の形態では、これに対応して、電界から受ける力FEを用いて負に帯電したパーティクルをウエハW上から除去する。具体的には、増加した電界から受ける力FEをパーティクルへ衝撃的に作用させることによってパーティクルをウエハW上から弾き飛ばす。 In this embodiment, in response to this, the charged particles negatively removed from the wafer W with a force F E which receives from the electric field. Specifically, flick particles from the wafer W by impulsively a force F E received from increased electric field to the particles.
図2は、本実施の形態に係るパーティクル付着抑制方法としての電源制御シーケンスを示すチャート図である。 FIG. 2 is a chart showing a power supply control sequence as a particle adhesion suppressing method according to the present embodiment.
図2において、基板処理装置10におけるドライエッチング処理の間(時間Tまでの間)、第2の高周波電源31は40MHzのプラズマ生成電力を2700Wでサセプタ12に印加し、第1の高周波電源19は3.2MHzのバイアス電力を4500Wでサセプタ12に印加し、さらに、第2の直流電源15は直流電力を−300Vで上部電極33に印加する。
In FIG. 2, during the dry etching process (up to time T) in the
次いで、ドライエッチング処理の終了後、第2の直流電源15は直ちに直流電力の印加を終了し、続く所定の短時間(Δt)に亘って第2の高周波電源31はプラズマ生成電力を200Wまで低下させてその印加を維持する。第2の直流電源15からの直流電力の印加が終了すると二次電子の放出が停止し、プラズマ生成電力が低下するとプラズマの生成が抑制される。その結果、反応室17内部の電子密度、特に、ウエハW上の電子密度がドライエッチング処理時の電子密度よりも低くなる。一方、所定の短時間(Δt)の間、第1の高周波電源19は4500Wのバイアス電力の印加を維持する。
Next, after the dry etching process is completed, the second
図3は、ウエハ上の電子密度が低下した際のパーティクルの挙動を説明するための図であり、図3(A)はパーティクルに作用する各力のベクトルを示す図であり、図3(B)はウエハ上からのパーティクルの除去の様子を説明するための図である。 FIG. 3 is a diagram for explaining the behavior of particles when the electron density on the wafer is lowered, and FIG. 3A is a diagram showing vectors of forces acting on the particles, and FIG. () Is a diagram for explaining how particles are removed from the wafer.
電子密度が低くなるとプラズマ中における静電遮蔽の効果が弱くなるため、サセプタ12における負のバイアス電位の影響が大きくなり、図3(A)に示すように、パーティクルPが電界から受ける力FEが急激に大きくなる。このとき、電界から受ける力FEが重力FGよりも遙かに大きくなり、重力FGと電界から受ける力FEのバランスが崩れ、パーティクルPは電界から受ける力FEによってウエハW上から取り除かれる。
When the electron density is lowered, the effect of electrostatic shielding in the plasma is weakened, and therefore the influence of the negative bias potential on the
また、上述したように、ウエハW上における電子密度の低下は所定の短時間に発生するため、増加した電界から受ける力FEはパーティクルPへ衝撃的に作用し、パーティクルPはウエハW上から弾き飛ばされる。なお、このとき、パーティクルPにはウエハWの表面に沿って流れる若干のガスの粘性力Fnが作用するため、パーティクルPはウエハWの表面に対して垂直上方へ弾き飛ばされるのではなく、ウエハWの表面に対して斜め上方へ弾き飛ばされる(図3(B))。したがって、弾き飛ばされたパーティクルPが再度ウエハWへ向けて降下してくることは殆どない。 As described above, because a reduction in electron density on the wafer W is generated in a predetermined short time, the force F E received from increased electric field impulsively act to the particles P, the particles P from the wafer W Played away. At this time, the particles P for viscous force F n of some gas flowing along the surface of the wafer W is applied, the particles P, instead of being flicked vertically upwards to the surface of the wafer W, It is flipped off obliquely upward with respect to the surface of the wafer W (FIG. 3B). Therefore, the blown-off particles P hardly fall toward the wafer W again.
次いで、所定の短時間経過後(T+Δt後)、第2の高周波電源31は直ちにプラズマ生成電力の印加を終了するとともに、第1の高周波電源19はバイアス電力の印加を終了し、その後、本シーケンスを終了する。
Next, after the elapse of a predetermined short time (after T + Δt), the second high-
プラズマ生成電力の変化に応答してウエハW上の電子密度が変化するためにはある程度の応答時間が必要であり、プラズマ生成電力を低下させる時間が0.5秒よりも短いとウエハW上の電子密度が十分に低下しない。また、プラズマ生成電力を変化させた後、該変化した状態を1.0秒以上維持すると、ウエハW上から弾き飛ばされたパーティクルPとは別の、新たに発生したパーティクルがウエハW上に到達して該ウエハW上を漂い始める。したがって、上述した電源制御シーケンスでは、プラズマ生成電力を低下させる所定の短時間を0.5秒乃至1.0秒に設定する。 In order to change the electron density on the wafer W in response to the change in the plasma generation power, a certain response time is required, and if the time for reducing the plasma generation power is shorter than 0.5 seconds, The electron density does not decrease sufficiently. Further, after the plasma generation power is changed, if the changed state is maintained for 1.0 second or more, newly generated particles different from the particles P blown off from the wafer W reach the wafer W. Then, it begins to drift on the wafer W. Therefore, in the power supply control sequence described above, the predetermined short time for reducing the plasma generation power is set to 0.5 seconds to 1.0 seconds.
上述した電源制御シーケンスにおいてパーティクルPの取り除きには電子密度の変化が大きく影響するため、基板処理装置10は処理室17内部の電子密度を測定する機器(図示しない)を備える。
In the power supply control sequence described above, removal of the particles P is greatly affected by a change in electron density. Therefore, the
図2の電源制御シーケンスによれば、ドライエッチング処理の終了後、直ちに上部電極33への直流電力の印加が終了されるとともに、続く0.5秒乃至1.0秒の間に亘ってサセプタ12へ印加されるプラズマ生成電力が2700Wから200Wまで低下されて維持されるが、サセプタ12へ印加されるバイアス電力は4500Wのまま維持される。プラズマ生成電力が低下するとプラズマの生成が抑制され、上記直流電力の印加が終了すると上部電極33からの二次電子の放出が停止するため、ウエハW上の電子密度がドライエッチング処理時の電子密度よりも確実に低くなる。そして、短期間である0.5秒乃至1.0秒の間において、ウエハW上の電子密度が低くなると、サセプタ12に印加されるバイアス電力に起因する負のバイアス電位が急激に低下し、ウエハW上を漂うパーティクルPが電界から受ける力FEは急激に大きくなるため、重力FGと電界から受ける力FEのバランスが急速に崩れるとともに、パーティクルPに電界から受ける力FEが衝撃的に作用する。その結果、パーティクルPはウエハW上から弾き飛ばされ、もって、ウエハWへのパーティクルPの付着を抑制することができる。
According to the power supply control sequence shown in FIG. 2, the application of DC power to the
上述した図2の電源制御シーケンスでは、ドライエッチング処理の終了後、直流電力の印加が終了されるとともに、プラズマ生成電力が低下されたが、直流電力の印加終了のみを実行してもよく、又はプラズマ生成電力の低下のみを実行してもよい。いずれの場合もウエハW上の電子密度がドライエッチング処理時の電子密度よりも低くなるため、パーティクルPが電界から受ける力FEを確実に大きくすることができ、もって、パーティクルPをウエハW上から確実に取り除くことができる。特に、直流電力の印加を終了すると直ちに二次電子の放出が中断するため、電子密度の制御の応答性の観点からは直流電力の印加終了を実行するのが好ましい。 In the power supply control sequence of FIG. 2 described above, after the dry etching process is finished, the application of DC power is finished and the plasma generation power is reduced, but only the application of DC power may be finished, or Only a reduction in plasma generation power may be performed. Since the electron density on the wafer W in any case is lower than the electron density of the dry etching process, particles P can be reliably increased force F E received from the field, with, the particles P on the wafer W Can be reliably removed from. In particular, since the emission of secondary electrons is interrupted immediately after the application of the DC power is completed, it is preferable to execute the application of the DC power from the viewpoint of responsiveness in controlling the electron density.
また、直流電力の印加終了を実行する代わりに、直流電力の低下を実行してもよい。この場合、上部電極33からの二次電子の放出が抑制されてウエハW上の電子密度をドライエッチング処理時の電子密度よりも低くすることができる。
Further, instead of executing the application end of the DC power, the DC power may be reduced. In this case, emission of secondary electrons from the
上述した図2の電源制御シーケンスでは、直流電力の印加終了やプラズマ生成電力の低下を実行したが、ドライエッチング処理の終了後、印加される直流電力やプラズマ生成電力を変化させることなく、印加されるバイアス電力を増加させてもよい。この場合、バイアス電力の増加に起因してサセプタ12における負のバイアス電位が低下し(但し、電位差の絶対値は増加し)、パーティクルPが電界から受ける力FEを大きくすることができる。 In the power supply control sequence of FIG. 2 described above, the application of DC power and the decrease of plasma generation power are executed. However, after the dry etching process is completed, the DC power and plasma generation power applied are not changed. The bias power may be increased. In this case, due to the increase of the bias power reduces the negative bias potential in the susceptor 12 (however, the absolute value of the potential difference is increased), it is possible to particles P to increase the force F E which receives from the electric field.
上述した基板処理装置10では、プラズマ生成電力が印加されてプラズマが生成される領域である反応室17(第1の領域)が、プラズマを用いてウエハWに処理を施す領域であるウエハW上の空間(第2の領域)を含むため、プラズマ生成電力の低下の影響をウエハW上の空間に直ちに反映させることができる。その結果、ウエハW上の電子密度を迅速
に低下させることができる。
In the
また、上述した基板処理装置10では、プラズマ生成電力が印加されてプラズマ生成される領域(以下、「プラズマ生成領域」という。)が、プラズマを用いてウエハWに処理を施す領域(以下、「処理領域」という。)を含んでいたが、プラズマ生成領域と処理領域は少なくとも隣接していればよく、この場合も、プラズマ生成領域におけるプラズマ生成電力の低下の影響を処理領域に直ちに反映させることができるため、処理領域に含まれるウエハW上の空間における電子密度を迅速に低下させることができる。すなわち、図2の電源制御シーケンスは、上述した基板処理装置10のような平行平板エッチング装置だけでなく、例えば、ECR(Electron Cyclotron Resonance)スパッタ装置やICP(Inductive Coupling Plasma)装置、特に、TCP(Transformer Coupling Plasma)装置にも適用することができる。
Further, in the
さらに、上述した基板処理装置10では、プラズマ生成電力がサセプタ12に印加されたが、バイアス電力がサセプタ12に印加されていればプラズマ生成電力は上部電極33に印加されてもよく、この場合もプラズマ生成電力を低下させることによって反応室17内部における電子密度を低下させ、サセプタ12における負のバイアス電位を低下させることができる。
Further, in the
なお、上述した本実施の形態では、ドライエッチング処理が施される基板が半導体デバイス用のウエハであったが、ドライエッチング処理が施される基板はこれに限られず、例えば、LCD(Liquid Crystal Display)やFPD(Flat Panel Display)等のガラス基板であってもよい。 In the present embodiment described above, the substrate on which the dry etching process is performed is a semiconductor device wafer. However, the substrate on which the dry etching process is performed is not limited to this, for example, an LCD (Liquid Crystal Display). Or a glass substrate such as FPD (Flat Panel Display).
また、本発明の目的は、上述した実施の形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体を、コンピュータ(例えば、制御部)に供給し、コンピュータのCPUが記憶媒体に格納されたプログラムコードを読み出して実行することによっても達成される。 Another object of the present invention is to supply a computer (for example, a control unit) with a storage medium storing software program codes for realizing the functions of the above-described embodiments, and the computer CPU is stored in the storage medium. It is also achieved by reading and executing the program code.
この場合、記憶媒体から読み出されたプログラムコード自体が上述した実施の形態の機能を実現することになり、プログラムコード及びそのプログラムコードを記憶した記憶媒体は本発明を構成することになる。 In this case, the program code itself read from the storage medium realizes the functions of the above-described embodiments, and the program code and the storage medium storing the program code constitute the present invention.
また、プログラムコードを供給するための記憶媒体としては、例えば、RAM、NV−RAM、フロッピー(登録商標)ディスク、ハードディスク、光磁気ディスク、CD−ROM、CD−R、CD−RW、DVD(DVD−ROM、DVD−RAM、DVD−RW、DVD+RW)等の光ディスク、磁気テープ、不揮発性のメモリカード、他のROM等の上記プログラムコードを記憶できるものであればよい。或いは、上記プログラムコードは、インターネット、商用ネットワーク、若しくはローカルエリアネットワーク等に接続される不図示の他のコンピュータやデータベース等からダウンロードすることによりコンピュータに供給されてもよい。 Examples of the storage medium for supplying the program code include RAM, NV-RAM, floppy (registered trademark) disk, hard disk, magneto-optical disk, CD-ROM, CD-R, CD-RW, DVD (DVD). -ROM, DVD-RAM, DVD-RW, DVD + RW) and other optical disks, magnetic tapes, non-volatile memory cards, other ROMs, etc., as long as they can store the program code. Alternatively, the program code may be supplied to the computer by downloading from another computer or database (not shown) connected to the Internet, a commercial network, a local area network, or the like.
また、コンピュータが読み出したプログラムコードを実行することにより、上記実施の形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、CPU上で稼動しているOS(オペレーティングシステム)等が実際の処理の一部又は全部を行い、その処理によって上述した実施の形態の機能が実現される場合も含まれる。 Further, by executing the program code read by the computer, not only the functions of the above-described embodiments are realized, but also an OS (operating system) running on the CPU based on the instruction of the program code. A case where part or all of the actual processing is performed and the functions of the above-described embodiments are realized by the processing is also included.
更に、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備
わるCPU等が実際の処理の一部又は全部を行い、その処理によって上述した実施の形態の機能が実現される場合も含まれる。
Further, after the program code read from the storage medium is written in a memory provided in a function expansion board inserted into the computer or a function expansion unit connected to the computer, the function expansion is performed based on the instruction of the program code. The case where the CPU or the like provided in the board or the function expansion unit performs part or all of the actual processing and the functions of the above-described embodiments are realized by the processing is included.
上記プログラムコードの形態は、オブジェクトコード、インタプリタにより実行されるプログラムコード、OSに供給されるスクリプトデータ等の形態から成ってもよい。 The form of the program code may include an object code, a program code executed by an interpreter, script data supplied to the OS, and the like.
次に、本発明の実施例について説明する。 Next, examples of the present invention will be described.
実施例1乃至5
まず、基板処理装置10において、互いにレシピ(反応室17内部圧力、プラズマ生成電力やバイアス電力の設定値)が異なるプロセスA乃至Eについて図2の電源制御シーケンスを実行した場合におけるウエハWの表面に付着した大きさが0.08μmより小さいパーティクルの数をカウントし、それぞれ実施例1乃至5として下記表1に示した。このとき、電源制御シーケンスにおけるドライエッチング処理後のプラズマ生成電力を、ドライエッチング処理時のプラズマ生成電力の40%以下まで低下させた。
Examples 1 to 5
First, in the
比較例1乃至5
次に、基板処理装置10において、プロセスA乃至Eについて従来の電源制御シーケンスを実行した場合におけるウエハWの表面に付着した大きさが0.08μmより小さいパーティクルの数をカウントし、それぞれ比較例1乃至5として下記表1に示した。なお、本比較例における従来の電源制御シーケンスでは、ドライエッチング処理後、直ちに上部電極33への直流電力の印加、プラズマ生成電力の印加及びバイアス電力の印加を終了した。
Comparative Examples 1 to 5
Next, the
基板処理装置10において、上部電極33への直流電力の印加及びプラズマ生成電力の印加のみが実行されるプロセスFについて図2の電源制御シーケンスを実行した場合(但し、バイアス電力の印加は実行しない。)におけるウエハWの表面に付着した大きさが0.08μmより小さいパーティクルの数をカウントし、実施例6として下記表2に示した。このときも電源制御シーケンスにおけるドライエッチング処理後のプラズマ生成電力を、ドライエッチング処理時のプラズマ生成電力の40%以下まで低下させた。
In the
比較例6
次に、基板処理装置10において、プロセスFについて従来の電源制御シーケンスを実行した場合におけるウエハWの表面に付着した大きさが0.08μmより小さいパーティクルの数をカウントし、比較例6として下記表2に示した。なお、本比較例における従来の電源制御シーケンスでは、ドライエッチング処理後、直ちに上部電極33への直流電力
の印加及びプラズマ生成電力の印加を終了した。
Comparative Example 6
Next, in the
まず、基板処理装置10において、プラズマ生成電力の印加及びバイアス電力の印加のみが実行されるプロセスG及びHについて図2の電源制御シーケンスを実行した場合(但し、上部電極33への直流電力の印加は実行しない。)におけるウエハWの表面に付着した大きさが0.08μmより小さいパーティクルの数をカウントし、それぞれ実施例7,8として下記表3に示した。このときも電源制御シーケンスにおけるドライエッチング処理後のプラズマ生成電力を、ドライエッチング処理時のプラズマ生成電力の40%以下まで低下させた。
First, in the
比較例7,8
次に、基板処理装置10において、プロセスG及びHについて従来の電源制御シーケンスを実行した場合におけるウエハWの表面に付着した大きさが0.08μmより小さいパーティクルの数をカウントし、それぞれ比較例7,8として下記表3に示した。なお、本比較例における従来の電源制御シーケンスでは、ドライエッチング処理後、直ちにプラズマ生成電力の印加及びバイアス電力の印加を終了した。
Comparative Examples 7 and 8
Next, the
W ウエハ
10 基板処理装置
12 サセプタ
15 第2の直流電源
17 反応室
19 第1の高周波電源
31 第2の高周波電源
33 上部電極
W wafer
DESCRIPTION OF
Claims (7)
前記プラズマによる処理の終了後における0.5秒乃至1.0秒において、前記第2の電源は、前記基板上の電子密度が前記プラズマによる処理時の電子密度よりも低くなるように、前記電子密度制御電力を制御する電子密度下降ステップを有し、
前記電子密度下降ステップにおいて、前記第1の電源は前記バイアス電力の印加を維持し、前記第2の電源は前記直流電力を前記プラズマによる処理時の前記直流電力よりも低下させることを特徴とするパーティクル付着抑制方法。 A storage chamber for storing a substrate and generating plasma therein, a mounting table for mounting the stored substrate, a first power supply for applying a bias power for drawing the plasma into the mounting table, and the substrate A substrate comprising: a second power source for applying electron density control power for controlling the upper electron density; and a counter electrode facing the mounting table, wherein the second power source applies DC power to the counter electrode. A particle adhesion suppressing method in a processing apparatus,
In 0.5 second to 1.0 second after completion of the plasma treatment, the second power supply causes the electron density on the substrate to be lower than the electron density during the plasma treatment. An electron density lowering step for controlling the density control power;
In the electron density lowering step, the first power source maintains the application of the bias power, and the second power source lowers the direct-current power to be lower than the direct-current power during the plasma processing. Particle adhesion suppression method.
前記電子密度下降ステップにおいて、前記第2の電源は、さらに、前記高周波電力を前記プラズマによる処理時の前記高周波電力よりも低下させることを特徴とする請求項1記載のパーティクル付着抑制方法。 The second power source applies high-frequency power having a frequency higher than the frequency of the bias power in addition to the DC power,
2. The particle adhesion suppressing method according to claim 1, wherein, in the electron density lowering step, the second power source further reduces the high-frequency power to be lower than the high-frequency power at the time of processing with the plasma.
前記第2の電源は、前記プラズマによる処理の終了後における0.5秒乃至1.0秒において、前記基板上の電子密度が前記プラズマによる処理時の電子密度よりも低くなるように、前記電子密度制御電力を制御し、
前記0.5秒乃至1.0秒において、前記第1の電源は前記バイアス電力の印加を維持し、前記第2の電源は前記直流電力を前記プラズマによる処理時の前記直流電力よりも低下させることを特徴とする基板処理装置。 A storage chamber for storing a substrate and generating plasma therein, a mounting table for mounting the stored substrate, a first power supply for applying a bias power for drawing the plasma into the mounting table, and the substrate A substrate comprising: a second power source for applying electron density control power for controlling the upper electron density; and a counter electrode facing the mounting table, wherein the second power source applies DC power to the counter electrode. In the processing device,
The second power supply supplies the electrons so that the electron density on the substrate is lower than the electron density during the plasma treatment for 0.5 to 1.0 seconds after the plasma treatment is completed. Control density control power,
In the 0.5 second to 1.0 second period, the first power source maintains the application of the bias power, and the second power source lowers the direct current power to be lower than the direct current power during the plasma processing. A substrate processing apparatus.
前記電子密度制御電力が印加されて前記プラズマが生成される第1の領域と前記プラズマを用いて前記基板に処理を施す第2の領域とが同一又は隣接することを特徴とする請求項4記載の基板処理装置。 The electron density control power is power for generating plasma,
5. The first region in which the electron density control power is applied to generate the plasma and the second region in which processing is performed on the substrate using the plasma are the same or adjacent to each other. Substrate processing equipment.
前記0.5秒乃至1.0秒において、前記第2の電源は、さらに、前記高周波電力を前記プラズマによる処理時の前記高周波電力よりも低下させることを特徴とする請求項4又は5記載の基板処理装置。 The second power source applies high-frequency power having a frequency higher than the frequency of the bias power in addition to the DC power,
The said 2nd power supply further reduces the said high frequency electric power from the said high frequency electric power at the time of the process by the said plasma in the said 0.5 second thru | or 1.0 second. Substrate processing equipment.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013038441A JP5677482B2 (en) | 2013-02-28 | 2013-02-28 | Particle adhesion suppressing method and substrate processing apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013038441A JP5677482B2 (en) | 2013-02-28 | 2013-02-28 | Particle adhesion suppressing method and substrate processing apparatus |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008287735A Division JP2010114362A (en) | 2008-11-10 | 2008-11-10 | Particle attachment preventing method and substrate processing apparatus |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013102237A true JP2013102237A (en) | 2013-05-23 |
JP5677482B2 JP5677482B2 (en) | 2015-02-25 |
Family
ID=48622484
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013038441A Active JP5677482B2 (en) | 2013-02-28 | 2013-02-28 | Particle adhesion suppressing method and substrate processing apparatus |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5677482B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10043637B2 (en) | 2016-05-26 | 2018-08-07 | Tokyo Electron Limited | Plasma processing apparatus and particle adhesion preventing method |
CN111508806A (en) * | 2020-04-17 | 2020-08-07 | 北京北方华创微电子装备有限公司 | Semiconductor process chamber and semiconductor processing equipment |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10144668A (en) * | 1996-11-14 | 1998-05-29 | Tokyo Electron Ltd | Plasma treating method |
JP2000003902A (en) * | 1998-04-13 | 2000-01-07 | Nec Corp | Device and method for removing particles in semiconductor manufacturing device |
JP2000286249A (en) * | 1999-01-28 | 2000-10-13 | Nec Corp | Particle removing system and method therefor, and impurity substance detecting system and method therefor, and particle detecting system and method therefor, and recording medium |
JP2003068708A (en) * | 2001-06-11 | 2003-03-07 | Nec Corp | Method and system for fabricating semiconductor device |
JP2006286812A (en) * | 2005-03-31 | 2006-10-19 | Tokyo Electron Ltd | Apparatus and method for plasma treatment |
JP2007214512A (en) * | 2006-02-13 | 2007-08-23 | Tokyo Electron Ltd | Substrate processing chamber, cleaning method thereof, and storage medium |
JP2007266296A (en) * | 2006-03-28 | 2007-10-11 | Tokyo Electron Ltd | Substrate processing apparatus and sidewall part |
-
2013
- 2013-02-28 JP JP2013038441A patent/JP5677482B2/en active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10144668A (en) * | 1996-11-14 | 1998-05-29 | Tokyo Electron Ltd | Plasma treating method |
JP2000003902A (en) * | 1998-04-13 | 2000-01-07 | Nec Corp | Device and method for removing particles in semiconductor manufacturing device |
JP2000286249A (en) * | 1999-01-28 | 2000-10-13 | Nec Corp | Particle removing system and method therefor, and impurity substance detecting system and method therefor, and particle detecting system and method therefor, and recording medium |
JP2003068708A (en) * | 2001-06-11 | 2003-03-07 | Nec Corp | Method and system for fabricating semiconductor device |
JP2006286812A (en) * | 2005-03-31 | 2006-10-19 | Tokyo Electron Ltd | Apparatus and method for plasma treatment |
JP2007214512A (en) * | 2006-02-13 | 2007-08-23 | Tokyo Electron Ltd | Substrate processing chamber, cleaning method thereof, and storage medium |
JP2007266296A (en) * | 2006-03-28 | 2007-10-11 | Tokyo Electron Ltd | Substrate processing apparatus and sidewall part |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10043637B2 (en) | 2016-05-26 | 2018-08-07 | Tokyo Electron Limited | Plasma processing apparatus and particle adhesion preventing method |
CN111508806A (en) * | 2020-04-17 | 2020-08-07 | 北京北方华创微电子装备有限公司 | Semiconductor process chamber and semiconductor processing equipment |
CN111508806B (en) * | 2020-04-17 | 2023-01-17 | 北京北方华创微电子装备有限公司 | Semiconductor process chamber and semiconductor processing equipment |
Also Published As
Publication number | Publication date |
---|---|
JP5677482B2 (en) | 2015-02-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5442403B2 (en) | Substrate processing apparatus, cleaning method therefor, and recording medium recording program | |
US8236109B2 (en) | Component cleaning method and storage medium | |
JP4963842B2 (en) | Substrate processing chamber cleaning method, storage medium, and substrate processing apparatus | |
US8982529B2 (en) | Substrate mounting and demounting method | |
KR102569911B1 (en) | Focus ring and substrate processing apparatus | |
JP5399208B2 (en) | Plasma processing apparatus and components thereof | |
US8420547B2 (en) | Plasma processing method | |
JP5127147B2 (en) | Substrate adsorption / desorption method | |
JP7366188B2 (en) | power system | |
JP2009239014A (en) | Electrode structure and substrate processing device | |
JP5432629B2 (en) | Baffle plate and plasma processing apparatus | |
JP5677482B2 (en) | Particle adhesion suppressing method and substrate processing apparatus | |
KR101828082B1 (en) | Method for planarization of surface | |
US8964350B2 (en) | Substrate removing method and storage medium | |
US20070211402A1 (en) | Substrate processing apparatus, substrate attracting method, and storage medium | |
JP2010114362A (en) | Particle attachment preventing method and substrate processing apparatus | |
JP6851270B2 (en) | Electrostatic adsorption method | |
JP5596082B2 (en) | Substrate adsorption / desorption method and substrate processing method | |
JP2012212709A (en) | Substrate removing method and storage medium | |
JP2007258470A (en) | Plasma treatment apparatus, plasma treatment method and storage medium | |
JP2006210461A (en) | Method of washing process device, program for performing same, and storage medium |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130304 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140428 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140620 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141216 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141226 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5677482 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |