JP2013093500A - Semiconductor device and testing method of the same - Google Patents
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Abstract
Description
この発明は、ボンディングパッドを有する半導体装置およびその試験方法に係り、特に、ボンディングパッド下の絶縁層のダメージを電気的に検出できる半導体装置および導入されたダメージを検出し、良品、不良品を判定できる半導体装置の試験方法に関する。 The present invention relates to a semiconductor device having a bonding pad and a test method thereof, and in particular, a semiconductor device capable of electrically detecting damage to an insulating layer under a bonding pad and the introduced damage to detect a non-defective product or a defective product. The present invention relates to a test method for a semiconductor device.
半導体チップ上に多数のボンディングパッドを有するパワーＩＣなどの半導体装置において、ワイヤボンディング時のストレスでボンディングパッド下の絶縁層にクラックなどのダメージが導入されることがある。 In a semiconductor device such as a power IC having a large number of bonding pads on a semiconductor chip, damage such as cracks may be introduced into the insulating layer under the bonding pads due to stress during wire bonding.
絶縁層に導入されたクラックが進行してその下のシリコン層の近傍に達すると、ボンディングパッド下の絶縁層が絶縁破壊を起こす場合が生じる。また、シリコン層に達したクラックがさらに進行すると、パワーＩＣの特性の変化やパワーＩＣの破壊を起こす場合がある。 When the crack introduced into the insulating layer progresses and reaches the vicinity of the silicon layer below the crack, the insulating layer under the bonding pad may cause dielectric breakdown. Further, when the crack that reaches the silicon layer further progresses, there is a case where the characteristics of the power IC are changed or the power IC is destroyed.
図４は、パワーＩＣの要部平面図である。パワーＩＣは、制御回路などからなる集積回路３４とパワーＭＯＳＦＥＴ（出力段ＭＯＳＦＥＴ３５）などのパワー半導体素子で構成され、これらが同一の半導体チップ３０に形成されている。この半導体チップ３０の外周部には多数のボンディングパッドが配置され、ボンディングパッドはリードフレームの外部導出端子にボンディングワイヤで接続されている。図４において、後述の説明に対応して、一部のボンディングパッドを符号１１，１２で示す。同様に、ボンディングパッド１１，１２に対応する外部導出端子を符号１５，１６で示し、ボンディングパッド１１，１２と外部導出端子１５，１６との間を接続するボンディングワイヤを符号１３，１４で示す。 FIG. 4 is a plan view of a main part of the power IC. The power IC includes an integrated circuit 34 including a control circuit and a power semiconductor element such as a power MOSFET (output stage MOSFET 35), and these are formed on the same semiconductor chip 30. A large number of bonding pads are arranged on the outer peripheral portion of the semiconductor chip 30, and the bonding pads are connected to external lead-out terminals of the lead frame by bonding wires. In FIG. 4, some bonding pads are denoted by reference numerals 11 and 12 in correspondence with the description to be described later. Similarly, external lead terminals corresponding to the bonding pads 11 and 12 are indicated by reference numerals 15 and 16, and bonding wires connecting the bonding pads 11 and 12 and the external lead terminals 15 and 16 are indicated by reference numerals 13 and 14.
また、半導体チップ３０のドレイン３８は、半導体チップ３０の裏面に導出され支持導体３１（リードフレームのダイの部分）に固着・接続される。そして、半導体チップ３０と外部導出端子、および、ボンディグパッドと外部導出端子とを接続するボンディングワイヤを樹脂３３で封止する。樹脂３３は、例えばエポキシ樹脂である。 The drain 38 of the semiconductor chip 30 is led out to the back surface of the semiconductor chip 30 and fixedly connected to the support conductor 31 (die part of the lead frame). Then, the bonding wires connecting the semiconductor chip 30 and the external lead-out terminal, and the bonding pad and the external lead-out terminal are sealed with the resin 33. The resin 33 is, for example, an epoxy resin.
前記の外部導出端子およびドレイン電極３８に接続するドレイン端子３２の先端は、封止樹脂３３から外部に導出されて露出している。支持導体３１と外部導出端子１５、１６は、必要な箇所を切り離したリードフレームの一部である。ドレイン端子３２は支持導体３１に接続した外部導出端子である。 The leading end of the drain terminal 32 connected to the external lead terminal and the drain electrode 38 is led out from the sealing resin 33 and exposed. The support conductor 31 and the external lead-out terminals 15 and 16 are part of the lead frame from which necessary portions are separated. The drain terminal 32 is an external lead-out terminal connected to the support conductor 31.
なお、図４の要部上面図において、封止樹脂３３で封止された内部を説明するため、上面の封止樹脂は図示をしていない。
図５は、パワーＩＣのボンディングパッド部分の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。ここでは、多数ある中の２つのボンディングパッド１１，１２の箇所（図４のＨの箇所）を例に挙げて説明する。
In the top view of the main part of FIG. 4, the sealing resin on the top surface is not shown in order to describe the inside sealed with the sealing resin 33.
5A and 5B are configuration diagrams of a bonding pad portion of a power IC. FIG. 5A is a plan view of the main part, and FIG. 5B is a cross-sectional view of the main part taken along line XX of FIG. It is. Here, a description will be given by taking as an example the location of the two bonding pads 11 and 12 (the location of H in FIG. 4).
図５（ａ）に示すように、ボンディングパット１１，１２は外部導出端子１５，１６に超音波ボンディングされたボンディングワイヤ１３，１４で接続する。
このボンディングパッド１１，１２部分の断面構造は、図５（ｂ）に示すように、ｎ半導体基板１上にｎエピタキシャル層２が配置され、ｎエピタキシャル層２上に図４に示す集積回路３４を形成するｐウェル領域の延在部分３が配置され、このｐウェル領域の延在部分３上にＬＯＣＯＳ膜からなる酸化膜４が配置される。前記のｐウェル領域の延在部分３が無い場合はｎエピタキシャル層２上にＬＯＣＯＳ膜からなる酸化膜４が配置される。
As shown in FIG. 5A, the bonding pads 11 and 12 are connected to the external lead-out terminals 15 and 16 by bonding wires 13 and 14 which are ultrasonically bonded.
As shown in FIG. 5B, the cross-sectional structure of the bonding pads 11 and 12 includes an n epitaxial layer 2 disposed on an n semiconductor substrate 1 and an integrated circuit 34 shown in FIG. An extension portion 3 of the p-well region to be formed is disposed, and an oxide film 4 made of a LOCOS film is disposed on the extension portion 3 of the p-well region. When there is no extension portion 3 of the p-well region, an oxide film 4 made of a LOCOS film is disposed on the n epitaxial layer 2.
この酸化膜４上にはＢＰＳＧ（ボロン・リンガラス）膜からなる層間絶縁膜１０が配置され、層間絶縁膜１０上には第１、第２ボンディングパッド１１，１２が配置される。この第１、第２ボンディングパッド１１，１２にボンディングワイヤ１３，１４がそれぞれ超音波ボンディングされている。前記の第１、第２ボンディングパッド１１，１２は１％程度のシリコンが添加されたアルミシリコンで形成される。また、ｎ半導体基板１はＭＯＳＦＥＴのドレイン層である。前記の層間絶縁膜１０はほぼ全面に形成される。 An interlayer insulating film 10 made of a BPSG (boron / phosphor glass) film is disposed on the oxide film 4, and first and second bonding pads 11 and 12 are disposed on the interlayer insulating film 10. Bonding wires 13 and 14 are ultrasonically bonded to the first and second bonding pads 11 and 12, respectively. The first and second bonding pads 11 and 12 are made of aluminum silicon to which about 1% silicon is added. The n semiconductor substrate 1 is a drain layer of the MOSFET. The interlayer insulating film 10 is formed on almost the entire surface.
図６は、ボンディング時に導入されるダメージを検出するための試験方法を示す図である。ダメージＥは層間絶縁膜１０内でダメージが止まった場合、ダメージＦは層間絶縁膜１０を貫通して酸化膜４内で止まった場合、ダメージＧは酸化膜４を貫通してｐウェル領域の延在箇所３へ達した場合である。 FIG. 6 is a diagram illustrating a test method for detecting damage introduced during bonding. When damage E stops in the interlayer insulating film 10, damage F passes through the interlayer insulating film 10 and stops in the oxide film 4, and damage G extends through the oxide film 4 and extends in the p-well region. This is the case where the location 3 is reached.
このダメージが導入されるメカニズムについて説明する。ボンディングパッド１１，１２内に添加された微量のシリコンがプロセスの温度履歴で析出し、この析出した微小シリコン片に超音波ボンディングからの力がボンディングワイヤ１３，１４であるアルミニウムワイヤもしくはＡｕワイヤを介して与えられ、この力により層間絶縁膜１０にクラックのようなダメージが入るものと推察される。 The mechanism by which this damage is introduced will be described. A small amount of silicon added in the bonding pads 11 and 12 is deposited in the temperature history of the process, and the force from ultrasonic bonding is deposited on the deposited small silicon pieces via the aluminum wires or Au wires as the bonding wires 13 and 14. It is presumed that damage such as cracks enters the interlayer insulating film 10 due to this force.
つぎに、ダメージを検出する試験方法について説明する。第１ボンディングパッド１１とｐウェル領域の延在部分３（ｐウェル領域が無い場合はｎエピタキシャル層２）の間に電源４１から出力される電圧を印加して層間絶縁膜１０および酸化膜４を通して流れる電流４３を電流計４２で測定する。ダメージＥ、Ｆの場合は電流４６は殆ど流れないので良品と判定される。一方、ダメージＧの場合は大きな電流が流れ不良品と判定される。 Next, a test method for detecting damage will be described. A voltage output from the power supply 41 is applied between the first bonding pad 11 and the extended portion 3 of the p-well region (n epitaxial layer 2 when there is no p-well region) to pass through the interlayer insulating film 10 and the oxide film 4. The flowing current 43 is measured by the ammeter 42. In the case of damages E and F, since the current 46 hardly flows, it is determined as a non-defective product. On the other hand, in the case of damage G, a large current flows and it is determined that the product is defective.
また、特許文献１では、電気的に並列に接続される複数の二重拡散型電界効果トランジスタセルと、前記各二重拡散型電界効果トランジスタセルを構成するゲートとソース間に電気的に接続して使用するツェナーダイオード若しくは保護回路とを有する半導体装置において、従来のゲートパッドを、前記ゲートに電気的に接続された第１ゲートパッドと、ツェナーダイオード若しくは保護回路に電気的に接続された第２ゲートパッドとに分離形成する。検査工程では、ツェナーダイオードとゲートが電気的に分離しており、ボンディング工程において第１ゲートパッドと第２ゲートパッドをボンディングワイヤにより電気的に接続する。これにより、ゲート絶縁膜の絶縁破壊をあらかじめ防止し得るとともに、使用中に発生するサージ電圧による素子破壊を回避できる半導体装置が開示されている。 In Patent Document 1, a plurality of double diffusion field effect transistor cells that are electrically connected in parallel, and a gate and a source that make up each double diffusion field effect transistor cell are electrically connected. In a semiconductor device having a Zener diode or a protection circuit to be used, a conventional gate pad is electrically connected to the gate and a second gate electrically connected to the Zener diode or the protection circuit. Separated from the gate pad. In the inspection process, the Zener diode and the gate are electrically separated, and in the bonding process, the first gate pad and the second gate pad are electrically connected by a bonding wire. Thus, there has been disclosed a semiconductor device that can prevent dielectric breakdown of a gate insulating film in advance and can avoid element breakdown due to a surge voltage generated during use.
つまり、この特許文献１は、完成する前に電界効果型トランジスタのゲートとソースの間に接続するツェナーダイオードを外して、ゲートとソース間の絶縁耐量を確認する。その後でツェナーダイオードを接続してサージ破壊を回避することが開示されている。 That is, this patent document 1 confirms the dielectric strength between the gate and the source by removing the Zener diode connected between the gate and the source of the field effect transistor before completion. It is disclosed that a zener diode is then connected to avoid surge breakdown.
このツェナーダイオードはボンディングパッド下の層間絶縁膜内にポリシリコンで形成され、一端はソースと接続し、他端は層間絶縁膜上の第２ゲートパッドと接続し、第１ゲートパッドはゲートと接続する。ポリシリコンの他端にゲートが接続されていない状態でゲート絶縁耐量を確認し、その後で、第１、第２ゲートパッドをワイヤボンデングすることで接続する。第１、第２ゲートパッドが接続されることで、ゲートとソースの間にツェナーダイオードが接続され、使用中に発生するサージ電圧による素子破壊を回避できる。 This Zener diode is formed of polysilicon in an interlayer insulating film under the bonding pad, one end is connected to the source, the other end is connected to the second gate pad on the interlayer insulating film, and the first gate pad is connected to the gate. To do. The gate dielectric strength is confirmed in a state where the gate is not connected to the other end of the polysilicon, and then the first and second gate pads are connected by wire bonding. By connecting the first and second gate pads, a Zener diode is connected between the gate and the source, and element destruction due to a surge voltage generated during use can be avoided.
図６において、ダメージＥ，Ｆの良品と判定された場合でも、例えば、顧客側のエージング試験（動作試験）などで、ダメージが進行してダメージＧの状態となり不良品と判定される場合がある。また、パワーＩＣの動作中にダメージＧの状態になると、パワーＩＣは通常動作ができなくなる場合がある。 In FIG. 6, even when it is determined that the damage E or F is a non-defective product, for example, in the aging test (operation test) on the customer side, the damage progresses to a state of damage G and may be determined as a defective product. . Further, if the power IC is in a state of damage G during operation, the power IC may not be able to perform normal operation.
また、前記の特許文献１では、ゲートとソース間の絶縁耐圧を層間絶縁膜内に形成したツェナーダイオードを接続しない状態で測定し、その後、このツェナダイオードをゲートとソース間に接続することでサージ破壊が回避できることは記載されている。 In Patent Document 1, the withstand voltage between the gate and the source is measured in a state where a Zener diode formed in the interlayer insulating film is not connected, and then the Zener diode is connected between the gate and the source. It is described that destruction can be avoided.
しかし、２つのボンディングパッドのうちの第１ボンディングパッド下に層間絶縁膜を介してｎ層を配置し、他の第２ボンディングパッド下にｐ層を配置してポリシリコンでｐｎダイオードを形成する。このポリシリコン下に酸化膜を配置し酸化膜下にシリコン基板を配置する。第１ボンディングパッドと第２ボンディングパッド間に電圧を印加して層間絶縁膜に流れる電流を測定することで、層間絶縁膜に入るダメージを電気的に検出してパワーＩＣの良否を判定することについては記載されていない。 However, an n layer is disposed under the first bonding pad of the two bonding pads via an interlayer insulating film, and a p layer is disposed under the other second bonding pad to form a pn diode with polysilicon. An oxide film is disposed under the polysilicon, and a silicon substrate is disposed under the oxide film. About determining the quality of the power IC by electrically detecting damage entering the interlayer insulating film by applying a voltage between the first bonding pad and the second bonding pad and measuring the current flowing in the interlayer insulating film. Is not listed.
この発明の目的は、前記の課題を解決して、ワイヤボンディング時のストレスでボンディングパッド下の絶縁層のダメージを電気的に検出できる半導体装置および導入されたダメージを検出して良品、不良品を判定できる半導体装置の試験方法を提供することにある。 The object of the present invention is to solve the above-mentioned problems, and to detect the damage of the insulating layer under the bonding pad by the stress at the time of wire bonding and the introduced damage, An object of the present invention is to provide a test method for a semiconductor device that can be determined.
また、絶縁膜内のダメージが進行してもパワーＩＣの通常動作に影響を及ぼさない半導体装置を提供することにある。 It is another object of the present invention to provide a semiconductor device that does not affect the normal operation of the power IC even if damage in the insulating film progresses.
前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、半導体層上に配置される第１絶縁層と、該第１絶縁層上に配置されるポリシリコンで形成されたｐｎダイオードと、該ｐｎダイオードのｎ層上に配置される第２絶縁層と、該第２絶縁層上で前記ｎ層の直上に配置される第１ボンディングパッドと、前記ｐｎダイオードのｐ層上に該ｐ層と接して配置される第２ボンディングパッドと、前記第１、第２ボンディングパッドに超音波ボンディングで接続される導線とを有する構成とする。 To achieve the above object, according to the first aspect of the present invention, the first insulating layer disposed on the semiconductor layer and the polysilicon disposed on the first insulating layer are provided. A pn diode formed on the pn diode; a second insulating layer disposed on the n layer of the pn diode; a first bonding pad disposed on the second insulating layer and immediately above the n layer; and the pn diode A second bonding pad disposed on and in contact with the p layer; and a conductive wire connected to the first and second bonding pads by ultrasonic bonding.
また、特許請求の範囲の請求項２記載の発明によれば、請求項１に記載の発明において、前記第１ボンディングパッドの電圧を前記第２ボンディングパッドの電圧より常に高い状態で動作させるとよい。 According to the second aspect of the present invention, in the first aspect of the present invention, the voltage of the first bonding pad may be operated in a state always higher than the voltage of the second bonding pad. .
また、特許請求の範囲の請求項３記載の発明によれば、請求項１または２に記載の発明において、前記半導体層が半導体基板上に配置されるエピタキシャル層であるとよい。
また、特許請求の範囲の請求項４に記載の発明によれば、請求項１または２に記載の発明において、前記半導体層の表面層に配置され該半導体層と逆導電型の拡散層上に前記第１絶縁層が配置されるとよい。
According to the invention described in claim 3 of the claims, in the invention described in claim 1 or 2, the semiconductor layer may be an epitaxial layer disposed on a semiconductor substrate.
According to the invention described in claim 4 of the claims, in the invention described in claim 1 or 2, the semiconductor layer is disposed on the surface layer of the semiconductor layer and on the diffusion layer having a conductivity type opposite to that of the semiconductor layer. The first insulating layer may be disposed.
また、特許請求の範囲の請求項５に記載の発明によれば、請求項１〜４のいずれか一項に記載の発明において、前記第１ボンディングパッドの電圧を前記第２ボンディングパッドの電圧より常に高い状態で動作させるとよい。 According to the invention described in claim 5, the voltage of the first bonding pad is set to be higher than the voltage of the second bonding pad in the invention described in any one of claims 1 to 4. It is good to always operate in a high state.
また、特許請求の範囲の請求項６に記載の発明によれば、前記請求項１〜４のいずれか一項に記載の半導体装置の試験方法において、前記第１ボンディングパッドと前記第２ボンディングパッド間に電圧源を配設し、前記第１ボンディングパッドと前記第２ボンディングパッド間に電圧を印加して、第２ボンディングパッドから前記ｐｎダイオードのｐ層、前記ｐｎダイオードのｎ層、前記第２絶縁層を経由して第１ボンディングパッドに電流を流し、その電流の大きさが所定値以上となったことでダメージを検出し前記半導体装置の良、不良を判定する試験方法とする。 According to a sixth aspect of the present invention, in the method for testing a semiconductor device according to any one of the first to fourth aspects, the first bonding pad and the second bonding pad. A voltage source is disposed between the first bonding pad and the second bonding pad, and a p-layer of the pn diode, an n-layer of the pn diode, and the second are applied from the second bonding pad. A current is passed through the first bonding pad through the insulating layer, and when the magnitude of the current exceeds a predetermined value, damage is detected and a test method for judging whether the semiconductor device is good or bad is used.
また、特許請求の範囲の請求項７に記載の発明によれば、前記請求項１〜４のいずれか一項に記載の半導体装置の試験方法において、前記第１ボンディングパッドと前記第２ボンディングパッド間に電流源を配設し、前記第２ボンディングパッドから前記第１ボンディングパッドに向かって電流を流し、第１ボンディングパッドと第２ボンディングパッド間に発生する電圧の大きさが所定値以下となったことでダメージを検出し半導体装置の良、不良を判定する試験方法とする。 According to the seventh aspect of the present invention, in the semiconductor device testing method according to any one of the first to fourth aspects, the first bonding pad and the second bonding pad are used. A current source is disposed between the second bonding pad and a current flows from the second bonding pad to the first bonding pad, and the magnitude of the voltage generated between the first bonding pad and the second bonding pad becomes a predetermined value or less. Thus, a test method for detecting damage and determining whether the semiconductor device is good or bad is obtained.
また、特許請求の範囲の請求項８に記載の発明によれば、前記請求項１〜４のいずれか一項に記載の半導体装置の試験方法において、前記第１ボンディングパッドと前記第２ボンディングパッドに、前記電圧源もしくは前記電流源を配設するにあたり、前記第１ボンディングパッド，前記第２ボンディングパッドに前記導線にてそれぞれ接続された外部導出端子に前記電圧源もしくは前記電流源を配設する試験方法とする。 According to an eighth aspect of the present invention, in the method for testing a semiconductor device according to any one of the first to fourth aspects, the first bonding pad and the second bonding pad are used. In addition, when the voltage source or the current source is disposed, the voltage source or the current source is disposed at an external lead-out terminal connected to the first bonding pad and the second bonding pad by the conducting wire. Use the test method.
この発明によると、酸化膜上にポリシリコンを配置し、このポリシリコンにｐｎダイオードを形成し、ｎカソード層上に層間絶縁膜を挟んで第１ボンディングパッドを配置する。また、ｐアノード層上に第２ボンディングパッドを配設することで、層間絶縁膜に導入されるダメージが層間絶縁膜を貫通するか否かを電気的に検出できる半導体装置（パワーＩＣなど）を提供することができる。 According to the present invention, polysilicon is disposed on the oxide film, a pn diode is formed on the polysilicon, and a first bonding pad is disposed on the n cathode layer with an interlayer insulating film interposed therebetween. Further, by disposing the second bonding pad on the p anode layer, a semiconductor device (such as a power IC) that can electrically detect whether damage introduced into the interlayer insulating film penetrates the interlayer insulating film or not. Can be provided.
また、第１、第２ボンディングパッド間に電圧を印加し流れる電流もしくは一定電流を流して第１、第２ボンディングパッド間に発生する電圧を測定することで、ボンディングパッド下の層間絶縁膜に導入されるダメージが層間絶縁膜を貫通しているか否かを電気的に検出して半導体装置の良、不良を判定できる試験方法を提供することができる。 In addition, a voltage is applied between the first and second bonding pads and a flowing current or a constant current is passed to measure a voltage generated between the first and second bonding pads, thereby introducing the interlayer insulating film under the bonding pad. Thus, it is possible to provide a test method capable of determining whether a semiconductor device is good or bad by electrically detecting whether or not the damage is penetrating the interlayer insulating film.
また、層間絶縁膜内のダメージが進行してポリシリコンに達してもボリシリコンに形成されたｐｎダイオードで第１、第２ボンディングパッドを電気的に絶縁するため、通常動作に影響を及ぼさない半導体装置を提供することができる。 In addition, even if damage in the interlayer insulating film progresses and reaches polysilicon, the first and second bonding pads are electrically insulated by a pn diode formed in polysilicon, so that the semiconductor which does not affect the normal operation An apparatus can be provided.
実施の形態を以下の実施例で説明する。従来と同一部位には同一の符号を付した。
＜実施例１＞
図１は、この発明の第１実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。ここでは、半導体装置は例えばパワーＩＣであり、多数ある中の２つのボンディングパッドの箇所を例に挙げて説明する。
Embodiments will be described in the following examples. The same parts as those in the prior art are denoted by the same reference numerals.
<Example 1>
FIG. 1 is a block diagram of a semiconductor device according to a first embodiment of the present invention. FIG. 1 (a) is a plan view of an essential part, and FIG. 1 (b) is cut along line XX in FIG. It is principal part sectional drawing. Here, the semiconductor device is, for example, a power IC, and description will be given by taking two bonding pad locations as an example.
図１（ａ）に示すように、ボンディングパット１１，１２は外部導出端子１５，１６に超音波ボンディングされたボンディングワイヤ１３，１４で接続する。
このボンディングパッド１１，１２部分の断面構造は、図１（ｂ）に示すように、ｎ半導体基板１上にｎエピタキシャル層２が配置され、ｎエピタキシャル層２上に図４に示す集積回路３４を形成するｐウェル領域の延在部分３が配置され、このｐウェル領域の延在部分３上にＬＯＣＯＳ膜からなる酸化膜４が配置され、酸化膜４上にポリシリコン５で形成されたｐｎダイオード９が配置されている。
As shown in FIG. 1A, bonding pads 11 and 12 are connected to external lead-out terminals 15 and 16 by bonding wires 13 and 14 which are ultrasonically bonded.
As shown in FIG. 1B, the cross-sectional structure of the bonding pads 11 and 12 includes an n epitaxial layer 2 disposed on an n semiconductor substrate 1 and an integrated circuit 34 shown in FIG. An extension portion 3 of the p-well region to be formed is disposed, an oxide film 4 made of a LOCOS film is disposed on the extension portion 3 of the p-well region, and a pn diode formed of polysilicon 5 on the oxide film 4 9 is arranged.
ｐｎダイオード９のｎカソード層６上にＢＰＳＧ（ボロン・リンガラス）膜からなる層間絶縁膜１０が配置され、層間絶縁膜１０上で前記ｎカソード層６の直上に第１ボンディングパッド１１が配置される。また、ｐｎダイオード９のｐアノード層７上にこのｐアノード層７と接して第２ボンディングパッド１２が配置される。前記のｐウェル領域の延在部分３が無い場合はｎエピタキシャル層２上にＬＯＣＯＳ膜からなる酸化膜４が配置される。 An interlayer insulating film 10 made of a BPSG (boron / phosphor glass) film is disposed on the n cathode layer 6 of the pn diode 9, and a first bonding pad 11 is disposed on the interlayer insulating film 10 immediately above the n cathode layer 6. The A second bonding pad 12 is disposed on the p anode layer 7 of the pn diode 9 in contact with the p anode layer 7. When there is no extension portion 3 of the p-well region, an oxide film 4 made of a LOCOS film is disposed on the n epitaxial layer 2.
第１、第２ボンディングパッド１１，１２にボンディングワイヤ１３,１４がそれぞれ超音波ボンディングされている。この第１、第２ポンディングパッド１１，１２は、例えば１％程度のシリコンが添加されたＡｌ−Ｓｉ（アルミシリコン）やさらにＣｕを添加したＡｌ−Ｓｉ−Ｃｕ（アルミシリコンカッパー）などで形成される。また、ボンディングワイヤ１３，１４は、アルミニウム（Ａｌ）ワイヤや金（Ａｕ）ワイヤなどである。Ａｕワイヤの場合は超音波ボンディングの範疇に入る超音波併用熱圧着ボンディングが用いられることが多い。 Bonding wires 13 and 14 are ultrasonically bonded to the first and second bonding pads 11 and 12, respectively. The first and second bonding pads 11 and 12 are formed of, for example, Al—Si (aluminum silicon) to which about 1% silicon is added or Al—Si—Cu (aluminum silicon copper) to which Cu is further added. Is done. The bonding wires 13 and 14 are aluminum (Al) wires or gold (Au) wires. In the case of an Au wire, ultrasonic thermocompression bonding that falls within the category of ultrasonic bonding is often used.
このパワーＩＣが動作する間は、ｎカソード層６上の第１ボンディングパッド１１に印加される電圧がｐアノード層７上の第２ボンディングパッド１２に印加される電圧より常に高くしてｐｎ接合８を常に逆バイアス状態にする。 During the operation of the power IC, the voltage applied to the first bonding pad 11 on the n cathode layer 6 is always higher than the voltage applied to the second bonding pad 12 on the p anode layer 7 to make the pn junction 8. Is always in a reverse bias state.
尚、前記の実施例１ではパワーＩＣなどの半導体装置を構成する半導体層（ｐウェル領域の延在部分３もしくはｎエピタキシャル層２）上に配置されるボンディングパッド１１，１２について説明したが、半導体装置としてはパワーＩＣに限るものではなく、集積回路装置や単体のパワー半導体素子のボンディングパッドにも本発明は適用できる。 In the first embodiment, the bonding pads 11 and 12 disposed on the semiconductor layer (the extended portion 3 of the p-well region or the n epitaxial layer 2) constituting the semiconductor device such as a power IC have been described. The device is not limited to a power IC, and the present invention can also be applied to a bonding pad of an integrated circuit device or a single power semiconductor element.
図２は、ボンディング時に導入されるクラックなどのダメージについて説明する図である。ダメージＡは層間絶縁膜１０内でダメージが止まった場合、ダメージＢは層間絶縁膜１０を貫通してポリシリコン５に形成されるｎカソード層６に達した場合、ダメージＣはポリシリコン５を貫通し酸化膜４内で止まった場合、ダメージＤは酸化膜４を貫通してｐウェル領域の延在部分３へ達した場合である。ｐウェル領域の延在部分３が形成されていない場合には、ｎエピタキシャル層２へ達した場合に相当する。 FIG. 2 is a diagram for explaining damage such as cracks introduced during bonding. When damage A stops in the interlayer insulating film 10, damage B penetrates the interlayer insulating film 10 and reaches the n cathode layer 6 formed in the polysilicon 5, and damage C penetrates the polysilicon 5. In the case of stopping in the oxide film 4, the damage D is when the oxide film 4 is penetrated to reach the extended portion 3 of the p-well region. The case where the extension portion 3 of the p-well region is not formed corresponds to the case where the n epitaxial layer 2 is reached.
つぎに、絶縁層に導入されたダメージを電気的に検出しパワーＩＣが良品、不良品であることを判定する試験方法について説明する。
＜実施例２＞
図３は、この発明の第２実施例の半導体装置の試験方法を示す図であり、同図（ａ）は電流値で良品、不良品を判定する場合の図、同図（ｂ）は電圧値で良品、不良品を判定する場合の図である。
Next, a test method for electrically detecting damage introduced into the insulating layer and determining whether the power IC is a good product or a defective product will be described.
<Example 2>
3A and 3B are diagrams showing a test method for a semiconductor device according to the second embodiment of the present invention. FIG. 3A shows a case where a non-defective product and a defective product are judged by current values, and FIG. 3B shows a voltage. It is a figure in the case of determining a good product and a defective product by value.
同図（ａ）において、電圧源２１のマイナス極をボンディングワイヤ１３を介して第１ボンディングパッド１１に接続し、電圧源２１のプラス極を電流計２２、ボンディングワイヤ１４を介して第２ボンディングパッド１２を接続する。電圧源２１の電圧を、例えば、１．６Ｖに固定し（ｐｎダイオードの立ち上がり電圧（０．６Ｖ）＋１Ｖ）、この１．６Ｖをアルミニウムワイヤ１３，１４を通して第１、第２ボンディングパッド１１，１２に印加して流れる電流２３（μＡ程度）を電流計２２で測定する。 In FIG. 5A, the negative pole of the voltage source 21 is connected to the first bonding pad 11 via the bonding wire 13, and the positive pole of the voltage source 21 is connected to the second bonding pad via the ammeter 22 and the bonding wire 14. 12 is connected. For example, the voltage of the voltage source 21 is fixed at 1.6V (rising voltage of the pn diode (0.6V) + 1V), and the 1.6V is supplied to the first and second bonding pads 11 and 12 through the aluminum wires 13 and 14. An ammeter 22 measures a current 23 (approx. ΜA) that flows when applied to.
図３（ａ）では、電圧源２１をボンディングワイヤを介して第１、第２ボンディングパッド１１，１２に接続している。電圧源２１第１、第２ボンディングパッド１１，１２に直接接続することが可能であれば、直接接続してもよい。 In FIG. 3A, the voltage source 21 is connected to the first and second bonding pads 11 and 12 through bonding wires. If the voltage source 21 can be directly connected to the first and second bonding pads 11 and 12, they may be directly connected.
しかしながら、この半導体装置の試験方法は、ワイヤボンディング工程より後に行うものであるため、電圧源２１の電極（プローブ：図示せず）を第１、第２ボンディングパッド１１，１２に接触させるための応力をワイヤボンディング工程以降にさらに印加することになるため、図示しないプローブを直接ボンディングパッドに接触させるのは避けた方がよい。すくなくとも、ボンディングワイヤを介して、ボンディングパッドに接続するのが望ましい。 However, since this semiconductor device test method is performed after the wire bonding step, the stress for bringing the electrode (probe: not shown) of the voltage source 21 into contact with the first and second bonding pads 11 and 12 Is further applied after the wire bonding step, it is better to avoid contacting a probe (not shown) directly to the bonding pad. At least, it is desirable to connect to the bonding pad via a bonding wire.
電圧源２１の電極をボンディングワイヤへ直接接続することが可能であれば、直接接続してもよい。
しかしながら、ボンディングワイヤは細くてやわらかいため、電圧源２１の電極と十分に接触させることが難しい。また、ボンディングワイヤのボンディングパット並びに外部導出端子（リードフレーム）への接合部分へ、不要な応力の印加を避けるためには、ボンディングワイヤが接続された外部導出端子（リードフレーム）への接続が望ましい。
If the electrode of the voltage source 21 can be directly connected to the bonding wire, it may be directly connected.
However, since the bonding wire is thin and soft, it is difficult to make sufficient contact with the electrode of the voltage source 21. Also, in order to avoid applying unnecessary stress to the bonding wire bonding pad and the joint portion to the external lead-out terminal (lead frame), connection to the external lead-out terminal (lead frame) to which the bonding wire is connected is desirable. .
リードフレームは、図４に示すような外部導出端子やダイ部を１チップ分として、複数チップ分が連続して形成されている。外部導出端子は、その内側（封止樹脂で覆われる側）に確実にワイヤボンディグが行えるように、外側の領域でリードフレームのランナー部に一体となっている。上記の第１の実施形態では、ボンディグパッド１１と１２との間に電圧源２１からの電圧を印加する。上述のとおり、電圧源２１を外部導出端子に接続して、電圧または電流を印加するためには、外部導出端子は個々に独立している必要がある。 The lead frame is formed continuously for a plurality of chips, with an external lead-out terminal and a die portion as shown in FIG. 4 for one chip. The external lead-out terminal is integrated with the runner portion of the lead frame in the outer region so that wire bonding can be reliably performed on the inner side (side covered with the sealing resin). In the first embodiment, the voltage from the voltage source 21 is applied between the bonding pads 11 and 12. As described above, in order to connect the voltage source 21 to the external lead-out terminal and apply a voltage or current, the external lead-out terminals need to be independent from each other.
図４に示すように、半導体チップ３０を支持導体３１にマウントし、ボンディングパッドと外部導出端子との間のワイヤボンディグを行う。続いて、半導体チップ３０とボンディングワイヤを封止樹脂３３にて封止した後、リードフレームのランナー部にタイバー（図示せず）によって一体に形成されている外部導出端子を切り離して、外部導出端子を電気的に独立させる。続いて、外部導出端子を切り離した後に、外部導出端子（リードフレーム）に電圧源２１を接続することで、ボンディングワイヤを介してボンディングパッドに所定の試験電圧を印加する。 As shown in FIG. 4, the semiconductor chip 30 is mounted on the support conductor 31, and wire bonding is performed between the bonding pad and the external lead-out terminal. Subsequently, after the semiconductor chip 30 and the bonding wire are sealed with the sealing resin 33, the external lead-out terminal formed integrally with the runner portion of the lead frame by a tie bar (not shown) is separated, and the external lead-out terminal Are electrically independent. Subsequently, after disconnecting the external lead-out terminal, a predetermined test voltage is applied to the bonding pad via the bonding wire by connecting the voltage source 21 to the external lead-out terminal (lead frame).
電圧源２１より所定の電圧を印加した結果、図３（ａ）に示すダメージＡの状態のチップには電流２３は殆ど流れない。これを良品と判定する（電流はｐＡのオーダー）。同様に、ダメージＢ〜ダメージＤの状態のチップには、ｐｎダイオード９、層間絶縁膜１０のダメージを通って大きな電流２３（例えば、１０μＡ以上）が流れるので、これを不良と判定する。この１．６Ｖの電圧のうち０．６Ｖ（立ち上がり電圧）がｐｎダイオード９に印加され、１Ｖが層間絶縁膜１０に印加される。そのため、層間絶縁膜１０の抵抗は１Ｖ÷１０μＡ＝１００ｋΩ以下となる。つまり、層間絶縁膜１０の抵抗が１００ｋΩ以下となったとき不良品と判定される。この電流源２１の電圧は１．６Ｖに限ったことではなく、ｐｎダイオード９の立ち上がり電圧（０．６Ｖ）より高ければよい。しかし、０．６Ｖに近い電圧では層間絶縁膜１０に印加される電圧が小さくなり過ぎるので、層間絶縁膜１０に印加される電圧が１Ｖ以上高くするのが望ましい。 As a result of applying a predetermined voltage from the voltage source 21, the current 23 hardly flows through the chip in the state of damage A shown in FIG. This is judged as a non-defective product (current is on the order of pA). Similarly, since a large current 23 (for example, 10 μA or more) flows through the damage of the pn diode 9 and the interlayer insulating film 10 to the chips in the state of damage B to damage D, this is determined as defective. Of the 1.6V voltage, 0.6V (rising voltage) is applied to the pn diode 9 and 1V is applied to the interlayer insulating film 10. Therefore, the resistance of the interlayer insulating film 10 is 1V ÷ 10 μA = 100 kΩ or less. That is, when the resistance of the interlayer insulating film 10 is 100 kΩ or less, it is determined as a defective product. The voltage of the current source 21 is not limited to 1.6 V, but may be higher than the rising voltage (0.6 V) of the pn diode 9. However, since the voltage applied to the interlayer insulating film 10 becomes too small at a voltage close to 0.6 V, it is desirable to increase the voltage applied to the interlayer insulating film 10 by 1 V or more.
また、図４のツェナーダイオード３９のアノードがｐｎダイオード９のアノードに接続し、ツェナーダイオード３９のカソードは集積回路３４を介してｐｎダイオード９のカソードに接続する。つまり、ツェナーダイオード３９とｐｎダイオード９は集積回路３４を介して並列接続されている。そのため、集積回路３４の内部抵抗が小さい場合は、第１、第２ボンディングパッド１１，１２の間にはツェナーダイオード３９の立ち上がり電圧（０．６Ｖ）以上の電圧が印加されないことになる。 4 is connected to the anode of the pn diode 9, and the cathode of the Zener diode 39 is connected to the cathode of the pn diode 9 through the integrated circuit. That is, the Zener diode 39 and the pn diode 9 are connected in parallel via the integrated circuit 34. Therefore, when the internal resistance of the integrated circuit 34 is small, a voltage higher than the rising voltage (0.6 V) of the Zener diode 39 is not applied between the first and second bonding pads 11 and 12.
つぎに、別の試験方法について説明する。第１、第２ボンディングワイヤ１３，１４の間にはｐｎダイオード９とは別に図４に示すようにツェナーダイオード３９が挿入される場合がある。それは、第１、第２ボンディングパッド１１，１２が出力段ＭＯＳＦＥＴ３５のゲート３６とソース３７に接続し、このゲート３６とソース３７間にツェナーダイオード３９が接続されている場合などである。その場合は、図３（ｂ）の方法を用いて判定する。 Next, another test method will be described. A Zener diode 39 may be inserted between the first and second bonding wires 13 and 14 as shown in FIG. For example, the first and second bonding pads 11 and 12 are connected to the gate 36 and the source 37 of the output stage MOSFET 35, and a Zener diode 39 is connected between the gate 36 and the source 37. In that case, the determination is made using the method of FIG.
同図（ｂ）において、電流源２６のプラス極にボンディングワイヤ１４を介して第２ボンディングパッド１２を接続し、電流源２６のマイナス極にボンディングワイヤ１４を介して第１ボンディングパッド１１を接続する。第１、第２ボンディングパッド１１，１２の間には電圧計２７が接続する。 In FIG. 4B, the second bonding pad 12 is connected to the positive pole of the current source 26 via the bonding wire 14, and the first bonding pad 11 is connected to the negative pole of the current source 26 via the bonding wire 14. . A voltmeter 27 is connected between the first and second bonding pads 11 and 12.
図３（ｂ）においても、電流源２６をボンディングワイヤを介して第１、第２ボンディングパッド１１，１２に接続している。図３（ａ）の説明と同様に、電流源２６を第１、第２ボンディングパッド１１，１２に直接接続することが可能であれば、直接接続してもよいが、第１、第２ボンディングパッド１１，１２への応力の印加を避けた方がよい。つまり、電流源２６の電極（プローブ）をボンディングパッドに直接接触させるのは避けた方がよい。 Also in FIG. 3B, the current source 26 is connected to the first and second bonding pads 11 and 12 through bonding wires. Similar to the description of FIG. 3A, the current source 26 may be directly connected to the first and second bonding pads 11 and 12 as long as it can be directly connected. It is better to avoid applying stress to the pads 11 and 12. That is, it is better to avoid contacting the electrode (probe) of the current source 26 directly to the bonding pad.
また、電流源２６の電極をボンディングワイヤへ直接接続することが可能であれば、直接接続してもよいが、ボンディングワイヤとボンディングパット並びに外部導出端子（リードフレーム）との接合部分への不要な応力の印加をさけるためには、ボンディングワイヤが接続された外部導出端子（リードフレーム）への接続が望ましい。 Further, if it is possible to directly connect the electrode of the current source 26 to the bonding wire, it may be directly connected, but it is unnecessary to connect the bonding wire to the bonding pad and the external lead-out terminal (lead frame). In order to avoid application of stress, connection to an external lead-out terminal (lead frame) to which a bonding wire is connected is desirable.
従って、図３（ａ）の場合と同様に、半導体チップ３０を支持導体３１にマウントし、ボンディングパッドと外部導出端子との間のワイヤボンディグをおこなって、全体を樹脂封止した後、リードフレームのランナー部に一体に形成されている外部導出端子を切り離す。そして外部導出端子が電気的に独立した後に、上記の試験を行うことで、ボンディングワイヤを介してボンディングパッドに所定の試験電流を印加することができる。 Accordingly, as in the case of FIG. 3A, the semiconductor chip 30 is mounted on the support conductor 31, wire bonding is performed between the bonding pad and the external lead-out terminal, the whole is resin-sealed, and then the lead The external lead-out terminal formed integrally with the runner part of the frame is cut off. Then, after the external lead-out terminal is electrically independent, a predetermined test current can be applied to the bonding pad through the bonding wire by performing the above test.
図３（ｂ）のように、電流源２６から例えば５μＡに固定した一定の電流２８を流し、そのとき第１、第２ボンディングパッド１１，１２間に発生する電圧を電圧計２７で測定する。その電圧がｐｎダイオード９の立ち上がり電圧である０．６Ｖより低い、例えば、０．５Ｖ以下の場合にダメージがある不良品と判定する。この場合の層間絶縁層１０の抵抗は０．５Ｖ÷５μＡ＝１００ｋΩとなる。つまり、層間絶縁膜１０の抵抗が１００ｋΩ以下となったとき不良品と判定する。 As shown in FIG. 3B, a constant current 28 fixed to, for example, 5 μA is supplied from the current source 26, and the voltage generated between the first and second bonding pads 11 and 12 is measured by a voltmeter 27. When the voltage is lower than 0.6V that is the rising voltage of the pn diode 9, for example, 0.5V or less, it is determined that the product is damaged. In this case, the resistance of the interlayer insulating layer 10 is 0.5 V ÷ 5 μA = 100 kΩ. That is, when the resistance of the interlayer insulating film 10 becomes 100 kΩ or less, it is determined as a defective product.
図３（ａ）（ｂ）の試験で。良品と判定したパワーＩＣが実動作中に、ダメージが進行してダメージＢの状態になる場合がある。
パワーＩＣにおいて、上記の試験のためのｐｎ接合８は、動作状態においてボンディングパッドに印加される電圧が常に第１ボンディングパット１１の電圧は第２ボンディングパッド１２の電圧より高い状態となる部分に配置される。したがって、動作状態では、ｐｎダイオード９は常に逆バイアス状態にある。そのため、第１、第２ボンディングパッド１１，１２は電気的に絶縁され、第１、第２ボンディングパッド１１，１２はそれぞれ所望の電位状態とすることができる。その結果、ダメージが進行しても、ダメージＤの状態にならない限り、通常動作には影響を及ぼさない。また、エージング試験（動作試験）では、第１ボンディングパッド１１の電圧は第２ボンディングパッド１２の電圧より常に高い状態で動作させるため、不良品と判定されることはない。
In the tests of FIGS. 3 (a) and 3 (b). During the actual operation of the power IC that is determined to be a non-defective product, the damage may progress and become the state of damage B.
In the power IC, the pn junction 8 for the above test is arranged at a portion where the voltage applied to the bonding pad is always higher than the voltage of the second bonding pad 12 in the operating state. Is done. Therefore, in the operating state, the pn diode 9 is always in the reverse bias state. Therefore, the first and second bonding pads 11 and 12 are electrically insulated, and the first and second bonding pads 11 and 12 can be set to desired potential states, respectively. As a result, even if damage progresses, normal operation is not affected unless the state of damage D is reached. In the aging test (operation test), since the voltage of the first bonding pad 11 is always operated in a state higher than the voltage of the second bonding pad 12, it is not determined as a defective product.
また、ポリシリコン５が層間絶縁膜１０と酸化膜４の間に配置されているので、ボンディング時のストレスで導入されるダメージの進行をポリシリコン５で抑制できるので信頼性を高めることができる。 Further, since the polysilicon 5 is disposed between the interlayer insulating film 10 and the oxide film 4, the progress of damage introduced by the stress during bonding can be suppressed by the polysilicon 5, so that the reliability can be improved.
尚、前記の実施例２ではボンディングパッドが２個の場合について説明したが、多数ある場合は、ポリシリコン５上に形成されるボンディングパッドのうち高い電圧が印加されるボンディングパッド同士を接続し、また低い電圧が印加されるボンディングパッド同士を接続して、同様の試験を一括して行なうことができる。しかし、この場合は、流す電流を前記した値より増やす必要がある。 In the second embodiment, the case where there are two bonding pads has been described, but when there are many bonding pads, bonding pads to which a high voltage is applied among bonding pads formed on the polysilicon 5 are connected, Moreover, the same test can be performed collectively by connecting bonding pads to which a low voltage is applied. However, in this case, it is necessary to increase the flowing current from the above value.
なお、本発明は、上記のようなリードフレームに代えて、半導体チップ３０を絶縁基板上の回路パターンに実装する場合にも適用可能である。絶縁基板は、アルミニウムなどの金属板上に絶縁層を介して回路パターンを形成した金属絶縁基板や、セラミックなどの絶縁体上回路パターンを形成した基板などを用いることができる。 The present invention can also be applied to a case where the semiconductor chip 30 is mounted on a circuit pattern on an insulating substrate instead of the above lead frame. As the insulating substrate, a metal insulating substrate in which a circuit pattern is formed on a metal plate such as aluminum via an insulating layer, a substrate in which a circuit pattern on an insulator such as ceramic is formed, and the like can be used.
絶縁基板上にマウントされた半導体チップ３０のボンディングパッドを絶縁基板上の回路パターンにや樹脂ケースに固定された外部導出端子にボンディングワイヤによって接続する。 Bonding pads of the semiconductor chip 30 mounted on the insulating substrate are connected to circuit patterns on the insulating substrate and external lead terminals fixed to the resin case by bonding wires.
絶縁基板上の回路パターンや外部導出端子は、ワイヤボンディグを行う時点ですでに相互に電気的に独立しているので、絶縁基板上の回路パターンや外部導出端子に対し電圧源２１または電流源２６を接続することで、試験対象のボンディングパッドに対してボンディングワイヤを介して所望の試験電圧または試験電流を印加することができる。 Since the circuit pattern and the external lead-out terminal on the insulating substrate are already electrically independent from each other at the time of wire bonding, the voltage source 21 or the current source with respect to the circuit pattern and the external lead-out terminal on the insulating substrate. By connecting 26, a desired test voltage or current can be applied to the bonding pad to be tested via a bonding wire.
１ ｎ半導体基板
２ ｎエピタキシャル層
３ ｐウェル領域
４ 酸化膜
５ ポリシリコン
６ ｎカソード層
７ ｐアノード層
８ ｐｎ接合
９ ｐｎダイオード
１０ 層間絶縁膜
１１ 第１ボンディングパッド
１２ 第２ボンディングパッド
１３、１４ ボンディングワイヤ
１５ 第１外部導出端子
１６ 第２外部導出端子
２１ 電圧源
２２，４２ 電流計
２３，２８，４３ 電流
２６ 電流源
２７ 電圧計
３０ 半導体チップ
３１ 支持導体
３２ ドレイン端子
３３ 封止樹脂
３４ 集積回路
３５ 出力段ＭＯＳＦＥＴ
３６ ゲート
３７ ソース
３８ ドレイン
３９ ツェナーダイオード
４１ 電源
Ａ〜Ｇ ダメージ
1 n semiconductor substrate 2 n epitaxial layer 3 p well region 4 oxide film 5 polysilicon 6 n cathode layer 7 p anode layer 8 pn junction 9 pn diode 10 interlayer insulating film 11 first bonding pad 12 second bonding pad 13, 14 bonding Wire 15 First external lead terminal 16 Second external lead terminal 21 Voltage source 22, 42 Ammeter 23, 28, 43 Current 26 Current source 27 Voltmeter 30 Semiconductor chip 31 Support conductor 32 Drain terminal 33 Sealing resin 34 Integrated circuit 35 Output stage MOSFET
36 Gate 37 Source 38 Drain 39 Zener diode 41 Power supply AG Damage
Claims (8)
前記第１ボンディングパッド，前記第２ボンディングパッドに前記導線にてそれぞれ接続された外部導出端子に前記電圧源もしくは前記電流源を配設することを特徴とする請求項６または７のいずれか一項に記載の半導体装置の試験方法。 In disposing the voltage source or the current source on the first bonding pad and the second bonding pad,
8. The voltage source or the current source is provided at an external lead-out terminal connected to the first bonding pad and the second bonding pad by the conducting wire, respectively. 2. A test method for a semiconductor device according to 1.
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