JP2013090026A - Reference voltage conversion circuit and semiconductor device - Google Patents
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Abstract
Description
本発明は、基準電圧変換回路及び半導体装置に関し、特に、差動入力信号の基準電圧を変換する基準電圧変換回路及び半導体装置に関する。 The present invention relates to a reference voltage conversion circuit and a semiconductor device, and more particularly to a reference voltage conversion circuit and a semiconductor device that convert a reference voltage of a differential input signal.
近年、情報通信技術の高速化が進み、情報通信装置間や装置内部の接続インタフェースとして、パラレルインタフェースよりも高速な高速シリアルインタフェースが広く利用されている。 In recent years, the speed of information communication technology has advanced, and a high-speed serial interface that is faster than a parallel interface is widely used as a connection interface between information communication apparatuses or inside an apparatus.
このような高速シリアルインタフェースでは、データを伝送する差動信号が伝送路を通過すると、コネクタ・ケーブル・ボード基盤等の外部環境による影響のため信号が劣化する。特に、伝送路の減衰特性によるジッタの影響からシンボル間干渉（Inter Symbol Interference：ＩＳＩ）が生じるため、高速伝送の妨げとなる。通常、このＩＳＩを補正するため、差動信号を受信する受信側の回路にイコライザ回路が用いられている。 In such a high-speed serial interface, when a differential signal for transmitting data passes through the transmission path, the signal deteriorates due to the influence of the external environment such as the connector, cable, and board base. In particular, inter-symbol interference (ISI) occurs due to the influence of jitter due to the attenuation characteristics of the transmission path, which hinders high-speed transmission. Usually, in order to correct this ISI, an equalizer circuit is used in a circuit on the receiving side that receives a differential signal.
従来のイコライザ回路として、例えば、特許文献１の回路が知られている。図１４は、特許文献１に記載された従来のイコライザ回路の構成を示している。
As a conventional equalizer circuit, for example, the circuit of
この従来のイコライザ回路９００は、差動入力信号ＩＮ９０１、ＩＮ９０２を増幅し、差動出力信号ＯＵＴ９０１、ＯＵＴ９０２を生成する。イコライザ回路９００は、２つのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であるトランジスタＭ９０１、Ｍ９０２から構成される入力差動対９１２を含んでいる。
The
抵抗器Ｒ９１０、Ｒ９１１は、トランジスタＭ９０１、Ｍ９０２それぞれのドレイン側に接続され、イコライザ回路９００に対する抵抗負荷として機能する。
Resistors R910 and R911 are connected to the drain sides of the transistors M901 and M902, respectively, and function as a resistive load for the
電流源９１６ａ、９１６ｂを含むテール電流源９１６は、トランジスタＭ９０１、Ｍ９０２のソース側に接続される。具体的には電流源９１６ａがトランジスタＭ９０１のソース側に、電流源９１６ｂがトランジスタＭ９０２のソース側に接続される。テール電流源９１６によって入力差動対９１２がバイアスされる。
A tail
インピーダンス回路９１４は、トランジスタＭ９０１のソースと、トランジスタＭ９０２のソースの間に設けられる。インピーダンス回路９１４は、コンデンサＣ９０１および抵抗器Ｒ９０１を含む。コンデンサＣ９０１および抵抗器Ｒ９０１は、トランジスタＭ９０１のソースとトランジスタＭ９０２のソースの間に並列に設けられる。
The
イコライザ回路９００は、トランジスタＭ９０１、トランジスタＭ９０２それぞれのドレイン側の電圧を差動出力信号ＯＵＴ９０１、ＯＵＴ９０２として、次段へと出力する。
The
イコライザ回路９００の周波数特性は、抵抗器Ｒ９０１およびコンデンサＣ９０１、抵抗器Ｒ９１０、抵抗器Ｒ９１１の値により設定される。つまり、イコライザ回路９００は、これらの素子の値に応じたイコライザ特性により、差動信号を補正する。
The frequency characteristics of the
従来のイコライザ回路９００では、入力される差動入力信号ＩＮ９０１，ＩＮ９０２の基準電圧が一定のレベルであることが、回路動作の前提となっている。例えば、差動入力信号ＩＮ９０１，ＩＮ９０２が０Ｖの場合、トランジスタＭ９０１，Ｍ９０２はオンしないため、イコライザ回路９００は動作することができない。このため、従来のイコライザ回路９００は、単体の回路として動作することができず、その前段に、差動入力信号の基準電圧を所定のレベルに変換する基準電圧変換回路が、別途必要である。なお、基準電圧とは、差動信号のＨｉｇｈとＬｏｗの中間の電圧（コモン電圧）であり、信号のＨｉｇｈとＬｏｗを判定するための基準となる電圧である。
In the
そこで、一般的な基準電圧変換回路と従来のイコライザ回路９００とで回路を構成することにより、差動入力信号を所定のレベルに変換し、所定の周波数特性を得ることは可能である。
Therefore, by configuring a circuit with a general reference voltage conversion circuit and a
しかしながら、従来のイコライザ回路９００は、抵抗器Ｒ９１０，Ｒ９１１及び電流源９１６ａ、９１６ｂを有しているため、回路規模が大きいという問題がある。特に、インタフェースの高速化にともない、高速動作を可能にするためには、ジッタの問題から抵抗器や電流源の回路面積が非常に大きくなってしまう。
However, since the
したがって、従来のイコライザ回路と基準電圧変換回路とを用いた回路では、回路規模が大きいという問題があった。 Therefore, the circuit using the conventional equalizer circuit and the reference voltage conversion circuit has a problem that the circuit scale is large.
本発明に係る基準電圧変換回路は、第１の電源と第２の電源との間に接続され、伝送路を介して入力される差動入力信号の基準電圧を変換した差動出力信号を出力する変換部と、前記第１の電源または前記第２の電源と前記変換部との間に接続され、前記差動入力信号の前記伝送路により減衰した周波数成分を補正するイコライザ部と、を備えるものである。 A reference voltage conversion circuit according to the present invention is connected between a first power supply and a second power supply, and outputs a differential output signal obtained by converting a reference voltage of a differential input signal input via a transmission line. And a converter connected between the first power source or the second power source and the converter, and correcting a frequency component attenuated by the transmission path of the differential input signal. Is.
本発明では、第１の電源と第２の電源との間に変換部を接続し、第１の電源また第２の電源と変換部との間にイコライザ部を接続することにより、他にイコライザ回路を設ける必要がなく、回路素子の数を減らすことができるため、回路規模を削減することができる。 In the present invention, the converter is connected between the first power source and the second power source, and the equalizer unit is connected between the first power source or the second power source and the converter. Since it is not necessary to provide a circuit and the number of circuit elements can be reduced, the circuit scale can be reduced.
また、本発明に係る基準電圧変換回路は、差動入力信号の一方の信号がゲートに入力される第１のトランジスタと、前記第１のトランジスタと直列に接続され、前記差動入力信号の他方の信号がゲートに入力される第２のトランジスタと、前記差動入力信号の他方の信号がゲートに入力される第３のトランジスタと、前記第３のトランジスタと直列に接続され、前記差動入力信号の一方の信号がゲートに入力される第４のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとの接続点から差動出力信号の一方の信号を出力する第１の出力端子と、前記第３のトランジスタと前記第４のトランジスタとの接続点から前記差動出力信号の他方の信号を出力する第２の出力端子と、前記第１及び第３のトランジスタのソースに接続された第１の電源端子と、前記第２のトランジスタのドレインに一端が接続され、互いに並列に接続された第１の抵抗器及び第１のコンデンサと、前記第４のトランジスタのドレインに一端が接続され、互いに並列に接続された第２の抵抗器及び第２のコンデンサと、前記第１の抵抗器及び前記第１のコンデンサの他端と、前記第２の抵抗器及び前記第２のコンデンサの他端とに接続された第２の電源端子と、を備えるものである。 The reference voltage conversion circuit according to the present invention includes a first transistor to which one signal of a differential input signal is input to a gate, and the other one of the differential input signals connected in series to the first transistor. A second transistor having a gate input to the gate, a third transistor having the other input of the differential input signal input to the gate, and the third transistor connected in series, and the differential input A fourth transistor to which one of the signals is input to the gate; a first output terminal that outputs one of the differential output signals from a connection point between the first transistor and the second transistor; A second output terminal for outputting the other signal of the differential output signal from a connection point between the third transistor and the fourth transistor, and a source of the first and third transistors. One end is connected to the first power supply terminal connected to the drain of the second transistor, the first resistor and the first capacitor connected in parallel to each other, and the other end to the drain of the fourth transistor. A second resistor and a second capacitor connected in parallel with each other; the other end of the first resistor and the first capacitor; the second resistor and the second capacitor; And a second power supply terminal connected to the other end.
本発明では、基準電圧を変換するトランジスタと電源との間に、並列に接続された抵抗器及びのコンデンサを接続することにより、他にイコライザ回路を設ける必要がなく、回路素子の数を減らすことができるため、回路規模を削減することができる。 In the present invention, by connecting a resistor and a capacitor connected in parallel between a transistor for converting a reference voltage and a power supply, it is not necessary to provide another equalizer circuit, thereby reducing the number of circuit elements. Therefore, the circuit scale can be reduced.
本発明に係る半導体装置は、第１及び第２の端子と、前記第１の端子に結合されたゲートと第１の電源端子に結合されたソースと第１のノードに結合されたドレインとを有する第１のトランジスタと、前記第２の端子に結合されたゲートと前記第１のノードに結合されたソースと第２のノードに結合されたドレインとを有する第２のトランジスタと、前記第２の端子に結合されたゲートと前記第１の電源端子に結合されたソースと第３のノードに結合されたドレインとを有する第３のトランジスタと、前記第１の端子に結合されたゲートと前記第３のノードに結合されたソースと第４のノードに結合されたドレインとを有する第４のトランジスタと、前記第３のノードに結合された第３の端子と、前記第１のノードに結合された第４の端子と、前記第２のノードと第２の電源端子との間に結合された第１の抵抗素子と、前記第２のノードと前記第２の電源端子との間に結合された第１の容量素子と、前記第４のノードと前記第２の電源端子との間に結合された第２の抵抗素子と、前記第４のノードと前記第２の電源端子との間に結合された第２の容量素子と、を有するものである。本発明では、第２のトランジスタと第２の電源端子との間に、第１の抵抗素子及び第１の容量素子を接続し、第４のトランジスタと第２の電源端子との間に、第２の抵抗素子及び第２の容量素子を接続することにより、他にイコライザ回路を設ける必要がなく、回路素子の数を減らすことができるため、回路規模を削減することができる。 A semiconductor device according to the present invention includes first and second terminals, a gate coupled to the first terminal, a source coupled to a first power supply terminal, and a drain coupled to a first node. A second transistor having a gate coupled to the second terminal, a source coupled to the first node, and a drain coupled to a second node; and A third transistor having a gate coupled to the first terminal, a source coupled to the first power supply terminal, and a drain coupled to a third node; a gate coupled to the first terminal; A fourth transistor having a source coupled to a third node and a drain coupled to a fourth node, a third terminal coupled to the third node, and coupled to the first node And the fourth terminal A first resistive element coupled between the second node and a second power supply terminal; a first capacitive element coupled between the second node and the second power supply terminal; , A second resistance element coupled between the fourth node and the second power supply terminal, and a second capacitor coupled between the fourth node and the second power supply terminal. And an element. In the present invention, the first resistor element and the first capacitor element are connected between the second transistor and the second power supply terminal, and the fourth transistor and the second power supply terminal are connected between the second transistor and the second power supply terminal. By connecting the two resistor elements and the second capacitor element, it is not necessary to provide another equalizer circuit, and the number of circuit elements can be reduced, so that the circuit scale can be reduced.
本発明によれば、回路規模を削減することが可能な基準電圧変換回路を提供することができる。 According to the present invention, it is possible to provide a reference voltage conversion circuit capable of reducing the circuit scale.
（本発明の前提例）
本発明の実施の形態について説明する前に、まず、本発明が適用されるに至る前提例の回路構成について、図１を用いて説明する。
(Premise example of the present invention)
Before describing an embodiment of the present invention, a circuit configuration of a premise example to which the present invention is applied will be described with reference to FIG.
図１に示されるように、前提例の回路８００は、一般的な基準電圧変換回路９１０と従来のイコライザ回路９００とを接続して構成されている。
As shown in FIG. 1, the
基準電圧変換回路９１０は、Ｐチャネル型ＭＯＳトランジスタであるトランジスタＭＰ１、ＭＰ２，ＭＰ３，ＭＰ４を備えている。ＶＤＤ（電源電位）とＧＮＤ（接地電位）の間に、直列接続されたトランジスタＭＰ４及びＭＰ３と、直列接続されたトランジスタＭＰ２及びＭＰ１とが、並列に接続されている。
The reference
入力信号ＲＸＰ、ＲＸＮは、ＧＮＤに終端された終端抵抗ＴＲ１（不図示）を介し、０Ｖを基準電圧とした差動信号で基準電圧変換回路９１０に入力される。一方の入力信号ＲＸＰが、トランジスタＭＰ４及びＭＰ１のゲートに入力され、他方の入力信号ＲＸＮが、トランジスタＭＰ３及びＭＰ２のゲートに入力される。
The input signals RXP and RXN are input to the reference
入力信号ＲＸＰ，ＲＸＮの基準電圧は、基準電圧変換回路９１０により、次段のイコライザ回路９００が動作可能な基準電圧に変換される。トランジスタＭＰ２とトランジスタＭＰ１との接続点から一方の出力信号ＯＵＴＰ１が出力され、イコライザ回路９００のＭ９０１のゲートに入力される。トランジスタＭＰ４とトランジスタＭＰ３との接続点から他方の出力信号ＯＵＴＮ１が出力され、イコライザ回路９００のＭ９０２のゲートに入力される。
The reference voltages of the input signals RXP and RXN are converted by the reference
イコライザ回路９００の構成は、図１４と同様の構成である。すなわち、ＶＤＤとＧＮＤの間に、直列接続された抵抗器Ｒ９１０、トランジスタＭ９０１及び電流源９１６ａと、直列接続された抵抗器Ｒ９１１、トランジスタＭ９０２及び電流源９１６ｂとが、並列に接続されている。さらに、トランジスタＭ９０１及び電流源９１６ａの接続点と、トランジスタＭ９０２及び電流源９１６ｂの接続点との間に、コンデンサＣ９０１及び抵抗器Ｒ９０１が並列に接続されている。抵抗器Ｒ９１１とトランジスタＭ９０２との接続点から一方の出力信号ＯＵＴＰが出力され、抵抗器Ｒ９１０とトランジスタＭ９０１との接続点から他方の出力信号ＯＵＴＮが出力される。
The configuration of the
この前提例の回路８００では、基準電圧変換回路９１０により基準電圧を変換された信号が、イコライザ回路９００により所定の周波数特性を得て、外部環境のコネクタ・ケーブル・ボード基盤の減衰特性により発生するＩＳＩを補正している。
In the
上述のように、前提例の回路８００では、基準電圧の変換と周波数特性の補正とを行うために、基準電圧変換回路とイコライザ回路とが必要であり、回路規模が大きくなるという問題がある。特に、抵抗機Ｒ９１０，Ｒ９１１及び電流源９１６ａ、９１６ｂの回路面積が非常に大きくなる傾向にある。
As described above, the
また、前提例の回路８００では、基準電圧を変換するための基準電圧変換回路と周波数特性を補正するイコライザ回路とが必要であり、それぞれの回路で電流を消費するため、消費電流が大きいという問題がある。
In addition, in the
そこで、本発明では、以下に説明するように、基準電圧を変換するための回路と、周波数特性を補正するための回路とを一つの回路で構成し、回路規模の増大を抑えるとともに、消費電力の低減を可能にする。 Therefore, in the present invention, as described below, the circuit for converting the reference voltage and the circuit for correcting the frequency characteristics are configured as one circuit to suppress an increase in circuit scale and power consumption. Can be reduced.
（本発明の実施の形態１）
以下、図面を参照して本発明の実施の形態１について説明する。
(
図２は、本発明の実施の形態１に係る高速シリアル伝送システムの構成を示している。図２に示されるように、この高速シリアル伝送システムは、伝送路３００を介して接続された出力装置２２０と入力装置１２０とを備えている。なお、出力装置２２０と入力装置１２０とは、別々の装置であってもよいし、１つの装置内部に設けられていてもよい。
FIG. 2 shows the configuration of the high-speed serial transmission system according to
伝送路３００は、高速シリアル伝送路であり、例えば、ＳｅｒｉａｌＡＴＡ、ＰＣＩ−Ｅｘｐｒｅｓｓ、ＵＳＢ等の規格に対応したケーブルである。また、伝送路３００は、差動信号を伝送するために２本の信号線を含んでいる。
The
出力装置２２０は、伝送路３００を物理的に接続するコネクタ２２１、種々の回路を搭載し基盤配線を含むボード基盤２２２、シリアル伝送するための差動信号を出力する出力回路２１０を備えている。出力回路２１０から出力された送信元の差動信号ＳＸＰ、ＳＸＮは、ボード基盤２２２及びコネクタ２２１を介して伝送路３００へ出力される。
The
入力装置１２０は、伝送路３００を物理的に接続するコネクタ１２１、種々の回路を搭載し基盤配線を含むボード基盤１２２、シリアル伝送された差動信号を入力する半導体装置１１０を備えている。半導体装置１１０は、入力端子である入力パッド１１１、入力信号ＲＸＰ，ＲＸＮをＧＮＤに終端する終端抵抗ＴＲ１、入力信号ＲＸＰ，ＲＸＮの基準電圧を変換するとともに、入力信号の周波数特性を補正する基準電圧変換回路１００を有している。
The
伝送路３００を介して伝送された差動信号は、入力装置１２０では、コネクタ１２１、ボード基盤１２２を介して半導体装置１１０の入力パッド１１１に入力され、終端抵抗ＴＲ１Ｐ、ＴＲ１Ｎによりそれぞれ終端され、基準電圧変換回路１００へ入力される。基準電圧変換回路１００の構成については後述する。
In the
図３は、本発明の実施の形態１に係る高速シリアル伝送システムで入出力される信号のＥＹＥ波形（アイパターン、アイダイアグラム）を示している。ＥＹＥ波形は、複数の信号波形を重ね合わせて図示したものである。信号の品質が良い場合、同じ形の波形が重なるため、ＥＹＥが開いた状態となり、信号の品質が悪い場合、ずれた波形が重なるため、ＥＹＥが閉じた状態となる。
FIG. 3 shows EYE waveforms (eye patterns and eye diagrams) of signals input / output in the high-speed serial transmission system according to
図３（ａ）は、出力装置２２０の出力回路２１０が伝送路３００に出力する送信元の差動信号ＳＸＰ、ＳＸＮのＥＹＥ波形、図３（ｂ）は、伝送路３００を介して入力装置１２０の基準電圧変換回路１００に入力される信号ＲＸＰ，ＲＸＮのＥＹＥ波形、図３（ｃ）は、基準電圧変換回路１００が出力する出力信号ＯＵＴＰ、ＯＵＴＮのＥＹＥ波形を示している。
3A shows the EYE waveforms of the source differential signals SXP and SXN output from the
図３（ａ）のように、出力回路２１０で出力される信号は、まだ伝送路３００に入力される前であるため、ＥＹＥが開いて綺麗なＥＹＥ波形となっている。そして、図３（ｂ）のように、伝送路３００を通過した後は、波形が乱れてＥＹＥが閉じた波形となる。伝送路の特性は高い周波数帯域が減衰されるため、信号の立ち上がり及び立ち下がり部分が減衰してＥＹＥが潰れている。
As shown in FIG. 3A, since the signal output from the
その後、図３（ｃ）のように、基準電圧変換回路１００により、ＥＹＥが開いた良好な波形が出力される。本発明では、基準電圧変換回路１００が、伝送路により減衰した周波数特性を補正することで、ＥＹＥが開いた波形を出力する。本発明の基準電圧変換回路１００では、以下に説明するように、伝送路で減衰した高周波帯域のゲインを上げ、つまり信号の切り替わりの瞬間の波形を立たせる事でＥＹＥが開いた信号を出力する。
After that, as shown in FIG. 3C, the reference
次に、本発明の実施の形態１に係る基準電圧変換回路１００について説明する。図４は、本発明の実施の形態１に係る基準電圧変換回路１００の構成を示している。
Next, the reference
基準電圧変換回路１００は、伝送路を介して入力される入力信号（差動入力信号）ＲＸＰ，ＲＸＮの基準電圧を変換して出力信号（差動出力信号）ＯＵＴＰ、ＯＵＴＮを出力する変換部１０１と、入力信号ＲＸＰ，ＲＸＮの伝送路により減衰した周波数成分を補正するイコライザ部１０２とを有している。
A reference
変換部１０１は、Ｐチャネル型ＭＯＳトランジスタであるトランジスタＭＰ１、ＭＰ２，ＭＰ３，ＭＰ４を備えている。イコライザ部１０２は、コンデンサＣ２、Ｃ３、抵抗器Ｒ２、Ｒ３を備えている。コンデンサＣ２，Ｃ３は、主に信号の高周波成分を調整する機能を有し、抵抗器Ｒ２，Ｒ３は、主に信号の低周波成分を調整する機能を有している。
The
変換部１０１では、入力信号ＲＸＰ，ＲＸＮに応じて出力信号ＯＵＴＮを出力するための、直列接続されたトランジスタＭＰ４及びＭＰ３と、入力信号ＲＸＰ，ＲＸＮに応じて出力信号ＯＵＴＰを出力するための、直列接続されたトランジスタＭＰ２及びＭＰ１とが、ＶＤＤとＧＮＤとの間に並列に接続されている。
In the
イコライザ部１０２では、変換部１０１のトランジスタＭＰ３と接地電位ＧＮＤとの間に、抵抗器Ｒ２とコンデンサＣ２が並列接続され、変換部１０１のトランジスタＭＰ１と接地電位ＧＮＤとの間に、抵抗器Ｒ３とコンデンサＣ３が並列接続されている。
In the
さらに、各素子間の具体的な接続関係を説明する。入力信号ＲＸＰは、トランジスタＭＰ４及びＭＰ１のゲートに入力され、入力信号ＲＸＮは、トランジスタＭＰ３及びＭＰ２のゲートに入力される。トランジスタＭＰ４のソースとトランジスタＭＰ２のソースは、ＶＤＤに接続される。トランジスタＭＰ４のドレインは、トランジスタＭＰ３のソースに接続される。トランジスタＭＰ２のドレインは、トランジスタＭＰ１のソースに接続される。トランジスタＭＰ２のドレインから出力信号ＯＵＴＰ、トランジスタＭＰ４のドレインから出力信号ＯＵＴＮが出力される。トランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４は、全て同じ特性のトランジスタである。４つのトランジスタを同じ特性とすることで、ばらつきが抑えられ、精度の良い差動信号を出力することができる。 Further, a specific connection relationship between each element will be described. The input signal RXP is input to the gates of the transistors MP4 and MP1, and the input signal RXN is input to the gates of the transistors MP3 and MP2. The source of the transistor MP4 and the source of the transistor MP2 are connected to VDD. The drain of the transistor MP4 is connected to the source of the transistor MP3. The drain of the transistor MP2 is connected to the source of the transistor MP1. An output signal OUTP is output from the drain of the transistor MP2, and an output signal OUTN is output from the drain of the transistor MP4. The transistors MP1, MP2, MP3, and MP4 are all transistors having the same characteristics. By making the four transistors have the same characteristics, variations can be suppressed and a differential signal with high accuracy can be output.
トランジスタＭＰ３のドレインは、抵抗器Ｒ２の一端とコンデンサＣ２の一端に並列に接続し、トランジスタＭＰ１のドレインは、抵抗器Ｒ３の一端とコンデンサＣ３の一端に並列に接続される。抵抗器Ｒ２、Ｒ３とコンデンサＣ２、Ｃ３の他端をＧＮＤに接続している。コンデンサＣ２とコンデンサＣ３は同じ容量値であり、抵抗器Ｒ２と抵抗器Ｒ３は同じ抵抗値である。容量値、抵抗値を同じにすることで、出力信号ＯＵＴＰ側のイコライザ特性と、出力信号ＯＵＴＮ側のイコライザ特性とが同じとなり、より精度の良い差動信号を出力することができる。 The drain of the transistor MP3 is connected in parallel to one end of the resistor R2 and one end of the capacitor C2, and the drain of the transistor MP1 is connected in parallel to one end of the resistor R3 and one end of the capacitor C3. Resistors R2 and R3 and the other ends of capacitors C2 and C3 are connected to GND. The capacitor C2 and the capacitor C3 have the same capacitance value, and the resistor R2 and the resistor R3 have the same resistance value. By making the capacitance value and the resistance value the same, the equalizer characteristic on the output signal OUTP side and the equalizer characteristic on the output signal OUTN side become the same, and a differential signal with higher accuracy can be output.
次に、図５を用いて、本発明の実施の形態１に係る基準電圧変換回路１００の動作原理を説明する。図５（ａ）は、コンデンサＣ２に流れる電流ＩＣ２、図５（ｂ）は、抵抗器Ｒ２に流れる電流ＩＲ２、図５（ｃ）は、トランジスタＭＰ３のドレインに流れる電流ＩＤ３、図５（ｄ）は、出力信号ＯＵＴＰ／ＯＵＴＮの電圧、図５（ｅ）は、入力信号ＲＸＰ／ＲＸＮの電圧を示している。
Next, the operation principle of the reference
図５は、入力信号ＲＸＰ／ＲＸＮが変化することにより、コンデンサＣ２の電流ＩＣ２、抵抗器Ｒ２の電流ＩＲ２、トランジスタＭＰ３のドレイン電流ＩＤ３が変化し、この変化に応じて出力信号ＯＵＴＰ／ＯＵＴＮが出力される様子を示している。なお、図５（ａ）、図５（ｂ）、図５（ｃ）において、「＋」側が電流の流入を示し、「−」側が電流の流出を示している。 In FIG. 5, when the input signal RXP / RXN changes, the current IC2 of the capacitor C2, the current IR2 of the resistor R2, and the drain current ID3 of the transistor MP3 change, and the output signals OUTP / OUTN are output according to this change. It shows how it is done. In FIGS. 5A, 5B, and 5C, the “+” side indicates inflow of current, and the “−” side indicates outflow of current.
まず、理解を助けるために、トランジスタＭＰ４、ＭＰ３のみの基本的な動作について説明する。図５（ｅ）のように、入力信号ＲＸＰ／ＲＸＮは、互いに逆相の相補信号であり、ＨｉｇｈとＬｏｗが交互に繰り返される。図５（ｅ）、図５（ｄ）のように、入力信号ＲＸＰがＬｏｗ、入力信号ＲＸＮがＨｉｇｈの場合、トランジスタＭＰ４がＯＮ、トランジスタＭＰ３がＯＦＦとなるため、ＶＤＤからトランジスタＭＰ４を介してＯＵＴＮの端子へ電流が流れ、出力信号ＯＵＴＮはＨｉｇｈとなる。また、入力信号ＲＸＰがＨｉｇｈ、入力信号ＲＸＮがＬｏｗの場合、トランジスタＭＰ４がＯＦＦ、トランジスタＭＰ３がＯＮとなるため、ＯＵＴＮの端子からトランジスタＭＰ３を介してＧＮＤへ電流が流れ、出力信号ＯＵＴＮはＬｏｗとなる。このようにして、トランジスタＭＰ４、ＭＰ３は、入力信号ＲＸＰ／ＲＸＮに応じて、入力信号ＲＸＮと同相の出力信号ＯＵＴＮを出力する。 First, in order to help understanding, a basic operation of only the transistors MP4 and MP3 will be described. As shown in FIG. 5E, the input signals RXP / RXN are complementary signals having opposite phases, and High and Low are alternately repeated. As shown in FIGS. 5E and 5D, when the input signal RXP is Low and the input signal RXN is High, the transistor MP4 is turned on and the transistor MP3 is turned off. A current flows to the terminals of the output signal OUTN, and the output signal OUTN becomes High. Further, when the input signal RXP is High and the input signal RXN is Low, the transistor MP4 is OFF and the transistor MP3 is ON. Therefore, a current flows from the terminal of OUTN to GND through the transistor MP3, and the output signal OUTN is Low. Become. In this way, the transistors MP4 and MP3 output the output signal OUTN having the same phase as the input signal RXN according to the input signals RXP / RXN.
次に、ｔ１とｔ２の時点における、コンデンサＣ２、抵抗器Ｒ２を含めた具体的な動作について説明する。 Next, a specific operation including the capacitor C2 and the resistor R2 at the times t1 and t2 will be described.
ｔ１において、入力信号ＲＸＰがＬｏｗからＨｉｇｈに遷移し、入力信号ＲＸＮがＨｉｇｈからＬｏｗに遷移する（図５（ｅ））。そうすると、トランジスタＭＰ４がＯＦＦ、トランジスタＭＰ３がＯＮに遷移し始めるため、ＯＵＴＮの端子からＧＮＤ側へ向かって、トランジスタＭＰ３のドレイン電流ＩＤ３が流出する（図５（ｃ））。そして、コンデンサＣ２に電流ＩＣ２が流入することになり、コンデンサＣ２に電荷がチャージされる（図５（ａ））。また、ドレイン電流ＩＤ３が流出しているため、出力信号ＯＵＴＮは、Ｌｏｗへ低下する（図５（ｄ））。 At t1, the input signal RXP changes from Low to High, and the input signal RXN changes from High to Low (FIG. 5 (e)). Then, since the transistor MP4 is turned off and the transistor MP3 starts to be turned on, the drain current ID3 of the transistor MP3 flows from the OUTN terminal toward the GND side (FIG. 5C). Then, the current IC2 flows into the capacitor C2, and the capacitor C2 is charged (FIG. 5 (a)). Further, since the drain current ID3 flows out, the output signal OUTN decreases to Low (FIG. 5 (d)).
ｔ１からｔ２にかけた期間では、入力信号ＲＸＰはＨｉｇｈ、入力信号ＲＸＮはＬｏｗの状態が続くため、ドレイン電流ＩＤ３の流出が続き（図５（ｃ））、出力信号ＯＵＴＮはＬｏｗのままである（図５（ｄ））。この期間では、ドレイン電流ＩＤ３により、コンデンサＣ２に一定の電荷がチャージされると飽和に近づくため、電流ＩＣ２の流入が減り（図５（ａ））、逆に、抵抗器Ｒ２の電流ＩＲ２の流入が増える（図５（ｂ））。 In the period from t1 to t2, since the input signal RXP remains High and the input signal RXN remains Low, the drain current ID3 continues to flow out (FIG. 5C), and the output signal OUTN remains Low ( FIG. 5 (d)). During this period, the drain current ID3 approaches saturation when a constant charge is charged in the capacitor C2, so that the inflow of the current IC2 decreases (FIG. 5A), and conversely, the inflow of the current IR2 of the resistor R2 Increases (FIG. 5B).
その後、ｔ２において、入力信号ＲＸＰがＨｉｇｈからＬｏｗに遷移し、入力信号ＲＸＮがＬｏｗからＨｉｇｈに遷移する（図５（ｅ））。そうすると、トランジスタＭＰ４がＯＮ、トランジスタＭＰ３がＯＦＦに遷移し始めるため、ＶＤＤ側からＯＵＴＮの端子へ向かって電流が流れ、トランジスタＭＰ３のドレイン電流ＩＤ３の流出が減るため（図５（ｃ））、出力信号ＯＵＴＮがＨｉｇｈへ上昇する。 Thereafter, at t2, the input signal RXP changes from High to Low, and the input signal RXN changes from Low to High (FIG. 5 (e)). Then, since the transistor MP4 is turned on and the transistor MP3 starts to be turned off, a current flows from the VDD side toward the OUTN terminal, and the outflow of the drain current ID3 of the transistor MP3 is reduced (FIG. 5C). The signal OUTN rises to High.
このとき、コンデンサＣ２が放電を開始するため、コンデンサＣ２の電流ＩＣ２が多く流出する（図５（ａ））。この放電により、抵抗器Ｒ２の電流ＩＲ２の流出が抑えされる（図５（ｂ））。したがって、入力信号ＲＸＮがＬｏｗからＨｉｇｈへ立ち上る際に、コンデンサＣ２が放電し、抵抗器Ｒ２に電流が流れるため、出力信号ＯＵＴＮがＬｏｗからＨｉｇｈへの立ち上るための電圧が押し上げられることになる。 At this time, since the capacitor C2 starts discharging, a large amount of current IC2 flows out of the capacitor C2 (FIG. 5A). This discharge suppresses the outflow of the current IR2 from the resistor R2 (FIG. 5B). Therefore, when the input signal RXN rises from Low to High, the capacitor C2 is discharged, and a current flows through the resistor R2. Therefore, the voltage for raising the output signal OUTN from Low to High is pushed up.
この例では、ｔ２において、図５（ｃ）のように、トランジスタＭＰ３のドレイン電流ＩＤ３の流出が、８０μＡ減少している。そして、図５（ａ）のように、コンデンサＣ２の電流ＩＣ２が、７０μＡ流出している。これにより、抵抗器Ｒ２に流れる電流ＩＲ２が本来８０μＡ減少するはずだったのに対して、８０μＡ−７０μＡ＝１０μＡの減少にとどまっている。つまり、入力信号の切り替わりの瞬間に、コンデンサＣ２によって電流を補充している事が分かる。 In this example, at t2, as shown in FIG. 5C, the outflow of the drain current ID3 of the transistor MP3 decreases by 80 μA. Then, as shown in FIG. 5A, the current IC2 of the capacitor C2 flows out by 70 μA. As a result, the current IR2 flowing through the resistor R2 is supposed to decrease by 80 μA, but is only reduced by 80 μA−70 μA = 10 μA. That is, it can be seen that the current is replenished by the capacitor C2 at the moment of switching of the input signal.
このように、基準電圧変換回路１００では、抵抗器Ｒ２、Ｒ３とコンデンサＣ２、Ｃ３を、トランジスタＭＰ３、ＭＰ１とＧＮＤとの間に接続する事で、入力信号ＲＸＰ、ＲＸＮに差動信号が入力されるごとにコンデンサＣ２およびＣ３には電荷の充放電が繰り返される。例えば、トランジスタＭＰ３のゲート電圧の方がトランジスタＭＰ１のゲート電圧より低い場合、トランジスタＭＰ３に流れる電流がコンデンサＣ２にチャージされる。
As described above, in the reference
そして、入力信号ＲＸＰ、ＲＸＮの差動信号が高周波数で動作している場合は、トランジスタＭＰ３のゲート電圧が高い電圧に遷移するため、トランジスタＭＰ３はＯＦＦしようとしＧＮＤへ流れる電流が少なくなり始めるが、コンデンサＣ２に蓄えられていた電荷が放電されるため、トランジスタＭＰ３のソース電圧が上昇する。同時にトランジスタＭＰ４のゲート電圧が低くなるため、出力電圧がデータの切り替わる際に、抵抗器Ｒ２及びコンデンサＣ２の無い、トランジスタＭＰ３とＭＰ４のみで構成される以上の利得が生まれることになる。 When the differential signals of the input signals RXP and RXN operate at a high frequency, the gate voltage of the transistor MP3 transitions to a high voltage, so that the transistor MP3 tries to turn off and the current flowing to the GND starts to decrease. Since the charge stored in the capacitor C2 is discharged, the source voltage of the transistor MP3 increases. At the same time, since the gate voltage of the transistor MP4 is lowered, when the output voltage is switched, a gain higher than that constituted only by the transistors MP3 and MP4 without the resistor R2 and the capacitor C2 is generated.
なお、ここではトランジスタＭＰ４、ＭＰ３の動作について説明したが、トランジスタＭＰ２、ＭＰ１も同様に動作する。 Although the operations of the transistors MP4 and MP3 have been described here, the transistors MP2 and MP1 operate similarly.
図６は、本発明の実施の形態１に係る基準電圧変換回路１００の周波数特性を示している。本実施形態では、基準電圧変換回路１００のイコライザ特性により伝送路特性をキャンセルする。
FIG. 6 shows frequency characteristics of the reference
特性Ｗ１は伝送路の減衰特性であり、特性Ｗ２は基準電圧変換回路１００のイコライザ特性であり、特性Ｗ３は伝送路と基準電圧変換回路１００による、伝送路の始まりから基準電圧変換回路１００の出力までの周波数特性である。
A characteristic W1 is an attenuation characteristic of the transmission line, a characteristic W2 is an equalizer characteristic of the reference
伝送路の特性Ｗ１が高周波で減衰するため、基準電圧変換回路１００は、特性Ｗ２のように、高周波の領域で利得が上昇（ブースト）するようなイコライザ特性を有している。そうすると、伝送路の減衰特性を受けた信号に対して基準電圧変換回路１００を通過することにより、特性Ｗ１のように減衰した特性が、特性Ｗ２の高周波をブーストしたイコライザ特性によりキャンセルされて、特性Ｗ３のようにフラットな特性を得ることができる。したがって、伝送路で特性Ｗ１により発生するＩＳＩを、基準電圧変換回路１００の特性Ｗ２のイコライザ特性により補正することができる。
Since the transmission line characteristic W1 is attenuated at a high frequency, the reference
ここで、基準電圧変換回路１００の周波数特性と、各回路素子の設定値について検討する。
Here, the frequency characteristics of the reference
基準電圧変換回路１００では、主に低周波数帯域の利得を抵抗器Ｒ２と抵抗器Ｒ３によって調整し、主に高周波数帯域の利得をコンデンサＣ２とコンデンサＣ３によって調整することができる。したがって、伝送路の減衰特性に応じて、抵抗器Ｒ２，Ｒ３、コンデンサＣ２，Ｃ３を設定することで、減衰した特性をキャンセルすることができる。
In the reference
ただし、基準電圧変換回路１００では、抵抗器Ｒ２，Ｒ３、コンデンサＣ２，Ｃ３と同時に、トランジスタＭＰ１〜ＭＰ４も動作するため、イコライザのブースト強度（上昇量）は、全ての素子、つまり、トランジスタＭＰ１〜ＭＰ４、抵抗器Ｒ２、Ｒ３、コンデンサＣ２、Ｃ３の影響を受ける。なお、ブースト強度が強いとは、ブースト量が大きいことであり、ブースト強度が弱いとは、ブースト量が小さいことである。
However, in the reference
具体的には、トランジスタＭＰ３とトランジスタＭＰ１が持つ利得を上げると、抵抗器Ｒ２、Ｒ３を小さい抵抗値としてもブースト強度が強くなる。これに対して、トランジスタＭＰ３とトランジスタＭＰ１が持つ利得を下げると、抵抗器Ｒ２、Ｒ３を大きい抵抗値にしないと、ブースト強度が強くならない。 Specifically, when the gains of the transistors MP3 and MP1 are increased, the boost strength is increased even if the resistors R2 and R3 are set to small resistance values. On the other hand, when the gains of the transistors MP3 and MP1 are lowered, the boost strength is not increased unless the resistors R2 and R3 are set to large resistance values.
同様に、トランジスタＭＰ３とトランジスタＭＰ１が持つ利得を上げると、コンデンサＣ２、Ｃ３を小さい容量値としてもブースト強度が強くなる。これに対して、トランジスタＭＰ３とトランジスタＭＰ１が持つ利得を下げると、コンデンサＣ２、Ｃ３を大きい容量値にしないとブースト強度が強くならない。 Similarly, when the gains of the transistors MP3 and MP1 are increased, the boost strength is increased even if the capacitors C2 and C3 are set to small capacitance values. On the other hand, if the gains of the transistors MP3 and MP1 are lowered, the boost strength cannot be increased unless the capacitors C2 and C3 are set to large capacitance values.
また、トランジスタＭＰ４、ＭＰ２についてもＯＮ抵抗を持っており、これは入力信号が常時変化するため常時抵抗値が変化する事になるが、トランジスタＭＰ４の抵抗値が高い状態、つまり入力信号ＲＸＰがＨｉｇｈで入力されている状態では、抵抗器Ｒ２、Ｒ３の抵抗値が小さくてもブースト強度が強くなり、また、コンデンサＣ２、Ｃ３の容量値が小さくてもブースト強度が強くなる。逆に、トランジスタＭＰ４の抵抗値が低い状態、つまり、入力信号ＲＸＰがＬｏｗで入力されている状態では、抵抗器Ｒ２、Ｒ３の抵抗値を大きくしないとブースト強度が強くならない。 The transistors MP4 and MP2 also have an ON resistance. This is because the input signal constantly changes, so the resistance value always changes. However, the transistor MP4 has a high resistance value, that is, the input signal RXP is High. In the state where the voltage is input, the boost strength is increased even if the resistance values of the resistors R2 and R3 are small, and the boost strength is increased even if the capacitance values of the capacitors C2 and C3 are small. On the contrary, in a state where the resistance value of the transistor MP4 is low, that is, in a state where the input signal RXP is input at Low, the boost strength is not increased unless the resistance values of the resistors R2 and R3 are increased.
トランジスタＭＰ２についても同様に、トランジスタＭＰ２の抵抗値が高い状態、つまり、入力信号ＲＸＰがＨｉｇｈで入力されている状態では、抵抗器Ｒ２、Ｒ３の抵抗値が小さくてもブースト強度が強くなり、また、コンデンサＣ２、Ｃ３の容量値が小さくてもブースト強度が強くなる。逆に、トランジスタＭＰ２の抵抗値が低い状態、つまり、入力信号ＲＸＰがＬｏｗで入力されている状態では、抵抗器Ｒ２、Ｒ３の抵抗値を大きくないとブースト強度が強くならない。 Similarly, for the transistor MP2, in a state where the resistance value of the transistor MP2 is high, that is, in a state where the input signal RXP is input at High, the boost strength is increased even if the resistance values of the resistors R2 and R3 are small. Even if the capacitance values of the capacitors C2 and C3 are small, the boost strength is increased. Conversely, in a state where the resistance value of the transistor MP2 is low, that is, in a state where the input signal RXP is input at Low, the boost strength is not increased unless the resistance values of the resistors R2 and R3 are increased.
以上のように、本実施形態では、基準電圧変換回路において、トランジスタＭＰ１〜ＭＰ４に加えて、トランジスタと電源との間に、抵抗器Ｒ２，Ｒ３、コンデンサＣ２、Ｃ３を備えることで、基準電圧を変換するとともに、周波数特性を補正することを可能にした。 As described above, in the present embodiment, in the reference voltage conversion circuit, the resistors R2 and R3 and the capacitors C2 and C3 are provided between the transistors and the power supply in addition to the transistors MP1 to MP4, so that the reference voltage is obtained. It is possible to correct the frequency characteristics while converting.
図１のような前提例では、基準電圧変換回路とイコライザ回路とを別々に有していたため、計６個のトランジスタが必要であったのに対して、本実施形態では、４つのトランジスタで構成でき、さらに、イコライザ回路の抵抗器２つと定電流源２つを削減することができるため、回路規模を大きく削減できる。特に、イコライザ回路に示す様なＶＤＤ側の抵抗器や定電流源は製造ばらつきの観点からジッタ増加を懸念して相対精度を良くするためにサイズが大きいため、イコライザ回路が削減できる効果は非常に大きい。さらに、前提例のようにイコライザ回路が不要であるため、消費電力を低減することができる。 In the premise example as shown in FIG. 1, since the reference voltage conversion circuit and the equalizer circuit are separately provided, a total of six transistors are necessary, whereas in the present embodiment, the configuration includes four transistors. In addition, since two resistors and two constant current sources in the equalizer circuit can be reduced, the circuit scale can be greatly reduced. In particular, the resistors and constant current sources on the VDD side as shown in the equalizer circuit are large in size in order to improve the relative accuracy in consideration of an increase in jitter from the viewpoint of manufacturing variation, and therefore the effect of reducing the equalizer circuit is extremely high. large. Furthermore, since an equalizer circuit is unnecessary as in the premise example, power consumption can be reduced.
例えば、図１の前提例の回路と、図４の本実施形態の回路を実際に設計し、比較してみると、前提例では、基準電圧変換回路９１０の電流が５ｍＡ、面積が６２５μｍ２、イコライザ回路９００の電流が２ｍＡ、面積が２２５００μｍ２であるのに対して、本実施形態では、基準電圧変換回路１００の電流が５ｍＡ、面積が２５００μｍ２である。したがって、本実施形態では、前提例に比べて、電流を３０％削減でき、面積も１／９に縮小することができる。
For example, when the circuit of the example of FIG. 1 and the circuit of this embodiment of FIG. 4 are actually designed and compared, in the example, the current of the reference
（本発明の実施の形態２）
次に、図面を参照して本発明の実施の形態２について説明する。実施の形態１では、コンデンサの容量値、抵抗器の抵抗値が固定であったが、本実施形態では、コンデンサの容量値を調整可能としている。
(Embodiment 2 of the present invention)
Next, a second embodiment of the present invention will be described with reference to the drawings. In the first embodiment, the capacitance value of the capacitor and the resistance value of the resistor are fixed, but in this embodiment, the capacitance value of the capacitor can be adjusted.
図７は、本発明の実施の形態２に係る基準電圧変換回路１００の構成を示している。本実施形態の基準電圧変換回路１００では、図４の実施の形態１の回路構成と比べて、変換部１０１の構成は同様であるが、イコライザ部１０２の構成が異なっている。すなわち、図４の構成に対し、コンデンサＣ４、Ｃ５を追加し、ＮｃｈＭＯＳトランジスタであるトランジスタＭＮ１〜ＭＮ４を追加している。トランジスタＭＮ１〜ＭＮ４は、それぞれコンデンサＣ４，Ｃ２，Ｃ３，Ｃ５のイコライザ動作を制御するためのスイッチ回路である。
FIG. 7 shows a configuration of the reference
図７の基準電圧変換回路１００の具体的な接続関係を説明する。トランジスタＭＰ３のドレインに抵抗器Ｒ２の一端とトランジスタＭＮ１,ＭＮ２のドレインを接続し、トランジスタＭＮ１のソースにコンデンサＣ４の一端を接続し、トランジスタＭＮ２のソースにコンデンサＣ２の一端を接続し、抵抗器Ｒ２,コンデンサＣ２,Ｃ４の他端にはＧＮＤを接続する。
A specific connection relationship of the reference
また、トランジスタＭＰ１のドレインに抵抗器Ｒ３の一端とトランジスタＭＮ３,ＭＮ４のドレインを接続し、トランジスタＭＮ３のソースにはコンデンサＣ３の一端を接続し、トランジスタＭＮ４のソースにはコンデンサＣ５の一端を接続し、抵抗器Ｒ３,コンデンサＣ３,Ｃ５の他端にはＧＮＤを接続する。 Further, one end of the resistor R3 and the drains of the transistors MN3 and MN4 are connected to the drain of the transistor MP1, one end of the capacitor C3 is connected to the source of the transistor MN3, and one end of the capacitor C5 is connected to the source of the transistor MN4. The other end of the resistor R3 and the capacitors C3 and C5 is connected to GND.
ここで、コンデンサＣ４とＣ５は同じ容量値である。コンデンサＣ２及びＣ３と、コンデンサＣ４及びＣ５とは、容量値が同じであってもよいし、異なっていてもよい。伝送路の減衰特性を段階的に補正できれば、任意の値が設定可能である。 Here, the capacitors C4 and C5 have the same capacitance value. Capacitors C2 and C3 and capacitors C4 and C5 may have the same or different capacitance values. An arbitrary value can be set as long as the attenuation characteristic of the transmission line can be corrected stepwise.
さらに、トランジスタＭＮ２,ＭＮ３のゲートには入力端子ＥＱＢＯＯＳＴ１、トランジスタＭＮ１,ＭＮ４のゲートには入力端子ＥＱＢＯＯＳＴ２を接続する。 Further, the gates of the transistors MN2 and MN3 are connected to the input terminal EQBOOST1, and the gates of the transistors MN1 and MN4 are connected to the input terminal EQBOOST2.
このように、本実施形態では、実施の形態１の動作に加えて、ＮｃｈトランジスタＭＮ１〜ＭＮ４を使用することによりイコライザのブースト強度調整機能を持たせている。すなわち、入力端子ＥＱＢＯＯＳＴ１、ＥＱＢＯＯＳＴ２に入力する制御信号によってトランジスタＭＮ１〜ＭＮ４のＯＮ／ＯＦＦを切り替えてコンデンサの容量値を可変にする事で、イコライザのブースト強度を調整する。 As described above, in this embodiment, in addition to the operation of the first embodiment, the boost strength adjustment function of the equalizer is provided by using the Nch transistors MN1 to MN4. That is, the boost strength of the equalizer is adjusted by switching the transistors MN1 to MN4 on and off by the control signals input to the input terminals EQBOOST1 and EQBOOST2 to make the capacitance value of the capacitor variable.
例えば、入力端子ＥＱＢＯＯＳＴ１のみＶＤＤを入力すると、トランジスタＭＮ２、ＭＮ３のみがＯＮし、コンデンサＣ２、Ｃ３のみがイコライザとして作用する。また、入力端子ＥＱＢＯＯＳＴ２のみＶＤＤを入力すると、トランジスタＭＮ１、ＭＮ４のみがＯＮし、コンデンサＣ４、Ｃ５のみがイコライザとして作用する。 For example, when VDD is input only to the input terminal EQBOOST1, only the transistors MN2 and MN3 are turned on, and only the capacitors C2 and C3 function as an equalizer. When VDD is input only to the input terminal EQBOOST2, only the transistors MN1 and MN4 are turned on, and only the capacitors C4 and C5 function as an equalizer.
さらに、入力端子ＥＱＢＯＯＳＴ１と入力端子ＥＱＢＯＯＳＴ２の両方にＶＤＤを入力すると、トランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４がＯＮし、コンデンサＣ２の容量とコンデンサＣ４の容量とを加算した容量、及び、コンデンサＣ３の容量とコンデンサＣ５の容量とを加算した容量により、イコライザ特性が設定される。 Further, when VDD is input to both the input terminal EQBOOST1 and the input terminal EQBOOST2, the transistors MN1, MN2, MN3, and MN4 are turned on, and the capacity obtained by adding the capacity of the capacitor C2 and the capacity of the capacitor C4 and the capacity of the capacitor C3 And the capacity of the capacitor C5 are added to set the equalizer characteristics.
図８は、本発明の実施の形態２に係る基準電圧変換回路１００の周波数特性を示している。図８には、２種類の伝送路による減衰特性が記載されている。特性Ｗ１、Ｗ４は伝送路の減衰特性であり、特性Ｗ２、Ｗ５は基準電圧変換回路１００のイコライザ特性であり、特性Ｗ３は伝送路と基準電圧変換回路１００による周波数特性である。
FIG. 8 shows the frequency characteristics of the reference
特性Ｗ１は、例えば、特性Ｗ４の伝送路よりも短い伝送路の特性であり、図６と同じく、高周波が減衰する伝送路の減衰特性である。特性Ｗ１の減衰特性に対しては、入力端子ＥＱＢＯＯＳＴ１にのみＶＤＤを入力する。そうすると、トランジスタＭＮ２、ＭＮ３のみがＯＮするため、実施の形態１と同様に、コンデンサＣ２と抵抗器Ｒ２およびコンデンサＣ３と抵抗器Ｒ３によって得られる利得により、特性Ｗ２のようなイコライザ特性となる。したがって、伝送路で高周波が減衰した特性Ｗ１に対し、基準電圧変換回路１００のイコライザ特性により高周波をブーストすることで、特性３のように補正されたフラットな特性が得られる。
The characteristic W1 is, for example, a characteristic of a transmission line that is shorter than the transmission line of the characteristic W4, and is the attenuation characteristic of the transmission line that attenuates the high frequency, as in FIG. For the attenuation characteristic W1, VDD is input only to the input terminal EQBOOST1. Then, since only the transistors MN2 and MN3 are turned on, an equalizer characteristic such as the characteristic W2 is obtained by the gain obtained by the capacitor C2, the resistor R2, and the capacitor C3 and the resistor R3, as in the first embodiment. Accordingly, the flat characteristic corrected as shown in characteristic 3 can be obtained by boosting the high frequency by the equalizer characteristic of the reference
特性Ｗ４は、例えば、特性Ｗ１の伝送路よりも長い伝送路の特性であり、特性Ｗ１よりも高周波が大きく減衰する減衰特性である。この場合、入力端子ＥＱＢＯＯＳＴ１と入力端子ＥＱＢＯＯＳＴ２の両方にＶＤＤを入力する。そうすると、トランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４が全てＯＮするため、コンデンサＣ２、抵抗器Ｒ２、コンデンサＣ３、抵抗器Ｒ３に加えて、コンデンサＣ４、Ｃ５も使用することになり、これらの素子によって得られる利得によって、特性Ｗ５のような高周波を大きくブーストするイコライザ特性となる。したがって、伝送路で高周波が大きく減衰した特性Ｗ４に対し、基準電圧変換回路１００のイコライザ特性により高周波を大きくブーストすることで、減衰特性の大きい伝送路の特性をキャンセルし、特性３のように補正されたフラットな特性を得ることができる。
The characteristic W4 is, for example, a characteristic of a transmission line that is longer than the transmission line of the characteristic W1, and is an attenuation characteristic in which a high frequency is attenuated more than the characteristic W1. In this case, VDD is input to both the input terminal EQBOOST1 and the input terminal EQBOOST2. Then, since the transistors MN1, MN2, MN3, and MN4 are all turned on, in addition to the capacitor C2, the resistor R2, the capacitor C3, and the resistor R3, the capacitors C4 and C5 are also used. By the gain, an equalizer characteristic that greatly boosts the high frequency, such as the characteristic W5, is obtained. Therefore, the characteristic W4 in which the high frequency is greatly attenuated in the transmission line is greatly boosted by the equalizer characteristic of the reference
このように、本実施形態では、実施の形態１の回路構成に加えて、さらにコンデンサを設けて、トランジスタのオン／オフにより各コンデンサの動作を制御するようにした。これにより、コンデンサの容量を制御し、基準電圧変換回路のイコライザ特性、特に高周波のブースト特性を段階的に調整することができる。したがって、伝送路ごとの減衰特性に合わせて最適なブースト強度を調整し伝送路特性をキャンセルすることができるため、よりフラットな特性を得ることができる。 As described above, in this embodiment, in addition to the circuit configuration of the first embodiment, a capacitor is further provided so that the operation of each capacitor is controlled by turning on / off the transistor. Thereby, the capacitance of the capacitor can be controlled, and the equalizer characteristics of the reference voltage conversion circuit, in particular, the high frequency boost characteristics can be adjusted stepwise. Therefore, since the optimum boost strength can be adjusted in accordance with the attenuation characteristic for each transmission line and the transmission line characteristic can be canceled, a flatter characteristic can be obtained.
（本発明の実施の形態３）
次に、図面を参照して本発明の実施の形態３について説明する。実施の形態２ではコンデンサの容量を調整していたが、本実施形態では、コンデンサではなく抵抗値を調整する構成となっている。
(Embodiment 3 of the present invention)
Next, a third embodiment of the present invention will be described with reference to the drawings. In the second embodiment, the capacitance of the capacitor is adjusted, but in this embodiment, the resistance value is adjusted instead of the capacitor.
図９は、本発明の実施の形態３に係る基準電圧変換回路１００の構成を示している。本実施形態の基準電圧変換回路１００では、図４の実施の形態１の回路構成と比べて、変換部１０１の構成は同様であるが、イコライザ部１０２の構成が異なっている。すなわち、図４の構成に対し、抵抗器Ｒ４、Ｒ５を追加し、ＮｃｈＭＯＳトランジスタであるトランジスタＭＮ１〜ＭＮ４を追加している。トランジスタＭＮ１〜ＭＮ４は、それぞれ抵抗器Ｒ４，Ｒ２，Ｒ３，Ｒ５のイコライザ動作を制御するためのスイッチ回路である。
FIG. 9 shows the configuration of the reference
図９の基準電圧変換回路１００の具体的な接続関係を説明する。トランジスタＭＰ３のドレインにコンデンサＣ２の一端を接続し、トランジスタＭＰ３のドレインにトランジスタＭＮ１、ＭＮ２のドレインを接続し、トランジスタＭＮ１のソースに抵抗器Ｒ４の一端を接続し、トランジスタＭＮ２のソースに抵抗器Ｒ２の一端を接続し、コンデンサＣ２,抵抗器Ｒ２,Ｒ４の他端にはＧＮＤを接続する。
A specific connection relationship of the reference
また、トランジスタＭＰ１のドレインにコンデンサＣ３の一端を接続し、トランジスタＭＰ１のドレインにトランジスタＭＮ３、ＭＮ４のドレインを接続し、トランジスタＭＮ３のソースに抵抗器Ｒ３の一端を接続し、トランジスタＭＮ４のソースに抵抗器Ｒ５の一端を接続し、コンデンサＣ３,抵抗器Ｒ３,Ｒ５の他端にはＧＮＤを接続する。 Further, one end of the capacitor C3 is connected to the drain of the transistor MP1, the drains of the transistors MN3 and MN4 are connected to the drain of the transistor MP1, one end of the resistor R3 is connected to the source of the transistor MN3, and the resistor is connected to the source of the transistor MN4. One end of the resistor R5 is connected, and GND is connected to the other ends of the capacitor C3 and the resistors R3 and R5.
ここで、抵抗器Ｒ４とＲ５は同じ抵抗値である。抵抗器Ｒ２及びＲ３と、抵抗器Ｒ４及びＲ５とは、抵抗値が同じであってもよいし、異なっていてもよい。伝送路の減衰特性を段階的に補正できれば、任意の値が設定可能である。 Here, the resistors R4 and R5 have the same resistance value. The resistors R2 and R3 and the resistors R4 and R5 may have the same or different resistance values. An arbitrary value can be set as long as the attenuation characteristic of the transmission line can be corrected stepwise.
さらに、トランジスタＭＮ２,ＭＮ３のゲートには入力端子ＥＱＢＯＯＳＴ１、トランジスタＭＮ１,ＭＮ４のゲートには入力端子ＥＱＢＯＯＳＴ２を接続する。 Further, the gates of the transistors MN2 and MN3 are connected to the input terminal EQBOOST1, and the gates of the transistors MN1 and MN4 are connected to the input terminal EQBOOST2.
このように、本実施形態では、実施の形態１の動作に加えて、ＮｃｈトランジスタＭＮ１〜ＭＮ４を使用することによりイコライザのブースト強度調整機能を持たせる。すなわち、入力端子ＥＱＢＯＯＳＴ１とＥＱＢＯＯＳＴ２によってトランジスタＭＮ１〜ＭＮ４のＯＮ／ＯＦＦを切り替えて抵抗器の抵抗値を可変する事で、イコライザのブースト強度を調整する。 Thus, in this embodiment, in addition to the operation of the first embodiment, the boost strength adjustment function of the equalizer is provided by using the Nch transistors MN1 to MN4. That is, the boost strength of the equalizer is adjusted by changing the resistance value of the resistor by switching the transistors MN1 to MN4 on / off by the input terminals EQBOOST1 and EQBOOST2.
例えば、入力端子ＥＱＢＯＯＳＴ１のみＶＤＤを入力すると、トランジスタＭＮ２、ＭＮ３のみがＯＮし、抵抗器Ｒ２、Ｒ３のみがイコライザとして作用する。また、入力端子ＥＱＢＯＯＳＴ２のみＶＤＤを入力すると、トランジスタＭＮ１、ＭＮ４のみがＯＮし、抵抗器Ｒ４、Ｒ５のみがイコライザとして作用する。 For example, when VDD is input only to the input terminal EQBOOST1, only the transistors MN2 and MN3 are turned on, and only the resistors R2 and R3 function as an equalizer. When VDD is input only to the input terminal EQBOOST2, only the transistors MN1 and MN4 are turned ON, and only the resistors R4 and R5 function as an equalizer.
さらに、入力端子ＥＱＢＯＯＳＴ１と入力端子ＥＱＢＯＯＳＴ２の両方にＶＤＤを入力すると、抵抗器Ｒ２と抵抗器Ｒ４の並列抵抗値及び抵抗器Ｒ３と抵抗器Ｒ５の並列抵抗値により、イコライザ特性が設定される。 Further, when VDD is input to both the input terminal EQBOOST1 and the input terminal EQBOOST2, the equalizer characteristics are set by the parallel resistance value of the resistor R2 and the resistor R4 and the parallel resistance value of the resistor R3 and the resistor R5.
図１０は、本発明の実施の形態３に係る基準電圧変換回路１００の周波数特性を示している。図１０には、２種類の伝送路による減衰特性が記載されている。特性Ｗ１１、Ｗ１２は伝送路の減衰特性であり、特性Ｗ１３、Ｗ１４は基準電圧変換回路１００のイコライザ特性であり、特性Ｗ３は伝送路と基準電圧変換回路１００による周波数特性である。
FIG. 10 shows the frequency characteristics of the reference
特性Ｗ１１は、例えば、特性Ｗ１２の伝送路よりも短い伝送路の特性であり、図６、図８と同じく、高周波が減衰する伝送路の減衰特性である。特性Ｗ１１の減衰特性に対しては、入力端子ＥＱＢＯＯＳＴ１にのみＶＤＤを入力する。そうすると、トランジスタＭＮ２、ＭＮ３のみがＯＮするため、実施の形態１、２と同様に、コンデンサＣ２と抵抗器Ｒ２およびコンデンサＣ３と抵抗器Ｒ３によって得られる利得により、特性Ｗ１４のようなイコライザ特性となる。 The characteristic W11 is, for example, a characteristic of a transmission line shorter than the transmission line of the characteristic W12, and is the attenuation characteristic of a transmission line in which a high frequency is attenuated, as in FIGS. For the attenuation characteristic W11, VDD is input only to the input terminal EQBOOST1. Then, since only the transistors MN2 and MN3 are turned on, the equalizer characteristics such as the characteristic W14 are obtained by the gain obtained by the capacitor C2, the resistor R2, and the capacitor C3 and the resistor R3, as in the first and second embodiments. .
ここでは、コンデンサＣ２，Ｃ３の容量により高周波をブーストし、抵抗器Ｒ２，Ｒ３の抵抗値により低周波を減衰させる。したがって、伝送路で高周波が減衰した特性Ｗ１１に対し、基準電圧変換回路１００のイコライザ特性により高周波をブーストし低周波を減衰させることで、特性Ｗ１１よりもゲインが若干低くなるものの、伝送路の特性をキャンセルし、特性１５のように補正されたフラットな特性が得られる。
Here, the high frequency is boosted by the capacitances of the capacitors C2 and C3, and the low frequency is attenuated by the resistance values of the resistors R2 and R3. Therefore, although the gain is slightly lower than the characteristic W11 by boosting the high frequency by the equalizer characteristic of the reference
特性Ｗ１２は、例えば、特性Ｗ１１の伝送路よりも長い伝送路の特性であり、図８と同じく、特性Ｗ１１よりも高周波が大きく減衰する減衰特性である。この場合、入力端子ＥＱＢＯＯＳＴ１と入力端子ＥＱＢＯＯＳＴ２の両方にＶＤＤを入力する。そうすると、トランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４が全てＯＮするため、コンデンサＣ２、抵抗器Ｒ２、コンデンサＣ３、抵抗器Ｒ３に加えて、抵抗器Ｒ４、Ｒ５も使用することになり、これらの素子によって得られる利得によって、特性Ｗ１３のようなイコライザ特性となる。 The characteristic W12 is, for example, a characteristic of a transmission line longer than the transmission line of the characteristic W11, and is an attenuation characteristic in which a high frequency is attenuated more than the characteristic W11 as in FIG. In this case, VDD is input to both the input terminal EQBOOST1 and the input terminal EQBOOST2. Then, since the transistors MN1, MN2, MN3, and MN4 are all turned on, in addition to the capacitor C2, the resistor R2, the capacitor C3, and the resistor R3, the resistors R4 and R5 are also used. Depending on the gain, an equalizer characteristic such as characteristic W13 is obtained.
ここでは、コンデンサＣ２，Ｃ３の容量により高周波をブーストし、抵抗器Ｒ２，Ｒ３，Ｒ４，Ｒ５の抵抗値により低周波を大きく減衰させる。したがって、伝送路で高周波が大きく減衰した特性Ｗ１２に対し、基準電圧変換回路１００のイコライザ特性により高周波をブーストし低周波を大きく減衰させることで、特性Ｗ１２よりもゲインが低くなるものの、伝送路の特性をキャンセルし、特性１６のように補正されたフラットな特性を得ることができる。
Here, the high frequency is boosted by the capacitances of the capacitors C2 and C3, and the low frequency is greatly attenuated by the resistance values of the resistors R2, R3, R4, and R5. Therefore, although the high frequency is boosted by the equalizer characteristic of the reference
実施の形態２では、コンデンサの容量によりイコライザ特性を調整していた。この場合、容量の増加に伴い、イコライザ特性のピーク周波数がずれてしまうため、所望の特性が得られない場合ある。本実施形態のように、抵抗器の抵抗値によりイコライザ特性を調整した場合には、イコライザ特性のピーク周波数がずれる恐れがないため、ピーク周波数を変えずにイコライザ特性を調整する場合には、抵抗値を変更することが好ましい。 In the second embodiment, the equalizer characteristic is adjusted by the capacitance of the capacitor. In this case, as the capacity increases, the peak frequency of the equalizer characteristic shifts, so that a desired characteristic may not be obtained. When the equalizer characteristic is adjusted by the resistance value of the resistor as in the present embodiment, there is no fear that the peak frequency of the equalizer characteristic is shifted. Therefore, when the equalizer characteristic is adjusted without changing the peak frequency, the resistance It is preferable to change the value.
なお、本実施形態のように抵抗値によりイコライザ特性を調整すると、伝送路及び基準電圧変換回路による周波数特性が低くなるため、基準電圧変換回路１００の後段に増幅回路を設けることが好ましい。
When the equalizer characteristic is adjusted by the resistance value as in the present embodiment, the frequency characteristic due to the transmission line and the reference voltage conversion circuit is lowered. Therefore, it is preferable to provide an amplifier circuit after the reference
このように、本実施形態では、実施の形態１の回路構成に加えて、さらに抵抗器を設けて、トランジスタのオン／オフにより各抵抗器の動作を制御するようにした。これにより、抵抗器の抵抗値を制御し、基準電圧変換回路のイコライザ特性、特に低周波の減衰特性を段階的に調整することができる。したがって、伝送路ごとの減衰特性に合わせて最適なブースト強度を調整し伝送路特性をキャンセルすることができるため、よりフラットな特性を得ることができる。 Thus, in this embodiment, in addition to the circuit configuration of the first embodiment, a resistor is further provided so that the operation of each resistor is controlled by turning on / off the transistor. Thereby, the resistance value of the resistor can be controlled, and the equalizer characteristic of the reference voltage conversion circuit, in particular, the low frequency attenuation characteristic can be adjusted stepwise. Therefore, since the optimum boost strength can be adjusted in accordance with the attenuation characteristic for each transmission line and the transmission line characteristic can be canceled, a flatter characteristic can be obtained.
（本発明の実施の形態４）
次に、図面を参照して本発明の実施の形態４について説明する。実施の形態２ではコンデンサの容量を調整し、実施の形態３では抵抗器の抵抗値を調整していたが、本実施形態では、容量値と抵抗値の両方を調整する構成となっている。
(Embodiment 4 of the present invention)
Next, a fourth embodiment of the present invention will be described with reference to the drawings. In the second embodiment, the capacitance of the capacitor is adjusted, and in the third embodiment, the resistance value of the resistor is adjusted. However, in this embodiment, both the capacitance value and the resistance value are adjusted.
図１１は、本発明の実施の形態４に係る基準電圧変換回路１００の構成を示している。本実施形態の基準電圧変換回路１００では、図４の実施の形態１の回路構成と比べて、変換部１０１の構成は同様であるが、イコライザ部１０２の構成が異なっている。すなわち、図４の構成に対し、抵抗器Ｒ２，Ｒ３、コンデンサＣ２，Ｃ３に代わり、抵抗器Ｒ１０〜Ｒ１３，コンデンサＣ１０〜Ｃ１３を備え、ＮｃｈＭＯＳトランジスタであるトランジスタＭＮ１〜ＭＮ４を備えている。トランジスタＭＮ１〜ＭＮ４は、それぞれ抵抗器Ｒ１０及びコンデンサＣ１０、抵抗器Ｒ１１及びコンデンサＣ１１、抵抗器Ｒ１２及びコンデンサＣ１２，抵抗器Ｒ１３及びコンデンサＣ１３のイコライザ動作を制御するためのスイッチ回路である。
FIG. 11 shows the configuration of the reference
図１１の基準電圧変換回路１００の具体的な接続関係を説明する。トランジスタＭＰ３のドレインにトランジスタＭＮ１、ＭＮ２のドレインを接続し、トランジスタＭＮ１のソースに抵抗器Ｒ１０の一端とコンデンサＣ１０の一端を接続し、トランジスタＭＮ２のソースに抵抗器Ｒ１１の一端とコンデンサＣ２の一端を接続し、抵抗器Ｒ１０，Ｒ１１、コンデンサＣ１０,Ｃ１１の他端にはＧＮＤを接続する。
A specific connection relationship of the reference
また、トランジスタＭＰ１のドレインにトランジスタＭＮ３、ＭＮ４のドレインを接続し、トランジスタＭＮ３のソースに抵抗器Ｒ１２の一端とコンデンサＣ１２の一端を接続し、トランジスタＭＮ４のソースに抵抗器Ｒ１３の一端とコンデンサＣ５の一端を接続し、抵抗器Ｒ１２，Ｒ１３、コンデンサＣ１２,Ｃ１３の他端にはＧＮＤを接続する。 The drains of the transistors MN3 and MN4 are connected to the drain of the transistor MP1, the one end of the resistor R12 and one end of the capacitor C12 are connected to the source of the transistor MN3, and the one end of the resistor R13 and the capacitor C5 are connected to the source of the transistor MN4. One end is connected, and GND is connected to the other ends of the resistors R12 and R13 and the capacitors C12 and C13.
ここで、抵抗器Ｒ１０と抵抗器Ｒ１３は同じ抵抗値であり、抵抗器Ｒ１１と抵抗器Ｒ１２は同じ抵抗値である。コンデンサＣ１０とコンデンサＣ１３は同じ容量値であり、コンデンサＣ１１とコンデンサＣ１２は同容量値である。実施の形態２，３と同様に、伝送路の減衰特性を段階的に補正できれば、抵抗器Ｒ１０〜Ｒ１３、コンデンサＣ１０〜Ｃ１３には任意の値が設定可能である。 Here, the resistor R10 and the resistor R13 have the same resistance value, and the resistor R11 and the resistor R12 have the same resistance value. Capacitor C10 and capacitor C13 have the same capacitance value, and capacitor C11 and capacitor C12 have the same capacitance value. As in the second and third embodiments, any value can be set for the resistors R10 to R13 and the capacitors C10 to C13 if the attenuation characteristics of the transmission path can be corrected in stages.
さらに、トランジスタＭＮ２,ＭＮ３のゲートには入力端子ＥＱＢＯＯＳＴ１、トランジスタＭＮ１,ＭＮ４のゲートには入力端子ＥＱＢＯＯＳＴ２を接続する。 Further, the gates of the transistors MN2 and MN3 are connected to the input terminal EQBOOST1, and the gates of the transistors MN1 and MN4 are connected to the input terminal EQBOOST2.
このように、本実施形態では、実施の形態１の動作に加えて、ＮｃｈトランジスタＭＮ１〜ＭＮ４を使用することによりイコライザのブースト強度調整機能を持たせる。すなわち、入力端子ＥＱＢＯＯＳＴ１と入力端子ＥＱＢＯＯＳＴ２によってトランジスタＭＮ１〜ＭＮ４のＯＮ／ＯＦＦを切り替えて抵抗器の抵抗値及びコンデンサの容量値を可変する事で、イコライザのブースト強度を調整する。 Thus, in this embodiment, in addition to the operation of the first embodiment, the boost strength adjustment function of the equalizer is provided by using the Nch transistors MN1 to MN4. That is, the boost strength of the equalizer is adjusted by changing the resistance value of the resistor and the capacitance value of the capacitor by switching ON / OFF of the transistors MN1 to MN4 by the input terminal EQBOOST1 and the input terminal EQBOOST2.
例えば、入力端子ＥＱＢＯＯＳＴ１のみＶＤＤを入力すると、トランジスタＭＮ２、ＭＮ３のみがＯＮし、コンデンサＣ１１と抵抗器Ｒ１１及びコンデンサＣ１２と抵抗器Ｒ１２がイコライザとして作用する。また、入力端子ＥＱＢＯＯＳＴ２のみＶＤＤを入力すると、トランジスタＭＮ１、ＭＮ４のみがＯＮし、コンデンサＣ１０と抵抗器Ｒ１０及びコンデンサＣ１３と抵抗器Ｒ１３がイコライザとして作用する。 For example, when VDD is input only to the input terminal EQBOOST1, only the transistors MN2 and MN3 are turned on, and the capacitor C11 and the resistor R11, and the capacitor C12 and the resistor R12 function as an equalizer. When VDD is input only to the input terminal EQBOOST2, only the transistors MN1 and MN4 are turned ON, and the capacitor C10, the resistor R10, the capacitor C13, and the resistor R13 function as an equalizer.
さらに、入力端子ＥＱＢＯＯＳＴ１と入力端子ＥＱＢＯＯＳＴ２の両方にＶＤＤを入力すると、コンデンサＣ１０の容量とコンデンサＣ１１の容量とを加算した容量、抵抗器Ｒ１０と抵抗器Ｒ１１の並列抵抗値、及び、コンデンサＣ１２の容量とコンデンサＣ１３の容量とを加算した容量、抵抗器Ｒ１２と抵抗器Ｒ１３の並列抵抗値により、イコライザ特性が設定される。 Further, when VDD is input to both the input terminal EQBOOST1 and the input terminal EQBOOST2, the capacity obtained by adding the capacity of the capacitor C10 and the capacity of the capacitor C11, the parallel resistance value of the resistor R10 and the resistor R11, and the capacity of the capacitor C12 And the capacitance of the capacitor C13 and the parallel resistance value of the resistor R12 and the resistor R13 set the equalizer characteristics.
例えば、本実施形態では、図８と図１０の特性を組み合わせたような周波数特性となる。入力端子ＥＱＢＯＯＳＴ１にのみＶＤＤを入力すると、図８の特性Ｗ２のように高周波帯域をブーストしつつ、図１０の特性Ｗ１４のように低周波帯域を減衰させるようなイコライザ特性となる。 For example, in this embodiment, the frequency characteristic is a combination of the characteristics shown in FIGS. When VDD is input only to the input terminal EQBOOST1, the equalizer characteristic is such that the high frequency band is boosted as shown by the characteristic W2 in FIG. 8 and the low frequency band is attenuated as shown by the characteristic W14 in FIG.
また、入力端子ＥＱＢＯＯＳＴ１及び入力端子ＥＱＢＯＯＳＴ２にＶＤＤを入力すると、図８の特性Ｗ５のように高周波帯域を大きくブーストしつつ、図１０の特性Ｗ１３のように低周波帯域を大きく減衰させるようなイコライザ特性となる。 Further, when VDD is input to the input terminal EQBOOST1 and the input terminal EQBOOST2, an equalizer characteristic that greatly boosts the high frequency band as shown by the characteristic W5 in FIG. 8 and greatly attenuates the low frequency band as shown by the characteristic W13 in FIG. It becomes.
このように、本実施形態では、実施の形態１の回路構成のコンデンサ及び抵抗器に代えて、コンデンサ及び抵抗器のペアを複数設けて、トランジスタのオン／オフにより各コンデンサ及び抵抗器のペアの動作を制御するようにした。これにより、コンデンサの容量値と抵抗器の抵抗値を同時に制御し、基準電圧変換回路のイコライザ特性、特に、高周波のブースト特性及び低周波の減衰を段階的に同時に調整することができる。したがって、伝送路ごとの減衰特性に合わせて最適なブースト強度を調整し伝送路特性をキャンセルすることができるため、よりフラットな特性を得ることができる。 As described above, in this embodiment, a plurality of capacitor and resistor pairs are provided instead of the capacitors and resistors having the circuit configuration of the first embodiment, and each capacitor and resistor pair is turned on / off by the transistor. The operation was controlled. As a result, the capacitance value of the capacitor and the resistance value of the resistor can be controlled simultaneously, and the equalizer characteristics of the reference voltage conversion circuit, in particular, the high-frequency boost characteristics and the low-frequency attenuation can be adjusted simultaneously in stages. Therefore, since the optimum boost strength can be adjusted in accordance with the attenuation characteristic for each transmission line and the transmission line characteristic can be canceled, a flatter characteristic can be obtained.
（本発明の実施の形態５）
次に、図面を参照して本発明の実施の形態５について説明する。実施の形態６ではコンデンサの容量と抵抗器の抵抗値のペアを同時に調整していたが、本実施形態では、容量値と抵抗値をそれぞれ独立に調整する構成となっている。
(Embodiment 5 of the present invention)
Next, a fifth embodiment of the present invention will be described with reference to the drawings. In the sixth embodiment, the pair of the capacitance of the capacitor and the resistance value of the resistor are adjusted at the same time. However, in this embodiment, the capacitance value and the resistance value are adjusted independently.
図１２は、本発明の実施の形態２に係る基準電圧変換回路１００の構成を示している。本実施形態の基準電圧変換回路１００では、図４の実施の形態１の回路構成と比べて、変換部１０１の構成は同様であるが、イコライザ部１０２の構成が異なっている。すなわち、図４の構成に対し、抵抗器Ｒ２，Ｒ３、コンデンサＣ２，Ｃ３に代わり、抵抗器Ｒ１０〜Ｒ１３，コンデンサＣ１０〜Ｃ１３を備え、ＮｃｈトランジスタＭＮ１〜ＭＮ８を備えている。トランジスタＭＮ１〜ＭＮ８は、それぞれ抵抗器Ｒ１０、コンデンサＣ１０，抵抗器Ｒ１１，コンデンサＣ１１、コンデンサＣ１２、抵抗器Ｒ１２、コンデンサＣ１３、抵抗器Ｒ１３のイコライザ動作を制御するためのスイッチ回路である。
FIG. 12 shows the configuration of the reference
図１２の基準電圧変換回路１００の具体的な接続関係を説明する。トランジスタＭＰ３のドレインにトランジスタＭＮ１、ＭＮ２、ＭＮ５、ＭＮ６のドレインを接続し、トランジスタＭＮ１のソースにコンデンサＣ１０の一端を接続し、トランジスタＭＮ２のソースにコンデンサＣ１１の一端を接続し、トランジスタＭＮ５のソースに抵抗器Ｒ１０の一端を接続し、トランジスタＭＮ６のソースに抵抗器Ｒ１１の一端を接続し、抵抗器Ｒ１０，Ｒ１１、コンデンサＣ１０,Ｃ１１の他端にはＧＮＤを接続する。
A specific connection relationship of the reference
また、トランジスタＭＰ１のドレインにトランジスタＭＮ３、ＭＮ４、ＭＮ７、ＭＮ８のドレインを接続し、トランジスタＭＮ３のソースにコンデンサＣ１２の一端を接続し、トランジスタＭＮ４のソースにコンデンサＣ１３の一端を接続し、トランジスタＭＮ７のソースに抵抗器Ｒ１２の一端を接続し、トランジスタＭＮ８のソースに抵抗器Ｒ１３の一端を接続し、抵抗器Ｒ１２，Ｒ１３、コンデンサＣ１２,Ｃ１３の他端にはＧＮＤを接続する。 Further, the drains of the transistors MN3, MN4, MN7, and MN8 are connected to the drain of the transistor MP1, the one end of the capacitor C12 is connected to the source of the transistor MN3, the one end of the capacitor C13 is connected to the source of the transistor MN4, and the transistor MN7 One end of the resistor R12 is connected to the source, one end of the resistor R13 is connected to the source of the transistor MN8, and GND is connected to the other ends of the resistors R12 and R13 and the capacitors C12 and C13.
ここで、抵抗器Ｒ１０と抵抗器Ｒ１３は同じ抵抗値であり、抵抗器Ｒ１１と抵抗器Ｒ１２は同じ抵抗値である。コンデンサＣ１０とコンデンサＣ１３は同じ容量値であり、コンデンサＣ１１とコンデンサＣ１２は同容量値である。実施の形態２，３，４と同様に、伝送路の減衰特性を段階的に補正できれば、抵抗器Ｒ１０〜Ｒ１３、コンデンサＣ１０〜Ｃ１３には任意の値が設定可能である。 Here, the resistor R10 and the resistor R13 have the same resistance value, and the resistor R11 and the resistor R12 have the same resistance value. Capacitor C10 and capacitor C13 have the same capacitance value, and capacitor C11 and capacitor C12 have the same capacitance value. As in the second, third, and fourth embodiments, any value can be set for the resistors R10 to R13 and the capacitors C10 to C13 if the attenuation characteristics of the transmission path can be corrected in stages.
さらに、トランジスタＭＮ５,ＭＮ８のゲートには入力端子ＥＱＢＯＯＳＴ０、トランジスタＭＮ１,ＭＮ４のゲートには入力端子ＥＱＢＯＯＳＴ１、トランジスタＭＮ６,ＭＮ７のゲートには入力端子ＥＱＢＯＯＳＴ２、トランジスタＭＮ２,ＭＮ３のゲートには入力端子ＥＱＢＯＯＳＴ３を接続する。 Furthermore, the gates of the transistors MN5 and MN8 have an input terminal EQBOOST0, the gates of the transistors MN1 and MN4 have an input terminal EQBOOST1, the gates of the transistors MN6 and MN7 have an input terminal EQBOOST2, and the gates of the transistors MN2 and MN3 have an input terminal EQBOOST3. Connecting.
このように、本実施形態では、実施の形態１の動作に加えて、ＮｃｈトランジスタＭＮ１〜ＭＮ８を使用することによりイコライザのブースト強度調整機能を持たせる。すなわち、入力端子ＥＱＢＯＯＳＴ０〜ＥＱＢＯＯＳＴ３によってトランジスタＭＮ１〜ＭＮ８のＯＮ／ＯＦＦを独立に切り替えて抵抗器の抵抗値及びコンデンサの容量値を可変する事でブースト強度を調整する。 Thus, in this embodiment, in addition to the operation of the first embodiment, the boost strength adjustment function of the equalizer is provided by using the Nch transistors MN1 to MN8. That is, the boost strength is adjusted by changing the resistance value of the resistor and the capacitance value of the capacitor by independently switching ON / OFF of the transistors MN1 to MN8 by the input terminals EQBOOST0 to EQBOOST3.
例えば、入力端子ＥＱＢＯＯＳＴ２、ＥＱＢＯＯＳＴ３にＶＤＤを入力すると、トランジスタＭＮ２、ＭＮ３、ＭＮ６、ＭＮ７がＯＮし、コンデンサＣ１１と抵抗器Ｒ１１及びコンデンサＣ１２と抵抗器Ｒ１２がイコライザとして作用する。 For example, when VDD is input to the input terminals EQBOOST2 and EQBOOST3, the transistors MN2, MN3, MN6, and MN7 are turned on, and the capacitor C11, the resistor R11, the capacitor C12, and the resistor R12 function as an equalizer.
また、入力端子ＥＱＢＯＯＳＴ０、ＥＱＢＯＯＳＴ１にＶＤＤを入力すると、トランジスタＭＮ１、ＭＮ４、ＭＮ５、ＭＮ８がＯＮし、コンデンサＣ１０と抵抗器Ｒ１０及びコンデンサＣ１３と抵抗器Ｒ１３がイコライザとして作用する。 When VDD is input to the input terminals EQBOOST0 and EQBOOST1, the transistors MN1, MN4, MN5, and MN8 are turned on, and the capacitor C10, the resistor R10, the capacitor C13, and the resistor R13 function as an equalizer.
さらに、入力端子ＥＱＢＯＯＳＴ１、ＥＱＢＯＯＳＴ２、ＥＱＢＯＯＳＴ３にＶＤＤを入力すると、コンデンサＣ１０の容量とコンデンサＣ１１の容量とを加算した容量、抵抗器Ｒ１１の抵抗値、及び、コンデンサＣ１２の容量とコンデンサＣ１３の容量とを加算した容量、抵抗器Ｒ１２の抵抗値により、イコライザ特性が設定される。 Further, when VDD is input to the input terminals EQBOOST1, EQBOOST2, and EQBOOST3, the capacitance obtained by adding the capacitance of the capacitor C10 and the capacitance of the capacitor C11, the resistance value of the resistor R11, and the capacitance of the capacitor C12 and the capacitance of the capacitor C13 are obtained. The equalizer characteristic is set by the added capacitance and the resistance value of the resistor R12.
また、入力端子ＥＱＢＯＯＳＴ０、ＥＱＢＯＯＳＴ１、ＥＱＢＯＯＳＴ２、ＥＱＢＯＯＳＴ３にＶＤＤを入力すると、コンデンサＣ１０の容量とコンデンサＣ１１の容量とを加算した容量、抵抗器Ｒ１０と抵抗器Ｒ１１の並列抵抗値、及び、コンデンサＣ１２の容量とコンデンサＣ１３の容量とを加算した容量、抵抗器Ｒ１２と抵抗器Ｒ１３の並列抵抗値により、イコライザ特性が設定される。 When VDD is input to the input terminals EQBOOST0, EQBOOST1, EQBOOST2, and EQBOOST3, the capacitance obtained by adding the capacitance of the capacitor C10 and the capacitance of the capacitor C11, the parallel resistance value of the resistor R10 and the resistor R11, and the capacitance of the capacitor C12 And the capacitance of the capacitor C13 and the parallel resistance value of the resistor R12 and the resistor R13 set the equalizer characteristics.
例えば、本実施形態では、図８と図１０の特性を組み合わせたような周波数特性となる。入力端子ＥＱＢＯＯＳＴ１、ＥＱＢＯＯＳＴ２、ＥＱＢＯＯＳＴ３にＶＤＤを入力すると、図８の特性Ｗ５のように高周波帯域を大きくブーストしつつ、図１０の特性Ｗ１４のように低周波帯域を減衰させるようなイコライザ特性となる。 For example, in this embodiment, the frequency characteristic is a combination of the characteristics shown in FIGS. When VDD is input to the input terminals EQBOOST1, EQBOOST2, and EQBOOST3, an equalizer characteristic that attenuates the low frequency band as shown by a characteristic W14 in FIG. 10 while greatly boosting the high frequency band as shown by a characteristic W5 in FIG.
また、入力端子ＥＱＢＯＯＳＴ０、ＥＱＢＯＯＳＴ２、ＥＱＢＯＯＳＴ３にＶＤＤを入力すると、図８の特性Ｗ２のように高周波帯域をブーストしつつ、図１０の特性Ｗ１３のように低周波帯域を大きく減衰させるようなイコライザ特性となる。 Further, when VDD is input to the input terminals EQBOOST0, EQBOOST2, and EQBOOST3, an equalizer characteristic that boosts the high frequency band as shown by the characteristic W2 in FIG. 8 and greatly attenuates the low frequency band as shown by the characteristic W13 in FIG. Become.
このように、本実施形態では、実施の形態１の回路構成のコンデンサ及び抵抗器に代えて、コンデンサ及び抵抗器を複数設けて、トランジスタのオン／オフにより各コンデンサ及び各抵抗器の動作を個別に制御するようにした。これにより、コンデンサの容量値及び抵抗器の抵抗値を個別に独立に制御し、基準電圧変換回路のイコライザ特性、特に高周波のブースト特性または低周波の減衰を段階的に別々に調整することができる。したがって、実施の形態２〜３よりも細かな調整が可能であり、伝送路ごとの減衰特性に合わせて最適なブースト強度を調整し伝送路特性をキャンセルすることができるため、よりフラットな特性を得ることができる。 As described above, in this embodiment, a plurality of capacitors and resistors are provided instead of the capacitors and resistors having the circuit configuration of the first embodiment, and the operations of the capacitors and the resistors are individually controlled by turning on / off the transistors. To be controlled. Thereby, the capacitance value of the capacitor and the resistance value of the resistor can be individually controlled independently, and the equalizer characteristic of the reference voltage conversion circuit, particularly the high frequency boost characteristic or the low frequency attenuation can be adjusted separately in stages. . Therefore, finer adjustment than in the second to third embodiments is possible, and the optimum boost strength can be adjusted in accordance with the attenuation characteristic for each transmission line and the transmission line characteristic can be canceled. Can be obtained.
（本発明の実施の形態６）
次に、図面を参照して本発明の実施の形態６について説明する。実施の形態１〜実施の形態５では、基準電圧を変換するトランジスタをＰｃｈＭＯＳトランジスタで構成していたが、本実施形態では、ＮｃｈＭＯＳトランジスタで構成している。
(Embodiment 6 of the present invention)
Next, a sixth embodiment of the present invention will be described with reference to the drawings. In the first to fifth embodiments, the transistor for converting the reference voltage is composed of a Pch MOS transistor, but in this embodiment, it is composed of an Nch MOS transistor.
図１３は、本発明の実施の形態６に係る基準電圧変換回路１００の構成を示している。本実施形態の基準電圧変換回路１００では、図４の実施の形態１の回路構成と比べて、ＶＤＤとＧＮＤ間で、変換部１０１とイコライザ部１０２の接続位置が異なっている。また、本実施形態の基準電圧変換回路１００では、図４の構成に対し、トランジスタＭＰ１〜ＭＰ４に代わり、ＮｃｈトランジスタＭＮ１〜ＭＮ４を備え、抵抗器Ｒ２，Ｒ３、コンデンサＣ２，Ｃ３に代わり、抵抗器Ｒ８，Ｒ９、コンデンサＣ８，Ｃ９を備えている。
FIG. 13 shows a configuration of the reference
図１３の基準電圧変換回路１００の具体的な接続関係を説明する。入力信号ＲＸＰは、トランジスタＭＮ３及びＭＮ２のゲートに入力され、入力信号ＲＸＮはトランジスタＭＮ１及びＭＮ４のゲートに接続される。トランジスタＭＮ４及びＭＮ２のソースはＧＮＤに接続される。トランジスタＭＮ４のドレインはトランジスタＭＮ３のソースと接続される。トランジスタＭＮ２のドレインはトランジスタＭＮ１のソースと接続される。トランジスタＭＮ３のドレインは抵抗器Ｒ８の一端とコンデンサＣ８の一端に接続される。抵抗器Ｒ８の他端とコンデンサＣ８の他端はＶＤＤに接続される。トランジスタＭＮ１のドレインは抵抗器Ｒ９の一端とコンデンサＣ９の一端に接続される。抵抗器Ｒ９の他端とコンデンサＣ９の他端はＶＤＤに接続される。
A specific connection relationship of the reference
本実施形態では、実施の形態１のＰｃｈトランジスタの動作をＮｃｈトランジスタで動作させており、動作原理は実施の形態１と同様である。 In this embodiment, the operation of the Pch transistor of the first embodiment is operated by the Nch transistor, and the operation principle is the same as that of the first embodiment.
本実施形態では、伝送路からの入力信号がＶＤＤ側に終端されて、入力信号ＲＸＰとＲＸＮの基準電圧がＶＤＤなどの高い電圧で入力されるときに、ＶＤＤから基準電圧が低下した電圧を基準として出力し、さらにイコライザの機能も有している。 In this embodiment, when the input signal from the transmission line is terminated on the VDD side and the reference voltages of the input signals RXP and RXN are input at a high voltage such as VDD, the reference voltage is decreased from VDD. As well as an equalizer function.
このように、実施の形態１のＰｃｈトランジスタをＮｃｈトランジスタで構成しても、同様に、回路規模を小さくし、消費電流を低減することができる。また、実施の形態２〜５の構成においても、同様にＰｃｈトランジスタをＮｃｈトランジスタで構成することが可能である。 As described above, even if the Pch transistor of the first embodiment is configured by an Nch transistor, the circuit scale can be similarly reduced and the current consumption can be reduced. Also in the configurations of the second to fifth embodiments, the Pch transistor can be similarly configured by an Nch transistor.
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。 Note that the present invention is not limited to the above-described embodiment, and can be changed as appropriate without departing from the spirit of the present invention.
１００ 基準電圧変換回路
１０１ 変換部
１０２ イコライザ部
１１０ 半導体装置
１１１ 入力パッド
１２０ 入力装置
１２１ コネクタ
１２２ ボード基盤
２１０ 出力回路
２２０ 出力装置
２２１ コネクタ
２２２ ボード基盤
３００ 伝送路
ＲＸＰ／ＲＸＮ 入力信号
ＯＵＴＰ／ＯＵＴＮ 出力信号
ＭＰ１〜ＭＰ４ トランジスタ
Ｃ２〜Ｃ５ コンデンサ
Ｒ２〜Ｒ５ 抵抗器
ＭＮ１〜ＭＮ８ トランジスタ
Ｃ１０〜Ｃ１３ コンデンサ
Ｒ１０〜Ｒ１３ 抵抗器
ＥＱＢＯＯＳＴ０〜ＥＱＢＯＯＳＴ３ 入力端子
100 Reference
Claims (21)
前記第１の電源または前記第２の電源と前記変換部との間に接続され、前記差動入力信号の前記伝送路により減衰した周波数成分を補正するイコライザ部と、
を備える基準電圧変換回路。 A converter that is connected between the first power supply and the second power supply and outputs a differential output signal obtained by converting a reference voltage of the differential input signal input via the transmission line;
An equalizer unit connected between the first power source or the second power source and the conversion unit and correcting a frequency component attenuated by the transmission path of the differential input signal;
A reference voltage conversion circuit comprising:
請求項１に記載の基準電圧変換回路。 The equalizer unit has a characteristic of boosting a high frequency component of the differential input signal.
The reference voltage conversion circuit according to claim 1.
請求項２に記載の基準電圧変換回路。 The equalizer unit includes a capacitive element that adjusts a high-frequency component of the differential input signal.
The reference voltage conversion circuit according to claim 2.
請求項２に記載の基準電圧変換回路。 The equalizer unit has a characteristic of boosting the high-frequency component of the differential input signal in a plurality of stages.
The reference voltage conversion circuit according to claim 2.
請求項４に記載の基準電圧変換回路。 The equalizer unit includes a plurality of capacitive elements that adjust the high-frequency component of the differential input signal in a plurality of stages.
The reference voltage conversion circuit according to claim 4.
請求項１乃至５のいずれか一つに記載の基準電圧変換回路。 The equalizer unit has a characteristic of attenuating a low frequency component of the differential input signal.
The reference voltage conversion circuit according to claim 1.
請求項６に記載の基準電圧変換回路。 The equalizer unit includes a resistance element that adjusts a low frequency component of the differential input signal.
The reference voltage conversion circuit according to claim 6.
請求項６に記載の基準電圧変換回路。 The equalizer unit has a characteristic of attenuating a low frequency component of the differential input signal in a plurality of stages.
The reference voltage conversion circuit according to claim 6.
請求項８に記載の基準電圧変換回路。 The equalizer unit includes a plurality of resistance elements that adjust the low frequency component of the differential input signal in a plurality of stages.
The reference voltage conversion circuit according to claim 8.
請求項１に記載の基準電圧変換回路。 The equalizer unit includes a resistance element and a capacitor element connected in parallel between the first power source or the second power source and the conversion unit.
The reference voltage conversion circuit according to claim 1.
請求項１０に記載の基準電圧変換回路。 The equalizer section includes a switch circuit that turns on / off the operation of the resistive element and / or the capacitive element.
The reference voltage conversion circuit according to claim 10.
請求項１に記載の基準電圧変換回路。 The equalizer section includes a plurality of resistance elements and a plurality of capacitance elements connected in parallel between the first power supply or the second power supply and the conversion section.
The reference voltage conversion circuit according to claim 1.
請求項１２に記載の基準電圧変換回路。 The equalizer section includes a plurality of switch circuits that turn on / off the operations of the plurality of resistance elements and / or the plurality of capacitance elements.
The reference voltage conversion circuit according to claim 12.
前記差動入力信号に応じて前記差動出力信号の一方の信号を出力する、互いに直列接続された第１及び第２のトランジスタと、
前記差動入力信号に応じて前記差動出力信号の他方の信号を出力し、前記第１及び第２のトランジスタと並列接続されるとともに、互いに直列接続された第３及び第４のトランジスタと、を有する、
請求項１乃至１３のいずれか一つに記載の基準電圧変換回路。 The converter is
First and second transistors connected in series to output one of the differential output signals in response to the differential input signal;
Outputting the other signal of the differential output signal in response to the differential input signal, connected in parallel with the first and second transistors, and third and fourth transistors connected in series with each other; Having
The reference voltage conversion circuit according to claim 1.
前記第１の電源または前記第２の電源と前記第１または第２のトランジスタとの間に、並列に接続された第１の抵抗器及び第１のコンデンサと、
前記第１の電源または前記第２の電源と前記第３または第４のトランジスタとの間に、並列に接続された第２の抵抗器及び第２のコンデンサと、を有する、
請求項１４に記載の基準電圧変換回路。 The equalizer section is
A first resistor and a first capacitor connected in parallel between the first power source or the second power source and the first or second transistor;
A second resistor and a second capacitor connected in parallel between the first power supply or the second power supply and the third or fourth transistor;
The reference voltage conversion circuit according to claim 14.
前記第１のトランジスタと直列に接続され、前記差動入力信号の他方の信号がゲートに入力される第２のトランジスタと、
前記差動入力信号の他方の信号がゲートに入力される第３のトランジスタと、
前記第３のトランジスタと直列に接続され、前記差動入力信号の一方の信号がゲートに入力される第４のトランジスタと、
前記第１のトランジスタと前記第２のトランジスタとの接続点から差動出力信号の一方の信号を出力する第１の出力端子と、
前記第３のトランジスタと前記第４のトランジスタとの接続点から前記差動出力信号の他方の信号を出力する第２の出力端子と、
前記第１及び第３のトランジスタのソースに接続された第１の電源端子と、
前記第２のトランジスタのドレインに一端が接続され、互いに並列に接続された第１の抵抗器及び第１のコンデンサと、
前記第４のトランジスタのドレインに一端が接続され、互いに並列に接続された第２の抵抗器及び第２のコンデンサと、
前記第１の抵抗器及び前記第１のコンデンサの他端と、前記第２の抵抗器及び前記第２のコンデンサの他端とに接続された第２の電源端子と、
を備える基準電圧変換回路。 A first transistor in which one of the differential input signals is input to the gate;
A second transistor connected in series with the first transistor, the other of the differential input signals being input to a gate;
A third transistor in which the other signal of the differential input signal is input to the gate;
A fourth transistor connected in series with the third transistor and having one of the differential input signals input to a gate;
A first output terminal for outputting one signal of a differential output signal from a connection point between the first transistor and the second transistor;
A second output terminal for outputting the other signal of the differential output signal from a connection point between the third transistor and the fourth transistor;
A first power supply terminal connected to the sources of the first and third transistors;
A first resistor and a first capacitor connected at one end to the drain of the second transistor and connected in parallel;
A second resistor and a second capacitor connected at one end to the drain of the fourth transistor and connected in parallel;
A second power supply terminal connected to the other end of the first resistor and the first capacitor and to the other end of the second resistor and the second capacitor;
A reference voltage conversion circuit comprising:
前記第２の抵抗器には、複数の前記第２のコンデンサが並列に接続され、
前記複数の第１のコンデンサ及び前記複数の第２のコンデンサの各々に直列に接続され、外部からの制御信号が各々のゲートに入力される複数の制御トランジスタを、備える、
請求項１６に記載の基準電圧変換回路。 A plurality of the first capacitors are connected in parallel to the first resistor,
A plurality of the second capacitors are connected in parallel to the second resistor,
A plurality of control transistors connected in series to each of the plurality of first capacitors and the plurality of second capacitors, and from which external control signals are input to the respective gates;
The reference voltage conversion circuit according to claim 16.
前記第２のコンデンサには、複数の前記第２の抵抗器が並列に接続され、
前記複数の第１の抵抗器及び前記複数の第２の抵抗器の各々に直列に接続され、外部からの制御信号が各々のゲートに入力される複数の制御トランジスタを、備える、
請求項１６に記載の基準電圧変換回路。 A plurality of the first resistors are connected in parallel to the first capacitor,
A plurality of the second resistors are connected in parallel to the second capacitor,
A plurality of control transistors that are connected in series to each of the plurality of first resistors and the plurality of second resistors, and to which an external control signal is input to each gate;
The reference voltage conversion circuit according to claim 16.
前記第２の抵抗器及び前記第２のコンデンサを含む第２の並列回路が、さらに複数並列に接続され、
前記複数の第１の並列回路及び第２の並列回路の各々に直列に接続され、外部からの制御信号が各々のゲートに入力される複数の制御トランジスタを、備える、
請求項１６に記載の基準電圧変換回路。 A plurality of first parallel circuits including the first resistor and the first capacitor are connected in parallel;
A plurality of second parallel circuits including the second resistor and the second capacitor are connected in parallel;
A plurality of control transistors that are connected in series to each of the plurality of first parallel circuits and the second parallel circuit, and from which external control signals are input to the respective gates;
The reference voltage conversion circuit according to claim 16.
前記第２の抵抗器及び前記第２のコンデンサには、さらに複数の前記第２の抵抗器及び複数の前記第２のコンデンサが並列に接続され、
前記複数の第１の抵抗器、前記複数の第２の抵抗器、前記複数の第１のコンデンサ及び前記複数の第２のコンデンサの各々に直列に接続され、外部からの制御信号が各々のゲートに入力される複数の制御トランジスタを、備える、
請求項１６に記載の基準電圧変換回路。 A plurality of the first resistors and a plurality of the first capacitors are connected in parallel to the first resistor and the first capacitors,
A plurality of the second resistors and a plurality of the second capacitors are connected in parallel to the second resistor and the second capacitors,
The plurality of first resistors, the plurality of second resistors, the plurality of first capacitors, and the plurality of second capacitors are connected in series, and an external control signal is supplied to each gate. A plurality of control transistors input to
The reference voltage conversion circuit according to claim 16.
前記第１の端子に結合されたゲートと第１の電源端子に結合されたソースと第１のノードに結合されたドレインとを有する第１のトランジスタと、
前記第２の端子に結合されたゲートと前記第１のノードに結合されたソースと第２のノードに結合されたドレインとを有する第２のトランジスタと、
前記第２の端子に結合されたゲートと前記第１の電源端子に結合されたソースと第３のノードに結合されたドレインとを有する第３のトランジスタと、
前記第１の端子に結合されたゲートと前記第３のノードに結合されたソースと第４のノードに結合されたドレインとを有する第４のトランジスタと、
前記第３のノードに結合された第３の端子と、
前記第１のノードに結合された第４の端子と、
前記第２のノードと第２の電源端子との間に結合された第１の抵抗素子と、
前記第２のノードと前記第２の電源端子との間に結合された第１の容量素子と、
前記第４のノードと前記第２の電源端子との間に結合された第２の抵抗素子と、
前記第４のノードと前記第２の電源端子との間に結合された第２の容量素子と、
を有する半導体装置。 First and second terminals;
A first transistor having a gate coupled to the first terminal, a source coupled to a first power supply terminal, and a drain coupled to a first node;
A second transistor having a gate coupled to the second terminal, a source coupled to the first node, and a drain coupled to a second node;
A third transistor having a gate coupled to the second terminal, a source coupled to the first power supply terminal, and a drain coupled to a third node;
A fourth transistor having a gate coupled to the first terminal, a source coupled to the third node, and a drain coupled to a fourth node;
A third terminal coupled to the third node;
A fourth terminal coupled to the first node;
A first resistance element coupled between the second node and a second power supply terminal;
A first capacitive element coupled between the second node and the second power supply terminal;
A second resistance element coupled between the fourth node and the second power supply terminal;
A second capacitive element coupled between the fourth node and the second power supply terminal;
A semiconductor device.
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