JP2013089827A - Semiconductor device manufacturing method - Google Patents

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Inventor
Masanori Terahara
政徳 寺原
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Fujitsu Semiconductor Ltd
富士通セミコンダクター株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device manufacturing method which forms more improved pattern shapes of a resist layer, an intermediate layer, and a resist layer.SOLUTION: A semiconductor device manufacturing method comprises: forming a lower layer photoresist 7, an intermediate layer 8 of an inorganic material, and an upper layer photoresist 9; patterning the upper layer photoresist 9 to form an upper layer resist pattern 9a; installing a semiconductor substrate 1 in a chamber on a lower electrode; introducing a first reaction gas having a sulfur dioxide gas and an oxygen gas into the chamber to generate plasma and cutting off supply of a high-frequency power to the lower electrode to trim the upper layer resist pattern 9a; replacing the first reaction gas with a second reaction gas and supplying a high-frequency power to the lower electrode to etch the intermediate layer 8 by using the upper layer resist pattern 9a as a mask to form an intermediate layer pattern 8a; and replacing the second reaction gas with a third reaction gas to generate plasma and supplying a high-frequency power to the lower electrode to etch the lower layer photoresist layer 7 by using the intermediate layer pattern 8a as a mask.

Description

本発明は、半導体装置の製造方法に関する。 The present invention relates to a method of manufacturing a semiconductor device.

システムLSIなどの半導体装置では、1つのチップ上に配線密度の異なる複雑な回路が形成されている。 In a semiconductor device such as a system LSI, a different complicated circuit wiring density on a single chip are formed. また、半導体装置の微細化が進む中で、配線、電極などを高い加工精度でパターニングすることが要求されている。 Further, in the miniaturization of semiconductor devices advances, wiring, be patterned in such a high processing accuracy electrode is required.

導電性膜又は半導体膜を高精度でパターニングするために使用されるマスクの形成方法として種々の技術が知られている。 A conductive film or a semiconductor film Various techniques are known as the method of forming the mask used for patterning with high precision.

例えば、半導体基板上のシリコン膜の上に下部レジスト層、中間層、上部レジスト層を順に塗布して形成した後、上部レジスト層から下部レジスト層をパターニングしてマスクを形成し、そのマスクを使用してシリコン膜をエッチングすることが知られている。 For example, the lower resist layer on the silicon film on a semiconductor substrate, an intermediate layer, was formed by coating the upper resist layer in this order, to form a mask from the top resist layer by patterning the lower resist layer, using the mask it is known to etch the silicon film by. マスクを形成する際には、まず、上部レジスト層をパターニングし、さらに上部レジスト層のパターンをマスクにして中間部をエッチングし、その後に、中間層をマスクにして下部レジストをエッチングし、これによりマスクを形成している。 In forming the mask, first, patterning the top resist layer, an intermediate portion is etched further by the pattern of the upper resist layer as a mask, thereafter, the lower resist is etched by using the intermediate layer as a mask, thereby to form a mask. その中間層として、例えば有機シリコン層、酸化シリコン膜などが形成される。 As an intermediate layer, for example an organic silicon layer, such as a silicon oxide film is formed. また、下部レジスト層をエッチングするための反応ガスとして、酸素、二酸化硫黄の混合ガス、又は酸素ガスが使用される。 Further, as a reaction gas for etching the lower resist layer, an oxygen, a mixed gas of sulfur dioxide, or oxygen gas is used.

他のマスクの形成方法として、半導体基板上にポリシリコン膜、反射防止膜、レジストパターンを順に形成した後に、反射防止膜をドライエッチングする際に同時にそのレジストパターンをトリミングし、レジストパターンのマスクを形成することが知られている。 As another method of forming a mask, the polysilicon film on a semiconductor substrate, an antireflection film, a resist pattern after forming sequentially, an anti-reflection film simultaneously trimming the resist pattern during dry etching, a resist mask pattern formation has been known to be. そのマスクを使用して、反射防止膜、ポリシリコン膜を順にエッチングすることにより形成されたポリシリコン膜のパターンはゲート電極として使用される。 Using the mask, the antireflection film, the pattern of the polysilicon film formed by sequentially etching the polysilicon film is used as a gate electrode. この場合のレジストパターンのトリミング用のガスとして酸素と二酸化硫黄が使用され、また、トリミングのためのオーバーエッチング条件が予め決められている。 The oxygen and sulfur dioxide as gas for trimming the resist pattern when is used, also, over-etching conditions for trimming are predetermined.

さらに他のマスクの形成方法として、半導体基板上の金属膜の上に2層のマスク層とレジストパターンを順に形成した後、レジストパターンから露出した2層のマスク層をエッチングしてマスクを形成する方法が知られている。 Further, as another method of forming the mask, after forming a mask layer and a resist pattern of the two layers on the metal film on a semiconductor substrate in this order, the mask layer 2 layer exposed from the resist pattern is etched to form a mask methods are known. これによりパターニングされた2層のマスク層から露出した金属膜はエッチングされ、パターニングされた金属膜は配線、ゲート電極等として使用される。 Thereby exposed from the mask layer of the patterned second layer metal film is etched, patterned metal film wire is used as the gate electrode or the like.

2層のマスク層のうち、下側のマスク層としてカーボン系レジスト層が形成され、上側のマスク層としてシロキサン層が形成される。 Two-layer mask layer, carbon-based resist layer is formed as the lower side of the mask layer, the siloxane layer is formed as the upper mask layer. また、シロキサン層のパターンをマスクにしてその下のカーボン系レジスト層をエッチングする場合には、酸素、酸化硫黄、ヘリウムの混合ガスがエッチングガスとして使用される。 Further, when etching the carbon-based resist layer thereunder by the pattern of the siloxane layer mask, oxygen, sulfur oxide, a mixed gas of helium is used as the etching gas. さらに、デバイスのパターンの疎の領域と密の領域におけるCD量を調整するために、2層のマスク層のそれぞれのオーバーエッチング量が変更され、また、エッチングガス流量が変更される。 Furthermore, in order to adjust the CD amount in sparse regions and dense regions of the pattern of the device, each of the over-etching amount of the mask layer of two layers is changed, also, the etching gas flow rate is changed.

特開2002−372787号公報 JP 2002-372787 JP 特開2005−26292号公報 JP 2005-26292 JP 特開2010−98176号公報 JP 2010-98176 JP

パターニング用マスクを形成する方法として上記のように下側フォトレジスト層、中間層、上側フォトレジスト層の三層構造を採用する場合に、下側フォトレジスト層のエッチング条件を変えて線幅を制御すると、下層レジスト層のパターン形状の制御が難しくなる。 Lower photoresist layer as described above as a method of forming a patterned mask, the intermediate layer, in case of employing a three-layer structure of an upper photoresist layer, controls the line width by changing the etching conditions of the lower photoresist layer Then, the control of the pattern shape of the lower resist layer becomes difficult.

本発明の目的は、レジスト層、中間層、レジスト層の三層構造をパターニングしてマスクを形成する工程でパターン形状をさらに良好にすることができる工程を含む半導体装置の製造方法を提供することにある。 An object of the present invention, the resist layer, to provide a production method of the intermediate layer, a semiconductor device including a step that can further improving the pattern shape by patterning the three-layer structure of the resist layer in the step of forming the mask It is in.

本実施形態の1つの観点によれば、半導体基板の上方に下層フォトレジスト層、無機材料の中間層、上層フォトレジスト層を順に形成する工程と、前記上層フォトレジスト層をパターニングして上層レジストパターンを形成する工程と、前記半導体基板をエッチング用チャンバー内の下部電極上に載置する工程と、前記エッチング用チャンバー内に二酸化硫黄ガス、酸素ガスを有する第1反応ガスを導入してプラズマを発生させるとともに前記下部電極への高周波電力の供給を切断し、前記上層レジストパターンをトリミングする工程と、前記エッチング用チャンバー内の前記第1反応ガスを第2反応ガスに置換するとともに前記下部電極に前記高周波電力を供給し、前記上層レジストパターンをマスクに使用し、前記中間層をエッチングし According to one aspect of this embodiment, the lower photoresist layer over the semiconductor substrate, an intermediate layer of an inorganic material, and forming an upper photoresist layer in this order, the upper layer resist pattern by patterning the upper photoresist layer forming a said generation comprising the steps of placing on the lower electrode of a semiconductor substrate with an etching chamber, the sulfur dioxide gas into an etching chamber, introducing a first reactive gas having an oxygen gas plasma the supply of the high-frequency power to the lower electrode was cut with to the a step of trimming the upper resist pattern, the first reaction gas in said etching chamber to the lower electrode while replacing the second reaction gas supplying high frequency electric power, using the upper layer resist pattern as a mask, etching the intermediate layer 中間層パターンを形成する工程と、前記エッチング用チャンバー内の第2反応ガスを第3反応ガスに置換してプラズマを発生させるとともに前記下部電極に前記高周波電力を供給し、前記中間層パターンをマスクに使用し、前記下層フォトレジスト層をエッチングして下層レジストパターンを形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。 Supplies forming an intermediate layer pattern, the high-frequency power to the lower electrode causes plasma is generated by replacing the second reactive gas in the etching chamber to the third reaction gas, masking the intermediate layer pattern use, method of manufacturing a semiconductor device characterized by having a step of forming a lower resist pattern by etching the lower photoresist layer. 無機材料としてシリコン含有反射防止膜、酸化シリコン膜などがある。 Silicon-containing antireflection film as the inorganic materials include silicon oxide film. また、第1反応ガスにヘリウムを含有させてもよい。 The may contain helium in the first reaction gas.
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。 The objects and advantages of the invention will be realized and attained by the elements and combinations set forth with particularity in the claims is achieved. 前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解される。 General description and the following detailed description are for the exemplary and explanatory and are not intended to limit the present invention, to be understood.

本実施形態では、下層フォトレジスト層、中間層、上層フォトレジスト層の三層構造からマスクを形成する工程において、上層フォトレジスト層をパターニングして上層レジストパターンを形成した後に、上層レジストパターンをトリミングしている。 In the present embodiment, the lower photoresist layer, the intermediate layer, in the step of forming the mask from the three-layer structure of an upper photoresist layer, after the formation of the upper resist pattern by patterning an upper photoresist layer, trim the upper resist pattern doing. そのトリミングの際には、酸素、二酸化硫黄を含むガスをチャンバー内に導入するとともに、チャンバー内で半導体基板が載置される側の下部電極への高周波電力の供給を切断している。 During the trimming, oxygen, is introduced into the chamber a gas containing sulfur dioxide, and cut the supply of the high-frequency power to the lower electrode on the side to be placed is a semiconductor substrate in the chamber. これにより、上層レジストパターンの際にその表面に、エッチング速度を遅くする硫黄化合物の保護膜を形成しながら等方性のエッチングによりトリミングが行われる。 Thus, on the surface at the time of the upper layer resist pattern, the trimming is performed by etching isotropic while forming a protective film of sulfur compounds to slow the etch rate.
従って、上層レジストパターンの過度の縮小化を抑制し、エッチング微調整による制御性良くトリミングすることができ、しかもトリミングのためのエッチングの等方性が高くなるので、トリミング後の形状は初期形状から相似形状となり、パターン転写性が良好となる。 Therefore, to suppress the excessive reduction of the upper layer resist pattern, can trim good controllability by etching the fine adjustment, and since isotropic etching for trimming becomes high, the shape after trimming the initial shape becomes similar shape, pattern transferring property is improved.
また、上層レジストパターンをマスクにして中間層、下層フォトレジスト層をエッチングする場合には、酸素、二酸化硫黄を含むガスをチャンバー内に導入するとともにチャンバー内の下部電極に高周波電力を供給している。 The intermediate layer and the upper layer resist pattern as a mask, when etching the underlying photoresist layer, oxygen, and supplies high-frequency power to the lower electrode in the chamber is introduced a gas containing sulfur dioxide in the chamber . これにより、半導体基板面に対して垂直なエッチング成分を増加させることで異方性エッチングすることができる。 This makes it possible to anisotropic etching by increasing the vertical etch component with respect to the semiconductor substrate surface.
従って、上層レジストパターンをマスクにして中間層、下層フォトレジスト層をエッチングすることにより、微小線幅制御を可能にし、上層レジストパターンの平面形状を中間層、下層フォトレジスト層に良好な形状に転写することができる。 Therefore, the intermediate layer and the upper resist pattern as a mask, by etching the underlying photoresist layer, to enable fine line width control, transferring the planar shape of the upper resist pattern intermediate layer, in good shape in the lower photoresist layer can do.

図1A、図1Bは、実施形態に係る半導体装置の製造方法の一部を例示する断面図である。 1A, 1B is a cross-sectional view illustrating part of a method of manufacturing a semiconductor device according to the embodiment. 図1C、図1Dは、実施形態に係る半導体装置の製造方法の一部を例示する断面図である。 Figure 1C, 1D are cross-sectional views illustrating part of a method of manufacturing a semiconductor device according to the embodiment. 図1E、図1Fは、実施形態に係る半導体装置の製造方法の一部を例示する断面図である。 FIG. 1E, FIG. 1F is a cross-sectional view illustrating part of a method of manufacturing a semiconductor device according to the embodiment. 図1G、図1Hは、実施形態に係る半導体装置の製造方法の一部を例示する断面図である。 Figure 1G, Figure 1H is a cross-sectional view illustrating part of a method of manufacturing a semiconductor device according to the embodiment. 図1I、図1Jは、実施形態に係る半導体装置の製造方法の一部を例示する断面図である。 Figure 1I, Figure 1J is a cross-sectional view illustrating part of a method of manufacturing a semiconductor device according to the embodiment. 図1K、図1Lは、実施形態に係る半導体装置の製造方法の一部を例示する断面図である。 Figure 1K, Figure 1L is a cross-sectional view illustrating part of a method of manufacturing a semiconductor device according to the embodiment. 図2は、実施形態に係る半導体装置の製造方法のマスク形成に使用されるエッチング装置の一例を示す断面図である。 Figure 2 is a cross-sectional view showing one example of an etching apparatus used in the mask formation method of manufacturing a semiconductor device according to the embodiment. 図3は、実施形態に係る半導体装置の製造方法に使用する上層レジストパターンの疎パターン領域と密パターン領域の平面図である。 Figure 3 is a plan view of a sparse pattern region and the dense pattern region of the upper layer resist pattern to be used in the manufacturing method of a semiconductor device according to the embodiment. 図4は、実施形態に係る半導体装置の製造方法におけるレジストパターンのトリミングにおける二酸化硫黄ガスの添加の有無によるCDシフト量の違いを示す図である。 Figure 4 is a diagram showing the presence or absence difference between CD shift amount by the addition of sulfur dioxide gas in the trimming of the resist pattern in the method for manufacturing a semiconductor device according to the embodiment. 図5は、実施形態に係る半導体装置の製造方法におけるレジストパターンのトリミングにおける二酸化硫黄ガスの流量とCDシフト量の関係を示す図である。 Figure 5 is a diagram showing the relationship between flow rate and CD shift amount of sulfur dioxide gas in the trimming of the resist pattern in the method for manufacturing a semiconductor device according to the embodiment. 図6は、実施形態に係る半導体装置の製造方法におけるレジストパターンのトリミングにおける二酸化硫黄ガスの流量の大きさの違いによって生じる疎パターン領域のCDシフト量と疎パターン領域・密パターン領域のCDシフト量の差との関係を示す図である。 6, the CD shift of CD shift and sparse pattern region and the dense pattern region of sparse pattern region caused by the difference in the magnitude of the flow rate of sulfur dioxide gas in the trimming of the resist pattern in the method for manufacturing a semiconductor device according to the embodiment is a diagram showing the relationship between the difference. 図7A〜図7Cは、比較例に係る半導体装置の製造方法の一部を例示する断面図である。 Figure 7A~ 7C are cross-sectional views illustrating part of a method of manufacturing a semiconductor device according to a comparative example. 図8は、比較例に係る半導体装置の製造方法において三層構造からマスクを形成する工程における中間層のオーバーエッチング率とCDシフト量の関係を示す図である。 Figure 8 is a diagram showing the relationship between the over etch rate and CD shift amount of the intermediate layer in the step of forming the mask from the three-layer structure in the manufacturing method of a semiconductor device according to a comparative example. 図9は、比較例に係る半導体装置の製造方法において三層構造からマスクを形成する工程における下層フォトレジスト層のオーバーエッチング率とCDシフト量の関係を示す図である。 Figure 9 is a diagram showing the relationship between the over etch rate and CD shift amount of the lower photoresist layer in the step of forming the mask from the three-layer structure in the manufacturing method of a semiconductor device according to a comparative example. 図10は、比較例に係る半導体装置の製造方法において三層構造からマスクを形成する工程における下層フォトレジスト層のオーバーエッチング率とCDシフト量の関係を示す図である。 Figure 10 is a diagram showing the relationship between the over etch rate and CD shift amount of the lower photoresist layer in the step of forming the mask from the three-layer structure in the manufacturing method of a semiconductor device according to a comparative example. 図11は、実施形態及び比較例に係る半導体装置の製造方法において三層構造からマスクを形成する工程における下層フォトレジスト層のCDシフト量と二酸化硫黄のガス流量の関係を示す図である。 Figure 11 is a diagram showing the relationship between gas flow rate of CD shift and sulfur dioxide of the lower photoresist layer in the step of forming the mask from the three-layer structure in the manufacturing method of a semiconductor device according to the embodiment and the comparative example. 図12は、実施形態に係る半導体装置の製造方法において三層構造からマスクを形成する工程における下層フォトレジストのエッチングのプラズマ発光強度と時間の関係を示す図である。 Figure 12 is a graph showing the relationship between the plasma emission intensity of the etching of the lower layer photoresist in the step of forming the mask from the three-layer structure in the manufacturing method of a semiconductor device according to an embodiment time. 図13は、実施形態に係る半導体装置の製造方法において三層構造からマスクを形成する工程における下層フォトレジストのエッチングシフト量と素子分離領域層の突出量の関係を示す図である。 Figure 13 is a diagram showing the amount of projection of the relationship of the lower photoresist etch shift amount and the element isolation region layer in the step of forming the mask from the three-layer structure in the manufacturing method of a semiconductor device according to the embodiment.

以下に、図面を参照して本発明の好ましい実施形態を説明する。 Hereinafter, with reference to the accompanying drawings illustrating a preferred embodiment of the present invention. 図面において、同様の構成要素には同じ参照番号が付されている。 In the drawings, the same reference numbers are given to the same components.

図1A〜図1Iは、実施形態に係る半導体装置の製造工程を例示する断面図である。 Figure 1A~ Figure 1I are cross-sectional views illustrating the process of manufacturing the semiconductor device according to the embodiment. 次に、図1Aに示す構造を形成するまでの工程を説明する。 Next, steps required to form the structure shown in Figure 1A.

まず、半導体基板であるシリコン基板1の上にハードマスク膜2としてシリコン酸化膜2aとシリコン窒化膜2bをCVD法により順に形成した後、その上にレジストパターン(不図示)を形成する。 First, after forming sequentially by CVD, a silicon oxide film 2a and the silicon nitride film 2b as a hard mask layer 2 on a silicon substrate 1 is a semiconductor substrate, forming a resist pattern (not shown) thereon. 続いて、レジストパターンをマスクにしてハードマスク膜2をエッチングすることにより、素子分離領域に開口部2cを形成する。 Subsequently, by etching the hard mask layer 2 using the resist pattern as a mask to form an opening 2c in the element isolation region. さらに、ハードマスク膜2の開口部2cを通してシリコン基板1を例えば反応性イオンエッチング法によりエッチングして素子分離溝1aを形成する。 Furthermore, by etching to form an isolation groove 1a by the silicon substrate 1 through the opening 2c of the hard mask layer 2 for example, reactive ion etching method.

続いて、素子分離溝1a内とハードマスク膜3上に素子分離絶縁層3としてシリコン酸化層を形成した後、素子分離絶縁層3を化学機械研磨(CMP)で研磨してハードマスク膜2上から除去するとともに素子分離溝1a内にシャロー・トレンチ・アイソレーション(STI)として残す。 Subsequently, element isolation groove 1a in the after forming a silicon oxide layer as an element isolation insulating layer 3 on the hard mask layer 3, the hard mask layer 2 above with polished element isolation insulating layer 3 by chemical mechanical polishing (CMP) left as shallow trench isolation (STI) in the isolation groove 1a thereby removing from. その後に、ハードマスク膜2をウエットエッチングにより除去する。 Thereafter, the hard mask layer 2 is removed by wet etching. なお、ハードマスク層2が除去された状態では、素子分離絶縁層3がシリコン基板1の上面から突出する。 In a state where the hard mask layer 2 is removed, the element isolation insulating layer 3 projecting from the upper surface of the silicon substrate 1. その突出量は、除去前のハードマスク2の開口部2cを通して素子分離絶縁層3をウエットエッチングすることにより調整される。 The projecting amount is adjusted by wet etching the element isolation insulating layer 3 through the opening portion 2c of the hard mask 2 prior to removal. なお、シリコン基板1は、後述するゲート電極や配線の密度が高い密パターン領域Iと、ゲート電極や配線の密度が低い疎パターン領域IIを有している。 The silicon substrate 1, a dense pattern region I is higher the density of the gate electrodes and wiring to be described later, the density of the gate electrode and wiring has a low sparse pattern region II.

続いて、図1Bに示す構造を形成するまでの工程を説明する。 Next, steps required to form the structure shown in FIG. 1B.
まず、シリコン基板1内にp型不純物、例えばホウ素をイオン注入し、n型MOSトランジスタ形成領域にPウェル4a〜4fを形成する。 First, p-type impurity, e.g., boron ions are implanted into the silicon substrate 1 to form P-well 4a~4f the n-type MOS transistor forming region. なお、p型MOSトランジスタ形成領域には、n型不純物をイオン注入してNウェル(不図示)を形成する。 Note that the p-type MOS transistor forming region, an n-type impurity to form an ion implantation to N-well (not shown). これらの場合、n型又はp型のイオン注入しない領域はレジストパターン(不図示)により覆われる。 In these cases, n-type or p-type region without ion implantation are covered with a resist pattern (not shown). 同様に、n型MOSトランジスタ形成領域、p型MOSトランジスタ形成領域のそれぞれのチャネル領域の不純物濃度調整のために不純物をイオン注入する。 Similarly, n-type MOS transistor forming region, an impurity for impurity concentration adjustment of the respective channel regions of the p-type MOS transistor forming region by ion implantation.

その後に、シリコン基板1上に、ゲート絶縁膜5としてシリコン酸化膜を熱酸化法又はCVD法により形成した後に、ゲート絶縁膜5上に、被パターニング膜として例えばポリシリコン膜6をCVD法により例えば約105nmの厚さに形成する。 Thereafter, on the silicon substrate 1, a silicon oxide film as the gate insulating film 5 after formation by thermal oxidation or CVD, on the gate insulating film 5 by CVD a polysilicon film 6, for example, as a film to be patterned e.g. formed to a thickness of about 105 nm. 続いて、ポリシリコン膜6上に下側フォトレジスト層7、中間層8、上側フォトレジスト層9を形成する。 Subsequently, the lower photoresist layer 7 on the polysilicon film 6, an intermediate layer 8, to form the upper photoresist layer 9.

下側フォトレジスト層7として、例えば、i線レジストであるフォトレジストがポリシリコン膜5上に例えば約120nm〜200nmの厚さに塗布される。 As the lower photoresist layer 7, for example, a photoresist is i-line resist is applied to a thickness of, for example, about 120nm~200nm on the polysilicon film 5. また、中間層8として、無機材料層、例えばシリコン含有層であるシロキサン層がスピンコートにより塗布され、例えば約30nmの厚さに形成される。 Further, as the intermediate layer 8, an inorganic material layer, for example siloxane layer is a silicon-containing layer is applied by spin coating, is formed to a thickness of, for example, about 30 nm. さらに、上側フォトレジスト層9として、例えば、ArFエキシマレーザ用のフォトレジストが中間層7上に例えば130nmの厚さに塗布される。 Further, as the upper photoresist layer 9, for example, photoresist for ArF excimer laser is applied on the intermediate layer 7 in a thickness of, for example, 130 nm. なお、上側フォトレジスト層9、下側フォトレジスト層7、中間層8は塗布後に各々必要に応じてベークされる。 Incidentally, the upper photoresist layer 9, the lower photoresist layer 7, intermediate layer 8 is baked according each required after coating.

続いて、図1Cに例示するように、露光装置(不図示)を使用して、シリコン基板1の上方の上側フォトレジスト層9を露光し、電極、配線形状の潜像を上側フォトレジスト層9に形成する。 Subsequently, as illustrated in FIG. 1C, by using the exposure apparatus (not shown), exposing the upper of the upper photoresist layer 9 of the silicon substrate 1, the electrode, the latent image of the upper photoresist layer of the wiring shape 9 form to. その後に、上層フォトレジスト層9を現像する。 Then, developing the upper photoresist layer 9. なお、上層レジスト9の現像前又は後のベーク、洗浄は適宜行われる。 The developing before or after baking the upper resist 9, the cleaning is carried out properly.

これにより、上層フォトレジスト層9は、MOSトランジスタ形成領域でゲート電極の基本形状を有し、配線領域(不図示)で配線の基本形状を有する上層レジストパターン9aにパターニングされる。 Thus, the upper photoresist layer 9 has a basic shape of the gate electrode in a MOS transistor forming region, is patterned into the upper layer resist pattern 9a having the basic shape of the wiring in the wiring region (not shown).

次に、シリコン基板1をエッチング装置に入れて上層レジストパターン9aのトリミングから下層フォトレジスト層7のパターニングまでを連続して行う。 Next, the silicon substrate 1 put into the etching apparatus from the trimming of the upper layer resist pattern 9a continuously until patterning of the lower photoresist layer 7. エッチング装置として、誘導結合型プラズマ(ICP)エッチング装置、平行電極型プラズマエッチング装置、その他のエッチング装置を使用する。 As an etching apparatus, an inductively coupled plasma (ICP) etching device, using a parallel electrode type plasma etching apparatus, other etching device. 以下に、エッチング装置として図2に示すICPエッチング装置を例にして説明する。 Hereinafter, an ICP etching apparatus shown in FIG. 2 as an etching apparatus will be described as an example.

ICPエッチング装置51は、図2に例示するような構造を有している。 ICP etching apparatus 51 has a structure as illustrated in FIG. 図2において、チャンバー52上部には、石英板又はセラミック板53を介して誘導コイル54が配置されている。 In Figure 2, the chamber 52 the upper induction coil 54 is arranged via a quartz plate or a ceramic plate 53. 誘導コイル54には、プラズマを発生させるための高周波電源、例えば周波数13,56MHzの高周波(RF)ソース電源55が接続されている。 The induction coil 54, high frequency power source for generating plasma, for example, a frequency 13,56MHz of radio frequency (RF) source power supply 55 is connected. また、チャンバー52内では、石英板又はセラミック板53に間隔をおいて対向して配置される下部電極56が取り付けられている。 Further, in the chamber 52, the lower electrode 56 is mounted which is arranged to face at a distance to the quartz plate or a ceramic plate 53. 下部電極56には、プラズマを基板側に引き込むための高周波電源、例えば周波数13.56MHzのRFバイアス電源57が接続されている。 The lower electrode 56, a high frequency power supply for drawing a plasma on the substrate side, for example, a frequency 13.56MHz of the RF bias power supply 57 is connected.

下部電極56は、例えば基板ステージ59上の静電チャック58の内部に取り付けられている。 The lower electrode 56, for example attached to the inside of the electrostatic chuck 58 on the substrate stage 59. また、静電チャック58の下の基板ステージ59内には基板温度制御部(不図示)が取り付けられている。 The substrate temperature control unit (not shown) is attached to the substrate stage 59 under the electrostatic chuck 58. なお、図2において、符号60は、チャンバー52の側壁に取り付けられる石英窓、符号61はチャンバー52内にガスを供給するガス源、符号62は、静電チャック58に電位を付与する直流電源を示している。 2, reference numeral 60 is a quartz window which is attached to the side wall of the chamber 52, numeral 61 is a gas source for supplying a gas into the chamber 52, numeral 62 is a DC power supply for applying a potential to the electrostatic chuck 58 shows. なお、ガス源61から供給されるガスの供給・停止、ガスの流量調整、RFソース電源55、RFバイアス電源57及び直流電源62のオン・オフ及び電力調整、チャンバー52内の圧力制御などは、それぞれ制御装置(不図示)により行われる。 The supply and stop of the gas supplied from the gas source 61, flow rate adjustment of the gas, on-off and power adjustment of the RF source power supply 55, RF bias power supply 57 and the DC power source 62, such as a pressure control in the chamber 52, performed by the respective control unit (not shown).

そのような構造を有するICPエッチング装置51のチャンバー52内に、半導体ウェハであるシリコン基板1を搬送し、さらに静電チャック58を介して下部電極56上に載置する。 Into the chamber 52 of the ICP etching apparatus 51 having such a structure, to convey the silicon substrate 1 is a semiconductor wafer, it is placed on the lower electrode 56 further through the electrostatic chuck 58. 静電チャック58の温度は、例えば15〜45℃、より好ましくは20〜40℃の範囲内に設定される。 Temperature of the electrostatic chuck 58, for example 15 to 45 ° C., and more preferably in the range of 20 to 40 ° C..

チャンバー52内で、まず、図1Dに例示するように、上側レジストパターン9aをトリミングしてその幅と高さを減らす。 In chamber 52, first, as illustrated in FIG. 1D, trimming the upper resist pattern 9a reduce its width and height. トリミングは、例えば上側フォトレジスト層9の露光限界寸法よりもパターン幅を狭くするために行われる。 Trimming is carried out for example in order to narrow the pattern width than the exposure limit dimension of the upper photoresist layer 9. 本実施気板では、RFバイアス電源57から下部電極56に供給される高周波電力をスイッチにより切断した状態で、例えば次のような条件で行われる。 In this embodiment the gas plate, the high frequency power supplied to the lower electrode 56 from the RF bias power supply 57 in a state of being cut by the switch, for example, is carried out under the following conditions.

ガス源61からチャンバー52内に、第1の反応ガスとして、酸素(O )ガスを例えば2〜100sccm、二酸化硫黄(SO )ガスを例えば5〜100sccm、不活性ガスとしてヘリウム(He)ガスを例えば0〜200sccmの流量で導入する。 The chamber 52 from the gas source 61, a first reaction gas, oxygen gas (O 2), for example 2~100Sccm, helium (He) gas sulfur dioxide (SO 2) gas, for example 5~100Sccm, as the inert gas for example, it is introduced at a flow rate of 0~200Sccm. この場合、SO ガスの流量xに対するO ガスの流量yの比x/yは、1以上で2以下の範囲に設定される。 In this case, the ratio x / y of the flow rate y of O 2 gas to the flow rate x of SO 2 gas is set to a range of 2 or less at 1 or more. さらに、チャンバー52内の圧力は例えば5〜20mTorr(0.165〜2.67Pa)に設定され、さらにRFソース電源55のパワーは200〜500Wに設定されて誘導コイル54に供給される。 Furthermore, the pressure in the chamber 52 is set to, for example 5~20mTorr (0.165~2.67Pa), further the power of RF source power supply 55 is supplied to the induction coil 54 is set to 200~500W. これにより、チャンバー52内ではプラズマが発生し、そのようなプラズマ雰囲気中で5秒〜30秒程度の時間による制御で上側レジストパターン9aがトリミングされる。 Thereby, plasma is generated in chamber 52, the upper resist pattern 9a is trimmed in such in a plasma atmosphere control by 5 seconds to 30 seconds to time.

この場合、中間層8は無機材料から形成されているので実質的に殆どエッチングされない。 In this case, not substantially little etching the intermediate layer 8 is formed of an inorganic material. また、上側レジストパターン9aに含まれる有機物とSO の反応により上側レジストパターン9aの表面には硫黄含有化合物のポリマーが形成される。 The polymer of the sulfur-containing compounds on the surface of the upper resist pattern 9a is formed by the reaction of organic matter and SO 2 contained in the upper resist pattern 9a. これにより、エッチングガスにSO を含ませない場合に比べてエッチング速度は低下する。 Thus, the etching rate decreases as compared with the case where the etching gas does not contain SO 2. しかも、エッチング時のRFバイアスパワーを下部電極56に供給しないので、シリコン基板1の面に対して垂直方向成分のエッチャントの移動が緩和され、より等方的にエッチングされる。 Moreover, since no supply RF bias power during etch to the lower electrode 56, the movement of etchant vertical component to the plane of the silicon substrate 1 is reduced, it is more isotropically etched. これにより、上側レジストパターン9aのトリミングは制御性良く行われ、パターンは初期状態とほぼ相似形に縮小される。 Thereby, trimming of the upper resist pattern 9a is performed with good controllability, the pattern is reduced to substantially similar shape as the initial state.

次に、図1E、図1Fに例示するように、トリミングされた上側レジストパターン9aをマスクに使用し、中間層8を例えば次の条件でエッチングする。 Next, FIG. 1E, as illustrated in FIG. 1F, using the trimmed upper resist pattern 9a as a mask, to etch the intermediate layer 8, for example under the following conditions.

ガス源61からチャンバー52内に導入する第1の反応ガスを第2の反応ガスに置換する。 Replacing the first reaction gas to be introduced into the chamber 52 from the gas source 61 to the second reaction gas. 第2の反応ガスとして、例えば、メタン(CF )ガスを例えば50〜200sccmの流量で導入する。 As a second reactive gas, such as methane (CF 4) is introduced at a flow rate of a gas for example, 50-200. この場合、メタンガスに三フッ化メタン(CHF )ガスを例えば100sccm以下、Heガスを例えば200sccm以下の流量で添加してもよい。 In this case, methane gas trifluoromethane (CHF 3) gas for example 100sccm hereinafter, may be added to the He gas, for example 200sccm the following flow. また、チャンバー52内の圧力は、例えば3〜20mTorr(0.399〜2.67Pa)に設定される。 The pressure in the chamber 52 is set to, for example, 3~20mTorr (0.399~2.67Pa).

さらに、RFソース電源55のパワーは200〜1000W、RFバイアス電源57のパワーは50〜300Wに設定され、それぞれのパワーは誘導コイル54、下部電極56に供給される。 Furthermore, the power of the RF source power supply 55 is 200 to 1000, the power of the RF bias power supply 57 is set to 50 to 300 W, each power induction coil 54, it is supplied to the lower electrode 56. そのような条件により、チャンバー52内でプラズマが発生し、中間層8はエッチングされる。 Such conditions, plasma is generated in the chamber 52, the intermediate layer 8 is etched. なお、中間層7のエッチングは、石英窓60を通してプラズマ発光強度の変化を検出し、例えば約30〜50%のオーバーエッチングが行われる。 The etching of the intermediate layer 7, and detects the change in the plasma emission intensity through a quartz window 60, for example, about 30-50% of over-etching is performed. この場合、下部電極56には高周波電力が供給されるので、シリコン基板1の面に対して垂直な移動方向のエッチャントが多くなる。 In this case, the lower electrode 56 because the high-frequency power is supplied, the greater the etchant perpendicular moving direction to the plane of the silicon substrate 1.

中間層8のエッチングにより、上側レジストパターン9aの平面形状が中間層8に転写され、中間層パターン8aが形成される。 The etching of the intermediate layer 8, the planar shape of the upper resist pattern 9a is transferred to the intermediate layer 8, intermediate layer pattern 8a is formed. なお、中間層パターン8aの上には、上側レジストパターン9aが残存している。 Incidentally, on the intermediate layer pattern 8a, the upper resist pattern 9a is left.

続いて、図1F、図1Gに例示するように、中間層パターン8aをマスクに使用し、下側フォトレジスト層7を例えば次の条件でエッチングする。 Subsequently, FIG. 1F, as illustrated in FIG. 1G, using an intermediate layer pattern 8a as a mask, to etch the lower photoresist layer 7, for example under the following conditions.

ガス源61からチャンバー52内に導入する第2の反応ガスを第3の反応ガスに置換する。 Replacing the second reaction gas to be introduced into the chamber 52 from the gas source 61 to a third reaction gas. 第3の反応ガスとして、例えば、O ガスを例えば5〜100sccm、SO ガスを例えば5〜100sccm、不活性ガスであるHeガスを例えば0〜200sccm以下の流量で導入する。 As the third reaction gas, for example, an O 2 gas, for example 5~100sccm, SO 2 gas, for example 5~100Sccm, introducing He gas is an inert gas, for example in the following flow 0~200Sccm. また、SO のガス流量xに対するO のガス流量yの比x/yは、1.0以上で2.0以下の範囲に設定される。 The ratio x / y of the gas flow rate y of O 2 to the gas flow rate x of SO 2 is set to 2.0 or less in the range 1.0 or more. さらに、チャンバー52内の圧力は、例えば5〜20mTorrに設定される。 Furthermore, the pressure in the chamber 52 is set to, for example, 5~20MTorr. また、RFソース電源55のパワーは200〜500W、RFバイアス電源57のパワーは50〜300Wに設定され、パワーのそれぞれは誘導コイル54、下部電極56に供給される。 The power of the RF source power supply 55 is 200~500W, power of RF bias power supply 57 is set to 50 to 300 W, the respective power induction coil 54, it is supplied to the lower electrode 56. そのような条件により、チャンバー52内ではプラズマが発生し、下層レジスト層7がエッチングされる。 Such conditions, plasma is generated in chamber 52, the lower resist layer 7 is etched. この場合、下部電極56には高周波電力が供給されるので、シリコン基板1の面に対して垂直な移動方向のエッチャントが多くなる。 In this case, the lower electrode 56 because the high-frequency power is supplied, the greater the etchant perpendicular moving direction to the plane of the silicon substrate 1.

下層フォトレジスト層7のエッチングにおいて、SO ガスを用いない場合、硫黄含有ポリマーが側壁に形成されないため、下層フォトレジスト層7のエッチング後の形状が、例えばくびれたようなオーバーハング形状になりやすい。 In the etching of the lower photoresist layer 7, in the case of not using a SO 2 gas, since the sulfur-containing polymer is not formed on the side wall, the shape after etching of the lower photoresist layer 7, tends to overhang as constricted e.g. . 従って、SO ガスを使用することにより、形状維持とマスク転写性を向上させることになる。 Therefore, the use of SO 2 gas, resulting in improving the shape retention and the mask transfer property.

下側フォトレジスト層7のエッチングは、プラズマ発光強度の低下により終点が検出され、終点検出時点からオーバーエッチングが施される。 Etching of the lower photoresist layer 7, the end point is detected by a decrease in the plasma emission intensity, over-etching is performed from the end point detection time. オーバーエッチングには、通常のオーバーエッチングに追加して、さらに素子分離絶縁層3の突出量に応じた例えば2〜5秒間の追加オーバーエッチングが含まれる。 The over-etching, in addition to the normal over-etching include additional overetching of example 2-5 seconds depending on the amount of projection of the element isolation insulating layer 3.

パターニングされた下側フォトレジスト層7は、下側レジストパターン7aとなる。 The patterned lower photoresist layer 7 was becomes lower resist pattern 7a. なお、中間層パターン8a上の上側レジストパターン9aは、下層レジスト層7と同時にエッチングされて除去される。 Incidentally, the upper resist pattern 9a on the intermediate layer pattern 8a is removed by etching simultaneously with the lower resist layer 7.

次に、ICPエッチング装置51からシリコン基板1を取り出し、さらに真空状態の空間を通して別のエッチング装置のチャンバーにシリコン基板1を搬送する。 Then removed silicon substrate 1 from the ICP etching device 51, conveys the silicon substrate 1 to further the chamber of another etching device through the space in a vacuum state. 別のエッチング装置として、例えば図2に示すと同じ構造のICPエッチング装置を使用して説明するが、他のプラズマエッチング装置を使用してもよい。 As another etching apparatus, for example, will be described by using the ICP etching apparatus having the same structure to that shown in FIG. 2, it may be used other plasma etching apparatus.

まず、ICPエッチング装置51のチャンバー52内の静電チャック58を介して下部電極56上にシリコン基板1を載置する。 First, placing the silicon substrate 1 on the lower electrode 56 through the electrostatic chuck 58 in the chamber 52 of the ICP etching apparatus 51. この場合、静電チャック58の温度(第1温度)、即ち基板温度は、図1C〜図1Gに例示したように上側レジストパターン9aのトリミングから下側レジストパターン7aの形成までの処理温度(第2温度)よりも高い温度、例えば約60℃に設定される。 In this case, the temperature of the electrostatic chuck 58 (first temperature), i.e. substrate temperature, the process temperature from trimming of the upper resist pattern 9a as illustrated in FIG. 1C~ Figure 1G to the formation of the lower resist pattern 7a (first high temperatures, is set, for example, about 60 ° C. than 2 temperature).

続いて、図1Hに例示するように、下層レジストパターン7a及び中間層パターン8aをマスクに使用して、ポリシリコン膜5を途中までエッチングする。 Subsequently, as illustrated in FIG. 1H, a lower resist pattern 7a and the intermediate layer pattern 8a using the mask to etch the polysilicon film 5 to the middle. そのエッチング条件として、例えば、ガス源61からチャンバー52内にCF ガスを例えば50〜200sccm、六フッ化硫黄(SF )ガスを例えば5〜20sccmの流量で導入する。 As etching conditions, for example, 50-200 CF 4 gas, for example, from a gas source 61 into the chamber 52, is introduced at a flow rate of sulfur hexafluoride (SF 6) gas, for example 5~20Sccm. この場合、チャンバー52内に、同時に、窒素(N )ガスを30sccm以下、Heガスを例えば100sccm以下の流量で導入してもよく、また、N の代替ガスとして三フッ化窒素(NF )を20sccm以下の流量で導入してもよい。 In this case, the chamber 52, at the same time, nitrogen (N 2) gas 30sccm below, may be introduced in the following flow rate of He gas, for example 100 sccm, also, as an alternative gas N 2 nitrogen trifluoride (NF 3 ) it may be introduced in the following flow rate 20sccm a. さらに、チャンバー52内の圧力を例えば2〜10mTorr(0.266〜1.33Pa)に設定し、さらにRFソース電源55のパワーを300〜600W、RFバイアス電源57のパワーを50〜150Wに設定し、それぞれのパワーを誘導コイル54、下部電極56に供給する。 Further, to set the pressure in the chamber 52 for example 2~10mTorr (0.266~1.33Pa), further sets the power of the RF source power supply 55 300~600W, the power of the RF bias power supply 57 to 50~150W the respective power induction coil 54 is supplied to the lower electrode 56. この場合、エッチングは時間的に制御され、例えば約45秒とする。 In this case, the etching is time-controlled, for example, about 45 seconds. この場合、ポリシリコン膜5のエッチングにおいて中間層パターン8aもエッチングされて除去される。 In this case, the intermediate layer pattern 8a in the etching of the polysilicon film 5 is also removed by etching.

次に、図1Iに例示するように、下層レジストパターン7aをマスクに使用して残りのポリシリコン膜6をエッチングする。 Next, as illustrated in FIG. 1I, to etch the remaining polysilicon film 6 by using the lower resist pattern 7a as a mask. エッチング条件として、例えば、ガス源61からチャンバー52内に臭化水素(HBr)ガスを例えば200〜400sccm、酸素(O )ガスを2〜10sccmの流量で導入する。 As etching conditions, for example, to introduce hydrogen bromide into chamber 52 from a gas source 61 (HBr) gas, for example 200~400Sccm, oxygen (O 2) gas at a flow rate of 2~10Sccm. さらに、チャンバー52内の圧力を例えば5〜50mTorr(0.665〜6.65Pa)に設定し、さらにRFソース電源55のパワーを200〜500W、RFバイアス電源57のパワーを50〜150Wに設定し、それぞれのパワーを誘導コイル54、下部電極56に供給する。 Further, to set the pressure in the chamber 52 for example 5~50mTorr (0.665~6.65Pa), further sets the power of the RF source power supply 55 200~500W, the power of the RF bias power supply 57 to 50~150W the respective power induction coil 54 is supplied to the lower electrode 56. エッチングは、プラズマ発光強度の変化の観察に基づいて制御され、次の工程に移る。 Etching is controlled based on the observation of the change in plasma emission intensity, it proceeds to the next step. そのエッチング時間は、例えば約10秒である。 Its etching time is, for example, about 10 seconds.

続いて、下層レジストパターン7aをマスクに使用してポリシリコン膜6をオーバーエッチングする。 Subsequently, over-etching the polysilicon film 6 by using the lower resist pattern 7a as a mask. そのオーバーエッチング条件として、例えば、ガス源61からチャンバー52内にHBrガスを例えば100〜300sccm、酸素O ガスを2〜10sccm、Heガスを100〜400sccmの流量で導入する。 As a overetching conditions, for example, to introduce 100~300sccm the HBr gas, such as into the chamber 52 from the gas source 61, the oxygen O 2 gas 2~10Sccm, He gas at a flow rate of 100~400Sccm. さらに、チャンバー52内の圧力を例えば60〜120mTorr(7.98〜16.0Pa)に設定し、さらにRFソース電源55のパワーを300〜600W、RFバイアス電源57のパワーを10〜300Wに設定し、それぞれのパワーを誘導コイル54、下部電極56に供給する。 Further, to set the pressure in the chamber 52 for example 60~120mTorr (7.98~16.0Pa), further sets the power of the RF source power supply 55 300~600W, the power of the RF bias power supply 57 to 10~300W the respective power induction coil 54 is supplied to the lower electrode 56. エッチング時間は例えば約30秒とする。 Etching time is, for example, about 30 seconds.

これにより、密パターン領域I、疎パターン領域IIのPウェル4a〜4fのそれぞれの上で、下層レジストパターン7aの下に残されたポリシリコン膜6は、ゲート電極6a〜 Thus, the dense pattern region I, on each of the P-well 4a~4f the sparse pattern region II, the polysilicon film 6 left under the lower layer resist pattern 7a has a gate electrode 6a~
6fとして使用される。 It is used as a 6f. その後に、シリコン基板1をアッシング装置に搬送し、図1Jに示すように下層レジストパターン7aを除去する。 Then, by conveying the silicon substrate 1 to the ashing apparatus for removing the lower resist pattern 7a as shown in FIG. 1 J.

次に、図1Kに示す構造を形成するまでの工程を説明する。 Next, steps required to form the structure shown in FIG. 1K.
まず、素子分離絶縁層3に囲まれたPウェル4a〜4fの上方のゲート電極6a〜6fをマスクに使用して、n型不純物、例えば砒素又はリンをPウェル4a〜4f内にイオン注入してn型エクステンション領域11a〜16a、11b〜16bを形成する。 First, by using the gate electrode 6a~6f above the P-well 4a~4f surrounded by the element isolation insulating layer 3 as a mask, n-type impurity such as arsenic or phosphorus is ion-implanted into the P-well 4a~4f Te n-type extension regions 11A~16a, to form a 11 b to 16b. この場合、Nウェル(不図示)をレジストパターンにより覆う。 In this case, covered with a resist pattern N-well (not shown).
続いて、素子分離領域3に囲まれたNウェル(不図示)内にp型エクステンション領域(不図示)を形成する。 Subsequently, a p-type extension regions (not shown) in the N-well surrounded by the isolation region 3 (not shown). この場合、Pウェル4a〜4fをレジストパターン(不図示)により覆う。 In this case, to cover the P-well 4a~4f by a resist pattern (not shown).

次に、図1Lに示す構造を形成するまでの工程を説明する。 Next, steps required to form the structure shown in FIG. 1L.
まず、シリコン基板1の上面全体に絶縁膜、例えばシリコン酸化膜をCVD法により形成した後に、絶縁膜をエッチバックし、ゲート電極6a〜6fの側面にサイドウォール10a〜10fとして残す。 First, an insulating film on the entire upper surface of the silicon substrate 1, for example, a silicon oxide film after forming by the CVD method, the insulating film is etched back to leave a sidewall 10a~10f on the side surfaces of the gate electrode 6 a to 6 f.

その後に、ゲート電極6a〜6f、サイドウォール10a〜10fをマスクに使用して、Pウェル4a〜4fにn型不純物をイオン注入してn型ソース/ドレイン領域11s、12s、13s、14s、15s、16s、11d、12d、13d、14d、15d、16dを形成する。 Thereafter, the gate electrode 6 a to 6 f, the side wall-10a~10f using a mask, P-well 4a~4f the n-type impurity is ion implanted into the n-type source / drain regions 11s, 12s, 13s, 14s, 15s forms 16s, 11d, 12d, 13d, 14d, 15d, and 16d. この場合、Nウェル(不図示)をレジストパターンにより覆う。 In this case, covered with a resist pattern N-well (not shown).

続いて、Nウェル(不図示)の上方のゲート電極(不図示)、サイドウォール(不図示)をマスクに使用して、Nウェルにp型不純物をイオン注入してp型ソース/ドレイン領域(不図示)を形成する。 Subsequently, a gate electrode (not shown) above the N-well (not shown), a sidewall (not shown) using a mask, by ion-implanting a p-type impurity in the N-well p-type source / drain regions ( forming a not shown). この場合、Pウェル4a〜4fをレジストパターンにより覆う。 In this case, it covered with the resist pattern P-well 4a-4f.

以上によりPウェル4a〜4f及びその周囲にはn型MOSトランジスタT 〜T が形成され、Nウェル(不図示)にはp型MOSトランジスタ(不図示)が形成される。 N-type MOS transistors T 1 through T 6 the P-well 4a~4f and its surroundings is formed by the above, the N-well (not shown) p-type MOS transistor (not shown) is formed. その後に、特に図示しないが、シリコン基板1上に層間絶縁膜を形成し、さらにn型ソース/ドレイン領域11s〜16s、11d〜16dに接続される導電性コンタクトプラグを層間絶縁膜に形成し、さらにその上に多層配線構造を形成する。 Thereafter, although not shown, an interlayer insulating film on a silicon substrate 1, to form further n-type source / drain regions 11S~16s, the conductive contact plugs connected to the 11d~16d the interlayer insulating film, further forming a multilayer wiring structure formed thereon.

以上のように本実施形態によれば、下層レジスト層7、中間層8及び上層レジスト層9の三層構造を上から順にパターニングすることによりマスクを形成する工程を含んでいる。 According to this embodiment as described above, it includes the step of forming a mask by patterning the lower resist layer 7, a three-layer structure of the intermediate layer 8 and the upper resist layer 9 from the top. マスク形成工程として、まず上層レジスト層9を露光、現像して上層レジストパターン9aを形成した後、エッチング装置を用いてSO 、O を導入する雰囲気中でプラズマを発生させる。 As a mask forming process, first exposing the upper resist layer 9, after forming the upper layer resist pattern 9a is developed, to generate a plasma in an atmosphere introducing SO 2, O 2 using an etching device. これにより、その雰囲気内で図1Dに示すように上層レジストパターン9aをトリミングしている。 Thereby, the trimmed upper resist pattern 9a, as shown in FIG. 1D in that atmosphere. そのトリミングは、図2に示すRFバイアス電源57から下部電極56に供給される高周波電力を遮断し、さらに誘導コイル54に高周波電力を供給して発生させたプラズマ雰囲気内で行われる。 Its trimming blocks the high frequency power supplied to the lower electrode 56 from the RF bias power supply 57 shown in FIG. 2, the high frequency power is performed in a plasma atmosphere generated by supplying more induction coil 54. ガスの流量はSO ガスの流量の1〜2倍に設定される。 The flow rate of O 2 gas is set to 1 to 2 times the flow rate of the SO 2 gas.

そのように下部電極56への高周波電力の供給を遮断すると、シリコン基板1の上面に対して垂直方向のエッチング成分が減少する。 When so to cut off the supply of the high-frequency power to the lower electrode 56, it decreases the etching component in the direction perpendicular to the upper surface of the silicon substrate 1. これにより、上層レジストパターン9aのトリミングは従来よりもさらに等方的になり、上層レジスト層9が急激に薄くなることが防止される。 Thereby, trimming of the upper resist pattern 9a becomes more isotropic than the conventional, the upper resist layer 9 can be prevented from being rapidly thinned. しかも、SO とO をトリミング用ガスに含ませているので、上昇レジストパターン9aの表面に保護膜となるポリマーが生成され、その表面の収縮速度が高くなることが防止される。 Moreover, since moistened with SO 2 and O 2 to the trimming gas, increase resist pattern 9a polymer serving as a protective film on the surface of the product, shrinkage rate of the surface that is higher is prevented. 特に、上層レジストパターン9aをArFレジストから形成する場合には、ArFフォトレジストのプラズマ耐性がKrFフォトレジストやi線フォトレジストに比べて劣るので、トリミングの制御性が重要になる。 Particularly, in the case of forming an upper resist pattern 9a from ArF resist, since plasma resistance of the ArF photoresist is inferior to KrF photoresists and i-line photoresist, the controllability of the trimming is important.

しかし、そのトリミングの際に下部電極56に高周波電力を供給すると、上層フォトレジスト層9へのエッチャントの入射エネルギーや、無機材料の中間層8から反射されるエッチャントのバランスが崩れる。 However, when supplying a high-frequency power to the lower electrode 56 during the trimming, etchant and the incident energy of the upper photoresist layer 9, the balance of the etchant that is reflected from the intermediate layer 8 of an inorganic material is lost. これにより、密パターン領域Iと疎パターン領域IIのパターンシフト量の差が大きくなりやすい。 Thus, the difference between the pattern shift of the dense pattern region I and sparse pattern region II is likely to increase. また、中間層8を実質的にエッチングさせない条件でエッチング(トリミング)しているため、上層フォトレジスト層9の他にエッチングされる膜が無く、エッチャントが上層フォトレジスト層9のエッチングのみに消費される。 Also, since the etching (trimmed) with conditions that do not intermediate layer 8 not substantially etched, no film is in addition to the etching of the upper photoresist layer 9, the etchant is consumed only to the etching of the upper photoresist layer 9 that. これにより、図1Dに示すような上層レジストパターン9aのトリミング時のエッチング速度が速くなり、トリミングによる線幅シフトの制御が難しくなり、望ましい形状が得られなくなる。 Thus, the faster the etching speed at the time of trimming of the upper resist pattern 9a, as shown in FIG. 1D, the control of the line width shift more difficult by the trimming, can not be obtained the desired shape.

また、上層レジストパターン9aの形状が悪いと、上層レジストパターン9aをマスクにして中間層8、下層フォトレジスト層7をエッチングする際に、上層レジストパターン9aが消失時のパターン形状が揺らいでパターンエッジ荒さ(LER: Line-Edge-Roughness)が悪化する。 Further, the shape of the upper layer resist pattern 9a is poor, intermediate layer 8 and the upper layer resist pattern 9a as a mask, the lower photoresist layer 7 during etching, the pattern edge fluctuates pattern shape at the time of the upper layer resist pattern 9a is lost roughness (LER: Line-Edge-roughness) is deteriorated.

これに対し、下部電極56に高周波電力を供給しない本実施形態によれば、上層レジストパターン9aの残膜形状や残膜量が安定し、トリミングは高い精度で行われ、パターンは初期形状からほぼ相似形となる高い精度で縮小することができる。 In contrast, according to the present embodiment does not supply high-frequency power to the lower electrode 56, a residual film shape or residual amount of the upper layer resist pattern 9a is stabilized, trimming is performed with high accuracy, pattern substantially from the initial shape it can be reduced with high accuracy to be similar figures. さらに、上側レジストパターン9aをマスクにして中間層8をエッチングして中間層パターン8a、下層フォトレジスト層7をエッチングする際に、上層レジストパターン9aの消失が安定し、LERが良好になる。 Furthermore, upper resist pattern 9a was etched intermediate layer 8 as a mask in the intermediate layer pattern 8a, a lower photoresist layer 7 during etching of the disappearance of the upper resist pattern 9a is stabilized, LER is improved.

ところで、上層レジストパターン9aをトリミングする際にO にSO を添加すると、上層レジストパターン9aの表面に薄い保護層が形成されるので、エッチングが急速に進むことが防止される。 However, the addition of SO 2 to O 2 during the trimming upper resist pattern 9a, since the upper layer resist pattern 9a thin protective layer on the surface of the is formed, thereby preventing the etching proceeds rapidly. また、下層フォトレジスト膜7をエッチングする際に、SO を添加すると上層レジストパターン9aの表面に薄い保護層が形成されるので、エッチングが急速に進むことが防止される。 Further, when etching the underlying photoresist film 7, since the thin protective layer on the surface of the upper resist pattern 9a The addition of SO 2 is formed, thereby preventing the etching proceeds rapidly. 例えば、図3に例示するように、密パターン領域Iと疎パターン領域IIのそれぞれに、線又は電極形状のレジストパターン21,22を形成するためのトリミング工程において、O ガスにSO ガスを添加する場合と添加しない場合を比べると、図4に例示するような試験結果が得られる。 For example, as illustrated in FIG. 3, each of the dense pattern region I and sparse pattern region II, the trimming process for forming a resist pattern 21, 22 of the line or the electrode shape, the SO 2 gas to O 2 gas comparing the case of not adding the case of adding the test results as illustrated in FIG. 4 is obtained.

図4によれば、密パターン領域Iと疎パターン領域IIのレジストパターン21、22の側方と先端のトリミング量ΔC/2、ΔA、ΔBをほぼ同じにすることができる。 According to FIG. 4, the lateral and tip of the trim amount [Delta] C / 2 of the dense pattern region I and sparse pattern region II of the resist patterns 21 and 22, it is possible to .DELTA.A, the ΔB substantially the same. 従って、レジストパターン21、22のトリミング、エッチングの時にはSO ガスとO ガスの双方をプラズマ発生領域に供給することが好ましいことがわかる。 Thus, trimming the resist patterns 21 and 22, when etching it is understood that it is preferable to supply both the SO 2 gas and O 2 gas in the plasma generation area.

このように形成された上層レジストパターン9aをトリミングした後には、下部電極56に高周波電力を供給してシリコン基板1面に垂直方向に移動するエッチャントを多くさせる。 After trimming the thus formed upper resist pattern 9a causes many etchant that moves by supplying a high frequency power in a direction perpendicular to the silicon substrate 1 side to the lower electrode 56. これにより、中間層8、下層フォトレジスト層7のエッチングは、垂直方向への異方性が高くなり、中間層パターン8a、下層レジストパターン7aの側壁は、シリコン基板1の面に対してほぼ垂直となる。 Thereby, the intermediate layer 8, the etching of the lower photoresist layer 7 is anisotropic in the vertical direction becomes high, intermediate layer pattern 8a, the side wall of the lower resist pattern 7a is substantially perpendicular to the plane of the silicon substrate 1 to become.

また、上側レジストパターン9aのトリミングから下側レジストパターン7aの形成までの工程で、静電チャック58の温度を比較的低温の15〜45℃の範囲内に設定しているので、エッチングガスの反応を緩やかにし、時間によるトリミング量、エッチング量の制御性を良好にしている。 Further, in the step of trimming the upper resist pattern 9a to the formation of the lower resist pattern 7a, since the set in the range of relatively low temperature of 15 to 45 ° C. The temperature of the electrostatic chuck 58, the reaction of the etching gas was gently, and improving the trim amount, the amount of etching controllability by time. さらに、そのような静電チャック58の温度によれば、SO ガスによりレジストパターン7a、9aの表面に形成される保護層の消失を抑制することができる。 Furthermore, according to the temperature of such an electrostatic chuck 58, it is possible to suppress the loss of the protective layer formed by the SO 2 gas resist pattern 7a, the surface of 9a.

次に、SO とO のガス流量の割合について説明する。 Next, a description will be given ratio of gas flow rate of SO 2 and O 2.
チャンバー52内に供給される反応ガスに含まれるO を一定にし、SO のガス流量を増やすと、図5に例示するように、SO のガス流量が増すにつれて密パターン領域Iと疎バターン領域IIのそれぞれのレジストパターンのCDシフト量の差が小さくなる。 The O 2 contained in the reaction gas supplied into the chamber 52 constant, increasing the flow rate of SO 2, as illustrated in FIG. 5, the sparse and dense pattern region I as gas flow rate of SO 2 increases Bataan difference CD shift of each of the resist pattern in the region II becomes smaller. 即ち、SO の流量が多くなると、密パターン領域Iと疎パターン領域IIのそれぞれのレジストパターンの側方のCDシフト量の差が小さくなる。 That is, when the flow rate of the SO 2 is increased, the difference in CD shift amount on the side of each of the resist pattern dense pattern region I and sparse pattern region II becomes smaller. なお、CDシフト量とは、マスクを使用して膜をエッチングすることにより膜のパターンを形成する場合に、膜のパターンの幅からマスクの幅を引いた値である。 Note that the CD shift amount, in the case of forming a film pattern by etching the film using a mask, which is a value obtained by subtracting the width of the mask from the width of the pattern of the film. CDシフト量は、CDバイアスとも言う。 CD shift amount, also referred to as a CD bias.

図5に基づいて、密パターン領域Iと疎パターン領域IIのCDシフト量の差と、疎パターン領域IIのCDシフト量との関係を求めると、図6に例示するような関係が得られる。 Based on FIG. 5, the difference between CD shift amount dense pattern region I and sparse pattern region II, when determining the relationship between CD shift amount sparse pattern region II, the relationship as illustrated in FIG. 6 is obtained.

図6によれば、SO ガスの流量の割合が多いほど、密パターン領域Iと疎パターン領域IIのCDシフト量の差が小さくなることがわかる。 According to FIG. 6, as the ratio of the flow rate of SO 2 gas is large, it can be seen that the difference between CD shift of the dense pattern region I and sparse pattern region II becomes smaller. また、図6に示す特性線をY=αX+βとすると、その傾きαは、O ガスとSO ガスの流量比が1の場合であって下部電極56に供給する高周波電力を0Wにした場合に、−0.182となる。 Further, the characteristic line shown in FIG. 6 When Y = αX + β, its inclination alpha, the flow ratio of O 2 gas and SO 2 gas in the case of 1 the high frequency power supplied to the lower electrode 56 to 0W If it is, the -0.182. また、SO ガスに対するO ガスの流量比が2の場合であって高周波電力を下部電極56に供給した場合に、特性線の傾きαは、−0.353となる。 Also, when supplied in the case the flow rate of O 2 gas to SO 2 gas is 2 a high-frequency power to the lower electrode 56, the slope α of the characteristic line becomes -0.353.

特性性の傾きαを小さくすると、疎パターン領域IIのCDシフト量が変化しても、密パターン領域Iと疎パターン領域IIの互いのCDシフト量の差を小さくして安定させることができる。 Reducing the characteristics of inclination alpha, even CD shift the sparse pattern region II is changed, it can be stabilized to reduce the difference in the mutual CD shift amount dense pattern region I and sparse pattern region II. それを達成するためには、下部電極56に高周波電力を供給しないとともに、O に対するSO のガス流量比を1に近づけることが好ましい。 To achieve it, with no high-frequency power is supplied to the lower electrode 56, a gas flow ratio of SO 2 for O 2 be close to 1 preferred. また、SO のガス流量が、多くなるとエッチング速度が低下するため、O ガスに対するSO ガスの流量比は2以下であることが好ましい。 The gas flow rate of SO 2 is because many becomes the etching rate decreases, the flow rate of SO 2 gas to O 2 gas is preferably 2 or less.

次に、比較例として、上層レジストパターン9aをトリミングしないで中間層9、下層フォトレジスト層7をパターニングする工程を説明する。 Next, as a comparative example, the intermediate layer 9 without trimming the upper resist pattern 9a, the step of patterning the lower photoresist layer 7 will be described.

まず、図7Aに例示するように、上側レジストパターン9aをトリミングせずに、中間層8のエッチング用のマスクとしてそのまま使用し、中間層8をエッチングして中間層パターン8bを形成した後に、中間層パターン8bをオーバーエッチングする。 First, as illustrated in FIG. 7A, without trimming an upper resist pattern 9a, as it is used as a mask for etching of the intermediate layer 8, after forming the intermediate layer pattern 8b of the intermediate layer 8 is etched, the intermediate overetching a layer pattern 8b. 続いて、図6Bに例示するように、上側レジストパターン9a、中間層パターン8bをマスクに使用して下層レジスト層7をエッチングして下層レジストパターン7bを形成する、その後に、下層レジスト層7をオーバーエッチングして下層レジストパターン7bの幅を狭くして細線化を図る。 Subsequently, as illustrated in FIG. 6B, the upper resist pattern 9a, to form a lower resist pattern 7b lower resist layer 7 is etched using the intermediate layer pattern 8b by using a mask, thereafter, the lower resist layer 7 achieve thinning and narrowing the width of the lower resist pattern 7b overetching.

そのような工程において、上側レジストパターン9aに覆われない領域での中間層8のエッチング開始からその下の下側フォトレジスト層7の上面が露出するまでのエッチング時間を100%とする。 In such processes, the etching time until the upper surface of the upper resist below the bottom etching start of the intermediate layer 8 in the not covered with the pattern 9a area side photoresist layer 7 is exposed to 100%. この場合、その後の中間層パターン8bのオーバーエッチングとCDシフト量の関係は、図8に例示する試験結果となる。 In this case, over-etching and CD shift relationship subsequent intermediate layer pattern 8b, the test results illustrated in Figure 8. ところで、オーバーエッチングにより要求されるパターン幅の調整は例えば10nm程度である。 Incidentally, the adjustment of the pattern width required by the over-etching is, for example, 10nm or so. 従って、図8によれば、中間パターン8bのCDシフト量を10nmにするためには、中間層8のオーバーエッチングを192%とすることになり、スループットが低下する。 Therefore, according to FIG. 8, in order to make the CD shift amount of the intermediate pattern 8b to 10nm will become possible to over-etching of the intermediate layer 8 192%, the throughput decreases. 従って、オーバーエッチングによりCDシフト量を調整することは現実的ではない。 Therefore, it is not practical to adjust the CD shift amount by over-etching. なお、本実施形態では、中間パターン8aの形成後にオーバーエッチングを施しているが、そのような長い時間ではない。 In the present embodiment, is subjected to over-etching after the formation of the intermediate pattern 8a, such is not a long time.

また、中間層パターン8bをマスクに使用して下層レジスト層7のエッチングを開始し、その後にポリシリコン膜6が露出するまでのエッチング時間を100%とし、その後に続くオーバーエッチングとCDシフト量の関係を調べると図9のようになる。 Also, to start the etching of the lower resist layer 7 using intermediate layer pattern 8b as a mask, after which the etching time until the polysilicon film 6 is exposed to 100%, of the subsequent over-etching and CD shift When examining the relationship becomes as shown in FIG. ここでオーバーエッチングにより要求されるパターン幅の調整は10nm程度であり、CDシフト量を10nm増加させるためには、オーバーエッチングを130%にする必要がある。 Wherein adjustment of the required pattern width by over-etching is about 10nm, in order to 10nm increasing the CD shift amount, it is necessary to over-etching to 130%. なお、本実施形態では、下側レジストパターン7aの形成後にオーバーエッチングを施すが、そのような長い時間ではない。 In the present embodiment, although subjected to over-etching after formation of the lower resist pattern 7a, such is not a long time.

オーバーエッチング時間を長くすると下側レジストパターン7bの幅は狭くなるが、そのパターンの側面は逆テーパ状になり断面は図7Cに示すように逆台形形状となる。 Becomes narrow width of the lower resist pattern 7b Increasing the over-etching time, the side surface of the pattern section is reversed taper shape becomes inverted trapezoidal shape as shown in FIG. 7C. この逆台形形状の下側レジストパターン7bをマスクに使用してポリシリコン膜6をエッチングすると、図7Cの波線に示すようにゲート電極6gの上部形状が斜めになり、矩形形状にならなくなってしまう。 When etching the polysilicon film 6 a lower resist pattern 7b using the mask of the inverted trapezoidal shape, the upper portion shape of the gate electrode 6g as shown in broken line in FIG. 7C is at an angle, no longer become a rectangular shape . よって、下層レジスト層7のオーバーエッチングによる線幅制御は好ましくない。 Therefore, the line width control by over-etching of the lower resist layer 7 is not preferable.

また、下層レジストパターン7bを形成する場合に使用するSO ガスとO ガスの総流量を一定にし、さらにSO ガスとO ガスの流量の割合を変えると、図10に示す特性が得られる。 Also, the total flow rate of SO 2 gas and O 2 gas used in forming the lower layer resist pattern 7b constant, further changing the flow rate of the SO 2 gas and O 2 gas, the characteristic shown in FIG. 10 to obtain It is. 図10において波線は、密パターン領域IのCDシフト量を示し、実線は、疎パターン領域IIのCDシフト量を示している。 Wavy line in FIG. 10 shows a CD shift amount of dense pattern region I, a solid line indicates the CD shift in the sparse pattern region II. 図10によれば、疎パターン領域のCDシフト量を10nm増加させるためには、SO ガス流量を7.3sccm増加させる必要がある。 According to FIG 10, in order to increase 10nm is a CD shift amount sparse pattern region, it is necessary to increase 7.3sccm the SO 2 gas flow rate. また、図10によれば、SO ガス流量の調整により密パターン領域Iと疎パターン領域IIのCDシフト量を一致させ、或いは近づけることができるが、オーバーエッチング量の調整も必要であり、一致するCDシフト量が所望の線幅になるとは限らない。 In addition, according to FIG. 10, to match the CD shift of the dense pattern region I and sparse pattern region II by adjusting the SO 2 gas flow rate, or it can be brought close, it is also necessary adjustment of the amount of over-etching, consistent CD shift amount is not necessarily the desired line width. 従って、本実施形態に従って、上層レジストパター9aを上記の条件でトリミングすることにより、線幅を狭めるのが好ましい。 Thus, in accordance with the present embodiment, by trimming the upper resist pattern 9a in the above conditions, preferably narrow the line width.

下層フォトレジスト層7のエッチングに使用するO とSO の合計のガス流量を一定にして、SO ガスの流量とCDシフト量の関係を示すと、図11に示すようになる。 The total gas flow rate of O 2 and SO 2 used for etching of the lower photoresist layer 7 is constant, indicating the relationship between the flow rate and CD shift amount SO 2 gas, as shown in FIG. 11. 図11において、一点鎖線と二点鎖線はそれぞれO とSO の流量比をSO /O =x/(45−x)とした場合を示し、実線はO とSO の流量比をSO /O =x/(30−x)とした場合を示している。 11 shows a case where the flow rate of each chain line and two-dot chain line O 2 and SO 2 was SO 2 / O 2 = x / (45-x), the solid line flow ratio of O 2 and SO 2 the shows a case in which the SO 2 / O 2 = x / (30-x).

図11に示す一点鎖線と二点鎖線の特性線の傾きによれば、SO ガスの流量変化に対するCDシフト量は、0.1sccm増やす毎に0.19〜0.20nm増加させることができる。 According to the inclination of the one-dot chain line and two-dot chain line characteristic line of FIG. 11, CD shift to the flow rate change of the SO 2 gas can be 0.19~0.20nm increased for each increase 0.1 sccm. これに対し、実線の特性線の傾きによれば、SO ガスの流量変化に対するCDシフト量は、SO ガスの流量を0.1sccmだけ増やす毎に0.14nm増加させることができるので、SO ガスの流量調整によりCDシフト量の制御がしやすくなる。 In contrast, according to the gradient of the solid characteristic line, CD shift to the flow rate change of the SO 2 gas, since it is possible to 0.14nm increasing the flow rate of the SO 2 gas to each increased by 0.1 sccm, SO by adjusting the flow rate 2 gas becomes easier to control the CD shift. 但し、O の割合が低く過ぎると、その制御性は高くなるが、エッチング(トリミング)速度が低下するので、SO に対するO の流量を1〜2倍とすることが望ましい。 However, when the ratio of O 2 is too low, its controllability is high, since the etching (trimming) speed decreases, it is desirable that 1 to 2 times the flow rate of O 2 with respect to SO 2.

ところで、上述のように、下層レジストパターン7aを形成した後のオーバーエッチングについて、素子分離絶縁層3のシリコン基板1からの突出量に応じて追加のオーバーエッチングするのは次の理由があるからである。 Incidentally, as described above, the over-etching after forming a lower resist pattern 7a, because of adding of overetching in accordance with the amount of protrusion of the silicon substrate 1 in the element isolation insulating layer 3 has the following reasons in is there.

シリコン基板1の上面の約50%以上を占める素子分離絶縁層3がシリコン基板1の上面から突出すると、シリコン基板1上のポリシリコン膜6の上面にはその下地の形状が反映して凹凸が現れる。 When the element isolation insulating layer 3 which accounts for at least about 50% of the top surface of the silicon substrate 1 is protruded from the upper surface of the silicon substrate 1, the upper surface of the polysilicon film 6 on the silicon substrate 1 is uneven reflecting the shape of the underlying appear. また、下層フォトレジスト層7は、スピンコートで塗布されるためにその上面はほぼ平坦に形成される。 The lower photoresist layer 7, the upper surface in order to be applied by spin-coating is substantially flat. このため、下層フォトレジスト層7の厚さは、素子分離絶縁層3上方の領域が他の領域に比べて薄くなる。 Therefore, the thickness of the lower photoresist layer 7, 3 upper region the element isolation insulating layer is thinner than the other areas.

素子分離絶縁層3の上端とシリコン基板1の上面が平坦である場合には、下層フォトレジスト層7のエッチングが終了する時点で中間層パターン8aに覆われない全ての領域では下層フォトレジスト層8が実質的に残っていない。 When the upper end and the upper surface of the silicon substrate 1 in the element isolation insulating layer 3 is flat, the lower photoresist layer in all areas where etching of the underlying photoresist layer 7 is not covered with the intermediate layer pattern 8a at the time of completion 8 There does not remain substantially. このため、図12の波線に示すようにエッチング終了の際に所定波長のプラズマ発光強度は急激に低下するので、オーバーエッチングが本来の時間で済むことになる。 Therefore, since the plasma emission intensity of a predetermined wavelength in the etching ends as indicated by broken line in FIG. 12 is rapidly reduced, so that the over-etching requires only the original time.

これに対し、素子分離絶縁層3がシリコン基板1から突出する場合には、中間層パターン8aに覆われない領域では、下層フォトレジスト層7のエッチングが進むにつれ、最初に素子分離絶縁層3上方の領域でポリシリコン膜6が露出する。 In contrast, when the element isolation insulating layer 3 projecting from the silicon substrate 1, in the region not covered with the intermediate layer pattern 8a, as the etching of the lower photoresist layer 7 progresses, first element isolation insulating layer 3 above polysilicon film 6 is exposed in the region. これに続いて、その他の領域のポリシリコン膜6が露出する。 Following this, the polysilicon film 6 in the other regions are exposed. このため、図12の実線に示すように、素子分離絶縁層3の上方のポリシリコン膜6が露出してからその他の領域のポリシリコン膜6が露出するまで、プラズマ発光強度が緩やかに低下し続ける。 Therefore, as shown in solid line in FIG. 12, from the exposed upper polysilicon film 6 of the element isolation insulating layer 3 until the polysilicon film 6 is exposed other regions, the plasma emission intensity decreases gradually to continue.
このため、プラズマ発光強度の低下開始後に、素子分離絶縁層3の突出量に合わせた時間で追加のオーバーエッチングを施した後に、本来のオーバーエッチングを所定時間だけ施すと、その突出が無い場合と同様のCDシフト量が得られる。 Therefore, after lowering the start of the plasma emission intensity, after performing additional overetching time to match the amount of protrusion of the element isolation insulating layer 3, when subjected to natural overetching predetermined time, and if the projecting no similar CD shift amount is obtained. なお、オーバーエッチングの際には、SO ガス流量の割合よりもO ガス流量の割合を大きくする。 Note that when the over-etching increases the ratio of O 2 gas flow rate than the rate of SO 2 gas flow rate. 例えば、O 流量を例えば20sccm、SO 流量を例えば10sccmとする。 For example, the O 2 flow rate for example 20 sccm, and the SO 2 flow rate for example 10 sccm.

図13は、追加のオーバーエッチングを入れない場合の素子分離絶縁層3の突出量とCDシフト量の関係を示し、突出量が大きいほど、CDシフト量は小さくなってオーバーエッチングが不足することを示している。 Figure 13 shows the relationship between the additional amount of projection of the element isolation insulating layer 3 when not put over-etching and CD shift amount as the amount of protrusion is large, the CD shift amount is insufficient overetching smaller shows.

ところで、上層レジストパターン9aのトリミングと、中間層8及び下層フォトレジスト層7のエッチングに使用する装置としては、図2に示すようなICPエッチング装置に限られるものではない。 Meanwhile, the trimming of the upper resist pattern 9a, as the apparatus used in the etching of the intermediate layer 8 and the lower photoresist layer 7 is not limited to the ICP etching apparatus shown in FIG. 例えば、平行平板型プラズマエッチング装置を使用してもよい。 For example, it may be used a parallel plate type plasma etching apparatus. 平行平板型プラズマエッチング装置では、チャンバー内に配置される上部電極には例えば50〜150MHzの高周波電源を接続される。 The parallel plate plasma etching apparatus, the upper electrode disposed in the chamber is connected to a high frequency power of, for example, 50~150MHz. また、そのチャンバー内で基板が載せられる側の下部電極には、数約kHz〜十数MHzの高周波電源が接続されるが、上層レジストパターン9aのトリミングの際には、下部電極への高周波電力の供給は切断され、中間層8、下層フォトレジスト層7のそれぞれのエッチング時には接続される。 Further, the lower electrode on the side where the substrate is placed in the chamber, although a high frequency power of several approximately kHz~ dozen MHz is connected, during the trimming of the upper resist pattern 9a is a high-frequency power to the lower electrode the supply is disconnected, the intermediate layer 8, during each of the etching of the lower photoresist layer 7 is connected.

また、静電チャックが大きく温度可変できる装置を使用する場合には、1つのチャンバー内でトリミングからポリシリコンエッチングまで一括処理も可能である。 Also, when using the device in which the electrostatic chuck can be increased temperature variable, bulk trimming in one chamber to the polysilicon etch are also possible. その際の最適温度は上記と同様に処理すればよい。 Optimum temperature at that time may be processed in the same manner as described above.

ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。 All examples and conditional language recited herein are inventor is intended to assist the reader the invention and the concepts contributed to technology facilitating to understand that such examples and listed here specifically be construed as being without limitation to conditions, also nothing to do with the organization of such examples in the specification indicates the superiority of the present invention. 本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。 While embodiments of the invention have been described in detail, without departing from the spirit and scope of the invention, various modifications thereto will be understood and can be subjected to substitutions, and variations.

次に、本発明の実施形態について特徴を付記する。 Then, by appending wherein embodiments of the present invention.
(付記1) 半導体基板の上方に下層フォトレジスト層、無機材料の中間層、上層フォトレジスト層を順に形成する工程と、前記上層フォトレジスト層をパターニングして上層レジストパターンを形成する工程と、前記半導体基板をエッチング用チャンバー内の下部電極の上に設置する工程と、前記エッチング用チャンバー内に二酸化硫黄ガス、酸素ガスを有する第1反応ガスを導入してプラズマを発生させるとともに前記下部電極への高周波電力の供給を切断し、前記上層レジストパターンをトリミングする工程と、前記エッチング用チャンバー内の前記第1反応ガスを第2反応ガスに置換するとともに前記下部電極に前記高周波電力を供給し、前記上層レジストパターンをマスクに使用し、前記中間層をエッチングして中間層パターンを形 (Supplementary Note 1) above into the lower photoresist layer of a semiconductor substrate, an intermediate layer of an inorganic material, and forming an upper photoresist layer in this order, the steps of forming an upper resist pattern by patterning the upper photoresist layer, wherein a step of placing the semiconductor substrate on the lower electrode of the etching chamber, the sulfur dioxide gas into an etching chamber, introducing a first reactive gas having an oxygen gas with a plasma is generated to the lower electrode cutting the supply of high frequency power, supplied a step of trimming the upper resist pattern, the high-frequency power to the lower electrode with replacing said first reaction gas in the etching chamber to the second reaction gas, the using the upper layer resist pattern as a mask, the shape of the intermediate layer pattern by etching the intermediate layer 成する工程と、前記エッチング用チャンバー内の第2反応ガスを第3反応ガスに置換してプラズマを発生させるとともに前記下部電極に前記高周波電力を供給し、前記中間層パターンをマスクに使用し、前記下層フォトレジスト層をエッチングして下層レジストパターンを形成する工程と、を有することを特徴とする半導体装置の製造方法。 A step of forming, said second reactive gas etching chamber to replace the third reaction gas supplying the high frequency power to the lower electrode together to generate a plasma, using the intermediate layer pattern as a mask, the method of manufacturing a semiconductor device characterized by having a step of forming a lower resist pattern by etching the lower photoresist layer.
(付記2) 前記第3反応ガスは、二酸化硫黄、酸素を有するガスであることを特徴とする付記1に記載の半導体装置の製造方法。 (Supplementary Note 2) the third reaction gas, a method of manufacturing a semiconductor device according to Note 1, which is a gas having a sulfur dioxide, oxygen.
(付記3) 前記第1反応ガスには不活性ガスが含まれていることを特徴とする付記1又は付記2に記載の半導体装置の製造方法。 (Supplementary Note 3) The the first reaction gas production method of a semiconductor device according to Supplementary Note 1 or 2, characterized in that it contains the inert gas.
(付記4) 前記下層フォトレジスト層の下に形成される被パターニング膜は、少なくとも前記下層レジストパターンをマスクにしてエッチングされる工程を含むことを特徴とする付記1乃至付記3のいずれか1つに記載の半導体装置の製造方法。 (Supplementary Note 4) film to be patterned which is formed under the lower photoresist layer, any one of Appendices 1 to Appendix 3, characterized in that it comprises a step that is etched in the mask at least the lower resist pattern the method of manufacturing a semiconductor device according to.
(付記5) 前記被パターニング膜のエッチング時の前記半導体基板の第1温度は、前記上層レジストパターンのトリミング時の前記半導体基板の第2温度よりも高く設定されることを特徴とする付記4に記載の半導体装置の製造方法。 (Supplementary Note 5) The first temperature of the semiconductor substrate during etching of the film to be patterned is in appendix 4, characterized in that it is set higher than the second temperature of the semiconductor substrate during the trimming of the upper resist pattern the method of manufacturing a semiconductor device according.
(付記6) 前記第2温度は、15℃〜45℃であることを特徴とする付記5に記載の半導体装置の製造方法。 (Supplementary Note 6) The second temperature method of manufacturing a semiconductor device according to Note 5, which is a 15 ° C. to 45 ° C..
(付記7) 前記エッチング用チャンバー内に導入される前記酸素のガス流量は、前記二酸化硫黄のガス流量の1〜2倍であることを特徴とする付記1乃至付記6のいずれか1つに記載の半導体装置の製造方法。 (Supplementary Note 7) gas flow rate of the oxygen introduced into the etching chamber is according to any one of Appendices 1 to Appendix 6, characterized in that from 1 to 2 times the gas flow rate of the sulfur dioxide the method of manufacturing a semiconductor device.
(付記8) 前記上層フォトレジスト層は、ArFレーザーにより露光される材料から形成されることを特徴とする付記1乃至付記7のいずれか1つに記載の半導体装置の製造方法。 (Supplementary Note 8) The upper photoresist layer, a method of manufacturing a semiconductor device according to any one of Appendices 1 to Appendix 7, characterized in that it is formed from a material which is exposed by the ArF laser.
(付記9) 前記下部電極と前記半導体基板の間には静電チャックが配置されていることを特徴とする付記1乃至付記8のいずか1つに記載の半導体装置の製造方法。 (Supplementary Note 9) The method of producing the semiconductor device according to one of statements 1 to Appendix 8 noise, characterized in that the electrostatic chuck is disposed between the lower electrode of the semiconductor substrate.

1 シリコン基板(半導体基板) 1 silicon substrate (semiconductor substrate)
3 素子分離絶縁層4a〜4f Pウェル 3 element isolation insulating layer 4a-4f P-well
5 ゲート絶縁膜6 ポリシリコン(被エッチング膜) 5 the gate insulating film 6 of polysilicon (film to be etched)
6a〜6f ゲート電極7 下層フォトレジスト層8 中間層9 上層フォトレジスト層10a〜10f サイドウォール11a、12a、13a、14a、15a、16a n型エクステンション領域11b、12b、13b、14b、15b、16b n型エクステンション領域51 ICPエッチング装置52 チャンバー53 石英板54 誘導コイル55 RFソース電源56 下部電極57 RFバイアス電源58 静電チャック60 石英窓61 ガス源 6a~6f gate electrode 7 lower photoresist layer 8 intermediate layer 9 the upper photoresist layer 10a~10f sidewalls 11a, 12a, 13a, 14a, 15a, 16a n-type extension regions 11b, 12b, 13b, 14b, 15b, 16b n type extension regions 51 ICP etching apparatus 52 the chamber 53 of quartz plate 54 induction coil 55 RF source power supply 56 lower electrode 57 RF bias power source 58 electrostatic chuck 60 quartz window 61 gas source

Claims (5)

  1. 半導体基板の上方に下層フォトレジスト層、無機材料の中間層、上層フォトレジスト層を順に形成する工程と、 Lower photoresist layer over the semiconductor substrate, an intermediate layer of an inorganic material, and forming an upper photoresist layer in this order,
    前記上層フォトレジスト層をパターニングして上層レジストパターンを形成する工程と、 Forming an upper resist pattern by patterning the upper photoresist layer,
    前記半導体基板をエッチング用チャンバー内の下部電極上に設置する工程と、 A step of placing the semiconductor substrate on the lower electrode of the etching chamber,
    前記エッチング用チャンバー内に二酸化硫黄ガス、酸素ガスを有する第1反応ガスを導入してプラズマを発生させるとともに前記下部電極への高周波電力の供給を切断し、前記上層レジストパターンをトリミングする工程と、 A step of sulfur dioxide gas into the etching chamber, introducing a first reactive gas having an oxygen gas cutting the supply of the high-frequency power to the lower electrode together to generate a plasma, trimming the upper resist pattern,
    前記エッチング用チャンバー内の前記第1反応ガスを第2反応ガスに置換するとともに前記下部電極に前記高周波電力を供給し、前記上層レジストパターンをマスクに使用し、前記中間層をエッチングして中間層パターンを形成する工程と、 Wherein the lower electrode with replacing said first reaction gas in the etching chamber to the second reaction gas supplying high-frequency power, using the upper layer resist pattern as a mask, the intermediate layer by etching the intermediate layer forming a pattern,
    前記エッチング用チャンバー内の第2反応ガスを第3反応ガスに置換してプラズマを発生させるとともに前記下部電極に前記高周波電力を供給し、前記中間層パターンをマスクに使用し、前記下層フォトレジスト層をエッチングして下層レジストパターンを形成する工程と、 Said second reactive gas etching chamber to replace the third reaction gas supplying the high frequency power to the lower electrode together to generate a plasma, using the intermediate layer pattern as a mask, the lower photoresist layer forming a lower resist pattern by etching the,
    を有することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by having a.
  2. 前記第3反応ガスは、二酸化硫黄、酸素を有するガスであることを特徴とする請求項1に記載の半導体装置の製造方法。 The third reaction gas, a method of manufacturing a semiconductor device according to claim 1, characterized in that a gas having a sulfur dioxide, oxygen.
  3. 前記下層フォトレジスト層の下に形成される被パターニング膜は、少なくとも前記下層レジストパターンをマスクにしてエッチングされる工程を含むことを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。 The film to be patterned which is formed under the lower photoresist layer, manufacturing of the semiconductor device according to claim 1 or claim 2, characterized in that it comprises a step that is etched in the mask at least the lower resist pattern Method.
  4. 前記被パターニング膜のエッチング時の前記半導体基板の第1温度は、前記上層レジストパターンのトリミング時の前記半導体基板の第2温度よりも高く設定されることを特徴とする請求項3に記載の半導体装置の製造方法。 The first temperature of the semiconductor substrate during etching of the film to be patterned is a semiconductor according to claim 3, characterized in that it is set higher than the second temperature of the semiconductor substrate during the trimming of the upper resist pattern manufacturing method of the device.
  5. 前記第2温度は、15℃〜45℃であることを特徴とする請求項4に記載の半導体装置の製造方法。 Said second temperature is a method of manufacturing a semiconductor device according to claim 4, characterized in that the 15 ° C. to 45 ° C..
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