JP2013085077A

JP2013085077A - Pll circuit

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Publication number: JP2013085077A
Application number: JP2011222920A
Authority: JP
Inventors: Yukie Inoue; 裕貴依井上; Madoka Kozasa; 団小篠; Ryosuke Nishi; 亮輔西
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2011-10-07
Filing date: 2011-10-07
Publication date: 2013-05-09
Anticipated expiration: 2031-10-07
Also published as: JP5754336B2

Abstract

PROBLEM TO BE SOLVED: To provide a PLL circuit that can lock on a target frequency irrespective of the operating speed of transistors constituting a VCO even if the VCO has a low gain, and can suppress jitter caused by voltage dependence of a MOS capacitance of a built-in loop filter.SOLUTION: With a charge pump 20 and a loop filter 30 of a PLL section put to sleep, a voltage comparator 63 compares an output voltage V'in of a loop filter 62 of a calibration section 60 with an output voltage Vdd/2 of a calibrating power supply 66. In accordance with the result of comparison, a current control device 64 generates a digital control voltage so as to establish V'in≒Vdd/2, and a digital-analog converter 65 converts it to an analog control voltage V+, V- to be supplied to a voltage-current conversion circuit 41 in a VCO 40.

Description

本発明は、ラジオ受信機やテレビ放送受信機、携帯電話機、複合機などの通信機器において、局部発振回路として用いられるＰＬＬ（Phase Locked Loop：位相同期ループ）回路に関する。 The present invention relates to a PLL (Phase Locked Loop) circuit used as a local oscillation circuit in a communication device such as a radio receiver, a television broadcast receiver, a mobile phone, or a multifunction device.

ＰＬＬ回路の基本構成は、位相比較器、チャージポンプ、ループフィルタ、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）、及び分周器からなる。そして、ＶＣＯの出力を分周器で分周した信号の位相と、基準信号の位相との位相差を位相比較器で検出し、この位相差に応じたパルス信号（UP信号、DOWN信号）をチャージポンプが出力し、その出力をループフィルタで平滑化してＶＣＯを駆動する。ＰＬＬ回路はこのような動作を繰り返し、ＶＣＯの出力である比較信号の周波数と位相を基準信号にロックさせる（特許文献１）。 The basic configuration of the PLL circuit includes a phase comparator, a charge pump, a loop filter, a VCO (Voltage Controlled Oscillator), and a frequency divider. Then, the phase difference between the phase of the signal obtained by dividing the output of the VCO by the frequency divider and the phase of the reference signal is detected by the phase comparator, and pulse signals (UP signal, DOWN signal) corresponding to the phase difference are detected. The charge pump outputs, and the output is smoothed by a loop filter to drive the VCO. The PLL circuit repeats such an operation, and locks the frequency and phase of the comparison signal, which is the output of the VCO, to the reference signal (Patent Document 1).

ここで、電圧電流変換回路及びリングＩＣＯ（電流制御発振器）からなるＶＣＯにおいては、ループフィルタの出力電圧が電圧電流変換回路により電流に変換され、この電流がリングＩＣＯの各遅延段におけるキャパシタを充放電し、順に各遅延段を遷移することにより遅延時間が発生することで周波数変調が行われる。 Here, in a VCO composed of a voltage-current converter and a ring ICO (current controlled oscillator), the output voltage of the loop filter is converted into a current by the voltage-current converter, and this current fills a capacitor in each delay stage of the ring ICO. The frequency modulation is performed by generating a delay time by discharging and sequentially changing the delay stages.

近年、ＰＬＬ回路には広帯域の発振周波数範囲（ロックレンジ）が要求されており、発振周波数範囲の広帯域化にはＶＣＯのゲインを大きくする（入力電圧対出力周波数特性の傾きを急にする）ことが必要である。しかし、ＶＣＯのゲインを大きくすると、外乱に対する出力発振周波数の変動が大きくなる。 In recent years, PLL circuits have been required to have a wide oscillation frequency range (lock range). To widen the oscillation frequency range, the gain of the VCO must be increased (the slope of the input voltage vs. output frequency characteristics is steep). is necessary. However, when the gain of the VCO is increased, the fluctuation of the output oscillation frequency with respect to disturbance increases.

また、ＶＣＯの製造時のばらつき及び温度変化などにより、ＶＣＯを構成するトランジスタの閾値電圧（Ｖth）がばらつき、トランジスタの動作速度が高速（fast）、標準速度（typical）、低速（slow）のように変動することは避けられない。 In addition, the threshold voltage (Vth) of the transistors constituting the VCO varies due to variations in manufacturing of the VCO, temperature changes, and the like, and the operation speed of the transistors is high, standard, and slow. It is unavoidable to fluctuate.

特にＩＣＯとしてリングＩＣＯを用いる場合、ＩＣＯゲインが高い（＝入力電流対出力周波数特性の傾きが急である）ため、製造プロセスの微細化に伴う製造ばらつきや温度変化などによるＩＣＯ入力電流、つまりＶＣＯ入力電圧の変動が、遅延段における電流の遷移時間を決めている電流値の変動となり、発振周波数の大きな変動につながり、ジッタが増加してしまう。 In particular, when a ring ICO is used as the ICO, the ICO gain is high (= the slope of the input current vs. output frequency characteristic is steep), so that the ICO input current due to manufacturing variations and temperature changes accompanying the miniaturization of the manufacturing process, that is, the VCO The fluctuation of the input voltage becomes a fluctuation of the current value that determines the transition time of the current in the delay stage, which leads to a large fluctuation of the oscillation frequency and increases the jitter.

図５は、トランジスタの動作速度が高速（fast）、標準速度（typical）、低速（slow）の場合のＶＣＯの入力電圧（Ｖin）対出力周波数（ｆout）特性を示す図である。この図においてＶddは電源の電位である。
図５Ａに示すように、トランジスタの動作速度が標準速度の場合、ＶＣＯの入力電圧がＶ1のときにターゲット周波数（ｆtarget）にロックしても、高速の場合はターゲット周波数をオーバーしてしまい、低速の場合はターゲット周波数に到達しない。 FIG. 5 is a diagram showing the VCO input voltage (Vin) vs. output frequency (fout) characteristics when the operation speed of the transistor is high speed (standard), normal speed (typical), and low speed (slow). In this figure, Vdd is the potential of the power supply.
As shown in FIG. 5A, when the operation speed of the transistor is a standard speed, even if the input voltage of the VCO is V1, even if the VCO is locked to the target frequency (ftarget), the target frequency is exceeded in the case of high speed, and the low speed In this case, the target frequency is not reached.

ここでＶＣＯのゲインを下げると、外乱に対する出力発振周波数の変動を小さくすることはできる。しかし、図５Ｂに示すように、高速及び低速では、入力電圧Ｖinを変化させてもターゲット周波数にロックさせることができなくなるという問題がある。 Here, when the gain of the VCO is lowered, the fluctuation of the output oscillation frequency with respect to the disturbance can be reduced. However, as shown in FIG. 5B, at high speed and low speed, there is a problem that even if the input voltage Vin is changed, it cannot be locked to the target frequency.

また、一般にチャージポンプの電流源はカレントミラー回路で構成されるので、カレントミラー回路を構成するトランジスタを飽和領域で動作させなければならない。しかし、チャージポンプの出力段中間点の電位の変動により飽和領域で動作せずカレントミラー動作を行わないと、位相比較器から出力されるUP信号に応じた電流（ループフィルタのキャパシタへの充電電流）と、DOWN信号に応じた電流（ループフィルタのキャパシタからの放電電流）の電流値が異なるためにジッタが発生してしまうという問題もある。 In general, since the current source of the charge pump is constituted by a current mirror circuit, the transistors constituting the current mirror circuit must be operated in a saturation region. However, if the current mirror operation is not performed without operating in the saturation region due to the potential fluctuation at the output stage midpoint of the charge pump, the current corresponding to the UP signal output from the phase comparator (the charge current to the capacitor of the loop filter) ) And the current value corresponding to the DOWN signal (discharge current from the capacitor of the loop filter) are different from each other, so that there is a problem that jitter occurs.

さらに、ループフィルタのキャパシタをＭＯＳで作ることによりループフィルタを内蔵させることでＰＬＬ回路の面積の低減及びコスト削減を実現できるが、ＭＯＳの容量（キャパシタンス）に電圧依存性があるため、ループフィルタの入力電圧の変動によりＰＬＬの安定性およびジッタ特性が変化してしまうという問題もある。 Furthermore, by making the loop filter capacitor of MOS, the area of the PLL circuit can be reduced and the cost can be reduced by incorporating the loop filter. However, since the capacitance (capacitance) of the MOS has voltage dependence, There is also a problem that the stability and jitter characteristics of the PLL change due to fluctuations in the input voltage.

特許文献１に記載されたＰＬＬ回路では、ＶＣＯの発振周波数がロックレンジに適合するように、ＶＣＯに供給する電流量を制御するキャリブレーションコントロール回路を設けることで、プロセス変動を電流量の調整で打ち消し、ＶＣＯの感度を低く設定できるとされている。 In the PLL circuit described in Patent Document 1, by providing a calibration control circuit that controls the amount of current supplied to the VCO so that the oscillation frequency of the VCO matches the lock range, the process variation can be adjusted by adjusting the amount of current. It is said that the sensitivity of the VCO can be set low by canceling.

しかし、このＰＬＬ回路では、チャージポンプの電流源を構成するトランジスタが飽和領域で動作しないためにカレントミラー動作を行わなくなることに起因するジッタ、及びループフィルタのキャパシタを構成するＭＯＳ容量の電圧依存性に起因するジッタの防止については考慮されていない。 However, in this PLL circuit, the jitter due to the fact that the transistor constituting the current source of the charge pump does not operate in the saturation region and the current mirror operation is not performed, and the voltage dependence of the MOS capacitance constituting the capacitor of the loop filter No consideration has been given to the prevention of jitter caused by.

本発明は、このような問題を解決するためになされたものであり、その目的は、ＰＬＬ回路において、ＶＣＯのゲインが低くても、ＶＣＯを構成するトランジスタの動作速度に関係なく、ターゲット周波数にロックさせることができ、かつ内蔵ループフィルタのＭＯＳ容量の電圧依存性に起因するジッタを抑制できるようにすることである。 The present invention has been made to solve such a problem, and the object of the present invention is to achieve a target frequency regardless of the operating speed of the transistors constituting the VCO in the PLL circuit even if the gain of the VCO is low. It is possible to lock the jitter and to suppress the jitter caused by the voltage dependency of the MOS capacitance of the built-in loop filter.

本発明のＰＬＬ回路は、ＶＣＯと、当該ＶＣＯの出力信号を分周する分周器と、当該分周器の出力信号と基準周波数信号との位相差を検出する位相比較器と、当該位相比較器の位相差出力に応じた電流を生成するチャージポンプと、当該チャージポンプの電流を平滑化して前記ＶＣＯの入力電圧を生成するループフィルタと、前記ＶＣＯの出力信号の周波数が前記基準周波数になるとき、前記ループフィルタの出力電圧が所定値になるように、前記ＶＣＯの入力電圧対出力周波数特性を校正する校正手段と、を有するＰＬＬ回路である。 The PLL circuit of the present invention includes a VCO, a frequency divider that divides the output signal of the VCO, a phase comparator that detects a phase difference between the output signal of the frequency divider and a reference frequency signal, and the phase comparison A charge pump that generates a current corresponding to the phase difference output of the detector, a loop filter that smoothes the current of the charge pump to generate the input voltage of the VCO, and the frequency of the output signal of the VCO becomes the reference frequency And a calibration means for calibrating the input voltage versus the output frequency characteristic of the VCO so that the output voltage of the loop filter becomes a predetermined value.

本発明によれば、ＰＬＬ回路において、ＶＣＯのゲインが低くても、ＶＣＯを構成するトランジスタの動作速度に関係なく、ターゲット周波数にロックさせることができ、かつ内蔵ループフィルタのＭＯＳ容量の電圧依存性に起因するジッタを抑制することができる。 According to the present invention, even if the gain of the VCO is low in the PLL circuit, the PLL circuit can be locked to the target frequency regardless of the operation speed of the transistors constituting the VCO, and the voltage dependence of the MOS capacitance of the built-in loop filter It is possible to suppress the jitter caused by.

本発明の実施形態のＰＬＬ回路の構成を示すブロック図である。It is a block diagram which shows the structure of the PLL circuit of embodiment of this invention. 図１におけるＶＣＯの入力電圧対出力周波数特性を示す図である。It is a figure which shows the input voltage versus output frequency characteristic of VCO in FIG. 図１におけるチャージポンプ、ループフィルタ、及びＶＣＯの回路図である。FIG. 2 is a circuit diagram of a charge pump, a loop filter, and a VCO in FIG. 1. 図１におけるループフィルタのキャパシタを構成するＭＯＳの印加電圧対容量特性を示す図である。It is a figure which shows the applied voltage versus capacity | capacitance characteristic of MOS which comprises the capacitor of the loop filter in FIG. 従来のＰＬＬ回路のＶＣＯにおける入力電圧対出力周波数特性を示す図である。It is a figure which shows the input voltage versus output frequency characteristic in VCO of the conventional PLL circuit.

以下、本発明の実施形態について図面を参照して説明する。
〈ＰＬＬ回路のブロック図〉
図１は、本発明の実施形態のＰＬＬ回路の構成を示すブロック図である。このＰＬＬ回路は、位相周波数検出器（ＰＦＤ）１０、チャージポンプ（ＣＰ）２０、ループフィルタ（ＬＦ）３０、ＶＣＯ４０、及び分周器（ＤＩＶ）５０からなるＰＬＬ部と、チャージポンプ６１、ループフィルタ６２、電圧比較器（ＣＯＭＰ）６３、電流制御装置（ＣＯＮＴ）６４、デジタルアナログ変換器（ＤＡＣ）６５、及び校正用電源６６からなる校正部６０からなる。 Embodiments of the present invention will be described below with reference to the drawings.
<Block diagram of PLL circuit>
FIG. 1 is a block diagram showing a configuration of a PLL circuit according to an embodiment of the present invention. This PLL circuit includes a PLL section including a phase frequency detector (PFD) 10, a charge pump (CP) 20, a loop filter (LF) 30, a VCO 40, and a frequency divider (DIV) 50, a charge pump 61, and a loop filter. 62, a voltage comparator (COMP) 63, a current control device (CONT) 64, a digital-analog converter (DAC) 65, and a calibration unit 60 including a calibration power source 66.

校正部６０を動作させるときは、ＰＬＬ部のチャージポンプ２０及びループフィルタ３０をスリープ状態にすることで、それらをＰＬＬのループから切り離し、校正部６０をＰＬＬのループに接続する。 When the calibration unit 60 is operated, the charge pump 20 and the loop filter 30 of the PLL unit are put into a sleep state to disconnect them from the PLL loop, and the calibration unit 60 is connected to the PLL loop.

位相周波数検出器１０は、基準信号（周波数：ｆref）と、比較信号である分周器５０の出力信号（周波数：ｆout／Ｎ）とを比較し、位相差に応じて、UP信号、DOWN信号を出力する。 The phase frequency detector 10 compares the reference signal (frequency: fref) with the output signal (frequency: fout / N) of the frequency divider 50, which is a comparison signal, and an UP signal and a DOWN signal according to the phase difference. Is output.

チャージポンプ２０は、位相周波数検出器１０からのUP信号、DOWN信号に応じて、ループフィルタ３０のキャパシタを充電するパルス電流を出力し、そのキャパシタから放電されたパルス電流を吸い込む。 The charge pump 20 outputs a pulse current for charging the capacitor of the loop filter 30 according to the UP signal and the DOWN signal from the phase frequency detector 10, and sucks the pulse current discharged from the capacitor.

ループフィルタ３０は、チャージポンプ２０の出力を平滑化し、その平滑化電圧をＶＣＯ４０へ送出する。ループフィルタ３０により、ＰＬＬ回路の安定性及び雑音特性が決まる。ループフィルタ３０は、集積化されＰＬＬ回路のチップに内蔵されており、そのキャパシタはＭＯＳで構成されている。 The loop filter 30 smoothes the output of the charge pump 20 and sends the smoothed voltage to the VCO 40. The loop filter 30 determines the stability and noise characteristics of the PLL circuit. The loop filter 30 is integrated and built in a PLL circuit chip, and its capacitor is composed of a MOS.

ＶＣＯ４０は、電圧電流変換回路（Ｖ−Ｉ）４１と、電流制御発振器（ＩＣＯ）４２からなる。電圧電流変換回路４１は、ループフィルタ３０から送出された電圧値を電流値に変換し、電流制御発振器４２は、電圧電流変換回路４１により変換された電流値に応じた周波数の発振信号を生成する。 The VCO 40 includes a voltage-current conversion circuit (VI) 41 and a current control oscillator (ICO) 42. The voltage / current conversion circuit 41 converts the voltage value sent from the loop filter 30 into a current value, and the current control oscillator 42 generates an oscillation signal having a frequency corresponding to the current value converted by the voltage / current conversion circuit 41. .

分周器５０は、ＶＣＯ４０の出力信号を１／Ｎに分周し、位相周波数検出器１０に送出する。 The frequency divider 50 divides the output signal of the VCO 40 by 1 / N and sends it to the phase frequency detector 10.

校正部６０のチャージポンプ６１、ループフィルタ６２は、それぞれＰＬＬ部のチャージポンプ２０、ループフィルタ３０と同一構成を持つダミー回路である。 The charge pump 61 and the loop filter 62 of the calibration unit 60 are dummy circuits having the same configuration as the charge pump 20 and the loop filter 30 of the PLL unit, respectively.

電圧比較器６３は、ループフィルタ６２の出力電圧（Ｖ’in）と、校正用電源６６の電圧とを比較し、その大小関係を表す信号を電流制御装置６４に送出する。校正用電源６６の電圧はこのＰＬＬ回路の電源電圧Ｖddの１／２である。 The voltage comparator 63 compares the output voltage (V′in) of the loop filter 62 with the voltage of the calibration power supply 66 and sends a signal representing the magnitude relationship to the current control device 64. The voltage of the calibration power supply 66 is ½ of the power supply voltage Vdd of the PLL circuit.

電流制御装置６４は、電圧比較器６３の出力信号に応じて、電圧電流変換回路４１の出力電流を増減するためのデジタル制御電圧を生成し、デジタルアナログ変換器６５は、そのデジタル制御電圧をアナログ化してＶ+、Ｖ-とし、電圧電流変換回路４１に印加する。 The current control device 64 generates a digital control voltage for increasing / decreasing the output current of the voltage / current conversion circuit 41 according to the output signal of the voltage comparator 63, and the digital / analog converter 65 converts the digital control voltage to analog V + and V− are applied to the voltage / current conversion circuit 41.

つまり、校正部６０では、電圧電流変換回路４１において、電流制御発振器４２の発振周波数を決める電流値を校正（キャリブレーション）することにより、ＶＣＯ４０への入力電圧が製造ばらつきや温度変化などによって変化しても、一定の電圧に保つために、位相周波数検出器１０の出力信号から生成した補正信号を電圧電流変換回路４１に与えている。 That is, in the calibration unit 60, the voltage value conversion circuit 41 calibrates the current value that determines the oscillation frequency of the current control oscillator 42, whereby the input voltage to the VCO 40 changes due to manufacturing variations, temperature changes, and the like. However, a correction signal generated from the output signal of the phase frequency detector 10 is applied to the voltage-current conversion circuit 41 in order to maintain a constant voltage.

〈校正部６０の動作〉
次に校正部６０の校正（キャリブレーション）動作について説明する。
この校正動作では、ＰＬＬ部が任意の基準周波数信号にロックしたときに、ＶＣＯ４０の入力電圧（＝ループフィルタ３０の出力電圧）ＶinがＶdd／２になるように、ＶＣＯ４０内の電圧電流変換回路４１の入力電圧対出力電流特性を調整することで、ＶＣＯ４０の入力電圧対出力周波数特性を調整する。 <Operation of Calibration Unit 60>
Next, a calibration (calibration) operation of the calibration unit 60 will be described.
In this calibration operation, when the PLL unit is locked to an arbitrary reference frequency signal, the voltage-current conversion circuit 41 in the VCO 40 is set so that the input voltage (= the output voltage of the loop filter 30) Vin of the VCO 40 becomes Vdd / 2. By adjusting the input voltage vs. output current characteristics, the input voltage vs. output frequency characteristics of the VCO 40 are adjusted.

図２は、ＶＣＯ４０の入力電圧対出力周波数特性を示す図である。ＶＣＯ４０の製造時のばらつき及び温度変化などにより、ＶＣＯ４０を構成するトランジスタの動作速度は高速（fast）、標準速度（typical）、低速（slow）のどれかになる。そして、図２のように、ＶＣＯ４０のゲインを下げると、ＶＣＯ４０の入力電圧がＶdd／２のときに、標準速度（typical）ではターゲット周波数（ｆtarget）にロックさせることができても、高速(fast)及び低速（slow）では、ターゲット周波数にロックさせることができない。 FIG. 2 is a diagram showing the input voltage versus output frequency characteristics of the VCO 40. Due to variations in manufacturing of the VCO 40 and temperature changes, the operation speed of the transistors constituting the VCO 40 is one of high speed, standard speed, and low speed. Then, as shown in FIG. 2, when the gain of the VCO 40 is lowered, when the input voltage of the VCO 40 is Vdd / 2, the standard speed (typical) can be locked to the target frequency (ftarget), but the high speed (fast ) And slow cannot be locked to the target frequency.

そこで、本実施形態のＰＬＬ回路では、ＶＣＯ４０の入力電圧対出力周波数特性が高速(fast)或いは低速（slow）であった場合、それぞれの特性を、標準速度（typical）の特性に近づけるように調整することで、ターゲット周波数にロックさせることができるようにする。 Therefore, in the PLL circuit of this embodiment, when the input voltage vs. output frequency characteristics of the VCO 40 are high speed or low speed, the respective characteristics are adjusted so as to approach the characteristics of the standard speed (typical). By doing so, it is possible to lock to the target frequency.

まずチャージポンプ２０及びループフィルタ３０をスリープ状態にし、これらの回路をＰＬＬ部から切り離す。次に校正部６０全体をアクティブにする。校正部６０のチャージポンプ６１、ループフィルタ６２は、それぞれＰＬＬ部のチャージポンプ２０、ループフィルタ３０と同一構成を有するので、ループフィルタ６２の出力電圧Ｖ’inは、ＰＬＬ部が動作しているときのループフィルタ３０の出力電圧Ｖinと同じになる。 First, the charge pump 20 and the loop filter 30 are set in the sleep state, and these circuits are disconnected from the PLL unit. Next, the entire calibration unit 60 is activated. Since the charge pump 61 and the loop filter 62 of the calibration unit 60 have the same configuration as the charge pump 20 and the loop filter 30 of the PLL unit, respectively, the output voltage V′in of the loop filter 62 is obtained when the PLL unit is operating. The output voltage Vin of the loop filter 30 is the same.

Ｖ’inがＶdd／２より大きいか小さいかを電圧比較器６３により比較する。比較の結果、Ｖ’in＞Ｖdd／２のとき（図２の低速（slow）に相当）は、電流制御装置６４は、制御電圧Ｖ-のレベルを小さい値から大きな値へと段階的に変化させる。これにより、図２の低速（slow）の特性を標準速度（typical）に接近させることができる。比較の結果、Ｖ’in＜Ｖdd／２のとき（図２の高速（fast）に相当）は、電流制御装置６４は、制御電圧Ｖ+のレベルを小さい値から大きな値へと段階的に変化させる。これにより、図２の高速（fast）の特性を標準速度（typical）に接近させることができる。 The voltage comparator 63 compares whether V'in is larger or smaller than Vdd / 2. As a result of the comparison, when V′in> Vdd / 2 (corresponding to the slow speed in FIG. 2), the current control device 64 changes the level of the control voltage V− stepwise from a small value to a large value. Let Thereby, the low speed (slow) characteristic of FIG. 2 can be brought close to the standard speed (typical). As a result of the comparison, when V′in <Vdd / 2 (corresponding to fast in FIG. 2), the current control device 64 changes the level of the control voltage V + stepwise from a small value to a large value. Let Thereby, the high speed (fast) characteristic of FIG. 2 can be brought close to the standard speed (typical).

Ｖ’in≒Ｖdd／２になったら校正を終了し、ＰＬＬ部のチャージポンプ２０及びループフィルタ３０をアクティブにする。電流制御装置６４の内部にＶ+、Ｖ-を記憶する機能を設けておけば、校正終了後、校正部６０内のチャージポンプ６１、ループフィルタ６２、及び電圧比較器６３をスリープ状態にすることで、消費電流を低減することができる。 When V′in≈Vdd / 2, the calibration is terminated and the charge pump 20 and the loop filter 30 in the PLL unit are activated. If a function for storing V + and V- is provided in the current control device 64, the charge pump 61, the loop filter 62, and the voltage comparator 63 in the calibration unit 60 are put into a sleep state after calibration. Thus, current consumption can be reduced.

〈チャージポンプ、ループフィルタ、及びＶＣＯの回路図〉
図３は、図１におけるチャージポンプ２０、ループフィルタ３０、及びＶＣＯ４０の回路図である。 <Circuit diagram of charge pump, loop filter, and VCO>
FIG. 3 is a circuit diagram of the charge pump 20, the loop filter 30, and the VCO 40 in FIG.

図示のように、チャージポンプ２０は、第１の電流源２１と、UP信号によりオンする第１のスイッチングトランジスタ２２と、DOWN信号によりオンする第２のスイッチングトランジスタ２３と、第２の電流源２４との直列回路が電源とグラウンドとの間に接続された構成を持つ。 As illustrated, the charge pump 20 includes a first current source 21, a first switching transistor 22 that is turned on by an UP signal, a second switching transistor 23 that is turned on by a DOWN signal, and a second current source 24. Is connected between the power source and the ground.

ここで、第１の電流源２１及び第２の電流源２４はカレントミラー回路により構成されているため、各電流源を構成するトランジスタを飽和領域で動作させる必要がある。そのため、ここではチャージポンプ２０の出力段の中間点、即ち第１のスイッチングトランジスタ２２と第２のスイッチングトランジスタ２３の接続点Ｍの電位を電源の電位Ｖddの１／２程度になるようにした。 Here, since the first current source 21 and the second current source 24 are constituted by current mirror circuits, it is necessary to operate the transistors constituting each current source in a saturation region. For this reason, the potential at the intermediate point of the output stage of the charge pump 20, that is, the connection point M between the first switching transistor 22 and the second switching transistor 23 is set to about ½ of the power supply potential Vdd.

このように構成すると、第１の電流源２１からループフィルタ３０のキャパシタに流れ込む充電電流Ｉcp_pと、第２の電流源２４がループフィルタ３０のキャパシタから吸い込む放電電流Ｉcp_nとが同程度の電流になり、ジッタが軽減される。これに対して、Icp_pとIcp_nが異なると、充電電流パルスと放電電流パルスの時間幅が異なるため、ループフィルタ３０の出力電圧Ｖinが変動し、ＶＣＯ４０の出力信号のジッタが増加することになる。 With this configuration, the charging current Icp_p that flows from the first current source 21 into the capacitor of the loop filter 30 and the discharging current Icp_n that the second current source 24 sinks from the capacitor of the loop filter 30 become approximately the same current. , Jitter is reduced. On the other hand, when Icp_p and Icp_n are different, since the time widths of the charging current pulse and the discharging current pulse are different, the output voltage Vin of the loop filter 30 varies and the jitter of the output signal of the VCO 40 increases.

ループフィルタ３０は、抵抗３１及びキャパシタ３２の直列回路と、キャパシタ３３との並列回路からなり、チャージポンプ２０からの充電電流及び放電電流を平滑化し、電圧Ｖinを生成する。 The loop filter 30 includes a series circuit of a resistor 31 and a capacitor 32, and a parallel circuit of the capacitor 33. The loop filter 30 smoothes the charging current and discharging current from the charge pump 20 and generates a voltage Vin.

キャパシタ３２及び３３はＭＯＳにより構成されている。図４は、ＭＯＳのゲートとドレイン及びソースの間の印加電圧（Ｖc）、と容量Ｃchとの関係、を説明するための図である。 The capacitors 32 and 33 are composed of MOS. FIG. 4 is a diagram for explaining the relationship between the applied voltage (Vc) between the gate, drain and source of the MOS and the capacitance Cch.

図４Ａに示すように、ゲートとドレイン及びソースの間に電圧Ｖcを印加すると、容量Ｃchは図４Ｂのように変化する。即ち、電圧Ｖcが閾値電圧Ｖthを超えるまでは、電圧Ｖcの増加に伴って増加する。この間、チャネルは形成されておらず、容量Ｃchは酸化膜容量値と空乏層容量値の直列容量値となる。電圧Ｖcが閾値電圧Ｖthを超えると、チャネルが形成され、容量Ｃchはゲート容量Coxとなる。 As shown in FIG. 4A, when a voltage Vc is applied between the gate, drain, and source, the capacitance Cch changes as shown in FIG. 4B. That is, the voltage Vc increases as the voltage Vc increases until the voltage Vc exceeds the threshold voltage Vth. During this time, no channel is formed, and the capacitance Cch is a series capacitance value of the oxide film capacitance value and the depletion layer capacitance value. When the voltage Vc exceeds the threshold voltage Vth, a channel is formed and the capacitor Cch becomes the gate capacitor Cox.

ループフィルタ３０のキャパシタ３２及び３３の容量により、ＰＬＬのループ安定性及び雑音特性が決まるため、図４Ｂにおいて、容量Ｃchが電圧Ｖc（入力電圧Ｖin）により変化しない電圧領域(点線に挟まれた安定領域)で使用することが望ましい。 Since the loop stability and noise characteristics of the PLL are determined by the capacitances of the capacitors 32 and 33 of the loop filter 30, in FIG. 4B, the voltage region where the capacitance Cch does not change with the voltage Vc (input voltage Vin) (stable between the dotted lines). It is desirable to use in the area.

例えば、Ｖdd＝１．０[Ｖ]程度において、Ｖthは０．４[Ｖ]程度であるので、ＶinをＶdd／２程度に設定すれば容量Ｃchの安定領域で使用できる。これにより、ＰＬＬの安定性が保たれ、ジッタも軽減される。 For example, when Vdd = 1.0 [V], Vth is about 0.4 [V]. Therefore, if Vin is set to about Vdd / 2, the capacitor Cch can be used in a stable region. Thereby, the stability of the PLL is maintained and the jitter is also reduced.

ループフィルタ３０により平滑化され、雑音が除去された出力電圧Ｖinは、電圧電流変換回路４１を構成するトランジスタ４１ｂをオンにするので、トランジスタ４１ｂにはＶinに対応する電流Ｉ1が流れる。 Since the output voltage Vin smoothed by the loop filter 30 and from which noise has been removed turns on the transistor 41b constituting the voltage-current conversion circuit 41, a current I1 corresponding to Vin flows through the transistor 41b.

校正部６０のデジタルアナログ変換器６５から出力される電流補正信号（Ｖ-、Ｖ+）をトランジスタ４１ｃ、４１ｄのゲート電圧とすることで、電流源であるトランジスタ４１ｃ、４１ｄに流れる電流Ｉ-、Ｉ+を変化させる。Ｖ-、Ｖ+の各々に対してサイズの異なるトランジスタを複数用意するとともに、各トランジスタと出力ラインとの間にスイッチを設け、各トランジスタのオン・オフにより、電流補正信号を印加するトランジスタを選択するように構成することもできる。 By using the current correction signals (V−, V +) output from the digital / analog converter 65 of the calibration unit 60 as the gate voltages of the transistors 41c, 41d, the currents I−, Change I +. Prepare multiple transistors of different sizes for each of V- and V +, and provide a switch between each transistor and the output line, and select the transistor to which the current correction signal is applied by turning each transistor on and off. It can also be configured to.

このときトランジスタ４１ａに流れる電流はＩ1＋I+−Ｉ-となるので、Ｉ-、Ｉ+を変化させることにより、トランジスタ４１ａに流れる電流を任意の値にすることができる。ここで、電流補正信号Ｖ-により減算ができ、電流補正信号Ｖ+により加算ができるので、加算しすぎたときに減算を行うなどの微調整が可能になる。 At this time, since the current flowing through the transistor 41a is I1 + I + -I-, the current flowing through the transistor 41a can be set to an arbitrary value by changing I- and I +. Here, since subtraction can be performed using the current correction signal V− and addition can be performed using the current correction signal V +, fine adjustment such as subtraction can be performed when the addition is excessive.

トランジスタ４１ａに流れる電流は、カレントミラーによりトランジスタ４１ｅ及び４１ｆにコピーされ、リングＩＣＯからなる電流制御発振器４２に入力される。 The current flowing through the transistor 41a is copied to the transistors 41e and 41f by the current mirror and input to the current controlled oscillator 42 formed by the ring ICO.

電流制御発振器４２は、３段のインバータ４２ａ、４２ｂ、４２ｃをリング状に接続したリングＩＣＯからなり、トランジスタ４２ｄ、４２ｅ、４２ｆ、４２ｇ、４２ｈ、４２ｉのゲート電流を制御することにより、インバータ４２ａ、４２ｂ、４２ｃに流れる電流（ＶＣＯリング電流）を制御することができる。 The current control oscillator 42 includes a ring ICO in which three stages of inverters 42a, 42b, and 42c are connected in a ring shape, and controls the gate currents of the transistors 42d, 42e, 42f, 42g, 42h, and 42i, thereby controlling the inverter 42a, The current (VCO ring current) flowing through 42b and 42c can be controlled.

１０…位相周波数検出器、２０…チャージポンプ、２１…第１の電流源、２２…第１のスイッチングトランジスタ、２３…第２のスイッチングトランジスタ、２４…第２の電流源、３０…ループフィルタ、４０…ＶＣＯ、４１…電圧電流変換回路、４２…電流制御発振器、５０…分周器、６０…校正部、６３…電圧比較器、６４…電流制御装置、６５…デジタルアナログ変換器、６６…校正用電源。 DESCRIPTION OF SYMBOLS 10 ... Phase frequency detector, 20 ... Charge pump, 21 ... 1st current source, 22 ... 1st switching transistor, 23 ... 2nd switching transistor, 24 ... 2nd current source, 30 ... Loop filter, 40 DESCRIPTION OF SYMBOLS VCO, 41 ... Voltage-current conversion circuit, 42 ... Current control oscillator, 50 ... Frequency divider, 60 ... Calibration unit, 63 ... Voltage comparator, 64 ... Current control device, 65 ... Digital / analog converter, 66 ... For calibration Power supply.

特開２０００−４９５９７号公報JP 2000-49597 A

Claims

VCO,
A frequency divider for dividing the output signal of the VCO;
A phase comparator for detecting a phase difference between the output signal of the frequency divider and the reference frequency signal;
A charge pump that generates a current according to the phase difference output of the phase comparator;
A loop filter for smoothing a current of the charge pump to generate an input voltage of the VCO;
Calibration means for calibrating the input voltage versus output frequency characteristics of the VCO so that the output voltage of the loop filter becomes a predetermined value when the frequency of the output signal of the VCO becomes the reference frequency;
A PLL circuit.

The PLL circuit according to claim 1,
A PLL circuit in which a capacitor of the loop filter is formed of a MOS, and the predetermined value is a value for operating the MOS in a stable region of an input voltage versus capacitance characteristic.

In the PLL circuit according to claim 1 or 2,
The phase comparator outputs an UP signal and a DOWN signal according to the magnitude and direction of the phase difference,
The charge pump includes a first current source for supplying a charge current to the capacitor of the loop filter in response to the UP signal, and a second current source for supplying a discharge current from the capacitor of the loop filter in response to the DOWN signal. And
The first current source and the second current source are constituted by a current mirror circuit;
The first current source, a first switch that is turned on by the UP signal, a second switch that is turned on by the DOWN signal, and the second current source are connected in series between a power source and ground. ,
When the potential of the power supply and the potential of the connection point of the first switch and the second switch are set so that the transistors constituting the current mirror circuit operate in a saturation region, the potential becomes the predetermined value. PLL circuit set as follows.

The PLL circuit according to any one of claims 1 to 3,
A PLL circuit in which the predetermined value is ½ of a power supply voltage.

The PLL circuit according to claim 1,
The VCO includes a voltage-current conversion circuit and a current-controlled oscillator, and the calibration means is a PLL circuit that calibrates the input voltage versus output current characteristics of the voltage-current conversion circuit.

The PLL circuit according to claim 5, wherein
The calibration means is a PLL circuit that generates a control voltage for increasing or decreasing the output current of the voltage-current conversion circuit according to the output phase difference of the phase comparator.

The PLL circuit according to claim 1,
The calibration means separates the charge pump and loop filter dummy circuit, the charge pump and loop filter from the PLL, and the difference between the output voltage of the dummy circuit and the predetermined value when the dummy circuit is connected to the PLL. And a means for calibrating the input voltage vs. output frequency characteristics of the VCO.