JP2013068474A - Semiconductor testing apparatus and semiconductor testing method - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor testing apparatus in which a semiconductor device can be tested efficiently, and a semiconductor testing method.SOLUTION: A semiconductor testing apparatus comprises a measuring jig 6, a conveying section 2, a tester 9 and a sensor 4. The measuring jig 6 includes a contact part 5 to which a semiconductor device 10 is joined for a test. The conveying section 2 conveys the semiconductor device 10 to the measuring jig 6. The tester 9 tests the semiconductor device 10. The sensor 4 outputs a signal indicating the junction of the measuring jig 6 and the semiconductor device 10. A monitor control section 8 then monitors a signal (a) indicating conveyance to the conveying section 2 and a signal (c) indicating the junction of the contact part 5 and the semiconductor device 10 from the sensor 4. When these signals are prepared, the tester 9 is instructed to start the test of the semiconductor device 10.

Description

本発明は、半導体試験装置及び半導体試験方法に関し、特に半導体集積回路のための試験装置のハンドラとテスタとのインターフェース制御に関する。   The present invention relates to a semiconductor test apparatus and a semiconductor test method, and more particularly to interface control between a handler and a tester of a test apparatus for a semiconductor integrated circuit.

背景技術の半導体試験装置は、ハンドラの搬送部により半導体集積回路を測定治具まで搬送し、半導体集積回路とコンタクト部が接続し、ハンドラからテスタへテスト開始信号を送りテスタで測定を行っていた。半導体装置の検査においては、検査コストを下げるために効率よく検査処理を行うことが求められている。   In the semiconductor test apparatus of the background art, the semiconductor integrated circuit is transported to the measuring jig by the transport section of the handler, the semiconductor integrated circuit and the contact section are connected, the test start signal is sent from the handler to the tester, and the measurement is performed by the tester. . In the inspection of semiconductor devices, efficient inspection processing is required to reduce inspection costs.

特許文献１は、製品特性の良否を判定するテスタを備える半導体ハンドリング装置に関するものであり、製品の測定を開始する前に、前回の測定結果に係わる、良或いは不良を示す信号を監視しリセットすることが記載されている。これにより、テスタとハンドラのインターフェースにおいてタイミングずれに起因する誤判定を防止することが記載されている。   Patent Document 1 relates to a semiconductor handling apparatus including a tester for determining whether product characteristics are good or not, and monitors and resets a signal indicating good or defective related to the previous measurement result before starting measurement of the product. It is described. Thus, it is described that erroneous determination due to timing deviation is prevented in the interface between the tester and the handler.

特許文献２は、複数のソケットを備え、複数個の半導体デバイスの測定を行える半導体試験装置に関するものである。図４はこの特許文献２に示される半導体試験装置の構成図である。この半導体試験装置は、ハンドラ１０７と、二つの半導体検査装置１０９ａ、１０９ｂと、半導体検査装置１０９ａ、１０９ｂに接続され、ソケット１０４ａ、１０４ｂを備える検査ボード１０８ａ、１０８ｂとを備えている。さらに、ハンドラ１０７は、二つのコンタクト用アーム１０１ａ、１０１ｂと、各コンタクト用アーム１０１ａ、１０１ｂの先端に取り付けられ、試験対象の半導体デバイス１０３ａ、１０３ｂを保持するコンタクト治具１０２ａ、１０２ｂと、コンタクト用アーム１０１ａ、１０１ｂの昇降動作を制御するアーム制御部１０６と、アーム制御部１０６と半導体検査装置１０９ａ、１０９ｂとの間で情報の授受を行うハンドラインターフェース１０５とを備えている。特許文献２では、コンタクト用アーム１０１ａ、１０１ｂ毎にアーム制御部１０６が制御タイミングを制御することにより、検査を効率的に実施することが記載されている。   Patent Document 2 relates to a semiconductor test apparatus that includes a plurality of sockets and can measure a plurality of semiconductor devices. FIG. 4 is a configuration diagram of the semiconductor test apparatus disclosed in Patent Document 2. In FIG. The semiconductor test apparatus includes a handler 107, two semiconductor inspection apparatuses 109a and 109b, and inspection boards 108a and 108b that are connected to the semiconductor inspection apparatuses 109a and 109b and include sockets 104a and 104b. Further, the handler 107 includes two contact arms 101a and 101b, contact jigs 102a and 102b that are attached to the tips of the contact arms 101a and 101b, and hold the semiconductor devices 103a and 103b to be tested. An arm control unit 106 that controls the lifting and lowering operations of the arms 101a and 101b, and a handler interface 105 that exchanges information between the arm control unit 106 and the semiconductor inspection devices 109a and 109b are provided. Patent Document 2 describes that the inspection is efficiently performed by the arm control unit 106 controlling the control timing for each of the contact arms 101a and 101b.

特許文献３は、半導体装置の電気的特性の試験を行う半導体試験装置に関するものであり、ソケットに検査対象の半導体装置が移載されると、各ソケットに設けたセンサにより移載が検出され、このセンサからの信号をトリガとして、テスタにこのソケットに対する試験の開始を要求し、順次試験を行うことが記載されている。   Patent Document 3 relates to a semiconductor test apparatus for testing electrical characteristics of a semiconductor device. When a semiconductor device to be inspected is transferred to a socket, the transfer is detected by a sensor provided in each socket. It is described that the tester is requested to start a test on the socket and the test is sequentially performed using a signal from the sensor as a trigger.

特開平３−２４１７５７公報JP-A-3-241757 特開２００８−１４８４７公報JP 2008-14847 A 特開２００１−２６４３８０公報JP 2001-264380 A

しかしながら、上述した背景技術による半導体検査装置には、以下のような課題がある。特許文献１の半導体ハンドリング装置では、測定開始を開始する際に、前回の測定結果に係わる信号を監視して半導体集積回路を試験するため、検査工数が増大するという課題が推測される。その理由は、測定結果とハンドリング装置のタイミングを個々にリセットして自己検診する処理時間がかかり、インデックス時間が増大するという課題があるためである。   However, the semiconductor inspection apparatus according to the background art described above has the following problems. In the semiconductor handling apparatus of Patent Document 1, when starting measurement, a signal related to the previous measurement result is monitored to test the semiconductor integrated circuit, so that it is estimated that the number of inspection steps increases. The reason is that there is a problem that it takes a processing time to reset the measurement result and the timing of the handling device individually and perform self-examination, and the index time increases.

特許文献２の半導体試験装置では、ハンドラ１０７が検査対象の半導体デバイス１０３ａをソケット１０４ａにコンタクトした後、アーム制御部１０６がハンドラインターフェース１０５を介して半導体検査装置１０９ａに検査開始信号を送信する。半導体検査装置１０９ａは、アーム制御部１０６からの検査開始信号を受信した後、半導体デバイス１０３ａの検査を開始している。しかしながら、検査対象の半導体デバイスに対する、コンタクト用アーム１０１ａ、１０１ｂによる昇降、半導体検査装置１０９ａ、１０９ｂによる検査など一連の動作タイミングについて考慮していないため各要素には待ち時間が必要であり、試験時間を十分に短縮できないという課題がある。   In the semiconductor test apparatus of Patent Document 2, after the handler 107 contacts the semiconductor device 103a to be inspected with the socket 104a, the arm control unit 106 transmits an inspection start signal to the semiconductor inspection apparatus 109a via the handler interface 105. The semiconductor inspection apparatus 109a starts inspection of the semiconductor device 103a after receiving the inspection start signal from the arm control unit 106. However, since a series of operation timings such as raising and lowering by the contact arms 101a and 101b and inspection by the semiconductor inspection apparatuses 109a and 109b with respect to the semiconductor device to be inspected are not taken into consideration, each element requires a waiting time, and the test time There is a problem that cannot be shortened sufficiently.

特許文献３に記載の半導体試験装置においても、検査対象の半導体装置の移載や搬送、テスタによる試験など一連の動作タイミングについて考慮していないため各要素には待ち時間が必要であり、試験時間が十分に短縮できないという課題がある。すなわち、特許文献３では、ハンドラの搬送装置が検査対象の半導体装置を搬送しソケットに固定するまでの時間だけ、ハンドラ内の制御プログラムで待ち時間を設定する必要がある。センサからの信号をハンドラ側で受けた後に、制御プログラムからテスタへの開始信号を送信しているため、処理時間を要してしまうという課題がある。   Even in the semiconductor test apparatus described in Patent Document 3, since a series of operation timings such as transfer and transfer of a semiconductor device to be inspected and a test by a tester are not considered, each element requires a waiting time, and the test time There is a problem that cannot be shortened sufficiently. That is, in Patent Document 3, it is necessary to set a waiting time by the control program in the handler until the handler transport device transports the semiconductor device to be inspected and fixes it to the socket. Since the start signal from the control program to the tester is transmitted after receiving the signal from the sensor on the handler side, there is a problem that processing time is required.

したがって、本発明の目的は、効率的に半導体装置の試験を行える半導体試験装置及び半導体試験方法を提供することにある。   Accordingly, an object of the present invention is to provide a semiconductor test apparatus and a semiconductor test method capable of efficiently testing a semiconductor device.

前記目的を達成するため、本発明に係る半導体試験装置は、半導体装置の試験を行う半導体試験装置であって、試験のために上記半導体装置が接合される測定治具と、上記半導体装置を前記測定治具へと搬送する搬送部と、上記半導体装置を試験するテスタと、上記測定治具と上記半導体装置との接合を示す信号を出力するセンサとを備え、
上記搬送部へ搬送を指示する信号と、上記センサからの上記測定治具と上記半導体装置との接合を示す信号とを監視して、これら信号が揃ったときに上記テスタへ上記半導体装置の試験開始を指示することを特徴とする。 In order to achieve the above object, a semiconductor test apparatus according to the present invention is a semiconductor test apparatus for testing a semiconductor device, and includes a measurement jig to which the semiconductor device is bonded for the test, and the semiconductor device as described above. A transport unit for transporting to a measurement jig, a tester for testing the semiconductor device, and a sensor for outputting a signal indicating a joint between the measurement jig and the semiconductor device,
A signal for instructing conveyance to the conveyance unit and a signal indicating the bonding between the measurement jig and the semiconductor device from the sensor are monitored, and when the signals are obtained, the test of the semiconductor device is performed on the tester. A start is instructed.

本発明に係る半導体試験方法は、試験対象の半導体装置を測定治具へ搬送し、上記半導体装置を上記測定治具に接合し、半導体装置を試験する半導体試験方法において、
上記半導体装置の上記測定治具への搬送を指示する信号と、上記測定治具と上記半導体装置との接合を示す信号とを監視して、これら信号が揃ったときに上記半導体装置の試験を開始することを特徴とする。 A semiconductor test method according to the present invention is a semiconductor test method for transporting a semiconductor device to be tested to a measurement jig, joining the semiconductor device to the measurement jig, and testing the semiconductor device.
A signal for instructing the conveyance of the semiconductor device to the measurement jig and a signal indicating the bonding between the measurement jig and the semiconductor device are monitored, and the test of the semiconductor device is performed when these signals are obtained. It is characterized by starting.

本発明は、効率的に半導体装置の試験を行うことができる。   The present invention can efficiently test a semiconductor device.

本発明の一実施の形態による半導体試験装置及び半導体試験方法を説明するための概略図である。It is the schematic for demonstrating the semiconductor test apparatus and semiconductor test method by one embodiment of this invention. 図１の半導体試験装置の詳細図である。FIG. 2 is a detailed view of the semiconductor test apparatus of FIG. 1. 本発明の本実施形態による半導体試験装置の動作を説明するためのタイミングチャートである。6 is a timing chart for explaining the operation of the semiconductor test apparatus according to the embodiment of the present invention. 特許文献２に示される半導体試験装置の構成図である。It is a block diagram of the semiconductor test apparatus shown by patent document 2. FIG.

本発明の好ましい実施形態について、図面を参照しながら詳細に説明する。本発明の一実施形態による半導体試験装置は、図１に示すように、試験対象の半導体集積回路を吸着するノズル１と、ノズル１を移動させる搬送部２と、試験対象の半導体集積回路が嵌合されるコンタクト部５を有する測定治具６と、半導体集積回路とコンタクト部５が正常に接合したことを示す信号を出力するセンサ４と、試験対象の半導体集積回路を試験するテスタ９と、搬送部２の動作を制御すると共にテスタ９にテスト開始のためにトリガとなる信号を出力するハンドラ３と、ハンドラ３とテスタ９とのインターフェース制御を行うと共にセンサ４からの出力信号を監視する監視制御部７と、ハンドラ３と監視制御部７との間及び監視制御部７とテスタとの間を結ぶインターフェース８とを備えている。   Preferred embodiments of the present invention will be described in detail with reference to the drawings. As shown in FIG. 1, a semiconductor test apparatus according to an embodiment of the present invention includes a nozzle 1 that sucks a semiconductor integrated circuit to be tested, a transport unit 2 that moves the nozzle 1, and a semiconductor integrated circuit to be tested. A measuring jig 6 having a contact portion 5 to be joined, a sensor 4 for outputting a signal indicating that the semiconductor integrated circuit and the contact portion 5 are normally joined, a tester 9 for testing the semiconductor integrated circuit to be tested, The handler 3 that controls the operation of the transport unit 2 and outputs a trigger signal to the tester 9 to start the test, and controls the interface between the handler 3 and the tester 9 and monitors the output signal from the sensor 4 A control unit 7 and an interface 8 connecting the handler 3 and the monitoring control unit 7 and between the monitoring control unit 7 and the tester are provided.

次に、図２を参照して、ハンドラ３、監視制御部７及びテスタ９の細部について、より詳細に説明する。ハンドラ３は、搬送部制御手段３ａ、テスタインターフェース手段３ｂ、判定手段３ｃを有している。搬送部制御手段３ａは、搬送部制御信号ａを搬送部２と監視制御部７の遅延回路７ａに出力する。テスタインターフェース手段３ｂは、テスト開始を指示する開始信号ｄを監視制御部７の第２判定回路７ｃに出力する。判定手段３ｃには、コンタクト不良を示す信号ｆ又はテスト終了を示す信号ｈが監視制御部７のゲート回路７ｄから入力される。   Next, details of the handler 3, the monitoring control unit 7, and the tester 9 will be described in more detail with reference to FIG. The handler 3 includes a transport unit control unit 3a, a tester interface unit 3b, and a determination unit 3c. The transport unit control means 3 a outputs a transport unit control signal a to the transport unit 2 and the delay circuit 7 a of the monitoring control unit 7. The tester interface unit 3b outputs a start signal d for instructing the start of the test to the second determination circuit 7c of the monitoring controller 7. A signal f indicating a contact failure or a signal h indicating the end of the test is input from the gate circuit 7d of the monitoring control unit 7 to the determination unit 3c.

監視制御部７は、遅延回路７ａ、第１判定回路７ｂ、第２判定回路７ｃ及びゲート回路７ｄを有している。遅延回路７ａは、ハンドラ３の搬送部制御手段３ａの搬送部制御信号ａにより半導体集積回路１０が測定治具６へと搬送されるまでタイミング調整を行う。第１判定回路７ｂは、遅延回路７ａの出力信号ｂと、センサ４による半導体集積回路１０とコンタクト部５が正常に接合したことを示す信号ｃとを受けて、判定結果を示す信号ｅを出力する。第２判定回路７ｃは、第１判定回路７ｂからの信号ｅと、ハンドラ３のテスタインターフェース手段３ｂの出力信号ｄとを受けて、テスタ９への測定開始信号ｇを出力する。ゲート回路７ｄは、図２ではＯＲゲートであり、第１判定回路７ｂからのコンタクト不良を示す信号ｆと、テスタ９からのテスト終了手段９ｂの信号ｈとを受けて、ハンドラ３の判定手段３ｃへテスト終了を示す信号ｉを出力する。   The monitor control unit 7 includes a delay circuit 7a, a first determination circuit 7b, a second determination circuit 7c, and a gate circuit 7d. The delay circuit 7 a adjusts the timing until the semiconductor integrated circuit 10 is transported to the measurement jig 6 by the transport unit control signal a of the transport unit control means 3 a of the handler 3. The first determination circuit 7b receives the output signal b of the delay circuit 7a and the signal c indicating that the semiconductor integrated circuit 10 and the contact part 5 are normally joined by the sensor 4, and outputs a signal e indicating the determination result. To do. The second determination circuit 7 c receives the signal e from the first determination circuit 7 b and the output signal d from the tester interface means 3 b of the handler 3 and outputs a measurement start signal g to the tester 9. The gate circuit 7d is an OR gate in FIG. 2, and receives the signal f indicating the contact failure from the first determination circuit 7b and the signal h of the test end means 9b from the tester 9, and determines the determination means 3c of the handler 3. A signal i indicating the end of the test is output.

テスタ９は、テスト開始手段９ａ及びテスト終了手段９ｂを有している。テスト開始手段９ａは、監視制御部７の第２判定回路７ｃから測定開始信号ｇを受けて、試験対象の半導体集積回路１０の試験を開始する。テスト終了手段９ｂは、テスト終了を示す信号ｈを監視制御部７の第１判定回路７ｂ、第２判定回路７ｃ及びゲート回路７ｄに出力し、ハンドラ３の判定手段３ｃにテスト終了を通知すると共に、監視制御部７の第１判定回路７ｂ及び第２判定回路７ｃをリセットする。   The tester 9 has a test start means 9a and a test end means 9b. The test start means 9a receives the measurement start signal g from the second determination circuit 7c of the monitoring controller 7, and starts the test of the test target semiconductor integrated circuit 10. The test end means 9b outputs a signal h indicating the end of the test to the first determination circuit 7b, the second determination circuit 7c and the gate circuit 7d of the monitoring controller 7, and notifies the determination means 3c of the handler 3 of the end of the test. Then, the first determination circuit 7b and the second determination circuit 7c of the monitoring controller 7 are reset.

次に、本実施形態の半導体試験装置の動作について説明する。図３に示すように、ハンドラ３の搬送部制御手段３ａが搬送部制御信号ａを出力する（オン期間Ｔ１）。これを受けた搬送部２は、ノズル１に吸着した試験対象の半導体集積回路１０を測定治具６のコンタクト部５へと搬送する。搬送部制御信号ａを受けた監視制御部７の遅延回路７ａは信号ｂを出力する（オン期間Ｔ２）。このオン期間Ｔ２と信号ｂを出力するタイミングは、搬送部２が半導体集積回路１０を移動させて測定治具６のコンタクト部５まで移動させる移動時間とタイミング調整されている。このようなタイミング調整された状態となるよう、遅延回路７ａの遅延時間やオン期間Ｔ２が設定されている。   Next, the operation of the semiconductor test apparatus of this embodiment will be described. As shown in FIG. 3, the transport unit control means 3a of the handler 3 outputs a transport unit control signal a (ON period T1). Receiving this, the transport unit 2 transports the test target semiconductor integrated circuit 10 adsorbed to the nozzle 1 to the contact unit 5 of the measurement jig 6. The delay circuit 7a of the supervisory control unit 7 that has received the transport unit control signal a outputs a signal b (ON period T2). The timing of outputting the ON period T2 and the signal b is adjusted with the moving time in which the transport unit 2 moves the semiconductor integrated circuit 10 to the contact unit 5 of the measuring jig 6. The delay time and the on period T2 of the delay circuit 7a are set so that the timing is adjusted.

センサ４は、半導体集積回路１０とコンタクト部５とが正常に接合しているときは、正常に接合していることを示す信号ｃを出力する（オン期間Ｔ３）。半導体集積回路１０とコンタクト部５とが正常に接合していないときは、信号ｃが出力されない。   When the semiconductor integrated circuit 10 and the contact portion 5 are normally bonded, the sensor 4 outputs a signal c indicating that the semiconductor integrated circuit 10 and the contact portion 5 are normally bonded (ON period T3). When the semiconductor integrated circuit 10 and the contact portion 5 are not normally joined, the signal c is not output.

この遅延回路７ａが信号ｂを出力しているオン期間Ｔ２内に、センサ４から半導体集積回路１０とコンタクト部５が正常に接合したことを示す信号ｃが出力されると、監視制御部７の第１判定手段７ｂは判定結果を示す信号ｅを出力する（オン期間Ｔ５）。第１判定手段７ｂが信号ｅを出力している間に、ハンドラ３のテスタインターフェース手段３ｂからテスト開始を指示する信号ｄ（オン期間Ｔ４）が出力されると、第２判定手段７ｃはテスタ９への測定開始信号ｇを出力する（オン期間Ｔ６）。   When the signal c indicating that the semiconductor integrated circuit 10 and the contact part 5 are normally joined is output from the sensor 4 within the ON period T2 during which the delay circuit 7a outputs the signal b, the monitoring control part 7 The first determination means 7b outputs a signal e indicating the determination result (on period T5). When the signal d (ON period T4) instructing the start of the test is output from the tester interface unit 3b of the handler 3 while the first determination unit 7b outputs the signal e, the second determination unit 7c The measurement start signal g is output (ON period T6).

そしてテスタ９は、試験対象の半導体集積回路１０に対し試験を実行する。試験対象の半導体集積回路１０に対する試験の完了後、テスタ９の終了手段９ｂはテスタ判定信号ｈを出力する（オン期間Ｔ７）。これにより、監視制御部７の第１判定手段７ｂの信号ｅ及び第２判定手段７ｃの信号ｇがリセットされ、監視制御部７のゲート回路７ｄはハンドラ３の判定手段３ｃへテスト終了を示す信号ｉを出力する（オン期間Ｔ８）。このような一連のシーケンスにより、試験対象の半導体集積回路１０の移動、コンタクト部５への嵌合、テスタ９による試験が行われる。   The tester 9 performs a test on the semiconductor integrated circuit 10 to be tested. After the test for the semiconductor integrated circuit 10 to be tested is completed, the end means 9b of the tester 9 outputs a tester determination signal h (ON period T7). As a result, the signal e of the first determination unit 7b and the signal g of the second determination unit 7c of the monitoring control unit 7 are reset, and the gate circuit 7d of the monitoring control unit 7 signals to the determination unit 3c of the handler 3 that the test is finished. i is output (ON period T8). By such a series of sequences, the semiconductor integrated circuit 10 to be tested is moved, fitted to the contact portion 5, and the test by the tester 9 is performed.

次に、半導体集積回路１０とコンタクト部５とが正常に接合しなかった、コンタクト不良が発生したときの動作について説明する。図３に示すように、ハンドラ３の搬送部制御手段３ａが搬送部制御信号ａを出力する（オン期間Ｔ１１）。これを受けた搬送部２は、ノズル１に吸着した試験対象の半導体集積回路１０を測定治具６のコンタクト部５へと搬送する。搬送部制御信号ａを受けた監視制御部７の遅延回路７ａは信号ｂを出力する（オン期間Ｔ１２）。このオン期間Ｔ１２と信号ｂを出力するタイミングは、上述したとおりであり、このようなタイミング調整ができるように遅延回路７ａは遅延時間やオン期間Ｔ１２が設定されている。オン期間Ｔ１２の長さはオン期間Ｔ２の長さと同じである。   Next, an operation when a contact failure occurs in which the semiconductor integrated circuit 10 and the contact portion 5 are not normally joined will be described. As shown in FIG. 3, the transport unit control means 3a of the handler 3 outputs a transport unit control signal a (ON period T11). Receiving this, the transport unit 2 transports the test target semiconductor integrated circuit 10 adsorbed to the nozzle 1 to the contact unit 5 of the measurement jig 6. The delay circuit 7a of the supervisory control unit 7 that has received the transport unit control signal a outputs a signal b (ON period T12). The timing of outputting the ON period T12 and the signal b is as described above, and the delay time and the ON period T12 are set in the delay circuit 7a so that such timing adjustment can be performed. The length of the on period T12 is the same as the length of the on period T2.

センサ４は、半導体集積回路１０とコンタクト部５とが正常に接合していないときは、信号ｃが出力されない。遅延回路７ａが信号ｂを出力しているオン期間Ｔ１２内に、センサ４から信号ｃが出力されないので、監視制御部７の第１判定手段７ｂは判定結果を示す信号ｅを出力せず、第１判定手段７ｂはコンタクト不良を示す信号ｆを出力する（オン期間Ｔ１４）。言い換えると、搬送部２が半導体集積回路１０を移動させて測定治具６のコンタクト部５まで移動させる移動時間、すなわち遅延回路７ａの遅延時間が経過しても、センサ４から信号ｃが出力されないときは、第１判定手段７ｂはコンタクト不良を示す信号ｆを出力する（オン期間Ｔ１４）。   The sensor 4 does not output the signal c when the semiconductor integrated circuit 10 and the contact portion 5 are not normally joined. Since the signal c is not output from the sensor 4 within the on period T12 in which the delay circuit 7a outputs the signal b, the first determination unit 7b of the monitoring control unit 7 does not output the signal e indicating the determination result, and the first The 1 determination means 7b outputs a signal f indicating a contact failure (ON period T14). In other words, the signal c is not output from the sensor 4 even when the transfer unit 2 moves the semiconductor integrated circuit 10 and moves it to the contact unit 5 of the measuring jig 6, that is, the delay time of the delay circuit 7a. At this time, the first determination means 7b outputs a signal f indicating a contact failure (ON period T14).

第１判定手段７ｂが信号ｅを出力していないため、ハンドラ３のテスタインターフェース手段３ｂからテスト開始を指示する出力信号ｄ（オン期間Ｔ１３）が出力されても、第２判定手段７ｃはテスタ９へ測定開始信号ｇを出力せず、テスタ９は半導体集積回路１０に対し試験を開始しない。コンタクト不良を示す信号ｆはゲート回路７ｄへ出力され、ゲート回路７ｄはハンドラ３の判定手段３ｃへテスト終了を示す信号ｉを出力する（オン期間Ｔ１５）。このような一連のシーケンスにより、半導体集積回路１０とコンタクト部５とが正常に接合しなかった、コンタクト不良が発生したときには、コンタクト不良の発生が速やかにハンドラ３に通知され、テスタ９による試験は行われない。   Since the first determination means 7b does not output the signal e, even if the output signal d (ON period T13) instructing the test start is output from the tester interface means 3b of the handler 3, the second determination means 7c Therefore, the tester 9 does not start the test for the semiconductor integrated circuit 10. A signal f indicating a contact failure is output to the gate circuit 7d, and the gate circuit 7d outputs a signal i indicating the end of the test to the determination means 3c of the handler 3 (ON period T15). By such a series of sequences, when the semiconductor integrated circuit 10 and the contact portion 5 are not normally joined, or when a contact failure occurs, the occurrence of the contact failure is immediately notified to the handler 3, and the test by the tester 9 is performed. Not done.

本実施形態の監視制御部７は、ハンドラ３からテスタ９にテスタインターフェース手段３ｂの開始信号ｄと搬送部２への搬送開始信号のタイミングを制御することにより、半導体集積回路１０が測定治具６のコンタクト部５に接合を検出するセンサ４の信号ｃが出力されると、直ちにテスタ９で測定を開始することができる。また、半導体集積回路１０と測定治具６のコンタクト部５とが接合できない場合には、テスタ９によるコンタクト不良のテストを省くことができ、テスタ９の測定時間を削減することができる。搬送部２の搬送時間と同等の、遅延回路７ａの遅延時間が経過してもセンサ４からの信号ｃがない場合、判定回路７ｂによりハンドラ３へコンタクト不良信号ｆを送信することで、テスタ９によるコンタクト不良のテストを省くことができる。   The monitoring control unit 7 of the present embodiment controls the timing of the start signal d of the tester interface means 3b and the transfer start signal to the transfer unit 2 from the handler 3 to the tester 9, so that the semiconductor integrated circuit 10 can measure the measurement jig 6 As soon as the signal c of the sensor 4 for detecting the junction is output to the contact portion 5, the measurement can be started by the tester 9. Further, when the semiconductor integrated circuit 10 and the contact portion 5 of the measuring jig 6 cannot be joined, the test for contact failure by the tester 9 can be omitted, and the measurement time of the tester 9 can be reduced. If there is no signal c from the sensor 4 even if the delay time of the delay circuit 7a, which is equivalent to the transport time of the transport unit 2, elapses, the determination circuit 7b transmits a contact failure signal f to the handler 3, thereby It is possible to omit a contact failure test due to the above.

さらに、本実施形態の監視制御部７は、背景技術のようなハンドラから搬送部の制御が完了した後でテスタへの測定開始信号を送るような、タイミングの時間調整を必要としない。例えば、ハンドラ３の搬送部制御手段３ａの搬送部制御信号ａとハンドラ３のテスタインターフェース手段３ｂのテスト開始を指示する信号ｄとを同時に出力しても、半導体集積回路１０と測定治具６のコンタクト部５との接合を監視したセンサ４からの信号ｃを第１判定回路７ｂに入力することにより、第２判定回路７ｃを介してテスタ９への測定開始信号ｇを送信できる。ハンドラ３の搬送部制御手段３ａの搬送部制御信号ａとハンドラ３のテスタインターフェース手段３ｂのテスト開始を指示する信号ｄとを同時に送信することで、測定対象の半導体集積回路１０への測定開始のセットアップ時間を削減することができる。   Furthermore, the monitoring control unit 7 of the present embodiment does not require timing adjustment such as sending a measurement start signal to the tester after the control of the transport unit is completed from the handler as in the background art. For example, even if the transport unit control signal a of the transport unit control unit 3a of the handler 3 and the signal d instructing the test start of the tester interface unit 3b of the handler 3 are output simultaneously, the semiconductor integrated circuit 10 and the measurement jig 6 By inputting the signal c from the sensor 4 that monitors the bonding with the contact portion 5 to the first determination circuit 7b, the measurement start signal g can be transmitted to the tester 9 via the second determination circuit 7c. By simultaneously transmitting the transport unit control signal a of the transport unit control unit 3a of the handler 3 and the signal d instructing the test start of the tester interface unit 3b of the handler 3, the measurement start to the semiconductor integrated circuit 10 to be measured is started. Setup time can be reduced.

第１判定回路７ｂ及び第２判定回路７ｃは、ＡＮＤゲートなどのロジックゲートで実現でき、ソフトウェアが制御する時間調整を必要としないので、測定対象の半導体集積回路１０への測定開始のセットアップ時間を削減することができる。   The first determination circuit 7b and the second determination circuit 7c can be realized by logic gates such as AND gates, and do not require time adjustment controlled by software. Therefore, the measurement start setup time for the semiconductor integrated circuit 10 to be measured is increased. Can be reduced.

以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態に限定されるものではない。たとえば、上述した実施形態の遅延回路は、カウンタのパルス幅を変えることによっても実現でき、また半導体集積回路と測定治具のコンタクト部に嵌合を監視するセンサとのタイミング調整のため、シフトレジスタや時定数回路による遅延で実現することもできる。   As mentioned above, although preferable embodiment of this invention was described, this invention is not limited to embodiment mentioned above. For example, the delay circuit of the above-described embodiment can be realized by changing the pulse width of the counter, and the shift register is used for timing adjustment between the semiconductor integrated circuit and a sensor that monitors the fitting in the contact portion of the measurement jig. It can also be realized with a delay by a time constant circuit.

また、図３では、正論理、すなわちハイアクティブの信号を用いた例で説明しているが、負論理、すなわちローアクティブの信号を用いても本発明の半導体試験装置や半導体試験方法を実現できる。その場合、図２のＯＲゲート回路７ｄの代わりにＡＮＤゲート回路を用いればよい。   Further, although FIG. 3 illustrates an example using a positive logic, that is, high active signal, the semiconductor test apparatus and the semiconductor test method of the present invention can be realized using a negative logic, that is, a low active signal. . In that case, an AND gate circuit may be used instead of the OR gate circuit 7d of FIG.

１ ノズル
２ 搬送部
３ ハンドラ
３ａ 搬送部制御手段
３ｂ テスタインターフェース手段
３ｃ 判定手段
４ センサ
５ コンタクト部
６ 測定治具
７ 監視制御部
７ａ 遅延回路
７ｂ 第１判定回路
７ｃ 第２判定回路
７ｄ ゲート回路
８ インターフェース
９ テスタ
９ａ テスト開始手段
９ｂ テスト終了手段
１０ 半導体集積回路 DESCRIPTION OF SYMBOLS 1 Nozzle 2 Conveyance part 3 Handler 3a Conveyance part control means 3b Tester interface means 3c Judgment means 4 Sensor 5 Contact part 6 Measuring jig 7 Monitoring control part 7a Delay circuit 7b 1st judgment circuit 7c 2nd judgment circuit 7d Gate circuit 8 Interface 9 Tester 9a Test start means 9b Test end means 10 Semiconductor integrated circuit

Claims (5)

半導体装置の試験を行う半導体試験装置であって、試験のために前記半導体装置が接合される測定治具と、前記半導体装置を前記測定治具へと搬送する搬送部と、前記半導体装置を試験するテスタと、前記測定治具と前記半導体装置との接合を示す信号を出力するセンサとを備え、
前記搬送部へ搬送を指示する信号と、前記センサからの前記測定治具と前記半導体装置との接合を示す信号とを監視して、これら信号が揃ったときに前記テスタへ前記半導体装置の試験開始を指示することを特徴とする半導体試験装置。 A semiconductor test apparatus for testing a semiconductor device, wherein the measurement jig to which the semiconductor device is bonded for the test, a transport unit that conveys the semiconductor device to the measurement jig, and the semiconductor device are tested. A tester, and a sensor that outputs a signal indicating the bonding between the measurement jig and the semiconductor device,
A signal for instructing conveyance to the conveyance unit and a signal indicating the bonding between the measurement jig and the semiconductor device from the sensor are monitored, and when these signals are obtained, the test of the semiconductor device is performed on the tester. A semiconductor test apparatus characterized by instructing start. 前記搬送部による前記半導体装置の搬送を制御するハンドラをさらに備え、
前記搬送部へ搬送を指示する信号、前記センサからの前記測定治具と前記半導体装置との接合を示す信号、及び前記ハンドラからのテスト開始信号を監視して、これら信号が揃ったときに前記テスタへ前記半導体装置の試験開始を指示することを特徴とする、請求項１に記載の半導体試験装置。 A handler for controlling the transport of the semiconductor device by the transport unit;
A signal for instructing conveyance to the conveyance unit, a signal indicating the bonding between the measurement jig and the semiconductor device from the sensor, and a test start signal from the handler are monitored, and when these signals are obtained, The semiconductor test apparatus according to claim 1, wherein a tester is instructed to start a test of the semiconductor device. 前記搬送部へ搬送を指示する信号、及び前記センサからの前記測定治具と前記半導体装置との接合を示す信号を受ける第１判定回路と、前記第１判定回路からの出力、及び前記ハンドラからのテスト開始信号を受けて前記テスタへ前記半導体装置の試験開始を指示する第２判定回路とを備える監視制御部をさらに備えることを特徴とする請求項２に記載の半導体試験装置。   A first determination circuit that receives a signal for instructing conveyance to the conveyance unit, and a signal that indicates a connection between the measurement jig and the semiconductor device from the sensor, an output from the first determination circuit, and a handler 3. The semiconductor test apparatus according to claim 2, further comprising a monitoring control unit including a second determination circuit that receives the test start signal and instructs the tester to start the test of the semiconductor device. 前記監視制御部の前記第１判定回路は、前記センサから前記測定治具と前記半導体装置との接合を示す信号が入力されないときには、前記ハンドラへコンタクト不良を示す信号を出力することを特徴とする、請求項３に記載の半導体試験装置。   The first determination circuit of the monitoring control unit outputs a signal indicating a contact failure to the handler when a signal indicating bonding between the measurement jig and the semiconductor device is not input from the sensor. The semiconductor test apparatus according to claim 3. 試験対象の半導体装置を測定治具へ搬送し、前記半導体装置を前記測定治具に接続し、半導体装置を試験する半導体試験方法において、
前記半導体装置の前記測定治具への搬送を指示する信号と、前記測定治具と前記半導体装置との接合を示す信号とを監視して、これら信号が揃ったときに前記半導体装置の試験を開始することを特徴とする半導体試験方法。 In a semiconductor test method for transporting a semiconductor device to be tested to a measurement jig, connecting the semiconductor device to the measurement jig, and testing the semiconductor device,
A signal for instructing the conveyance of the semiconductor device to the measurement jig and a signal indicating the bonding between the measurement jig and the semiconductor device are monitored, and the test of the semiconductor device is performed when these signals are obtained. A semiconductor test method characterized by starting.
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