JP2013065876A - Multilayer substrate and manufacturing method of the same - Google Patents
Multilayer substrate and manufacturing method of the same Download PDFInfo
- Publication number
- JP2013065876A JP2013065876A JP2012255910A JP2012255910A JP2013065876A JP 2013065876 A JP2013065876 A JP 2013065876A JP 2012255910 A JP2012255910 A JP 2012255910A JP 2012255910 A JP2012255910 A JP 2012255910A JP 2013065876 A JP2013065876 A JP 2013065876A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- multilayer substrate
- dielectric layer
- pad
- pad layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
Description
本発明は、多層基板及びその製造方法に関し、特に平坦な多層基板及びその製造方法に関する。 The present invention relates to a multilayer substrate and a manufacturing method thereof, and more particularly to a flat multilayer substrate and a manufacturing method thereof.
近年、いかなる電子製品の小型化も必然的な傾向であり、半導体製造工程寸法の不断の小型化に伴い、後段パッケージに関する技術も必然的に小型化の方向へ進む必要がある。従って、近年、集積回路の集積度が不断に向上する時、集積度が高い多層基板を使用してチップ又は素子に対してパッケージをして、高密度システムに組み込むことも必然な傾向である。 In recent years, downsizing of any electronic product has been an inevitable trend, and with the continuous downsizing of the semiconductor manufacturing process dimensions, it is necessary for the technology relating to the subsequent package to inevitably progress toward downsizing. Therefore, in recent years, when the integration degree of an integrated circuit is constantly improved, it is inevitable that a chip or an element is packaged using a multilayer board having a high integration degree and incorporated into a high-density system.
図1を参照すると、従来の技術における多層基板の簡単な概略図である。いわゆる多層基板の表面は、即ち、後続にチップ又は素子とパッケージを行うために用いられる表面であり、多層基板はパッド層102と、表面誘電層104と、はんだマスク層106とを含む。パッド層102の下側はそれと電気的に接続した金属ライン層108である。従来の技術はたいていラミネート法、ビルドアップ法などによって多層基板の数層のライン層と数層の誘電層(未図示)を製造する。しかし、表面誘電層104の厚さはパッド層102、金属ライン層108の厚さに比べてかなり大きくなる。例えば、一般的に従来の多層基板のパッド層102、金属ライン層108の厚さが僅かな約数μmから約数十μmでも、表面誘電層104の厚さは約数十μmから約200μmになる。従って、パッド層102下側に金属ライン層108が存在するために、ラミネート法でも又はビルドアップ法でも多層基板を製造する時は、固定した厚さの誘電層材料で表面誘電層104を製造するため、多層基板の表面にパッド層102を形成する時、必然的に図1に示すように表面の不平坦を生み出すが、上記表面誘電層104のように厚さが約数十μmから約200μmであれば、下側金属ライン層108の厚さは約数μmから約数十μmである。誘電層の厚さは金属層よりずっと厚くて、ラミネート法又はビルドアップ法の工程中で、プロセスパラメータの調整を利用して誘電層を少し変形するようにして、表面の不平坦を補償して適切な範囲に入るようにする。
Referring to FIG. 1, a simplified schematic diagram of a multilayer substrate in the prior art. The surface of the so-called multilayer substrate is the surface used for subsequent packaging with chips or elements, and the multilayer substrate includes a
しかしながら、集積回路の集積度が不断に向上するため、体積縮小と電気的特性の検討に基づいて、パッド層102と、金属ライン層108と、表面誘電層104との厚さも伴って減小する。信号の伝送を維持するための電気的特性から検討すると、パッド層102、金属ライン層108の厚さの減小の幅には制限があるが、表面誘電層104の厚さは大幅に減小することができて、当即に業界では更に厚さが約10μmに達する表面誘電層104の製造を試している。例えば、上記表面誘電層104の厚さは約10μmであり、下側の金属ライン層108の厚さは約数μmから約10μmである。表面誘電層104の厚さと金属ライン層108の厚さとの寸法が近づいて同じくらいになると、誘電層104を変形する上記手段は、表面の不平坦に対しての補償が足らなくなり、必然的に、さらに多層基板の表面の不平坦の問題が目立ってくる。
However, since the integration degree of the integrated circuit is constantly improved, the thickness of the
図2は、従来の技術における、フリップチップ(Flip Chip)工程によってチップに対してパッケージを行うことを例とする簡単な概略図である。従来の技術によって製造した多層基板は、誘電層103と、対応する金属ライン層107-1、107-2と、表面誘電層104と、対応する金属ライン層108-1、108-2、108-3とを備える。且つ多層基板は金属ライン層108-1、108-2、108-3の上にパッド層102-1、102-2、102-3を備える。
FIG. 2 is a simple schematic diagram illustrating an example in which a chip is packaged by a flip chip process in the prior art. A multilayer substrate manufactured according to the prior art includes a
図2に示すように、従来のパッケージ技術はフリップチップ(Flip Chip)実装の技術を主流とするが、フリップチップ実装は、チップ110の表面を下側に向かうようにして、金属バンプ120-1、120-2、120-3を通してチップ表面の接点112-1、112-2、112-3と多層基板のパッド層102-1、102-2、102-3とを結合接続する技術である。また、多層基板パッド層102-1、102-2、102-3とチップ表面の接点112-1、112-2、112-3 (電極)との間は、必然的に一対一にマッチし、且つ極めて正確に結合しなければならない。このフリップチップ実装は、まず前記多層基板を事前にパッケージブロックに固定し、チップの上のバンプ120-1、120-2、120-3 (bump)と多層基板のパッド層102-1、102-2、102-3との位置を合わせた後、また熱圧方式でフリップチップを行う。しかしながら、必然的にチップ表面の接点112-1、112-2、112-3のバンプ120-1、120-2、120-3が全部パッド層102-1、102-2、102-3に合わせられ、且つそれと結合(Bonding)すると、フリップチップが成功したと見える。しかし多層基板の表面は、回路設計の都合で、金属ライン層108-1、108-3の下側は金属ライン層107-1、107-2を備えるが、金属ライン層108-2の下側には対応する金属層がなくて、パッド層102-2高さは他のパッド層102-1、102-3の高さより低くて、上記フリップチップを行う時、バンプ120-2がパッド層102-2とチップ表面の接点112-2とを接続できないことを引き起こす。
As shown in FIG. 2, the conventional packaging technology is mainly flip chip mounting technology. In flip chip mounting, the surface of the
なお、フリップチップだけでなく、他の高密度で多接点なパッケージ、例えば、ボール・グリッド・アレイ(BGA)パッケージ、ランド・グリッド・アレイ(LGA)及びウェハレベルパッケージ(CSP)においても、たとえ一つの金属バンプがパッド層とチップ又は素子の表面の接点とを接続できなかったら、パッケージは失敗になる。従って、多層基板の表面において、チップ110表面又は素子の表面の平坦性の要求は以前よりさらに高い。
Not only flip-chip, but also other high-density and multi-contact packages such as ball grid array (BGA) package, land grid array (LGA) and wafer level package (CSP). If two metal bumps fail to connect the pad layer and chip or device surface contacts, the package fails. Therefore, the flatness requirement of the surface of the
一般なフリップチップでバンプの高さ(bump Height)が100μmであるバンプを使用する場合、参考用の高さの許容誤差値は大略±10μm前後である。しかし、集積回路の集積度が向上するため、単位面積あたりのパッド層密度も向上し、バンプ高さ(bump Height)はさらに縮小して、高さの許容誤差値も当然にさらに小さくなる。従って、一層に多層基板の表面の平坦性(即ち、パッド層と誘電層との共平面性)、又は任意のパッド層自身の平坦性に対しての要求はさらに高くなる。一般に業界で製造する金属ライン層の厚さは概ね数十μmであり、更には数μmほど小さくて、従って多層基板の表面の平坦化が有效でなかったら、フリップチップの良率と信頼度にひどく影響する。 When a bump having a bump height of 100 μm is used in a general flip chip, a reference height tolerance is approximately ± 10 μm. However, since the degree of integration of the integrated circuit is improved, the pad layer density per unit area is also improved, the bump height is further reduced, and the allowable error value of the height is naturally further reduced. Therefore, the demand for the flatness of the surface of the multilayer substrate (that is, the coplanarity between the pad layer and the dielectric layer) or the flatness of any pad layer itself is further increased. In general, the thickness of the metal line layer manufactured in the industry is about several tens of μm, and is about several μm smaller. Therefore, if flattening of the surface of the multilayer substrate is not effective, the flip chip has a good rate and reliability. Badly affected.
従って、表面の平坦な多層基板を製造することができたら、上記フリップチップ又は他の高密度で多接点なパッケージにおいては、パッケージの信頼度を向上することができる。且つ更にバンプ高さ(bump height)を一層縮小することができて、さらに全体パッケージの密度の向上に有利である。 Therefore, if a multilayer substrate with a flat surface can be manufactured, the reliability of the package can be improved in the flip chip or other high-density and multi-contact packages. In addition, the bump height can be further reduced, which is advantageous for improving the density of the entire package.
本発明の主な目的は、パッケージに用する多層基板のパッド層と誘電層の平坦度を改善することができ、パッケージの良率と信頼度を向上して、全体パッケージの密度をさらに向上する多層基板及びその製造方法を提供することを課題とする。 The main object of the present invention is to improve the flatness of the pad layer and the dielectric layer of the multilayer substrate used for the package, improve the package yield and reliability, and further improve the density of the entire package. It is an object to provide a multilayer substrate and a method for manufacturing the same.
本発明の上記目的を達成するために、本発明の多層基板は表面誘電層及び少なくとも一つのパッド層を含む。表面誘電層は多層基板の一つの表層に設けられ、パッド層は表面誘電層に埋め込まれ、表面誘電層とパッド層とは多層基板を形成する。 In order to achieve the above object of the present invention, the multilayer substrate of the present invention includes a surface dielectric layer and at least one pad layer. The surface dielectric layer is provided on one surface layer of the multilayer substrate, the pad layer is embedded in the surface dielectric layer, and the surface dielectric layer and the pad layer form a multilayer substrate.
本発明の多層基板は、パッド層の側面と表面誘電層とが密接に接合し、且つ、パッド層の一つの表面と表面誘電層の表面とは一つの共通面を備えて、パッケージブロックに固定された多層基板のパッド層と表面誘電層の平坦度を良好にする。素子の表面とパッケージするために使用する時には、パッケージの良率と信頼度を向上する。 In the multilayer substrate of the present invention, the side surface of the pad layer and the surface dielectric layer are intimately bonded, and one surface of the pad layer and the surface of the surface dielectric layer have one common surface, and are fixed to the package block. The flatness of the pad layer and the surface dielectric layer of the formed multilayer substrate is improved. When used for packaging with the surface of an element, the package yield rate and reliability are improved.
本発明の上記目的を達成するために、本発明における多層基板の製造方法は平坦なキャリアの表面に少なくとも一つのパッド層を形成するステップと、パッド層を覆う表面誘電層を形成して、パッド層が表面誘電層に埋め込まれるようにするステップと、表面誘電層及びパッド層をキャリアの表面から分離し、表面誘電層とパッド層が平坦な多層基板を形成するステップとを含む。 In order to achieve the above object of the present invention, a method of manufacturing a multilayer substrate according to the present invention includes a step of forming at least one pad layer on the surface of a flat carrier, a surface dielectric layer covering the pad layer, and a pad. Allowing the layer to be embedded in the surface dielectric layer, and separating the surface dielectric layer and the pad layer from the surface of the carrier to form a multilayer substrate in which the surface dielectric layer and the pad layer are flat.
この平坦な多層基板を形成して、素子の表面とパッケージ、即ち、多層基板のパッド層とパッケージ素子の表面との一つの接点に対してパッケージするために使用するが、その中の前記素子はチップで、前記パッケージの型式はフリップチップ実装であることが好ましい。 This flat multilayer substrate is formed and used to package against one contact between the device surface and the package, i.e., the pad layer of the multilayer substrate and the surface of the package device, wherein the device therein is In the chip, the package type is preferably flip-chip mounting.
従来の技術に比べ、本発明は平坦なキャリアの表面を利用して、パッド層及び表面誘電層を形成して、パッド層が表面誘電層に埋め込まれて、一つの共通面を備えるため、本発明の多層基板表面の平坦性を向上する。集積回路の集積度の向上に伴って、バンプピッチ(bump pitch)は必然的に縮小し、バンプ高さ(bump height)も伴って縮小する必要がある。従って本発明の多層基板は後続するフリップチップ実装又は他の高密度で多接点なパッケージの時に、バンプ高さ(bump height)がさらに小さいバンプを使用することができ、同時に本発明の多層基板の表面平坦性のために、パッケージの時の多層基板とチップ又は素子の表面との間の平行距離の一致を確保することができて、パッケージの信頼度を向上し、さらに全体パッケージの密度を一層向上する。 Compared with the prior art, the present invention uses a flat carrier surface to form a pad layer and a surface dielectric layer, and the pad layer is embedded in the surface dielectric layer and has a common surface. The flatness of the multilayer substrate surface of the invention is improved. As the degree of integration of an integrated circuit increases, the bump pitch inevitably decreases, and the bump height needs to decrease. Thus, the multilayer substrate of the present invention can use bumps having a smaller bump height when the flip-chip mounting or other high-density multi-contact package is performed, and at the same time, the multilayer substrate of the present invention can be used. Due to the surface flatness, it is possible to ensure the coincidence of the parallel distance between the multilayer substrate and the surface of the chip or the device at the time of the package, thereby improving the reliability of the package and further increasing the density of the entire package. improves.
図3は、本発明における多層基板の表面の簡単な概略図である。本発明の多層基板は少なくとも一つのパッド層302及び一つの表面誘電層304を含む。且つ、多層基板はさらにはんだマスク層306を含むことができる。パッド層302の下側は多層基板の金属ライン層308である。本発明のパッド層302は表面誘電層304に埋め込まれ、且つパッド層302の側面と表面誘電層304とが密接に接合して、両者の間の付着強度を強める。また、パッド層302の表面と表面誘電層304の表面とは一つの共通面を備え、本発明の多層基板の表面の平坦性を高め、そのため、パッド層302の表面と表面誘電層304の表面との間に段差がない。
FIG. 3 is a simple schematic view of the surface of the multilayer substrate in the present invention. The multilayer substrate of the present invention includes at least one
次いで、図4Aから図4Cは、本発明における表面の平坦な多層基板を製造する方法フローチャートである。先ず、図4Aは、本発明の製造方法において、平坦なキャリア400の表面にまずはんだマスク層401を形成した後に、パッド層402を含む複数のパッド層を形成することを示す。例えば、表面の平坦度がよいシリコンウェハをこのキャリア400として、塗布方式ではんだマスク層401を形成し、エッチング、電鋳又はリトグラフィーなどの方式ではんだマスク層401の表面にパッド層402を形成することができる。図4Bは、パッド層402などを形成した後に、パッド層402などを覆う表面誘電層404を形成して、パッド層402などが表面誘電層404に埋め込まれるようにすることを示す。さらに多層基板の設計の必要によって、表面誘電層404を形成した後、金属ライン層の予定位置で表面誘電層404を開孔することができ、図3のように金属ライン層308、及び更に多くの誘電層と、金属ライン層など(図4Bは、多層基板を製造する部分だけを示す) を形成して、多層基板の内部線路構造を完成する。図4Cは、はんだマスク層401をキャリア400の表面から分離して、上下に反転した後、またパッド層402などの位置ではんだマスク層401を開孔し、又は、はんだマスク層401は、表面誘電層404と埋め込まれたパッド層402等とがキャリア400表面から剥離して、上下に反転した後に、またパッド層402及び表面誘電層404の表面に形成することもできることを示す。それで、はんだマスク層401と、パッド層402などと、表面誘電層404とが本発明の多層基板を構成する。本発明の多層基板をキャリア400の表面から分離する方法は、例えば、犠牲層法または基板表面の付着強度減少法等が好ましい。
4A to 4C are flowcharts of a method for manufacturing a flat substrate having a flat surface according to the present invention. 4A shows that in the manufacturing method of the present invention, a
従来のラミネート方式の技術と違う多層基板の製造方法は、後続するフリップチップ又は他の高密度で多接点なパッケージの信頼度を向上するように、全体パッケージの密度を向上し、多層基板は必然的に相当な平坦度を備える必要があるが、しかしながら、従来の技術はラミネート法、ビルドアップ法を使用して多層基板を製造して、多層基板の表面構造は必然的に下層の金属ライン層の影響を受けて表層に起伏を生成する。しかし、本発明は表面の平坦度がよいキャリア400を利用して、パッド層402を表面誘電層404の内に埋め込んで、平坦な表層を備えた多層基板の表面構造を製造し、ICパッケージの集積度が不断に向上しても、体積の縮小と電気的特性の検討によれば、多層基板の誘電層404の厚さは伴って減らすことになり、本発明によって製造する多層基板はやはり表面の平坦度がよい表面構造を備える。従って、後続するフリップチップ又は他の高密度で多接点なパッケージを行う時、パッケージの良率と信頼度をさらに向上することができる。
Different from conventional laminate technology, the method of manufacturing a multilayer board increases the density of the whole package so that the reliability of the subsequent flip chip or other high-density multi-contact package is improved, and the multilayer board is inevitable. However, in the conventional technique, a multilayer substrate is manufactured using a laminate method or a build-up method, and the surface structure of the multilayer substrate inevitably has a lower metal line layer. Generates undulations on the surface under the influence of However, the present invention uses a
図5を参照すると、本発明における表面の平坦な多層基板を利用して、フリップチップ(Flip Chip)プロセスを行うことを例とする簡単な概略図を図示する。フリップチップはパッド層402と表面誘電層404とを備えた多層基板を表面(はんだマスク層401を備えた面)が上側に向うようにしてパッケージブロックに固定放置する(未図示)。その後、チップ410の表面を下側に向けて、図面に示すようにバンプ420等をパッド層402等の位置に合わせた後、熱圧方式で結合(Bonding)すると、フリップチップを完成することができる。
Referring to FIG. 5, a simple schematic diagram illustrating an example of performing a flip chip process using a flat substrate having a flat surface according to the present invention is shown. In the flip chip, the multilayer substrate including the
本発明の長所は、表面の平坦度がよいキャリア400を利用して多層基板を製造するため、図2に示す従来の技術によって製造する多層基板に比べ、平坦度の高い表面を備え、フリップチップ又は他の型式の高密度で多接点なパッケージ、例えば、ボール・グリッド・アレイ(BGA)パッケージ、ランド・グリッド・アレイ(LGA)及びウェハレベルパッケージ(CSP)においては、集積回路の集積度の向上に従って、バンプ420のピッチ(bump pitch)が必然的に縮小するため、バンプ420の高さ(bump height)もこれに伴って縮小する必要がある。本発明の多層基板を使用すれば、バンプ高さ(bump height)がさらに小さいバンプ420を使用することができ、同時に本発明の多層基板の平坦性のために、パッケージの時の多層基板の表面と素子又はチップ410表面との間の平行距離の一致を確保することができ、パッケージプロセスの時、バンプ420などがあらゆるパッド層402と素子又はチップ表面の電極(接点)412とを旨く接続することを確保して、パッケージの信頼度を向上し、更に全体パッケージの密度を一層向上することができる。
The advantage of the present invention is that the multi-layer substrate is manufactured using the
102、102-1、102-2、102-3、302、402: パッド層
104、304: 表面誘電層
106、306、401: はんだマスク層
103: 誘電層
107-1、107-2、108、108-1、108-2、108-3: 金属ライン層
110、410: チップ
120-1、120-2、120-3: 金属バンプ
112-1、112-2、112-3: 接点
400: キャリア
404: 表面誘電層
308: 金属ライン層
420: バンプ
412: 電極
102, 102-1, 102-2, 102-3, 302, 402:
Claims (8)
平坦なキャリアの表面に少なくとも一つのパッド層を形成するステップと、
前記パッド層を覆う表面誘電層を形成して、前記パッド層が前記表面誘電層に埋め込まれるようにして、前記多層基板を形成するステップと、
前記多層基板を前記キャリアの表面から分離するステップとを含むことを特徴とする多層基板の製造方法。 A method of manufacturing a multilayer substrate,
Forming at least one pad layer on a flat carrier surface;
Forming a surface dielectric layer covering the pad layer, and forming the multilayer substrate such that the pad layer is embedded in the surface dielectric layer;
Separating the multilayer substrate from the surface of the carrier.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012255910A JP2013065876A (en) | 2012-11-22 | 2012-11-22 | Multilayer substrate and manufacturing method of the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012255910A JP2013065876A (en) | 2012-11-22 | 2012-11-22 | Multilayer substrate and manufacturing method of the same |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010515332A Division JP2010532923A (en) | 2007-07-12 | 2007-07-12 | Multilayer substrate and manufacturing method thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013065876A true JP2013065876A (en) | 2013-04-11 |
Family
ID=48189039
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012255910A Pending JP2013065876A (en) | 2012-11-22 | 2012-11-22 | Multilayer substrate and manufacturing method of the same |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2013065876A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015015313A (en) * | 2013-07-03 | 2015-01-22 | 新光電気工業株式会社 | Wiring board and method of manufacturing the same, and semiconductor package |
JP2015211219A (en) * | 2014-04-28 | 2015-11-24 | 旭徳科技股▲ふん▼有限公司 | Substrate structure and manufacturing method thereof |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004063615A (en) * | 2002-07-26 | 2004-02-26 | Nitto Denko Corp | Semiconductor device, manufacturing method thereof and adhesive sheet for manufacturing the same |
JP2004259988A (en) * | 2003-02-26 | 2004-09-16 | Shinko Electric Ind Co Ltd | Capacitor element and its manufacturing method, semiconductor device and substrate therefor |
JP2005327780A (en) * | 2004-05-12 | 2005-11-24 | Nec Corp | Wiring board and semiconductor package using same |
JP2006049819A (en) * | 2004-07-07 | 2006-02-16 | Nec Corp | Wiring substrate for mounting semiconductor, its manufacturing method, and semiconductor package |
JP2007067382A (en) * | 2005-08-03 | 2007-03-15 | Toray Ind Inc | Wiring board forming carrier, wiring board forming substrate, and manufacturing method of wiring board using the same |
JP2007073766A (en) * | 2005-09-07 | 2007-03-22 | Shinko Electric Ind Co Ltd | Multilayer wiring board and its manufacturing method |
JP2007173622A (en) * | 2005-12-22 | 2007-07-05 | Kyocer Slc Technologies Corp | Method for manufacturing wiring board |
-
2012
- 2012-11-22 JP JP2012255910A patent/JP2013065876A/en active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004063615A (en) * | 2002-07-26 | 2004-02-26 | Nitto Denko Corp | Semiconductor device, manufacturing method thereof and adhesive sheet for manufacturing the same |
JP2004259988A (en) * | 2003-02-26 | 2004-09-16 | Shinko Electric Ind Co Ltd | Capacitor element and its manufacturing method, semiconductor device and substrate therefor |
JP2005327780A (en) * | 2004-05-12 | 2005-11-24 | Nec Corp | Wiring board and semiconductor package using same |
JP2006049819A (en) * | 2004-07-07 | 2006-02-16 | Nec Corp | Wiring substrate for mounting semiconductor, its manufacturing method, and semiconductor package |
JP2007067382A (en) * | 2005-08-03 | 2007-03-15 | Toray Ind Inc | Wiring board forming carrier, wiring board forming substrate, and manufacturing method of wiring board using the same |
JP2007073766A (en) * | 2005-09-07 | 2007-03-22 | Shinko Electric Ind Co Ltd | Multilayer wiring board and its manufacturing method |
JP2007173622A (en) * | 2005-12-22 | 2007-07-05 | Kyocer Slc Technologies Corp | Method for manufacturing wiring board |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015015313A (en) * | 2013-07-03 | 2015-01-22 | 新光電気工業株式会社 | Wiring board and method of manufacturing the same, and semiconductor package |
JP2015211219A (en) * | 2014-04-28 | 2015-11-24 | 旭徳科技股▲ふん▼有限公司 | Substrate structure and manufacturing method thereof |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20200176408A1 (en) | Semiconductor package and method for fabricating base for semiconductor package | |
US7652362B2 (en) | Semiconductor package stack with through-via connection | |
KR101706444B1 (en) | Ramp-stack chip package with variable chip spacing | |
CN103871990A (en) | Packaging structure and packaging method | |
KR20140109779A (en) | Package alignment structure and method of forming same | |
KR101440342B1 (en) | Supporting device and method for manufacturing semiconductor package using the same | |
TWI578472B (en) | Package substrate, semiconductor package and method of manufacture | |
JP2013065876A (en) | Multilayer substrate and manufacturing method of the same | |
US8692390B2 (en) | Pyramid bump structure | |
KR20150129348A (en) | Package on package and method for manufacturing the same | |
TWI517354B (en) | Semiconductor package with embedded decoupling capacitors | |
JP2010532923A (en) | Multilayer substrate and manufacturing method thereof | |
TWI360205B (en) | Multi-layer substrate and manufacture method there | |
CN101346038B (en) | Multi-layer substrate and manufacturing method thereof | |
US9355902B2 (en) | Method of fabricating semiconductor apparatus with through-silicon via and method of fabricating stack package including the semiconductor chip | |
KR101440340B1 (en) | Supporting device and method for manufacturing semiconductor package using the same | |
KR101673585B1 (en) | Package on Package and The fabricating method of the same | |
KR101300571B1 (en) | Semiconductor package | |
TWI824817B (en) | Electronic packaging and manufacturing method thereof | |
US20240071881A1 (en) | Semiconductor packaging with reduced standoff height | |
US20220238351A1 (en) | Substrate structure, and fabrication and packaging methods thereof | |
TWI401787B (en) | Method for manufacturing packaging substrate |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130718 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131001 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131227 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140805 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141202 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20141210 |
|
A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20150206 |