JP2013065761A - Manufacturing method and manufacturing apparatus of semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a manufacturing method of a semiconductor device which effectively removes oxide films on surfaces of solder bumps, prevents warpage of a semiconductor element or the like, and improves the connectivity of the solder bumps.SOLUTION: According to one embodiment, solder bumps 3 of a second semiconductor chip 5 are temporarily fixed to metal electrodes 1 of a first semiconductor chip 2 while a space between the first semiconductor chip 2 and the second semiconductor chip 5 is held by spacer protrusions 4. Subsequently, a laminated body, which is temporarily fixed, is heated with an atmosphere of a carboxylic acid gas such as formic acid while a load is applied to the laminated body. Then, the solder bumps 3 are joined with each other while the oxide films on the surfaces of the solder bumps 3 are reduced and removed.

Description

本発明の実施形態は、半導体装置の製造方法、および半導体装置の製造装置に関する。   FIELD Embodiments described herein relate generally to a semiconductor device manufacturing method and a semiconductor device manufacturing apparatus.

近年、半導体チップの多ピン化、ファインピッチ化、および信号速度の高速化に対応するために、配線・接続長が短い実装方式として、フリップチップ接続を適用した半導体装置が使用されている。半導体チップ間の接続や半導体チップとシリコンインターポーザとの接続等にフリップチップ接続を適用する場合、上下のチップ(半導体チップやシリコンインターポーザ)の少なくとも一方の電極パッド上にはんだバンプを形成し、上下両方のはんだバンプ、または一方のはんだバンプと他方の電極パッドとを対向するように位置合せして積層した後、はんだバンプを加熱・溶融して接続する(例えば、特許文献1参照。)。   2. Description of the Related Art In recent years, semiconductor devices to which flip chip connection is applied have been used as a mounting method with a short wiring / connection length in order to cope with an increase in the number of pins of a semiconductor chip, a fine pitch, and an increase in signal speed. When flip chip connection is applied to the connection between semiconductor chips or between a semiconductor chip and a silicon interposer, solder bumps are formed on at least one electrode pad of the upper and lower chips (semiconductor chip and silicon interposer). These solder bumps, or one solder bump and the other electrode pad are aligned and laminated so as to face each other, and then the solder bump is heated and melted to be connected (see, for example, Patent Document 1).

しかし、このような方法では、はんだバンプの表面に酸化膜が存在するため、はんだ接続部の信頼性が悪い。したがって、はんだバンプ表面の酸化膜を除去するために、フラックス剤をはんだバンプの表面に塗布する方法が行われている。この方法では、フラックス剤を塗布した後、はんだバンプと電極パッド等を位置合せして半導体チップを積層し、リフロー炉ではんだバンプを加熱・溶融させて接続し、しかる後フラックス剤を洗浄して除去している。   However, in such a method, since the oxide film exists on the surface of the solder bump, the reliability of the solder connection portion is poor. Therefore, in order to remove the oxide film on the surface of the solder bump, a method of applying a flux agent to the surface of the solder bump has been performed. In this method, after the flux agent is applied, the semiconductor bumps are stacked by aligning the solder bumps and electrode pads, and the solder bumps are heated and melted in a reflow furnace and connected, and then the flux agent is washed. It has been removed.

しかし、はんだバンプの微小化や配設ピッチの微細化等に伴って、フラックス剤を完全に洗浄し除去することが困難になってきている。そのため、前記方法では、フラックス剤の残渣やフラックス洗浄剤の残渣が問題になっている。すなわち、フラックス剤等の残渣が、はんだ接続部の保護やチップ保護を目的とするアンダーフィル樹脂の充填の際に影響を与え、ボイドの発生やボイドに起因する剥離不良、接続不良(オープン不良)に繋がるという問題があった。   However, along with the miniaturization of solder bumps and the disposition pitch, it has become difficult to completely clean and remove the flux agent. Therefore, in the above method, the residue of the flux agent and the residue of the flux cleaning agent are problematic. In other words, residues such as flux agents affect the filling of the underfill resin for the purpose of protecting the solder joints and protecting the chip, generating voids, peeling defects due to voids, and poor connections (open defects). There was a problem of being connected to.

そこで、還元性を有するカルボン酸ではんだバンプ表面の酸化膜を還元して除去しながら、はんだバンプを加熱・溶融して接続する方法が提案されている(例えば、特許文献2参照。)。   Therefore, a method has been proposed in which the solder bump is heated and melted and connected while reducing and removing the oxide film on the surface of the solder bump with a reducing carboxylic acid (see, for example, Patent Document 2).

しかしながら、この方法では、はんだバンプを溶融する際の加熱によって、上層に配置された半導体チップに中央部が浮き上がるような変形(反り)が発生し、はんだバンプが未接続になるという問題があった。
なお、特許文献1に記載されたフリップチップ接続構造では、はんだバンプの溶融時にチップが傾くことなく一定の高さで実装されるように、はんだバンプと干渉しない位置にスペーサが設けられているが、このような構造においても、上層の半導体チップの反りにより、はんだバンプの接続不良が発生するおそれがあった。
However, in this method, there is a problem in that the solder bumps are not connected due to the deformation (warping) of the central portion of the semiconductor chip disposed in the upper layer due to heating when melting the solder bumps. .
In the flip chip connection structure described in Patent Document 1, a spacer is provided at a position that does not interfere with the solder bump so that the chip is mounted at a certain height without tilting when the solder bump is melted. Even in such a structure, there is a possibility that poor connection of the solder bumps may occur due to warpage of the upper semiconductor chip.

実開平4−127649号公報Japanese Utility Model Publication No. 4-127649 特開2001−244283号公報JP 2001-244283 A

本発明の目的は、はんだバンプ表面の酸化膜を良好に除去しつつ、半導体素子の反り等を防止し、はんだバンプの接続性向上を可能にした半導体装置の製造方法を提供することにある。   An object of the present invention is to provide a method for manufacturing a semiconductor device that can prevent warping of a semiconductor element and improve the solder bump connectivity while satisfactorily removing an oxide film on the surface of a solder bump.

実施形態の半導体装置の製造方法は、一方の主面に第1のバンプ電極を有する第1の半導体素子と、一方の主面に第2のバンプ電極とスペーサ突起とを有する第2の半導体素子とからなり、前記第1のバンプ電極と前記第2のバンプ電極の少なくとも一方がはんだバンプである1対の半導体素子を用意する工程と、前記第1の半導体素子と前記第2の半導体素子とを、前記第1のバンプ電極が設けられた主面と前記第2のバンプ電極が設けられた主面とが対向するように積層し、前記第1のバンプ電極と前記第2のバンプ電極とを位置合せして仮固定する仮固定工程と、前記バンプ電極同士を仮固定した前記第1の半導体素子と前記第2の半導体素子との積層体を、加熱炉内に配置し、前記スペーサ突起により前記第1の半導体素子と前記第2の半導体素子との間の隙間を保持しつつ、前記バンプ電極同士を圧接するように前記積層体に荷重を負荷する工程と、前記荷重の負荷を継続しながら前記加熱炉内にカルボン酸ガスを導入し、該カルボン酸ガスの雰囲気で、前記加熱炉内の温度を、前記第1のバンプ電極と前記第2のバンプ電極の少なくとも一方であるはんだバンプの融点以上の温度に加熱・保持して、前記第1のバンプ電極と前記第2のバンプ電極とを接合するバンプ電極接合工程とを備えることを特徴とする。   The method of manufacturing a semiconductor device according to the embodiment includes a first semiconductor element having a first bump electrode on one main surface, and a second semiconductor element having a second bump electrode and a spacer protrusion on one main surface. A pair of semiconductor elements in which at least one of the first bump electrode and the second bump electrode is a solder bump, and the first semiconductor element and the second semiconductor element, Are stacked such that the main surface provided with the first bump electrode and the main surface provided with the second bump electrode are opposed to each other, and the first bump electrode and the second bump electrode A stack of the first semiconductor element and the second semiconductor element in which the bump electrodes are temporarily fixed, and a spacer protrusion. And the first semiconductor element and the first semiconductor element. A step of applying a load to the laminated body so as to press-contact the bump electrodes while maintaining a gap between the semiconductor element and a carboxylic acid gas in the heating furnace while continuing the load application. And introducing and heating and maintaining the temperature in the heating furnace at a temperature equal to or higher than the melting point of the solder bump which is at least one of the first bump electrode and the second bump electrode in the atmosphere of the carboxylic acid gas. And a bump electrode bonding step for bonding the first bump electrode and the second bump electrode.

また、実施形態の半導体装置の製造方法は、一方の主面に下層バンプ電極を有する下層半導体素子と、両方の主面に第1の中間バンプ電極と第2の中間バンプ電極とをそれぞれ有し、前記第1の中間バンプ電極と前記第2の中間バンプ電極とが貫通ビアを介して接続された中間半導体素子の1個または2個以上と、一方の主面に上層バンプ電極を有する上層半導体素子とからなり、この順で積層された場合、対向する半導体素子のどちらかがスペーサ突起を有するように構成され、かつ対向するバンプ電極の少なくとも一方がはんだバンプとなるように構成された1組の半導体素子を用意する工程と、前記下層半導体素子、前記中間半導体素子および前記上層半導体素子を、対向する半導体素子間にどちらかの半導体素子に設けられた前記スペーサ突起が挟み込まれるように積層し、対向するバンプ電極同士を位置合せして仮固定する仮固定工程と、前記バンプ電極同士を仮固定した多層積層体を、加熱炉内に配置し、前記スペーサ突起により各半導体素子間の隙間を保持しつつ、対向するバンプ電極同士を圧接するように前記多層積層体に荷重を負荷する工程と、前記荷重の負荷を継続しながら、前記加熱炉内にカルボン酸ガスを導入し、該カルボン酸ガスの雰囲気で、前記加熱炉内の温度を前記はんだバンプの融点以上の温度に加熱・保持して、対向する前記バンプ電極同士を接合するバンプ電極接合工程とを備えることを特徴とする。   In addition, the method of manufacturing a semiconductor device according to the embodiment includes a lower layer semiconductor element having a lower layer bump electrode on one main surface, and a first intermediate bump electrode and a second intermediate bump electrode on both main surfaces. One or two or more intermediate semiconductor elements in which the first intermediate bump electrode and the second intermediate bump electrode are connected through a through via, and an upper layer semiconductor having an upper layer bump electrode on one main surface When the semiconductor devices are stacked in this order, one of the opposing semiconductor elements is configured to have a spacer protrusion, and at least one of the opposing bump electrodes is a solder bump. And the lower layer semiconductor element, the intermediate semiconductor element, and the upper layer semiconductor element are arranged on either of the semiconductor elements between the opposing semiconductor elements. -Laminate so that the protrusions are sandwiched, temporarily fix the bump electrodes facing each other, and temporarily fix the multi-layer laminate in which the bump electrodes are temporarily fixed in a heating furnace, A process of applying a load to the multilayer stack so as to press-contact the bump electrodes facing each other while maintaining a gap between the semiconductor elements by the spacer protrusion, and while continuing to load the load, in the heating furnace Bump electrode bonding step of introducing a carboxylic acid gas and heating and holding the temperature in the heating furnace to a temperature equal to or higher than the melting point of the solder bump in the atmosphere of the carboxylic acid gas to bond the opposing bump electrodes together It is characterized by providing.

前記仮固定工程において、前記スペーサ突起を、該スペーサ突起が設けられた半導体素子と対向する半導体素子の主面に接着することができる。また、前記積層体または前記多層積層体に負荷する前記荷重の大きさは、前記バンプ電極接合工程において、前記第1の半導体素子と前記第2の半導体素子のうちで上方に配置された半導体素子、あるいは上層半導体素子の反りを防止し、かつ各半導体素子間に前記スペーサ突起の高さ分の隙間が保持されるように調整することが好ましい。   In the temporary fixing step, the spacer protrusion can be bonded to the main surface of the semiconductor element facing the semiconductor element provided with the spacer protrusion. Further, the magnitude of the load applied to the stacked body or the multilayer stacked body is a semiconductor element disposed above the first semiconductor element and the second semiconductor element in the bump electrode bonding step. Alternatively, it is preferable to adjust so as to prevent warpage of the upper-layer semiconductor element and to maintain a gap corresponding to the height of the spacer protrusion between the semiconductor elements.

実施形態の半導体素子接続体の製造装置は、少なくとも一方の主面にバンプ電極を有する複数個の半導体素子を、対向する前記バンプ電極の少なくとも一方をはんだバンプとし、各半導体素子の対向するバンプ電極を位置合わせして仮固定し、かつ対向する半導体素子間にどちらかの半導体素子の主面に設けられたスペーサ突起が挟み込まれるように積層してなる積層体の、前記対向するバンプ電極同士を接合して、半導体素子接続体を製造する装置であり、前記積層体を収容する加熱炉と、前記積層体に荷重を負荷する荷重負荷機構と、前記加熱炉内を排気して減圧雰囲気にする排気機構と、前記加熱炉内にカルボン酸ガスを導入するカルボン酸ガス導入機構と、前記加熱炉内の温度を所定の温度に加熱・保持する加熱機構とを備えることを特徴とする。   An apparatus for manufacturing a semiconductor element connection body according to an embodiment includes a plurality of semiconductor elements having bump electrodes on at least one main surface, and at least one of the opposing bump electrodes is a solder bump, and the opposing bump electrodes of each semiconductor element Are aligned and temporarily fixed, and the opposing bump electrodes of the laminated body formed by laminating the spacer protrusions provided on the main surface of one of the semiconductor elements between the opposing semiconductor elements It is an apparatus for manufacturing a semiconductor element connection body by joining, a heating furnace that accommodates the stacked body, a load loading mechanism that applies a load to the stacked body, and exhausting the inside of the heating furnace to form a reduced pressure atmosphere An exhaust mechanism, a carboxylic acid gas introduction mechanism for introducing a carboxylic acid gas into the heating furnace, and a heating mechanism for heating and maintaining the temperature in the heating furnace at a predetermined temperature. And features.

第1の実施形態による半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device by 1st Embodiment. 第2の実施形態による半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device by 2nd Embodiment. 第2の実施形態による半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device by 2nd Embodiment.

以下、図面を参照して、実施形態を詳細に説明する。   Hereinafter, embodiments will be described in detail with reference to the drawings.

<第1の実施形態>
図1は、第1の実施形態による半導体装置の製造工程を示す断面図である。第1の実施形態による半導体装置の製造方法は、(1−1)1対の半導体素子を用意する準備工程と、(2−1)バンプ電極の仮固定工程と、(3−1)積層体に荷重を負荷する荷重負荷工程と、(4−1)バンプ電極の接合工程とを有する。以下、各工程について説明する。
<First Embodiment>
FIG. 1 is a cross-sectional view showing a manufacturing process of the semiconductor device according to the first embodiment. The manufacturing method of the semiconductor device according to the first embodiment includes (1-1) a preparation step of preparing a pair of semiconductor elements, (2-1) a temporary fixing step of bump electrodes, and (3-1) a laminate. And (4-1) a bump electrode joining step. Hereinafter, each step will be described.

(1−1)準備工程
図1(a)に示すように、一方の主面(図では上面)に第1のバンプ電極である金属電極(例えば、Au電極)1を有する第1の半導体素子である半導体チップ2と、一方の主面(図では下面)に第2のバンプ電極であるはんだバンプ3を有し、かつ同じ主面のはんだバンプ3の形成領域を除く領域(以下、非形成領域と示す。)に、非導電性材料から成る複数個のスペーサ突起4を有する第2の半導体素子である半導体チップ5とを用意する。なお、第1の半導体チップ2と第2の半導体チップ5とを積層した積層体において、第1の半導体チップ2は下層に配置され、第2の半導体チップ5はその上に配置されるものとする。
(1-1) Preparatory Step As shown in FIG. 1A, a first semiconductor element having a metal electrode (for example, an Au electrode) 1 that is a first bump electrode on one main surface (the upper surface in the figure). A semiconductor chip 2 and a solder bump 3 as a second bump electrode on one main surface (the lower surface in the figure), and a region excluding the formation region of the solder bump 3 on the same main surface (hereinafter, non-formed) A semiconductor chip 5 which is a second semiconductor element having a plurality of spacer protrusions 4 made of a non-conductive material is prepared. In the laminated body in which the first semiconductor chip 2 and the second semiconductor chip 5 are stacked, the first semiconductor chip 2 is disposed in the lower layer, and the second semiconductor chip 5 is disposed thereon. To do.

第1の半導体チップ2および第2の半導体チップ5は、例えば、シリコン(Si)チップ等であるが、少なくとも一方がシリコン(Si)インターポーザであってもよい。すなわち、第1の半導体素子と第2の半導体素子の組合せは、前記した半導体チップと半導体チップとの組合せの他に、Siインターポーザと半導体チップとの組合せ、半導体チップとSiインターポーザとの組合せ等があり、特に限定されるものではない。   The first semiconductor chip 2 and the second semiconductor chip 5 are, for example, silicon (Si) chips, but at least one of them may be a silicon (Si) interposer. That is, the combination of the first semiconductor element and the second semiconductor element includes, in addition to the combination of the semiconductor chip and the semiconductor chip described above, a combination of a Si interposer and a semiconductor chip, a combination of a semiconductor chip and a Si interposer, and the like. There is no particular limitation.

バンプ電極とは、2つの半導体素子を電気的および機械的に接続する接続部を形成する電極をいう。第1のバンプ電極および第2のバンプ電極は、第1の半導体チップ2および第2の半導体チップ5の一方の主面の所定の領域内に、例えばマトリクス状に配列されている。
第1の実施形態では、第1の半導体チップ2に設けられた第1のバンプ電極が平坦なパッド形状の金属電極1(例えばAu電極)であり、第2の半導体チップ5に設けられた第2のバンプ電極が突起形状のはんだバンプ3である例を記載したが、第1のバンプ電極と第2のバンプ電極の組合せは、はんだバンプ/はんだバンプ、または、はんだバンプ/Au電極の組合せでもよい。すなわち、第1のバンプ電極と第2のバンプ電極の少なくとも一方が、はんだバンプであればよい。
The bump electrode refers to an electrode that forms a connection part for electrically and mechanically connecting two semiconductor elements. The first bump electrode and the second bump electrode are arranged, for example, in a matrix in a predetermined region on one main surface of the first semiconductor chip 2 and the second semiconductor chip 5.
In the first embodiment, the first bump electrode provided on the first semiconductor chip 2 is a flat pad-shaped metal electrode 1 (for example, an Au electrode), and the first bump electrode provided on the second semiconductor chip 5 is used. Although the example in which the bump electrode 2 is the protruding solder bump 3 has been described, the combination of the first bump electrode and the second bump electrode may be a combination of a solder bump / solder bump or a solder bump / Au electrode. Good. That is, at least one of the first bump electrode and the second bump electrode may be a solder bump.

はんだバンプ3の構成材料としては、例えば、Sn−Ag系はんだ合金、Sn−Cu系はんだ合金、Sn−Ag−Cu系はんだ合金、Sn−Bi系はんだ合金、Sn−In系はんだ合金等の鉛フリーはんだ合金、あるいはSn−Pb系はんだ合金が用いられる。すなわち、はんだバンプ3は、鉛を実質的に含まない鉛フリーはんだ、および鉛はんだのいずれから構成されたものでもよい。   Examples of the constituent material of the solder bump 3 include lead such as Sn—Ag solder alloy, Sn—Cu solder alloy, Sn—Ag—Cu solder alloy, Sn—Bi solder alloy, Sn—In solder alloy, etc. A free solder alloy or a Sn—Pb solder alloy is used. That is, the solder bump 3 may be composed of either a lead-free solder that does not substantially contain lead or a lead solder.

はんだバンプ3は、電極パッド(図示を省略。)上にバリアメタル層(図示を省略。)を介して形成される。例えば、メッキ法を用いて、あるいははんだ合金からなる微小ボールを用いて形成することができる。形成直後のはんだバンプ3の表面には酸化膜が存在していないが、時間を経るに従ってはんだバンプ3の表面が酸化され、酸化膜が形成される。   The solder bump 3 is formed on an electrode pad (not shown) via a barrier metal layer (not shown). For example, it can be formed by using a plating method or by using fine balls made of a solder alloy. Although an oxide film does not exist on the surface of the solder bump 3 immediately after the formation, the surface of the solder bump 3 is oxidized as time passes, and an oxide film is formed.

スペーサ突起4は、第2の半導体チップ5の下面のはんだバンプ3の非形成領域に設けられており、後述する仮固定工程以降の工程で、半導体チップ間の隙間(ギャップ)を、設定された接続高さ(はんだバンプ3と金属電極1とからなるバンプ接続体の設定高さ)に保つ働きをする。すなわち、仮固定工程以降の工程で、スペーサ突起4によって、第1の半導体チップ2と第2の半導体チップ5との間の隙間が保持されるため、はんだバンプ3の潰れやそれに伴う接続不良(ショート等)の発生を抑制することができる。   The spacer protrusion 4 is provided in a non-formation region of the solder bump 3 on the lower surface of the second semiconductor chip 5, and a gap (gap) between the semiconductor chips is set in a process after the temporary fixing process described later. It functions to maintain the connection height (the set height of the bump connection body composed of the solder bump 3 and the metal electrode 1). That is, in the process after the temporary fixing process, the gap between the first semiconductor chip 2 and the second semiconductor chip 5 is held by the spacer protrusion 4, so that the solder bump 3 is crushed and connection failure ( Occurrence of short circuit) can be suppressed.

スペーサ突起4は、はんだの溶融温度では軟化しない材料で構成することが好ましい。例えば、ポリイミド樹脂、フェノール樹脂、エポキシ樹脂、BCB(ベンゾシクロブテン)樹脂、アクリル樹脂のような熱硬化性樹脂材料を使用し、リソグラフィ技術を適用し、あるいはディスペンサによる塗布技術を適用して、スペーサ突起4を形成することができる。   The spacer protrusion 4 is preferably made of a material that does not soften at the melting temperature of the solder. For example, using a thermosetting resin material such as a polyimide resin, a phenol resin, an epoxy resin, a BCB (benzocyclobutene) resin, an acrylic resin, applying a lithography technique, or applying a coating technique using a dispenser, a spacer The protrusion 4 can be formed.

また、スペーサ突起4は、感光性で熱硬化性を有する樹脂(例えば、感光剤を含有する熱硬化性樹脂/感光性接着性樹脂等)を用いて形成することができる。このような感光性で熱硬化性を有する樹脂により形成されたスペーサ突起4は、形成段階において紫外線等の照射により硬化しているため、半導体チップ間の隙間を保持するためのストッパとして機能させることができる。さらに、このような樹脂からなるスペーサ突起4は、仮固定工程以降の加熱時には熱硬化し、対向する半導体チップの主面と接着する結果、後述する荷重の負荷と相まって、はんだバンプ接合工程での第2の半導体チップ5の反りをよりいっそう抑制し、はんだバンプ3の接続不良等を防止することができるという利点がある。   The spacer protrusion 4 can be formed using a photosensitive and thermosetting resin (for example, a thermosetting resin containing a photosensitizer / photosensitive adhesive resin). Since the spacer protrusion 4 formed of such photosensitive and thermosetting resin is cured by irradiation with ultraviolet rays or the like in the formation stage, it functions as a stopper for holding a gap between the semiconductor chips. Can do. Furthermore, the spacer protrusion 4 made of such resin is thermally cured during heating after the temporary fixing step and bonded to the main surface of the opposing semiconductor chip. As a result, in combination with the load of the load described later, the solder bump bonding step There is an advantage that warpage of the second semiconductor chip 5 can be further suppressed and poor connection of the solder bumps 3 can be prevented.

スペーサ突起4の数および配置位置は、同じ面に設けられているはんだバンプ3の数および配列パターンにより異なるが、例えば、はんだバンプ3の配列が、チップサイズを長辺方向に5等分して、両端部を除いた各領域にそれぞれ4個のはんだバンプを均等に配置した構造では、はんだバンプ3の数に対して1倍(同数)〜4倍の数のスペーサ突起4を、はんだバンプ3を取り囲むように配置することが好ましい。   The number and arrangement position of the spacer protrusions 4 vary depending on the number and arrangement pattern of the solder bumps 3 provided on the same surface. For example, the arrangement of the solder bumps 3 divides the chip size into five equal parts in the long side direction. In the structure in which four solder bumps are uniformly arranged in each region excluding both ends, the number of the spacer protrusions 4 is 1 to 4 times the number of the solder bumps 3. It is preferable to arrange so as to surround.

(2−1)バンプ電極の仮固定工程
図1(b)に示すように、金属電極1が設けられた面を上向きにして下層に配置された第1の半導体チップ2の上に、第2の半導体チップ5を、はんだバンプ3とスペーサ突起4が形成された面が下向きになるように積層して配置する。そして、第1の半導体チップ2の金属電極1と第2の半導体チップ5のはんだバンプ3とを、位置合せした後、スペーサ突起4により第1の半導体チップ2と第2の半導体チップ5との間の隙間を保持しつつ、はんだバンプ3と金属電極1とを仮固定する。
(2-1) Bump Electrode Temporary Fixing Step As shown in FIG. 1B, the second electrode is placed on the first semiconductor chip 2 disposed in the lower layer with the surface on which the metal electrode 1 is provided facing upward. The semiconductor chips 5 are stacked and disposed so that the surface on which the solder bumps 3 and the spacer protrusions 4 are formed faces downward. Then, after aligning the metal electrodes 1 of the first semiconductor chip 2 and the solder bumps 3 of the second semiconductor chip 5, the spacer protrusion 4 allows the first semiconductor chip 2 and the second semiconductor chip 5 to be aligned. The solder bump 3 and the metal electrode 1 are temporarily fixed while maintaining a gap therebetween.

仮固定では、次工程に投入する際に、上下の半導体チップが外れない程度の接続強度が得られればよい。はんだバンプ3と金属電極1との仮固定には、超音波フリップチップボンダによる室温下での超音波等の印加、パルスヒータ加熱型フリップチップボンダによるはんだの融点付近の温度の印加等の方法が適用される。   In the temporary fixing, it is only necessary to obtain a connection strength enough to prevent the upper and lower semiconductor chips from being removed when the next step is performed. For temporarily fixing the solder bump 3 and the metal electrode 1, there are methods such as application of ultrasonic waves at room temperature using an ultrasonic flip chip bonder, application of a temperature near the melting point of the solder using a pulse heater heating type flip chip bonder, and the like. Applied.

なお、この仮固定は、はんだバンプ3の表面に酸化膜が存在している状態で実施されるため、はんだバンプ3と金属電極1との接触界面に酸化膜が噛み込まれた状態となる。しかし、仮固定の状態では、はんだバンプ3と金属電極1との界面の一部に隙間が存在しているため、後述する表面酸化膜の除去およびバンプ電極の接合では、このような界面の隙間を利用し、はんだバンプの表面に存在する酸化膜が、接触界面に噛み込まれた酸化膜を含めて全てカルボン酸ガスで還元され除去される。   The temporary fixing is performed in a state where an oxide film is present on the surface of the solder bump 3, so that the oxide film is bitten at the contact interface between the solder bump 3 and the metal electrode 1. However, since there is a gap at a part of the interface between the solder bump 3 and the metal electrode 1 in the temporarily fixed state, such a gap at the interface is used for removing the surface oxide film and bonding the bump electrode, which will be described later. The oxide film present on the surface of the solder bump is all reduced and removed with the carboxylic acid gas, including the oxide film bitten at the contact interface.

また、このような仮固定工程において、第2の半導体チップ5に設けられたスペーサ突起4は、第1の半導体チップ2と第2の半導体チップ5との間の隙間を保持するストッパとして機能するが、前記したように、スペーサ突起4を感光性で熱硬化性を有する樹脂等により形成した場合は、スペーサ突起4が対向する第1の半導体チップ2の上面に接着する。その結果、半導体チップ間の隙間がさらに安定的に保持される。   In such a temporary fixing step, the spacer protrusion 4 provided on the second semiconductor chip 5 functions as a stopper that holds a gap between the first semiconductor chip 2 and the second semiconductor chip 5. However, as described above, when the spacer protrusion 4 is formed of a photosensitive and thermosetting resin, the spacer protrusion 4 is bonded to the upper surface of the first semiconductor chip 2 facing the spacer protrusion 4. As a result, the gap between the semiconductor chips is more stably maintained.

(3−1)荷重負荷工程および(4−1)バンプ電極の接合工程
図1(c)に示すように、はんだバンプ3と金属電極1とが仮固定された第1の半導体チップ2と第2の半導体チップ5との積層体を、以下に示す製造装置に投入し、荷重を負荷しながらカルボン酸ガス雰囲気で加熱する。そして、はんだバンプ3表面の酸化膜を還元して除去するとともに、はんだバンプ3と金属電極1とを接合して、半導体装置(半導体素子接続体)を製造する。
(3-1) Load Loading Step and (4-1) Bump Electrode Joining Step As shown in FIG. 1 (c), the first semiconductor chip 2 and the first semiconductor chip 2 on which the solder bump 3 and the metal electrode 1 are temporarily fixed. The laminated body with the semiconductor chip 5 of 2 is put into a manufacturing apparatus shown below, and heated in a carboxylic acid gas atmosphere while applying a load. Then, the oxide film on the surface of the solder bump 3 is reduced and removed, and the solder bump 3 and the metal electrode 1 are joined to manufacture a semiconductor device (semiconductor element connection body).

実施形態の製造装置は、前記積層体を収容する加熱炉6と、収容された前記積層体に荷重を負荷する荷重負荷機構7と、加熱炉6内を排気して減圧雰囲気とする排気機構8と、加熱炉6内にカルボン酸ガスを導入するカルボン酸ガス導入機構9と、加熱炉6内の温度を所定の温度に加熱・保持する加熱機構10とを備えている。   The manufacturing apparatus according to the embodiment includes a heating furnace 6 that houses the laminate, a load load mechanism 7 that applies a load to the accommodated laminate, and an exhaust mechanism 8 that exhausts the inside of the heating furnace 6 to form a reduced-pressure atmosphere. And a carboxylic acid gas introduction mechanism 9 for introducing a carboxylic acid gas into the heating furnace 6 and a heating mechanism 10 for heating and maintaining the temperature in the heating furnace 6 at a predetermined temperature.

ここで、荷重負荷機構7は、積層体の上層の半導体チップである第2の半導体チップ5の上面全体に、垂直方向に均一に荷重をかけることができる機構であれば、特に限定されない。例えば、所定の重さの錘を載せる方法や、プレス装置により垂直方向に加圧する方法がある。また、排気機構8としては、真空ポンプのような吸引減圧機構が挙げられる。さらに、加熱機構10は、加熱炉6内の温度を所定の温度に加熱し、その温度を所定の時間保持することができる機構であれば、特に限定されないが、昇温速度や加熱温度の調整が簡単であることから、電熱ヒータのような電気的加熱機構が好ましい。   Here, the load loading mechanism 7 is not particularly limited as long as the load can be uniformly applied to the entire upper surface of the second semiconductor chip 5 that is the upper semiconductor chip of the stacked body in the vertical direction. For example, there are a method of placing a weight having a predetermined weight and a method of pressing in a vertical direction by a press device. The exhaust mechanism 8 may be a suction pressure reducing mechanism such as a vacuum pump. Furthermore, the heating mechanism 10 is not particularly limited as long as it can heat the temperature in the heating furnace 6 to a predetermined temperature and can hold the temperature for a predetermined time. Therefore, an electric heating mechanism such as an electric heater is preferable.

荷重負荷工程およびバンプ電極の接合工程は、このような製造装置を使用し、以下に示すようにして行う。
すなわち、第1の半導体チップ2と第2の半導体チップ5との積層体を、加熱炉6内の電熱ヒータ等の加熱機構10が内蔵された基盤(ヒータ盤)10a上に配置した後、荷重負荷機構7により、積層体の上層の第2の半導体チップ5の上面全体に均一に荷重を負荷する。荷重の負荷により、仮固定された第2の半導体チップ5のはんだバンプ3と第1の半導体チップ2の金属電極1とは圧接されるが、第2の半導体チップ5に設けられたスペーサ突起4により、第1の半導体チップ2と第2の半導体チップ5との間の隙間は、それ以上減少することなく保持される。そして、このようにスペーサ突起4により半導体チップ間の隙間が保持された状態で、はんだバンプ3の接合までの工程がなされる。
The load loading process and the bump electrode bonding process are performed as follows using such a manufacturing apparatus.
That is, after the laminated body of the first semiconductor chip 2 and the second semiconductor chip 5 is placed on the base (heater panel) 10a in which the heating mechanism 10 such as an electric heater in the heating furnace 6 is built, The load mechanism 7 uniformly applies a load to the entire upper surface of the second semiconductor chip 5 in the upper layer of the stacked body. The solder bump 3 of the second semiconductor chip 5 temporarily fixed and the metal electrode 1 of the first semiconductor chip 2 are pressed into contact with each other by the load, but the spacer protrusion 4 provided on the second semiconductor chip 5. As a result, the gap between the first semiconductor chip 2 and the second semiconductor chip 5 is maintained without further reduction. Then, in the state where the gaps between the semiconductor chips are held by the spacer protrusions 4 in this way, the process up to the joining of the solder bumps 3 is performed.

なお、負荷される荷重の大きさは、第2の半導体チップ5の浮き上がり(反り)を防止し、かつ半導体チップ間にスペーサ突起4の高さ分の隙間が維持されるように調整することが好ましい。具体的には、第2の半導体チップ5の上面全体が、9.8kPa〜49.0kPaの圧力で加圧されるように荷重を負荷することが好ましい。   The magnitude of the applied load can be adjusted so as to prevent the second semiconductor chip 5 from being lifted (warped) and to maintain a gap corresponding to the height of the spacer protrusion 4 between the semiconductor chips. preferable. Specifically, it is preferable to apply a load so that the entire upper surface of the second semiconductor chip 5 is pressurized with a pressure of 9.8 kPa to 49.0 kPa.

次いで、前記積層体への荷重の負荷を続けながら、加熱炉6内の空気を真空ポンプ等の排気機構8により排気して、加熱炉6内を減圧状態とする。加熱炉6内に残留する酸素ははんだバンプ3を酸化させるため、加熱炉6内を1×10Pa以下、特に5Pa程度の減圧状態まで排気することが好ましい。 Next, while continuing to apply a load to the laminated body, the air in the heating furnace 6 is exhausted by the exhaust mechanism 8 such as a vacuum pump, so that the inside of the heating furnace 6 is in a reduced pressure state. Since oxygen remaining in the heating furnace 6 oxidizes the solder bumps 3, it is preferable to exhaust the inside of the heating furnace 6 to a reduced pressure of 1 × 10 3 Pa or less, particularly about 5 Pa.

次に、このような減圧状態の加熱炉6内に、カルボン酸ガス導入機構9を用いてカルボン酸ガスを導入し、充填させる。カルボン酸ガスは、はんだバンプ3の表面に存在する酸化膜を還元して除去するものである。酸化膜の還元剤として用いるカルボン酸は特に限定されるものではなく、例えば、ギ酸、酢酸、アクリル酸、プロピオン酸、シュウ酸、コハク酸、マロン酸のような、脂肪族の1価または2価の低級カルボン酸が挙げられる。それ自体のコストやガス化のためのコストが低く、また酸化膜の還元作用に優れることから、ギ酸を使用することが好ましい。   Next, the carboxylic acid gas is introduced into the heating furnace 6 in such a reduced pressure state using the carboxylic acid gas introduction mechanism 9 and filled. The carboxylic acid gas reduces and removes the oxide film present on the surface of the solder bump 3. The carboxylic acid used as the reducing agent for the oxide film is not particularly limited, and examples thereof include aliphatic monovalent or divalent aliphatic acids such as formic acid, acetic acid, acrylic acid, propionic acid, oxalic acid, succinic acid, and malonic acid. Of the lower carboxylic acids. It is preferable to use formic acid because of its low cost and gasification cost and excellent oxide film reducing action.

加熱炉6内にギ酸等のカルボン酸ガスを導入した後、もくしはカルボン酸ガスの導入とほぼ同時に、電熱ヒータ等の加熱機構10に通電し、加熱炉6内の温度をはんだバンプ3の融点以上の温度に上昇させる。はんだバンプ3の表面酸化膜に対するギ酸の還元作用は、150℃以上の温度で発現するので、加熱炉6内をはんだバンプ3の融点以上に昇温する過程で、はんだバンプ3表面の酸化膜はギ酸により還元されて除去される。なお、「はんだバンプの融点以上の温度」とは、はんだバンプを構成するはんだの組成材料の融点以上の温度をいう。   After introducing the carboxylic acid gas such as formic acid into the heating furnace 6, the comb is energized to the heating mechanism 10 such as an electric heater almost simultaneously with the introduction of the carboxylic acid gas, and the temperature in the heating furnace 6 is changed to the temperature of the solder bump 3. Raise to a temperature above the melting point. Since the formic acid reducing action on the surface oxide film of the solder bump 3 is manifested at a temperature of 150 ° C. or higher, the oxide film on the surface of the solder bump 3 is in the process of raising the temperature inside the heating furnace 6 to the melting point of the solder bump 3 or higher. Reduced by formic acid and removed. The “temperature above the melting point of the solder bump” means a temperature above the melting point of the solder composition material constituting the solder bump.

カルボン酸ガスの導入後の加熱炉6内の雰囲気圧は、大気圧より低い状態となるように設定することが好ましい。これによって、カルボン酸ガスで酸化膜を還元した際に発生するガスを、はんだバンプ3と金属電極1との仮固定部から周囲に放散させることができる。例えば、加熱炉6内の温度がはんだバンプ3の融点に達する前に、加熱炉6内を真空引きすることによって、はんだバンプ3と金属電極1との接触界面(仮固定部)の隙間に侵入したカルボン酸ガスや酸化膜の還元時に発生したガスを、前記接触界面から除去することができる。   The atmospheric pressure in the heating furnace 6 after the introduction of the carboxylic acid gas is preferably set so as to be lower than the atmospheric pressure. As a result, the gas generated when the oxide film is reduced with the carboxylic acid gas can be diffused from the temporarily fixed portion between the solder bump 3 and the metal electrode 1 to the surroundings. For example, before the temperature in the heating furnace 6 reaches the melting point of the solder bump 3, the inside of the heating furnace 6 is evacuated to enter the gap at the contact interface (temporary fixing portion) between the solder bump 3 and the metal electrode 1. The generated carboxylic acid gas or gas generated during the reduction of the oxide film can be removed from the contact interface.

そして、加熱炉6内の温度をはんだバンプ3の融点以上の温度に上昇させ、はんだバンプ3が溶融するまでその温度を保持する、こうして、はんだバンプ3を溶融させて金属電極1と接合させる。その後、カルボン酸ガスの導入を停止するとともに、ヒータ盤10aへの通電を停止して、加熱炉6内の温度を低下させることで、はんだを再凝固させ、第1の半導体チップ2と第2の半導体チップ5との接続体(半導体素子接続体)を得る。   Then, the temperature in the heating furnace 6 is raised to a temperature equal to or higher than the melting point of the solder bump 3, and the temperature is maintained until the solder bump 3 is melted. Thus, the solder bump 3 is melted and joined to the metal electrode 1. Thereafter, the introduction of the carboxylic acid gas is stopped, the energization to the heater panel 10a is stopped, and the temperature in the heating furnace 6 is lowered to resolidify the solder, and the first semiconductor chip 2 and the second semiconductor chip 2 A connection body (semiconductor element connection body) with the semiconductor chip 5 is obtained.

こうして得られた半導体素子接続体は、通常のアセンブリ工程に送られる。アセンブリ工程は半導体装置の構造に応じて選択されるものであり、特に限定されるものではない。その一例を述べると、まず第1の半導体チップ2と第2の半導体チップ5との間の隙間に熱硬化性のアンダーフィル樹脂を充填し、これを硬化させる。さらに、半導体素子接続体を、例えば配線基板上に搭載した後、接続体と配線基板との間をワイヤーボンディング等で接続する。このような構造体を樹脂モールドした後、アウターリードボールを配置して半導体パッケージの外部接続端子を形成する。   The semiconductor element connection body thus obtained is sent to a normal assembly process. The assembly process is selected according to the structure of the semiconductor device and is not particularly limited. As an example, first, a thermosetting underfill resin is filled in a gap between the first semiconductor chip 2 and the second semiconductor chip 5 and cured. Further, after the semiconductor element connection body is mounted on, for example, a wiring board, the connection body and the wiring board are connected by wire bonding or the like. After resin molding such a structure, outer lead balls are arranged to form external connection terminals of the semiconductor package.

第1の実施形態においては、第1の半導体チップ2と第2の半導体チップ5との間にスペーサ突起4を介挿して積層した積層体を、荷重を負荷しながらカルボン酸ガス雰囲気で加熱し、はんだバンプ3表面の酸化膜を還元・除去しつつはんだバンプ3の接合を行うことで、はんだバンプ3の接続不良や溶融後のはんだバンプ3の抵抗の増加を抑制することができ、歩留まりを向上させることができる。   In the first embodiment, a laminated body in which the spacer protrusions 4 are interposed between the first semiconductor chip 2 and the second semiconductor chip 5 is heated in a carboxylic acid gas atmosphere while applying a load. By connecting the solder bumps 3 while reducing / removing the oxide film on the surface of the solder bumps 3, it is possible to suppress poor connection of the solder bumps 3 and increase of the resistance of the solder bumps 3 after melting, thereby reducing the yield. Can be improved.

次に、第2の実施形態である多層型半導体装置の製造方法について、図面を参照して説明する。第2の実施形態で製造する多層型半導体装置は、第1の実施形態における上層半導体素子である第2の半導体チップ5を、両主面にバンプ電極を有する半導体チップ(中間半導体チップ)とし、この半導体チップの上にさらに第3の半導体チップを積層し、対向するバンプ電極を電気的および機械的に接続した構造を有するものである。   Next, a method for manufacturing a multilayer semiconductor device according to the second embodiment will be described with reference to the drawings. In the multilayer semiconductor device manufactured in the second embodiment, the second semiconductor chip 5 which is the upper layer semiconductor element in the first embodiment is used as a semiconductor chip (intermediate semiconductor chip) having bump electrodes on both main surfaces. A third semiconductor chip is further laminated on the semiconductor chip, and the opposing bump electrodes are electrically and mechanically connected.

以下では、下層半導体チップ、中間半導体チップおよび上層半導体チップの3層を積層した3層型半導体装置について述べるが、半導体チップの積層数は4層以上であってもよい。その場合は、中間半導体チップの積層数を2以上とする。   Hereinafter, a three-layer semiconductor device in which three layers of a lower layer semiconductor chip, an intermediate semiconductor chip, and an upper layer semiconductor chip are stacked will be described, but the number of stacked semiconductor chips may be four or more. In that case, the number of stacked intermediate semiconductor chips is two or more.

<第2の実施形態>
図2および図3は、第2の実施形態による多層型半導体装置の製造工程を示す断面図である。第2の実施形態による多層型半導体装置の製造方法は、(1−2)1組の半導体素子を用意する準備工程と、(2−2)バンプ電極の仮固定工程と、(3−2)多層積層体に荷重を負荷する荷重負荷工程と、(4−2)バンプ電極の接合工程とを有する。以下、各工程について説明する。なお、第2の実施形態において、第1の実施形態と同一部分については一部説明を省略する。
<Second Embodiment>
2 and 3 are cross-sectional views showing the manufacturing process of the multilayer semiconductor device according to the second embodiment. The manufacturing method of the multilayer semiconductor device according to the second embodiment includes (1-2) a preparation step of preparing a set of semiconductor elements, (2-2) a temporary fixing step of bump electrodes, and (3-2). A load applying step of applying a load to the multilayer laminate, and (4-2) a step of bonding the bump electrodes. Hereinafter, each step will be described. Note that in the second embodiment, a part of the same portions as those in the first embodiment will not be described.

(1−2)準備工程
図2(a)に示すように、下層半導体チップ11と中間半導体チップ12および上層半導体チップ13をそれぞれ用意する。
(1-2) Preparation Step As shown in FIG. 2A, a lower layer semiconductor chip 11, an intermediate semiconductor chip 12, and an upper layer semiconductor chip 13 are prepared.

下層半導体チップ11は、一方の主面(図では上面)に下層バンプ電極である下層金属電極(例えば、Au電極)14を有する。中間半導体チップ12は、一方の主面に第1の中間バンプ電極である中間はんだバンプ15を有し、もう一方の主面に第2の中間バンプ電極である中間金属電極(例えば、Au電極)16を有する。中間半導体チップ12において、中間はんだバンプ15と中間金属電極16とは、半導体基板12aを貫通する孔内に絶縁層(図示を省略。)を介して設けられた貫通導体17により電気的に接続されている。また、中間はんだバンプ15と同じ主面の中間はんだバンプ15の非形成領域には、非導電性材料から成る複数個の中間スペーサ突起18が設けられている。上層半導体チップ13は、一方の主面(図では下面)に上層バンプ電極である上層はんだバンプ19を有し、かつ同じ主面の上層はんだバンプ19の非形成領域に複数個の上層スペーサ突起20を有する。中間はんだバンプ15と上層はんだバンプ19を構成するはんだ材料、および中間スペーサ突起18と上層スペーサ突起20を構成する樹脂材料については、第1の実施形態と同様のものを使用することができるので、説明を省略する。   The lower layer semiconductor chip 11 has a lower layer metal electrode (for example, an Au electrode) 14 that is a lower layer bump electrode on one main surface (upper surface in the drawing). The intermediate semiconductor chip 12 has an intermediate solder bump 15 that is a first intermediate bump electrode on one main surface, and an intermediate metal electrode (for example, an Au electrode) that is a second intermediate bump electrode on the other main surface. 16 In the intermediate semiconductor chip 12, the intermediate solder bump 15 and the intermediate metal electrode 16 are electrically connected by a through conductor 17 provided through an insulating layer (not shown) in a hole penetrating the semiconductor substrate 12a. ing. A plurality of intermediate spacer protrusions 18 made of a non-conductive material are provided in a non-formation region of the intermediate solder bump 15 on the same main surface as the intermediate solder bump 15. The upper-layer semiconductor chip 13 has upper-layer solder bumps 19 that are upper-layer bump electrodes on one main surface (lower surface in the figure), and a plurality of upper-layer spacer protrusions 20 in the non-formation region of the upper-layer solder bump 19 on the same main surface. Have Since the solder material constituting the intermediate solder bump 15 and the upper layer solder bump 19 and the resin material constituting the intermediate spacer protrusion 18 and the upper layer spacer protrusion 20 can be the same as those in the first embodiment, Description is omitted.

(2−2)バンプ電極の仮固定工程
下層半導体チップ11、中間半導体チップ12および上層半導体チップ13を、この順で、各半導体チップの間にスペーサ突起(中間スペーサ突起18および上層スペーサ突起20)が挟み込まれるように積層し、かつ対向するはんだバンプと金属電極とを位置合せし仮固定して、3層積層体を形成する。
(2-2) Bump Electrode Temporary Fixing Step The lower layer semiconductor chip 11, the intermediate semiconductor chip 12, and the upper layer semiconductor chip 13 are arranged in this order with spacer protrusions (intermediate spacer protrusions 18 and upper layer spacer protrusions 20). Are laminated so that the solder bumps and the metal electrodes facing each other are aligned and temporarily fixed to form a three-layer laminate.

3層積層体の形成では、まず図2(b)に示すように、下層半導体チップ11の上に中間半導体チップ12を、中間はんだバンプ15と中間スペーサ突起18が形成された面が下向きになるように積層し、下層半導体チップ11の下層金属電極14と中間半導体チップ12の中間はんだバンプ15とを位置合せした後、フリップチップボンダ等により仮固定する。このとき、中間半導体チップ12に設けられた中間スペーサ突起18により、下層半導体チップ11と中間半導体チップ12との間の隙間(ギャップ)の高さが保持される。   In forming the three-layer laminate, first, as shown in FIG. 2B, the intermediate semiconductor chip 12 is placed on the lower semiconductor chip 11, and the surface on which the intermediate solder bumps 15 and the intermediate spacer protrusions 18 are formed faces downward. The lower metal electrode 14 of the lower semiconductor chip 11 and the intermediate solder bump 15 of the intermediate semiconductor chip 12 are aligned, and then temporarily fixed by a flip chip bonder or the like. At this time, the height of the gap (gap) between the lower layer semiconductor chip 11 and the intermediate semiconductor chip 12 is maintained by the intermediate spacer protrusion 18 provided on the intermediate semiconductor chip 12.

次いで、こうして得られた2層積層体の中間半導体チップ12の上に、上層半導体チップ13を、上層はんだバンプ19と上層スペーサ突起20が形成された面が下向きになるようにして積層し、中間半導体チップ12の中間金属電極16と上層半導体チップ13の上層はんだバンプ19とを位置合せする。そして、上層半導体チップ13に設けられた上層スペーサ突起20により、中間半導体チップ12と上層半導体チップ13との間の隙間を保持しつつ、上層はんだバンプ19と中間金属電極16とをフリップチップボンダ等により仮固定し、図2(c)に示す3層積層体を得る。   Next, the upper semiconductor chip 13 is laminated on the intermediate semiconductor chip 12 of the two-layer laminate thus obtained so that the surfaces on which the upper solder bumps 19 and the upper spacer protrusions 20 are formed face downward. The intermediate metal electrode 16 of the semiconductor chip 12 and the upper layer solder bump 19 of the upper layer semiconductor chip 13 are aligned. An upper layer spacer protrusion 20 provided on the upper layer semiconductor chip 13 keeps a gap between the intermediate semiconductor chip 12 and the upper layer semiconductor chip 13 and connects the upper layer solder bump 19 and the intermediate metal electrode 16 to a flip chip bonder or the like. Is temporarily fixed to obtain a three-layer laminate shown in FIG.

なお、半導体チップの積層数を4層以上とした多層型半導体装置を製造する場合には、中間半導体チップの数を2個以上とし、前記した中間半導体チップの積層および仮固定工程を繰り返した後、最後に上層の半導体チップを積層し仮固定する。また、このように下層から順に半導体チップを1個ずつ積層し仮固定するのではなく、2個またはそれ以上の半導体チップを積層し仮固定した積層体を、さらに積層し仮固定することで、4層以上の積層体を得ることもできる。   In the case of manufacturing a multilayer semiconductor device in which the number of stacked semiconductor chips is four or more, after the number of intermediate semiconductor chips is set to two or more and the above-described intermediate semiconductor chip stacking and temporary fixing steps are repeated. Finally, an upper semiconductor chip is stacked and temporarily fixed. Further, instead of stacking and temporarily fixing semiconductor chips one by one in order from the lower layer in this way, by stacking and temporarily fixing a laminate in which two or more semiconductor chips are stacked and temporarily fixed, A laminate of four or more layers can also be obtained.

(3−2)荷重負荷工程および(4−2)バンプ電極の接合工程
仮固定工程で得られた3層積層体を、図3に示すように、第1の実施形態で使用された装置と同様に構成された製造装置に投入し、荷重を負荷しながらカルボン酸ガス雰囲気で加熱する。そして、中間はんだバンプ15および上層はんだバンプ19の表面の酸化膜を還元して除去するとともに、仮固定された中間はんだバンプ15と下層金属電極14、ならびに上層はんだバンプ19と中間金属電極16とを接合して、半導体装置(半導体素子接続体)を製造する。
(3-2) Load application step and (4-2) Bump electrode bonding step As shown in FIG. 3, the three-layer laminate obtained in the temporary fixing step is the same as the apparatus used in the first embodiment. It puts into the manufacturing apparatus comprised similarly, and heats in carboxylic acid gas atmosphere, applying a load. Then, the oxide films on the surfaces of the intermediate solder bump 15 and the upper layer solder bump 19 are reduced and removed, and the temporarily fixed intermediate solder bump 15 and the lower layer metal electrode 14, and the upper layer solder bump 19 and the intermediate metal electrode 16 are removed. The semiconductor device (semiconductor element connection body) is manufactured by bonding.

3層積層体への荷重の負荷、加熱炉6内の排気、カルボン酸ガスの導入、加熱炉6内の加熱等は、第1の実施形態と同様に行う。   The load on the three-layer laminate, the exhaust in the heating furnace 6, the introduction of the carboxylic acid gas, the heating in the heating furnace 6 and the like are performed as in the first embodiment.

第2の実施形態においても、第1の実施形態と同様に、各半導体チップ間に高さ制御用のスペーサ突起を介挿して積層した積層体を、荷重を負荷しながらカルボン酸ガス雰囲気で加熱し、はんだバンプ表面の酸化膜を還元・除去しつつはんだバンプの接合を行うことで、はんだバンプの接続不良や溶融後のはんだバンプの抵抗の増加を抑制することができ、歩留まりを向上させることができる。   Also in the second embodiment, similarly to the first embodiment, the stacked body in which the height control spacer protrusions are interposed between the semiconductor chips is heated in a carboxylic acid gas atmosphere while applying a load. In addition, bonding solder bumps while reducing and removing the oxide film on the surface of the solder bumps can suppress poor connection of the solder bumps and increase the resistance of the solder bumps after melting, thereby improving the yield. Can do.

なお、本発明は上記した実施形態に限定されるものではなく、フリップチップ接続を適用した各種半導体装置の製造工程に適用することができる。そのような半導体装置の製造方法も、本発明に含まれるものである。また、本発明の実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、この拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。   The present invention is not limited to the above-described embodiment, and can be applied to manufacturing processes of various semiconductor devices to which flip chip connection is applied. Such a method of manufacturing a semiconductor device is also included in the present invention. The embodiments of the present invention can be expanded or modified within the scope of the technical idea of the present invention, and the expanded and modified embodiments are also included in the technical scope of the present invention.

2…第1の半導体チップ、3…はんだバンプ、4…スペーサ突起、5…第2の半導体チップ、6…加熱炉、7…荷重負荷機構、9…カルボン酸ガス導入機構、10…加熱機構、11…下層半導体チップ、12…中間半導体チップ、13…上層半導体チップ、15…中間はんだバンプ、17…貫通導体、18…中間スペーサ突起、19…上層はんだバンプ、20…上層スペーサ突起。   DESCRIPTION OF SYMBOLS 2 ... 1st semiconductor chip, 3 ... Solder bump, 4 ... Spacer protrusion, 5 ... 2nd semiconductor chip, 6 ... Heating furnace, 7 ... Load loading mechanism, 9 ... Carboxylic acid gas introduction mechanism, 10 ... Heating mechanism, DESCRIPTION OF SYMBOLS 11 ... Lower layer semiconductor chip, 12 ... Intermediate semiconductor chip, 13 ... Upper layer semiconductor chip, 15 ... Intermediate solder bump, 17 ... Through conductor, 18 ... Intermediate spacer protrusion, 19 ... Upper layer solder bump, 20 ... Upper layer spacer protrusion

Claims (5)

一方の主面に第1のバンプ電極を有する第1の半導体素子と、一方の主面に第2のバンプ電極とスペーサ突起とを有する第2の半導体素子とからなり、前記第1のバンプ電極と前記第2のバンプ電極の少なくとも一方がはんだバンプである1対の半導体素子を用意する工程と、
前記第1の半導体素子と前記第2の半導体素子とを、前記第1のバンプ電極が設けられた主面と前記第2のバンプ電極が設けられた主面とが対向するように積層し、前記第1のバンプ電極と前記第2のバンプ電極とを位置合せして仮固定する仮固定工程と、
前記バンプ電極同士を仮固定した前記第1の半導体素子と前記第2の半導体素子との積層体を、加熱炉内に配置し、前記スペーサ突起により前記第1の半導体素子と前記第2の半導体素子との間の隙間を保持しつつ、前記バンプ電極同士を圧接するように前記積層体に荷重を負荷する工程と、
前記荷重の負荷を継続しながら前記加熱炉内にカルボン酸ガスを導入し、該カルボン酸ガスの雰囲気で、前記加熱炉内の温度を、前記第1のバンプ電極と前記第2のバンプ電極の少なくとも一方であるはんだバンプの融点以上の温度に加熱・保持して、前記第1のバンプ電極と前記第2のバンプ電極とを接合するバンプ電極接合工程と
を備えることを特徴とする半導体装置の製造方法。
A first semiconductor element having a first bump electrode on one main surface and a second semiconductor element having a second bump electrode and a spacer protrusion on one main surface, the first bump electrode And preparing a pair of semiconductor elements in which at least one of the second bump electrodes is a solder bump;
Laminating the first semiconductor element and the second semiconductor element such that a main surface provided with the first bump electrode and a main surface provided with the second bump electrode are opposed to each other; A temporary fixing step of aligning and temporarily fixing the first bump electrode and the second bump electrode;
A laminated body of the first semiconductor element and the second semiconductor element in which the bump electrodes are temporarily fixed is disposed in a heating furnace, and the first semiconductor element and the second semiconductor are formed by the spacer protrusion. A step of applying a load to the laminate so as to press-contact the bump electrodes while maintaining a gap between the elements;
Carboxylic acid gas is introduced into the heating furnace while continuing the load, and the temperature in the heating furnace is changed between the first bump electrode and the second bump electrode in the atmosphere of the carboxylic acid gas. A bump electrode joining step for joining the first bump electrode and the second bump electrode by heating and holding at a temperature equal to or higher than the melting point of at least one of the solder bumps. Production method.
一方の主面に下層バンプ電極を有する下層半導体素子と、両方の主面に第1の中間バンプ電極と第2の中間バンプ電極とをそれぞれ有し、前記第1の中間バンプ電極と前記第2の中間バンプ電極とが貫通ビアを介して接続された中間半導体素子の1個または2個以上と、一方の主面に上層バンプ電極を有する上層半導体素子とからなり、この順で積層された場合、対向する半導体素子のどちらかがスペーサ突起を有するように構成され、かつ対向するバンプ電極の少なくとも一方がはんだバンプとなるように構成された1組の半導体素子を用意する工程と、
前記下層半導体素子、前記中間半導体素子および前記上層半導体素子を、対向する半導体素子間にどちらかの半導体素子に設けられた前記スペーサ突起が挟み込まれるように積層し、対向するバンプ電極同士を位置合せして仮固定する仮固定工程と、
前記バンプ電極同士を仮固定した多層積層体を、加熱炉内に配置し、前記スペーサ突起により各半導体素子間の隙間を保持しつつ、対向するバンプ電極同士を圧接するように前記多層積層体に荷重を負荷する工程と、
前記荷重の負荷を継続しながら、前記加熱炉内にカルボン酸ガスを導入し、該カルボン酸ガスの雰囲気で、前記加熱炉内の温度を前記はんだバンプの融点以上の温度に加熱・保持して、対向する前記バンプ電極同士を接合するバンプ電極接合工程と
を備えることを特徴とする半導体装置の製造方法。
A lower semiconductor element having a lower bump electrode on one main surface, a first intermediate bump electrode and a second intermediate bump electrode on both main surfaces, respectively, the first intermediate bump electrode and the second intermediate bump electrode When one or two or more of the intermediate semiconductor elements connected to each other through the through vias and the upper semiconductor element having the upper bump electrode on one main surface are stacked in this order Providing a set of semiconductor elements configured such that one of the opposing semiconductor elements has a spacer protrusion and at least one of the opposing bump electrodes is a solder bump;
The lower-layer semiconductor element, the intermediate semiconductor element, and the upper-layer semiconductor element are stacked so that the spacer protrusion provided on one of the semiconductor elements is sandwiched between the opposing semiconductor elements, and the opposing bump electrodes are aligned. A temporary fixing step of temporarily fixing,
The multilayer laminate in which the bump electrodes are temporarily fixed is placed in a heating furnace, and the bumps facing each other are pressed against each other while holding the gaps between the semiconductor elements by the spacer protrusions. A process of applying a load;
While continuing the load, the carboxylic acid gas is introduced into the heating furnace, and the temperature in the heating furnace is heated and maintained at a temperature equal to or higher than the melting point of the solder bump in the atmosphere of the carboxylic acid gas. And a bump electrode joining step for joining the bump electrodes facing each other.
前記仮固定工程において、前記スペーサ突起を、該スペーサ突起が設けられた半導体素子と対向する半導体素子の主面に接着することを特徴とする請求項1または2に記載の半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 1, wherein, in the temporary fixing step, the spacer protrusion is bonded to a main surface of a semiconductor element facing the semiconductor element provided with the spacer protrusion. 前記積層体または前記多層積層体に負荷する前記荷重の大きさは、前記バンプ電極接合工程において、前記第1の半導体素子と前記第2の半導体素子のうちで上方に配置された半導体素子、あるいは上層半導体素子の反りを防止し、かつ各半導体素子間に前記スペーサ突起の高さ分の隙間が保持されるように調整することを特徴とする請求項1乃至3のいずれか1項記載の半導体装置の製造方法。   The load applied to the stacked body or the multilayer stacked body is a semiconductor element disposed above the first semiconductor element and the second semiconductor element in the bump electrode bonding step, or 4. The semiconductor according to claim 1, wherein the semiconductor layer is adjusted so as to prevent warpage of the upper-layer semiconductor element and to maintain a gap corresponding to the height of the spacer protrusion between the semiconductor elements. Device manufacturing method. 少なくとも一方の主面にバンプ電極を有する複数個の半導体素子を、対向する前記バンプ電極の少なくとも一方をはんだバンプとし、各半導体素子の対向するバンプ電極を位置合わせして仮固定し、かつ対向する半導体素子間にどちらかの半導体素子の主面に設けられたスペーサ突起が挟み込まれるように積層してなる積層体の、前記対向するバンプ電極同士を接合して、半導体装置を製造する装置であり、
前記積層体を収容する加熱炉と、
前記積層体に荷重を負荷する荷重負荷機構と、
前記加熱炉内を排気して減圧雰囲気にする排気機構と、
前記加熱炉内にカルボン酸ガスを導入するカルボン酸ガス導入機構と、
前記加熱炉内の温度を所定の温度に加熱・保持する加熱機構と
を備えることを特徴とする半導体装置の製造装置。
A plurality of semiconductor elements having bump electrodes on at least one main surface, at least one of the opposing bump electrodes is a solder bump, and the opposing bump electrodes of each semiconductor element are aligned, temporarily fixed, and opposed. An apparatus for manufacturing a semiconductor device by bonding the bump electrodes facing each other in a stacked body in which spacer protrusions provided on the main surface of either semiconductor element are sandwiched between semiconductor elements. ,
A heating furnace containing the laminate,
A load-loading mechanism for applying a load to the laminate,
An exhaust mechanism for evacuating the heating furnace to create a reduced pressure atmosphere;
A carboxylic acid gas introduction mechanism for introducing a carboxylic acid gas into the heating furnace;
And a heating mechanism for heating and maintaining the temperature in the heating furnace to a predetermined temperature.
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