JP2013033799A

JP2013033799A - Semiconductor device

Info

Publication number: JP2013033799A
Application number: JP2011168252A
Authority: JP
Inventors: Nayuta Kariya; 奈由太刈谷; Atsushi Oga; 淳大賀
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2011-08-01
Filing date: 2011-08-01
Publication date: 2013-02-14

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device having excellent characteristics.SOLUTION: A semiconductor device according to an embodiment of the present invention comprises a transistor including: N-type offset layers 8 of a first conductivity type provided on a semiconductor substrate 1; a channel region 13 of a second conductivity type having a trench 12 and provided between the N-type offset layers 8; and a gate electrode 4 formed on the channel region 13 and having a trench gate 10 buried in the trench 12. A width of the trench gate 10 in a gate width direction varies depending on a position in a gate length direction.

Description

本発明は、半導体装置に関し、特に詳しくはトレンチゲートを有する半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a trench gate.

トレンチゲート（溝ゲート）が形成された横型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の構成が特許文献１に開示されている。特許文献１では、平面視において、トレンチゲートの形状が矩形となっている。また、ドリフト領域に溝を形成した半導体素子が特許文献２に開示されている。特許文献２の図７に示す平面図では、トレンチの幅がドレイン側で細くなっている。 Patent Document 1 discloses a configuration of a lateral MOSFET (Metal Oxide Semiconductor Field Effect Transistor) in which a trench gate (groove gate) is formed. In Patent Document 1, the shape of the trench gate is rectangular in plan view. Further, Patent Document 2 discloses a semiconductor element in which a groove is formed in a drift region. In the plan view shown in FIG. 7 of Patent Document 2, the width of the trench is narrowed on the drain side.

特開平１１−１０３０５８号公報Japanese Patent Laid-Open No. 11-103058 特開２００１−４４４２４号公報JP 2001-44424 A

特許文献１では、チャネル領域に設けられたトレンチゲートの平面形状が矩形になっている。この構成に対して、本出願の発明者が見出した問題点を以下に説明する。トレンチゲートを有する横型ＭＯＳＦＥＴにおいて、基板電流が大きいという問題点があり、溝間隔を広くすることで低減されることが分かった。一方、しきい値電圧の基板バイアス依存性は小さい方が望ましいが、溝間隔が狭いほどより小さくできる。すなわち、トレンチゲートを有する横型ＭＯＳＦＥＴにおいて、基板電流としきい値電圧の基板バイアス依存性とはトレードオフの関係にあり、両方を同時に小さくすることが困難であった。 In Patent Document 1, the planar shape of the trench gate provided in the channel region is rectangular. With respect to this configuration, problems found by the inventors of the present application will be described below. It has been found that a lateral MOSFET having a trench gate has a problem that the substrate current is large and can be reduced by widening the groove interval. On the other hand, it is desirable that the dependency of the threshold voltage on the substrate bias is small. That is, in a lateral MOSFET having a trench gate, the substrate current and the substrate bias dependency of the threshold voltage are in a trade-off relationship, and it is difficult to reduce both at the same time.

特許文献２では、ドレイン端でトレンチの幅が細くなっている。ただしトレンチを形成しているのはドリフト領域であってチャネル領域ではないため、しきい値電圧の基板バイアス依存性を低減することができない。 In Patent Document 2, the width of the trench is narrowed at the drain end. However, since the trench is formed in the drift region and not the channel region, the dependency of the threshold voltage on the substrate bias cannot be reduced.

本発明の一態様に係る半導体装置は、基板に設けられた第１導電型のソース領域及びドレイン領域と、トレンチを有し、前記ソース領域と前記ドレイン領域の間に設けられた第２の導電型のチャネル領域と、前記チャネル領域の上に形成され、前記トレンチに埋設されたトレンチゲートを有するゲート電極と、を備えたトランジスタを含み、前記ゲート幅方向における前記トレンチゲートの幅がゲート長方向の位置に応じて変化しているものである。この構成によれば、しきい値電圧の基板バイアス依存性を小さく保ったまま、基板電流を小さくすることができるため、特性の優れた半導体装置を提供することができる。 A semiconductor device according to one embodiment of the present invention includes a source region and a drain region of a first conductivity type provided in a substrate, a trench, and a second conductivity provided between the source region and the drain region. And a gate electrode having a trench gate formed on the channel region and embedded in the trench, wherein the width of the trench gate in the gate width direction is the gate length direction. It is changing according to the position of. According to this configuration, since the substrate current can be reduced while keeping the substrate bias dependency of the threshold voltage small, a semiconductor device having excellent characteristics can be provided.

本発明の一態様に係る半導体装置は、基板に設けられた第１導電型のソース領域及びドレイン領域と、ゲート幅方向に配列された複数のトレンチを有し、前記ソース領域と前記ドレイン領域の間に設けられた第２の導電型のチャネル領域と、前記チャネル領域の上に形成され、前記複数のトレンチのそれぞれに埋設されたトレンチゲートを有するゲート電極と、を備えたトランジスタを含み、前記ゲート長方向における前記トレンチゲートの一端の位置が、隣の前記トレンチゲートの一端の位置と異なっているものである。この構成によれば、しきい値電圧の基板バイアス依存性を小さく保ったまま、基板電流を小さくすることができるため、特性の優れた半導体装置を提供することができる。 A semiconductor device according to one embodiment of the present invention includes a source region and a drain region of a first conductivity type provided in a substrate, and a plurality of trenches arranged in a gate width direction, and includes the source region and the drain region. A transistor comprising: a channel region of a second conductivity type provided therebetween; and a gate electrode formed on the channel region and having a trench gate embedded in each of the plurality of trenches, The position of one end of the trench gate in the gate length direction is different from the position of one end of the adjacent trench gate. According to this configuration, since the substrate current can be reduced while keeping the substrate bias dependency of the threshold voltage small, a semiconductor device having excellent characteristics can be provided.

本発明によれば、特性の優れた半導体装置を提供することができる。 According to the present invention, a semiconductor device having excellent characteristics can be provided.

実施の形態１に係る半導体装置の構成を示す平面図である。1 is a plan view showing a configuration of a semiconductor device according to a first embodiment. 図１に示す半導体装置のＩＩ−ＩＩ断面図である。It is II-II sectional drawing of the semiconductor device shown in FIG. 図１に示す半導体装置のＩＩＩ−ＩＩＩ断面図である。FIG. 3 is a III-III cross-sectional view of the semiconductor device shown in FIG. 1. 図１に示す半導体装置のＩＶ−ＩＶ断面図である。FIG. 4 is a sectional view of the semiconductor device shown in FIG. 1 taken along the line IV-IV. 図１に示す半導体装置のＶ−Ｖ面図である。FIG. 4 is a VV plane view of the semiconductor device shown in FIG. 1. 基板電極をゼロバイアスとした時の空乏層の拡がりを模式的に示す断面図である。It is sectional drawing which shows typically the expansion of a depletion layer when a board | substrate electrode is made into a zero bias. 基板電極を負バイアスとした時の空乏層の拡がりを模式的に示す断面図である。It is sectional drawing which shows typically the breadth of a depletion layer when a board | substrate electrode is made into a negative bias. トレンチゲートの中央部溝間隔と基板バイアスによるしきい値変動を示すグラフである。It is a graph which shows the threshold value fluctuation | variation by the center part groove | channel space | interval of a trench gate, and a substrate bias. インパクトイオン化により、素子内に生じる電流の流れを模式的に示す図である。It is a figure which shows typically the flow of the electric current which arises in an element by impact ionization. 溝間隔が一定の場合の電流の流れを模式的に示す平面図である。It is a top view which shows typically the flow of an electric current when a space | interval of a groove | channel is constant. ドレイン側で溝間隔が狭くなっている場合の電流の流れを模式的に示す平面図である。It is a top view which shows typically the flow of an electric current when a groove | channel space | interval becomes narrow at the drain side. トレンチゲートの端部溝間隔と、基板電流の比率を示すグラフである。It is a graph which shows the ratio of the edge part space | interval of a trench gate, and a substrate current. 基板バイアスによるしきい値変動と基板電流の比率を示すグラフである。It is a graph which shows the ratio of the threshold value fluctuation | variation by a substrate bias, and a substrate current. 実施の形態２に係る半導体装置の構成を示す平面図である。FIG. 6 is a plan view showing a configuration of a semiconductor device according to a second embodiment. 実施の形態３に係る半導体装置の構成を示す平面図である。FIG. 6 is a plan view illustrating a configuration of a semiconductor device according to a third embodiment. 実施の形態３に係る半導体装置の別の構成を示す平面図である。FIG. 11 is a plan view showing another configuration of the semiconductor device according to the third embodiment. 実施の形態４に係る半導体装置の構成を示す平面図である。FIG. 6 is a plan view showing a configuration of a semiconductor device according to a fourth embodiment. 半導体装置に用いられるトレンチゲートの例を示す平面図である。It is a top view which shows the example of the trench gate used for a semiconductor device.

実施の形態１．
以下、図面を参照して本発明の実施の形態について説明する。図１は、本実施の形態１に係る半導体装置の素子の構成を示す平面図である。図２は図１のＩＩ−ＩＩ断面図であり、図３は図１のＩＩＩ−ＩＩＩ断面図であり、図４は図１のＩＶ−ＩＶ断面図であり、図５は図１のＶ−Ｖ断面図である。なお、図１では構成を分かりやすくするため、一部の構成に付いて省略している。 Embodiment 1 FIG.
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a plan view showing a configuration of elements of the semiconductor device according to the first embodiment. 2 is a sectional view taken along line II-II in FIG. 1, FIG. 3 is a sectional view taken along line III-III in FIG. 1, FIG. 4 is a sectional view taken along line IV-IV in FIG. It is V sectional drawing. In FIG. 1, some components are omitted for easy understanding.

図１〜５に示されているように、本実施の形態にかかる半導体装置はトレンチ構造を有する横型ＭＯＳＦＥＴであり、以下、横型ＭＯＳＦＥＴを素子１００とする。図１において左右方向がゲート長方向であり、上下方向がゲート幅方向となる。図２が溝間隔部分におけるゲート長方向の断面を示しており、図３が溝部分におけるゲート長方向の断面を示しており、図４が溝中央部におけるゲート幅方向の断面を示しており、図５が溝端部におけるゲート幅方向の断面を示している。本実施の形態では、半導体装置がＮ型ＭＯＳＦＥＴの場合を例として説明するが、第１導電型であるＮ型層と第２導電型であるＰ型層を交換すれば、Ｐ型ＭＯＳＦＥＴについても適用することができる。 As shown in FIGS. 1 to 5, the semiconductor device according to the present embodiment is a lateral MOSFET having a trench structure. Hereinafter, the lateral MOSFET is referred to as an element 100. In FIG. 1, the horizontal direction is the gate length direction, and the vertical direction is the gate width direction. 2 shows a cross section in the gate length direction in the groove interval portion, FIG. 3 shows a cross section in the gate length direction in the groove portion, and FIG. 4 shows a cross section in the gate width direction in the central portion of the groove, FIG. 5 shows a cross section in the gate width direction at the groove end. In this embodiment, the case where the semiconductor device is an N-type MOSFET will be described as an example. However, if the N-type layer which is the first conductivity type and the P-type layer which is the second conductivity type are exchanged, the P-type MOSFET is also changed. Can be applied.

図２〜５に示すように、素子１００は、例えばシリコン基板である半導体基板１内に形成されている。絶縁層等からなる素子分離領域２の間に素子領域１４が配置され、素子領域１４に素子１００が形成されている。素子領域１４にはＰ型ウェル層７が形成されている。Ｐ型ウェル層７の不純物濃度は、例えば、１Ｅ１５〜１Ｅ１７ａｔｍｓ/ｃｍ^３である。素子領域１４の一部において、半導体基板１の表面にはＮ＋型ソースドレイン層９が形成されている。Ｎ＋型ソースドレイン層９の不純物濃度は、例えば、１Ｅ２０〜１Ｅ２２ａｔｍｓ/ｃｍ^３である。Ｎ＋型ソースドレイン層９は素子分離領域２の近傍に配置されている。 As shown in FIGS. 2 to 5, the element 100 is formed in a semiconductor substrate 1 which is a silicon substrate, for example. An element region 14 is disposed between element isolation regions 2 made of an insulating layer or the like, and an element 100 is formed in the element region 14. A P-type well layer 7 is formed in the element region 14. The impurity concentration of the P-type well layer 7 is, for example, 1E15 to 1E17 atms / cm ³ . In a part of the element region 14, an N + type source / drain layer 9 is formed on the surface of the semiconductor substrate 1. The impurity concentration of the N + type source / drain layer 9 is, for example, 1E20 to 1E22 atms / cm ³ . The N + type source / drain layer 9 is disposed in the vicinity of the element isolation region 2.

さらに、Ｎ−型オフセット層８がＮ＋型ソースドレイン層９を覆うように形成されている。すなわち、Ｎ−型オフセット層８がＮ＋型ソースドレイン層９の外周に形成され、Ｎ＋型ソースドレイン層９を囲んでいる。Ｎ−型オフセット層８の不純物濃度は、たとえば１Ｅ１６〜１Ｅ１８ａｔｍｓ/ｃｍ^３である。図２に示すように、Ｎ−型オフセット層８は素子分離領域２の近傍に形成され、左右のＮ−型オフセット層８の間がＰ型ウェル層７となっている。 Further, an N− type offset layer 8 is formed so as to cover the N + type source / drain layer 9. That is, the N− type offset layer 8 is formed on the outer periphery of the N + type source / drain layer 9 and surrounds the N + type source / drain layer 9. The impurity concentration of the N− type offset layer 8 is, for example, 1E16 to 1E18 atms / cm ³ . As shown in FIG. 2, the N− type offset layer 8 is formed in the vicinity of the element isolation region 2, and a P type well layer 7 is formed between the left and right N− type offset layers 8.

Ｎ＋型ソースドレイン層９の上には、ソース電極５及びドレイン電極６が形成されている。なお、図１〜図３では、左側をソース側とし、右側をドレイン側としている。従って、左側のＮ＋型ソースドレイン層９がソース領域となり、右側のＮ＋型ソースドレイン層９がドレイン領域となる。左側のＮ＋型ソースドレイン層９の上にソース電極５が形成され、右側のＮ＋型ソースドレイン層９の上にドレイン電極６が形成されている。Ｐ型ウェル層７のうち、Ｎ＋型ソースドレイン層９の間に設けられ、Ｎ−型オフセット層８によって規定される領域がチャネル領域１３となる。ゲート長方向において、左右のＮ−型オフセット層８の間にチャネル領域１３が配置される。 A source electrode 5 and a drain electrode 6 are formed on the N + type source / drain layer 9. 1 to 3, the left side is the source side, and the right side is the drain side. Therefore, the left N + type source / drain layer 9 becomes a source region, and the right N + type source / drain layer 9 becomes a drain region. A source electrode 5 is formed on the left N + type source / drain layer 9, and a drain electrode 6 is formed on the right N + type source / drain layer 9. Of the P-type well layer 7, a region provided between the N + -type source / drain layers 9 and defined by the N−-type offset layer 8 becomes a channel region 13. A channel region 13 is disposed between the left and right N− type offset layers 8 in the gate length direction.

ソース電極５とドレイン電極６の間には、ゲート電極４が配置されている。ゲート電極４は、チャネル領域１３の上からＮ−型オフセット層８の上まで延在している。図２等に示すように、ゲート電極４の下には、ゲート絶縁膜３が形成されている。ゲート絶縁膜３は、ゲート電極４とチャネル領域１３の間、及びゲート電極４とＮ−型オフセット層８の間に形成されている。 A gate electrode 4 is disposed between the source electrode 5 and the drain electrode 6. Gate electrode 4 extends from above channel region 13 to above N − -type offset layer 8. As shown in FIG. 2 and the like, a gate insulating film 3 is formed under the gate electrode 4. The gate insulating film 3 is formed between the gate electrode 4 and the channel region 13 and between the gate electrode 4 and the N− type offset layer 8.

図３、図５に示すように、Ｎ−型オフセット層８の間の半導体基板１には、複数のトレンチ（溝）１２が形成され、トレンチ１２のそれぞれにトレンチゲート（溝ゲート）１０が埋設されている。例えば、エッチング等によって形成されたトレンチ１２にゲート電極４の材料が埋め込まれることで、トレンチゲート１０が形成される。それぞれのトレンチゲート１０は、ゲート長方向に沿って形成されている。トレンチゲート１０は、ゲート電極４から下方に延設された構成となっており、チャネル領域１３の上に形成される。図１に示すように、トレンチゲート１０の平面形状が横長の左右対称な六角形となっている。 As shown in FIGS. 3 and 5, a plurality of trenches (grooves) 12 are formed in the semiconductor substrate 1 between the N− type offset layers 8, and a trench gate (groove gate) 10 is embedded in each of the trenches 12. Has been. For example, the trench gate 10 is formed by embedding the material of the gate electrode 4 in the trench 12 formed by etching or the like. Each trench gate 10 is formed along the gate length direction. The trench gate 10 is configured to extend downward from the gate electrode 4 and is formed on the channel region 13. As shown in FIG. 1, the planar shape of the trench gate 10 is a horizontally long and symmetrical hexagon.

また、トレンチ１２においても、トレンチゲート１０の直下には、ゲート絶縁膜３が形成されているため、すなわち、ゲート絶縁膜３がトレンチ１２に埋設され、トレンチゲート１０とチャネル領域１３の間に配置される。トレンチ１２の深さは、例えば、０．５〜２μｍとすることができる。例えば、複数のトレンチゲート１０は等間隔に配列されている。図１では、４つのトレンチゲート１０が、ゲート幅方向に沿って配列されている。もちろん、トレンチゲート１０の数は４つに限られるものではない。さらに、複数のトレンチゲート１０がほぼ同じ形状、大きさで形成されている。また、ゲート長方向における複数のトレンチゲート１０の位置は一致している。 Also in the trench 12, since the gate insulating film 3 is formed immediately below the trench gate 10, that is, the gate insulating film 3 is buried in the trench 12 and disposed between the trench gate 10 and the channel region 13. Is done. The depth of the trench 12 can be set to 0.5 to 2 μm, for example. For example, the plurality of trench gates 10 are arranged at equal intervals. In FIG. 1, four trench gates 10 are arranged along the gate width direction. Of course, the number of trench gates 10 is not limited to four. Further, the plurality of trench gates 10 are formed with substantially the same shape and size. The positions of the plurality of trench gates 10 in the gate length direction are the same.

図１に示すように、ゲート幅方向におけるトレンチゲート１０の幅がゲート長方向の位置に応じて変化している。より具体的には、ゲート長方向における中央部から端部に向かうにつれて、トレンチゲート１０の幅が狭くなっていく。ここで、ゲート長方向におけるトレンチゲート１０の中央部での溝間隔をＳ１とし、端部での溝間隔をＳ２とする。溝間隔Ｓ１、Ｓ２は隣接するトレンチゲート１０までの距離である。 As shown in FIG. 1, the width of the trench gate 10 in the gate width direction changes according to the position in the gate length direction. More specifically, the width of the trench gate 10 becomes narrower from the center to the end in the gate length direction. Here, the groove interval at the center of the trench gate 10 in the gate length direction is S1, and the groove interval at the end is S2. The groove intervals S1 and S2 are distances to adjacent trench gates 10.

ゲート長方向におけるトレンチゲート１０の中央部ではトレンチゲート１０の幅が広くなっており、端部ではトレンチゲート１０の幅が狭くなっている。従って、端部の溝間隔Ｓ２は、中央部の溝間隔Ｓ１よりも大きくなる。 The width of the trench gate 10 is wide at the center of the trench gate 10 in the gate length direction, and the width of the trench gate 10 is narrow at the end. Therefore, the groove interval S2 at the end is larger than the groove interval S1 at the center.

本実施の形態の素子１００は、通常のＭＯＳＦＥＴと同様であり、ＯＮ状態においてゲート絶縁膜３に沿ってチャネルが形成される。これにより、ソースドレイン間に電流が流れる。平面型のＭＯＳＦＥＴと比べて、単位面積あたりの実効的なチャネル幅が広いため、オン電流を大きくすることができる。上記の素子１００の製造方法については、公知の方法を用いることができる。 The element 100 of the present embodiment is the same as a normal MOSFET, and a channel is formed along the gate insulating film 3 in the ON state. Thereby, a current flows between the source and drain. Compared with a planar MOSFET, the effective channel width per unit area is wide, so that the on-current can be increased. A known method can be used for the manufacturing method of the element 100 described above.

以下に、しきい値の基板バイアス依存性に付いて説明する。
一般の平面型のＭＯＳＦＥＴについて、基板に負バイアスが与えられると基板側に空乏層が広がり、しきい値電圧が上昇する。トレンチゲート１０を有する素子１００においては、通常の平面型のＭＯＳＦＥＴと比べてしきい値電圧の基板バイアス依存性が小さい。このしきい値電圧基板バイアス依存性が小さい特性は回路設計上の利点となる。 Hereinafter, the dependency of the threshold value on the substrate bias will be described.
In a general planar MOSFET, when a negative bias is applied to the substrate, a depletion layer spreads on the substrate side and the threshold voltage increases. In the device 100 having the trench gate 10, the dependency of the threshold voltage on the substrate bias is small as compared with a normal planar MOSFET. This characteristic of low threshold voltage substrate bias dependency is an advantage in circuit design.

図６、図７はチャネル中央部のゲート幅方向断面図で、図４の一部分を拡大した図である。図６は基板電極をゼロバイアスとした場合、図７は基板電極を負バイアスとした場合の空乏層広がりを模式的に示している。 6 and 7 are cross-sectional views in the gate width direction at the center of the channel, and are enlarged views of a part of FIG. FIG. 6 schematically shows the depletion layer spread when the substrate electrode is zero bias, and FIG. 7 schematically shows the depletion layer spread when the substrate electrode is negative bias.

ゲート電極４に正のバイアスＶｇが印加されると、半導体領域内にゲート絶縁膜３に沿って空乏層１１が形成される。図６、図７において、空乏層１１の端は破線で示されている。基板のバイアスＶｓｕｂを負の値とすると、さらに空乏層領域が広がる。ある一定の基板負バイアスＶｓｕｂを印加すると、図７に示すようにトレンチゲート１０の間に挟まれた領域全体に空乏層１１が達する。すると、基板バイアスＶｓｕｂをさらに下げても、空乏層１１が広がる余地がないためにしきい値電圧が一定となる。 When a positive bias Vg is applied to the gate electrode 4, a depletion layer 11 is formed along the gate insulating film 3 in the semiconductor region. 6 and 7, the end of the depletion layer 11 is indicated by a broken line. When the substrate bias Vsub is set to a negative value, the depletion layer region further expands. When a certain substrate negative bias Vsub is applied, the depletion layer 11 reaches the entire region sandwiched between the trench gates 10 as shown in FIG. Then, even if the substrate bias Vsub is further lowered, there is no room for the depletion layer 11 to spread, so the threshold voltage becomes constant.

ここで、ゲート長方向の中央部における溝間隔Ｓ１が狭いほど、しきい値電圧の基板バイアス依存性は小さくなる。なぜならば、溝間隔Ｓ１が小さいほど、より小さい基板負バイアスでトレンチ１２に挟まれた領域全体に空乏層１１が達するためである。このときに端部の溝間隔Ｓ２に関しては狭い必要はない。実施形態１の構成において溝端部はＮ−型オフセット層８で覆われていてチャネル領域１３ではないため，しきい値電圧に影響しないからである。 Here, the narrower the groove interval S1 in the central portion in the gate length direction, the smaller the dependency of the threshold voltage on the substrate bias. This is because the depletion layer 11 reaches the entire region sandwiched between the trenches 12 with a smaller substrate negative bias as the groove interval S1 is smaller. At this time, the groove interval S2 at the end does not need to be narrow. This is because, in the configuration of the first embodiment, the groove end portion is covered with the N− type offset layer 8 and is not the channel region 13, and therefore does not affect the threshold voltage.

図８にしきい値電圧基板バイアス依存性のデータ例を示す。縦軸に基板ゼロバイアス時からある一定の負バイアス印加時のしきい値電圧の変化量をとっている。横軸にトレンチゲート１０の中央部の溝間隔Ｓ１をとっている。このとき端部の溝間隔Ｓ２を固定して中央部の溝間隔Ｓ１のみを変えている。中央部の溝間隔Ｓ１が狭いほど、しきい値電圧基板バイアス依存性が小さくなることが分かる。従って、中央部の溝間隔Ｓ１を狭くすることで、しきい値電圧基板バイアス依存性を小さくすることができる。すなわち、中央部の溝間隔Ｓ１を狭くすることで、基板のバイアスに対して、しきい値電圧の変動が小さい素子１００を実現することができる。 FIG. 8 shows an example of threshold voltage substrate bias dependency data. The vertical axis represents the amount of change in threshold voltage when a certain negative bias is applied from when the substrate is zero biased. The horizontal axis indicates the groove interval S1 at the center of the trench gate 10. At this time, the groove interval S2 at the end is fixed, and only the groove interval S1 at the center is changed. It can be seen that the threshold voltage substrate bias dependency becomes smaller as the groove interval S1 in the central portion is smaller. Therefore, the threshold voltage substrate bias dependence can be reduced by narrowing the central groove interval S1. That is, by narrowing the groove interval S1 at the center, it is possible to realize the element 100 in which the variation in threshold voltage is small with respect to the substrate bias.

次に、基板電流について説明する。
ドレイン電極６に高バイアスを印加したときに、ドレイン側ＰＮ接合付近でインパクトイオン化により電子正孔対が発生する。インパクトイオン化によって発生した正孔は半導体基板１側へ流れ、電流として観測される。回路設計およびデバイスの信頼性の面から、基板電流は十分に小さいことが望ましい。 Next, the substrate current will be described.
When a high bias is applied to the drain electrode 6, electron-hole pairs are generated by impact ionization in the vicinity of the drain-side PN junction. Holes generated by impact ionization flow to the semiconductor substrate 1 side and are observed as current. In view of circuit design and device reliability, it is desirable that the substrate current be sufficiently small.

図９に素子内の電流の流れを模式的に示している。ドレイン電極６とゲート電極４が正バイアス時に、電子ｅ−がソース電極５からドレイン電極６へ向かって流れる。特にドレイン電極６が高電圧のときにインパクトイオン化（図９中ではＡで示されている）が発生し、電子ｅ−と正孔ｈ＋の対が生成される。インパクトイオン化により発生した正孔ｈ＋は基板へ流れ、基板電流として観測される。 FIG. 9 schematically shows the flow of current in the element. When the drain electrode 6 and the gate electrode 4 are positively biased, electrons e− flow from the source electrode 5 toward the drain electrode 6. In particular, impact ionization (indicated by A in FIG. 9) occurs when the drain electrode 6 is at a high voltage, and a pair of an electron e− and a hole h + is generated. Holes h + generated by impact ionization flow to the substrate and are observed as a substrate current.

通常インパクトイオン化による電子正孔対発生率Ｇは以下の式で与えられる。
Ｇ＝α（Ｅ）・ｎ・ｖ∝α（E）・I The electron hole pair generation rate G by normal impact ionization is given by the following equation.
G = α (E) ・ n ・ v∝α (E) ・ I

ここで、αはイオン化率、ｎはキャリア数、ｖはキャリア速度、Iは電流である（S.M.Sze, Physics of Semiconductor Devices, P.45〜47）。イオン化率αは電界が大きくなると急激に大きくなる傾向がある。このため、インパクトイオン化は、電界が強く、かつ電流が大きい程大きくなる傾向がある。 Here, α is the ionization rate, n is the number of carriers, v is the carrier velocity, and I is the current (S.M.Sze, Physics of Semiconductor Devices, P. 45-47). The ionization rate α tends to increase rapidly as the electric field increases. For this reason, impact ionization tends to increase as the electric field increases and the current increases.

ドレイン側端部の溝間隔Ｓ２が広いほど、ドレイン部分での電流が分散され電流密度が低くなる。このため、インパクトイオン化の発生が抑制され、電子・正孔対生成による基板電流が減少する。 The wider the groove spacing S2 at the drain side end, the more the current in the drain is dispersed and the lower the current density. For this reason, the occurrence of impact ionization is suppressed, and the substrate current due to the generation of electron / hole pairs is reduced.

図１０と図１１はそれぞれ特許文献１と実施形態１の構成における電流の流れを模式的に示す平面図である。図１０では、特許文献１のようにトレンチゲート１０の平面形状が矩形となっている。図１１に示す構成では図１０に示す構成と比較してドレイン側オフセット部分での電流密度が低くなる。このため、インパクトイオン化の発生が抑制され、基板電流が減少する。 10 and 11 are plan views schematically showing the flow of current in the configurations of Patent Document 1 and Embodiment 1, respectively. In FIG. 10, the planar shape of the trench gate 10 is rectangular as in Patent Document 1. In the configuration shown in FIG. 11, the current density at the drain side offset portion is lower than that in the configuration shown in FIG. For this reason, the occurrence of impact ionization is suppressed, and the substrate current is reduced.

図１２に基板電流のデータ例を示す。グラフの縦軸には、あるドレイン高電圧バイアス条件下において発生する基板電流の全電流に対する比率をとっている。横軸には端部の溝間隔Ｓ２をとっている。このとき中央部の溝間隔Ｓ１を一定としたまま端部の溝間隔Ｓ２を変えている。端部の溝間隔Ｓ２を広くするほど基板電流が小さくなることが分かる。 FIG. 12 shows an example of substrate current data. The vertical axis of the graph represents the ratio of the substrate current generated under a certain drain high voltage bias condition to the total current. The horizontal axis indicates the groove interval S2 at the end. At this time, the groove interval S2 at the end is changed while the groove interval S1 at the center is kept constant. It can be seen that the substrate current decreases as the groove interval S2 at the end increases.

以上に述べたように、しきい値電圧基板バイアス依存性と基板電流とは、どちらも小さい方が望ましい特性であるが、しきい値電圧基板バイアス依存性は溝中央のチャネル領域１３の溝間隔Ｓ１が狭いほど小さく、基板電流はドレイン側端部の溝間隔が広いほど小さくなる。実施の形態１においては端部の溝間隔Ｓ２が中央部の溝間隔Ｓ１よりも広いため、溝間隔が位置によらずに等しい特許文献１と比べて、しきい値電圧の基板バイアス依存性を小さく保ったまま基板電流を小さくすることができる。これにより、特性の優れた半導体装置を実現することができる。 As described above, both the threshold voltage substrate bias dependency and the substrate current are desirably smaller characteristics, but the threshold voltage substrate bias dependency is the groove interval of the channel region 13 in the center of the groove. The smaller S1 is, the smaller the substrate current is. In the first embodiment, since the groove interval S2 at the end is wider than the groove interval S1 at the center, the substrate voltage dependency of the threshold voltage is higher than that in Patent Document 1 where the groove interval is equal regardless of the position. The substrate current can be reduced while keeping it small. As a result, a semiconductor device having excellent characteristics can be realized.

図１３にしきい値電圧基板バイアス依存性と基板電流の関係について実施形態１の構成と特許文献１の構成とを比較したデータを示す。図１３では、縦軸を基板電流の比率とし、横軸を基板バイアスによるしきい値電圧変動としている。また、図１３において、実施の形態１の構成のデータを黒丸Ｄで示し、特許文献１の構成のデータを白丸で示している。特許文献１の構成ではしきい値電圧基板バイアス依存性と基板電流とはトレードオフの関係にあるが、実施形態１の構成では特許文献１の構成と比較して両方の特性を小さくすることができる。なお、特許文献１の構成と実施形態１の構成とでは,トレンチゲート１０のピッチが一定であれば単位面積あたりの実効的なチャネル幅は等しいことから，オン電流に関してもほぼ同等となる。よって、特性の優れた素子１００を実現することができる。 FIG. 13 shows data comparing the configuration of the first embodiment and the configuration of Patent Document 1 regarding the relationship between the threshold voltage substrate bias dependency and the substrate current. In FIG. 13, the vertical axis represents the ratio of the substrate current, and the horizontal axis represents the threshold voltage fluctuation due to the substrate bias. In FIG. 13, the data of the configuration of the first embodiment is indicated by a black circle D, and the data of the configuration of Patent Document 1 is indicated by a white circle. In the configuration of Patent Document 1, the threshold voltage substrate bias dependency and the substrate current are in a trade-off relationship. However, in the configuration of Embodiment 1, both characteristics can be reduced as compared with the configuration of Patent Document 1. it can. In the configuration of Patent Document 1 and the configuration of the first embodiment, the effective channel width per unit area is equal if the pitch of the trench gates 10 is constant. Therefore, the element 100 having excellent characteristics can be realized.

なお、ソースとドレインについて対称な形状とすれば、ソースとドレインを交換して使用可能である。すなわち、トレンチゲート１０を左右対称な配置とすることで、素子１００の向きを反転させても同じ配置となるため、ソースとドレインを交換して用いることができる。上記のように、左右対称なトレンチゲート１０を用いているため、ゲート長方向におけるトレンチゲート１０の中央部では、トレンチゲート１０の両端よりもトレンチゲートの幅が広くなっている。もちろん、左右非対称のトレンチゲート１０を用いること子も可能である。ドレイン側端部のトレンチゲート１０の幅が、中央部の幅よりも狭くして、ドレイン側端部の溝間隔Ｓ１を中央部の溝間隔Ｓ２よりも狭くすればよい。 Note that if the source and drain are symmetrical, the source and drain can be used interchangeably. That is, by arranging the trench gate 10 symmetrically, the arrangement is the same even if the direction of the element 100 is reversed, so that the source and drain can be exchanged. As described above, since the symmetrical trench gate 10 is used, the width of the trench gate is wider than the both ends of the trench gate 10 at the center of the trench gate 10 in the gate length direction. Of course, it is also possible to use a laterally asymmetric trench gate 10. The width of the trench gate 10 at the drain side end may be narrower than the width at the center, and the groove interval S1 at the drain side end may be narrower than the groove interval S2 at the center.

このように、ゲート長方向における位置に応じて、トレンチゲート１０の幅を変えている。より具体的には、ドレイン側端部において、トレンチゲート１０の幅を中央部におけるトレンチゲートの幅よりも狭くすることで、端部の溝間隔Ｓ２を中央部の溝間隔Ｓ１よりも大きくしている。端部、すなわちＮ−型オフセット層８での溝間隔Ｓ２を、中央部、すなわちチャネル領域１３での溝間隔Ｓ１よりも大きくする。このような平面形状のトレンチゲート１０を用いることで、しきい値電圧基板バイアス依存性を小さく保ったまま、基板電流を低くすることができる。なお、図１では、トレンチゲート１０の幅がゲート長方向の位置に応じて連続的に変化する構成としてが、段階的に変化する構成としても良い。例えば、チャネル領域１３の中央部では溝間隔が一定で、Ｎ−型オフセット層８での溝間隔がチャネル領域１３の溝間隔よりも小さくなっていてもよい。 Thus, the width of the trench gate 10 is changed according to the position in the gate length direction. More specifically, by making the width of the trench gate 10 narrower than the width of the trench gate in the center at the drain side end, the groove interval S2 at the end is made larger than the groove interval S1 in the center. Yes. The groove interval S2 at the end, that is, the N− type offset layer 8 is made larger than the groove interval S1 at the central portion, that is, the channel region 13. By using such a planar trench gate 10, the substrate current can be lowered while the threshold voltage substrate bias dependency is kept small. In FIG. 1, the width of the trench gate 10 is continuously changed according to the position in the gate length direction, but may be changed stepwise. For example, the groove interval may be constant at the center of the channel region 13, and the groove interval in the N− type offset layer 8 may be smaller than the groove interval of the channel region 13.

実施の形態２．
本実施の形態では、トレンチゲート１０の平面形状が実施の形態１と異なっている。なお、トレンチゲート１０以外の基本的構成及び動作については、実施の形態１と同様であるため説明を省略する。本実施の形態にかかる素子１００の構成を図１４に示す。図１４は、素子１００の構成を模式的に示す平面図である。本実施の形態２では、トレンチゲート１０の平面形状が台形になっている。より具体的には、ソース側でトレンチゲート１０の幅が最も広くなっており、ドレイン側に向かうにつれて徐々に幅が狭くなっている。すなわち、トレンチゲート１０の幅が連続的に狭くなっている。ドレイン側の端部における溝間隔Ｓ２が中央部の溝間隔Ｓ１およびソース端の溝間隔よりも広い形状となっている点を特徴の一つとしている。 Embodiment 2. FIG.
In the present embodiment, the planar shape of the trench gate 10 is different from that of the first embodiment. Since the basic configuration and operation other than the trench gate 10 are the same as those in the first embodiment, description thereof is omitted. FIG. 14 shows a configuration of the element 100 according to the present embodiment. FIG. 14 is a plan view schematically showing the configuration of the element 100. In the second embodiment, the planar shape of the trench gate 10 is a trapezoid. More specifically, the width of the trench gate 10 is the widest on the source side, and the width gradually decreases toward the drain side. That is, the width of the trench gate 10 is continuously narrowed. One of the features is that the groove interval S2 at the end on the drain side is wider than the groove interval S1 at the center and the groove interval at the source end.

本実施の形態では、トレンチゲート１０の中央部の溝間隔Ｓ１が狭くなっているため、しきい値電圧の基板バイアス依存性を小さく保つことができる。加えて、ドレイン側のトレンチゲート１０の幅が狭くなっているため、ドレイン側の端部における溝間隔Ｓ２を広くすることができる。これにより、基板電流を小さくすることができる。なお、本実施形態２では、ソースとドレインの形状が非対称であるため、ソースとドレインの向きが固定されている場合に有効である。このような平面形状のトレンチゲート１０を用いることで、実施の形態１と同様に、しきい値電圧基板バイアス依存性を小さく保ったまま、基板電流を低くすることができる。 In the present embodiment, since the groove interval S1 at the center of the trench gate 10 is narrow, the substrate bias dependency of the threshold voltage can be kept small. In addition, since the width of the trench gate 10 on the drain side is narrow, the groove interval S2 at the end on the drain side can be increased. Thereby, the substrate current can be reduced. In the second embodiment, since the shape of the source and the drain is asymmetric, it is effective when the direction of the source and the drain is fixed. By using trench gate 10 having such a planar shape, the substrate current can be lowered while keeping the threshold voltage substrate bias dependency small as in the first embodiment.

なお、実施の形態１、２では、トレンチゲート１０が複数設けられている構成に付いて説明したが、トレンチゲート１０は１つであってもよい。例えば、トレンチゲート１０の端部において、トレンチゲート１０から両側の素子分離領域２までの間隔が狭い場合、インパクトイオン化により基板電流が生じる。よって、端部では、トレンチゲート１０の幅を狭くして、トレンチゲート１０から素子分離領域２までの間隔を広く取ることが好ましい。また、トレンチゲート１０の中央部においてトレンチゲート１０から素子分離領域２までの間隔が狭い場合、空乏層１１の広がる余地が無くなり、しきい値電圧変動が低減される。よって、中央部では、トレンチゲート１０の幅を広くして、トレンチゲート１０から素子分離領域２までの間隔を狭くすることが好ましい。このように、素子１００にトレンチゲート１０が一つしかない構成であって、トレンチゲート１０を図１等に示した平面形状とすることで同様の効果を得ることができる。もちろん、素子１００に複数のトレンチゲート１０が設けられている場合、全てのトレンチゲート１０を同じ平面形状にしなくてもよい。さらには、１つの素子１００に複数のトレンチゲート１０が設けられている場合、図１に示すトレンチゲート１０と図１４に示すトレンチゲート１０を１つの素子１００内に配置してもよい。 In the first and second embodiments, the configuration in which a plurality of trench gates 10 are provided has been described. However, the number of trench gates 10 may be one. For example, when the distance from the trench gate 10 to the element isolation regions 2 on both sides is narrow at the end of the trench gate 10, a substrate current is generated by impact ionization. Therefore, it is preferable that the width of the trench gate 10 is narrowed at the end portion to increase the distance from the trench gate 10 to the element isolation region 2. Further, when the distance from the trench gate 10 to the element isolation region 2 is narrow at the center of the trench gate 10, there is no room for the depletion layer 11 to spread, and the threshold voltage fluctuation is reduced. Therefore, it is preferable to increase the width of the trench gate 10 and reduce the distance from the trench gate 10 to the element isolation region 2 in the central portion. As described above, the element 100 has only one trench gate 10, and the same effect can be obtained by making the trench gate 10 have the planar shape shown in FIG. 1 and the like. Of course, in the case where a plurality of trench gates 10 are provided in the element 100, all the trench gates 10 need not have the same planar shape. Furthermore, when a plurality of trench gates 10 are provided in one element 100, the trench gate 10 shown in FIG. 1 and the trench gate 10 shown in FIG. 14 may be arranged in one element 100.

実施の形態３．
本実施の形態にかかる半導体装置について、図１５を用いて説明する。図１５は、実施の形態３にかかる半導体装置の構成を示す平面図である。なお、本実施の形態では、トレンチゲート１０の形状及び配置が実施の形態１と異なっており、トレンチゲート１０以外の基本的構成及び動作については、実施の形態１と同様であるため、説明を省略する。 Embodiment 3 FIG.
The semiconductor device according to this embodiment will be described with reference to FIG. FIG. 15 is a plan view of the configuration of the semiconductor device according to the third embodiment. In the present embodiment, the shape and arrangement of the trench gate 10 are different from those in the first embodiment, and the basic configuration and operation other than the trench gate 10 are the same as those in the first embodiment. Omitted.

実施の形態３では、トレンチゲート１０の平面形状が矩形となっている。従って、隣接する２つのトレンチゲート１０の溝間隔がゲート長方向の位置によらず一定となっている。そして、ゲート長方向における複数のトレンチゲート１０の位置を交互にずらして配置している。すなわち、奇数番目（図１５において上から１番目と３番目）のトレンチゲート１０が偶数番目（図１５において上から２番目と４番目）のトレンチゲート１０と互い違いに配置されている。このように、隣接する２つのトレンチゲート１０で、ゲート長方向における位置がずれている。換言すると、ゲート長方向におけるトレンチゲート１０の一端の位置が、隣のトレンチゲート１０の一端の位置と異なっている。 In the third embodiment, the planar shape of the trench gate 10 is rectangular. Accordingly, the groove interval between two adjacent trench gates 10 is constant regardless of the position in the gate length direction. The positions of the plurality of trench gates 10 in the gate length direction are alternately shifted. That is, odd-numbered (first and third from the top in FIG. 15) trench gates 10 are alternately arranged with even-numbered (second and fourth from the top in FIG. 15) trench gates 10. Thus, the two adjacent trench gates 10 are misaligned in the gate length direction. In other words, the position of one end of the trench gate 10 in the gate length direction is different from the position of one end of the adjacent trench gate 10.

この場合、１番目のトレンチゲート１０のドレイン側端部において、２番目のトレンチゲート１０が離れた構成となる。１番目のトレンチゲート１０の端部における溝間隔Ｓ２は、２番目のトレンチゲート１０までの間隔ではなく、３番目のトレンチゲート１０までの間隔とみなすことができる。従って、ゲート長方向における端部の溝間隔Ｓ２が中央部の溝間隔Ｓ１と比べて広いと見なせる。また、中央部では、溝間隔Ｓ１は狭くなっている。よって、実施形態１と同様に、しきい値電圧の基板バイアス依存性を小さく保ったまま、基板電流を小さくすることができると考えられる。また、トレンチゲート１０のドレイン側端部の位置をずらせばよく、ソース側の位置は同じであってもよい。 In this case, the second trench gate 10 is separated from the drain side end of the first trench gate 10. The groove interval S2 at the end of the first trench gate 10 can be regarded as not the interval to the second trench gate 10 but the interval to the third trench gate 10. Therefore, it can be considered that the groove interval S2 at the end in the gate length direction is wider than the groove interval S1 at the center. Further, in the center portion, the groove interval S1 is narrow. Therefore, as in the first embodiment, it is considered that the substrate current can be reduced while the substrate bias dependency of the threshold voltage is kept small. Further, the position of the end on the drain side of the trench gate 10 may be shifted, and the position on the source side may be the same.

図１５では、トレンチゲート１０が４つ設けられており、全て同じ大きさとなっている。さらに、奇数番目のトレンチゲート１０は、ゲート長方向における位置が同じになっている。同様に、偶数番目のトレンチゲート１０は、ゲート長方向における位置が同じになっている。この場合、トレンチゲート１０の本数が偶数であればソースとドレインについて回転対称な形状となる。このため、ソースとドレインを交換して使用した場合でも、素子１００の特性が変化しない。よって、ソースとドレインを交換して使用する場合に好適である。さらに、実施の形態１、２と異なり、トレンチゲート１０を矩形形状のみで実現できる利点がある。 In FIG. 15, four trench gates 10 are provided and all have the same size. Further, the odd-numbered trench gates 10 have the same position in the gate length direction. Similarly, the even-numbered trench gates 10 have the same position in the gate length direction. In this case, if the number of trench gates 10 is an even number, the shape is rotationally symmetric with respect to the source and drain. For this reason, even when the source and drain are exchanged, the characteristics of the element 100 do not change. Therefore, it is suitable when the source and drain are used interchangeably. Further, unlike the first and second embodiments, there is an advantage that the trench gate 10 can be realized only by a rectangular shape.

また、図１６に示すように、図１４で示したような台形状のトレンチゲート１０を用いることができる。図１６では、台形のトレンチゲートのゲート長方向における位置がずれている。さらに、台形のトレンチゲート１０の向きが交互になるように配置されている。このようにすることで、図１５に示した構成と同様の効果を得ることができる。すなわち、ゲート長方向における端部の溝間隔Ｓ２が中央部の溝間隔Ｓ１と比べて広いと見なせる。よって、しきい値電圧の基板バイアス依存性を小さく保ったまま、基板電流を小さくすることができると考えられる。 Further, as shown in FIG. 16, the trapezoidal trench gate 10 as shown in FIG. 14 can be used. In FIG. 16, the position of the trapezoidal trench gate in the gate length direction is shifted. Furthermore, the trapezoidal trench gates 10 are arranged so that the directions thereof are alternated. By doing in this way, the effect similar to the structure shown in FIG. 15 can be acquired. That is, it can be considered that the groove interval S2 at the end in the gate length direction is wider than the groove interval S1 at the center. Therefore, it is considered that the substrate current can be reduced while the substrate bias dependency of the threshold voltage is kept small.

図１６では、同じ大きさの台形のトレンチゲート１０が４つ設けられている。奇数番目（上から１番目と３番目）のトレンチゲート１０はドレイン側が幅広の台形となっており、偶数番目（上から２番目と４番目）のトレンチゲート１０はソース側が幅広の台形となっている。そして、ゲート長方向における奇数番目のトレンチゲート１０の位置が、偶数番目のトレンチゲート１０の位置と異なっている。ゲート長方向における奇数番目のトレンチゲート１０の位置は同じになっている。同様に、ゲート長方向における偶数番目のトレンチゲート１０の位置も同じになっている。また、この場合も、トレンチゲート１０の数を偶数とすれば、トレンチゲート１０を回転対称な配置とすることができる。よって、このため、ソースとドレインを交換して使用した場合でも、特性が変化しない素子１００を実現することができる。 In FIG. 16, four trapezoidal trench gates 10 of the same size are provided. The odd-numbered (first and third from the top) trench gate 10 has a wide trapezoid on the drain side, and the even-numbered (second and fourth from the top) trench gate 10 has a wide trapezoid on the source side. Yes. The positions of the odd-numbered trench gates 10 in the gate length direction are different from the positions of the even-numbered trench gates 10. The positions of the odd-numbered trench gates 10 in the gate length direction are the same. Similarly, the positions of the even-numbered trench gates 10 in the gate length direction are also the same. Also in this case, if the number of the trench gates 10 is an even number, the trench gates 10 can be rotationally symmetrical. Therefore, the element 100 whose characteristics do not change even when the source and drain are exchanged can be realized.

実施の形態４．
本実施の形態にかかる半導体装置について、図１７を用いて説明する。図１７は、実施の形態４にかかる半導体装置の構成を示す平面図である。なお、本実施の形態では、トレンチゲート１０の形状及び配置が実施の形態１〜３と異なっており、トレンチゲート１０以外の基本的構成及び動作については、実施の形態１〜３と同様であるため、説明を省略する。 Embodiment 4 FIG.
The semiconductor device according to this embodiment will be described with reference to FIG. FIG. 17 is a plan view showing the configuration of the semiconductor device according to the fourth embodiment. In the present embodiment, the shape and arrangement of the trench gate 10 are different from those in the first to third embodiments, and the basic configuration and operation other than the trench gate 10 are the same as those in the first to third embodiments. Therefore, the description is omitted.

本実施の形態では、異なる大きさのトレンチゲート１０を用いている。具体的には、ゲート長方向の長さが異なる２種類のトレンチゲート１０を設けている。長さが異なるトレンチゲート１０を交互に配置している。すなわち、奇数番目（上から１番目、３番目、５番目）のトレンチゲート１０の大きさは同じであり、偶数番目（上から２番目、５番目）のトレンチゲート１０の大きさは同じである。そして、奇数番目のトレンチゲート１０が偶数番目のトレンチゲート１０よりも長くなっている。なお、それぞれのトレンチゲート１０の平面形状は矩形である。こうすることで、ゲート長方向におけるトレンチゲート１０の一端の位置が、隣のトレンチゲート１０の一端の位置と異なっている。また、ゲート幅方向における複数のトレンチゲート１０の幅は同じである。ゲート幅方向において、５つのトレンチゲート１０が等間隔に配列されている。 In the present embodiment, trench gates 10 having different sizes are used. Specifically, two types of trench gates 10 having different lengths in the gate length direction are provided. The trench gates 10 having different lengths are alternately arranged. That is, the odd-numbered (first, third, fifth) trench gates 10 have the same size, and the even-numbered (second, fifth) trench gates 10 have the same size. . The odd-numbered trench gates 10 are longer than the even-numbered trench gates 10. The planar shape of each trench gate 10 is a rectangle. By doing so, the position of one end of the trench gate 10 in the gate length direction is different from the position of one end of the adjacent trench gate 10. The widths of the plurality of trench gates 10 in the gate width direction are the same. In the gate width direction, five trench gates 10 are arranged at equal intervals.

１番目のトレンチゲート１０のドレイン側端部では、２番目のトレンチゲート１０が離れている。従って、１番目のトレンチゲートの端部の溝間隔Ｓ２は、３番目のトレンチゲート１０までの距離とみなすことができる。ゲート長方向における端部の溝間隔Ｓ２が中央部の溝間隔Ｓ１と比べて広いと見なせるので、上記の実施形態と同様に、しきい値電圧の基板バイアス依存性を小さく保ったまま、基板電流を小さくすることができると考えられる。また、ゲート長方向において、トレンチゲート１０のドレイン側端部の位置を交互にずらせばよく、ソース側端部の位置は一致していても良い。 At the drain side end of the first trench gate 10, the second trench gate 10 is separated. Therefore, the groove interval S2 at the end of the first trench gate can be regarded as the distance to the third trench gate 10. Since the groove interval S2 at the end in the gate length direction can be considered to be wider than the groove interval S1 at the center, the substrate current is kept small while maintaining the substrate bias dependency of the threshold voltage as in the above embodiment. It is thought that can be reduced. Further, the position of the drain side end of the trench gate 10 may be alternately shifted in the gate length direction, and the position of the source side end may coincide.

変形例
上記の実施の形態では、トレンチゲート１０の平面形状を六角形、台形、矩形等としたが、様々な平面形状のトレンチゲート１０を用いることができる。図１８は、トレンチゲート１０の形状例を示す平面図である。図１８では、トレンチゲート１０の平面形状例が１０個示されている。図１８に示すように、楕円形、長円形、菱形、三角形、台形、五角形等の様々な平面形状のトレンチゲート１０を利用することができる。さらに、トレンチゲート１０は、左右対称な形状であってもよく、左右非対称な形状であっても良い。もちろん、１つの素子１００において異なる平面形状のトレンチゲート１０を用いても良い。例えば、１つの素子１００内に、矩形のトレンチゲート１０と台形のトレンチゲート１０を並べて配置しても良い。さらには、１つの素子１００に複数のトレンチゲート１０が設けられている場合、少なくとも１つ以上のトレンチゲート１０について、溝間隔Ｓ１を溝間隔Ｓ２よりも狭くすればよい。さらには、半導体基板１上に複数の素子が形成されている場合において、１つの素子１００のみ、溝間隔Ｓ１を溝間隔Ｓ２よりも狭くすればよい。 In the above embodiment, the planar shape of the trench gate 10 is hexagonal, trapezoidal, rectangular or the like, but various planar gate shapes 10 can be used. FIG. 18 is a plan view illustrating a shape example of the trench gate 10. FIG. 18 shows ten planar shape examples of the trench gate 10. As shown in FIG. 18, trench gates 10 having various planar shapes such as an ellipse, an oval, a rhombus, a triangle, a trapezoid, and a pentagon can be used. Further, the trench gate 10 may have a left-right symmetric shape or a left-right asymmetric shape. Of course, different planar gates 10 may be used in one element 100. For example, a rectangular trench gate 10 and a trapezoidal trench gate 10 may be arranged side by side in one element 100. Further, when a plurality of trench gates 10 are provided in one element 100, the groove interval S1 may be narrower than the groove interval S2 for at least one or more trench gates 10. Furthermore, in the case where a plurality of elements are formed on the semiconductor substrate 1, only one element 100 may have the groove interval S1 narrower than the groove interval S2.

尚、本発明は上記実施の形態に限られるものではなく、趣旨を逸脱しない範囲で適宜変更することが可能なものである。また、実施の形態１〜４の２つ以上を適宜組み合わせることも可能である。例えば、実施の形態１、２で示したような平面形状が矩形ではないトレンチゲート１０を用いた場合において、実施の形態３、４のように、ゲート長方向におけるトレンチゲート１０のドレイン側端部の位置をずらしてもよい。あるいは、一部のトレンチゲート１０については、実施の形態４に示したように異なる大きさとして、残りのトレンチゲート１０については実施の形態３のように大きさで交互にずらして配置してもよい。 Note that the present invention is not limited to the above-described embodiment, and can be changed as appropriate without departing from the spirit of the present invention. It is also possible to combine two or more of Embodiments 1 to 4 as appropriate. For example, when the trench gate 10 whose planar shape is not rectangular as shown in the first and second embodiments is used, the drain side end portion of the trench gate 10 in the gate length direction as in the third and fourth embodiments. The position may be shifted. Alternatively, some of the trench gates 10 may have different sizes as shown in the fourth embodiment, and the remaining trench gates 10 may be alternately shifted in size as in the third embodiment. Good.

１半導体基板
２素子分離領域
３ゲート絶縁膜
４ゲート電極
５ソース電極
６ドレイン電極
７Ｐ型ウェル層
８Ｎ−型オフセット層
９Ｎ＋型ソースドレイン層
１０トレンチゲート
１１空乏層
１２トレンチ
１３チャネル領域
１４素子領域
１００素子
DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Element isolation region 3 Gate insulating film 4 Gate electrode 5 Source electrode 6 Drain electrode 7 P type well layer 8 N− type offset layer 9 N + type source drain layer 10 Trench gate 11 Depletion layer 12 Trench 13 Channel region 14 Element Area 100 elements

Claims

A source region and a drain region of a first conductivity type provided on the substrate;
A channel region of a second conductivity type having a trench and provided between the source region and the drain region;
A gate electrode formed on the channel region and having a trench gate embedded in the trench,
A semiconductor device in which a width of the trench gate in the gate width direction changes according to a position in a gate length direction.

2. The semiconductor device according to claim 1, wherein the width of the trench gate is narrower at a center portion of the trench gate in the gate length direction than at a drain side end portion.

3. The semiconductor device according to claim 1, wherein the width of the trench gate is wider at the center of the trench gate in the gate length direction than at both ends of the trench gate.

The width of the trench gate is continuously narrowed from a central portion of the trench gate in the gate length direction toward both ends of the trench gate. A semiconductor device according to 1.

The semiconductor device according to claim 1, wherein the trench gates are formed symmetrically.

5. The width of the trench gate at one end in the gate length direction is narrower than the width of the trench gate at the other end in the gate length direction. A semiconductor device according to 1.

The semiconductor device according to claim 5, wherein the width of the trench gate is continuously narrowed from the one end of the trench gate in the gate length direction toward the other end of the trench gate. .

The semiconductor device according to claim 1, wherein the plurality of trench gates are arranged along the gate width direction.

A source region and a drain region of a first conductivity type provided on the substrate;
A channel region of a second conductivity type having a plurality of trenches arranged in the gate width direction and provided between the source region and the drain region;
A gate electrode formed on the channel region and having a trench gate embedded in each of the plurality of trenches,
A semiconductor device in which a position of one end of the trench gate in the gate length direction is different from a position of one end of the adjacent trench gate.

The semiconductor device according to claim 9, wherein the position of one end of the trench gate on the drain side is different from the position of one end of the adjacent trench gate on the drain side.

Two adjacent trench gates are formed with substantially the same length in the gate length direction,
11. The semiconductor device according to claim 9, wherein two adjacent trench gates are arranged so as to be shifted in the gate length direction.

The semiconductor device according to claim 9, wherein two adjacent trench gates are formed with different lengths in the gate length direction.

13. The semiconductor device according to claim 9, wherein positions of both ends of the trench gate in the gate length direction coincide with each other in the two trench gates arranged on both sides of the one trench gate. .

The semiconductor device according to claim 9, wherein the width of the trench gate in the gate width direction changes according to a position in the gate length direction.

The semiconductor device according to claim 9, wherein an interval between two adjacent trench gates is constant regardless of a position in the gate length direction.