JP2013030250A - 半導体記憶装置 - Google Patents

Abstract

【課題】
実施形態は、製造効率を向上可能な半導体記憶装置を提供する。
【解決手段】
本実施形態の半導体記憶装置は、複数の半導体チップと、電源端子とを備え、前記半導体チップは、チップアドレスが入力されるチップアドレス端子群、ｎ個（nは２以上の自然数）の前記半導体チップをグループとして検知するチップ検知端子群を有し、前記電源端子は、前記チップアドレス端子と、前記チップ検知端子群に接続されることを特徴としている。
【選択図】図１

Description

本発明の実施形態は、半導体記憶装置に関する。

最近、１個のパッケージ内に複数のチップをまとめて実装するマルチチップパッケージＭＣＰ(Multi Chip Package)を使うことにより、例えば携帯電話などのように狭い筐体の中に複数のパッケージを組み込むのに比べ、大容量化および大幅な省スペース化を達成している。このＭＣＰにはさまざまな半導体チップの組み合せがあり、例えば、システムの処理を行うプロセッサと周辺チップを組み合せたＭＣＰとしてシステムインパッケージ（ＳＩＰ：System in Package）と呼ばれるものや、また様々な種類の半導体メモリチップを主に組み合せたものもある。

特開２００３−１００８９４号公報 特開２００９−２９９９９７号公報

実施形態は、製造効率を向上可能な半導体記憶装置を提供する。

本実施形態の半導体記憶装置によれば、複数の半導体チップと、電源端子とを備え、前記半導体チップは、チップアドレスが入力されるチップアドレス端子群、ｎ個（ｎは２以上の自然数）の前記半導体チップをグループとして検知するチップ検知端子群を有し、前記電源端子は、前記チップアドレス端子と、前記チップ検知端子群に接続されることを特徴とする。

第１実施形態の半導体記憶装置を示す模式図。 第１実施形態の半導体チップの内部を示すブロック図。 第１実施形態のメモリセルアレイの内部を示すブロック図。 図４（ａ）は、管理テーブルを示す図であり、図４（ｂ）は、チップアドレスに基づいて選択されるテーブルを示す図である。 第１実施形態のメモリセルの閾値電圧を示す図。 第１実施形態の半導体製造装置の製造方法を示す模式図。 変形例１の半導体記憶装置を示す模式図。

（第１の実施形態）
次に、第１の実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。

［半導体記憶装置の構成］
第１の実施形態に係る半導体記憶装置について、図１の模式図を用いて説明する。なお、図１は、半導体チップ１００が４個設けられており、チップアドレス端子群１０１及びチップ検知端子１０３がそれぞれ２個設けられた例を用いて説明する。半導体チップ１００、チップアドレス端子群１０１、及びチップ検知端子１０３の個数はこれに限定されることない。

図１に示すように、本実施形態の半導体記憶装置は、複数の半導体チップ１００ａ〜１００ｄと、複数の金属端子１１０を有するパッケージ１２０とを有する。

半導体チップ１００ａ〜１００ｄそれぞれの表面には、チップアドレス端子群１０１ａ、１０１ｂ、チップイネーブル信号端子１０２、チップ検知端子１０３ａ、１０３ｂを有する。

チップアドレス端子群１０１ａ、１０１ｂは、複数の金属端子１１０のうち、電源端子（図１のＶＣＣ端子）と電気的にボンディングワイヤを介して接続する。

具体的には、半導体チップ１００ａ〜１００ｄそれぞれの制御回路は、チップアドレス端子群１０１ａ、１０１ｂから入力されるデータに基づいて、半導体チップ１００ａ〜１００ｄそれぞれのアドレスを検知する。

チップアドレス端子１０１ａは、下位データが入力される端子である。図１に示すように、半導体チップ１００ｂ、１００ｄのチップアドレス端子１０１ａは、電源端子にボンディングワイヤを介して接続する。

チップアドレス端子１０１ｂは、上位データが入力される端子である。図１に示すように、半導体チップ１００ｃ、１００ｄのチップアドレス端子１０１ａは、電源端子にボンディングワイヤを介して接続する。

例えば、図１の複数の半導体チップ１００ａ〜１００ｄを１つのグループとして動作するとき、電源端子からＶＣＣを入力する。その結果、半導体チップ１００ａのチップアドレス端子群１０１ａ、１０１ｂは、“００”データ（下位データ・上位データは、ＯＰＥＮである。ＯＰＥＮを“０”データとし、ＶＣＣを“１”データとする。ＯＰＥＮとは、チップアドレス端子群がいずれの端子１１０とも接続されていないことを示す）を受ける。半導体チップ１００ｂのチップアドレス端子群１０１ａ、１０１ｂは、“０１”データ（下位データはＶＣＣであり、上位データはＯＰＥＮである）を受ける。半導体チップ１００ｃのチップアドレス端子群１０１ａ、１０１ｂは、“１０”データ（下位データはＯＰＥＮであり、上位データはＶＣＣである）を受ける。半導体チップ１００ｄのチップアドレス端子群１０１ａ、１０１ｂは、“１１”データ（下位データはＶＣＣであり、上位データはＶＣＣである）を受ける。

その結果、各半導体チップ１００ａ〜１００ｄに入力されるデータに基づいて、半導体チップ１００ａは１番目の半導体チップ（データ“００”；１０進法で示すと”０”）であり、半導体チップ１００ｂは２番目の半導体チップ（データ“０１”；１０進法で示すと”１”）であり、半導体チップ１００ｃは３番目の半導体チップ（データ“１０”；１０進法で示すと”２”）であり、半導体チップ１００ｄは４番目の半導体チップ（データ“１１”；１０進法で示すと”３”）であることを検知する。

チップイネーブル信号端子１０２は、各半導体チップ１００ａ〜１００ｄをイネーブルする信号を受ける機能を有する。各半導体チップ１００ａ〜１００ｄのチップイネーブル信号端子１０２は、複数の金属端子１１０のうち、イネーブル端子（図１の ／ＣＥ端子）と電気的にボンディングワイヤを介して接続する。

チップ検知端子群１０３ａ、１０３ｂは、複数の金属端子１１０のうち、電源端子（図１のＶＣＣ端子）と電気的にボンディングワイヤを介して接続する。チップ検知端子群１０３ａ、１０３ｂは、複数の半導体チップ１００ａ〜１００ｄのうち、いずれの半導体チップ１００ａ〜１００ｄが１つのグループとして動作するかを検知する機能を有する。各半導体チップ１００ａ〜１００ｄのチップ検知端子群１０３ａ、１０３ｂは、全て電源端子に接続する。

このチップ検知端子群１０３ａ、１０３ｂに入力されたデータに基づいて、半導体チップ１００ａ〜１００ｄ内の制御回路は、例えば４個の半導体チップ１００ａ〜１００ｄが１つのグループとして動作するものと扱う。

チップ検知端子群１０３の個数について、一般化すると、ｎ個の半導体チップ１００を有するとき、チップ検知端子群１０３は、下記の式（１）を満たすｍ個（ｍは自然数）のチップ検知端子があればよい。

n＜２^ｍ …（１）
次に、本実施形態の半導体チップ１００ａ〜１００ｄそれぞれの構成について、図２、図３のブロック図、図４のグラフを用いて説明する。

１．全体構成
図２に示すように本実施形態に係る半導体記憶装置は、メモリセルアレイ１、ロウデータ２、ドライバ回路３、電圧発生回路４、データ入出力回路５、制御部６、ソース線ドライバ回路７、センスアンプ８を有する。

１−１．メモリセルアレイ１の構成例について
メモリセルアレイ１は、複数の不揮発性のメモリセルＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルＭＴが直列接続された複数のＮＡＮＤストリング１０を備えている。ＮＡＮＤストリング１０の各々は、例えば６４個のメモリセルＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。

メモリセルＭＴは、２値以上のデータを保持可能とする。このメモリセルＭＴの構造は、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造である。なお、メモリセルＭＴの構造は、ＭＯＮＯＳ型であっても良い。ＭＯＮＯＳ型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有した構造である。

メモリセルＭＴの制御ゲートはワード線ＷＬに電気的に接続され、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。またメモリセルＭＴは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルＭＴの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。

またメモリセルＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。

同一行にあるメモリセルＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ１〜ＢＬ（ｎ＋１）に共通接続される。以下、ビット線ＢＬ１〜ＢＬ（ｎ＋１）についても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。

また、同一のワード線ＷＬに接続された複数のメモリセルＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＴはブロックＢＬＫ単位で一括してデータが消去される。

図３に示すように、メモリセルアレイ１は、通常データを保持できる通常データ領域１１と、管理データを保持できる管理領域１２とを有する。

管理領域１２は、管理データとして、例えばＦＡＴファイルシステムで用いられるものと同じ、パーティションテーブル、ブートセクタ、ＦＡＴ１、ＦＡＴ２、ルートディレクトリエントリ、サブディレクトリエントリを含む。また、管理領域１２は、図４（ａ）に示すような、管理テーブルを有する。以下、具体的に説明する。

図４（ａ）に示すように管理テーブルは、半導体チップ１００ａ〜１００ｄの構成を示すフラグ（図４のチップの認識の欄に該当し、１チップ構成、２チップ構成、４チップ構成、８チップ構成等）と、チップアドレス端子群１０１ａ、１０１ｂに入力されるデータと、チップ検知端子群１０３ａ、１０３ｂに入力されるデータとを対応付けたテーブルである。

具体的には、チップ検知端子群１０３ａ、１０３ｂ入力されるデータが“００”であるとき、チップアドレス端子群１０１ａ、１０１ｂに入力される信号が遮断され、認識されない。このとき、各半導体チップ１００ａ〜１００ｄはそれぞれ１つの半導体チップ１００ａ〜１００ｄとして動作する（１チップ構成）。

チップ検知端子群１０３ａ、１０３ｂ入力されるデータが“０１”であるとき、チップアドレス端子群１０１ａに入力される信号が半導体チップ１００ａ〜１００ｄ内部に取り込まれる。他方で、チップアドレス端子群１０１ｂに入力される信号は遮断されて、認識されない。このとき、半導体チップ１００ａ〜１００ｄのうち、２つの半導体チップごとに１つのグループとして動作する（２チップ構成）。

チップ検知端子群１０３ａ、１０３ｂ入力されるデータが“１１”であるとき、チップアドレス端子群１０１ａ、１０１ｂに入力される信号が半導体チップ１００ａ〜１００ｄ内部に取り込まれる。このとき、半導体チップ１００ａ〜１００ｄの４つの半導体チップが１つのグループとして動作する（４チップ構成）。

また、図４（ｂ）に示すように、半導体記憶装置に、選択する半導体チップのアドレスが入力されると、対応する半導体チップが選択される。

１−２．メモリセルＭＴの閾値分布について
図５を用いて上記メモリセルＭＴの閾値分布について説明する。図５は、横軸に閾値分布（電圧）をとり、縦軸にメモリセルＭＴの数を示したグラフである。

図示するように、各々のメモリセルＭＴは、例えば２値（2-levels）のデータ（１ビットデータ）を保持できる。すなわち、メモリセルＭＴは、閾値電圧Ｖｔｈの低い順に“１”、及び“０”の２種のデータを保持できる。

メモリセルＭＴにおける“１” データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１である。“０”データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセルＭＴは、閾値に応じて“０”データ、及び“１”データの１ビットデータを保持可能とされている。メモリセルＭＴは、消去状態において、“１”データ（例えば負電圧）に設定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設定される。

１−３．ロウデコーダ２について
図２に戻ってロウデコーダ２について説明する。ロウデコーダ２は、ブロックデコーダ２０、及び転送トランジスタ（ＮチャネルＭＯＳトランジスタ）２１乃至２３を備える。ブロックデコーダ２０は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部６から与えられたブロックアドレスをデコードし、その結果に基づいてブロックＢＬＫを選択する。このブロックデコーダ２０は、ブロックＢＬＫごとに設けられる。図３に示すように、ブロックデコーダ２０それぞれは、ラッチ回路を有する。このラッチ回路は、ブロックデコーダ２０それぞれに対応するブロックＢＬＫが不良ブロックであるか否かを示すデータを保持する。ブロックデコーダ２０からブロック選択信号が転送トランジスタ２１乃至２３に転送される。これにより、転送トランジスタ２１乃至２３はオン状態となる。これにより、ブロックデコーダ２０から与えられるブロック選択信号に基づいて、ロウデコーダ２はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し、ドライバ回路３から与えられた電圧をそれぞれ転送する。

また、ロウデコーダ２は、制御部６から与えられたロウアドレスをデコードして、その結果に基づいて、選択されたブロック内の複数のワード線ＷＬのうち所望のワード線ＷＬを選択する。

１−４．ドライバ回路３について
ドライバ回路３は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲート線ドライバ３１、３２、及びワード線ＷＬ毎に設けられたワード線ドライバ３３を備える。本実施形態では、ワード線ドライバ３３、セレクトゲート線ドライバ３１、３２は、ブロックＢＬＫ０乃至ブロックＢＬＫｓに設けられる。

セレクトゲート線ドライバ３１は、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線ＳＧＤ１を介して、例えば信号ｓｇｄを選択トランジスタＳＴ１のゲートに転送する。なお、信号ｓｇｄは、その信号が“Ｌ”レベルであった場合、０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤ（例えば、１．８[Ｖ]）する。

また、セレクトゲート線ドライバ３１と同様にセレクトゲート線ドライバ３２は、選択ブロックＢＬＫのセレクトゲート線ＳＧＳ１を介し、データの書き込み時、読み出し時、データのベリファイ時に、セレクトゲート線ＳＧＳ１を介して、例えば信号ｓｇｓを選択トランジスタＳＴ２のゲートに転送する。なお、信号ｓｇｓは、その信号が“Ｌ”レベルであった場合０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤとする。

１−４．電圧発生回路４について
電圧発生回路４は、外部から与えられる電圧を昇圧または降圧することにより、データのプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ドライバ回路３に供給する。

１−５．データ入出力回路５について
データ入出力回路５は、図示せぬＩ／Ｏ端子を介して外部のホストから供給されたアドレス（ロウアドレス、カラムアドレス、ブロックアドレス；ロウアドレスとカラムアドレスを合わせてページアドレスとも呼ぶ）及びコマンドを制御部６に出力する。また、データ入出力回路５は、書き込みデータを、データ線Ｄｌｉｎｅを介してセンスアンプ８に出力する。

また、メモリセルアレイ１から読み出されたデータをホストに出力する際、データ入出力回路５は、制御部６の制御に基づき、センスアンプ８によって増幅されたデータを、データ線Ｄｌｉｎｅを介して受け取った後、Ｉ／Ｏ端子を介してホストに出力する。

１−６．制御部６について
制御部６は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路５を介して、ホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部６はアドレス、及び動作シーケンスに基づき、ブロック選択信号、カラム選択信号、及びロウ選択信号を生成する。

制御部６は、前述したブロック選択信号、ロウ選択信号をロウデコーダ２に出力する。また、制御部６はカラム選択信号をカラムデコーダ（図示略）に出力する。カラム選択信号とは、センスアンプ８のカラム方向を選択する信号である。

また、制御部６には、半導体記憶装置に接続されたメモリコントローラから供給された制御信号が与えられる。制御部６は供給された制御信号により、Ｉ／Ｏ端子を介してホストからデータ入出力回路５に供給された信号がアドレスであるのか、データであるのかを区別する。

１−７．センスアンプ８について
センスアンプ８は、データの読み出し時にメモリセルＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。具体的には、ビット線ＢＬを所定の電圧にプリチャージした後、ロウデコーダ２により選択されたＮＡＮＤストリング１０によってビット線ＢＬを放電させ、そのビット線ＢＬの放電状態をセンスする。つまり、センスアンプ８でビット線ＢＬの電圧を増幅してメモリセルＭＴの有するデータをセンスする。

また、データの書き込み時には、対応するビット線ＢＬに書き込みデータを転送する。

１−８．カラムデコーダついて
カラムデコーダ（図示略）は、制御部６から与えられたカラムアドレスをデコードして、カラム選択信号をセンスアンプ８に出力する。このカラム選択信号に基づいて、センスアンプ８内の所望のラッチ回路を選択する。

１−９．アドレスバッファについて
アドレスバッファ（図示略）は、制御部６に入力されたアドレスを保持する機能を有する。なお、本実施形態の半導体記憶装置では、アドレスバッファは制御部６を介してアドレスが供給されるが、これに限定されず、データ入出力回路５から直接アドレスが供給されるようにしてもよい。

［半導体記憶装置の製造方法］
次に、本実施形態の半導体記憶装置の製造方法について、図６を用いて説明する。図６（ａ）は、例えばダイソートテストを実行する前の半導体記憶装置の模式図である。図６（ｂ）は、例えばダイソートテストを実行した後に、半導体記憶装置内のチップ検知端子と電源端子を、ボンディングワイヤを介して接続した模式図を示す。

（１）ダイソートテストを実行する前について
半導体記憶装置の電源端子は、チップアドレス端子群１０１ａ、１０１ｂとボンディングワイヤを介して接続する。具体的には、図６（ａ）に示すように、半導体チップ１００ｂ、１００ｄのチップアドレス端子１０１ａは、電源端子にボンディングワイヤを介して接続する。同様に、半導体チップ１００ｃ、１００ｄのチップアドレス端子１０１ａは、電源端子にボンディングワイヤを介して接続する。

このとき、チップ検知端子群１０３ａ、１０３ｂは、パッケージ１２０のいずれの端子とも接続されていない。このため、ダイソートテストを実行する前では、チップ検知端子群１０３ａ、１０３ｂはＯＰＥＮであり、各半導体チップ１００ａ〜１００ｄの内部では１チップ構成として動作する。

その結果、複数の半導体チップ１００ａ〜１００ｄに対して、一括してダイソートテストを実行できる。

（２）ダイソートテストを実行した後について
ダイソートテストを実行した後には、半導体記憶装置の電源端子は、チップ検知端子群１０３ａ、１０３ｂとボンディングワイヤを介して接続する。具体的には、図６（ｂ）に示すように、半導体チップ１００ａ〜１００ｄのチップ検知端子群１０３ａ、１０３ｂは、電源端子にボンディングワイヤを介して接続する。

ダイソートテストを実行するのちに、チップ検知端子群１０３ａ、１０３ｂを電源端子と電気的に接続することで、チップ検知端子群１０３ａ、１０３ｂにＶＣＣが入力される。その結果、各半導体チップ１００ａ〜１００ｄを４つで１つのグループとして動作する（４チップ構成）。

したがって、本実施形態の半導体記憶装置では、ダイソートテストを実行した後に、管理領域に保持された管理テーブルを書き換える必要がなく、ボンディングワイヤでチップ検知端子群１０３ａ、１０３ｂと電源端子を接続すればよい。

全ての半導体チップ内の管理テーブルを書き換えるよりも、ボンディングワイヤで接続し、管理テーブルを書き換えない方が、製造コストが削減できる。

［第１実施形態の効果］
実施形態は、製造効率を向上可能な半導体記憶装置を提供する。

本実施形態の半導体記憶装置では、ダイソートテストを実行した後に、管理領域に保持された管理テーブルを書き換える必要がなく、ボンディングワイヤでチップ検知端子群１０３ａ、１０３ｂと電源端子を接続すればよい。

全ての半導体チップ内の管理テーブルを書き換える比較例と比べて、本実施形態の半導体記憶装置は、ボンディングワイヤでチップ検知端子と電源端子を接続し、管理テーブルを書き換えない方が、製造コストが削減できる。

（変形例１）
第１実施形態では、半導体記憶装置内に４個の半導体チップ１００ａ〜１００ｄを有する場合を説明したが、２個の半導体チップ１００ａ、１００ｂのみ有する場合であってもよい。個数に限定はない。図６に半導体記憶装置内に２つの半導体チップ１００ａ、１００ｂを有する場合を示す。

チップアドレス端子１０１ａとチップ検知端子１０３ａは、いずれも電源端子を接続する。その他のチップアドレス端子１０１ｂ及びチップ検知端子１０３ｂは、パッケージ１２０の端子には接続しない。この点で、第１実施形態と相違する。

この変形例１の場合であっても、第１実施形態と同様の効果を奏する。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１…メモリセルアレイ
２…ロウデコーダ
３…ドライバ回路
４…電圧発生回路
５…データ入出力回路
６…制御部
７…ソース線ドライバ回路
８…センスアンプ
ＭＴ…メモリセル
ＳＴ１，ＳＴ２…選択トランジスタ

Claims (4)

1. 複数の半導体チップと、
   電源端子と
   を備え、
   前記半導体チップは、チップアドレスが入力されるチップアドレス端子群、ｎ個（ｎは２以上の自然数）の前記半導体チップをグループとして検知するチップ検知端子群を有し、
   前記電源端子は、前記チップアドレス端子と、前記チップ検知端子群とに接続されることを特徴とする半導体記憶装置。
2. 前記ｎ個の半導体チップを有するとき、
   前記チップ検知端子群は、下記の式を満たすｍ個（ｍは自然数）のチップ検知端子を備えることを特徴とする請求項１記載の半導体記憶装置。
   n＜２^ｍ
3. 前記半導体チップに、前記チップ検知端子から入力されるデータと前記半導体チップのグループとが対応付けされた管理テーブルと、
   前記管理テーブルに基づいて、複数の前記半導体チップを制御する制御部と、
   をさらに有し、
   前記制御部は、前記チップ検知端子から入力されるデータ及び前記管理テーブルに基づいて、n個の前記半導体チップをグループとして制御することを特徴とする請求項１又は請求項２記載の半導体記憶装置。
4. 前記電源端子と前記チップアドレス端子を電気的に接続する第１ワイヤを形成するワイヤボンディング工程と、
   前記第１ワイヤを介して、複数の半導体チップをテストするテスト工程と、
   前記テスト工程ののちに、前記電源端子と前記チップ検知端子群を電気的に接続する第２ワイヤを形成するワイヤボンディング工程と
   を備えることを特徴とする半導体記憶装置の製造方法。

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