JP2013025563A - メモリコントローラ及びsimdプロセッサ - Google Patents
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Abstract
【解決手段】SIMDプロセッサにおけるメモリコントローラ140のアドレス記憶部142は、コントロールプロセッサにより、外部メモリにおけるN個のアドレスAi(i=1〜N)を設定可能である。パラメータ記憶部144は、コントロールプロセッサにより、第1のパラメータOSVと、第2のパラメータWと、第3のパラメータLとを設定可能である。データ転送部146は、アドレス記憶部142とパラメータ設定部144の内容に基づいて、外部メモリと、該SIMDプロセッサに含まれるN個のプロセッサ要素のバッファとの間でデータ転送を行う。
【選択図】図2
Description
なお、本明細書において、画像の「行」方向は、該画像を再生した場合の横方向の意味ではなく、PEの配列方向に割り当てた方向を意味する。例えば、画像を再生した場合の1行の各画素を各PEに夫々割り当てたとき、画像を再生した場合の「行」と本明細書でいう「行」とは一致するが、画像を再生した場合の1列の各画素を各PEに夫々割り当てたとき、画像を再生した場合の「列」が本明細書でいう「行」になる。画像以外の2次元データについても同様である。
M=W/S−1 (1)
但し,W:パラメータ記憶部に記憶された第2のパラメータ
S:単位サイズ
Ai=Ai+S (2)
但し,Ai:i個目のアドレス
S:単位サイズ
Ai=Ai+OSV (3)
但し,Ai:i個目のアドレス
OSV:パラメータ記憶部に記憶された第1のパラメータ
図1は、本発明の第1の実施の形態にかかるSIMDプロセッサ100を示す。SIMDプロセッサ100は、PEアレイ110、制御ユニット120を備える。
M=W/S−1 (6)
但し,W:パラメータ記憶部144に記憶された第2のパラメータ
S:単位サイズ
Ai=Ai+S (7)
但し,Ai:アドレス記憶部142に記憶されたi個目のアドレス
S:単位サイズ
Ai=Ai+OSV (8)
但し,Ai:アドレス記憶部142に記憶されたi個目のアドレス
OSV:パラメータ記憶部144に記憶された第1のパラメータ
但し,Ai:アドレス記憶部142に記憶されたi個目のアドレス
S:単位サイズ
但し,W:パラメータ記憶部144に記憶された第2のパラメータ
S:単位サイズ
但し,Ai:アドレス記憶部142に記憶されたi個目のアドレス
OSV:パラメータ記憶部144に記憶された第1のパラメータ
図5は、本発明の第2の実施の形態にかかるSIMDプロセッサ200を示す。該SIMDプロセッサ200は、PEアレイ110の代わりにPEアレイ210が設けられている点を除き、図1に示すSIMDプロセッサ100と同様の構成を有する。また、PEアレイ210は、各PEのバッファ112の代わりにシフトレジスタ220が設けられた点を除き、SIMDプロセッサ100におけるPEアレイ110と同様の構成を有する。そのため、SIMDプロセッサ200について、SIMDプロセッサ100と異なる点についてのみ詳細に説明する。SIMDプロセッサ200による処理の例についても、SIMDプロセッサ100を説明する際と同様に、図13に示す画像Pの各矩形領域のデータをPEアレイ210の各PEに夫々転送することを用いる。
図8は、本発明の第3の実施の形態にかかるSIMDプロセッサ300を示す。SIMDプロセッサ300は、PEアレイ110と、制御ユニット320を備え、PEアレイ110は、図1に示すSIMDプロセッサ100のPEアレイ110と同一のものであり、制御ユニット320は、CP330とメモリコントローラ340を備える。
M1=[W/(T×S)]−1 (9)
但し,W:パラメータ記憶部344に記憶された第2のパラメータ
S:単位サイズ
T:パラメータ記憶部344に記憶された第4のパラメータ
本実施の形態のSIMDプロセッサ300において、第2の処理は、第5の処理をT回繰り返す処理である。
Ai=Ai+S×T (10)
但し,Ai:i個目のアドレス
S:単位サイズ
T:パラメータ記憶部344に記憶された第4のパラメータ
Ai=Ai+S×T (10)
但し,Ai:i個目のアドレス
S:単位サイズ
T:パラメータ記憶部344に記憶された第4のパラメータ
20 コントロールプロセッサ(CP) 30 PEアレイ
42 バッファ 44 ローカルメモリ
46 MEMCTL 48 演算部
100 SIMDプロセッサ 110 PEアレイ
112 バッファ 114 ローカルメモリ
120 制御ユニット 130 CP
140 メモリコントローラ 142 アドレス記憶部
144 パラメータ記憶部 146 データ転送部
200 SIMDプロセッサ 210 PEアレイ
220 シフトレジスタ 221〜226 1段目〜6段目
300 SIMDプロセッサ 320 制御ユニット
330 コントロールプロセッサ(CP) 340 メモリコントローラ
344 パラメータ記憶部 346 データ転送部
A1〜A6 アドレス BK1〜BK6 矩形領域
P 画像 S 単位サイズ
OSV 第1のパラメータ
W 第2のパラメータ
L 第3のパラメータ
T 第4のパラメータ
Claims (9)
- N個(N:2以上の整数)のプロセッサ要素を有し、各前記プロセッサ要素が、容量が単位サイズSであり、該プロセッサ要素と外部メモリとの間で転送されるデータを一時的に格納するバッファを有するSIMD(SiNgle INstructioN Multiple Data)プロセッサに設けられたメモリコントローラであって、
前記外部メモリにおけるN個のアドレスAi(i=1〜N)を設定可能なアドレス記憶部と、
第1のパラメータOSVと、第2のパラメータWと、第3のパラメータLとを設定可能なパラメータ記憶部と、
前記外部メモリと、前記N個のプロセッサ要素のバッファとの間でデータ転送を行うデータ転送部とを有し、
前記データ転送部は、
前記データ転送の指示に応じて、第1の処理を前記パラメータ記憶部に記憶された前記第3のパラメータLに合致する回数分繰り返し、
前記第1の処理は、第2の処理をすると共に第3の処理を行うことを式(1)に示すM回繰り返した後に、前記第2の処理をすると共に第4の処理を行う処理であり、
前記第2の処理は、
前記外部メモリから前記N個のプロセッサ要素のバッファへのデータ転送の際に、1アドレスが1プロセッサ要素に対応するように、前記アドレス記憶部に記憶されている各アドレスから夫々単位サイズS分のデータを読み出して、対応するプロセッサ要素のバッファに格納する処理であり、
前記N個のプロセッサ要素のバッファから前記外部メモリへのデータ転送の際に、1アドレスが1プロセッサ要素に対応するように、夫々の前記プロセッサ要素のバッファに格納されたデータを読み出して、前記アドレス記憶部に記憶されているN個のアドレスのうちの、対応するアドレスに書き込む処理であり、
前記第3の処理は、前記アドレス記憶部に記憶されている各アドレスAiを式(2)に従って増分させる処理であり、
前記第4の処理は、前記アドレス記憶部に記憶されている各アドレスAiを式(3)に従って増分させる処理であることを特徴とするメモリコントローラ。
M=W/S−1 (1)
但し,W:パラメータ記憶部に記憶された第2のパラメータ
S:単位サイズ
Ai=Ai+S (2)
但し,Ai:i個目のアドレス
S:単位サイズ
Ai=Ai+OSV (3)
但し,Ai:i個目のアドレス
OSV:パラメータ記憶部に記憶された第1のパラメータ - 前記パラメータ記憶部は、第4のパラメータTをさらに設定可能であり、
前記第1の処理は、第2の処理をすると共に第3の処理を行うことを式(4)に示すM1回繰り返した後に、前記第2の処理をすると共に前記第4の処理を行う処理であり、
前記第2の処理は、第5の処理をT回繰り返す処理であり、
前記第5の処理は、
前記外部メモリから前記N個のプロセッサ要素のバッファへのデータ転送の際に、1アドレスが隣接するT個のプロセッサ要素に対応するように、前記アドレス記憶部に記憶されているN個のアドレスのうちの「N/T」個のアドレスであって、かつ、回毎に異なる前記「N/T」個のアドレスから夫々単位サイズSのT倍分のデータを読み出して、対応するT個のプロセッサ要素のバッファに夫々格納する処理であり、
前記N個のプロセッサ要素のバッファから前記外部メモリへのデータ転送の際に、各前記プロセッサ要素のバッファに格納されたデータを読み出すと共に、1アドレスが隣接するT個のプロセッサ要素に対応するように、隣接するT個のプロセッサ要素からなるグループ毎に、該グループ内のT個のプロセッサ要素のバッファから読み出したデータを、前記アドレス記憶部に記憶されているN個のアドレスのうちの「N/T」個のアドレスであって、かつ、回毎に異なる前記「N/T」個のアドレスのうちの、前記グループに対応する1つに書き込む処理であり、
前記第3の処理は、前記アドレス記憶部に記憶されている各アドレスAiを式(5)に従って増分させる処理であることを特徴とするメモリコントローラ。
M1=[W/(T×S)]−1 (4)
但し,W:パラメータ記憶部に記憶された第2のパラメータ
S:単位サイズ
T:パラメータ記憶部に記憶された第4のパラメータ
Ai=Ai+S×T (5)
但し,Ai:i個目のアドレス
S:単位サイズ
T:パラメータ記憶部に記憶された第4のパラメータ - 前記データ転送部は、
前記外部メモリから前記N個のプロセッサ要素のバッファへのデータ転送の際に、前記N個のプロセッサ要素のバッファの全てがフルになる度に割込みを発生させ、
前記N個のプロセッサ要素のバッファから前記外部メモリへのデータ転送の際に、前記N個のプロセッサ要素のバッファの全てが空になる度に割込みを発生させることを特徴とする請求項1または2に記載のメモリコントローラ。 - コントロールプロセッサと、
前記コントロールプロセッサにより制御されるN個(N:2以上の整数)のプロセッサ要素と、
メモリコントローラとを備えるSIMD(SiNgle INstructioN Multiple Data)プロセッサ)であって、
各前記プロセッサ要素は、容量が単位サイズSであり、該プロセッサ要素と外部メモリとの間で転送されるデータを一時的に格納するバッファを有し、
前記メモリコントローラは、
前記コントロールプロセッサにより、前記外部メモリにおけるN個のアドレスAi(i=1〜N)を設定可能なアドレス記憶部と、
前記コントロールプロセッサにより、第1のパラメータOSVと、第2のパラメータWと、第3のパラメータLとを設定可能なパラメータ記憶部と、
前記コントロールプロセッサからのデータ転送の指示に応じて、前記外部メモリと、前記N個のプロセッサ要素のバッファとの間でデータ転送を行うデータ転送部とを有し、
前記データ転送部は、
前記データ転送に際して、第1の処理を前記パラメータ記憶部に記憶された前記第3のパラメータLに合致する回数分繰り返し、
前記第1の処理は、第2の処理をすると共に第3の処理を行うことを式(6)に示すM回繰り返した後に、前記第2の処理をすると共に第4の処理を行う処理であり、
前記第2の処理は、
前記外部メモリから前記N個のプロセッサ要素のバッファへのデータ転送の際に、1アドレスが1プロセッサ要素に対応するように、前記アドレス記憶部に記憶されている各アドレスから夫々単位サイズS分のデータを読み出して、対応するプロセッサ要素のバッファに格納する処理であり、
前記N個のプロセッサ要素のバッファから前記外部メモリへのデータ転送の際に、1アドレスが1プロセッサ要素に対応するように、夫々の前記プロセッサ要素のバッファに格納されたデータを読み出して、前記アドレス記憶部に記憶されているN個のアドレスのうちの、対応するアドレスに書き込む処理であり、
前記第3の処理は、前記アドレス記憶部に記憶されている各アドレスAiを式(7)に従って増分させる処理であり、
前記第4の処理は、前記アドレス記憶部に記憶されている各アドレスAiを式(8)に従って増分させる処理であり、
M=W/S−1 (6)
但し,W:パラメータ記憶部に記憶された第2のパラメータ
S:単位サイズ
Ai=Ai+S (7)
但し,Ai:i個目のアドレス
S:単位サイズ
Ai=Ai+OSV (8)
但し,Ai:i個目のアドレス
OSV:パラメータ記憶部に記憶された第1のパラメータ
前記コントロールプロセッサは、
前記メモリコントローラによる前記外部メモリから前記N個のプロセッサ要素のバッファへのデータ転送の際に、前記N個のプロセッサ要素のバッファの全てがフルになる度に、各前記プロセッサ要素にライト命令をし、
前記DMAコントローラによる前記N個のプロセッサ要素のバッファから前記外部メモリへのデータ転送の際に、前記N個のプロセッサ要素のバッファの全てが空になる度に、各前記プロセッサ要素にリード命令をすることを特徴とするSIMDプロセッサ。 - 前記コントロールプロセッサは、
前記N個のアドレスAi(i=1〜N)として、複数の単位サイズSのデータが2次元に配列してなる2次元データを記憶した前記外部メモリにおける、前記2次元データに含まれるN個の矩形領域の先頭アドレスを前記アドレス記憶部に設定し、
前記2次元データの同一行における先端と末尾の単位サイズSのデータのアドレスの差分と、前記矩形領域の行方向のサイズと、前記矩形領域の行数とを、夫々前記第1のパラメータOSVと、第2のパラメータWと、第3のパラメータLとして前記パラメータ設定部に設定することを特徴とする請求項4に記載のSIMDプロセッサ。 - 前記コントロールプロセッサは、
前記N個の矩形領域が異なる行方向のサイズを有するときに、各前記行方向のサイズのうちの最大値を前記第2のパラメータWとして設定し、
前記N個の矩形領域が異なる行数を有するときに、各前記行数のうちの最大値を前記第3のパラメータLとして設定することを特徴とする請求項5に記載のSIMDプロセッサ。 - 前記2次元データは、画像データであり、
前記単位サイズSのデータは、1画素のデータであることを特徴とする請求項5または6に記載のSIMDプロセッサ。 - 前記パラメータ記憶部は、前記コントロールプロセッサにより第4のパラメータTをさらに設定可能であり、
前記コントロールプロセッサは、Nの約数を前記第4のパラメータTとして前記パラメータ記憶部に設定し、
前記メモリコントローラにおける前記データ転送部は、
前記第1の処理として、第2の処理をすると共に第3の処理を行うことを式(9)に示すM1回繰り返した後に、前記第2の処理をすると共に前記第4の処理を行い、
前記第2の処理として、第5の処理をT回繰り返し、
前記第5の処理は、
前記外部メモリから前記N個のプロセッサ要素のバッファへのデータ転送の際に、1アドレスが隣接するT個のプロセッサ要素に対応するように、前記アドレス記憶部に記憶されているN個のアドレスのうちの「N/T」個のアドレスであって、かつ、回毎に異なる前記「N/T」個のアドレスから夫々単位サイズSのT倍分のデータを読み出して、対応するT個のプロセッサ要素のバッファに夫々格納する処理であり、
前記N個のプロセッサ要素のバッファから前記外部メモリへのデータ転送の際に、各前記プロセッサ要素のバッファに格納されたデータを読み出すと共に、1アドレスが隣接するT個のプロセッサ要素に対応するように、隣接するT個のプロセッサ要素からなるグループ毎に、該グループ内のT個のプロセッサ要素のバッファから読み出したデータを、前記アドレス記憶部に記憶されているN個のアドレスのうちの「N/T」個のアドレスであって、かつ、回毎に異なる前記「N/T」個のアドレスのうちの、前記グループに対応する1つに書き込む処理であり、
前記第3の処理は、前記アドレス記憶部に記憶されている各アドレスAiを式(10)に従って増分させる処理であり、
M1=[W/(T×S)]−1 (9)
但し,W:パラメータ記憶部に記憶された第2のパラメータ
S:単位サイズ
T:パラメータ記憶部に記憶された第4のパラメータ
Ai=Ai+S×T (10)
但し,Ai:i個目のアドレス
S:単位サイズ
T:パラメータ記憶部に記憶された第4のパラメータ
前記コントロールプロセッサは、
前記N個のプロセッサ要素のバッファから前記外部メモリへのデータ転送の際には該データ転送の指示の前に、前記外部メモリから前記N個のプロセッサ要素のバッファへのデータ転送の際には該データ転送の指示に応じて前記DMAコントローラが該データ転送を完了した後に、前記N個のプロセッサ要素に対してデータ交換の命令をし、
前記N個のプロセッサ要素は、前記データ交換の命令に応じて、隣接するプロセッサ要素同士間で、ローカルメモリ上のデータを交換することを特徴とする請求項4から7のいずれか1項に記載のSIMDプロセッサ。 - 前記DMAコントローラは、
前記外部メモリから前記N個のプロセッサ要素のバッファへのデータ転送の際に、前記N個のプロセッサ要素のバッファの全てがフルになる度に割込みを発生させ、
前記N個のプロセッサ要素のバッファから前記外部メモリへのデータ転送の際に、前記N個のプロセッサ要素のバッファの全てが空になる度に割込みを発生させ、
前記コントロールプロセッサは、前記割込みに応じて、前記N個のプロセッサ要素にリード命令またはライト命令をすることを特徴とする請求項4から8のいずれか1項に記載のコントロールプロセッサ。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011159752A JP5739758B2 (ja) | 2011-07-21 | 2011-07-21 | メモリコントローラ及びsimdプロセッサ |
US13/541,476 US9129085B2 (en) | 2011-07-21 | 2012-07-03 | Memory controller and SIMD processor |
TW101125919A TWI548988B (zh) | 2011-07-21 | 2012-07-18 | 記憶體控制器及單一指令多重資料處理器 |
US14/834,282 US20150363357A1 (en) | 2011-07-21 | 2015-08-24 | Memory controller and simd processor |
US15/423,868 US20170147529A1 (en) | 2011-07-21 | 2017-02-03 | Memory controller and simd processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011159752A JP5739758B2 (ja) | 2011-07-21 | 2011-07-21 | メモリコントローラ及びsimdプロセッサ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013025563A true JP2013025563A (ja) | 2013-02-04 |
JP5739758B2 JP5739758B2 (ja) | 2015-06-24 |
Family
ID=47556647
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011159752A Active JP5739758B2 (ja) | 2011-07-21 | 2011-07-21 | メモリコントローラ及びsimdプロセッサ |
Country Status (3)
Country | Link |
---|---|
US (3) | US9129085B2 (ja) |
JP (1) | JP5739758B2 (ja) |
TW (1) | TWI548988B (ja) |
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KR102591663B1 (ko) | 2018-11-27 | 2023-10-20 | 한국전자통신연구원 | 영상 처리를 위한 전자 장치 및 영상 처리 방법 |
Also Published As
Publication number | Publication date |
---|---|
US20170147529A1 (en) | 2017-05-25 |
US20150363357A1 (en) | 2015-12-17 |
JP5739758B2 (ja) | 2015-06-24 |
US20130024658A1 (en) | 2013-01-24 |
TW201314448A (zh) | 2013-04-01 |
US9129085B2 (en) | 2015-09-08 |
TWI548988B (zh) | 2016-09-11 |
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