JP2013016025A - 検証装置、検証プログラム、および、検証方法 - Google Patents
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Abstract
【解決手段】検証装置1は、検証対象2から非同期パスの構造タイプを抽出する抽出部1aと、抽出した非同期パスの構造タイプに基づいて、検証対象2に対する第1および第2の測定箇所を含む複数の測定箇所を特定する特定部1bと、特定した第1および第2の測定箇所間の信号伝播所要サイクル数を検証対象2から検出する検出部1cと、検出した信号伝播所要サイクル数を用いて、特定した複数の測定箇所の活性化回数を所定のタイミングで測定するアサーションを生成するアサーション生成部1dと、非同期シミュレーションの実行中、生成したアサーションを用いて、特定した複数の測定箇所の活性化回数を測定する測定部1eと、測定結果を期待値と比較する比較部1fと、を有する。
【選択図】図1
Description
この検証装置は、検証対象から非同期パスの構造タイプを抽出する抽出部と、抽出部が抽出した非同期パスの構造タイプに基づいて、検証対象に対する第1および第2の測定箇所を含む複数の測定箇所を特定する特定部と、特定部が特定した第1および第2の測定箇所間の信号伝播所要サイクル数を検証対象から検出する検出部と、検出部が検出した信号伝播所要サイクル数を用いて、特定部が特定した複数の測定箇所の活性化回数を所定のタイミングで測定するアサーションを生成するアサーション生成部と、非同期パス遅延およびクロックジッターを付与した条件下で実行される検証対象のシミュレーションの実行中、アサーション生成部が生成したアサーションを用いて、特定部が特定した複数の測定箇所の活性化回数を測定する測定部と、測定部による測定結果を期待値と比較する比較部と、を有する。
[第1の実施の形態]
図1は、第1の実施の形態に係る検証装置の一例を示す図である。
なお、検証対象2は、例えば、LSI(Large Scale Integration)などの集積回路を、レジスタ・トランスファ・レベル(RTL:Resistor Transfer Level)と呼ばれる論理式で表現した回路データである。検証対象2は、複数のクロックドメイン間をまたぐ非同期パスを含んでいる。
まず、抽出部1aが、検証対象2から、非同期パスの構造タイプを抽出する。
次に、特定部1bが、抽出部1aが抽出した非同期パスの構造タイプに基づいて、検証対象2に対する測定箇所を特定する。
次に、アサーション生成部1dが、検出部1cが検出した信号伝播所要サイクル数を用いて、特定部1bが特定した測定箇所の活性化回数を所定のタイミングで測定するアサーションを生成する。
このように、検証装置1は、非同期パスの構造タイプに基づいて検証対象2に対する測定箇所を特定し、特定した測定箇所間の信号伝播所要サイクル数を検出し、さらに、検出した信号伝播所要サイクル数を用いて、特定した測定箇所の活性化回数を所定のタイミングで測定するアサーションを生成する。さらに、検証装置1は、非同期シミュレーションの実行中、生成したアサーションを用いて、特定した測定箇所の活性化回数を測定する。
[第2の実施の形態]
次に、第1の実施の形態の検証装置1をより具体的にした実施の形態を、第2の実施の形態として説明する。
検証装置100は、CPU(Central Processing Unit)101によって装置全体が制御されている。CPU101には、バス108を介してRAM(Random Access Memory)102と複数の周辺機器が接続されている。
図3は、第2の実施の形態に係る検証装置の機能の一例を示す図である。
検証装置100は、検証対象格納部111と、非同期パス抽出部112と、非同期リスト格納部113と、アサーション抽出生成部114と、アサーション生成用リスト格納部114aと、テンプレート格納部114bと、アサーション格納部115とを有している。
図4は、第2の実施の形態に係る非同期リストの一例を示す図である。
図5は、第2の実施の形態に係るアサーション生成用リストの一例を示す図である。
図6は、第2の実施の形態に係るアサーション生成用のテンプレートの一例を示す図である。
図7は、第2の実施の形態に係るアサーションの一例を示す図である。
アサーション160は、図6に示したテンプレート150に対応したものである。
図8は、第2の実施の形態に係る判定結果リストの一例を示す図である。
判定結果リスト170には、実施されたシミュレーション毎に、「OK」または「ERROR」の判定結果171が格納されている。
図9は、第2の実施の形態に係る検証手順の一例を示すフローチャートである。
[ステップS11]非同期パス抽出部112が、検証対象格納部111に格納された検証対象から、非同期パスの信号および非同期パスの構造タイプを抽出して、非同期リストに格納する。
図10、図11は、第2の実施の形態に係るアサーション生成手順の一例を示すフローチャートである。まず、図10を用いて説明する。
[ステップS22]アサーション抽出生成部114が、選択した非同期パスに対応する送信側フリップフロップ回路の出力信号を非同期リストから抽出し、測定箇所「A」としてアサーション生成用リストに格納する。
[ステップS26]アサーション抽出生成部114が、出力先信号抽出処理により検出した起点−終点信号伝播所要サイクル数を、測定箇所「B−D」間の信号伝播所要サイクル数としてアサーション生成用リストに格納する。
[ステップS28]アサーション抽出生成部114が、選択した非同期パスの構造タイプを非同期リストから抽出し、抽出した構造タイプがコンビネーションであるかどうかを判定する。コンビネーションである場合、アサーション抽出生成部114は、処理をステップS29に進める。コンビネーションではない場合、アサーション抽出生成部114は、処理をステップS30に進める。
[ステップS30]アサーション抽出生成部114が、測定箇所「D」に対して、リコンバージェンスレジスタ判定処理を実行する。
[ステップS41]アサーション抽出生成部114が、リコンバージェンスレジスタ判定処理の結果、リコンバージェンスレジスタと判定されたかどうかを判定する。リコンバージェンスレジスタと判定された場合、アサーション抽出生成部114は、処理をステップS42に進める。リコンバージェンスレジスタと判定されなかった場合、アサーション抽出生成部114は、処理をステップS46に進める。
[ステップS44]アサーション抽出生成部114が、出力先信号抽出処理により検出した起点−終点信号伝播所要サイクル数を、測定箇所「D−E」間の信号伝播所要サイクル数としてアサーション生成用リストに格納する。
[ステップS46]アサーション抽出生成部114が、非同期リストから非同期パスを全て選択したかどうかを判定する。全て選択した場合、アサーション抽出生成部114は、処理をステップS47に進める。全て選択していない場合、アサーション抽出生成部114は、処理をステップS21に戻す。
図12は、第2の実施の形態に係る出力信号抽出処理の一例を示すフローチャートである。
[ステップS53]アサーション抽出生成部114が、選択した終点が出力端子の出力信号かどうかを判定する。出力端子の出力信号である場合、アサーション抽出生成部114は、処理をステップS57に進める。出力端子の出力信号ではない場合、アサーション抽出生成部114は、処理をステップS54に進める。
[ステップS55]アサーション抽出生成部114が、起点から選択した終点に至る信号経路に組合せ論理回路が抽出されたかどうかを判定する。組合せ論理回路が抽出された場合、アサーション抽出生成部114は、処理をステップS57に進める。組合せ論理回路が抽出されなかった場合、アサーション抽出生成部114は、処理をステップS56に進める。
測定箇所D,Eについては、対応するフリップフロップ回路が、FSMまたはカウンタであるかどうかを判定する必要がある。測定箇所D,Eに対応するフリップフロップ回路がFSMまたはカウンタの場合、非同期パスから出力された信号に起因して、どのステートからどのステートに変化したかが重要である。
[ステップS61]アサーション抽出生成部114が、測定箇所の1つを選択する。
[ステップS63]アサーション抽出生成部114が、抽出した信号ビット幅が2以上であるかどうかを判定する。信号ビット幅が2以上である場合、アサーション抽出生成部114は、処理をステップS64に進める。信号ビット幅が2以上ではない場合、アサーション抽出生成部114は、処理をステップS68に進める。
[ステップS65]アサーション抽出生成部114が、抽出した出力信号に、選択した測定箇所が含まれているかどうかを判定する。選択した測定箇所が含まれている場合、アサーション抽出生成部114は、処理をステップS66に進める。選択した測定箇所が含まれていない場合、アサーション抽出生成部114は、処理をステップS68に進める。
[ステップS67]アサーション抽出生成部114が、アサーション生成用リストに、非同期パスの後段がFSMまたはカウンタであることを示すフラグとして「True」を格納する。
[ステップS69]アサーション抽出生成部114が、アサーション生成用リストに、非同期パスの後段がFSMまたはカウンタではないことを示すフラグとして「False」を格納する。
図14は、第2の実施の形態に係る測定箇所の抽出処理の一例を示すフローチャートである。
[ステップS82]アサーション抽出生成部114が、抽出した入力信号の1つを選択する。
[ステップS86]アサーション抽出生成部114が、検証対象を解析し、選択した入力信号の前段に接続されているフリップフロップ回路および入力端子の出力信号を抽出する。
図15は、第2の実施の形態に係るリコンバージェンスレジスタ判定処理の一例を示すフローチャートである。
[ステップS92]アサーション抽出生成部114が、検証対象を解析し、測定箇所「D」に対応するフリップフロップ回路の前段に接続されているフリップフロップ回路および入力端子の出力信号を抽出する。
[ステップS94]非同期リストを検索した結果、一致する受信側フリップフロップ回路の出力信号が存在した場合、アサーション抽出生成部114は、処理をステップS95に進める。一致するリコンバージェンス信号が存在しなかった場合、アサーション抽出生成部114は、処理をステップS96に進める。
[ステップS96]アサーション抽出生成部114が、全ての測定箇所「D」を選択したかどうかを判定する。全ての測定箇所「D」を選択した場合、アサーション抽出生成部114は、処理を終了する。選択していない測定箇所「D」がある場合、アサーション抽出生成部114は、処理をステップS91に戻す。
図16は、第2の実施の形態に係る判定の手順の一例を示すフローチャートである。
[ステップS101]判定部121が、回数測定結果格納部120に格納された回数測定結果の1つを選択する。
[ステップS103]判定部121が、回数測定結果を回数基準値と比較した結果、有意な差を含む測定箇所があるかどうかを判定する。有意な差を含む測定箇所がある場合、判定部121は、処理をステップS105に進める。有意な差を含む測定箇所が全くない場合、判定部121は、処理をステップS104に進める。
[ステップS105]判定部121が、判定結果リストに、判定結果として「ERROR」を格納する。
図17は、第2の実施の形態に係る具体例1の回路ブロックを示す図である。
図18は、第2の実施の形態に係る具体例2の回路ブロックを示す図である。
図19は、第2の実施の形態に係る具体例3の回路ブロックを示す図である。
回路ブロック260は、DMUXの構造タイプを備える非同期パスを含む回路ブロックである。回路ブロック260は、多ビット信号の非同期パスに含まれる、異なるクロックドメインに属する、送信側フリップフロップ回路(data_s)と、受信側フリップフロップ回路(data_d)とを有している。
回路ブロック270は、異なるクロックドメインに属する、送信側フリップフロップ回路(sig5_s)と、受信側フリップフロップ回路(sig5_d)とを有している。さらに、受信側フリップフロップ回路(sig5_d)の後段には、組合せ論理回路271を介してフリップフロップ回路(sig5_d_1)が接続されている。フリップフロップ回路(sig5_d_1)の出力信号274は多ビット信号であり、組合せ論理回路271を経由して、フリップフロップ回路(sig5_d_1)に再び入力されている。
さらに、検証装置100は、測定箇所別に用意されたアサーション生成用のテンプレートに、特定した測定箇所および検出した信号伝播所要サイクル数を埋め込むことで、測定箇所の活性化回数を所定のタイミングで測定するアサーションを生成する。
すなわち、非同期シミュレーション中、非同期パス遅延およびクロックジッターの影響で、パスの変化回数が多少変化する(ゆらぐ)ことがあるが、シナリオの意図から外れた動作になっていない場合もある。ここで、シナリオの意図から外れるとは、シミュレーションで動かすつもりであった機能が、動かなかったことを指す。
次に、第1の実施の形態の検証装置1をより具体的にした他の実施の形態を、第3の実施の形態として説明する。
検証装置100aは、第1の実施の形態の検証装置100に対して、シナリオ調整用シミュレーション実行部116、固定シナリオ格納部117、回数基準値格納部118、判定部121、判定結果リスト格納部122を削除し、回数目標値設定部180、ランダムシナリオ格納部181、回数目標値格納部182、シナリオ網羅性チェック部183、グループ平均値格納部184、網羅性判定結果リスト格納部185を追加したものに相当する。
次に、網羅性判定結果リストのデータ構造について説明する。
網羅性判定結果リスト280には、非同期パス毎に、測定箇所「B」、「D」、「E」を示す信号281〜283と、測定箇所「B」のクロック284と、非同期パスの後段がFSMまたはカウンタであることを示すフラグ285と、FSMまたはカウンタの遷移状態286とが格納されている。
図24、図25は、第3の実施の形態に係る判定手順の一例を示すフローチャートである。まず、図24を用いて説明を行う。
[ステップS112]シナリオ網羅性チェック部183が、N(作成済みグループ数)が、「0」であるかどうかを判定する。「0」である場合、シナリオ網羅性チェック部183は、処理をステップS113に進める。「0」ではない場合、シナリオ網羅性チェック部183は、処理をステップS114に進める。
[ステップS114]シナリオ網羅性チェック部183が、n(グループ番号)を「1」とする。
[ステップS120]シナリオ網羅性チェック部183が、選択した回数測定結果を、グループ「N+1」の平均値とする。
[ステップS131]シナリオ網羅性チェック部183が、nを「1」とする。
[ステップS132]シナリオ網羅性チェック部183が、グループnの回数測定結果の平均値を、測定箇所毎に、回数目標値以上であるかを比較する。
[ステップS135]シナリオ網羅性チェック部183が、測定箇所のそれぞれについて、複数のグループのうち少なくとも1つのグループの回数測定結果の平均値が、回数目標値以上であるかどうかを判定して処理を終了する。
(付記1) 検証対象から非同期パスの構造タイプを抽出する抽出部と、
前記抽出部が抽出した非同期パスの構造タイプに基づいて、前記検証対象に対する第1および第2の測定箇所を含む複数の測定箇所を特定する特定部と、
前記特定部が特定した前記第1および第2の測定箇所間の信号伝播所要サイクル数を前記検証対象から検出する検出部と、
前記検出部が検出した信号伝播所要サイクル数を用いて、前記特定部が特定した前記複数の測定箇所の活性化回数を所定のタイミングで測定するアサーションを生成するアサーション生成部と、
非同期パス遅延およびクロックジッターを付与した条件下で実行される前記検証対象のシミュレーションの実行中、前記アサーション生成部が生成したアサーションを用いて、前記特定部が特定した前記複数の測定箇所の活性化回数を測定する測定部と、
前記測定部による測定結果を期待値と比較する比較部と、
を有することを特徴とする検証装置。
ことを特徴とする付記1記載の検証装置。
ことを特徴とする付記1または2記載の検証装置。
ことを特徴とする付記1〜3のいずれか1つに記載の検証装置。
ことを特徴とする付記4記載の検証装置。
前記特定部が特定した前記第2の測定箇所は、前記抽出部が構造タイプを抽出した非同期パスの送信側フリップフロップ回路の次段に組合せ論理回路を介して接続されたフリップフロップ回路の出力信号であり、
さらに、前記特定部は、前記抽出部が構造タイプを抽出した非同期パスの送信側フリップフロップ回路の出力信号を、第3の測定箇所に特定する、
ことを特徴とする付記1〜5のいずれか1つに記載の検証装置。
前記抽出部が抽出した非同期パスの構造タイプがコンビネーションの場合、
前記抽出部が構造タイプを抽出した非同期パスの送信側フリップフロップ回路と受信側フリップフロップ回路との間に接続されている組合せ論理回路の入力信号のうち、前記第1の測定箇所に特定している信号を除いた信号を、第4の測定箇所に特定する、
ことを特徴とする付記6記載の検証装置。
前記抽出部が抽出した非同期パスの構造タイプがリコンバージェンスの場合、
特定した前記第2の測定箇所の次段に組合せ論理回路を介して接続されたフリップフロップ回路の出力信号を、第5の測定箇所に特定する、
ことを特徴とする付記6または7記載の検証装置。
検証対象から非同期パスの構造タイプを抽出し、
抽出した非同期パスの構造タイプに基づいて、前記検証対象に対する第1および第2の測定箇所を含む複数の測定箇所を特定し、
特定した前記第1および第2の測定箇所間の信号伝播所要サイクル数を前記検証対象から検出し、
検出した信号伝播所要サイクル数を用いて、特定した前記複数の測定箇所の活性化回数を所定のタイミングで測定するアサーションを生成し、
非同期パス遅延およびクロックジッターを付与した条件下で実行される前記検証対象のシミュレーションの実行中、生成したアサーションを用いて、特定した前記複数の測定箇所の活性化回数を測定し、
測定結果を期待値と比較する、
処理を実行させることを特徴とする検証プログラム。
検証対象から非同期パスの構造タイプを抽出し、
抽出した非同期パスの構造タイプに基づいて、前記検証対象に対する第1および第2の測定箇所を含む複数の測定箇所を特定し、
特定した前記第1および第2の測定箇所間の信号伝播所要サイクル数を前記検証対象から検出し、
検出した信号伝播所要サイクル数を用いて、特定した前記複数の測定箇所の活性化回数を所定のタイミングで測定するアサーションを生成し、
非同期パス遅延およびクロックジッターを付与した条件下で実行される前記検証対象のシミュレーションの実行中、生成したアサーションを用いて、特定した前記複数の測定箇所の活性化回数を測定し、
測定結果を期待値と比較する、
ことを特徴とする検証方法。
1a 抽出部
1b 特定部
1c 検出部
1d アサーション生成部
1e 測定部
1f 比較部
2 検証対象
111 検証対象格納部
112 非同期パス抽出部
113 非同期リスト格納部
114 アサーション抽出生成部
114a アサーション生成用リスト格納部
114b テンプレート格納部
115 アサーション格納部
116 シナリオ調整用シミュレーション実行部
117 固定シナリオ格納部
118 回数基準値格納部
119 非同期シミュレーション実行部
120 回数測定結果格納部
121 判定部
122 判定結果リスト格納部
180 回数目標値設定部
181 ランダムシナリオ格納部
182 回数目標値格納部
183 シナリオ網羅性チェック部
184 グループ平均値格納部
185 網羅性判定結果リスト格納部
Claims (7)
- 検証対象から非同期パスの構造タイプを抽出する抽出部と、
前記抽出部が抽出した非同期パスの構造タイプに基づいて、前記検証対象に対する第1および第2の測定箇所を含む複数の測定箇所を特定する特定部と、
前記特定部が特定した前記第1および第2の測定箇所間の信号伝播所要サイクル数を前記検証対象から検出する検出部と、
前記検出部が検出した信号伝播所要サイクル数を用いて、前記特定部が特定した前記複数の測定箇所の活性化回数を所定のタイミングで測定するアサーションを生成するアサーション生成部と、
非同期パス遅延およびクロックジッターを付与した条件下で実行される前記検証対象のシミュレーションの実行中、前記アサーション生成部が生成したアサーションを用いて、前記特定部が特定した前記複数の測定箇所の活性化回数を測定する測定部と、
前記測定部による測定結果を期待値と比較する比較部と、
を有することを特徴とする検証装置。 - 前記アサーション生成部は、測定箇所別に用意されたアサーション生成用のテンプレートに、前記特定部が特定した前記複数の測定箇所および前記検出部が検出した信号伝播所要サイクル数を埋め込むことで、前記特定部が特定した前記複数の測定箇所の活性化回数を所定のタイミングで測定するアサーションを生成する、
ことを特徴とする請求項1記載の検証装置。 - 前記比較部は、前記測定部による測定結果を、統計処理を用いて期待値と比較する、
ことを特徴とする請求項1または2記載の検証装置。 - 前記比較部は、前記測定部による測定結果を複数のグループに分類し、各グループの測定結果の平均値を、期待値と比較する、
ことを特徴とする請求項1〜3のいずれか1項に記載の検証装置。 - 前記比較部は、前記特定部が特定した前記複数の測定箇所のそれぞれに対して、前記複数のグループのうち少なくとも1つのグループの測定結果の平均値が、期待値以上であるかどうかを判定する、
ことを特徴とする請求項4記載の検証装置。 - コンピュータに、
検証対象から非同期パスの構造タイプを抽出し、
抽出した非同期パスの構造タイプに基づいて、前記検証対象に対する第1および第2の測定箇所を含む複数の測定箇所を特定し、
特定した前記第1および第2の測定箇所間の信号伝播所要サイクル数を前記検証対象から検出し、
検出した信号伝播所要サイクル数を用いて、特定した前記複数の測定箇所の活性化回数を所定のタイミングで測定するアサーションを生成し、
非同期パス遅延およびクロックジッターを付与した条件下で実行される前記検証対象のシミュレーションの実行中、生成したアサーションを用いて、特定した前記複数の測定箇所の活性化回数を測定し、
測定結果を期待値と比較する、
処理を実行させることを特徴とする検証プログラム。 - コンピュータが、
検証対象から非同期パスの構造タイプを抽出し、
抽出した非同期パスの構造タイプに基づいて、前記検証対象に対する第1および第2の測定箇所を含む複数の測定箇所を特定し、
特定した前記第1および第2の測定箇所間の信号伝播所要サイクル数を前記検証対象から検出し、
検出した信号伝播所要サイクル数を用いて、特定した前記複数の測定箇所の活性化回数を所定のタイミングで測定するアサーションを生成し、
非同期パス遅延およびクロックジッターを付与した条件下で実行される前記検証対象のシミュレーションの実行中、生成したアサーションを用いて、特定した前記複数の測定箇所の活性化回数を測定し、
測定結果を期待値と比較する、
ことを特徴とする検証方法。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110309592A (zh) * | 2019-07-01 | 2019-10-08 | 成都奥卡思微电科技有限公司 | 属性综合中活性条件提取和可视化方法、系统、存储介质和终端 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5026A (en) * | 1847-03-20 | Cut-off valve | ||
JP2005284426A (ja) * | 2004-03-29 | 2005-10-13 | Fujitsu Ltd | 非同期回路検証方法および非同期回路検証プログラム |
JP2010176486A (ja) * | 2009-01-30 | 2010-08-12 | Fujitsu Ltd | 検証支援プログラムおよび検証支援装置 |
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5026A (en) * | 1847-03-20 | Cut-off valve | ||
JP2005284426A (ja) * | 2004-03-29 | 2005-10-13 | Fujitsu Ltd | 非同期回路検証方法および非同期回路検証プログラム |
JP2010176486A (ja) * | 2009-01-30 | 2010-08-12 | Fujitsu Ltd | 検証支援プログラムおよび検証支援装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110309592A (zh) * | 2019-07-01 | 2019-10-08 | 成都奥卡思微电科技有限公司 | 属性综合中活性条件提取和可视化方法、系统、存储介质和终端 |
CN110309592B (zh) * | 2019-07-01 | 2023-04-07 | 成都奥卡思微电科技有限公司 | 属性综合中活性条件提取和可视化方法、系统、存储介质和终端 |
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