JP2013012928A - Class d amplification circuit - Google Patents
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Abstract
Description
本発明は、D級増幅回路に係り、特に、出力オフセット電圧のキャンセルによる動作特性の向上等を図ったものに関する。 The present invention relates to a class D amplifier circuit, and more particularly to a circuit in which operation characteristics are improved by canceling an output offset voltage.
電力効率の高さから携帯音楽プレーヤーなどにおいてはD級増幅回路が多く用いられるが、近年の携帯機器の低消費電力化に伴い、さらなる低消費電流化が所望されている。また、携帯電話などにおいては、使用者がスピーカ部分を耳に接するようにして用いられるため、起動時ポップノイズ対策が必須とされる。
図4には、かかる従来のD級増幅回路と、その周辺回路の構成例が示されており、以下、同図を参照しつつ、この構成例について説明する。
このD級増幅回路402は、音声入力信号をPWM変調するPWM変調器403と、PWM変調信号をD級増幅するD級出力ドライバ404とを主たる構成要素として構成されてなるものである。
Class D amplifier circuits are often used in portable music players and the like because of their high power efficiency. However, with the recent reduction in power consumption of portable devices, further reduction in current consumption is desired. Further, in a mobile phone or the like, since the user uses the speaker portion in contact with his / her ear, it is essential to take measures against pop noise at the time of activation.
FIG. 4 shows a configuration example of such a conventional class D amplifier circuit and its peripheral circuits. This configuration example will be described below with reference to FIG.
This class
かかる構成において、入力された音声信号はPWM変調され、D級出力ドライバ404において、低インピーダンス信号に変換され、低インピーダンスPWM信号によりスピーカ405が鳴動されるようになっている。
このD級増幅回路402においては、PWM変調器403、D級出力ドライバ404は、リチウムイオンバッテリ等を用いたVDD電源401により駆動されるものとなっている。
このような回路において、さらなる音圧が必要なアプリケーションや、高い電圧振幅を必要とする圧電スピーカを駆動する必要がある場合には、出力のさらなる大振幅化が求められる。
出力の大振幅化の方策としては、VDD電源電圧を大きくする方法が考えられるが、VDD電源電圧を大きくすることにより消費電流の増大を招くため、低消費電力で、且つ、出力電圧の大振幅化の双方を両立させることが求められる。
In such a configuration, the input audio signal is PWM-modulated, converted into a low impedance signal by the class
In the class
In such a circuit, when an application that requires further sound pressure or a piezoelectric speaker that requires a high voltage amplitude needs to be driven, further increase in the amplitude of the output is required.
As a measure for increasing the output amplitude, a method of increasing the VDD power supply voltage is conceivable. However, increasing the VDD power supply voltage causes an increase in current consumption, so that the power consumption is low and the output voltage has a large amplitude. It is required to make both of them compatible.
図5には、上述のような目的を達成することができる従来の回路構成例が示されており、以下、同図を参照しつつ、この回路構成例について説明する。
このD級増幅回路502は、PWM変調器503と、レベルシフタ504と、D級出力ドライバ505と、昇圧電源506とを主たる構成要素として構成されたものとなっている。
このD級増幅回路502の電源構成は、リチウムイオンバッテリ等を用いたVDD電源501を有し、その電源電圧がPWM変調器503へ電源供給される一方、VDD電源電圧を昇圧してVDDO電源電圧を出力する昇圧電源506を有し、その昇圧電圧がD級出力ドライバ505に供給されるようになっており、低消費電力で、且つ、出力電圧の大振幅化を可能としている。
FIG. 5 shows a conventional circuit configuration example that can achieve the above-described object. Hereinafter, the circuit configuration example will be described with reference to FIG.
The class
The power supply configuration of the class
一方、PWM変調器503やD級出力ドライバ505は、先の図4に示されたPWM変調器403やD級出力ドライバ404と、基本的に同一構成を有してなるものである。
レベルシフタ504は、VDD電源電圧の振幅を有するPWM信号を、VDDO電源電圧の振幅を有するPWM信号にレベルシフトするよう構成されたものである。
そして、レベルシフタ504において、VDDO電源電圧の振幅にレベルシフトされたPWM信号は、D級出力ドライバ505において低インピーダンス信号に変換され、スピーカ507が鳴動されるようになっている。
On the other hand, the
The
The PWM signal level-shifted to the amplitude of the VDDO power supply voltage in the
図6には、図5に示された構成のD級増幅回路の具体回路構成例が示されており、以下、同図を参照しつつ、この具体回路構成例について説明する。
このD級増幅回路601は、PWM変調器602と、2つのレベルシフタ607,608と、D級出力ドライバブロック603とを主たる構成要素として構成されたものとなっている。
FIG. 6 shows a specific circuit configuration example of the class D amplifier circuit having the configuration shown in FIG. 5. Hereinafter, the specific circuit configuration example will be described with reference to FIG.
The class
また、このD級増幅回路601においては、PWM変調器602と、2つのレベルシフタ607,608は、図示は省略されているが、VDD電源によるVDD電源電圧の供給を受ける一方、D級出力ドライバブロック603は、同じく図示は省略されている昇圧電源によるVDDO電源電圧の供給を受けるようになっている。
In the class
PWM変調器602は、全差動オペアンプA601と、2つのコンパレータA602P,A602Nと、三角波発生回路606とを主たる構成要素として構成されたものとなっている。
また、D級出力ドライバブロック603は、2つのドライバアンプA603P,A603Nを主たる構成要素として構成されたものとなっている。
The
Further, the class D
次に、かかる構成における回路動作について説明する。
外部より互いに逆相の音声信号VINP,VINNが、VINP端子621、VINN端子622にそれぞれ印加されると、音声信号は、全差動オペアンプA601の入力側において、フィードバック抵抗器R602P,R602Nを介してフィードバックされた出力信号と減算され、その減算信号は、コンデンサC601P、C601N、全差動オペアンプA601からなる積分器により積分される。
そして、積分信号は、三角波発生回路606から出力される音声信号の周波数より十分高い周波数を有する三角波とコンパレータA602P、A602Nにおいて比較され、その結果、VDD電源電圧の振幅を有するPWM信号に変調される。
Next, the circuit operation in such a configuration will be described.
When audio signals VINP and VINN that are out of phase with each other are applied to the
The integrated signal is compared with a triangular wave having a frequency sufficiently higher than the frequency of the audio signal output from the triangular
上述のようにして得られたPWM信号は、レベルシフタ607,608において、VDD電源電圧の振幅からVDDO電源電圧の振幅を有するPWM信号にレベルシフトされて、D級出力ドライバブロック603へ入力される。D級出力ドライバブロック603に入力されたPWM信号は、低インピーダンス信号VOUTP、VOUTNに変換されて、ローパスフィルタ604により音声信号周波数のみが通過せしめられ、いわゆるBTL(Bridged Transless)接続によりスピーカ605が鳴動されるようになっている。
The PWM signal obtained as described above is level-shifted from the amplitude of the VDD power supply voltage to the PWM signal having the amplitude of the VDDO power supply voltage in the
図7乃至図9には、上記構成のD級増幅回路の主要各部における概略の信号波形図が示されており、以下、これらの図について説明する。
すなわち、図7(A)には、全差動オペアンプA601の反転入力端子に印加される音声信号VINPの波形図が、図7(B)には、コンパレータA602Pの非反転入力端子における信号V602Pの波形図が、図7(C)には、コンパレータA602Pの出力信号V603Pの波形図が、図7(D)には、レベルシフタ607の出力信号V604Pの波形図が、図7(E)には、ドライバアンプA603Pの出力信号VOUTPの波形図が、図7(F)には、出力信号VOUTPがローパスフィルタ604を通過せしめられた際の信号VSPKPの波形図が、それぞれ示されている。
FIGS. 7 to 9 show schematic signal waveform diagrams in main parts of the class D amplifier circuit having the above-described configuration. These diagrams will be described below.
That is, FIG. 7A shows a waveform diagram of the audio signal VINP applied to the inverting input terminal of the fully differential operational amplifier A601, and FIG. 7B shows the waveform of the signal V602P at the non-inverting input terminal of the comparator A602P. FIG. 7C shows a waveform diagram of the output signal V603P of the comparator A 602P, FIG. 7D shows a waveform diagram of the output signal V604P of the
一方、図8(A)には、全差動オペアンプA601の非反転入力端子に印加される音声信号VINNの波形図が、図8(B)には、コンパレータA602Nの非反転入力端子における信号V602Nの波形図が、図8(C)には、コンパレータA602Nの出力信号V603Nの波形図が、図8(D)には、レベルシフタ608の出力信号V604Nの波形図が、図8(E)には、ドライバアンプA603Nの出力信号VOUTNの波形図が、図8(F)には、出力信号VOUTNがローパスフィルタ604を通過せしめられた際の信号VSPKNの波形図が、それぞれ示されている。
そして、図9には、スピーカ605の鳴動信号、すなわち、互いに逆相の信号VSPKPと信号VSPKNの合成波としての信号VSPKP−VSPKNの波形図が示されている。
On the other hand, FIG. 8A shows a waveform diagram of the audio signal VINN applied to the non-inverting input terminal of the fully differential operational amplifier A601, and FIG. 8B shows a signal V602N at the non-inverting input terminal of the comparator A602N. 8C is a waveform diagram of the output signal V603N of the comparator A 602N, FIG. 8D is a waveform diagram of the output signal V604N of the
FIG. 9 shows a waveform diagram of the ringing signal of the
ここで、半導体プロセスのばらつきにより、全差動オペアンプA601のオフセット電圧VOFFSTOPと抵抗器R601P、R601N、R602P、R602N、R603P、R603Nの各抵抗値相互の相対ばらつきが存在すると、オフセット電圧VOFFSTDが発生する。なお、図6においては、全差動オペアンプA601のオフセット電圧VOFFSTOPを等価的に直流電源として表示してある。 Here, if there is a relative variation between the offset voltage VOFFSTOP of the fully differential operational amplifier A601 and the resistance values of the resistors R601P, R601N, R602P, R602N, R603P, and R603N due to semiconductor process variations, the offset voltage VOFFSTD is generated. . In FIG. 6, the offset voltage VOFFSTOP of the fully differential operational amplifier A601 is equivalently displayed as a DC power supply.
以下、このオフセット電圧VOFFSTDの発生について説明すれば、まず、全差動オペアンプA601の反転入力端子側のノードV601P、非反転入力端子側のノードV601Nについて、キルヒホッフの電流則を解くと、電圧は、下記する式1、式2により表される。
Hereinafter, the generation of the offset voltage VOFFSTD will be described. First, when Kirchhoff's current law is solved for the node V601P on the inverting input terminal side and the node V601N on the non-inverting input terminal side of the fully differential operational amplifier A601, the voltage becomes It is represented by the following
V601P={(VOUTP/R602P)+(VINP/R601P)}/{(1/R601P)+(1/R602P)+(1/R603P)}・・・式1 V601P = {(VOUTP / R602P) + (VINP / R601P)} / {(1 / R601P) + (1 / R602P) + (1 / R603P)} Equation 1
V601N={(VOUTN/R602N)+(VINN/R601N)}/{(1/R601N)+(1/R602N)+(1/R603N)}・・・式2
V601N = {(VOUTN / R602N) + (VINN / R601N)} / {(1 / R601N) + (1 / R602N) + (1 / R603N)}
図6に示された回路においては、全差動オペアンプA601へ出力信号が負帰還されているため、全差動オペアンプA601の入力端子におけるバーチャルショートにより、下記する式3が成立する。 In the circuit shown in FIG. 6, since the output signal is negatively fed back to the fully differential operational amplifier A601, Equation 3 below is established by a virtual short at the input terminal of the fully differential operational amplifier A601.
VOFFSTOP=V601P−V601N・・・式3 VOFFSTOP = V601P-V601N Formula 3
音声信号が無入力の場合、VINP=VINNである。ここで、VINP=VINN=VINと置くと、式1、式2、式3より下記する式4が導出される。
When no audio signal is input, VINP = VINN. Here, when VINP = VINN = VIN is established, the following Expression 4 is derived from Expression 1,
VOFFSTOP={(VOUTP/R602P)+(VIN/R601P)}/{(1/R601P)+(1/R602P)+(1/R603P)}−{(VOUTN/R602N)+(VIN/R601N)}/{(1/R601N)+(1/R602N)+(1/R603N)}・・・式4 VOFFSTOP = {(VOUTP / R602P) + (VIN / R601P)} / {(1 / R601P) + (1 / R602P) + (1 / R603P)} − {(VOUTN / R602N) + (VIN / R601N)} / {(1 / R601N) + (1 / R602N) + (1 / R603N)} Equation 4
しかして、式4を満たすようなVOUTP、VOUTNの差分電圧が出力オフセット電圧VOFFSTDであり、下記する式5で表されるものとなる。
Therefore, the differential voltage between VOUTP and VOUTN that satisfies Expression 4 is the output offset voltage VOFFSTD, which is expressed by
VOFFSTD=VOUTP−VOUTN・・・式5
VOFFSTD = VOUTP−VOUTN
この出力オフセット電圧VOFFSTDに起因して、図10乃至図12に示されたようにD級増幅回路の起動時において、スピーカ605に電圧信号が発生し、これがポップノイズとして再生されてしまう。
このようなポップノイズを低減するためには、D級増幅回路の起動時に出力オフセット電圧をキャンセルするための期間を設け、全差動オペアンプA601のオフセット電圧及び抵抗器のばらつきの影響を低減する出力オフセット電圧キャンセル回路による出力オフセット電圧のキャンセルを行う必要がある。
Due to the output offset voltage VOFFSTD, as shown in FIGS. 10 to 12, when the class D amplifier circuit is activated, a voltage signal is generated in the
In order to reduce such pop noise, a period for canceling the output offset voltage is provided at the time of starting the class D amplifier circuit, and the output which reduces the influence of the offset voltage of the fully differential operational amplifier A601 and the variation of the resistors is provided. It is necessary to cancel the output offset voltage by the offset voltage cancel circuit.
なお、図10(A)には、D級増幅回路起動時にポップノイズが生ずる場合のVINP端子621における信号VINPの波形図が、図10(B)には、コンパレータA602Pの非反転入力端子における信号V602Pの波形図が、図10(C)には、コンパレータA602Pの出力信号V603Pの波形図が、図10(D)には、レベルシフタ607の出力信号V604Pの波形図が、図10(E)には、ドライバアンプA603Pの出力信号VOUTPの波形図が、図10(F)には、出力信号VOUTPがローパスフィルタ604を通過せしめられた際の信号VSPKPの波形図が、それぞれ示されている。
10A shows a waveform diagram of the signal VINP at the
一方、図11(A)には、D級増幅回路起動時にポップノイズが生ずる場合のVINN端子622における信号VINNの波形図が、図11(B)には、コンパレータA602Nの非反転入力端子における信号V602Nの波形図が、図11(C)には、コンパレータA602Nの出力信号V603Nの波形図が、図11(D)には、レベルシフタ608の出力信号V604Nの波形図が、図11(E)には、ドライバアンプA603Nの出力信号VOUTNの波形図が、図11(F)には、出力信号VOUTNがローパスフィルタ604を通過せしめられた際の信号VSPKNの波形図が、それぞれ示されている。
そして、図12には、ポップノイズが生ずる場合、スピーカ605に印加される信号VSPKP−VSPKNとしての出力オフセット電圧VOFFSTDの波形が示されている。
On the other hand, FIG. 11A shows a waveform diagram of the signal VINN at the
FIG. 12 shows the waveform of the output offset voltage VOFFSTD as the signal VSPKP-VSPKN applied to the
上述の出力オフセット電圧キャンセル回路を備えたD級増幅回路の構成例が、図13に示されており、以下、同図を参照しつつ、この回路構成例について説明する。
このD級増幅回路901は、出力オフセット電圧キャンセル回路909と、コントロールロジック回路910を具備したPWM変調回路902と、2つのレベルシフタ607,608と、D級出力ドライバブロック603とに大別されて構成されたものとなっている。
PWM変調器902は、出力オフセット電圧キャンセル回路909と、コントロールロジック回路910を具備した点を除けば、その基本的な回路構成は、図6に示されたPWM変調回路602と同一のものである。
A configuration example of a class D amplifier circuit including the above-described output offset voltage cancel circuit is shown in FIG. 13, and this circuit configuration example will be described below with reference to FIG.
The class
The PWM modulator 902 has the same basic circuit configuration as the
次に、かかる構成における動作を説明する。
まず、回路を起動すると、出力オフセット電圧キャンセル期間へ移行する。
この出力オフセット電圧キャンセル期間においては、D級出力ドライバA603P、A603Nは、ハインピーダンス状態となり、全差動オペアンプA601がオープンループ動作となる。
全差動オペアンプA601において、オフセット電圧VOFFSTOPが生じ、抵抗器R601P、R601N、R603P、R603N間に、抵抗値相対ばらつきが生じた場合、全差動オペアンプA601のオフセット電圧VOFFSTOP及び上述の抵抗値相対ばらつきに起因するオフセット電圧は、全差動オペアンプA601のオープンゲイン倍に増幅され、積分される。
Next, the operation in this configuration will be described.
First, when the circuit is activated, it shifts to an output offset voltage cancel period.
In this output offset voltage cancel period, the class D output drivers A603P and A603N are in a high impedance state, and the fully differential operational amplifier A601 is in an open loop operation.
When the offset voltage VOFFSTOP is generated in the fully differential operational amplifier A601 and the resistance value relative variation occurs between the resistors R601P, R601N, R603P, and R603N, the offset voltage VOFFSTOP of the fully differential operational amplifier A601 and the above-described resistance value relative variation are generated. The offset voltage resulting from is amplified by the open gain times of the fully differential operational amplifier A601 and integrated.
コントロールロジック回路910は、積分信号の極性に応じてスイッチSW902の開閉成を制御する。スイッチSW902により、全差動オペアンプA601の入力のいずれか一方とVCOM1端子921にキャパタC902を接続し、全差動オペアンプA601の他方の入力を抵抗器R906を介してVCOM1端子921に接続する。
キャパシタC902と全差動オペアンプA601の入力が接続された後、スイッチSW901によりキャパシタC902と電流源I901が接続され、キャパシタC902に蓄積された電荷は、電流源I901により放電される(図14(A)参照)。
The
After the capacitor C902 and the input of the fully differential operational amplifier A601 are connected, the capacitor C902 and the current source I901 are connected by the switch SW901, and the electric charge accumulated in the capacitor C902 is discharged by the current source I901 (FIG. 14A). )reference).
なお、図14(A)は、キャパシタC902の電圧変化の概略を示す波形図、図14(B)は、積分信号V602Pと積分信号V602Nとの差分の概略変化を示す波形図、図14(C)は、D級出力ドライバブロック603の出力電圧VOUTP、VOUTNの概略変化を示す波形図である。
14A is a waveform diagram showing an outline of the voltage change of the capacitor C902, FIG. 14B is a waveform diagram showing an outline change of the difference between the integration signal V602P and the integration signal V602N, and FIG. ) Is a waveform diagram showing a schematic change in the output voltages VOUTP and VOUTN of the class D
上述のようにキャパシタC902に蓄積された電荷が電流源I901により放電されることにより、全差動オペアンプA601の入力電圧が変化し、その変化電圧がオフセット電圧と一致した場合、積分信号が反転し(図14(B)参照)、同時に、スイッチSW901が動作して、キャパシタC902と抵抗器R904との接続が切断されると共に、スイッチSW901は開放状態となる。
スイッチSW901が開放状態となることで、キャパシタC902に生じた電圧V905が保持され、しかる後、回路動作は、通常動作期間に移行する(図14(A)、図14(C)参照。
As described above, the electric charge accumulated in the capacitor C902 is discharged by the current source I901, so that the input voltage of the fully differential operational amplifier A601 changes, and when the change voltage matches the offset voltage, the integration signal is inverted. At the same time, the switch SW901 operates to disconnect the capacitor C902 and the resistor R904, and the switch SW901 is opened.
When the switch SW901 is opened, the voltage V905 generated in the capacitor C902 is held, and then the circuit operation shifts to a normal operation period (see FIGS. 14A and 14C).
上述の出力オフセット電圧キャンセル期間の回路動作により通常動作期間開始時には、オフセット電圧の影響が軽減されるため、通常動作期間に移行してスピーカ605を駆動開始してもポップノイズの発生が防止される。
上述のように通常動作期間に移行した後、スイッチSW901が切り替えられ、キャパシタC902が抵抗器905を介してVCOM1端子921と接続される。
キャパシタC902、抵抗器R905の時定数の影響でキャパシタC902に充電された電荷が穏やかにバイアス電圧VCOM1に充電される。
しかし、この電圧変動が人間の可聴周波数に比べて十分に長ければ、音声信号の再生品位にはほとんど影響を及ぼすことはない。
なお、上述のようなオペアンプのオフセット電圧のキャンセル方法としては、例えば、特許文献1等に開示されたものがある。
Since the influence of the offset voltage is reduced at the start of the normal operation period by the circuit operation in the output offset voltage cancel period described above, generation of pop noise is prevented even when the driving of the
After shifting to the normal operation period as described above, the switch SW901 is switched, and the capacitor C902 is connected to the
Due to the influence of the time constant of the capacitor C902 and the resistor R905, the charge charged in the capacitor C902 is gently charged to the bias voltage VCOM1.
However, if the voltage fluctuation is sufficiently longer than the human audible frequency, the reproduction quality of the audio signal is hardly affected.
As a method for canceling the offset voltage of the operational amplifier as described above, for example, there is one disclosed in Patent Document 1 or the like.
しかしながら、上述の従来回路にあっては、全差動オペアンプA601が有するオフセット電圧VOFFSTOP、及び、抵抗器R601P、R601N、R603P、R603N間の抵抗値の相対ばらつきに起因するオフセット電圧をキャンセルすることはできるが、全差動オペアンプA601の帰還抵抗器となる抵抗器R602P、R602N間の抵抗値の相対ばらつきに起因するオフセット電圧をキャンセルできないという問題がある。 However, in the above-described conventional circuit, it is not possible to cancel the offset voltage VOFFSTOP of the fully-differential operational amplifier A601 and the offset voltage due to the relative variation in resistance values between the resistors R601P, R601N, R603P, and R603N. However, there is a problem that the offset voltage due to the relative variation in the resistance value between the resistors R602P and R602N serving as feedback resistors of the fully differential operational amplifier A601 cannot be canceled.
以下、かかる問題について説明する。
まず、図13において、抵抗器R904を介してキャパシタC902が、全差動オペアンプA601の非反転入力端子に接続されたノードV601と接続されたと仮定する。
このとき、出力オフセット電圧キャンセル期間における積分信号V601P、V601Nについて、キルヒホッフの電流則を解くと、電圧V601P、V601Nは、下記する式6、式7で表される。
Hereinafter, this problem will be described.
First, in FIG. 13, it is assumed that the capacitor C902 is connected to the node V601 connected to the non-inverting input terminal of the fully differential operational amplifier A601 through the resistor R904.
At this time, when Kirchoff's current law is solved for the integration signals V601P and V601N in the output offset voltage cancel period, the voltages V601P and V601N are expressed by the following expressions 6 and 7.
V601P=(VINP/R601P)/{(1/R601P)+(1/R603P)}・・・式6 V601P = (VINP / R601P) / {(1 / R601P) + (1 / R603P)} Equation 6
V601N={(V905/R904)+(VINN/R601N)}/{(1/R601N)+(1/R603N)+(1/R904)}・・・式7 V601N = {(V905 / R904) + (VINN / R601N)} / {(1 / R601N) + (1 / R603N) + (1 / R904)} Equation 7
また、全差動オペアンプA601の入力端子において、下記する式8が成立した際に、オフセット電圧がキャンセルされる。 Further, the offset voltage is canceled at the input terminal of the fully differential operational amplifier A601 when the following equation 8 is satisfied.
VOFFSTOP=V601P−V601N・・・式8 VOFFSTOP = V601P−V601N Expression 8
式6、式7、式8より、出力オフセット電圧キャンセル回路909により発生される電圧V905を用いることで、下記する式9が成立する。
From Expression 6, Expression 7, and Expression 8, Expression 9 below is established by using the voltage V905 generated by the output offset voltage cancel
VOFFSTOP=(VINP/R601P)/{(1/R601P)+(1/R603P)}−{(V905/R904)+(VINN/R601N)}/{(1/R601N)+(1/R603N)+(1/R604)}・・・式9 VOFFSTOP = (VINP / R601P) / {(1 / R601P) + (1 / R603P)} − {(V905 / R904) + (VINN / R601N)} / {(1 / R601N) + (1 / R603N) + ( 1 / R604)} Equation 9
この式9より、従来の出力オフセット電圧キャンセル回路909は、全差動オペアンプA601が有するオフセット電圧VOFFSTOP、抵抗器R601P、R601N、R603P、R603Nの抵抗値の相対ばらつきに起因する出力オフセット電圧をキャンセルする回路であることが解る。しかし、先の式4より、抵抗器R602P、R602Nの抵抗値の相対ばらつきに対してオフセット電圧がキャンセルされていないことが解る。
From Equation 9, the conventional output offset voltage cancel
本発明は、上記実状に鑑みてなされたもので、PWM変調器に用いられる全差動オペアンプが有するオフセット電圧に起因する出力オフセット電圧のキャンセルを可能とする共に、全差動オペアンプの入力端子に接続される信号入力用の抵抗器、及び、出力電圧の全差動オペアンプの入力端子への帰還に用いられる抵抗器の抵抗値の相対ばらつきに起因する出力オフセット電圧のキャンセルを可能としたD級増幅回路を提供するものである。 The present invention has been made in view of the above circumstances, and enables cancellation of an output offset voltage caused by an offset voltage of a fully differential operational amplifier used in a PWM modulator, and at the input terminal of the fully differential operational amplifier. Class D that enables cancellation of output offset voltage caused by relative variation in resistance values of connected signal input resistors and resistors used for feedback of output voltages to input terminals of fully differential operational amplifiers An amplifier circuit is provided.
上記本発明の目的を達成するため、本発明に係るD級増幅回路は、
全差動オペアンプを用いてなる積分回路を有し、前記積分回路の出力を三角波信号と比較し前記積分回路へ入力された音声入力信号をPWM変調可能に構成されてなるPWM変調器と、前記PWM変調器の出力信号を低インピーダンスで出力するD級ドライバとを具備し、前記D級ドライバの出力が、第1及び第2のフィードバック抵抗器を介して前記全差動オペアンプの入力段にフィードバックされるよう構成されると共に、前記PWM変調器は第1の電源電圧により動作し、前記D級ドライバは前記第1の電源電圧を昇圧して得られた第2の電源電圧で動作するよう構成されてなるD級増幅回路であって、
出力オフセット電圧をキャンセルする出力オフセット電圧キャンセル回路と、回路接続を切り替えるスイッチ回路と、前記スイッチ回路の動作を制御するコントロールロジック回路とを具備し、
前記出力オフセット電圧キャンセル回路は、回路起動時から前記全差動オペアンプの出力オフセット電圧の極性に応じて前記出力オフセット電圧を零に漸近せしめるべく電圧を前記全差動オペアンプの入力段に印加可能に構成され、
前記コントロールロジック回路は、回路起動時から前記全差動オペアンプの出力オフセット電圧が零となるまでの出力オフセット電圧キャンセル期間、前記スイッチ回路に、第1のフィードバック用抵抗器を前記全差動オペアンプの反転入力端子と正出力端子との間に、第2のフィードバック用抵抗器を前記全差動オペアンプの非反転入力端子と負出力端子との間に、それぞれ接続せしめる一方、前記出力オフセット電圧キャンセル期間終了後の通常動作期間において、前記第1のフィードバック用抵抗器を前記全差動オペアンプの反転入力端子と前記D級ドライバの出力段との間に、前記第2のフィードバック用抵抗器を前記全差動オペアンプの非反転入力端子と前記D級ドライバの出力段との間に、それぞれ接続せしめるよう構成されてなるものである。
In order to achieve the above object of the present invention, a class D amplifier circuit according to the present invention includes:
A PWM modulator configured to be capable of PWM modulation of an audio input signal input to the integration circuit by comparing an output of the integration circuit with a triangular wave signal, and having an integration circuit using a fully differential operational amplifier; A class D driver that outputs the output signal of the PWM modulator with low impedance, and the output of the class D driver is fed back to the input stage of the fully differential operational amplifier via the first and second feedback resistors. The PWM modulator operates with a first power supply voltage, and the class D driver operates with a second power supply voltage obtained by boosting the first power supply voltage. A class D amplifier circuit,
An output offset voltage cancel circuit for canceling the output offset voltage, a switch circuit for switching circuit connection, and a control logic circuit for controlling the operation of the switch circuit,
The output offset voltage cancel circuit can apply a voltage to the input stage of the fully differential operational amplifier so as to make the output offset voltage asymptotic to zero according to the polarity of the output offset voltage of the fully differential operational amplifier from the time of circuit startup. Configured,
The control logic circuit includes a first feedback resistor in the switch circuit during the output offset voltage cancel period from when the circuit is started until the output offset voltage of the fully differential operational amplifier becomes zero. A second feedback resistor is connected between the inverting input terminal and the positive output terminal between the non-inverting input terminal and the negative output terminal of the fully differential operational amplifier, while the output offset voltage cancellation period In a normal operation period after the end, the first feedback resistor is placed between the inverting input terminal of the fully-differential operational amplifier and the output stage of the class D driver, and the second feedback resistor is placed in the all-differential operational amplifier. It is configured to be connected between the non-inverting input terminal of the differential operational amplifier and the output stage of the class D driver. Is shall.
本発明によれば、出力オフセット電圧キャンセル期間において、全差動オペアンプの入力側に全差動オペアンプの出力を零とできるよう電圧を発生させるよう構成することにより、全差動オペアンプが有するオフセット電圧及び抵抗器の相対ばらつきに起因する出力オフセット電圧を確実にキャンセルすることができ、従来に比してより信頼性の高いD級増幅回路を提供することができるという効果を奏するものである。 According to the present invention, in the output offset voltage cancel period, the offset voltage of the fully differential operational amplifier is configured to generate a voltage on the input side of the fully differential operational amplifier so that the output of the fully differential operational amplifier can be zero. In addition, the output offset voltage caused by the relative variation of the resistors can be canceled with certainty, and a more reliable class D amplifier circuit can be provided as compared with the prior art.
以下、本発明の実施の形態について、図1乃至図3を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるD級増幅回路の回路構成について、図1を参照しつつ説明する。
本発明の実施の形態におけるD級増幅回路101は、PWM変調器102と、D級出力ドライバブロック103と、第1及び第2のレベルシフタ(図1においては、それぞれ「SFT1」、「SFT2」と表記)107,108と、スイッチ回路115と、コントロールロジック回路(図1においては「CONT」と表記)113とに大別されて構成されたものとなっている。
Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 3.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
First, the circuit configuration of the class D amplifier circuit according to the embodiment of the present invention will be described with reference to FIG.
The class
本発明の実施の形態においては、従来回路(図5参照)と同様、電源は2系統による供給となっている。すなわち、図示されないリチウムイオンバッテリ等によるVDD電源からのVDD電源電圧の供給と、VDD電源電圧を昇圧回路(図示せず)により昇圧して得られるVDDO電源電圧の供給の2系統となっており、PWM変調器102は、VDD電源電圧を、D級出力ドライバブロック103は、VDDO電源電圧を、それぞれ供給されて動作するものとなっている。
In the embodiment of the present invention, the power source is supplied by two systems as in the conventional circuit (see FIG. 5). That is, there are two systems, a VDD power supply voltage supply from a VDD power supply by a lithium ion battery or the like not shown, and a VDDO power supply voltage obtained by boosting the VDD power supply voltage by a booster circuit (not shown). The PWM modulator 102 is supplied with a VDD power supply voltage, and the class D
PWM変調器102は、全差動オペアンプ(図1においては「A101」と表記」)1を中心に構成された積分回路と、2つのコンパレータ(図1においては、それぞれ「A102P」、「A102N」と表記)2,3と、三角波発生器106と、出力オフセット電圧キャンセル回路109とに大別されて構成されたものとなっており、出力オフセット電圧キャンセル回路109を除いた部分は、基本的に従来同様の回路構成によるPWM変調器が構成されたものとなっている。
The PWM modulator 102 includes an integrating circuit mainly composed of a fully differential operational amplifier (indicated as “A101” in FIG. 1) 1 and two comparators (in FIG. 1, “A102P” and “A102N”, respectively). 2), the
また、スイッチ回路115は、後述する第1及び第2のスイッチ41,42、第1及び第2のフィードバック用スイッチ43,44、並びに、第1及び第2のバイアススイッチ45,46により構成されたものとなっている。なお、第1及び第2の可変電流源11,12が、後述するように図2の構成を有する場合には、その構成で用いられる可変電流源用第1乃至第5のスイッチ71〜75もスイッチ回路115を構成するものとなる。
The
まず、全差動オペアンプ1には、第1及び第2のバイアススイッチ(図1においては、それぞれ「SW105」、「SW106」と表記)45,46の切替により第1のバイアス電圧VCOM1と第2のバイアス電圧VCOM2が、択一的に印加されるようになっている。
すなわち、全差動オペアンプ1のバイアス入力段には、第1のバイアス電圧印加端子61が第1のバイアススイッチ45を介して接続されると共に、第2のバイアス電圧印加端子62が第2のバイアススイッチ46を介して接続されたものとなっている。
First, the fully differential operational amplifier 1 includes a first bias voltage VCOM1 and a second bias voltage VCOM1 by switching between first and second bias switches (indicated as “SW105” and “SW106” in FIG. 1) 45 and 46, respectively. The bias voltage VCOM2 is applied alternatively.
In other words, the first bias
第1のバイアス電圧印加端子61には、第1のバイアス電圧VCOM1が、第2のバイアス電圧印加端子62には、第2のバイアス電圧VCOM2が、それぞれ印加されるようになっている。
ここで、第1のバイアス電圧VCOM1は、図示されないVDD電源の電源電圧を基に生成されるバイアス電圧である。
また、第2のバイアス電圧VCOM2は、図示されないVDDO電源の電源電圧を基に生成されるバイアス電圧であり、第1のバイアス電圧VCOM1<第2のバイアス電圧VCOM2に設定されたものとなっている。
A first bias voltage VCOM1 is applied to the first bias
Here, the first bias voltage VCOM1 is a bias voltage generated based on a power supply voltage of a VDD power supply (not shown).
The second bias voltage VCOM2 is a bias voltage generated based on a power supply voltage of a VDDO power supply (not shown), and is set such that the first bias voltage VCOM1 <the second bias voltage VCOM2. .
また、全差動オペアンプ1の反転入力端子には、入力抵抗器(図1においては「R101P」と表記)21を介して第1の音声信号VINP入力端子63が接続される一方、全差動オペアンプ1の非反転入力端子には、入力抵抗器(図1においては「R101N」と表記)22を介して第2の音声信号VINN入力端子64が接続されている。なお、図1においては、全差動オペアンプ1の反転入力端子側に現れるオフセット電圧VOFFSTOPを等価的に直流電源とし、入力抵抗器21と反転入力端子との間において、負極が全差動オペアンプ1の反転入力端子側に位置するように直列に設けられたものとして表されている。
これら第1の音声信号VINP入力端子63と第2の音声信号VINN入力端子64には、互いに逆相の音声信号が外部から印加されるものとなっている。
Further, the first audio signal
The first audio signal
さらに、全差動オペアンプ1の正出力端子(図1においては「+」と表記)と反転入力端子との間には、第1の積分用キャパシタ(図1においては「C101P」と表記)31が、全差動オペアンプ1の負出力端子(図1においては「−」と表記)と非反転入力端子との間には、第2の積分用キャパシタ(図1においては「C101N」と表記)32が、それぞれ接続されて、積分回路が構成されたものとなっている。 Further, a first integrating capacitor (indicated as “C101P” in FIG. 1) 31 is provided between the positive output terminal (indicated as “+” in FIG. 1) and the inverting input terminal of the fully differential operational amplifier 1. However, between the negative output terminal (shown as “−” in FIG. 1) and the non-inverting input terminal of the fully differential operational amplifier 1, a second integrating capacitor (shown as “C101N” in FIG. 1). 32 are respectively connected to form an integrating circuit.
そして、全差動オペアンプ1の正出力端子は、第1のコンパレータ2の非反転入力端子、後述する出力オフセット電圧キャンセル回路109のコンパレータ(図1においては「A104」と表記)4の反転入力端子、及び、後述する第1のスイッチ(図1においては「SW101」と表記)41の一端に、それぞれ接続されている。
一方、全差動オペアンプ1の負出力端子は、第2のコンパレータ3の非反転入力端子、後述する出力オフセット電圧キャンセル回路109のコンパレータ4の非反転入力端子、及び、後述する第2のスイッチ(図1においては「SW102」と表記)42の一端に、それぞれ接続されている。
The positive output terminal of the fully differential operational amplifier 1 is a non-inverting input terminal of the
On the other hand, the negative output terminal of the fully differential operational amplifier 1 has a non-inverting input terminal of the second comparator 3, a non-inverting input terminal of the comparator 4 of the output offset voltage cancel
第1のコンパレータ2の反転入力端子と第2のコンパレータ3の反転入力端子には、共に三角波発生器106の出力信号が印加されるようになっている。
そして、第1のコンパレータ2の出力端子は、第1のレベルシフタ107の入力段に、第2のコンパレータ3の出力端子は、第2のレベルシフタ108の入力段に、それぞれ接続されている。
ここで、第1及び第2のレベルシフタ107,108は、基本的に従来同様の構成を有してなるもので、VDD電源電圧の振幅を有するコンパレータ107,108の出力信号であるPWM信号を、VDDO電源電圧の振幅を有するPWM信号にレベルシフトするよう構成されてなるものである。
The output signal of the
The output terminal of the
Here, the first and
第1のレベルシフタ107の出力段は、第1のD級ドライバ(図1においては「A103P」と表記)5の入力段に、第2のD級ドライバ(図1においては「A103N」と表記)6の入力段に、それぞれ接続されており、第1及び第2のD級ドライバ5,6の出力段は、D級増幅回路101の外部に設けられたフィルタ104を介して、スピーカ105に接続されるようになっている。
すなわち、フィルタ104は、2つのローパスフィルタ(図1においては「LPF」と表記)104a,104bを有してなり、第1のD級ドライバ5の出力段は、一方のローパスフィルタ104aを介してスピーカ105の一端に、また、第2のD級ドライバ6の出力段は、他方のローパスフィルタ104bを介してスピーカ105の他端に、それぞれ接続されたものとなっている。
The output stage of the
That is, the
また、第1のD級ドライバ5の出力段は、第1のフィードバック用スイッチ(図1においては「SW103」と表記)43を介して第1のフィードバック用抵抗器(図1においては「R102P」と表記)23の一端に接続され、この第1のフィードバック用抵抗器23の他端は、先の入力抵抗器21と第1の積分用キャパシタ31の相互の接続点に接続されると共に、抵抗器(図1においては「R103P」と表記)25を介してグランドに接続されるようになっている。
さらに、第1のフィードバック用抵抗器23と第1のフィードバック用スイッチ43の接続点には、第1のスイッチ41の他端が接続されている。
The output stage of the first
Further, the other end of the
一方、第2のD級ドライバ6の出力段は、第2のフィードバック用スイッチ(図1においては「SW104」と表記)44を介して第2のフィードバック用抵抗器(図1においては「R102N」と表記)24の一端に接続され、この第2のフィードバック用抵抗器24の他端は、先の入力抵抗器22と第2の積分用キャパシタ32の相互の接続点に接続されると共に、抵抗器(図1においては「R103N」と表記)26を介してグランドに接続されるようになっている。
さらに、第2のフィードバック用抵抗器24と第2のフィードバック用スイッチ44の接続点には、第2のスイッチ42の他端が接続されている。
なお、第1及び第2のスイッチ41,42、第1及び第2のフィードバック用スイッチ43,44、並びに、第1及び第2のバイアススイッチ45,46は、例えば、CMOSトランジスタを用いてなり、後述するコントロールロジック回路113により、その開閉成が制御されるようになっているものである。
On the other hand, the output stage of the second class D driver 6 is connected to a second feedback resistor (“R102N” in FIG. 1) via a second feedback switch (indicated as “SW104” in FIG. 1) 44. And the other end of the
Further, the other end of the
The first and
次に、出力オフセット電圧キャンセル回路109は、コンパレータ4と、デコーダ110と、ラッチ111と、セレクタ112と、第1及び第2の可変電流源11,12とに大別されて構成されたものとなっている。
コンパレータ4は、先の全差動オペアンプ1の2つの出力信号V102P,V102Nの大小比較を行うもので、比較結果に応じた極性の信号が出力されるようになっている。すなわち、コンパレータ4の非反転入力端子側に印加されるオペアンプ出力信号V102Nが反転入力端子側に印加されるオペアンプ出力信号V102Pより大きい場合には、論理値Highに相当する正極性の所定電圧信号が出力される一方、反転入力端子側に印加されるオペアンプ出力信号V102Pが非反転入力端子側に印加されるオペアンプ出力信号V102Nよりも大きい場合には、論理値Lowに相当する正極性の所定電圧信号が出力されるようになっている。
Next, the output offset
The comparator 4 compares the two output signals V102P and V102N of the fully differential operational amplifier 1 and outputs a signal having a polarity according to the comparison result. That is, when the operational amplifier output signal V102N applied to the non-inverting input terminal side of the comparator 4 is larger than the operational amplifier output signal V102P applied to the inverting input terminal side, the positive predetermined voltage signal corresponding to the logical value High is On the other hand, when the operational amplifier output signal V102P applied to the inverting input terminal side is larger than the operational amplifier output signal V102N applied to the non-inverting input terminal side, a positive predetermined voltage signal corresponding to the logical value Low. Is output.
かかるコンパレータ4の出力端子は、デコーダ110の入力段に接続されており、デコーダ110においては、コンパレータ4の出力信号の極性がデコードされるようになっている。
ラッチ111は、デコーダ110のデコード結果をラッチし、セレクタ112には、ラッチ111のラッチ結果に応じて、第1の可変電流源11又は第2の可変電流源12のいずれかを選択し、動作状態とするようになっている。
第1の可変電流源11と第2の可変電流源12は、共に同一の構成を有してなるもので、後述するような電流出力が可能とされており、それによって全差動オペアンプ1の入力電圧を可変可能としているものである。
The output terminal of the comparator 4 is connected to the input stage of the
The
Both the first variable current source 11 and the second variable current source 12 have the same configuration and can output a current as described later. The input voltage can be varied.
コントロールロジック回路113は、第1及び第2のスイッチ41,42、第1及び第2のフィードバック用スイッチ43,44、並びに、第1及び第2のバイアススイッチ45,46の開閉成を制御する制御信号を生成、出力するものである。本発明の実施の形態におけるD級増幅回路101の動作は、後述するように出力オフセット電圧キャンセル期間と通常動作期間の2つに区分されるが、コントロールロジック回路113は、この2つの動作期間を制御すべく、上述の各スイッチ41〜46に必要な制御信号を生成、出力するよう、いわゆる論理回路により構成されてなるものである。
The
次に、かかる構成における動作について説明する。
始めに出力オフセット電圧キャンセル期間における動作について説明する。
図示されない電源電圧が印加され、D級増幅回路101が起動されると、コントロールロジック回路113により、第1及び第2のスイッチ41,42、並びに、第2のバイアススイッチ46が閉成状態とされる一方、第1及び第2のフィードバック用スイッチ43,44、並びに、第1のバイアススイッチ45が開成状態とされる。
Next, the operation in this configuration will be described.
First, the operation in the output offset voltage cancel period will be described.
When a power supply voltage (not shown) is applied and the class
その結果、第1及び第2のフィードバック用抵抗器23,24が、全差動オペアンプ1の入出力間にそれぞれ接続されると共に、全差動オペアンプ1には第2のバイアス電圧VCOM2が印加され、その結果、全差動オペアンプ1は、コモンモードフィードバックによる動作状態となる。
かかる状態において、全差動オペアンプ1の反転入力端子における電圧V101P、非反転入力端子における電圧V101Nについてキルヒホッフ電流則を解くと、下記する式10、式11が成立する。
As a result, the first and
In this state, when the Kirchhoff current law is solved for the voltage V101P at the inverting input terminal and the voltage V101N at the non-inverting input terminal of the fully differential operational amplifier 1, the following expressions 10 and 11 are established.
V101P={(V102P/R102P)+(VINP/R101P)}/{(1/R101P)+(1/R102P)+(1/R103P)}・・・式10 V101P = {(V102P / R102P) + (VINP / R101P)} / {(1 / R101P) + (1 / R102P) + (1 / R103P)} Equation 10
V101N={(V102N/R102N)+(VINP/R101N)}/{(1/R101N)+(1/R102N)+(1/R103N)}・・・式11 V101N = {(V102N / R102N) + (VINP / R101N)} / {(1 / R101N) + (1 / R102N) + (1 / R103N)} Equation 11
ここで、V102Pは全差動オペアンプ1の正極出力信号、VINPは第1の音声信号VINP入力端子63に印加される音声信号である。
また、R102Pは第1のフィードバック用抵抗器23の抵抗値、R101Pは入力抵抗器21の抵抗値、R103Pは抵抗器25の抵抗値である。
また、V102Nは全差動オペアンプ1の負極出力信号、VINNは第2の音声信号VINN入力端子64に印加される音声信号である。
さらに、R102Nは第2のフィードバック用抵抗器24の抵抗値、R101Nは入力抵抗器22の抵抗値、R103Nは抵抗器26の抵抗値である。
Here, V102P is a positive output signal of the fully differential operational amplifier 1, and VINP is an audio signal applied to the first audio signal
R102P is the resistance value of the
V102N is a negative output signal of the fully differential operational amplifier 1, and VINN is an audio signal applied to the second audio signal
Further, R102N is the resistance value of the
この状態においては、負帰還がかかっているため、全差動オペアンプ1の入力端子におけるいわゆるバーチャルショートにより下記する式12が成立する。 In this state, since negative feedback is applied, the following equation 12 is established by a so-called virtual short at the input terminal of the fully differential operational amplifier 1.
VOFFSTOP=V101P−V101N・・・式12 VOFFSTOP = V101P−V101N Equation 12
ここで、VOFFSTOPは全差動オペアンプ1の入力段に現れるオフセット電圧である(図1参照)。
そして、音声信号無入力の場合、VINP=VINNであり、VINP=VINN=VINとおくと、式10乃至式12により下記する式13が導出される。
Here, VOFFSTOP is an offset voltage appearing at the input stage of the fully differential operational amplifier 1 (see FIG. 1).
In the case of no audio signal input, if VINP = VINN and VINP = VINN = VIN, the following Expression 13 is derived from Expression 10 to Expression 12.
VOFFSTOP={(V102P/R102P)+(VIN/R101P)}/{(1/R101P)+(1/R102P)+(1/R103P)}−{(V102N/R102N)+(VIN/R101N)}/{(1/R101N)+(1/R102N)+(1/R103N)}・・・式13 VOFFSTOP = {(V102P / R102P) + (VIN / R101P)} / {(1 / R101P) + (1 / R102P) + (1 / R103P)} − {(V102N / R102N) + (VIN / R101N)} / {(1 / R101N) + (1 / R102N) + (1 / R103N)} Expression 13
しかして、式13が成立するような出力オフセット電圧が全差動オペアンプ1の正出力端子と負出力端子間に出力される。そして、出力オフセット電圧が生じると、コンパレータ4により比較され、出力オフセット電圧の極性に応じた信号が出力されることとなる。
このコンパレータ4により出力された信号の極性がデコーダ110により解読読(デコード)され、その解読結果に応じた論理信号が出力され、ラッチ111において、その論理値が取り込まれる。そして、ラッチ111に取り込まれた論理値に応じて、セレクタ112により可変電流源11,12のいずれか一方が選択され動作状態となる。
Thus, an output offset voltage that satisfies Equation 13 is output between the positive output terminal and the negative output terminal of the fully differential operational amplifier 1. When the output offset voltage is generated, the comparator 4 compares the output offset voltage, and a signal corresponding to the polarity of the output offset voltage is output.
The polarity of the signal output by the comparator 4 is decoded (decoded) by the
可変電流源11,12のいずれかが動作状態となると、抵抗器25、又は、抵抗器26において電圧変換され、全差動オペアンプ1の入力電圧が変化する。
全差動オペアンプ1の入力電圧変化により、全差動オペアンプ1の正出力端子と負出力端子間の電圧は零に漸近してゆく。そして、全差動オペアンプ1の正出力端子と負出力端子間の電圧が零となったとき、コンパレータ4の出力が反転する。
この際、全差動オペアンプ1の正出力端子における出力電圧V102Pと負出力端子における出力電圧V102Nは、コモンモード電圧となり、V102P=V102N=VC0M2となる。
When one of the variable current sources 11 and 12 is in an operating state, the voltage is converted in the
As the input voltage of the fully differential operational amplifier 1 changes, the voltage between the positive output terminal and the negative output terminal of the fully differential operational amplifier 1 gradually approaches zero. When the voltage between the positive output terminal and the negative output terminal of the fully differential operational amplifier 1 becomes zero, the output of the comparator 4 is inverted.
At this time, the output voltage V102P at the positive output terminal and the output voltage V102N at the negative output terminal of the fully differential operational amplifier 1 are common mode voltages, and V102P = V102N = VC0M2.
例えば、可変電流源11が動作して上述のように出力オフセット電圧がキャンセルされたとすると、下記する式14が成立する。 For example, when the variable current source 11 is operated and the output offset voltage is canceled as described above, the following Expression 14 is established.
VOFFSTOP={(VCOM2/R102P)+(VIN/R101P)I101P}/{(1/R101P)+(1/R102P)+(1/R103P)}−{(VCOM2/R102N)+(VIN/R101N)}/{(1/R101N)+(1/R102N)+(1/R103N)}・・・式14 VOFFSTOP = {(VCOM2 / R102P) + (VIN / R101P) I101P} / {(1 / R101P) + (1 / R102P) + (1 / R103P)} − {(VCOM2 / R102N) + (VIN / R101N)} / {(1 / R101N) + (1 / R102N) + (1 / R103N)} Expression 14
同様に、可変電流源12が動作して上述のように出力オフセット電圧がキャンセルされたとすると、下記する式15が成立する。 Similarly, when the variable current source 12 is operated and the output offset voltage is canceled as described above, the following Expression 15 is established.
VOFFSTOP={(VCOM2/R102P)+(VIN/R101P)I101P}/{(1/R101P)+(1/R102P)+(1/R103P)}−{(VCOM2/R102N)+(VIN/R101N)+I101N}/{(1/R101N)+(1/R102N)+(1/R103N)}・・・式15 VOFFSTOP = {(VCOM2 / R102P) + (VIN / R101P) I101P} / {(1 / R101P) + (1 / R102P) + (1 / R103P)} − {(VCOM2 / R102N) + (VIN / R101N) + I101N } / {(1 / R101N) + (1 / R102N) + (1 / R103N)} Equation 15
なお、ここで、I101Pは可変電流源11の出力電流、I101Nは可変電流源12の出力電流である。
そして、上述のコンパレータ4の出力の反転時に、ラッチ111により可変電流源11、又は、可変電流源12の電流の極性が保持されることで出力オフセット電圧キャンセル期間が終了する(図3参照)。
図3には、出力オフセット電圧キャンセル期間、及び、通常動作期間における主要部の波形図が示されており、図3(A)には可変電流源11、又は、可変電流源12の出力電流の変化を示した波形図、図3(B)には全差動オペアンプ1の正出力端子における出力電圧V102Pと負出力端子における出力電圧V102Nとの差分の変化を示した波形図、図3(C)にはD級出力ドライバブロック103の出力電圧VOUTP、VOUTNの変化を示した波形図が、それぞれ示されている。
同図において、時刻t1までが出力オフセット電圧キャンセル期間である。
Here, I101P is an output current of the variable current source 11, and I101N is an output current of the variable current source 12.
When the output of the comparator 4 is inverted, the polarity of the current of the variable current source 11 or the variable current source 12 is held by the
FIG. 3 shows a waveform diagram of main parts in the output offset voltage cancel period and the normal operation period. FIG. 3A shows the output current of the variable current source 11 or the variable current source 12. FIG. 3B is a waveform diagram showing a change, and FIG. 3B is a waveform diagram showing a change in the difference between the output voltage V102P at the positive output terminal of the fully differential operational amplifier 1 and the output voltage V102N at the negative output terminal. ) Shows waveform diagrams showing changes in the output voltages VOUTP and VOUTN of the class D
In the figure, the output offset voltage cancel period is until time t1.
次に、通常動作期間に移行すると、コントロールロジック回路113により、第1及び第2のスイッチ41,42、並びに、第2のバイアススイッチ46が開成状態とされる一方、第1及び第2のフィードバック用スイッチ43,44、並びに、第1のバイアススイッチ45が閉成状態とされる。
その結果、第1のフィードバック用抵抗器23は、全差動オペアンプ1の反転入力端子と第1のD級ドライバ5の出力段の間に、また、第2のフィードバック用抵抗器24は、全差動オペアンプ1の非反転入力端子と第2のD級ドライバ6の出力段の間に、それぞれ接続されると共に、全差動オペアンプ1には第1のバイアス電圧VCOM1が印加されて動作状態となる。
そして、音声信号が無入力状態にある場合には、D級出力ドライバブロック103により第2のバイアス電圧VCOM2の平均値を有するPWM信号が出力されるため、出力オフセット電圧キャンセル期間と通常動作期間の間でバイアス電圧が一致し、そのため、抵抗器の相対ばらつきに起因するオフセットの発生が防止されることとなる(図3参照)。
Next, when the normal operation period starts, the
As a result, the
When the audio signal is in the no-input state, the PWM signal having the average value of the second bias voltage VCOM2 is output by the class D
図2には、可変電流源11,12の具体回路構成例が示されており、以下、同図を参照しつつ、その内容について説明する。
図2に示された回路構成例は、可変電流源11,12が統合された形態のもので、第1及び第2の定電流源55,56と、可変電流源用第1乃至第4のMOSトランジスタ(図2においては、それぞれ「M210」、「M202」、「M203」、「M204」と表記)51〜54と、コンデンサ(図2においてはC201と表記)57と、可変電流源用第1乃至第5のスイッチ(図2においては、それぞれ「SW201」、「SW202」、「SW203」、「SW204」、「SW205」と表記)71〜75とを主たる構成要素として構成されたものとなっている。
FIG. 2 shows a specific circuit configuration example of the variable current sources 11 and 12, and the contents thereof will be described below with reference to FIG.
The circuit configuration example shown in FIG. 2 is a form in which the variable current sources 11 and 12 are integrated, and the first and second constant
以下、具体的な回路接続について説明すれば、まず、VDD電源電圧を供給する図示されないVDD電源とグランドとの間に、VDD電源側から第1の定電流源55と可変電流源用第1のスイッチ71と、コンデンサ57が直接接続されて設けられている。
本発明の実施の形態においては、可変電流源用第1乃至第5のスイッチ71〜75は、例えば、CMOSトランジスタを用いてなり、コントロールロジック回路113により、その開閉成が制御されるようになっているものである。
Hereinafter, a specific circuit connection will be described. First, a first constant
In the embodiment of the present invention, the variable current source first to
そして、コンデンサ57と並列に可変電流源用第2のスイッチ72が接続されると共に、可変電流源用第5のスイッチ75と第2の定電流源56が直列接続されて、先の可変電流源用第1のスイッチ71とコンデンサ57との接続点とグランドとの間には、可変電流源用第1のスイッチ71とコンデンサ57との接続点側から可変電流源用第5のスイッチ75と第2の定電流源56が順に直列接続されて設けられている。
Then, the
さらに、可変電流源用第1のスイッチ71とコンデンサ57との接続点は、可変電流源用第1のP型MOSトランジスタ51のゲートに接続されている。
そして、可変電流源用第1のP型MOSトランジスタ51のソースは、ソース抵抗器(図2においては「R210」と表記)58を介してグランドに接続される一方、ドレインは、可変電流源用第2のN型MOSトランジスタ52のドレインに接続されている。
Further, the connection point between the variable current source
The source of the first P-
可変電流源用第2乃至第4のN型MOSトランジスタ52〜54は、カレントミラー回路を構成しており、後述するように第1の可変電流源11の出力電流I101P、第2の可変電流源12の出力電流I101Nを出力するようになっている。
すなわち、可変電流源用第2乃至第4のN型MOSトランジスタ52〜54のゲートが相互に接続されると共に、可変電流源用第2のN型MOSトランジスタ52のドレインと接続されたものとなっている。
The second to fourth N-
That is, the gates of the second to fourth N-
また、可変電流源用第2乃至第4のN型MOSトランジスタ52〜54のソースには、図示されないVDD電源からのVDD電源電圧が印加可能となっている。
そして、可変電流源用第3のN型MOSトランジスタ53のドレインからは、可変電流源用第3のスイッチ73を介して電流I101Pが、可変電流源用第4のN型MOSトランジスタ54のドレインからは、可変電流源用第4のスイッチ74を介して電流I101Nが、それぞれ出力可能に構成されたものとなっている。
A VDD power supply voltage from a VDD power supply (not shown) can be applied to the sources of the second to fourth N-
Then, from the drain of the third N-
次に、かかる構成における動作について説明する。
まず、可変電流源11,12の回路初期状態、すなわち、非動作状態においては、可変電流源用第1及び第5のスイッチ71,75が開成状態、可変電流源用第2のスイッチ72が閉成状態とされるようになっており、コンデンサ57は電荷が蓄積されていない状態とされている。
次いで、出力オフセット電圧キャンセル期間が開始されると、コントロールロジック回路113により、可変電流源用第1のスイッチ71が閉成状態とされる一方、可変電流源用第2のスイッチ72が開成状態とされ、コンデンサ57は、第1の定電流源55による充電が開始されることとなる。
Next, the operation in this configuration will be described.
First, in the initial circuit state of the variable current sources 11 and 12, that is, in the non-operating state, the first and
Next, when the output offset voltage cancellation period is started, the
コンデンサ57の充電開始から時間t経過後における可変電流源用第1のP型MOSトランジスタ51のゲート電圧V201は、下記する式16に表される。
The gate voltage V201 of the variable current source first P-
V201=(IREF/C210)×t・・・式16 V201 = (IREF / C210) × t Equation 16
ここで、IREFは、第1の定電流源55の出力電流値、C210は、コンデンサ57の容量値とする。
そして、電圧V201が可変電流源用第1のP型MOSトランジスタ51の閾値電圧に達し、可変電流源用第1のP型MOSトランジスタ51が電流を流し始めた際の出力電流I101P、I101Nは、下記する式17で表される。
Here, IREF is an output current value of the first constant
The output currents I101P and I101N when the voltage V201 reaches the threshold voltage of the first P-
I101P=I101N=[{(IREF/C210)×t}−VGS1]×M/R210・・・式17 I101P = I101N = [{(IREF / C210) × t} −VGS1] × M / R210 Expression 17
ここで、VGS1は可変電流源用第1のP型MOSトランジスタ51のゲート・ソース間電圧、R210はソース抵抗器58の抵抗値である。
また、Mは、可変電流源用第2乃至第4のN型MOSトランジスタ52〜54のトランジスタサイズ比であり、M203/M202=M204/M202=Mである。なお、説明の便宜上、M202を可変電流源用第2のN型MOSトランジスタ52のトランジスタサイズ、M203を可変電流源用第3のN型MOSトランジスタ53のトランジスタサイズ、M204を可変電流源用第4のN型MOSトランジスタ54のトランジスタサイズとする。
Here, VGS1 is the gate-source voltage of the first P-
M is the transistor size ratio of the second to fourth N-
以上述べたように、本発明の実施の形態におけるD級増幅回路101は、PWM変調器102とD級出力ドライバブロック103の電源電圧が異なるものであっても、全差動オペアンプ1、及び、抵抗器の相対ばらつきに起因する出力オフセット電圧を確実に打ち消すことが可能に構成されたものとなっている。
As described above, the class
PWM変調器とD級出力ドライバブロックの電源電圧が異なるD級増幅回路における出力オフセット電圧の低減、キャンセルが所望されるD級増幅回路に適用できる。 The present invention can be applied to a class D amplifier circuit that is desired to reduce or cancel an output offset voltage in a class D amplifier circuit having different power supply voltages for the PWM modulator and the class D output driver block.
1…全差動オペアンプ
102…PWM変調器
103…D級出力ドライバブロック
109…出力オフセット電圧キャンセル回路
113…コントロールロジック回路
115…スイッチ回路
DESCRIPTION OF SYMBOLS 1 ... Fully differential
Claims (3)
出力オフセット電圧をキャンセルする出力オフセット電圧キャンセル回路と、回路接続を切り替えるスイッチ回路と、前記スイッチ回路の動作を制御するコントロールロジック回路とを具備し、
前記出力オフセット電圧キャンセル回路は、回路起動時から前記全差動オペアンプの出力オフセット電圧の極性に応じて前記出力オフセット電圧を零に漸近せしめるべく電圧を前記全差動オペアンプの入力段に印加可能に構成され、
前記コントロールロジック回路は、回路起動時から前記全差動オペアンプの出力オフセット電圧が零となるまでの出力オフセット電圧キャンセル期間、前記スイッチ回路に、第1のフィードバック用抵抗器を前記全差動オペアンプの反転入力端子と正出力端子との間に、第2のフィードバック用抵抗器を前記全差動オペアンプの非反転入力端子と負出力端子との間に、それぞれ接続せしめる一方、前記出力オフセット電圧キャンセル期間終了後の通常動作期間において、前記第1のフィードバック用抵抗器を前記全差動オペアンプの反転入力端子と前記D級ドライバの出力段との間に、前記第2のフィードバック用抵抗器を前記全差動オペアンプの非反転入力端子と前記D級ドライバの出力段との間に、それぞれ接続せしめるよう構成されてなることを特徴とするD級増幅回路。 A PWM modulator configured to be capable of PWM modulation of an audio input signal input to the integration circuit by comparing an output of the integration circuit with a triangular wave signal, and having an integration circuit using a fully differential operational amplifier; A class D driver that outputs the output signal of the PWM modulator with low impedance, and the output of the class D driver is fed back to the input stage of the fully differential operational amplifier via the first and second feedback resistors. The PWM modulator operates with a first power supply voltage, and the class D driver operates with a second power supply voltage obtained by boosting the first power supply voltage. A class D amplifier circuit,
An output offset voltage cancel circuit for canceling the output offset voltage, a switch circuit for switching circuit connection, and a control logic circuit for controlling the operation of the switch circuit,
The output offset voltage cancel circuit can apply a voltage to the input stage of the fully differential operational amplifier so as to make the output offset voltage asymptotic to zero according to the polarity of the output offset voltage of the fully differential operational amplifier from the time of circuit startup. Configured,
The control logic circuit includes a first feedback resistor in the switch circuit during the output offset voltage cancel period from when the circuit is started until the output offset voltage of the fully differential operational amplifier becomes zero. A second feedback resistor is connected between the inverting input terminal and the positive output terminal between the non-inverting input terminal and the negative output terminal of the fully differential operational amplifier, while the output offset voltage cancellation period In a normal operation period after the end, the first feedback resistor is placed between the inverting input terminal of the fully-differential operational amplifier and the output stage of the class D driver, and the second feedback resistor is placed in the all-differential operational amplifier. It is configured to be connected between the non-inverting input terminal of the differential operational amplifier and the output stage of the class D driver. Class D amplifier circuit according to claim Rukoto.
前記第1及び第2の可変電流源は、前記ラッチ回路にラッチされた論理信号に応じて、いずれか一方が動作せしめられ、
前記前記第1及び第2の可変電流源は、動作開始と共に出力電流が漸増する一方、出力オフセット電圧キャンセル期間終了時から漸減するよう構成されてなることを特徴とする請求項1記載のD級増幅回路。 An output offset voltage cancel circuit includes a comparator for determining a polarity of an output offset voltage of a fully differential operational amplifier, a decoder for decoding the output of the comparator and generating a logic signal corresponding to the output offset voltage, and the decoder And a first variable current source, and a second variable current source. One end of the first variable current source is ground and the other end is a fully differential operational amplifier. A resistor connected to an inverting input terminal is connected to a connection point between the inverting input terminal of the fully differential operational amplifier and the second variable current source has one end connected to the ground and the other end non-inverted to the fully differential operational amplifier. Connected to the connection point of the non-inverting input terminal of the fully differential operational amplifier of the resistor connected to the input terminal;
One of the first and second variable current sources is operated in accordance with a logic signal latched in the latch circuit,
2. The class D according to claim 1, wherein the first and second variable current sources are configured such that an output current gradually increases as the operation starts, and gradually decreases from the end of the output offset voltage cancel period. Amplification circuit.
PWM変調器は、前記通常動作期間において、音声信号無入力時の出力信号の平均値が前記第2のバイアス電圧に等しくなるよう構成されてなることを特徴とする請求項2記載のD級増幅回路。 In the fully differential operational amplifier, a second bias voltage generated based on the second power supply voltage is applied as a common mode feedback voltage during the output offset voltage cancellation period by the switch circuit, while the output offset voltage cancellation In the normal operation period after the end of the period, the first bias voltage generated based on the first power supply voltage is applied as the common mode feedback voltage,
3. The class D amplification according to claim 2, wherein the PWM modulator is configured so that an average value of an output signal when no audio signal is input is equal to the second bias voltage during the normal operation period. circuit.
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