JP2013008895A - Wiring board and manufacturing method of the same - Google Patents

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Yasuhiko Mano
靖彦 真野
Shinobu Kato
忍 加藤
Takashi Kariya
隆 苅谷
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Abstract

PROBLEM TO BE SOLVED: To provide a wiring board which ensures the inductor performance even if the wiring board includes a small number of layers, and to provide a manufacturing method of the wiring board.SOLUTION: A wiring board 10 includes: a base material 20 having a first surface F and a second surface S; first through hole conductors 30A, 30C, 30E and second through hole conductors 30B, 30D, 30F which penetrate through the base material 20; first conductor patterns 33B, 33C formed on the first surface F side of the base material 20 and connecting the first through hole conductors 30A, 30C, 30E with the second through hole conductors 30B, 30D, 30F; and second conductor patterns 34A, 34B, 34C formed on the second surface S side of the base material 20 and connecting the first through hole conductors 30A, 30C, 30E with the second through hole conductors 30B, 30D, 30F. The first through hole conductors, the second through hole conductors, the first conductor patterns, and the second conductor patterns form an inductor L.

Description

本発明は、配線板及び配線板の製造方法に関する。   The present invention relates to a wiring board and a method for manufacturing the wiring board.

携帯電話やノートパソコンに代表される電子機器には、駆動電圧が低く消費電力が小さな低電圧型のマイクロプロセッサが用いられる。低電圧型のマイクロプロセッサを用いることで、電子機器からの発熱を抑え、容量の少ないバッテリーで、長時間電子機器を稼動させることができる。   Low voltage microprocessors with low driving voltage and low power consumption are used in electronic devices typified by mobile phones and notebook computers. By using a low-voltage microprocessor, heat generation from the electronic device can be suppressed, and the electronic device can be operated for a long time with a battery having a small capacity.

電源とマイクロプロセッサ間の配線が長いと、配線のインピーダンスが上がりやすくなり、電源の供給障害が生じる。このため、配線インピーダンスの上昇を抑制するための技術が、種々提案されている(例えば、特許文献1参照)。   If the wiring between the power source and the microprocessor is long, the impedance of the wiring tends to increase, causing a power supply failure. For this reason, various techniques for suppressing an increase in wiring impedance have been proposed (see, for example, Patent Document 1).

特開2009−16504号公報JP 2009-16504 A

特許文献1に開示された技術は、異なる層に形成された導体パターンを電気的に接続することで、配線板にインダクタを形成するものである。この技術を用いることで、インピーダンスの上昇を抑制することが可能となる。   The technique disclosed in Patent Document 1 forms an inductor on a wiring board by electrically connecting conductor patterns formed in different layers. By using this technique, it is possible to suppress an increase in impedance.

特許文献1に開示された配線板では、所望のインダクタンスを得られるようにするため、ある程度大きなインダクタの形成領域が必要になる。しかしながら、導体回路が高密度に形成されている、又は導体回路の層数が少ない場合には、インダクタを形成する領域を十分に確保することが困難となる。このため、インダクタの十分な性能を確保し難くなる可能性がある。   In the wiring board disclosed in Patent Document 1, a somewhat large inductor formation region is required in order to obtain a desired inductance. However, when the conductor circuits are formed with high density or the number of layers of the conductor circuits is small, it is difficult to secure a sufficient area for forming the inductor. For this reason, it may be difficult to ensure sufficient performance of the inductor.

本発明は、上述の事情の下になされたもので、例えば配線板の層数が少ない場合でも、インダクタの性能を確保することを目的とする。   The present invention has been made under the circumstances described above, and an object thereof is to ensure the performance of an inductor even when the number of wiring board layers is small, for example.

本発明の第1の観点に係る配線板は、
第1面と該第1面とは反対側の第2面とを有し、第1貫通孔、第2貫通孔及び開口部が設けられている基材と、
前記基材の第1面上に設けられている第1導体パターンと、
前記基材の第2面上に設けられている第2導体パターンと、
前記第1貫通孔の内部に設けられ、前記第1導体パターンと前記第2導体パターンとを接続する第1スルーホール導体と、
前記第2貫通孔の内部に設けられ、前記第1導体パターンと前記第2導体パターンとを接続する第2スルーホール導体と、
前記開口部の内部に設けられている磁性体と、
を備える配線板であって、
前記第1スルーホール導体と前記第2スルーホール導体とは、前記第1導体パターン及び前記第2導体パターンにより接続されており、
前記第1スルーホール導体及び前記第2スルーホール導体は、前記磁性体を挟んで互いに対向する箇所に設けられている。
The wiring board according to the first aspect of the present invention is:
A base material having a first surface and a second surface opposite to the first surface, the first through hole, the second through hole, and an opening provided;
A first conductor pattern provided on the first surface of the substrate;
A second conductor pattern provided on the second surface of the substrate;
A first through-hole conductor provided in the first through hole and connecting the first conductor pattern and the second conductor pattern;
A second through-hole conductor provided inside the second through hole and connecting the first conductor pattern and the second conductor pattern;
A magnetic body provided inside the opening;
A wiring board comprising:
The first through-hole conductor and the second through-hole conductor are connected by the first conductor pattern and the second conductor pattern,
The first through-hole conductor and the second through-hole conductor are provided at locations facing each other across the magnetic body.

前記基材の第1面上には第1絶縁層が形成され、前記基材の第2面上には第2絶縁層が形成され、前記第1貫通孔及び前記第2貫通孔は、前記第1絶縁層と前記基材と前記第2絶縁層とを貫通することが好ましい。   A first insulating layer is formed on the first surface of the base material, a second insulating layer is formed on the second surface of the base material, and the first through hole and the second through hole are It is preferable to penetrate through the first insulating layer, the base material, and the second insulating layer.

前記基材の内部又は前記第1絶縁層上にはキャパシタが設けられ、該キャパシタの電極は前記第1スルーホール導体及び前記第2スルーホール導体と電気的に接続されていることが好ましい。   It is preferable that a capacitor is provided in the substrate or on the first insulating layer, and an electrode of the capacitor is electrically connected to the first through-hole conductor and the second through-hole conductor.

前記第1スルーホール導体と前記第2スルーホール導体とを接続する前記第1導体パターン及び前記第2導体パターンは、直線状に延びていることが好ましい。   It is preferable that the first conductor pattern and the second conductor pattern that connect the first through-hole conductor and the second through-hole conductor extend linearly.

前記第1貫通孔の内部及び前記第2貫通孔の内部には、めっきが充填されていることが好ましい。   The inside of the first through hole and the inside of the second through hole are preferably filled with plating.

前記第1スルーホール導体及び前記第2スルーホール導体はインダクタを構成することが好ましい。   The first through-hole conductor and the second through-hole conductor preferably constitute an inductor.

前記磁性体の厚みは、前記基材の厚みとほぼ同一であることが好ましい。   The thickness of the magnetic body is preferably substantially the same as the thickness of the base material.

前記磁性体は、樹脂に磁性粒子を分散させてなることが好ましい。   The magnetic body is preferably formed by dispersing magnetic particles in a resin.

前記磁性粒子の平均粒径は、20μm〜35μmであることが好ましい。   The average particle size of the magnetic particles is preferably 20 μm to 35 μm.

前記第1貫通孔及び前記第2貫通孔は、レーザによって形成されていることが好ましい。   The first through hole and the second through hole are preferably formed by a laser.

前記基材の厚みは200μm以下であることが好ましい。   The thickness of the substrate is preferably 200 μm or less.

本発明の第2の観点に係る配線板の製造方法は、
第1面と該第1面とは反対側の第2面とを有する基材を用意することと、
前記基材の前記第1面側又は前記第2面側に前記基材を貫通する又は前記基材を貫通しない開口部を形成することと、
前記開口部を挟んで互いに対向する箇所に第1貫通孔及び第2貫通孔を形成することと、
前記第1貫通孔の内部に第1スルーホール導体を形成することと、
前記第2貫通孔の内部に第2スルーホール導体を形成することと、
前記開口部の内部に磁性体を設けることと、
前記基材の前記第1面上又は前記第2面上に、前記第1スルーホール導体と前記第2スルーホール導体とを接続する第1導体パターン又は第2導体パターンを形成することと、
を含む。
A method for manufacturing a wiring board according to a second aspect of the present invention includes:
Providing a substrate having a first surface and a second surface opposite to the first surface;
Forming an opening penetrating the base material or not penetrating the base material on the first surface side or the second surface side of the base material;
Forming a first through hole and a second through hole at locations facing each other across the opening;
Forming a first through-hole conductor in the first through hole;
Forming a second through-hole conductor inside the second through hole;
Providing a magnetic body inside the opening;
Forming a first conductor pattern or a second conductor pattern connecting the first through-hole conductor and the second through-hole conductor on the first surface or the second surface of the substrate;
including.

本発明に係る配線板及び配線板の製造方法によれば、第1スルーホール導体と第2スルーホール導体とが第1導体パターン及び第2導体パターンにより接続され、第1スルーホール導体及び第2スルーホール導体が磁性体を挟んで互いに対向する箇所に設けられていることから、インダクタンスの大きいインダクタをコンパクトに形成することができる。これにより、例えば配線板の層数が少ない場合でも、インダクタの性能を確保することが可能になる。   According to the wiring board and the method of manufacturing a wiring board according to the present invention, the first through-hole conductor and the second through-hole conductor are connected by the first conductor pattern and the second conductor pattern, and the first through-hole conductor and the second through-hole conductor are connected. Since the through-hole conductors are provided at locations facing each other across the magnetic body, an inductor having a large inductance can be formed in a compact manner. Thereby, for example, even when the number of wiring board layers is small, it is possible to ensure the performance of the inductor.

本発明の実施形態に係る配線板の断面図である。It is sectional drawing of the wiring board which concerns on embodiment of this invention. インダクタを構成する導体パターン及びスルーホール導体の斜視図である。It is a perspective view of the conductor pattern and through-hole conductor which comprise an inductor. インダクタを構成する導体パターン及びスルーホール導体の平面図である。It is a top view of the conductor pattern and through-hole conductor which comprise an inductor. ビルドアップに係る第1の工程を説明するための図である。It is a figure for demonstrating the 1st process which concerns on buildup. 図4の工程の後の第2の工程を説明するための図である。It is a figure for demonstrating the 2nd process after the process of FIG. 図5の工程の後の第3の工程を説明するための図である。It is a figure for demonstrating the 3rd process after the process of FIG. 図6の工程の後の第4の工程を説明するための図である。It is a figure for demonstrating the 4th process after the process of FIG. 図7の工程の後の第5の工程を説明するための図である。It is a figure for demonstrating the 5th process after the process of FIG. 図8の工程の後の第6の工程を説明するための図である。It is a figure for demonstrating the 6th process after the process of FIG. 図9の工程の後の第7の工程を説明するための図である。It is a figure for demonstrating the 7th process after the process of FIG. 図10の工程の後の第8の工程を説明するための図である。It is a figure for demonstrating the 8th process after the process of FIG. 図11の工程の後の第9の工程を説明するための図である。It is a figure for demonstrating the 9th process after the process of FIG. 図12の工程の後の第10の工程を説明するための図である。It is a figure for demonstrating the 10th process after the process of FIG. 図13の工程の後の第11の工程を説明するための図である。It is a figure for demonstrating the 11th process after the process of FIG. 図14の工程の後の第12の工程を説明するための図である。It is a figure for demonstrating the 12th process after the process of FIG. 図15の工程の後の第13の工程を説明するための図である。It is a figure for demonstrating the 13th process after the process of FIG. 図16の工程の後の第14の工程を説明するための図である。It is a figure for demonstrating the 14th process after the process of FIG. 図17の工程の後の第15の工程を説明するための図である。It is a figure for demonstrating the 15th process after the process of FIG. 図18の工程の後の第16の工程を説明するための図である。It is a figure for demonstrating the 16th process after the process of FIG. 図19の工程の後の第17の工程を説明するための図である。It is a figure for demonstrating the 17th process after the process of FIG. 図20の工程の後の第18の工程を説明するための図である。It is a figure for demonstrating the 18th process after the process of FIG. 図21の工程の後の第19の工程を説明するための図である。It is a figure for demonstrating the 19th process after the process of FIG. 図22の工程の後の第20の工程を説明するための図である。It is a figure for demonstrating the 20th process after the process of FIG. 図23の工程の後の第21の工程を説明するための図である。It is a figure for demonstrating the 21st process after the process of FIG. 図24の工程の後の第22の工程を説明するための図である。It is a figure for demonstrating the 22nd process after the process of FIG. 図25の工程の後の第23の工程を説明するための図である。It is a figure for demonstrating the 23rd process after the process of FIG. 配線板の変形例を説明するための図である。It is a figure for demonstrating the modification of a wiring board.

以下、本発明の実施形態を、図面を参照しつつ詳細に説明する。なお、説明にあたっては、相互に直交するX軸、Y軸及びZ軸からなる座標系を用いる。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the description, a coordinate system including an X axis, a Y axis, and a Z axis that are orthogonal to each other is used.

本発明の実施形態においては、孔は貫通孔に限られず、非貫通の孔も含めて、孔という。孔には、スルーホール及びビアホールが含まれる。以下、スルーホール内(壁面)に形成される導体をスルーホール導体といい、ビアホール内(壁面又は底面)に形成される導体をビア導体という。   In the embodiment of the present invention, the hole is not limited to a through hole, and includes a non-through hole. The holes include through holes and via holes. Hereinafter, a conductor formed in the through hole (wall surface) is referred to as a through hole conductor, and a conductor formed in the via hole (wall surface or bottom surface) is referred to as a via conductor.

また、めっきとは、金属や樹脂などの表面に層状に導体(例えば金属)を析出させることと、析出した導体(例えば金属層)をいう。めっきには、無電解めっきや電解めっき等の湿式めっきのほか、PVD(Physical Vapor Deposition)やCVD(Chemical Vapor Deposition)等の乾式めっきも含まれる。   Further, the plating refers to depositing a conductor (for example, metal) in a layered manner on the surface of metal or resin, and the deposited conductor (for example, a metal layer). The plating includes wet plating such as electroless plating and electrolytic plating, as well as dry plating such as PVD (Physical Vapor Deposition) and CVD (Chemical Vapor Deposition).

図1は、本実施形態に係る配線板10のXZ断面図である。配線板10は、第1面Fと、該第1面Fとは反対側の第2面Sとを有する基材20と、基材20の第1面F上に形成されているビルドアップ層11と、基材20の第2面S上に形成されているビルドアップ層12とからなる。   FIG. 1 is an XZ sectional view of a wiring board 10 according to the present embodiment. The wiring board 10 includes a base material 20 having a first surface F and a second surface S opposite to the first surface F, and a buildup layer formed on the first surface F of the base material 20. 11 and the buildup layer 12 formed on the second surface S of the base material 20.

ビルドアップ層11は、基材20の第1面F上に導体層103を介して形成されている第1絶縁層21と、第1絶縁層21上に形成されている第1導体パターン33A,33B,33C,33D,33Eと、第1導体パターン33A,33B,33C,33D,33Eを覆うように第1絶縁層21の上面に形成されている第2絶縁層23と、第2絶縁層23上に形成されている第3導体パターン35と、第3導体パターン35を覆うように第2絶縁層23の上面に形成されているソルダーレジスト層25とからなる。   The buildup layer 11 includes a first insulating layer 21 formed on the first surface F of the substrate 20 via the conductor layer 103, and a first conductor pattern 33A formed on the first insulating layer 21. 33B, 33C, 33D, 33E, the second insulating layer 23 formed on the upper surface of the first insulating layer 21 so as to cover the first conductor patterns 33A, 33B, 33C, 33D, 33E, and the second insulating layer 23 It consists of a third conductor pattern 35 formed on top and a solder resist layer 25 formed on the upper surface of the second insulating layer 23 so as to cover the third conductor pattern 35.

ビルドアップ層12は、基材20の第2面S上に導体層104を介して形成されている第1絶縁層22と、第1絶縁層22上に形成されている第2導体パターン34A,34B,34C,34D,34Eと、第2導体パターン34A,34B,34C,34D,34Eを覆うように第1絶縁層22の上面に形成されている第2絶縁層24と、第2絶縁層24の上面に形成されている第4導体パターン36と、第4導体パターン36を覆うように第2絶縁層24の上面に形成されているソルダーレジスト層26とからなる。   The buildup layer 12 includes a first insulating layer 22 formed on the second surface S of the base material 20 via the conductor layer 104, and a second conductor pattern 34A formed on the first insulating layer 22. 34B, 34C, 34D, 34E, the second insulating layer 24 formed on the upper surface of the first insulating layer 22 so as to cover the second conductor patterns 34A, 34B, 34C, 34D, 34E, and the second insulating layer 24 A fourth conductor pattern 36 formed on the upper surface of the second insulating layer 24 and a solder resist layer 26 formed on the upper surface of the second insulating layer 24 so as to cover the fourth conductor pattern 36.

なお、ここではビルドアップ層11,12は、それぞれ2層の絶縁層を有しているが、1層の絶縁層を有していてもよいし、3層以上の絶縁層を有していてもよい。   Here, the build-up layers 11 and 12 each have two insulating layers, but may have one insulating layer or three or more insulating layers. Also good.

基材20の内部には、磁性体40とキャパシタ(チップキャパシタ)50が収容されている。基材20は、例えば、樹脂、金属、ガラス、シリコンウエハー等により形成されている。図1に示されるように、この基材20には、第1スルーホール導体用の3つの第1貫通孔20a、第2スルーホール導体用の3つの第2貫通孔20bと、磁性体40が収容される開口部20cと、キャパシタ50が収容されるキャビティ20dが形成されている。
第1貫通孔20a及び第2貫通孔20bは、基材20、第1絶縁層21及び第1絶縁層22を貫通している。開口部20c及びキャビティ20dは、基材20を貫通している。
A magnetic body 40 and a capacitor (chip capacitor) 50 are accommodated in the substrate 20. The base material 20 is made of, for example, resin, metal, glass, silicon wafer, or the like. As shown in FIG. 1, the base material 20 includes three first through holes 20 a for first through hole conductors, three second through holes 20 b for second through hole conductors, and a magnetic body 40. An opening 20c to be accommodated and a cavity 20d to accommodate the capacitor 50 are formed.
The first through hole 20 a and the second through hole 20 b penetrate the base material 20, the first insulating layer 21, and the first insulating layer 22. The opening 20 c and the cavity 20 d penetrate the base material 20.

第1スルーホール導体用の3つの第1貫通孔20aは、実線で示されるように、磁性体40の手前側(−Y側)に設けられている。第2スルーホール導体用の3つの第2貫通孔20bは、破線で示されるように、磁性体40の向こう側(+Y側)に設けられている。第1貫通孔20aの内部には、第1スルーホール導体30A,30C,30Eが形成されている。第2貫通孔20bの内部には、第2スルーホール導体30B,30D,30Fが形成されている。これらの第1スルーホール導体30A,30C,30E及び第2スルーホール導体30B,30D,30Fは、銅めっきからなる。   The three first through-holes 20a for the first through-hole conductor are provided on the front side (−Y side) of the magnetic body 40 as indicated by the solid line. The three second through-holes 20b for the second through-hole conductor are provided on the other side (+ Y side) of the magnetic body 40, as indicated by broken lines. First through-hole conductors 30A, 30C, and 30E are formed inside the first through hole 20a. Second through-hole conductors 30B, 30D, and 30F are formed in the second through hole 20b. The first through-hole conductors 30A, 30C, and 30E and the second through-hole conductors 30B, 30D, and 30F are made of copper plating.

これらの第1スルーホール導体30A,30C,30Eと第2スルーホール導体30B,30D,30Fとは、磁性体40を挟んで互いに対向する箇所に設けられている。第1スルーホール導体30A,30C,30E及び第2スルーホール導体30B,30D,30Fの径は、100μm以下であることが好ましい。この場合、インダクタンス特性を発揮しやすい。なお、ここでいう「径」とは、各スルーホール導体における最大径を意味する。   The first through-hole conductors 30A, 30C, and 30E and the second through-hole conductors 30B, 30D, and 30F are provided at locations that face each other with the magnetic body 40 interposed therebetween. The diameters of the first through-hole conductors 30A, 30C, 30E and the second through-hole conductors 30B, 30D, 30F are preferably 100 μm or less. In this case, it is easy to exhibit inductance characteristics. Here, “diameter” means the maximum diameter of each through-hole conductor.

第1導体パターン33A,33B,33C,33D,33Eは、基材20の第1面F(+Z側の面)に形成された第1絶縁層21の上面(+Z側の面)に形成されている。また、第2導体パターン34A,34B,34C,34D,34Eは、基材20の第2面S(−Z側の面)に形成された第1絶縁層22の下面(−Z側の面)に形成されている。第1導体パターン33A,33B,33C,33D,33E及び第2導体パターン34A,34B,34C,34D,34Eそれぞれは、厚さが5〜30μmで、所定の形状にパターニングされている。これらの第1導体パターン33A,33B,33C,33D,33E及び第2導体パターン34A,34B,34C,34D,34Eは、配線板10の電子回路を構成する。これらのうち、第1導体パターン33A,33B,33Cと、第2導体パターン34A,34B,34Cとは、第1スルーホール導体30A,30C,30E及び第2スルーホール導体30B,30D,30Fによって電気的に接続されている。   The first conductor patterns 33A, 33B, 33C, 33D, and 33E are formed on the upper surface (the + Z side surface) of the first insulating layer 21 formed on the first surface F (the + Z side surface) of the base material 20. Yes. In addition, the second conductor patterns 34A, 34B, 34C, 34D, and 34E are the lower surface (the −Z side surface) of the first insulating layer 22 formed on the second surface S (the −Z side surface) of the substrate 20. Is formed. Each of the first conductor patterns 33A, 33B, 33C, 33D, 33E and the second conductor patterns 34A, 34B, 34C, 34D, 34E has a thickness of 5 to 30 μm and is patterned into a predetermined shape. The first conductor patterns 33A, 33B, 33C, 33D, and 33E and the second conductor patterns 34A, 34B, 34C, 34D, and 34E constitute an electronic circuit of the wiring board 10. Of these, the first conductor patterns 33A, 33B, 33C and the second conductor patterns 34A, 34B, 34C are electrically connected by the first through-hole conductors 30A, 30C, 30E and the second through-hole conductors 30B, 30D, 30F. Connected.

磁性体40は、多数の磁性粒子と、合成樹脂とを含む。合成樹脂としては、主に、熱硬化性樹脂が用いられる。熱硬化性樹脂の代表例は、エポキシ樹脂、フェノール樹脂、ジアリルフタレート樹脂、ポリイミド樹脂、シリコン樹脂又はこれらの変性樹脂である。磁性粒子は金属酸化物であり、代表的にはフェライト磁性材料が用いられる。フェライト磁性材料としては、Mn系ソフトフェライト、Mg系ソフトフェライト、Ni系ソフトフェライト等、各種の組成系のものを用いることができる。   The magnetic body 40 includes a large number of magnetic particles and a synthetic resin. As the synthetic resin, a thermosetting resin is mainly used. Typical examples of thermosetting resins are epoxy resins, phenol resins, diallyl phthalate resins, polyimide resins, silicon resins, or modified resins thereof. The magnetic particles are metal oxides, and typically a ferrite magnetic material is used. As the ferrite magnetic material, various compositions such as Mn soft ferrite, Mg soft ferrite, and Ni soft ferrite can be used.

磁性粒子は、平均粒径が20μm〜35μmの範囲にあることが好ましい。この範囲の粒径は、必要な電磁気特性を安定的に得るのに適している。また、磁性粒子と合成樹脂との配合比(磁性粒子:合成樹脂)は、重量比で、(50:50)〜(75:25)の範囲にあることが好ましい。磁性粒子の含有量が75wt%を超えると、分散性が悪くなる可能性がある。磁性粒子の含有量が50wt%未満では、充分なインダクタンス特性が得られない可能性がある。   The magnetic particles preferably have an average particle size in the range of 20 μm to 35 μm. A particle size in this range is suitable for stably obtaining necessary electromagnetic characteristics. Moreover, it is preferable that the compounding ratio (magnetic particle: synthetic resin) of a magnetic particle and a synthetic resin exists in the range of (50:50)-(75:25) by weight ratio. When the content of the magnetic particles exceeds 75 wt%, the dispersibility may be deteriorated. If the content of the magnetic particles is less than 50 wt%, sufficient inductance characteristics may not be obtained.

第1絶縁層21は、基材20の第1面F上に形成された導電層103を覆うように形成されている。第1絶縁層21は、例えば硬化したプリプレグからなる。第2絶縁層23は、第1絶縁層21の上面を覆うように形成されている。第2絶縁層23は、例えば硬化したプリプレグからなる。そして、第1絶縁層21の上面に形成された第1導体パターン33A,33B,33C,33D,33Eと、当該第2絶縁層23の上面に形成された第3導体パターン35とを電気的に絶縁する。   The first insulating layer 21 is formed so as to cover the conductive layer 103 formed on the first surface F of the substrate 20. The first insulating layer 21 is made of, for example, a cured prepreg. The second insulating layer 23 is formed so as to cover the upper surface of the first insulating layer 21. The second insulating layer 23 is made of, for example, a cured prepreg. Then, the first conductor patterns 33A, 33B, 33C, 33D, 33E formed on the upper surface of the first insulating layer 21 and the third conductor pattern 35 formed on the upper surface of the second insulating layer 23 are electrically connected. Insulate.

プリプレグは、例えばグラスファイバ又はアラミドファイバに、エポキシ樹脂、ポリエステル樹脂、ビスマレイミドトリアジン樹脂(BT樹脂)、イミド樹脂(ポリイミド)、フェノール樹脂、又はアリル化フェニレンエーテル樹脂(A−PPE樹脂)等を含浸させることにより形成される。配線板10では、第1絶縁層21及び第2絶縁層23の厚さは、10〜60μmである。   The prepreg is, for example, impregnated with glass fiber or aramid fiber with epoxy resin, polyester resin, bismaleimide triazine resin (BT resin), imide resin (polyimide), phenol resin, or allylated phenylene ether resin (A-PPE resin). Is formed. In the wiring board 10, the thickness of the 1st insulating layer 21 and the 2nd insulating layer 23 is 10-60 micrometers.

第1絶縁層21の内部には、複数のビアホール21aが形成されている。ビアホール21aの内部には、ビア導体31が形成される。これらのビア導体31は、銅めっきからなる。これらのビア導体31のうち一対のビア導体31によって、キャビティ20dに収容されるキャパシタ50の一対の電極50A,50Bと、第1導体パターン33A,33Eとがそれぞれ接続される。   A plurality of via holes 21 a are formed inside the first insulating layer 21. A via conductor 31 is formed inside the via hole 21a. These via conductors 31 are made of copper plating. The pair of via conductors 31 among these via conductors 31 connect the pair of electrodes 50A, 50B of the capacitor 50 accommodated in the cavity 20d and the first conductor patterns 33A, 33E, respectively.

第2絶縁層23の内部には、ビアホール23aが形成されている。ビアホール23aの内部には、ビア導体33が形成される。このビア導体33は、銅めっきからなる。   A via hole 23 a is formed inside the second insulating layer 23. A via conductor 33 is formed inside the via hole 23a. The via conductor 33 is made of copper plating.

第1絶縁層22は、基材20の第2面S上に形成された導電層104を覆うように形成されている。第1絶縁層22は、第1絶縁層21と同様に、例えば硬化したプリプレグからなる。第2絶縁層24は、第1絶縁層22の下面を覆うように形成されている。第2絶縁層24は、第1絶縁層21と同様に、例えば硬化したプリプレグからなる。そして、第1絶縁層22の下面に形成された第2導体パターン34A,34B,34C,34D,34Eと、当該第2絶縁層24の下面に形成された第4導体パターン36とを電気的に絶縁する。これらの第1絶縁層22及び第2絶縁層24の厚さは、第1絶縁層21と同様に、10〜60μmである。   The first insulating layer 22 is formed so as to cover the conductive layer 104 formed on the second surface S of the substrate 20. Similar to the first insulating layer 21, the first insulating layer 22 is made of, for example, a cured prepreg. The second insulating layer 24 is formed so as to cover the lower surface of the first insulating layer 22. Similar to the first insulating layer 21, the second insulating layer 24 is made of, for example, a cured prepreg. Then, the second conductor patterns 34A, 34B, 34C, 34D, 34E formed on the lower surface of the first insulating layer 22 and the fourth conductor pattern 36 formed on the lower surface of the second insulating layer 24 are electrically connected. Insulate. The thicknesses of the first insulating layer 22 and the second insulating layer 24 are 10 to 60 μm, like the first insulating layer 21.

第2絶縁層24には、複数のビアホール24aが形成されている。ビアホール24aの内部には、ビア導体34が形成される。このビア導体34は、銅めっきからなる。   A plurality of via holes 24 a are formed in the second insulating layer 24. A via conductor 34 is formed inside the via hole 24a. The via conductor 34 is made of copper plating.

第3導体パターン35は、第2絶縁層23の上面に形成されている。また、第4導体パターン36は、第2絶縁層24の下面に形成されている。第3導体パターン35及び第4導体パターン36それぞれは、厚さが5〜20μmで、所定の形状にパターニングされている。そして、第3導体パターン35は、第2絶縁層23に形成されたビア導体33によって、第1導体パターン33Aと電気的に接続されている。また、第4導体パターン36は、第2絶縁層24に形成されたビア導体34によって、第2導体パターン34D,34Eと電気的に接続されている。   The third conductor pattern 35 is formed on the upper surface of the second insulating layer 23. The fourth conductor pattern 36 is formed on the lower surface of the second insulating layer 24. Each of the third conductor pattern 35 and the fourth conductor pattern 36 has a thickness of 5 to 20 μm and is patterned into a predetermined shape. The third conductor pattern 35 is electrically connected to the first conductor pattern 33A by a via conductor 33 formed in the second insulating layer 23. The fourth conductor pattern 36 is electrically connected to the second conductor patterns 34D and 34E by via conductors 34 formed in the second insulating layer 24.

ソルダーレジスト層25は、第2絶縁層23を覆うように形成されている。ソルダーレジスト層25は、例えばアクリル−エポキシ系樹脂を用いた感光性樹脂、エポキシ樹脂を主体とした熱硬化性樹脂、又は紫外線硬化性の樹脂等からなる。   The solder resist layer 25 is formed so as to cover the second insulating layer 23. The solder resist layer 25 is made of, for example, a photosensitive resin using an acrylic-epoxy resin, a thermosetting resin mainly composed of an epoxy resin, an ultraviolet curable resin, or the like.

ソルダーレジスト層25には、第3導体パターン35を配線板10に実装される電子部品と接続するための複数の開口25aが形成されている。そして、開口25aの内部には、第3導体パターン35の表面を被覆する、ニッケルめっき膜とパラジウムめっき膜と金メッキ膜とからなる半田接続層51が形成されている。配線板10に実装される電子部品の端子は、半田接続層51に半田53を介して接続される。   In the solder resist layer 25, a plurality of openings 25a for connecting the third conductor pattern 35 to electronic components mounted on the wiring board 10 are formed. A solder connection layer 51 made of a nickel plating film, a palladium plating film, and a gold plating film is formed inside the opening 25a to cover the surface of the third conductor pattern 35. Terminals of electronic components mounted on the wiring board 10 are connected to the solder connection layer 51 via the solder 53.

ソルダーレジスト層26は、第2絶縁層24を覆うように形成されている。ソルダーレジスト層26は、例えばアクリル−エポキシ系樹脂を用いた感光性樹脂、エポキシ樹脂を主体とした熱硬化性樹脂、又は紫外線硬化性の樹脂等からなる。   The solder resist layer 26 is formed so as to cover the second insulating layer 24. The solder resist layer 26 is made of, for example, a photosensitive resin using an acrylic-epoxy resin, a thermosetting resin mainly composed of an epoxy resin, an ultraviolet curable resin, or the like.

ソルダーレジスト層26には、第3導体パターン36を配線板10に実装される電子部品と接続するための複数の開口26aが形成されている。そして、開口26aの内部には、第3導体パターン36の表面を被覆する、ニッケルめっき膜とパラジウムめっき膜と金メッキ膜とからなる半田接続層52が形成されている。配線板10に実装される電子部品の端子は、半田接続層52に半田54を介して接続される。   In the solder resist layer 26, a plurality of openings 26a for connecting the third conductor pattern 36 to an electronic component mounted on the wiring board 10 are formed. A solder connection layer 52 made of a nickel plating film, a palladium plating film, and a gold plating film is formed inside the opening 26a to cover the surface of the third conductor pattern 36. Terminals of electronic components mounted on the wiring board 10 are connected to the solder connection layer 52 via solder 54.

図2は、第1スルーホール導体30A,30C,30E及び第2スルーホール導体30B,30D,30F、並びに第1導体パターン33A,33B,33C及び第2導体パターン34A,34B,34Cを示す斜視図である。   FIG. 2 is a perspective view showing the first through-hole conductors 30A, 30C, 30E, the second through-hole conductors 30B, 30D, 30F, the first conductor patterns 33A, 33B, 33C, and the second conductor patterns 34A, 34B, 34C. It is.

上述したように、第1スルーホール導体30A,30C,30Eは図示しない磁性体の手前側(−Y側)にあり、例えばX軸方向に並んでいる。また、第2スルーホール導体30B,30D,30Fは図示しない磁性体の向こう側(+Y側)にあり、X軸方向に並んでいる。   As described above, the first through-hole conductors 30A, 30C, and 30E are on the front side (−Y side) of a magnetic body (not shown), and are arranged in the X-axis direction, for example. The second through-hole conductors 30B, 30D, and 30F are on the other side (+ Y side) of the magnetic body (not shown) and are arranged in the X-axis direction.

第1スルーホール導体30Aの下端と第2スルーホール導体30Bの下端は、第2導体パターン34Aによって接続されている。第2スルーホール導体30Bの上端と第1スルーホール導体30Cの上端は、第1導体パターン33Bによって接続されている。第1スルーホール導体30Cの下端と第2スルーホール導体30Dの下端は、第2導体パターン34Bによって接続されている。第2スルーホール導体30Dの上端と第1スルーホール導体30Eの上端は、第1導体パターン33Cによって接続されている。そして、第1スルーホール導体30Eの下端と第2スルーホール導体30Fの下端は、第2導体パターン34Cによって接続されている。   The lower end of the first through-hole conductor 30A and the lower end of the second through-hole conductor 30B are connected by the second conductor pattern 34A. The upper end of the second through-hole conductor 30B and the upper end of the first through-hole conductor 30C are connected by the first conductor pattern 33B. The lower end of the first through-hole conductor 30C and the lower end of the second through-hole conductor 30D are connected by the second conductor pattern 34B. The upper end of the second through-hole conductor 30D and the upper end of the first through-hole conductor 30E are connected by the first conductor pattern 33C. The lower end of the first through-hole conductor 30E and the lower end of the second through-hole conductor 30F are connected by the second conductor pattern 34C.

上述したように、互いに接続された第1スルーホール導体30A、第2導体パターン34A、第2スルーホール導体30B、第1導体パターン33B、第1スルーホール導体30C、第2導体パターン34B、第2スルーホール導体30D、第1導体パターン33C、第1スルーホール導体30E、第2導体パターン34C、第2スルーホール導体30Fによって、2ターンのインダクタLが形成されている。このように形成されたインダクタLの内部に、磁性体40が配置されている。このインダクタLとキャパシタ50とは、第1導体パターン33Aによって電気的に接続されている。   As described above, the first through-hole conductor 30A, the second conductor pattern 34A, the second through-hole conductor 30B, the first conductor pattern 33B, the first through-hole conductor 30C, the second conductor pattern 34B, the second, which are connected to each other. A two-turn inductor L is formed by the through-hole conductor 30D, the first conductor pattern 33C, the first through-hole conductor 30E, the second conductor pattern 34C, and the second through-hole conductor 30F. The magnetic body 40 is disposed inside the inductor L formed in this way. The inductor L and the capacitor 50 are electrically connected by the first conductor pattern 33A.

具体的には、図3に示されるように、基材20の内部に収容された磁性体40の周りを、互いに接続された第1スルーホール導体30A、第2導体パターン34A、第2スルーホール導体30B、第1導体パターン33B、第1スルーホール導体30C、第2導体パターン34B、第2スルーホール導体30D、第1導体パターン33C、第1スルーホール導体30E、第2導体パターン34C、第2スルーホール導体30Fが囲んでいる。   Specifically, as shown in FIG. 3, the first through-hole conductor 30 </ b> A, the second conductor pattern 34 </ b> A, and the second through-hole connected to each other around the magnetic body 40 accommodated in the base material 20. Conductor 30B, first conductor pattern 33B, first through-hole conductor 30C, second conductor pattern 34B, second through-hole conductor 30D, first conductor pattern 33C, first through-hole conductor 30E, second conductor pattern 34C, second A through-hole conductor 30F surrounds.

次に、上述した配線板10の製造方法について説明する。   Next, the manufacturing method of the wiring board 10 mentioned above is demonstrated.

まず、図4に示されるように、両面銅張積層板100を準備する。両面銅張積層板100は、基板20(コア基板)と、基板20の第1面F上に形成された銅箔101と、基板20の第2面S上に形成された銅箔102と、から構成される。   First, as shown in FIG. 4, a double-sided copper clad laminate 100 is prepared. The double-sided copper clad laminate 100 includes a substrate 20 (core substrate), a copper foil 101 formed on the first surface F of the substrate 20, a copper foil 102 formed on the second surface S of the substrate 20, Consists of

次に、図5に示されるように、銅箔101,102上にそれぞれ順次無電解めっき及び電解めっきを施す。これにより、基板20の第1面F上と第2面S上に、それぞれ導体層103,104が形成される。   Next, as shown in FIG. 5, electroless plating and electrolytic plating are sequentially performed on the copper foils 101 and 102, respectively. Thereby, the conductor layers 103 and 104 are formed on the first surface F and the second surface S of the substrate 20, respectively.

続いて、図6に示されるように、導体層103,104上にそれぞれエッチングレジスト105,106を形成する。   Subsequently, as shown in FIG. 6, etching resists 105 and 106 are formed on the conductor layers 103 and 104, respectively.

次に、図7に示されるように、エッチングレジスト105,106から露出されている電解めっき膜、無電解めっき膜及び銅箔を除去する。これにより導体パターン103A,103B,103C,104A,104B,104Cが形成される。   Next, as shown in FIG. 7, the electrolytic plating film, the electroless plating film and the copper foil exposed from the etching resists 105 and 106 are removed. As a result, conductor patterns 103A, 103B, 103C, 104A, 104B, and 104C are formed.

次に、図8に示されるように、例えばルータ等を用いて、基材20に開口部20c、キャビティ20dを形成する。本実施形態においては、開口部20cが基材20を貫通するように形成したが、開口部20cは基材20を貫通しない有底状に形成してもよい。   Next, as illustrated in FIG. 8, the opening 20 c and the cavity 20 d are formed in the base material 20 using, for example, a router. In the present embodiment, the opening 20c is formed so as to penetrate the substrate 20, but the opening 20c may be formed in a bottomed shape that does not penetrate the substrate 20.

次に、図9に示されるように、基材20の第2面S側に粘着シート200を貼り付ける。そして、基材20の第1面F側から、開口部20c内に磁性体40を充填する。なお、磁性体40の充填方法としては、例えばスクリーン印刷が挙げられるが、これに限定されるものではない。キャビティ20dの内部にはキャパシタ50を収容する。   Next, as shown in FIG. 9, an adhesive sheet 200 is attached to the second surface S side of the base material 20. Then, the magnetic body 40 is filled into the opening 20c from the first surface F side of the substrate 20. In addition, as a filling method of the magnetic body 40, for example, screen printing may be mentioned, but the method is not limited thereto. A capacitor 50 is accommodated in the cavity 20d.

次に、図10に示されるように、基材20の第1面F側に第1絶縁層21を形成する。そして、図11に示されるように、基材20の第2面S側に貼り付けられた粘着シート200を剥離し、第2面S側に第1絶縁層22を形成する。この状態のときに、キャビティ20dには第1絶縁層21,22の一部が充填される。   Next, as shown in FIG. 10, the first insulating layer 21 is formed on the first surface F side of the substrate 20. And as FIG. 11 shows, the adhesive sheet 200 affixed on the 2nd surface S side of the base material 20 is peeled, and the 1st insulating layer 22 is formed in the 2nd surface S side. In this state, the cavity 20d is filled with part of the first insulating layers 21 and 22.

次に、図12に示されるように、基材20及び第1絶縁層21,22に、例えばCOレーザを用いて、3つの第1貫通孔20a及び3つの第2貫通孔20bを形成する。このとき、第1絶縁層21側及び第1絶縁層22側から、それぞれレーザ光を照射する。なお、第1絶縁層21側からのみレーザ光を照射してもよい。このとき、図13に示されるように、第1貫通孔20a及び第2貫通孔20bは、磁性体40を挟んで互いに対向する箇所に設けられている。この図13におけるA−A断面図が図12に相当する。 Next, as shown in FIG. 12, three first through holes 20 a and three second through holes 20 b are formed in the base material 20 and the first insulating layers 21 and 22 using, for example, a CO 2 laser. . At this time, laser light is irradiated from the first insulating layer 21 side and the first insulating layer 22 side, respectively. In addition, you may irradiate a laser beam only from the 1st insulating layer 21 side. At this time, as shown in FIG. 13, the first through hole 20 a and the second through hole 20 b are provided at locations facing each other across the magnetic body 40. AA sectional view in FIG. 13 corresponds to FIG.

次いで、第1絶縁層21にレーザ光を照射し、導体パターン103Aの一部及びキャパシタ50の電極50A,50Bの一部を露出するビアホール21aを形成する(図12参照)。その後、ビアホール21aの内部に残留するスミアを除去するためのデスミア処理を行う。   Next, the first insulating layer 21 is irradiated with laser light to form a via hole 21a that exposes part of the conductor pattern 103A and part of the electrodes 50A and 50B of the capacitor 50 (see FIG. 12). Thereafter, a desmear process for removing smear remaining in the via hole 21a is performed.

次に、例えば、パラジウム(Pd)を主成分とする触媒を、第1絶縁層21,22の表面、第1貫通孔20a及び第2貫通孔20bの内壁、及びビアホール21aの内壁に付与する。その後、基材20及び第1絶縁層21,22に、無電解銅めっきを施す。これにより、第1絶縁層21,22の表面、第1貫通孔20a及び第2貫通孔20bの内壁、及びビアホール22aの内壁に、シード層としての無電解めっき膜が形成される。   Next, for example, a catalyst mainly composed of palladium (Pd) is applied to the surfaces of the first insulating layers 21 and 22, the inner walls of the first through holes 20a and the second through holes 20b, and the inner walls of the via holes 21a. Thereafter, electroless copper plating is applied to the substrate 20 and the first insulating layers 21 and 22. Thereby, an electroless plating film as a seed layer is formed on the surfaces of the first insulating layers 21 and 22, the inner walls of the first through holes 20a and the second through holes 20b, and the inner walls of the via holes 22a.

次に、無電解めっき膜が形成された基材20及び第1絶縁層21,22に、電解銅めっきを施す。これにより、図14に示されるように、第1絶縁層21,22の表面にめっき膜33,34が形成され、第1貫通孔20aの内部に第1スルーホール導体30A,30C,30Eが形成され、第2貫通孔20bの内部に第2スルーホール導体30B,30D,30Fが形成される。また、ビアホール21aの内部にビア導体31が形成される。   Next, electrolytic copper plating is performed on the base material 20 and the first insulating layers 21 and 22 on which the electroless plating film is formed. Thereby, as shown in FIG. 14, the plating films 33 and 34 are formed on the surfaces of the first insulating layers 21 and 22, and the first through-hole conductors 30A, 30C and 30E are formed inside the first through hole 20a. Then, second through-hole conductors 30B, 30D, and 30F are formed in the second through hole 20b. A via conductor 31 is formed inside the via hole 21a.

次に、テンティング法などを実施して、めっき膜33,34をパターニングする。これにより、図15に示されるように、めっき膜33からなる第1導体パターン33A,33B,33C,33D,33E、及びめっき膜34からなる第2導体パターン34A,34B,34C,34D,34Eが形成される。   Next, a tenting method or the like is performed to pattern the plating films 33 and 34. As a result, as shown in FIG. 15, the first conductor patterns 33A, 33B, 33C, 33D, 33E made of the plating film 33 and the second conductor patterns 34A, 34B, 34C, 34D, 34E made of the plating film 34 are formed. It is formed.

次に、図16に示されるように、第1絶縁層21の上面に、熱硬化性樹脂からなるフィルム223を配置する。そして、フィルム223にラミネート処理を行い、第1絶縁層21にフィルム223を圧着する。これにより、図17に示されるように、第1絶縁層21の上面に第2絶縁層23が形成される。   Next, as shown in FIG. 16, a film 223 made of a thermosetting resin is disposed on the upper surface of the first insulating layer 21. Then, the film 223 is laminated, and the film 223 is pressure-bonded to the first insulating layer 21. Thereby, as shown in FIG. 17, the second insulating layer 23 is formed on the upper surface of the first insulating layer 21.

次に、図17に示されるように、第1絶縁層22の下面に、熱硬化性樹脂からなるフィルム224を配置する。そして、フィルム224にラミネート処理を行い、第1絶縁層22にフィルム224を圧着する。これにより、図18に示されるように、第1絶縁層22の下面に、第2絶縁層24が形成される。   Next, as shown in FIG. 17, a film 224 made of a thermosetting resin is disposed on the lower surface of the first insulating layer 22. Then, the film 224 is laminated, and the film 224 is pressure-bonded to the first insulating layer 22. Thereby, as shown in FIG. 18, the second insulating layer 24 is formed on the lower surface of the first insulating layer 22.

次に、第2絶縁層23,24にレーザ光を照射して、図18に示されるように、ビアホール23a,24aを形成する。そして、ビアホール23a,24aの内部に残留するスミアを除去するためのデスミア処理を行う。   Next, the second insulating layers 23 and 24 are irradiated with a laser beam to form via holes 23a and 24a as shown in FIG. Then, desmear processing for removing smear remaining in the via holes 23a and 24a is performed.

次に、第2絶縁層23,24を、Pd等を主成分とする触媒に浸漬する。これにより、第2絶縁層23,24の表面に触媒が付着する。続いて、第2絶縁層23,24を、無電解銅めっき液に浸漬する。これにより、図19に示されるように、第2絶縁層23の表面、及びビアホール23aの内壁に、無電解めっき膜205が形成される。また、第2絶縁層24の表面、及びビアホール24aの内壁に、無電解めっき膜206が形成される。   Next, the second insulating layers 23 and 24 are immersed in a catalyst containing Pd or the like as a main component. Thereby, the catalyst adheres to the surfaces of the second insulating layers 23 and 24. Subsequently, the second insulating layers 23 and 24 are immersed in an electroless copper plating solution. Thereby, as shown in FIG. 19, an electroless plating film 205 is formed on the surface of the second insulating layer 23 and the inner wall of the via hole 23a. An electroless plating film 206 is formed on the surface of the second insulating layer 24 and the inner wall of the via hole 24a.

次に、図20を参照するとわかるように、無電解めっき膜205,206の表面それぞれに、感光性ドライフィルムをラミネートする。そして、感光性ドライフィルムに、それぞれ所定のパターンが形成されたマスクフィルムを密着させた後に、感光性ドライフィルムを紫外線で露光する。続いて、感光性ドライフィルムに対して、アルカリ水溶液を用いた現像を行う。これにより、感光性ドライフィルムに、第1導体パターン33A及び第2導体パターン34D,34Eが形成される部分が露出する開口301a,302aが設けられ、めっきレジスト301,302が形成される。   Next, as can be seen with reference to FIG. 20, a photosensitive dry film is laminated on each of the surfaces of the electroless plating films 205 and 206. And after making the mask film in which the respectively predetermined pattern was closely_contact | adhered to the photosensitive dry film, the photosensitive dry film is exposed with an ultraviolet-ray. Subsequently, development using an alkaline aqueous solution is performed on the photosensitive dry film. As a result, openings 301a and 302a are formed in the photosensitive dry film to expose portions where the first conductor patterns 33A and the second conductor patterns 34D and 34E are formed, and plating resists 301 and 302 are formed.

次に、めっきレジスト301,302を水洗いし、乾燥させる。そして、めっきレジスト301,302の開口301a,302aから露出する無電解めっき膜205,206上に電解銅めっきを施す。これにより、図21に示されるように、めっきレジスト301,302それぞれから露出しためっき膜207,208が形成される。   Next, the plating resists 301 and 302 are washed with water and dried. Then, electrolytic copper plating is performed on the electroless plating films 205 and 206 exposed from the openings 301a and 302a of the plating resists 301 and 302. Thus, as shown in FIG. 21, plating films 207 and 208 exposed from the plating resists 301 and 302 are formed.

次に、めっきレジスト301,302を除去する。そして、めっきレジスト301,302に覆われていた無電解めっき膜205,206を、エッチングすることにより除去する。これにより、図22に示されるように、第2絶縁層23の表面に第3導体パターン35が形成され、ビアホール23aにビア導体33が形成される。また、第2絶縁層24の表面に第4導体パターン36が形成され、ビアホール24aにビア導体34が形成される。   Next, the plating resists 301 and 302 are removed. Then, the electroless plating films 205 and 206 covered with the plating resists 301 and 302 are removed by etching. As a result, as shown in FIG. 22, a third conductor pattern 35 is formed on the surface of the second insulating layer 23, and a via conductor 33 is formed in the via hole 23a. A fourth conductor pattern 36 is formed on the surface of the second insulating layer 24, and a via conductor 34 is formed in the via hole 24a.

次に、図23に示されるように、第3導体パターン35を覆うように、第2絶縁層23上にソルダーレジスト層25を形成する。また、第4導体パターン36を覆うように、第2絶縁層24上にソルダーレジスト層26を形成する。   Next, as shown in FIG. 23, a solder resist layer 25 is formed on the second insulating layer 23 so as to cover the third conductor pattern 35. Further, a solder resist layer 26 is formed on the second insulating layer 24 so as to cover the fourth conductor pattern 36.

次に、図24に示されるように、ソルダーレジスト層25に開口25aを形成し、第3導体パターン35の少なくとも一部を露出させる。また、ソルダーレジスト層26に開口26aを形成し、第4導体パターン36の少なくとも一部を露出させる。   Next, as shown in FIG. 24, an opening 25 a is formed in the solder resist layer 25 to expose at least a part of the third conductor pattern 35. Further, an opening 26 a is formed in the solder resist layer 26 to expose at least a part of the fourth conductor pattern 36.

次に、開口25aから露出する第3導体パターン35の表面と、開口26aから露出する第4導体パターン36の表面に、無電解Ni/Pd/Auめっき処理を施す。これにより、図25に示されるように、ソルダーレジスト層25の開口25aから露出する第3導体パターン35の表面に、半田接続層51が形成される。また、ソルダーレジスト層26の開口26aから露出する第4導体パターン36の表面に、半田接続層52が形成される。   Next, an electroless Ni / Pd / Au plating process is performed on the surface of the third conductor pattern 35 exposed from the opening 25a and the surface of the fourth conductor pattern 36 exposed from the opening 26a. As a result, as shown in FIG. 25, the solder connection layer 51 is formed on the surface of the third conductor pattern 35 exposed from the opening 25a of the solder resist layer 25. A solder connection layer 52 is formed on the surface of the fourth conductor pattern 36 exposed from the opening 26a of the solder resist layer 26.

最後に、図26に示されるように、半導体素子を実装するための半田バンプ53を半田接続層51上に、半田バンプ54を半田接続層52上に形成する。これにより、図1に示される配線板10が完成する。   Finally, as shown in FIG. 26, a solder bump 53 for mounting a semiconductor element is formed on the solder connection layer 51, and a solder bump 54 is formed on the solder connection layer 52. Thereby, the wiring board 10 shown in FIG. 1 is completed.

以上説明したように、本実施形態では、基材20を貫通する第1スルーホール導体30A,30C,30E及び第2スルーホール導体30B,30D,30Fが、第1導体パターン33B,33C又は第2導体パターン34A,34B,34Cによって接続されることで、配線板10にインダクタが形成される。したがって、配線板10の層構造にかかわらず、インダクタンスを大きくすることができ、適切なインダクタンスが得られる。   As described above, in the present embodiment, the first through-hole conductors 30A, 30C, 30E and the second through-hole conductors 30B, 30D, 30F penetrating the base material 20 are the first conductor patterns 33B, 33C or the second. An inductor is formed on the wiring board 10 by being connected by the conductor patterns 34A, 34B, and 34C. Therefore, the inductance can be increased regardless of the layer structure of the wiring board 10, and an appropriate inductance can be obtained.

本実施形態では、基材20に形成された開口部20cに収容された磁性体40を囲むように配置された第1スルーホール導体30A,30C,30E及び第2スルーホール導体30B,30D,30F、第1導体パターン33B,33C、第2導体パターン34A,34B,34Cによってインダクタが形成される。このため、配線板10に形成されるインダクタの小型化を図ることができる。   In the present embodiment, the first through-hole conductors 30A, 30C, and 30E and the second through-hole conductors 30B, 30D, and 30F are disposed so as to surround the magnetic body 40 accommodated in the opening 20c formed in the base member 20. The first conductor patterns 33B, 33C and the second conductor patterns 34A, 34B, 34C form an inductor. For this reason, the inductor formed on the wiring board 10 can be downsized.

以上から、本実施形態に係る配線板10は、配線板10に駆動電圧が低く消費電力が小さな低電圧型のマイクロプロセッサが実装されたとしても、インダクタ及びキャパシタ50を含んで構成される回路を介して、マイクロプロセッサに安定して電源の供給を行うことが可能となる。   From the above, the wiring board 10 according to the present embodiment is a circuit including the inductor and the capacitor 50 even if the low voltage type microprocessor with low driving voltage and low power consumption is mounted on the wiring board 10. Accordingly, it is possible to stably supply power to the microprocessor.

以上、本発明の実施形態について説明したが、本発明は上記実施形態によって限定されるものではない。   As mentioned above, although embodiment of this invention was described, this invention is not limited by the said embodiment.

例えば、上記実施形態では、磁性体40を囲むように配置された第1スルーホール導体30A,30C,30E及び第2スルーホール導体30B,30D,30F、第1導体パターン33B,33C、及び第2導体パターン34A,34B,34Cによってインダクタが形成されている。これに限らず、例えば図27に示されるように、第1スルーホール導体30A,30C,30E及び第2スルーホール導体30B,30D,30Fが、磁性体40を貫通した状態で設けられていてもよい。   For example, in the above-described embodiment, the first through-hole conductors 30A, 30C, 30E and the second through-hole conductors 30B, 30D, 30F, the first conductor patterns 33B, 33C, and the second that are disposed so as to surround the magnetic body 40. An inductor is formed by the conductor patterns 34A, 34B, and 34C. For example, as shown in FIG. 27, the first through-hole conductors 30A, 30C, and 30E and the second through-hole conductors 30B, 30D, and 30F may be provided in a state of penetrating the magnetic body 40. Good.

また、第1スルーホール導体30A,30C,30E及び第2スルーホール導体30B,30D,30F、第1導体パターン33B,33C、第2導体パターン34A,34B,34Cによって形成されるインダクタを、マイクロプロセッサの直下に設けてもよい。この場合、インダクタと半導体素子との距離が短縮され、マイクロプロセッサに電源をより安定に供給することが可能になる。   Further, an inductor formed by the first through-hole conductors 30A, 30C, and 30E, the second through-hole conductors 30B, 30D, and 30F, the first conductor patterns 33B and 33C, and the second conductor patterns 34A, 34B, and 34C is used as a microprocessor. It may be provided immediately below. In this case, the distance between the inductor and the semiconductor element is shortened, and the power can be supplied to the microprocessor more stably.

上記実施形態では、基材20の上面に、第1導体パターン33A,33B,33C,33D,33E、第3導体パターン35、及び第1絶縁層21、第2絶縁層23からなるビルドアップ層が形成され、基材20の下面に、第2導体パターン34A,34B,34C,34D,34E、第4導体パターン36、及び第1絶縁層22、第2絶縁層24からなるビルドアップ層が形成される場合について説明した。これに限らず、基材20の表面には、3以上の導体パターン、及び3以上の絶縁層からなるビルドアップ層が形成されていてもよい。   In the above embodiment, the build-up layer made up of the first conductor patterns 33A, 33B, 33C, 33D, 33E, the third conductor pattern 35, the first insulating layer 21, and the second insulating layer 23 is formed on the upper surface of the base material 20. The second conductor patterns 34A, 34B, 34C, 34D, 34E, the fourth conductor pattern 36, and the build-up layer composed of the first insulating layer 22 and the second insulating layer 24 are formed on the lower surface of the base material 20. Explained the case. Not limited to this, the surface of the base material 20 may be formed with a build-up layer composed of three or more conductor patterns and three or more insulating layers.

上記実施形態では、基材20の内部にキャパシタ(チップキャパシタ)50を設けたが、このチップキャパシタ50の代わりに又はチップキャパシタ50に加えて、ビルドアップ層11に薄膜キャパシタを設けてもよい。このように、Z軸方向において、半導体素子(図示せず)とインダクタとの間に薄膜キャパシタを設けることで、安定して電源の供給を行うことが可能となる。   In the above embodiment, the capacitor (chip capacitor) 50 is provided inside the base material 20, but a thin film capacitor may be provided in the buildup layer 11 instead of or in addition to the chip capacitor 50. As described above, by providing the thin film capacitor between the semiconductor element (not shown) and the inductor in the Z-axis direction, it is possible to supply power stably.

上記実施形態では、第1絶縁層21上の導体パターン33A,33B,33Cと第1絶縁層22上の導体パターン34A,34B,34Cとがスルーホール導体30A,30B,30C,30D,30E,30Fで接続されていたが、基材20上の導体パターン103と基材20上の導体パターン104とをスルーホール導体で接続する構成であってもよい。   In the above embodiment, the conductor patterns 33A, 33B, and 33C on the first insulating layer 21 and the conductor patterns 34A, 34B, and 34C on the first insulating layer 22 are the through-hole conductors 30A, 30B, 30C, 30D, 30E, and 30F. However, the conductor pattern 103 on the base material 20 and the conductor pattern 104 on the base material 20 may be connected by a through-hole conductor.

基材20、第1絶縁層21,22、第2絶縁層23,24、ソルダーレジスト層25,26の材料は、配線板10の使用目的等に応じて任意に選択することができる。例えば、第1絶縁層21,22、第2絶縁層23,24は、プリプレグの他、ガラス繊維等の補強材を含まない熱硬化性樹脂や、それらの混合物、さらにはRCF(Resin Coated copper Foil)から構成されていてもよい。   The materials of the substrate 20, the first insulating layers 21 and 22, the second insulating layers 23 and 24, and the solder resist layers 25 and 26 can be arbitrarily selected according to the purpose of use of the wiring board 10. For example, the first insulating layers 21 and 22 and the second insulating layers 23 and 24 include prepregs, thermosetting resins not containing a reinforcing material such as glass fiber, a mixture thereof, and RCF (Resin Coated copper foil). ).

無電解めっきの材料として、ニッケルや、チタン、クロム等を採用してもよい。無電解めっき以外に、PVD膜やCVD膜を用いることもできる。PVD膜やCVD膜の場合、触媒は不要である。   As a material for electroless plating, nickel, titanium, chromium, or the like may be employed. In addition to electroless plating, a PVD film or a CVD film can also be used. In the case of a PVD film or a CVD film, no catalyst is required.

同様に、電解めっき膜の材料として、ニッケルや、チタン、クロム等を採用してもよい。   Similarly, nickel, titanium, chromium, or the like may be employed as the material for the electrolytic plating film.

また、第1導体パターン33A,33B,33C,33D,33E及び第2導体パターン34A,34B,34C,34D,34E、第3導体パターン35、第4導体パターン36の形成方法、パターニング方法は限定されず、セミアディティブ法、サブトラクティブ法などを、配線板10の用途に応じて適宜選択することができる。   Further, the formation method and the patterning method of the first conductor patterns 33A, 33B, 33C, 33D, and 33E, the second conductor patterns 34A, 34B, 34C, 34D, and 34E, the third conductor pattern 35, and the fourth conductor pattern 36 are limited. Instead, a semi-additive method, a subtractive method, or the like can be appropriately selected according to the use of the wiring board 10.

配線板10の構成、及びその構成要素の種類、性能、寸法、材質、形状、層数、又は配置等は、本発明の趣旨を逸脱しない範囲において任意に変更することができる。   The configuration of the wiring board 10 and the type, performance, dimensions, material, shape, number of layers, or arrangement of the components can be arbitrarily changed without departing from the spirit of the present invention.

例えば配線板におけるスルーホール導体又は各ビア導体は、フィルド導体に限られず、例えばコンフォーマル導体であってもよい。   For example, the through-hole conductor or each via conductor in the wiring board is not limited to a filled conductor, and may be a conformal conductor, for example.

本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明を説明するためのものであり、本発明の範囲を限定するものではない。   Various embodiments and modifications can be made to the present invention without departing from the broad spirit and scope of the present invention. Further, the above-described embodiment is for explaining the present invention, and does not limit the scope of the present invention.

本発明に係る配線板は、例えば低電圧型のマイクロプロセッサを搭載する配線板として適している。本発明に係る配線板の製造方法は、低電圧型のマイクロプロセッサを搭載する配線板の製造に適している。   The wiring board according to the present invention is suitable as a wiring board on which, for example, a low voltage type microprocessor is mounted. The method for manufacturing a wiring board according to the present invention is suitable for manufacturing a wiring board on which a low voltage type microprocessor is mounted.

10 配線板
11,12 ビルドアップ層
20 基材
20a 第1貫通孔
20b 第2貫通孔
20c 開口部
20d キャビティ
21,22 第1絶縁層
21a,23a,24a ビアホール
23,24 第2絶縁層
25,26 ソルダーレジスト層
25a,26a 開口
30A,30C,30E 第1スルーホール導体
30B,30D,30F 第2スルーホール導体
31,43,44 ビア導体
33A,33B,33C,33D,33E 第1導体パターン
34A,34B,34C,34D,34E 第2導体パターン
35 第3導体パターン
36 第4導体パターン
40 磁性体
50 キャパシタ
51,52 半田接続層
53,54 半田
101,102 銅箔
103,104 導体層
103A,103B,103C,104A,104B,104C 導体パターン
105,106 エッチングレジスト
200 粘着シート
205,206 無電解めっき膜
207,208 めっき膜
223,224 フィルム
301,302 めっきレジスト
301a,302a 開口
F 第1面
L インダクタ
S 第2面
DESCRIPTION OF SYMBOLS 10 Wiring board 11,12 Build-up layer 20 Base material 20a 1st through-hole 20b 2nd through-hole 20c Opening part 20d Cavity 21,22 1st insulating layer 21a, 23a, 24a Via hole 23,24 2nd insulating layer 25,26 Solder resist layer 25a, 26a Openings 30A, 30C, 30E First through-hole conductors 30B, 30D, 30F Second through-hole conductors 31, 43, 44 Via conductors 33A, 33B, 33C, 33D, 33E First conductor patterns 34A, 34B , 34C, 34D, 34E Second conductor pattern 35 Third conductor pattern 36 Fourth conductor pattern 40 Magnetic body 50 Capacitor 51, 52 Solder connection layer 53, 54 Solder 101, 102 Copper foil 103, 104 Conductor layer 103A, 103B, 103C 104A, 104B, 104C Pattern 105, 106 etching resist 200 adhesive sheet 205 electroless plated film 207 and 208 plated film 223 film 301 plating resist 301a, 302a opening F first surface L inductor S second surface

Claims (12)

第1面と該第1面とは反対側の第2面とを有し、第1貫通孔、第2貫通孔及び開口部が設けられている基材と、
前記基材の第1面上に設けられている第1導体パターンと、
前記基材の第2面上に設けられている第2導体パターンと、
前記第1貫通孔の内部に設けられ、前記第1導体パターンと前記第2導体パターンとを接続する第1スルーホール導体と、
前記第2貫通孔の内部に設けられ、前記第1導体パターンと前記第2導体パターンとを接続する第2スルーホール導体と、
前記開口部の内部に設けられている磁性体と、
を備える配線板であって、
前記第1スルーホール導体と前記第2スルーホール導体とは、前記第1導体パターン及び前記第2導体パターンにより接続されており、
前記第1スルーホール導体及び前記第2スルーホール導体は、前記磁性体を挟んで互いに対向する箇所に設けられている配線板。
A base material having a first surface and a second surface opposite to the first surface, wherein the first through hole, the second through hole, and the opening are provided;
A first conductor pattern provided on the first surface of the substrate;
A second conductor pattern provided on the second surface of the substrate;
A first through-hole conductor provided in the first through hole and connecting the first conductor pattern and the second conductor pattern;
A second through-hole conductor provided inside the second through hole and connecting the first conductor pattern and the second conductor pattern;
A magnetic body provided inside the opening;
A wiring board comprising:
The first through-hole conductor and the second through-hole conductor are connected by the first conductor pattern and the second conductor pattern,
The first through-hole conductor and the second through-hole conductor are wiring boards provided at locations facing each other across the magnetic body.
前記基材の第1面上には第1絶縁層が形成され、前記基材の第2面上には第2絶縁層が形成され、前記第1貫通孔及び前記第2貫通孔は、前記第1絶縁層と前記基材と前記第2絶縁層とを貫通する請求項1に記載の配線板。   A first insulating layer is formed on the first surface of the base material, a second insulating layer is formed on the second surface of the base material, and the first through hole and the second through hole are The wiring board of Claim 1 which penetrates a 1st insulating layer, the said base material, and a said 2nd insulating layer. 前記基材の内部又は前記第1絶縁層上にはキャパシタが設けられ、該キャパシタの電極は前記第1スルーホール導体及び前記第2スルーホール導体と電気的に接続されている請求項2に記載の配線板。   The capacitor is provided inside the base material or on the first insulating layer, and an electrode of the capacitor is electrically connected to the first through-hole conductor and the second through-hole conductor. Wiring board. 前記第1スルーホール導体と前記第2スルーホール導体とを接続する前記第1導体パターン及び前記第2導体パターンは、直線状に延びている請求項1乃至3の何れか1項に記載の配線板。   4. The wiring according to claim 1, wherein the first conductor pattern and the second conductor pattern that connect the first through-hole conductor and the second through-hole conductor extend linearly. 5. Board. 前記第1貫通孔の内部及び前記第2貫通孔の内部には、めっきが充填されている請求項1乃至4の何れか1項に記載の配線板。   The wiring board according to any one of claims 1 to 4, wherein the inside of the first through hole and the inside of the second through hole are filled with plating. 前記第1スルーホール導体及び前記第2スルーホール導体はインダクタを構成する請求項1乃至5の何れか1項に記載の配線板。   The wiring board according to claim 1, wherein the first through-hole conductor and the second through-hole conductor constitute an inductor. 前記磁性体の厚みは、前記基材の厚みとほぼ同一である請求項1乃至6の何れか1項に記載の配線板。   The wiring board according to any one of claims 1 to 6, wherein a thickness of the magnetic body is substantially the same as a thickness of the base material. 前記磁性体は、樹脂に磁性粒子を分散させてなる請求項1乃至7の何れか1項に記載の配線板。   The wiring board according to claim 1, wherein the magnetic body is formed by dispersing magnetic particles in a resin. 前記磁性粒子の平均粒径は、20μm〜35μmである請求項8に記載の配線板。   The wiring board according to claim 8, wherein an average particle diameter of the magnetic particles is 20 μm to 35 μm. 前記第1貫通孔及び前記第2貫通孔は、レーザによって形成されている請求項1乃至9の何れか1項に記載の配線板。   The wiring board according to claim 1, wherein the first through hole and the second through hole are formed by a laser. 前記基材の厚みは200μm以下である請求項1乃至10の何れか1項に記載の配線板。   The wiring board according to claim 1, wherein the base material has a thickness of 200 μm or less. 第1面と該第1面とは反対側の第2面とを有する基材を用意することと、
前記基材の前記第1面側又は前記第2面側に前記基材を貫通する又は前記基材を貫通しない開口部を形成することと、
前記開口部を挟んで互いに対向する箇所に第1貫通孔及び第2貫通孔を形成することと、
前記第1貫通孔の内部に第1スルーホール導体を形成することと、
前記第2貫通孔の内部に第2スルーホール導体を形成することと、
前記開口部の内部に磁性体を設けることと、
前記基材の前記第1面上又は前記第2面上に、前記第1スルーホール導体と前記第2スルーホール導体とを接続する第1導体パターン又は第2導体パターンを形成することと、
を含む、配線板の製造方法。
Providing a substrate having a first surface and a second surface opposite to the first surface;
Forming an opening penetrating the base material or not penetrating the base material on the first surface side or the second surface side of the base material;
Forming a first through hole and a second through hole at locations facing each other across the opening;
Forming a first through-hole conductor in the first through hole;
Forming a second through-hole conductor inside the second through hole;
Providing a magnetic body inside the opening;
Forming a first conductor pattern or a second conductor pattern connecting the first through-hole conductor and the second through-hole conductor on the first surface or the second surface of the substrate;
A method for manufacturing a wiring board, comprising:
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