JP2012248582A - Semiconductor device and semiconductor device manufacturing method - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which includes a semiconductor element using a wiring in a wiring layer as a gate electrode and having a gate insulation film on the same layer as a diffusion prevention film, and lowers on-resistance of the semiconductor element without hindering functions of the diffusion prevention film.SOLUTION: A semiconductor device comprises: a first wiring layer 150 including an insulation layer on which a first wiring 154 and a gate electrode 210 are buried on a surface layer; a diffusion prevention film 160 formed between the first wiring layer 150 and a second wiring layer 170; and a gate insulation film 230 formed by forming a recess on a top face of the diffusion prevention film 160 in a region overlapping the gate electrode 210 and a region around the overlapping region to make the recess portion thin.

Description

本発明は、多層配線層中に半導体素子を有する半導体装置及び半導体装置の製造方法に関する。   The present invention relates to a semiconductor device having a semiconductor element in a multilayer wiring layer and a method for manufacturing the semiconductor device.

トランジスタの一つに、化合物半導体の薄膜を用いたものがある。例えば特許文献１，２には、基板上に化合物半導体の薄膜を形成し、この薄膜を用いてトランジスタを形成することが記載されている。   One transistor uses a thin film of a compound semiconductor. For example, Patent Documents 1 and 2 describe that a thin film of a compound semiconductor is formed on a substrate and a transistor is formed using the thin film.

また特許文献３には、配線層中に半導体膜を形成し、この半導体膜及び配線層の配線を用いてトランジスタを形成することが記載されている。このトランジスタでは、半導体膜の下に位置する配線をゲート電極として使用し、かつ、配線層間の拡散防止膜をゲート絶縁膜として使用している。   Further, Patent Document 3 describes that a semiconductor film is formed in a wiring layer, and a transistor is formed using the semiconductor film and the wiring of the wiring layer. In this transistor, a wiring located under the semiconductor film is used as a gate electrode, and a diffusion prevention film between the wiring layers is used as a gate insulating film.

特開２００７−９６０５５号公報JP 2007-96055 A 特開２００７−１２３８６１号公報JP 2007-123861 A 特開２０１０−１４１２３０号公報JP 2010-141230 A

トランジスタなどの半導体素子に求められる特性に、オン抵抗を低くすることがある。本発明者は、特許文献３に記載の技術では以下の問題があることを見出した。拡散防止膜には、拡散防止機能を維持するために、一定の厚さが必要になる。このため、単純に拡散防止膜をゲート絶縁膜として使用するのみでは、ゲート絶縁膜の厚さが一定以上になる。この場合、半導体装置のオン抵抗の低減には限界が出てきてしまう。   A characteristic required for a semiconductor element such as a transistor may be a low on-resistance. The inventor has found that the technique described in Patent Document 3 has the following problems. The diffusion prevention film needs a certain thickness in order to maintain the diffusion prevention function. For this reason, the thickness of the gate insulating film becomes a certain level or more simply by using the diffusion prevention film as the gate insulating film. In this case, there is a limit in reducing the on-resistance of the semiconductor device.

本発明によれば、第１配線層と、前記第１配線層上に位置する第２配線層とを含む多層配線層と、
前記第１配線層に埋め込まれた第１配線と、
前記第１配線層に埋め込まれたゲート電極と、
前記第１配線層と前記第２配線層の間に形成され、前記ゲート電極上に位置するゲート絶縁膜と、
前記第１配線層と前記第２配線層の間に形成され、前記第１配線上に位置する拡散防止膜と、
前記第１配線層と前記第２配線層の間に形成され、前記ゲート絶縁膜上に位置する半導体層と、
前記第２配線層に埋め込まれ、前記半導体層に接続するビアと、
を備え、
前記ゲート絶縁膜は、前記拡散防止膜よりも薄い半導体装置が提供される。 According to the present invention, a multilayer wiring layer including a first wiring layer and a second wiring layer located on the first wiring layer;
A first wiring embedded in the first wiring layer;
A gate electrode embedded in the first wiring layer;
A gate insulating film formed between the first wiring layer and the second wiring layer and positioned on the gate electrode;
A diffusion prevention film formed between the first wiring layer and the second wiring layer and positioned on the first wiring;
A semiconductor layer formed between the first wiring layer and the second wiring layer and located on the gate insulating film;
Vias embedded in the second wiring layer and connected to the semiconductor layer;
With
A semiconductor device in which the gate insulating film is thinner than the diffusion preventing film is provided.

この発明によれば、ゲート絶縁膜は、拡散防止膜と同一層に形成されているが、拡散防止膜よりも薄い。従って、拡散防止膜の機能を損なうことなく、半導体素子のオン抵抗を低くすることができる。   According to the present invention, the gate insulating film is formed in the same layer as the diffusion preventing film, but is thinner than the diffusion preventing film. Therefore, the on-resistance of the semiconductor element can be lowered without impairing the function of the diffusion preventing film.

本発明によれば、第１配線層と、前記第１配線層上に位置する第２配線層とを含む多層配線層と、
前記第１配線層に埋め込まれた第１配線と、
前記第１配線層に埋め込まれたゲート電極と、
前記第１配線層と前記第２配線層の間に形成され、前記ゲート電極上に位置するゲート絶縁膜と、
前記第１配線層と前記第２配線層の間に形成され、前記第１配線上に位置する拡散防止膜と、
前記第１配線層と前記第２配線層の間に形成され、前記ゲート絶縁膜上に位置する半導体層と、
前記第２配線層に埋め込まれ、前記半導体装置に接続するビアと、
を備え、
前記ゲート絶縁膜は、前記拡散防止膜とは異なる材料により形成されている絶縁材料層を有している半導体装置が提供される。 According to the present invention, a multilayer wiring layer including a first wiring layer and a second wiring layer located on the first wiring layer;
A first wiring embedded in the first wiring layer;
A gate electrode embedded in the first wiring layer;
A gate insulating film formed between the first wiring layer and the second wiring layer and positioned on the gate electrode;
A diffusion prevention film formed between the first wiring layer and the second wiring layer and positioned on the first wiring;
A semiconductor layer formed between the first wiring layer and the second wiring layer and located on the gate insulating film;
Vias embedded in the second wiring layer and connected to the semiconductor device;
With
The gate insulating film is provided with a semiconductor device having an insulating material layer formed of a material different from that of the diffusion preventing film.

この発明によれば、ゲート絶縁膜は、拡散防止膜と同一層に形成されているが、拡散防止膜とは異なる材料により形成されている。従って、拡散防止膜の機能を損なうことなく、半導体素子のオン抵抗を低くすることができる。   According to the present invention, the gate insulating film is formed in the same layer as the diffusion preventing film, but is formed of a material different from that of the diffusion preventing film. Therefore, the on-resistance of the semiconductor element can be lowered without impairing the function of the diffusion preventing film.

本発明によれば、第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜に、第１配線、及びゲート電極を埋め込む工程と、
前記第１層間絶縁膜上、前記第１配線上、及び前記ゲート電極上に、拡散防止膜を形成する工程と、
前記ゲート電極上に位置する拡散防止膜を薄くする工程と、
前記ゲート絶縁膜上の前記拡散防止膜上に、半導体膜を形成する工程と、
前記拡散防止膜上及び前記半導体膜上に、第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜に、前記半導体膜に接続するビアを形成する工程と、
を備える半導体装置の製造方法が提供される。 According to the present invention, a step of forming a first interlayer insulating film;
Burying a first wiring and a gate electrode in the first interlayer insulating film;
Forming a diffusion barrier film on the first interlayer insulating film, on the first wiring, and on the gate electrode;
Thinning the diffusion barrier layer located on the gate electrode;
Forming a semiconductor film on the diffusion barrier film on the gate insulating film;
Forming a second interlayer insulating film on the diffusion barrier film and the semiconductor film;
Forming a via connected to the semiconductor film in the second interlayer insulating film;
A method for manufacturing a semiconductor device is provided.

本発明によれば、第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜に、第１配線、及びゲート電極を埋め込む工程と、
前記第１層間絶縁膜上、前記第１配線上、及び前記ゲート電極上に、拡散防止膜を形成する工程と、
前記ゲート電極上に位置する拡散防止膜を除去する工程と、
前記ゲート絶縁膜上に、前記拡散防止膜とは異なる絶縁材料により形成されている絶縁材料層を形成する工程と、
前記絶縁材料層上に半導体膜を形成する工程と、
前記拡散防止膜上及び前記半導体膜上に、第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜に、前記半導体膜に接続するビアを形成する工程と、
を備える半導体装置の製造方法が提供される。 According to the present invention, a step of forming a first interlayer insulating film;
Burying a first wiring and a gate electrode in the first interlayer insulating film;
Forming a diffusion barrier film on the first interlayer insulating film, on the first wiring, and on the gate electrode;
Removing the diffusion barrier layer located on the gate electrode;
Forming an insulating material layer formed of an insulating material different from the diffusion preventing film on the gate insulating film;
Forming a semiconductor film on the insulating material layer;
Forming a second interlayer insulating film on the diffusion barrier film and the semiconductor film;
Forming a via connected to the semiconductor film in the second interlayer insulating film;
A method for manufacturing a semiconductor device is provided.

本発明によれば、配線層中の配線をゲート電極として使用し、かつ拡散防止膜と同一層にゲート絶縁膜を有している半導体素子を有する半導体装置において、拡散防止膜の機能を損なうことなく、半導体素子のオン抵抗を低くすることができる。   According to the present invention, in a semiconductor device having a semiconductor element that uses a wiring in a wiring layer as a gate electrode and has a gate insulating film in the same layer as the diffusion preventing film, the function of the diffusion preventing film is impaired. In addition, the on-resistance of the semiconductor element can be reduced.

第１の実施形態に係る半導体装置の構成を示す断面図である。1 is a cross-sectional view illustrating a configuration of a semiconductor device according to a first embodiment. 図１に示したトランジスタ２００の平面図である。FIG. 2 is a plan view of a transistor 200 illustrated in FIG. 1. 図１に示した半導体装置の製造方法を示す断面図である。FIG. 3 is a cross-sectional view showing a method for manufacturing the semiconductor device shown in FIG. 1. 図１に示した半導体装置の製造方法を示す断面図である。FIG. 3 is a cross-sectional view showing a method for manufacturing the semiconductor device shown in FIG. 1. 第２の実施形態に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on 2nd Embodiment. 図５に示した半導体装置の製造方法を示す断面図である。FIG. 6 is a cross-sectional view showing a method for manufacturing the semiconductor device shown in FIG. 5. 図５に示した半導体装置の製造方法を示す断面図である。FIG. 6 is a cross-sectional view showing a method for manufacturing the semiconductor device shown in FIG. 5. 第３の実施形態に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on 3rd Embodiment. 図８に示した半導体装置の製造方法を示す断面図である。FIG. 9 is a cross-sectional view showing a method for manufacturing the semiconductor device shown in FIG. 8. 図８に示した半導体装置の製造方法を示す断面図である。FIG. 9 is a cross-sectional view showing a method for manufacturing the semiconductor device shown in FIG. 8. 第４の実施形態に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on 4th Embodiment. 図１１に示した半導体装置の製造方法を示す断面図である。FIG. 12 is a cross-sectional view showing a method for manufacturing the semiconductor device shown in FIG. 11. 図１１に示した半導体装置の製造方法を示す断面図である。FIG. 12 is a cross-sectional view showing a method for manufacturing the semiconductor device shown in FIG. 11. 第５の実施形態に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on 5th Embodiment. 図１４に示した半導体装置の製造方法を示す断面図である。FIG. 15 is a cross-sectional view showing a method for manufacturing the semiconductor device shown in FIG. 14. 第６の実施形態に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on 6th Embodiment. 図１６に示した半導体装置の製造方法を示す断面図である。FIG. 17 is a cross-sectional view showing a method for manufacturing the semiconductor device shown in FIG. 16. 第７の実施形態に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on 7th Embodiment. 図１８に示した半導体装置の平面図である。FIG. 19 is a plan view of the semiconductor device shown in FIG. 18. 第８の実施形態に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on 8th Embodiment. 第９の実施形態に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on 9th Embodiment. 第１０の実施形態に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on 10th Embodiment. 図２２に示した半導体装置の回路図である。FIG. 23 is a circuit diagram of the semiconductor device shown in FIG. 22. 図２２及び図２３に示した半導体装置の全体の構成を示す平面図である。FIG. 24 is a plan view showing an overall configuration of the semiconductor device shown in FIGS. 22 and 23. 図２２の変形例を示す図である。It is a figure which shows the modification of FIG.

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、第１配線層１５０、第２配線層１７０、第１配線１５４、ゲート電極２１０、ゲート絶縁膜２３０、拡散防止膜１６０、半導体膜２２０、及びビア１８４を備えている。第２配線層１７０は、第１配線層１５０上に位置している。第１配線層１５０及び第２配線層１７０は、多層配線層の少なくとも一部を構成している。この多層配線層は、シリコン基板などの半導体基板（本図では図示せず）上に形成されている。この半導体基板には、トランジスタなどの素子が形成されている。これら半導体基板及びトランジスタについては、別の実施形態を用いて後述する。 (First embodiment)
FIG. 1 is a cross-sectional view showing the configuration of the semiconductor device according to the first embodiment. The semiconductor device includes a first wiring layer 150, a second wiring layer 170, a first wiring 154, a gate electrode 210, a gate insulating film 230, a diffusion prevention film 160, a semiconductor film 220, and a via 184. The second wiring layer 170 is located on the first wiring layer 150. The first wiring layer 150 and the second wiring layer 170 constitute at least a part of the multilayer wiring layer. This multilayer wiring layer is formed on a semiconductor substrate (not shown in the figure) such as a silicon substrate. Elements such as transistors are formed on the semiconductor substrate. These semiconductor substrate and transistor will be described later using another embodiment.

第１配線層１５０を構成する絶縁膜、及び第２配線層１７０を構成する絶縁膜は、例えば酸化シリコン又は酸化シリコンより誘電率が低い（例えば比誘電率が２．７以下）低誘電率絶縁層である。低誘電率絶縁層は、例えばＳｉＯＣ膜、ＳｉＯＣＨ膜、もしくはＳｉＬＫ（登録商標）等の炭素含有膜、ＨＳＱ（ハイドロジェンシルセスキオキサン）膜、ＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）膜、ＭＳＱ（メチルシルセスキオキサン）膜、またはこれらの多孔質膜である。   The insulating film constituting the first wiring layer 150 and the insulating film constituting the second wiring layer 170 have a dielectric constant lower than that of, for example, silicon oxide or silicon oxide (for example, a relative dielectric constant of 2.7 or less). Is a layer. The low dielectric constant insulating layer is, for example, a SiOC film, a SiOCH film, or a carbon-containing film such as SiLK (registered trademark), an HSQ (hydrogensilsesquioxane) film, an MHSQ (methylated hydrogensilsesquioxane) film, An MSQ (methylsilsesquioxane) film or a porous film thereof.

第１配線層１５０は、拡散防止膜１４０上に形成されている。拡散防止膜１４０は、拡散防止膜１６０と同様の材料（詳細は後述）により形成されている。第１配線層１５０を構成する絶縁層の表層には、第１配線１５４及びゲート電極２１０が埋め込まれている。本実施形態において、第１配線１５４及びゲート電極２１０は同一工程で形成されている。このため、第１配線１５４及びゲート電極２１０は、同一の深さを有しており、かつ同一の材料、例えば銅を主成分（９５％以上）とする金属材料により形成されている。   The first wiring layer 150 is formed on the diffusion preventing film 140. The diffusion prevention film 140 is formed of the same material (details will be described later) as the diffusion prevention film 160. A first wiring 154 and a gate electrode 210 are embedded in the surface layer of the insulating layer constituting the first wiring layer 150. In the present embodiment, the first wiring 154 and the gate electrode 210 are formed in the same process. For this reason, the first wiring 154 and the gate electrode 210 have the same depth and are formed of the same material, for example, a metal material containing copper as a main component (95% or more).

第１配線層１５０と第２配線層１７０の間には、拡散防止膜１６０が形成されている。拡散防止膜１６０は、Ｓｉ、Ｃ、及びＮのうち少なくとも２種の元素を含む絶縁材料により形成されている。例えば拡散防止膜１６０は、ＳｉＮ膜、ＳｉＣＮ膜、又はＳｉＣ膜である。なお、拡散防止膜１６０は、これらの少なくとも２つを積層した積層膜であってもよい。拡散防止膜１６０の厚さは、例えば１０ｎｍ以上１５０ｎｍ以下である。   A diffusion prevention film 160 is formed between the first wiring layer 150 and the second wiring layer 170. The diffusion prevention film 160 is formed of an insulating material containing at least two elements of Si, C, and N. For example, the diffusion prevention film 160 is a SiN film, a SiCN film, or a SiC film. The diffusion preventing film 160 may be a laminated film in which at least two of these are laminated. The thickness of the diffusion preventing film 160 is, for example, not less than 10 nm and not more than 150 nm.

拡散防止膜１６０と同一層には、ゲート絶縁膜２３０が設けられている。ゲート絶縁膜２３０は、平面視でゲート電極２１０と重なっている。ゲート絶縁膜２３０は、拡散防止膜１６０よりも薄い。本実施形態では、拡散防止膜１６０のうちゲート電極２１０と重なる領域及びその周囲の上面に凹部を形成し、この部分を薄くすることにより、ゲート絶縁膜２３０を形成している。ゲート絶縁膜２３０の厚さは、例えば５ｎｍ以上１００ｎｍ以下である。   In the same layer as the diffusion preventing film 160, a gate insulating film 230 is provided. The gate insulating film 230 overlaps the gate electrode 210 in plan view. The gate insulating film 230 is thinner than the diffusion preventing film 160. In the present embodiment, a recess is formed in a region of the diffusion prevention film 160 that overlaps with the gate electrode 210 and the upper surface around the region, and the gate insulating film 230 is formed by thinning this portion. The thickness of the gate insulating film 230 is, for example, not less than 5 nm and not more than 100 nm.

ゲート絶縁膜２３０及びその周囲に位置する拡散防止膜１６０上には、半導体膜２２０が形成されている。半導体膜２２０は、厚さが例えば１０ｎｍ以上３００ｎｍ以下である。半導体膜２２０は、例えば、ＩｎＧａＺｎＯ（ＩＧＺＯ）層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、ＮｉＯ層、ＳｎＯ層、ＣｕＯなどの酸化物半導体層を有している。半導体膜２２０は、上記した酸化物半導体層の単層構造であっても良いし、上記した酸化物半導体層と他の層の積層構造であっても良い。後者の例としては、ＩＧＺＯ／Ａｌ２Ｏ３／ＩＧＺＯ／Ａｌ２Ｏ３の積層膜がある。また半導体膜２２０はポリシリコン層又はアモルファスシリコン層であってもよい。 A semiconductor film 220 is formed on the gate insulating film 230 and the diffusion barrier film 160 located around the gate insulating film 230. The semiconductor film 220 has a thickness of not less than 10 nm and not more than 300 nm, for example. The semiconductor film 220 includes, for example, an oxide semiconductor layer such as an InGaZnO (IGZO) layer, an InZnO layer, a ZnO layer, a ZnAlO layer, a ZnCuO layer, a NiO layer, a SnO layer, or CuO. The semiconductor film 220 may have a single-layer structure of the above-described oxide semiconductor layer, or may have a stacked structure of the above-described oxide semiconductor layer and another layer. As an example of the latter, there is a laminated film of IGZO / Al 2 O 3 / IGZO / Al 2 O 3 . The semiconductor film 220 may be a polysilicon layer or an amorphous silicon layer.

半導体膜２２０には、ソース及びドレインが設けられている。半導体膜２２０が酸化物半導体層である場合、ソース及びドレインは、例えば酸素欠陥を導入することにより形成されるが、不純物を導入することにより形成されても良い。半導体膜２２０がポリシリコン層やアモルファスシリコン層である場合、ソース及びドレインは不純物を導入することにより形成される。ソース及びドレインの幅は、例えば５０ｎｍ以上５００ｎｍ以下である。   The semiconductor film 220 is provided with a source and a drain. In the case where the semiconductor film 220 is an oxide semiconductor layer, the source and the drain are formed by introducing oxygen defects, for example, but may be formed by introducing impurities. When the semiconductor film 220 is a polysilicon layer or an amorphous silicon layer, the source and drain are formed by introducing impurities. The width of the source and drain is, for example, not less than 50 nm and not more than 500 nm.

半導体膜２２０のうちソース及びドレインに挟まれている領域は、チャネル領域となる。平面視において、このチャネル領域は、ゲート電極２１０及びゲート絶縁膜２３０と重なっている。また、平面視において、拡散防止膜１６０のうちゲート絶縁膜２３０を形成するための凹部が形成されている領域は、半導体膜２２０のうちソース及びドレインとなる領域、及びビア１８４にも重なっている。   A region between the source and drain in the semiconductor film 220 becomes a channel region. In plan view, the channel region overlaps with the gate electrode 210 and the gate insulating film 230. In plan view, a region of the diffusion prevention film 160 where a recess for forming the gate insulating film 230 is formed also overlaps with a region of the semiconductor film 220 that serves as a source and a drain and a via 184. .

また半導体膜２２０の上には、ハードマスク膜２４０（第２ハードマスク膜）が設けられている。ハードマスク膜２４０は、半導体膜２２０をエッチングにより選択的に残す際に用いられる。このため、ハードマスク膜２４０と半導体膜２２０の平面形状は同一である。ハードマスク膜２４０は、半導体膜２２０に対してエッチング選択比が取れる材料であれば良い。ハードマスク膜２４０は、例えば、拡散防止膜１６０と同一材料の層を有している。この層は、例えば、拡散防止膜１６０と同一の厚さを有している。またハードマスク膜２４０は、拡散防止膜１６０と同一材料の層と、この層の上に他の層（例えばＳｉＯ２層又はＳｉＯＣＨ層）をこの順に積層した積層膜であってもよい。この場合、他の層の厚さは、例えば１０ｎｍ以上２００ｎｍ以下である。 A hard mask film 240 (second hard mask film) is provided on the semiconductor film 220. The hard mask film 240 is used when the semiconductor film 220 is selectively left by etching. For this reason, the planar shapes of the hard mask film 240 and the semiconductor film 220 are the same. The hard mask film 240 may be any material that can have an etching selectivity with respect to the semiconductor film 220. The hard mask film 240 has, for example, a layer made of the same material as the diffusion prevention film 160. This layer has, for example, the same thickness as the diffusion preventing film 160. The hard mask film 240 may be a laminated film in which a layer of the same material as the diffusion preventing film 160 and another layer (for example, a SiO 2 layer or a SiOCH layer) are laminated in this order on this layer. In this case, the thickness of the other layer is, for example, not less than 10 nm and not more than 200 nm.

第２配線層１７０には、配線１８８及び２つの配線１８６が形成されている。配線１８８は、ビア１８９を介して第１配線１５４に接続しており、２つの配線１８６は、それぞれビア１８４を介して半導体膜２２０のソース／ドレインに接続している。配線１８６及び配線１８８は、互いに同一の工程で形成されている。このため、配線１８６及び配線１８８は、互いに同一の材料、例えば銅を主成分（９５％以上）とする金属材料により形成されている。   In the second wiring layer 170, a wiring 188 and two wirings 186 are formed. The wiring 188 is connected to the first wiring 154 through the via 189, and the two wirings 186 are connected to the source / drain of the semiconductor film 220 through the via 184, respectively. The wiring 186 and the wiring 188 are formed in the same process. For this reason, the wiring 186 and the wiring 188 are formed of the same material, for example, a metal material containing copper as a main component (95% or more).

本図に示す例において、各配線及びビアは、デュアルダマシン構造を有している。ただし少なくとも一つの層の配線及びビアは、シングルダマシン構造を有していても良い。また各配線及びビアを埋め込むための溝又は孔の側壁には、バリアメタル膜１５６，１８５，１８７，２１２が形成されている。これらバリアメタル膜１５６，１８５，１８７，２１２は、例えば、Ｔｉ、Ｔａ、Ｒｕ、Ｗ、これらの窒化物又は酸化物などにより形成されている。なお、バリアメタル膜１５６，１８５，１８７，２１２は、これらの材料で構成された単層であってもよいし、２つ以上の層が積層したものであってもよい。積層構造の例としては、例えば、ＴｉＮ（上層）／Ｔｉ（下層）、又は、Ｔａ（上層）／ＴａＮ（下 層）の積層構造がある。   In the example shown in this figure, each wiring and via have a dual damascene structure. However, at least one layer of wirings and vias may have a single damascene structure. Barrier metal films 156, 185, 187 and 212 are formed on the side walls of the trenches or holes for embedding the wirings and vias. These barrier metal films 156, 185, 187 and 212 are made of, for example, Ti, Ta, Ru, W, nitrides or oxides thereof. The barrier metal films 156, 185, 187 and 212 may be a single layer made of these materials, or may be a laminate of two or more layers. Examples of the laminated structure include a laminated structure of TiN (upper layer) / Ti (lower layer) or Ta (upper layer) / TaN (lower layer).

なお、各配線の材料と、各バリアメタル膜の材料の組み合わせは、上記した例に限定されない。例えば少なくとも一つの配線層は、Ａｌにより形成されていても良い。   In addition, the combination of the material of each wiring and the material of each barrier metal film is not limited to the above example. For example, at least one wiring layer may be formed of Al.

上記した構成において、ゲート電極２１０、ゲート絶縁膜２３０、及び半導体膜２２０は、トランジスタ２００（第２トランジスタ）を構成している。すなわち本実施形態では、多層配線層中に能動素子が形成されている。   In the above configuration, the gate electrode 210, the gate insulating film 230, and the semiconductor film 220 constitute the transistor 200 (second transistor). That is, in this embodiment, active elements are formed in the multilayer wiring layer.

図２は、図１に示したトランジスタ２００の平面図である。本図に示す例において、半導体膜２２０のうち一つのトランジスタ２００を形成している領域は、長方形を有している。２つのビア１８４は、半導体膜２２０の２つの短辺の近傍に接続している。   FIG. 2 is a plan view of the transistor 200 shown in FIG. In the example shown in this drawing, a region where one transistor 200 is formed in the semiconductor film 220 has a rectangular shape. The two vias 184 are connected to the vicinity of the two short sides of the semiconductor film 220.

図３及び図４は、図１に示した半導体装置の製造方法を示す断面図である。まず、図３（ａ）に示すように、半導体基板（図示せず）にトランジスタ等を形成し、さらに半導体基板上に下層の配線層（図示せず）を形成する。ついで、この配線層の上に拡散防止膜１４０を形成する。次いで、拡散防止膜１４０上に、第１配線層１５０となる絶縁膜を形成する。次いで、この絶縁膜に、ビアホール及び配線溝を形成する。   3 and 4 are cross-sectional views showing a method of manufacturing the semiconductor device shown in FIG. First, as shown in FIG. 3A, a transistor or the like is formed on a semiconductor substrate (not shown), and a lower wiring layer (not shown) is formed on the semiconductor substrate. Next, a diffusion prevention film 140 is formed on the wiring layer. Next, an insulating film to be the first wiring layer 150 is formed on the diffusion preventing film 140. Next, via holes and wiring trenches are formed in the insulating film.

次いで、ビアホール及び配線溝の底面及び側壁、ならびに第１配線層１５０となる絶縁膜上に、バリアメタル膜１５６，２１２を形成する。バリアメタル膜１５６，２１２は、例えばスパッタリング法を用いて形成される。次いで、ビアホール及び配線溝内、ならびに第１配線層１５０となる絶縁膜上に、金属膜を例えばめっき法を用いて形成する。次いで、第１配線層１５０となる絶縁膜上の金属膜及びバリアメタル膜を、例えばＣＭＰ法を用いて除去する。これにより、第１配線層１５０が形成される。第１配線層１５０には、第１配線１５４、ビア１５２、及びゲート電極２１０が含まれている。   Next, barrier metal films 156 and 212 are formed on the bottom and side walls of the via hole and the wiring trench, and the insulating film to be the first wiring layer 150. The barrier metal films 156 and 212 are formed using, for example, a sputtering method. Next, a metal film is formed using, for example, a plating method in the via hole and the wiring trench and on the insulating film to be the first wiring layer 150. Next, the metal film and the barrier metal film on the insulating film to be the first wiring layer 150 are removed using, for example, a CMP method. Thereby, the first wiring layer 150 is formed. The first wiring layer 150 includes a first wiring 154, a via 152, and a gate electrode 210.

次いで、第１配線層１５０上に、拡散防止膜１６０を形成する。拡散防止膜１６０は、例えばＣＶＤ法を用いて形成される。   Next, the diffusion prevention film 160 is formed on the first wiring layer 150. The diffusion prevention film 160 is formed using, for example, a CVD method.

次いで図３（ｂ）に示すように、拡散防止膜１６０上にレジストパターン５０を形成する。レジストパターン５０は、開口を有している。この開口は、ゲート絶縁膜２３０が形成される領域上に位置している。次いで、レジストパターン５０をマスクとして拡散防止膜１６０をエッチングする。これにより、拡散防止膜１６０には凹部が形成される。そして、この凹部の底部が、ゲート絶縁膜２３０となる。   Next, as shown in FIG. 3B, a resist pattern 50 is formed on the diffusion prevention film 160. The resist pattern 50 has an opening. This opening is located on a region where the gate insulating film 230 is formed. Next, the diffusion prevention film 160 is etched using the resist pattern 50 as a mask. As a result, a recess is formed in the diffusion preventing film 160. The bottom of this recess becomes the gate insulating film 230.

その後、図４（ａ）に示すように、レジストパターン５０を除去する。次いで、ゲート絶縁膜２３０上を含む拡散防止膜１６０の全面上に、半導体膜２２２を形成する。半導体膜２２２がＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＺｎＯ、ＺｎＡｌＯ、ＺｎＣｕＯ、ＮｉＯ、ＳｎＯ、ＣｕＯなどの酸化物半導体層を含んでいる場合、半導体膜２２２は、例えばスパッタリング法により形成される。このとき半導体基板１００は、４００℃以下の温度に加熱される。また半導体膜２２２がポリシリコン層やアモルファスシリコン層である場合、半導体膜２２２は、例えばプラズマＣＶＤ法により形成される。   Thereafter, as shown in FIG. 4A, the resist pattern 50 is removed. Next, a semiconductor film 222 is formed on the entire surface of the diffusion prevention film 160 including the gate insulating film 230. When the semiconductor film 222 includes an oxide semiconductor layer such as InGaZnO, InZnO, ZnO, ZnAlO, ZnCuO, NiO, SnO, or CuO, the semiconductor film 222 is formed by, for example, a sputtering method. At this time, the semiconductor substrate 100 is heated to a temperature of 400 ° C. or lower. When the semiconductor film 222 is a polysilicon layer or an amorphous silicon layer, the semiconductor film 222 is formed by, for example, a plasma CVD method.

次いで、半導体膜２２２上にハードマスク膜２４０となる絶縁層を形成する。例えばハードマスク膜２４０が拡散防止膜１６０と同一層を有している場合、この層は、拡散防止膜１６０と同一の方法により形成される。また、ハードマスク膜２４０がさらに酸化シリコン層を有している場合、この酸化シリコン層は、例えばＣＶＤ法を用いて形成される。次いで、この絶縁層上にレジストパターンを形成し、このレジストパターンをマスクとして、絶縁層をエッチングする。これにより、ハードマスク膜２４０が形成される。その後、必要に応じてレジストパターンを除去する。   Next, an insulating layer to be the hard mask film 240 is formed over the semiconductor film 222. For example, when the hard mask film 240 has the same layer as the diffusion prevention film 160, this layer is formed by the same method as the diffusion prevention film 160. Further, when the hard mask film 240 further has a silicon oxide layer, this silicon oxide layer is formed by using, for example, a CVD method. Next, a resist pattern is formed on the insulating layer, and the insulating layer is etched using the resist pattern as a mask. Thereby, the hard mask film 240 is formed. Thereafter, the resist pattern is removed as necessary.

次いで、図４（ｂ）に示すように、ハードマスク膜２４０をマスクとして、半導体膜２２２をエッチングする。これにより、半導体膜２２０が形成される。半導体膜２２０は、ゲート絶縁膜２３０上、及びゲート絶縁膜２３０の周囲に位置する拡散防止膜１６０上にも形成される。またこの工程において、第１配線１５４上に位置する半導体膜２２２も除去される。   Next, as shown in FIG. 4B, the semiconductor film 222 is etched using the hard mask film 240 as a mask. Thereby, the semiconductor film 220 is formed. The semiconductor film 220 is also formed on the gate insulating film 230 and on the diffusion preventing film 160 located around the gate insulating film 230. In this step, the semiconductor film 222 located on the first wiring 154 is also removed.

その後、半導体膜２２０にソース及びドレインを形成する。次いで、拡散防止膜１６０上及びハードマスク膜２４０上に、第２配線層１７０となる絶縁膜を形成する。次いで、この絶縁膜に、ビアホール及び配線溝を形成する。第２配線層１７０となる絶縁膜にビアホールを形成する工程において、ハードマスク膜２４０及び拡散防止膜１６０は、エッチングストッパーとしても機能する。特にハードマスク膜２４０が拡散防止膜１６０と同一の材料の膜を同一の厚さで有している場合、ビアの底面に位置するハードマスク膜２４０及び拡散防止膜１６０を貫通させる工程の条件出しを容易に行える。   Thereafter, a source and a drain are formed in the semiconductor film 220. Next, an insulating film to be the second wiring layer 170 is formed on the diffusion prevention film 160 and the hard mask film 240. Next, via holes and wiring trenches are formed in the insulating film. In the step of forming a via hole in the insulating film to be the second wiring layer 170, the hard mask film 240 and the diffusion prevention film 160 also function as an etching stopper. In particular, when the hard mask film 240 has the same thickness as that of the diffusion prevention film 160, the conditions for the process of penetrating the hard mask film 240 and the diffusion prevention film 160 located on the bottom surface of the via are determined. Can be easily performed.

次いで、半導体膜２２０のうちビアホールの底面に露出している領域には、還元性プラズマ（例：水素プラズマ）による処理、又は窒素含有プラズマ（例：アンモニアプラズマ）による処理が行われる。これにより、半導体膜２２０にソース及びドレインが形成される。   Next, the region exposed to the bottom surface of the via hole in the semiconductor film 220 is subjected to treatment with reducing plasma (eg, hydrogen plasma) or treatment with nitrogen-containing plasma (eg, ammonia plasma). Thereby, a source and a drain are formed in the semiconductor film 220.

次いで、ビアホール及び配線溝の底面及び側壁、ならびに第２配線層１７０となる絶縁膜上に、バリアメタル膜１８５，１８７を形成する。バリアメタル膜１８５，１８７は、例えばスパッタリング法を用いて形成される。次いで、ビアホール及び配線溝内、ならびに第２配線層１７０となる絶縁膜上に、金属膜を例えばめっき法を用いて形成する。次いで、第１配線層１５０となる絶縁膜上の金属膜及びバリアメタル膜を、例えばＣＭＰ法を用いて除去する。これにより、第２配線層１７０が形成される。第２配線層１７０には、配線１８６，１８８、及びビア１８４，１８９が含まれている。
このようにして、図１に示す半導体装置が形成される。 Next, barrier metal films 185 and 187 are formed on the bottom and side walls of the via hole and the wiring trench and on the insulating film to be the second wiring layer 170. The barrier metal films 185 and 187 are formed using, for example, a sputtering method. Next, a metal film is formed using, for example, a plating method in the via hole and the wiring trench and on the insulating film to be the second wiring layer 170. Next, the metal film and the barrier metal film on the insulating film to be the first wiring layer 150 are removed using, for example, a CMP method. Thereby, the second wiring layer 170 is formed. The second wiring layer 170 includes wirings 186 and 188 and vias 184 and 189.
In this way, the semiconductor device shown in FIG. 1 is formed.

次に、本実施形態の作用及び効果について説明する。本実施形態によれば、トランジスタ２００のゲート絶縁膜２３０は、拡散防止膜１６０よりも薄い。このため、拡散防止膜１６０の拡散防止機能を維持しつつ、トランジスタ２００のオン抵抗を低くすることができる。特に本実施形態では、拡散防止膜１６０を薄くすることにより、ゲート絶縁膜２３０が形成されている。このため、ゲート絶縁膜２３０を形成するための追加工程数が少なくて済む。   Next, the operation and effect of this embodiment will be described. According to the present embodiment, the gate insulating film 230 of the transistor 200 is thinner than the diffusion prevention film 160. Therefore, the on-resistance of the transistor 200 can be lowered while maintaining the diffusion prevention function of the diffusion prevention film 160. In particular, in this embodiment, the gate insulating film 230 is formed by thinning the diffusion preventing film 160. For this reason, the number of additional steps for forming the gate insulating film 230 can be reduced.

（第２の実施形態）
図５は、第２の実施形態に係る半導体装置の構成を示す断面図であり、第１の実施形態における図１に対応している。この半導体装置は、ハードマスク膜１７２（第１ハードマスク膜）を有している点を除いて、第１の実施形態に係る半導体装置と同様の構成である。 (Second Embodiment)
FIG. 5 is a cross-sectional view showing the configuration of the semiconductor device according to the second embodiment, and corresponds to FIG. 1 in the first embodiment. This semiconductor device has the same configuration as that of the semiconductor device according to the first embodiment except that the semiconductor device has a hard mask film 172 (first hard mask film).

本実施形態において、ハードマスク膜１７２は、第２配線層１７０と拡散防止膜１６０の間に位置している。平面視において、ハードマスク膜１７２は、拡散防止膜１６０のうちゲート絶縁膜２３０以外の部分を覆っている。すなわち、ハードマスク膜１７２は、拡散防止膜１６０に凹部を形成してゲート絶縁膜２３０を形成するときに、ハードマスクとして機能する。ハードマスク膜１７２は、第２配線層１７０を構成する材料と同種の材料、例えばＳｉＯ２膜又はＳｉＯＣＨ膜である。ハードマスク膜１７２の厚さは、例えば１０ｎｍ以上１００ｎｍ以下である。 In the present embodiment, the hard mask film 172 is located between the second wiring layer 170 and the diffusion prevention film 160. In plan view, the hard mask film 172 covers portions other than the gate insulating film 230 in the diffusion prevention film 160. In other words, the hard mask film 172 functions as a hard mask when the concave portion is formed in the diffusion prevention film 160 to form the gate insulating film 230. The hard mask film 172 is a material of the same type as the material constituting the second wiring layer 170, for example, a SiO 2 film or a SiOCH film. The thickness of the hard mask film 172 is, for example, not less than 10 nm and not more than 100 nm.

図６及び図７の各図は、図５に示した半導体装置の製造方法を示す断面図である。まず図６（ａ）に示すように、拡散防止膜１４０、第１配線層１５０、及び拡散防止膜１６０を形成する。これらの形成方法は、第１の実施形態と同様である。次いで、拡散防止膜１６０の上にハードマスク膜１７２となる絶縁膜を、例えばＣＶＤ法を用いて形成する。次いで、この絶縁膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして絶縁膜をエッチングする。これにより、ハードマスク膜１７２が形成される。ハードマスク膜１７２は、開口を有している。この開口は、ゲート絶縁膜２３０が形成される領域上に位置している。   6 and 7 are cross-sectional views showing a method for manufacturing the semiconductor device shown in FIG. First, as shown in FIG. 6A, a diffusion prevention film 140, a first wiring layer 150, and a diffusion prevention film 160 are formed. These forming methods are the same as those in the first embodiment. Next, an insulating film to be the hard mask film 172 is formed on the diffusion preventing film 160 by using, for example, a CVD method. Next, a resist pattern (not shown) is formed on the insulating film, and the insulating film is etched using the resist pattern as a mask. Thereby, a hard mask film 172 is formed. The hard mask film 172 has an opening. This opening is located on a region where the gate insulating film 230 is formed.

次いで図６（ｂ）に示すように、ハードマスク膜１７２をマスクとして、拡散防止膜１６０をエッチングする。これにより、拡散防止膜１６０には凹部が形成される。そしてこの凹部の底部が、ゲート絶縁膜２３０になる。   Next, as shown in FIG. 6B, the diffusion prevention film 160 is etched using the hard mask film 172 as a mask. As a result, a recess is formed in the diffusion preventing film 160. The bottom of this recess becomes the gate insulating film 230.

次いで図７に示すように、ゲート絶縁膜２３０上、及びハードマスク膜１７２上に、図４（ａ）に示した半導体膜２２２、及びハードマスク膜２４０を形成する。次いで、ハードマスク膜２４０をマスクとして、半導体膜２２２をエッチングする。これにより、半導体膜２２０が形成される。半導体膜２２０は、ゲート絶縁膜２３０上、及びゲート絶縁膜２３０の周囲に位置するハードマスク膜１７２上にも形成される。   Next, as illustrated in FIG. 7, the semiconductor film 222 and the hard mask film 240 illustrated in FIG. 4A are formed on the gate insulating film 230 and the hard mask film 172. Next, the semiconductor film 222 is etched using the hard mask film 240 as a mask. Thereby, the semiconductor film 220 is formed. The semiconductor film 220 is also formed on the gate insulating film 230 and on the hard mask film 172 located around the gate insulating film 230.

その後の工程は、第１の実施形態と同様である。   The subsequent steps are the same as those in the first embodiment.

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、半導体膜２２０を形成するときのマスクとして、ハードマスク膜１７２を用いている。このため、確実に半導体膜２２０を所望の形状にパターニングすることができる。   Also according to this embodiment, the same effect as that of the first embodiment can be obtained. A hard mask film 172 is used as a mask when forming the semiconductor film 220. For this reason, the semiconductor film 220 can be reliably patterned into a desired shape.

また、ハードマスク膜１７２は、第２配線層１７０を構成する絶縁膜と同種の材料により形成されている。このため、ハードマスク膜１７２を除去しなくても、ハードマスク膜１７２を第２配線層１７０の一部と見なすことができるため、ハードマスク膜１７２が半導体装置の特性（例えば配線間の寄生容量など）に影響を与えることを抑制できる。   Further, the hard mask film 172 is formed of the same kind of material as the insulating film constituting the second wiring layer 170. For this reason, since the hard mask film 172 can be regarded as a part of the second wiring layer 170 without removing the hard mask film 172, the hard mask film 172 has characteristics of the semiconductor device (for example, parasitic capacitance between wirings). Etc.) can be suppressed.

（第３の実施形態）
図８は、第３の実施形態に係る半導体装置の構成を示す断面図であり、第１の実施形態における図１に対応している。本実施形態に係る半導体装置は、ゲート絶縁膜２３０の構成を除いて、第１の実施形態に係る半導体装置と同様の構成である。 (Third embodiment)
FIG. 8 is a cross-sectional view showing the configuration of the semiconductor device according to the third embodiment, and corresponds to FIG. 1 in the first embodiment. The semiconductor device according to the present embodiment has the same configuration as that of the semiconductor device according to the first embodiment except for the configuration of the gate insulating film 230.

本実施形態において、ゲート絶縁膜２３０は、拡散防止膜１６０とは別の膜として、拡散防止膜１６０とは別の材料により形成されている。すなわちゲート電極２１０上からは拡散防止膜１６０の全層が除去されており、その代わりに、絶縁材料層が、ゲート絶縁膜２３０として形成されている。ゲート絶縁膜２３０を形成する材料は、拡散防止膜１６０を形成する材料よりも、比誘電率が高い。例えばゲート絶縁膜２３０は、ＳｉＮ層、ペロブスカイト構造を有する複合金属酸化物層、またはＳｉ，Ａｌ、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉから選ばれた一種類以上の金属の酸化物層を含んでいる。また、ゲート絶縁膜２３０は、拡散防止膜１６０よりも薄い。ゲート絶縁膜２３０の厚さは、例えば５ｎｍ以上１００ｎｍ以下である。   In the present embodiment, the gate insulating film 230 is formed of a material different from the diffusion prevention film 160 as a film different from the diffusion prevention film 160. That is, the entire layer of the diffusion preventing film 160 is removed from the gate electrode 210, and instead, an insulating material layer is formed as the gate insulating film 230. The material for forming the gate insulating film 230 has a higher relative dielectric constant than the material for forming the diffusion prevention film 160. For example, the gate insulating film 230 includes an SiN layer, a composite metal oxide layer having a perovskite structure, or an oxide layer of one or more kinds of metals selected from Si, Al, Hf, Zr, Ta, and Ti. The gate insulating film 230 is thinner than the diffusion preventing film 160. The thickness of the gate insulating film 230 is, for example, not less than 5 nm and not more than 100 nm.

平面視で、ゲート絶縁膜２３０は半導体膜２２０と同一の形状を有している。すなわちゲート絶縁膜２３０は、半導体膜２２０と同一工程でその平面形状が形成されている。詳細には、拡散防止膜１６０には開口が形成されている。この開口は、ゲート電極２１０の上及びその周囲に位置している。ゲート絶縁膜２３０及び半導体膜２２０は、拡散防止膜１６０に形成された開口内、及びこの開口の周囲に位置する拡散防止膜１６０上に形成されている。そして半導体膜２２０の上には、ハードマスク膜２４０が形成されている。   The gate insulating film 230 has the same shape as the semiconductor film 220 in plan view. That is, the planar shape of the gate insulating film 230 is formed in the same process as the semiconductor film 220. Specifically, an opening is formed in the diffusion preventing film 160. This opening is located on and around the gate electrode 210. The gate insulating film 230 and the semiconductor film 220 are formed in the opening formed in the diffusion preventing film 160 and on the diffusion preventing film 160 located around the opening. A hard mask film 240 is formed on the semiconductor film 220.

図９及び図１０の各図は、図８に示した半導体装置の製造方法を示す断面図である。まず図９（ａ）に示すように、拡散防止膜１４０、第１配線層１５０、拡散防止膜１６０、及びレジストパターン５０を形成する。これらの形成方法は、第１の実施形態と同様である。次いで、レジストパターン５０をマスクとして拡散防止膜１６０をエッチングする。これにより、拡散防止膜１６０には開口が形成される。   9 and 10 are cross-sectional views showing a method for manufacturing the semiconductor device shown in FIG. First, as shown in FIG. 9A, a diffusion prevention film 140, a first wiring layer 150, a diffusion prevention film 160, and a resist pattern 50 are formed. These forming methods are the same as those in the first embodiment. Next, the diffusion prevention film 160 is etched using the resist pattern 50 as a mask. Thereby, an opening is formed in the diffusion preventing film 160.

その後、図９（ｂ）に示すように、レジストパターン５０を除去する。次いで、ゲート電極２１０上を含む開口部と、拡散防止膜１６０の全面上に、絶縁材料層２３２及び半導体膜２２２を、この順に形成する。次いで、半導体膜２２２上に、ハードマスク膜２４０を形成する。   Thereafter, as shown in FIG. 9B, the resist pattern 50 is removed. Next, the insulating material layer 232 and the semiconductor film 222 are formed in this order over the opening including the gate electrode 210 and the entire surface of the diffusion prevention film 160. Next, a hard mask film 240 is formed over the semiconductor film 222.

次いで、図１０に示すように、ハードマスク膜２４０をマスクとして、半導体膜２２２及び絶縁材料層２３２をエッチングする。これにより、半導体膜２２０及びゲート絶縁膜２３０が形成される。   Next, as illustrated in FIG. 10, the semiconductor film 222 and the insulating material layer 232 are etched using the hard mask film 240 as a mask. Thereby, the semiconductor film 220 and the gate insulating film 230 are formed.

その後の工程は、第１の実施形態と同様である。   The subsequent steps are the same as those in the first embodiment.

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、ゲート絶縁膜２３０を拡散防止膜１６０とは異なる材料により形成しているため、ゲート絶縁膜２３０の誘電率の調整幅が広くなる。   Also according to this embodiment, the same effect as that of the first embodiment can be obtained. Further, since the gate insulating film 230 is formed of a material different from that of the diffusion preventing film 160, the adjustment range of the dielectric constant of the gate insulating film 230 is widened.

（第４の実施形態）
図１１は、第４の実施形態に係る半導体装置の構成を示す断面図であり、第３の実施形態に係る図８に対応している。この半導体装置は、ハードマスク膜１７２を備えている点を除いて、第３の実施形態に係る半導体装置と同様である。ハードマスク膜１７２は、第２の実施形態で説明したように、拡散防止膜１６０と第２配線層１７０と拡散防止膜１６０の間に位置しており、拡散防止膜１６０にゲート絶縁膜２３０を埋め込むための開口を形成するときに、ハードマスクとして機能する。なお、ゲート絶縁膜２３０、半導体膜２２０、及びハードマスク膜２４０は、ハードマスク膜１７２のうち開口の周囲に位置する部分の上にも形成されている。 (Fourth embodiment)
FIG. 11 is a cross-sectional view showing the configuration of the semiconductor device according to the fourth embodiment, and corresponds to FIG. 8 according to the third embodiment. This semiconductor device is the same as the semiconductor device according to the third embodiment except that a hard mask film 172 is provided. As described in the second embodiment, the hard mask film 172 is located between the diffusion prevention film 160, the second wiring layer 170, and the diffusion prevention film 160, and the gate insulation film 230 is formed on the diffusion prevention film 160. When an opening for embedding is formed, it functions as a hard mask. Note that the gate insulating film 230, the semiconductor film 220, and the hard mask film 240 are also formed on a portion of the hard mask film 172 located around the opening.

図１２及び図１３は、図１１に示した半導体装置の製造方法を示す断面図である。まず、図１２（ａ）に示すように、拡散防止膜１４０、第１配線層１５０、及び拡散防止膜１６０を形成する。これらの形成方法は、第３の実施形態と同様である。次いで、拡散防止膜１６０の上にハードマスク膜１７２となる絶縁膜を、例えばＣＶＤ法を用いて形成する。次いで、この絶縁膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして絶縁膜をエッチングする。これにより、ハードマスク膜１７２が形成される。ハードマスク膜１７２は、開口を有している。   12 and 13 are cross-sectional views showing a method of manufacturing the semiconductor device shown in FIG. First, as shown in FIG. 12A, a diffusion prevention film 140, a first wiring layer 150, and a diffusion prevention film 160 are formed. These forming methods are the same as those in the third embodiment. Next, an insulating film to be the hard mask film 172 is formed on the diffusion preventing film 160 by using, for example, a CVD method. Next, a resist pattern (not shown) is formed on the insulating film, and the insulating film is etched using the resist pattern as a mask. Thereby, a hard mask film 172 is formed. The hard mask film 172 has an opening.

次いで図１２（ｂ）に示すように、ハードマスク膜１７２をマスクとして、拡散防止膜１６０をエッチングする。これにより、拡散防止膜１６０には開口が形成される。この開口は、ゲート電極２１０上に位置している。   Next, as shown in FIG. 12B, the diffusion barrier film 160 is etched using the hard mask film 172 as a mask. Thereby, an opening is formed in the diffusion preventing film 160. This opening is located on the gate electrode 210.

次いで図１３に示すように、ゲート電極２１０を含む開口部上、及びハードマスク膜１７２上に、図９（ｂ）に示した絶縁材料層２３２、半導体膜２２２、及びハードマスク膜２４０を形成する。次いで、ハードマスク膜２４０をマスクとして、半導体膜２２２及び絶縁材料層２３２をエッチングする。これにより、半導体膜２２０及びゲート絶縁膜２３０が形成される。   Next, as illustrated in FIG. 13, the insulating material layer 232, the semiconductor film 222, and the hard mask film 240 illustrated in FIG. 9B are formed over the opening including the gate electrode 210 and the hard mask film 172. . Next, the semiconductor film 222 and the insulating material layer 232 are etched using the hard mask film 240 as a mask. Thereby, the semiconductor film 220 and the gate insulating film 230 are formed.

その後の工程は、第３の実施形態と同様である。   The subsequent steps are the same as those in the third embodiment.

本実施形態によっても、第３の実施形態と同様の効果を得ることができる。また、ゲート絶縁膜２３０及び半導体膜２２０を形成するときのマスクとして、ハードマスク膜１７２を用いている。このため、確実にゲート絶縁膜２３０及び半導体膜２２０を所望の形状にパターニングすることができる。   According to this embodiment, the same effect as that of the third embodiment can be obtained. Further, a hard mask film 172 is used as a mask when forming the gate insulating film 230 and the semiconductor film 220. Therefore, the gate insulating film 230 and the semiconductor film 220 can be surely patterned into a desired shape.

（第５の実施形態）
図１４は、第５の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、ゲート絶縁膜２３０が拡散防止膜１６２と絶縁材料膜２３３の積層構造を有している点を除いて、第１の実施形態に係る半導体装置と同様の構成である。 (Fifth embodiment)
FIG. 14 is a cross-sectional view showing the configuration of the semiconductor device according to the fifth embodiment. This semiconductor device has the same configuration as that of the semiconductor device according to the first embodiment, except that the gate insulating film 230 has a laminated structure of the diffusion prevention film 162 and the insulating material film 233.

拡散防止膜１６２は、拡散防止膜１６０のうちゲート電極２１０上に位置する部分を薄くすることにより、形成されている。また絶縁材料膜２３３は、第３の実施形態におけるゲート絶縁膜２３０と同様の材料により形成されており、その周縁部は、拡散防止膜１６２の周囲に位置する拡散防止膜１６０の上に位置している。また半導体膜２２０及びハードマスク膜２４０は、平面視で絶縁材料膜２３３と同一形状を有している。   The diffusion prevention film 162 is formed by thinning a portion of the diffusion prevention film 160 located on the gate electrode 210. The insulating material film 233 is formed of the same material as that of the gate insulating film 230 in the third embodiment, and the peripheral portion thereof is located on the diffusion preventing film 160 located around the diffusion preventing film 162. ing. Further, the semiconductor film 220 and the hard mask film 240 have the same shape as the insulating material film 233 in plan view.

図１５は、図１４に示した半導体装置の製造方法を示す断面図である。まず図１５（ａ）に示すように、拡散防止膜１４０、第１配線層１５０、及び拡散防止膜１６０を形成する。拡散防止膜１４０、第１配線層１５０、及び拡散防止膜１６０の形成方法は、第１の実施形態と同様である。次いで、拡散防止膜１６０上にレジストパターン５０を形成し、レジストパターン５０をマスクとして拡散防止膜１６０をエッチングする。これにより、拡散防止膜１６２が形成される。   15 is a cross-sectional view showing a method of manufacturing the semiconductor device shown in FIG. First, as shown in FIG. 15A, a diffusion prevention film 140, a first wiring layer 150, and a diffusion prevention film 160 are formed. The formation method of the diffusion preventing film 140, the first wiring layer 150, and the diffusion preventing film 160 is the same as that in the first embodiment. Next, a resist pattern 50 is formed on the diffusion prevention film 160, and the diffusion prevention film 160 is etched using the resist pattern 50 as a mask. Thereby, the diffusion preventing film 162 is formed.

次いで図１５（ｂ）に示すように、レジストパターン５０を除去する。拡散防止膜１６２上を含む拡散防止膜１６０の全面上に、絶縁材料層及び半導体膜を、この順に形成する。次いで、半導体膜上に、ハードマスク膜２４０を形成する。次いで、ハードマスク膜２４０をマスクとして、半導体膜及び絶縁材料層をエッチングする。これにより、半導体膜２２０及び絶縁材料膜２３３が形成される。   Next, as shown in FIG. 15B, the resist pattern 50 is removed. Over the entire surface of the diffusion prevention film 160 including the diffusion prevention film 162, an insulating material layer and a semiconductor film are formed in this order. Next, a hard mask film 240 is formed over the semiconductor film. Next, the semiconductor film and the insulating material layer are etched using the hard mask film 240 as a mask. Thereby, the semiconductor film 220 and the insulating material film 233 are formed.

その後の工程は、第１の実施形態と同様である。   The subsequent steps are the same as those in the first embodiment.

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、ゲート絶縁膜２３０を拡散防止膜１６２と絶縁材料膜２３３の積層構造にしているため、ゲート絶縁膜２３０に拡散防止機能を持たせつつ、ゲート絶縁膜２３０の比誘電率の調整幅を広くすることができる。   Also according to this embodiment, the same effect as that of the first embodiment can be obtained. Further, since the gate insulating film 230 has a laminated structure of the diffusion preventing film 162 and the insulating material film 233, the adjustment range of the relative dielectric constant of the gate insulating film 230 is widened while the gate insulating film 230 has a diffusion preventing function. can do.

（第６の実施形態）
図１６は、第６の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、ハードマスク膜１７２を備えている点を除いて、第５の実施形態に係る半導体装置と同様の構成である。本実施形態では、絶縁材料膜２３３の周縁部は、ハードマスク膜１７２の上に位置している。 (Sixth embodiment)
FIG. 16 is a cross-sectional view showing the configuration of the semiconductor device according to the sixth embodiment. This semiconductor device has the same configuration as that of the semiconductor device according to the fifth embodiment except that a hard mask film 172 is provided. In the present embodiment, the peripheral edge portion of the insulating material film 233 is located on the hard mask film 172.

図１７は、図１６に示した半導体装置の製造方法を示す断面図である。本図に示す西方は、レジストパターン５０の代わりにハードマスク膜１７２を用いる点を除いて、第５の実施形態に係る半導体装置の製造方法と同様である。具体的には、まず図１７（ａ）に示すように、拡散防止膜１４０、第１配線層１５０、及び拡散防止膜１６０を形成する。次いで、拡散防止膜１６０上にハードマスク膜１７２を形成し、ハードマスク膜１７２をマスクとして拡散防止膜１６０をエッチングする。これにより、拡散防止膜１６２が形成される。   17 is a cross-sectional view showing a method of manufacturing the semiconductor device shown in FIG. The west shown in this figure is the same as the semiconductor device manufacturing method according to the fifth embodiment except that a hard mask film 172 is used instead of the resist pattern 50. Specifically, first, as shown in FIG. 17A, a diffusion prevention film 140, a first wiring layer 150, and a diffusion prevention film 160 are formed. Next, a hard mask film 172 is formed on the diffusion prevention film 160, and the diffusion prevention film 160 is etched using the hard mask film 172 as a mask. Thereby, the diffusion preventing film 162 is formed.

次いで、ハードマスク膜１７２上及び拡散防止膜１６２上に、絶縁材料層及び半導体膜を、この順に形成する。次いで、半導体膜上に、ハードマスク膜２４０を形成する。次いで、ハードマスク膜２４０をマスクとして、半導体膜及び絶縁材料層をエッチングする。これにより、半導体膜２２０及び絶縁材料膜２３３が形成される。   Next, an insulating material layer and a semiconductor film are formed in this order on the hard mask film 172 and the diffusion prevention film 162. Next, a hard mask film 240 is formed over the semiconductor film. Next, the semiconductor film and the insulating material layer are etched using the hard mask film 240 as a mask. Thereby, the semiconductor film 220 and the insulating material film 233 are formed.

その後の工程は、第５の実施形態と同様である。   Subsequent steps are the same as those in the fifth embodiment.

本実施形態によっても、第５の実施形態と同様の効果を得ることができる。また、ゲート絶縁膜２３０及び半導体膜２２０を形成するときのマスクとして、ハードマスク膜１７２を用いている。このため、確実にゲート絶縁膜２３０及び半導体膜２２０を所望の形状にパターニングすることができる。   Also in this embodiment, the same effect as that of the fifth embodiment can be obtained. Further, a hard mask film 172 is used as a mask when forming the gate insulating film 230 and the semiconductor film 220. Therefore, the gate insulating film 230 and the semiconductor film 220 can be surely patterned into a desired shape.

（第７の実施形態）
図１８は、第７の実施形態に係る半導体装置の構成を示す断面図である。図１９は、図１８に示した半導体装置の平面図である。この半導体装置において、トランジスタ２００を構成する各層の積層構造は、第１の実施形態と同様である。ただし、ゲート電極２１０の平面レイアウトは櫛歯形状である。そして半導体膜２２０のうち各ゲート電極２１０に挟まれている部分の上には、ソース配線となる配線１８６（１８６ｂ）と、ドレイン配線となる配線１８６（１８６ａ）が、交互に延伸している。そして一つの配線１８６について、複数のビア１８４が形成されている。これら２つの配線１８６の平面レイアウトも、櫛歯形状である。すなわち、本実施形態に係るトランジスタ２００は、櫛歯型のレイアウトを有している。 (Seventh embodiment)
FIG. 18 is a cross-sectional view showing the configuration of the semiconductor device according to the seventh embodiment. FIG. 19 is a plan view of the semiconductor device shown in FIG. In this semiconductor device, the stacked structure of each layer constituting the transistor 200 is the same as that of the first embodiment. However, the planar layout of the gate electrode 210 is a comb-teeth shape. Over the portion of the semiconductor film 220 sandwiched between the gate electrodes 210, wirings 186 (186b) serving as source wirings and wirings 186 (186a) serving as drain wirings are alternately extended. A plurality of vias 184 are formed for one wiring 186. The planar layout of these two wirings 186 is also comb-shaped. That is, the transistor 200 according to the present embodiment has a comb-tooth layout.

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、トランジスタ２００が櫛歯型のレイアウトを有しており、実効的なチャネル幅を広く確保できるため、トランジスタ２００のオン電流を大きくすることができる。   Also according to this embodiment, the same effect as that of the first embodiment can be obtained. In addition, since the transistor 200 has a comb-teeth layout and a wide effective channel width can be ensured, the on-state current of the transistor 200 can be increased.

なお、本実施形態において、トランジスタ２００を構成する各層の積層構造は、第２〜第６の実施形態のいずれかに示した構造であっても良い。   In the present embodiment, the stacked structure of each layer constituting the transistor 200 may be the structure shown in any of the second to sixth embodiments.

（第８の実施形態）
図２０は、第８の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、トランジスタ２００の代わりに容量素子２０２を有している点を除いて、第１の実施形態に係る半導体装置と同様の構成である。 (Eighth embodiment)
FIG. 20 is a cross-sectional view showing the configuration of the semiconductor device according to the eighth embodiment. This semiconductor device has the same configuration as that of the semiconductor device according to the first embodiment, except that a capacitor 202 is provided instead of the transistor 200.

容量素子２０２はＭＩＳ型の容量素子であり、トランジスタ２００におけるソース、チャネル領域、及びドレインそれぞれに接続するビア１８４を、同一の配線１８６に接続した構成を有している。このため、容量素子２０２は、トランジスタ２００と同一の方法により形成することができる。   The capacitor 202 is a MIS capacitor and has a structure in which vias 184 connected to the source, the channel region, and the drain of the transistor 200 are connected to the same wiring 186. Therefore, the capacitor 202 can be formed by the same method as the transistor 200.

本実施形態によれば、多層配線層中に、ＭＩＳ型の容量素子２０２を形成することができる。そして、第１の実施形態に示したトランジスタ２００と、本実施形態に係る容量素子２０２を、同一層に、同一工程で形成することができる。   According to this embodiment, the MIS type capacitive element 202 can be formed in the multilayer wiring layer. The transistor 200 described in the first embodiment and the capacitor 202 according to this embodiment can be formed in the same layer in the same process.

なお、本実施形態において、容量素子２０２を構成する各層の積層構造は、第２〜第６の実施形態のいずれかに示した構造であっても良い。   In the present embodiment, the stacked structure of each layer constituting the capacitive element 202 may be the structure shown in any of the second to sixth embodiments.

（第９の実施形態）
図２１は、第９の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、トランジスタ２００の代わりにダイオード２０４を有している点を除いて、第１の実施形態に係る半導体装置と同様の構成である。 (Ninth embodiment)
FIG. 21 is a cross-sectional view showing the configuration of the semiconductor device according to the ninth embodiment. This semiconductor device has the same configuration as that of the semiconductor device according to the first embodiment except that a diode 204 is provided instead of the transistor 200.

ダイオード２０４は、第１の実施形態におけるトランジスタ２００のゲート電極２１０と、半導体膜２２０のソースに接続する配線１８２とを、ビア１８３を介して互いに短絡した構成を有している。ビア１８３は、ビア１８１と同一工程で形成されている。すなわちビア１８１，１８３及び配線１８２は、デュアルダマシン構造を有している。   The diode 204 has a configuration in which the gate electrode 210 of the transistor 200 in the first embodiment and the wiring 182 connected to the source of the semiconductor film 220 are short-circuited to each other through a via 183. The via 183 is formed in the same process as the via 181. That is, the vias 181 and 183 and the wiring 182 have a dual damascene structure.

本実施形態によれば、多層配線層中に、ダイオード２０４を形成することができる。そして、第１の実施形態に示したトランジスタ２００及び第８の実施形態に示した容量素子２０２の少なくとも一方と、本実施形態に係るダイオード２０４を、同一層に、同一工程で形成することができる。   According to this embodiment, the diode 204 can be formed in the multilayer wiring layer. Then, at least one of the transistor 200 shown in the first embodiment and the capacitor 202 shown in the eighth embodiment and the diode 204 according to this embodiment can be formed in the same layer in the same process. .

なお、本実施形態において、ダイオード２０４を構成する各層の積層構造は、第２〜第６の実施形態のいずれかに示した構造であっても良い。   In the present embodiment, the laminated structure of each layer constituting the diode 204 may be the structure shown in any of the second to sixth embodiments.

（第１０の実施形態）
図２２は、第１０の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、半導体基板１０及び多層配線層１００を備えている。 (Tenth embodiment)
FIG. 22 is a cross-sectional view showing the configuration of the semiconductor device according to the tenth embodiment. This semiconductor device includes a semiconductor substrate 10 and a multilayer wiring layer 100.

半導体基板１０には、素子分離膜２０及びトランジスタ１２，１４が形成されている。さらに、素子分離膜２０上には、受動素子（例えば抵抗素子）１６が形成されている。受動素子１６は、トランジスタ１２のゲート電極と同一工程で形成されている。   An element isolation film 20 and transistors 12 and 14 are formed on the semiconductor substrate 10. Further, a passive element (for example, a resistance element) 16 is formed on the element isolation film 20. The passive element 16 is formed in the same process as the gate electrode of the transistor 12.

多層配線層１００には、第１〜第７の実施形態に示したトランジスタ２００、第８の実施形態に示した容量素子２０２、及び第９の実施形態に示したダイオード２０４の少なくとも一つが形成されている。本図に示す例では、第４の実施形態（図１１）に示したトランジスタ２００が形成されている。トランジスタ２００の平面形状は、トランジスタ１２，１４の平面形状よりも大きい。なお、図示していないが、この半導体装置は、トランジスタ２００と同一層に、ダイオード２０４を有している。   In the multilayer wiring layer 100, at least one of the transistor 200 shown in the first to seventh embodiments, the capacitive element 202 shown in the eighth embodiment, and the diode 204 shown in the ninth embodiment is formed. ing. In the example shown in this figure, the transistor 200 shown in the fourth embodiment (FIG. 11) is formed. The planar shape of the transistor 200 is larger than the planar shape of the transistors 12 and 14. Note that although not illustrated, this semiconductor device includes a diode 204 in the same layer as the transistor 200.

本図に示す例では、第１配線層１５０は、回路を形成するための配線層であるローカル配線層１０２の最上層に位置しており、第２配線層１７０は、電源配線及び接地配線を引き回すための配線であるグローバル配線層１０４の最下層に位置している。第２配線層１７０の上には、層間絶縁膜１９０を介して配線１９４が形成されている。配線１９４はＡｌ配線であり、ビア１９２を介して第２配線層１７０の配線（例えば配線１８８）に接続している。配線１９４は、下面及び上面に、バリアメタル膜が形成されている。このバリアメタル膜は、Ｔｉを主成分とする金属膜、この金属の窒化膜、又はこれら金属膜及び窒化膜の積層膜である。なお、配線１９４と同一層には、電極パッド（後述する電源パッド４００、接地パッド４０２、及びＩ／Ｏパッド４１０）が形成されている。   In the example shown in this figure, the first wiring layer 150 is located at the uppermost layer of the local wiring layer 102 which is a wiring layer for forming a circuit, and the second wiring layer 170 is provided with power supply wiring and ground wiring. It is located in the lowermost layer of the global wiring layer 104 that is a wiring for routing. A wiring 194 is formed on the second wiring layer 170 through an interlayer insulating film 190. The wiring 194 is an Al wiring, and is connected to the wiring (for example, the wiring 188) of the second wiring layer 170 through the via 192. The wiring 194 has a barrier metal film formed on the lower surface and the upper surface. This barrier metal film is a metal film containing Ti as a main component, a nitride film of this metal, or a laminated film of these metal film and nitride film. Note that electrode pads (a power pad 400, a ground pad 402, and an I / O pad 410 described later) are formed in the same layer as the wiring 194.

なお、ローカル配線層１０２を構成する各配線層は、グローバル配線層１０４を構成する配線層よりも薄い。そしてローカル配線層１０２の各配線も、グローバル配線層１０４の各配線よりも薄い。   Each wiring layer constituting the local wiring layer 102 is thinner than the wiring layer constituting the global wiring layer 104. Each wiring in the local wiring layer 102 is also thinner than each wiring in the global wiring layer 104.

トランジスタ１２のドレイン（又はソース）は、ローカル配線層１０２に形成された配線及びビアを介して、第１配線１５４に接続している。トランジスタ１４のドレインは、ローカル配線層１０２に形成された配線及びビアを介して、ゲート電極２１０に接続している。トランジスタ１２，１４は、後述する内部回路３００，３０２を構成している。なお、トランジスタ１４は、平面視においてトランジスタ２００の半導体膜２２０と重なっている。   The drain (or source) of the transistor 12 is connected to the first wiring 154 through a wiring and a via formed in the local wiring layer 102. The drain of the transistor 14 is connected to the gate electrode 210 through a wiring and a via formed in the local wiring layer 102. The transistors 12 and 14 constitute internal circuits 300 and 302 described later. Note that the transistor 14 overlaps with the semiconductor film 220 of the transistor 200 in plan view.

図２３は、図２２に示した半導体装置の回路図である。本実施形態において、半導体装置は電源パッド４００、接地パッド４０２、及びＩ／Ｏパッド４１０を有している。電源パッド４００は半導体装置に電源電圧（Ｖｄｄ）を供給するためのパッドであり、接地パッド４０２は、半導体装置に接地電位を供給するためのパッドである。Ｉ／Ｏパッド４１０は、半導体装置に対する信号の入出力を行うためのパッドである。   FIG. 23 is a circuit diagram of the semiconductor device shown in FIG. In this embodiment, the semiconductor device has a power supply pad 400, a ground pad 402, and an I / O pad 410. The power supply pad 400 is a pad for supplying a power supply voltage (Vdd) to the semiconductor device, and the ground pad 402 is a pad for supplying a ground potential to the semiconductor device. The I / O pad 410 is a pad for inputting / outputting a signal to / from the semiconductor device.

半導体装置には、内部回路３００，３０２が形成されている。内部回路３００及び内部回路３０２は、いずれもトランジスタ２００を介して電源パッド４００に接続している。すなわちトランジスタ２００は、電源回路の一部を構成している。本実施形態では、内部回路３００，３０２は互いに異なる電源電圧が供給されるため、互いに異なるトランジスタ２００を介して、互いに異なる電源パッド４００に接続している。   Internal circuits 300 and 302 are formed in the semiconductor device. Both the internal circuit 300 and the internal circuit 302 are connected to the power supply pad 400 through the transistor 200. That is, the transistor 200 constitutes a part of the power supply circuit. In the present embodiment, since the internal circuits 300 and 302 are supplied with different power supply voltages, they are connected to different power supply pads 400 via different transistors 200.

また内部回路３００，３０２は、Ｉ／Ｏパッド４１０に接続しており、Ｉ／Ｏパッド４１０を介して外部との間で信号の入出力を行う。内部回路３００，３０２は、いずれも接地パッド４０２に接続している。そしてダイオード２０４は、Ｉ／Ｏパッド４１０と接地パッド４０２の間に、Ｉ／Ｏパッド４１０から接地パッド４０２に向かう方向が順方向となる向きに接続されている。すなわち、ダイオード２０４は内部回路３００をＥＳＤ等から保護するための保護素子であり、内部回路３００に対して並列に接続されている。   The internal circuits 300 and 302 are connected to the I / O pad 410, and input / output signals to / from the outside via the I / O pad 410. Both internal circuits 300 and 302 are connected to the ground pad 402. The diode 204 is connected between the I / O pad 410 and the ground pad 402 so that the direction from the I / O pad 410 to the ground pad 402 is the forward direction. That is, the diode 204 is a protection element for protecting the internal circuit 300 from ESD or the like, and is connected in parallel to the internal circuit 300.

図２４は、図２２及び図２３に示した半導体装置の全体の構成を示す平面図である。本図に示すように、半導体装置は、矩形を有している。そして各辺に沿って、複数の電源パッドが配置されている。これら電源パッドは、電源パッド４００、接地パッド４０２、及びＩ／Ｏパッド４１０のいずれかである。   FIG. 24 is a plan view showing the overall configuration of the semiconductor device shown in FIGS. As shown in the figure, the semiconductor device has a rectangular shape. A plurality of power supply pads are arranged along each side. These power pads are any one of the power pad 400, the ground pad 402, and the I / O pad 410.

また、平面視で、内部回路３００、トランジスタ２００、及び容量素子２０２が形成されている領域は、電源パッド４００、接地パッド４０２、及びＩ／Ｏパッド４１０で囲まれている領域を内側に含んでいる。すなわち、電源パッド４００、接地パッド４０２、及びＩ／Ｏパッド４１０は、内部回路３００、トランジスタ２００、及び容量素子２０２と重なっている。   In a plan view, the region where the internal circuit 300, the transistor 200, and the capacitor 202 are formed includes a region surrounded by the power supply pad 400, the ground pad 402, and the I / O pad 410. Yes. That is, the power supply pad 400, the ground pad 402, and the I / O pad 410 overlap with the internal circuit 300, the transistor 200, and the capacitor 202.

図２５は、図２２の変形例を示す図である。この図において、第１配線層１５０及び第２配線層１７０は、いずれもグローバル配線層１０４に形成されている。そして配線１８８及び配線１８６は、Ａｌ配線により形成されている。電源パッド４００、接地パッド４０２、及びＩ／Ｏパッド４１０は、配線１８６，１８８と同一層に形成されている。   FIG. 25 is a diagram showing a modification of FIG. In this figure, both the first wiring layer 150 and the second wiring layer 170 are formed in the global wiring layer 104. The wiring 188 and the wiring 186 are made of Al wiring. The power supply pad 400, the ground pad 402, and the I / O pad 410 are formed in the same layer as the wirings 186 and 188.

本実施形態によれば、トランジスタ２００を用いて内部回路３００，３０２の電源回路を構成し、またダイオード２０４を内部回路３００，３０２の保護素子として使用している。このため、内部回路３００，３０２と、これらの電源回路及び保護素子を、平面視で重ねることができる。従って、半導体装置をさらに小型化することができる。   According to the present embodiment, the power supply circuit of the internal circuits 300 and 302 is configured using the transistor 200, and the diode 204 is used as a protection element for the internal circuits 300 and 302. For this reason, the internal circuits 300 and 302 and these power supply circuits and protection elements can be overlapped in a plan view. Therefore, the semiconductor device can be further reduced in size.

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。   As mentioned above, although embodiment of this invention was described with reference to drawings, these are the illustrations of this invention, Various structures other than the above are also employable.

１０ 半導体基板
１２ トランジスタ
１４ トランジスタ
１６ 受動素子
２０ 素子分離膜
５０ レジストパターン
１００ 多層配線層
１０２ ローカル配線層
１０４ グローバル配線層
１４０ 拡散防止膜
１５０ 第１配線層
１５２ ビア
１５４ 第１配線
１５６ バリアメタル膜
１６０ 拡散防止膜
１６２ 拡散防止膜
１７０ 第２配線層
１７２ ハードマスク膜
１８１ ビア
１８２ 配線
１８３ ビア
１８４ ビア
１８５ バリアメタル膜
１８６ 配線
１８６ａ 配線
１８６ｂ 配線
１８７ バリアメタル膜
１８８ 配線
１８９ ビア
１９０ 層間絶縁膜
１９２ ビア
１９４ 配線
２００ トランジスタ
２０２ 容量素子
２０４ ダイオード
２１０ ゲート電極
２１２ バリアメタル膜
２２０ 半導体膜
２２２ 半導体膜
２３０ ゲート絶縁膜
２３２ 絶縁材料層
２３３ 絶縁材料膜
２４０ ハードマスク膜
３００ 内部回路
３０２ 内部回路
４００ 電源パッド
４０２ 接地パッド
４１０ Ｉ／Ｏパッド DESCRIPTION OF SYMBOLS 10 Semiconductor substrate 12 Transistor 14 Transistor 16 Passive element 20 Element isolation film 50 Resist pattern 100 Multilayer wiring layer 102 Local wiring layer 104 Global wiring layer 140 Diffusion prevention film 150 First wiring layer 152 Via 154 First wiring 156 Barrier metal film 160 Diffusion Prevention film 162 Diffusion prevention film 170 Second wiring layer 172 Hard mask film 181 Via 182 Wiring 183 Via 184 Via 185 Barrier metal film 186 Wiring 186a Wiring 186b Wiring 187 Barrier metal film 188 Wiring 189 Via 190 Interlayer insulating film 192 Via 194 Wiring 200 Transistor 202 Capacitor 204 Diode 210 Gate electrode 212 Barrier metal film 220 Semiconductor film 222 Semiconductor film 230 Gate insulating film 232 Insulating material layer 233 Insulating material film 240 Hard Mask film 300 Internal circuit 302 Internal circuit 400 Power supply pad 402 Ground pad 410 I / O pad

Claims (30)

第１配線層と、前記第１配線層上に位置する第２配線層とを含む多層配線層と、
前記第１配線層に埋め込まれた第１配線と、
前記第１配線層に埋め込まれたゲート電極と、
前記第１配線層と前記第２配線層の間に形成され、前記ゲート電極上に位置するゲート絶縁膜と、
前記第１配線層と前記第２配線層の間に形成され、前記第１配線上に位置する拡散防止膜と、
前記第１配線層と前記第２配線層の間に形成され、前記ゲート絶縁膜上に位置する半導体層と、
前記第２配線層に埋め込まれ、前記半導体層に接続するビアと、
を備え、
前記ゲート絶縁膜は、前記拡散防止膜よりも薄い半導体装置。 A multilayer wiring layer including a first wiring layer and a second wiring layer located on the first wiring layer;
A first wiring embedded in the first wiring layer;
A gate electrode embedded in the first wiring layer;
A gate insulating film formed between the first wiring layer and the second wiring layer and positioned on the gate electrode;
A diffusion prevention film formed between the first wiring layer and the second wiring layer and positioned on the first wiring;
A semiconductor layer formed between the first wiring layer and the second wiring layer and located on the gate insulating film;
Vias embedded in the second wiring layer and connected to the semiconductor layer;
With
The gate insulating film is a semiconductor device thinner than the diffusion barrier film. 請求項１に記載の半導体装置において、
前記拡散防止膜及び前記ゲート絶縁膜は同一の絶縁膜であり、
前記拡散防止膜は、前記ゲート絶縁膜となる部分に凹部を有している半導体装置。 The semiconductor device according to claim 1,
The diffusion prevention film and the gate insulating film are the same insulating film,
The diffusion preventing film is a semiconductor device having a recess in a portion to be the gate insulating film. 請求項２に記載の半導体装置において、
前記拡散防止膜は、ＳｉＮ、ＳｉＣＮ、又はＳｉＣにより形成されている半導体装置。 The semiconductor device according to claim 2,
The diffusion preventing film is a semiconductor device formed of SiN, SiCN, or SiC. 請求項２又は３に記載の半導体装置において、
前記拡散防止膜のうち前記ゲート絶縁膜以外の部分の上に位置する第１ハードマスク膜を備える半導体装置。 The semiconductor device according to claim 2 or 3,
A semiconductor device comprising a first hard mask film located on a portion of the diffusion prevention film other than the gate insulating film. 請求項４に記載の半導体装置において、
前記第１ハードマスク膜は、ＳｉＯ２膜又はＳｉＣＯＨ膜である半導体装置。 The semiconductor device according to claim 4,
The first hard mask film is a semiconductor device which is a SiO 2 film or a SiCOH film. 半導体基板と、
前記半導体基板上に形成され、第１配線層と、前記第１配線層上に位置する第２配線層とを含む多層配線層と、
前記第１配線層に埋め込まれた第１配線と、
前記第１配線層に埋め込まれたゲート電極と、
前記第１配線層と前記第２配線層の間に形成され、前記ゲート電極上に位置するゲート絶縁膜と、
前記第１配線層と前記第２配線層の間に形成され、前記第１配線上に位置する拡散防止膜と、
前記第１配線層と前記第２配線層の間に形成され、前記ゲート絶縁膜上に位置する半導体層と、
前記第２配線層に埋め込まれ、前記半導体装置に接続するビアと、
を備え、
前記ゲート絶縁膜は、前記拡散防止膜とは異なる材料により形成されている絶縁材料層を有している半導体装置。 A semiconductor substrate;
A multilayer wiring layer formed on the semiconductor substrate and including a first wiring layer and a second wiring layer located on the first wiring layer;
A first wiring embedded in the first wiring layer;
A gate electrode embedded in the first wiring layer;
A gate insulating film formed between the first wiring layer and the second wiring layer and positioned on the gate electrode;
A diffusion prevention film formed between the first wiring layer and the second wiring layer and positioned on the first wiring;
A semiconductor layer formed between the first wiring layer and the second wiring layer and located on the gate insulating film;
Vias embedded in the second wiring layer and connected to the semiconductor device;
With
The semiconductor device, wherein the gate insulating film has an insulating material layer formed of a material different from that of the diffusion prevention film. 請求項６に記載の半導体装置において、
前記拡散防止膜は前記ゲート電極上には形成されておらず、
前記ゲート絶縁膜は、前記絶縁材料層により形成されている半導体装置。 The semiconductor device according to claim 6.
The diffusion prevention film is not formed on the gate electrode,
The semiconductor device, wherein the gate insulating film is formed of the insulating material layer. 請求項７に記載の半導体装置において、
前記拡散防止膜は前記ゲート電極上にも形成されており、かつ前記ゲート電極上に位置する前記拡散防止膜は、前記第１配線上に位置する前記拡散防止膜よりも薄く、
前記絶縁材料層は、前記ゲート電極上に位置する前記拡散防止膜上に形成されており、
前記ゲート絶縁膜は、前記ゲート電極上に位置する前記拡散防止膜、及び前記絶縁材料層を有している半導体装置。 The semiconductor device according to claim 7,
The diffusion prevention film is also formed on the gate electrode, and the diffusion prevention film located on the gate electrode is thinner than the diffusion prevention film located on the first wiring,
The insulating material layer is formed on the diffusion barrier film located on the gate electrode;
The semiconductor device, wherein the gate insulating film includes the diffusion prevention film located on the gate electrode and the insulating material layer. 請求項６〜８のいずれか一項に記載の半導体装置において、
前記絶縁材料層は、前記拡散防止膜よりも誘電率が高い材料により形成されている半導体装置。 The semiconductor device according to any one of claims 6 to 8,
The semiconductor device, wherein the insulating material layer is formed of a material having a higher dielectric constant than that of the diffusion preventing film. 請求項９に記載の半導体装置において、
前記絶縁材料層は、ＳｉＮ層、ペロブスカイト構造を有する複合金属酸化物層、またはＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉから選ばれた一種類以上の金属の酸化物層を含む半導体装置。 The semiconductor device according to claim 9.
The insulating material layer is a semiconductor device including an SiN layer, a composite metal oxide layer having a perovskite structure, or an oxide layer of one or more kinds of metals selected from Si, Al, Hf, Zr, Ta, and Ti. 請求項６〜１０のいずれか一項に記載の半導体装置において、
平面視で前記半導体層と前記ゲート絶縁膜の形状は同一である半導体装置。 The semiconductor device according to any one of claims 6 to 10, wherein
A semiconductor device in which the semiconductor layer and the gate insulating film have the same shape in plan view. 請求項６〜１１のいずれか一項に記載の半導体装置において、
前記拡散防止膜の上に位置する第１ハードマスク膜を備える半導体装置。 In the semiconductor device according to any one of claims 6 to 11,
A semiconductor device comprising a first hard mask film positioned on the diffusion barrier film. 請求項１〜１２のいずれか一項に記載の半導体装置において、
前記第１配線と前記ゲート電極は同一の材料により形成されている半導体装置。 The semiconductor device according to any one of claims 1 to 12,
A semiconductor device in which the first wiring and the gate electrode are formed of the same material. 請求項１〜１３のいずれか一項に記載の半導体装置において、
前記半導体基板に形成された第１トランジスタを備える半導体装置。 The semiconductor device according to any one of claims 1 to 13,
A semiconductor device comprising a first transistor formed on the semiconductor substrate. 請求項１４に記載の半導体装置において、
平面視において、前記第１トランジスタは、前記半導体層と重なっている半導体装置。 The semiconductor device according to claim 14.
The semiconductor device, wherein the first transistor overlaps with the semiconductor layer in plan view. 請求項１〜１５のいずれか一項に記載の半導体装置において、
前記ゲート絶縁膜、前記ゲート電極、及び前記半導体層は第２トランジスタを形成している半導体装置。 The semiconductor device according to any one of claims 1 to 15,
The semiconductor device in which the gate insulating film, the gate electrode, and the semiconductor layer form a second transistor. 請求項１６に記載の半導体装置において、
内部回路と、
前記多層配線層の最上層の配線層に形成され、前記内部回路に電源電圧を供給する電源パッドと、
を備え、
前記内部回路は、前記第２トランジスタを介して前記電源パッドに接続している半導体装置。 The semiconductor device according to claim 16, wherein
Internal circuitry,
A power supply pad formed in the uppermost wiring layer of the multilayer wiring layer and supplying a power supply voltage to the internal circuit;
With
The semiconductor device, wherein the internal circuit is connected to the power supply pad via the second transistor. 請求項１〜１５のいずれか一項に記載の半導体装置において、
前記半導体層は、ソース及びドレインを有しており、
前記ソースは、前記ゲート電極に短絡しており、
前記ソース、前記ドレイン、前記ゲート絶縁膜、及び前記ゲート電極は、ダイオードを形成している半導体装置。 The semiconductor device according to any one of claims 1 to 15,
The semiconductor layer has a source and a drain;
The source is shorted to the gate electrode;
The source, the drain, the gate insulating film, and the gate electrode form a diode. 請求項１８に記載の半導体装置において、
内部回路と、
前記多層配線層の最上層の配線層に形成され、前記内部回路に信号を供給するＩ／Ｏパッドと、
前記最上層の配線層に形成され、前記内部回路に接地電位を供給する接地パッドと、
を備え、
前記ダイオードは、前記Ｉ／Ｏパッドと前記接地パッドの間に、前記Ｉ／Ｏパッドから前記接地パッドに向かう方向が順方向となる向きに接続されている半導体装置。 The semiconductor device according to claim 18.
Internal circuitry,
An I / O pad that is formed in the uppermost wiring layer of the multilayer wiring layer and supplies a signal to the internal circuit;
A ground pad formed in the uppermost wiring layer and supplying a ground potential to the internal circuit;
With
The diode is a semiconductor device, wherein the diode is connected between the I / O pad and the ground pad so that a direction from the I / O pad to the ground pad is a forward direction. 請求項１〜１５のいずれか一項に記載の半導体装置において、
前記ゲート電極、前記ゲート絶縁膜、及び前記半導体層は容量素子を形成している半導体装置。 The semiconductor device according to any one of claims 1 to 15,
The semiconductor device in which the gate electrode, the gate insulating film, and the semiconductor layer form a capacitive element. 請求項１〜２０のいずれか一項に記載の半導体装置において、
前記半導体層は、酸化物半導体層である半導体装置。 The semiconductor device according to any one of claims 1 to 20,
The semiconductor device, wherein the semiconductor layer is an oxide semiconductor layer. 請求項２１に記載の半導体装置において、
前記酸化物半導体層は、ＩｎＧａＺｎＯ層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、ＮｉＯ、ＳｎＯ、またはＣｕＯである半導体装置。 The semiconductor device according to claim 21, wherein
The semiconductor device, wherein the oxide semiconductor layer is an InGaZnO layer, an InZnO layer, a ZnO layer, a ZnAlO layer, a ZnCuO layer, NiO, SnO, or CuO. 請求項１〜２２のいずれか一項に記載の半導体装置において、
前記半導体層上に形成され、平面形状が前記半導体層と同一である第２ハードマスク膜を備える半導体装置。 The semiconductor device according to any one of claims 1 to 22,
A semiconductor device comprising a second hard mask film formed on the semiconductor layer and having a planar shape identical to that of the semiconductor layer. 請求項２３に記載の半導体装置において、
前記第２ハードマスク膜は、前記拡散防止膜と同一材料であり、かつ前記拡散防止膜と同一の厚さの層を有している半導体装置。 24. The semiconductor device according to claim 23, wherein
The semiconductor device, wherein the second hard mask film is made of the same material as the diffusion prevention film and has a layer having the same thickness as the diffusion prevention film. 半導体基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜に、第１配線、及びゲート電極を埋め込む工程と、
前記第１層間絶縁膜上、前記第１配線上、及び前記ゲート電極上に、拡散防止膜を形成する工程と、
前記ゲート電極上に位置する拡散防止膜を薄くする工程と、
前記ゲート絶縁膜上の前記拡散防止膜上に、半導体膜を形成する工程と、
前記拡散防止膜上及び前記半導体膜上に、第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜に、前記半導体膜に接続するビアを形成する工程と、
を備える半導体装置の製造方法。 Forming a first interlayer insulating film on the semiconductor substrate;
Burying a first wiring and a gate electrode in the first interlayer insulating film;
Forming a diffusion barrier film on the first interlayer insulating film, on the first wiring, and on the gate electrode;
Thinning the diffusion barrier layer located on the gate electrode;
Forming a semiconductor film on the diffusion barrier film on the gate insulating film;
Forming a second interlayer insulating film on the diffusion barrier film and the semiconductor film;
Forming a via connected to the semiconductor film in the second interlayer insulating film;
A method for manufacturing a semiconductor device comprising: 請求項２５に記載の半導体装置の製造方法において、
前記半導体膜を形成する工程において、前記半導体層を、前記拡散防止膜上にも形成し、
前記半導体層を形成する工程の後、前記第２層間絶縁膜を形成する工程の前に、
前記半導体層上にハードマスクパターンを形成する工程と、
前記ハードマスクパターンをマスクとして前記半導体層を選択的に除去することにより、前記第１配線上に位置する前記半導体層を除去する工程と、
を備える半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 25,
In the step of forming the semiconductor film, the semiconductor layer is also formed on the diffusion prevention film,
After the step of forming the semiconductor layer and before the step of forming the second interlayer insulating film,
Forming a hard mask pattern on the semiconductor layer;
Removing the semiconductor layer located on the first wiring by selectively removing the semiconductor layer using the hard mask pattern as a mask;
A method for manufacturing a semiconductor device comprising: 請求項２５に記載の半導体装置の製造方法において、
前記拡散防止膜を薄くする工程と、前記半導体膜を形成する工程の間に、前記ゲート電極上の前記拡散防止膜の上に、前記拡散防止膜とは異なる絶縁材料により形成されている絶縁材料層を形成する工程を備え、
前記半導体膜を形成する工程において、前記半導体膜を、前記絶縁材料層上に形成する半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 25,
An insulating material formed of an insulating material different from the diffusion preventing film on the diffusion preventing film on the gate electrode between the step of thinning the diffusion preventing film and the step of forming the semiconductor film Comprising the step of forming a layer,
In the step of forming the semiconductor film, the semiconductor device is formed on the insulating material layer. 半導体基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜に、第１配線、及びゲート電極を埋め込む工程と、
前記第１層間絶縁膜上、前記第１配線上、及び前記ゲート電極上に、拡散防止膜を形成する工程と、
前記ゲート電極上に位置する拡散防止膜を除去する工程と、
前記ゲート絶縁膜上に、前記拡散防止膜とは異なる絶縁材料により形成されている絶縁材料層を形成する工程と、
前記絶縁材料層上に半導体膜を形成する工程と、
前記拡散防止膜上及び前記半導体膜上に、第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜に、前記半導体膜に接続するビアを形成する工程と、
を備える半導体装置の製造方法。 Forming a first interlayer insulating film on the semiconductor substrate;
Burying a first wiring and a gate electrode in the first interlayer insulating film;
Forming a diffusion barrier film on the first interlayer insulating film, on the first wiring, and on the gate electrode;
Removing the diffusion barrier layer located on the gate electrode;
Forming an insulating material layer formed of an insulating material different from the diffusion preventing film on the gate insulating film;
Forming a semiconductor film on the insulating material layer;
Forming a second interlayer insulating film on the diffusion barrier film and the semiconductor film;
Forming a via connected to the semiconductor film in the second interlayer insulating film;
A method for manufacturing a semiconductor device comprising: 請求項２７又は２８に記載の半導体装置の製造方法において、
前記絶縁材料層を形成する工程において、前記絶縁材料層を、前記拡散防止膜上にも形成し、
前記半導体層を形成する工程において、前記半導体層を、前記拡散防止膜上の前記絶縁材料層上にも形成し、
前記半導体層を形成する工程の後、前記第２層間絶縁膜を形成する工程の前に、
前記半導体層上にハードマスクパターンを形成する工程と、
前記ハードマスクパターンをマスクとして前記半導体層及び前記絶縁材料層を選択的に除去することにより、前記第１配線上に位置する前記半導体層及び前記絶縁材料層を除去する工程と、
を備える半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 27 or 28, wherein:
In the step of forming the insulating material layer, the insulating material layer is also formed on the diffusion prevention film,
In the step of forming the semiconductor layer, the semiconductor layer is also formed on the insulating material layer on the diffusion prevention film,
After the step of forming the semiconductor layer and before the step of forming the second interlayer insulating film,
Forming a hard mask pattern on the semiconductor layer;
Removing the semiconductor layer and the insulating material layer located on the first wiring by selectively removing the semiconductor layer and the insulating material layer using the hard mask pattern as a mask;
A method for manufacturing a semiconductor device comprising: 請求項２６又は２９に記載の半導体装置の製造方法において、
前記ハードマスクパターンは、前記拡散防止膜と同一材料であり、かつ前記拡散防止膜と同一の厚さを有する層を有している半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 26 or 29,
The method of manufacturing a semiconductor device, wherein the hard mask pattern has a layer made of the same material as the diffusion prevention film and having the same thickness as the diffusion prevention film.
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