JP2012244055A - Manufacturing method of semiconductor element - Google Patents

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Masateru Oya
昌輝 大矢
Koji Ajiki
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Abstract

PROBLEM TO BE SOLVED: To provide a manufacturing method of a semiconductor element capable of simplifying a manufacturing step of the semiconductor element.SOLUTION: A manufacturing method of a semiconductor light-emitting element 100 comprises the steps of forming a current constriction layer 10 above an n-type substrate 20, and forming a current constriction part 14 composed of the current constriction layer 10 by etching the current constriction layer 10, and then forming an alignment mark 12 composed of the current constriction layer 10 on a region different from the current constriction part 14. This allows a manufacturing step of the semiconductor element to be simplified using the alignment mark.

Description

本発明は、半導体素子の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor element.

半導体素子の製造に際して、例えばフォトリソグラフィ工程に用いるためのアライメントマークを形成することがある。このアライメントマークを用いて位置合わせをすることにより、正確なフォトリソグラフィを実現することが容易となる。アライメントマークに関する技術としては、例えば特許文献1〜3に記載のものが挙げられる。   In manufacturing a semiconductor element, for example, an alignment mark for use in a photolithography process may be formed. By performing alignment using this alignment mark, it becomes easy to realize accurate photolithography. Examples of the technique related to the alignment mark include those described in Patent Documents 1 to 3.

特許文献1に記載の技術は、発光ダイオード用エピタキシャルウェハに関するものであり、電流阻止部と基板との間で凹凸を作成することにより、電流阻止部上に成長したエピタキシャル層表面に凹凸を形成するというものである。特許文献2に記載の技術は、InP埋め込み領域およびInPクラッド層と活性層とのエッチングレート差を利用して、マーク用メサにおける活性層以下の部分を残存させるというものである。特許文献3に記載の技術は、アライメントマーク上を覆う絶縁膜上にキャップ層を設けることで、当該絶縁膜の消滅を抑制するというものである。   The technique described in Patent Document 1 relates to an epitaxial wafer for light-emitting diodes, and creates irregularities between the current blocking unit and the substrate, thereby forming irregularities on the surface of the epitaxial layer grown on the current blocking unit. That's it. The technique described in Patent Document 2 uses the etching rate difference between the InP buried region and the InP clad layer and the active layer to leave the portion below the active layer in the mark mesa. The technique described in Patent Document 3 is to suppress the disappearance of the insulating film by providing a cap layer on the insulating film covering the alignment mark.

特開2003−133586号公報JP 2003-133586 A 特開2009−111088号公報JP 2009-111088 A 特開2007−165538号公報JP 2007-165538 A

アライメントマークを形成する場合、半導体素子を製造するための工程に加えて、アライメントマークを形成するための別の工程が必要となる。この場合、半導体素子の製造は煩雑となってしまう。従って、半導体素子の製造工程を簡略化することが求められている。   In the case of forming the alignment mark, another process for forming the alignment mark is required in addition to the process for manufacturing the semiconductor element. In this case, the manufacture of the semiconductor element becomes complicated. Therefore, it is required to simplify the manufacturing process of the semiconductor element.

本発明において開示される発明のうち代表的なものの概要を簡単に説明すれば下記のとおりである。
本発明の一実施形態による半導体素子の製造方法によれば、基板上に第1半導体層を形成する工程と、
前記第1半導体層をエッチングすることにより、前記第1半導体層からなる電流狭窄部を形成するとともに、前記電流狭窄部とは異なる領域に前記第1半導体層からなるアライメントマークを形成する工程と、
を備える。
The outline of typical inventions among the inventions disclosed in the present invention will be briefly described as follows.
According to a method for manufacturing a semiconductor device according to an embodiment of the present invention, a step of forming a first semiconductor layer on a substrate;
Etching the first semiconductor layer to form a current confinement portion made of the first semiconductor layer and forming an alignment mark made of the first semiconductor layer in a region different from the current confinement portion;
Is provided.

本発明の一実施形態によれば、半導体層をエッチングすることにより、電流狭窄部を形成するとともに、アライメントマークを形成する。このため、アライメントマークを形成するための別の工程を必要としない。従って、アライメントマークを用いた半導体素子の製造工程を簡略化することができる。   According to one embodiment of the present invention, the semiconductor layer is etched to form the current constriction and the alignment mark. For this reason, another process for forming the alignment mark is not required. Therefore, the manufacturing process of the semiconductor element using the alignment mark can be simplified.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、半導体素子の製造工程を簡略化することができる。   The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows. That is, the manufacturing process of the semiconductor element can be simplified.

第1の実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element which concerns on 1st Embodiment. 第1の実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element which concerns on 1st Embodiment. 第1の実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element which concerns on 1st Embodiment. 第1の実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element which concerns on 1st Embodiment. 第1の実施形態に係る半導体素子を示す断面図である。1 is a cross-sectional view showing a semiconductor element according to a first embodiment. 第2の実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element which concerns on 2nd Embodiment. 第3の実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element which concerns on 3rd Embodiment.

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.

図1〜図4は、第1の実施形態に係る半導体発光素子100の製造方法を示す断面図である。また、図5は、第1の実施形態に係る半導体発光素子100を示す断面図である。本実施形態に係る半導体発光素子100の製造方法は、n型基板20上に電流狭窄層10を形成する工程と、電流狭窄層10をエッチングすることにより、電流狭窄層10からなる電流狭窄部14を形成するとともに、電流狭窄部14とは異なる領域に電流狭窄層10からなるアライメントマーク12を形成する工程と、を備えている。
本実施形態における半導体発光素子100は、窒化物半導体発光素子である。
1 to 4 are cross-sectional views illustrating a method for manufacturing the semiconductor light emitting device 100 according to the first embodiment. FIG. 5 is a cross-sectional view showing the semiconductor light emitting device 100 according to the first embodiment. In the method of manufacturing the semiconductor light emitting device 100 according to the present embodiment, the step of forming the current confinement layer 10 on the n-type substrate 20 and the current confinement portion 14 made of the current confinement layer 10 by etching the current confinement layer 10. And forming an alignment mark 12 made of the current confinement layer 10 in a region different from the current confinement portion 14.
The semiconductor light emitting device 100 in the present embodiment is a nitride semiconductor light emitting device.

本実施形態において、アライメントはLSA(Laser Step Alignmnet)方式により行われる。LSA方式によるアライメントでは、アライメントビームをアライメントマークに向けて照射し、アライメントマークにより回折または散乱された光を検出することで位置合わせを行う。アライメントマークは、例えば基板上にドット状に配列される。
アライメントビームとしては、例えばHeNe(ヘリウム・ネオン)レーザが用いられる。HeNeレーザは、633nm程度の波長を有する。
なお、アライメントは、例えばFIA(Field Image Alignment)方式や、LIA(Laser Interferometric Alignment)方式等により行われてもよい。
In the present embodiment, alignment is performed by an LSA (Laser Step Alignment) method. In alignment by the LSA method, alignment is performed by irradiating an alignment beam toward the alignment mark and detecting light diffracted or scattered by the alignment mark. For example, the alignment marks are arranged in a dot shape on the substrate.
As the alignment beam, for example, a HeNe (helium neon) laser is used. The HeNe laser has a wavelength of about 633 nm.
The alignment may be performed by, for example, an FIA (Field Image Alignment) method, an LIA (Laser Interferometric Alignment) method, or the like.

次に、半導体発光素子100の構成を説明する。図5に示すように、半導体発光素子100は、n型基板20の一面上に、n型バッファ層22、n型クラッド層24、n側光閉じ込め層26、活性層28、キャップ層30、p側光閉じ込め層32、電流狭窄層10、p型クラッド層34、p型コンタクト層36をこの順に積層してなる。n型基板20のうち一面とは反対の他面には、n側電極50が設けられている。また、p型コンタクト層36上には、p側電極52が設けられている。   Next, the configuration of the semiconductor light emitting element 100 will be described. As shown in FIG. 5, the semiconductor light emitting device 100 includes an n-type buffer layer 22, an n-type cladding layer 24, an n-side optical confinement layer 26, an active layer 28, a cap layer 30, p, The side optical confinement layer 32, the current confinement layer 10, the p-type cladding layer 34, and the p-type contact layer 36 are laminated in this order. An n-side electrode 50 is provided on the other surface of the n-type substrate 20 opposite to the one surface. A p-side electrode 52 is provided on the p-type contact layer 36.

n型基板20は、例えばGaN基板からなる。n型バッファ層22は、例えばGaNにより構成される。また、n型バッファ層22の膜厚は、例えば1μmである。n型クラッド層24は、例えばAlGaNにより構成される。また、n型クラッド層24の膜厚は、例えば2μmである。n側光閉じ込め層26は、例えばGaNにより構成される。また、n側光閉じ込め層26の膜厚は、例えば0.1μmである。   The n-type substrate 20 is made of, for example, a GaN substrate. The n-type buffer layer 22 is made of, for example, GaN. The film thickness of the n-type buffer layer 22 is, for example, 1 μm. The n-type cladding layer 24 is made of, for example, AlGaN. Further, the film thickness of the n-type cladding layer 24 is, for example, 2 μm. The n-side optical confinement layer 26 is made of, for example, GaN. The film thickness of the n-side optical confinement layer 26 is, for example, 0.1 μm.

活性層28は、例えばInGaN井戸層とInGaN障壁層からなる多重量子井戸構造を有する。キャップ層30は、例えばAlGaNにより構成される。また、キャップ層30の膜厚は、例えば10nmである。p側光閉じ込め層32は、例えばGaNにより構成される。また、p側光閉じ込め層32の膜厚は、例えば0.1μmである。   The active layer 28 has a multiple quantum well structure including, for example, an InGaN well layer and an InGaN barrier layer. The cap layer 30 is made of, for example, AlGaN. The film thickness of the cap layer 30 is, for example, 10 nm. The p-side optical confinement layer 32 is made of, for example, GaN. The film thickness of the p-side light confinement layer 32 is, for example, 0.1 μm.

電流狭窄層10は、電流狭窄部14を有している。電流狭窄部14は、例えば平面視でストライプ状に設けられた開口部を有しており、半導体発光素子100における電流経路を形成する。電流狭窄層10は、例えばAlNにより構成される。また、電流狭窄層10は、Al組成がp型クラッド層34の平均Al組成より高いAlGaNによって構成されていてもよい。電流狭窄層10の膜厚は、例えば0.1μmである。また、電流狭窄部14が有する開口部は、例えば1〜2μmの幅を有している。   The current confinement layer 10 has a current confinement portion 14. The current confinement portion 14 has openings provided in a stripe shape in plan view, for example, and forms a current path in the semiconductor light emitting device 100. The current confinement layer 10 is made of, for example, AlN. The current confinement layer 10 may be made of AlGaN having an Al composition higher than the average Al composition of the p-type cladding layer 34. The film thickness of the current confinement layer 10 is, for example, 0.1 μm. Moreover, the opening part which the current confinement part 14 has has a width | variety of 1-2 micrometers, for example.

p型クラッド層34は、電流狭窄層10上および電流狭窄層10に設けられた開口部上に設けられている。p型クラッド層34およびp型コンタクト層36は、例えば表面が平坦となるように設けられる。
p型クラッド層34およびp型コンタクト層36は、アライメントにおいて用いられるアライメントビームに対して透明な材料により構成される。これにより、後述するアライメント工程において、p型クラッド層34およびp型コンタクト層36によって覆われたアライメントマーク12を検出することができる。p型クラッド層34は、例えばGaNとAlGaNからなる130周期の超格子構造を有する。この場合、例えばp型クラッド層34のうちGaNからなる層は2.5nmの厚さを有し、p型クラッド層34のうちAlGaNからなる層は2.5nmの厚さを有する。p型コンタクト層36は、例えばGaNにより構成される。p型コンタクト層36の膜厚は、例えば0.1μmである。
The p-type cladding layer 34 is provided on the current confinement layer 10 and on the opening provided in the current confinement layer 10. The p-type cladding layer 34 and the p-type contact layer 36 are provided, for example, so that the surfaces are flat.
The p-type cladding layer 34 and the p-type contact layer 36 are made of a material that is transparent to the alignment beam used in the alignment. Thereby, the alignment mark 12 covered with the p-type cladding layer 34 and the p-type contact layer 36 can be detected in the alignment step described later. The p-type cladding layer 34 has a 130-period superlattice structure made of, for example, GaN and AlGaN. In this case, for example, a layer made of GaN in the p-type cladding layer 34 has a thickness of 2.5 nm, and a layer made of AlGaN in the p-type cladding layer 34 has a thickness of 2.5 nm. The p-type contact layer 36 is made of, for example, GaN. The film thickness of the p-type contact layer 36 is, for example, 0.1 μm.

p型クラッド層34およびp型コンタクト層36からなる層の屈折率は、例えば2.5〜2.54である。また、電流狭窄層10の屈折率は、例えば2.1〜2.3である。p型クラッド層34およびp型コンタクト層36からなる層の屈折率と、電流狭窄層10の屈折率が異なるため、アライメントビームの反射率に差が生ずる。これにより、アライメントビームの回折または散乱が生じ、アライメントマーク12の検出ができる。
また、電流狭窄層10の屈折率がp型クラッド層34の屈折率よりも低いため、電流狭窄層10に設けられた開口部を有する領域の平均的な屈折率は、他の領域の平均的な屈折率と比較して高くなる。これにより、光は開口部を有する領域に集まるように分布する。このように、電流狭窄層10は、基板表面と水平な面方向における光分布を制御する機能を有することとなる。
The refractive index of the layer formed of the p-type cladding layer 34 and the p-type contact layer 36 is, for example, 2.5 to 2.54. Moreover, the refractive index of the current confinement layer 10 is, for example, 2.1 to 2.3. Since the refractive index of the layer composed of the p-type cladding layer 34 and the p-type contact layer 36 and the refractive index of the current confinement layer 10 are different, there is a difference in the reflectance of the alignment beam. Thereby, the alignment beam 12 is diffracted or scattered, and the alignment mark 12 can be detected.
Further, since the refractive index of the current confinement layer 10 is lower than the refractive index of the p-type cladding layer 34, the average refractive index of the region having the opening provided in the current confinement layer 10 is the average of other regions. Higher than the refractive index. Thereby, the light is distributed so as to gather in the region having the opening. Thus, the current confinement layer 10 has a function of controlling the light distribution in the plane direction horizontal to the substrate surface.

半導体発光素子100において用いられるn型不純物は、例えばSiである。また、p型不純物は、例えばMgである。   An n-type impurity used in the semiconductor light emitting device 100 is, for example, Si. The p-type impurity is, for example, Mg.

次に、本実施形態に係る半導体発光素子100の製造方法について説明する。
まず、図1(a)に示すように、n型基板20上に、n型バッファ層22、n型クラッド層24、n側光閉じ込め層26、活性層28、キャップ層30、p側光閉じ込め層32、および電流狭窄層10をこの順に積層する。n型バッファ層22、n型クラッド層24、n側光閉じ込め層26、活性層28、キャップ層30、p側光閉じ込め層32および電流狭窄層10の形成は、n型基板20上に各層を順にエピタキシャル成長させることにより行われる。
Next, a method for manufacturing the semiconductor light emitting device 100 according to this embodiment will be described.
First, as shown in FIG. 1A, an n-type buffer layer 22, an n-type cladding layer 24, an n-side optical confinement layer 26, an active layer 28, a cap layer 30, and a p-side optical confinement are formed on an n-type substrate 20. The layer 32 and the current confinement layer 10 are stacked in this order. The n-type buffer layer 22, the n-type cladding layer 24, the n-side optical confinement layer 26, the active layer 28, the cap layer 30, the p-side optical confinement layer 32 and the current confinement layer 10 are formed on the n-type substrate 20. This is done by epitaxial growth in order.

まず、n型基板20をMOVPE装置内に投入した後、アンモニアを供給しながらn型基板20を昇温する。次いで、成長温度まで達した時点で、エピタキシャル成長を開始する。そして、エピタキシャル成長終了の後、図1(a)に示す積層構造が形成されたn型基板20をMOVPE装置から取り出す。
成長温度は、電流狭窄層10が200〜800℃、活性層28が800℃、それ以外の層については1100℃である。電流狭窄層10は低温で成長させるため、図1(a)に示す状態において、アモルファス状である。
First, after putting the n-type substrate 20 into the MOVPE apparatus, the temperature of the n-type substrate 20 is raised while supplying ammonia. Next, when the growth temperature is reached, epitaxial growth is started. Then, after the epitaxial growth is completed, the n-type substrate 20 on which the stacked structure shown in FIG. 1A is formed is taken out from the MOVPE apparatus.
The growth temperature is 200 to 800 ° C. for the current confinement layer 10, 800 ° C. for the active layer 28, and 1100 ° C. for the other layers. Since the current confinement layer 10 is grown at a low temperature, it is amorphous in the state shown in FIG.

当該エピタキシャル成長工程には、300hPaの減圧MOVPE装置を用いる。キャリアガスとしては、水素と窒素の混合ガスを用いる。また、Ga、Al、Inのソースとしては、例えばそれぞれトリメチルガリウム、トリメチルアルミニウム、トリメチルインジウムを用いる。n型不純物としては、例えばシランが用いられる。また、p型不純物としては、例えばビスシクロペンタジエニルマグネシウムが用いられる。   In the epitaxial growth step, a 300 hPa reduced pressure MOVPE apparatus is used. As the carrier gas, a mixed gas of hydrogen and nitrogen is used. As sources of Ga, Al, and In, for example, trimethylgallium, trimethylaluminum, and trimethylindium are used, respectively. For example, silane is used as the n-type impurity. As the p-type impurity, for example, biscyclopentadienyl magnesium is used.

次に、電流狭窄層10上に絶縁膜70を堆積する。絶縁膜70は、例えばSiOにより構成される。次いで、絶縁膜70上にレジスト60を塗布する。そして、図1(b)に示すように、フォトリソグラフィによりレジスト60を選択的に除去して、レジストマーク62を形成する。このとき、後述する開口部64は形成されない。レジストマーク62は、例えばレジスト60を除去した後に残存した部分によって構成される。
レジストマーク62は、後述する開口部64を形成する工程において、アライメントマークとして機能する。このため、レジストマーク62は、例えばドット状に配列されるように複数形成される。また、レジストマーク62は、例えば半導体発光素子100が形成されないアライメントマーク形成領域に設けられる。
Next, an insulating film 70 is deposited on the current confinement layer 10. The insulating film 70 is made of, for example, SiO 2 . Next, a resist 60 is applied on the insulating film 70. Then, as shown in FIG. 1B, the resist 60 is selectively removed by photolithography to form a resist mark 62. At this time, an opening 64 described later is not formed. For example, the resist mark 62 is constituted by a portion remaining after the resist 60 is removed.
The registration mark 62 functions as an alignment mark in the step of forming an opening 64 described later. Therefore, a plurality of registration marks 62 are formed so as to be arranged in a dot shape, for example. Further, the resist mark 62 is provided, for example, in an alignment mark formation region where the semiconductor light emitting element 100 is not formed.

レジストマーク62を形成するためのフォトリソグラフィにおいては、例えばコンタクト露光、またはステッパー露光を用いることができる。これら露光方法については、目的に応じて適宜選択することができる。   In photolithography for forming the resist mark 62, for example, contact exposure or stepper exposure can be used. About these exposure methods, it can select suitably according to the objective.

次いで、図2(a)に示すように、レジスト60に開口部64を形成する。開口部64の形成は、フォトリソグラフィによってレジスト60を選択的に除去することにより行われる。当該フォトリソグラフィでは、まずレジストマーク62をアライメントマークとして参照してレチクルの位置合わせをする。そして、レチクルを用いて露光した後、現像することにより、レジスト60を選択的に除去する。
当該フォトリソグラフィにおいては、例えばコンタクト露光、またはステッパー露光を用いることができ、目的に応じて適宜選択することができる。例えばステッパー露光を用いた場合、1〜2μm程度の微細な開口幅を有する開口部64を寸法精度良く形成することが可能となる。開口部64は、本実施形態に係る製造方法において形成される複数の半導体発光素子100ごとに設けられる。
次いで、レジスト60をマスクとしたエッチングにより、絶縁膜70を選択的に除去する。
Next, as shown in FIG. 2A, an opening 64 is formed in the resist 60. The opening 64 is formed by selectively removing the resist 60 by photolithography. In the photolithography, the reticle is first aligned with reference to the resist mark 62 as an alignment mark. Then, after exposure using a reticle, development is performed to selectively remove the resist 60.
In the photolithography, for example, contact exposure or stepper exposure can be used, and can be appropriately selected according to the purpose. For example, when stepper exposure is used, the opening 64 having a fine opening width of about 1 to 2 μm can be formed with high dimensional accuracy. The opening 64 is provided for each of the plurality of semiconductor light emitting elements 100 formed in the manufacturing method according to this embodiment.
Next, the insulating film 70 is selectively removed by etching using the resist 60 as a mask.

本実施形態では、レジストマーク62を形成するためのフォトリソグラフィに用いたレジスト60を、絶縁膜70のエッチングに用いられるマスクを形成するためのフォトリソグラフィに用いることができる。すなわち、これら異なるフォトリソグラフィにおいて同一のレジスト60を用いることができる。このため、絶縁膜70のエッチングに用いられるマスクを形成するためのフォトリソグラフィにおいて、レジストを塗布し直す必要がない。これにより、半導体素子の製造は容易となる。   In the present embodiment, the resist 60 used for photolithography for forming the resist mark 62 can be used for photolithography for forming a mask used for etching the insulating film 70. That is, the same resist 60 can be used in these different photolithography. For this reason, it is not necessary to reapply a resist in photolithography for forming a mask used for etching the insulating film 70. Thereby, manufacture of a semiconductor element becomes easy.

次いで、レジスト60および絶縁膜70をマスクとしたエッチングにより、電流狭窄層10を選択的に除去する。次いで、レジスト60および絶縁膜70を除去して、図2(b)に示す構造が得られる。これにより、図2(b)に示すように、開口部64に対応して形成された開口部を有する電流狭窄部14が形成される。また、レジストマーク62に対応して形成されたアライメントマーク12が形成される。このように、アライメントマーク12は、電流狭窄層10のうちエッチング後に残存した部分によって構成されることとなる。アライメントマーク12は、電流狭窄部14とは異なる領域に位置するように形成される。   Next, the current confinement layer 10 is selectively removed by etching using the resist 60 and the insulating film 70 as a mask. Next, the resist 60 and the insulating film 70 are removed to obtain the structure shown in FIG. As a result, as shown in FIG. 2B, the current confinement portion 14 having an opening formed corresponding to the opening 64 is formed. In addition, the alignment mark 12 formed corresponding to the resist mark 62 is formed. Thus, the alignment mark 12 is constituted by a portion of the current confinement layer 10 remaining after etching. The alignment mark 12 is formed so as to be located in a region different from the current confinement portion 14.

電流狭窄部14は、電流狭窄層10および電流狭窄層10に形成された開口部からなる。また、電流狭窄部14は、本実施形態に係る製造方法によって形成される複数の半導体発光素子100ごとに設けられる。複数の電流狭窄部14は、例えば互いに連続して設けられている。   The current confinement portion 14 includes a current confinement layer 10 and an opening formed in the current confinement layer 10. In addition, the current confinement part 14 is provided for each of the plurality of semiconductor light emitting elements 100 formed by the manufacturing method according to the present embodiment. The plurality of current confinement portions 14 are provided continuously with each other, for example.

アライメントマーク12は、レジストマーク62に対応しており、例えばドット状に配列されるように複数設けられる。また、アライメントマーク12は、例えば半導体発光素子100が形成されないアライメント形成領域に配置される。さらに、アライメントマーク12は、図2(b)に示すように、電流狭窄層10のうちエッチング後に残存した部分によって構成される。   The alignment marks 12 correspond to the registration marks 62, and a plurality of alignment marks 12 are provided so as to be arranged in a dot shape, for example. Moreover, the alignment mark 12 is arrange | positioned at the alignment formation area | region in which the semiconductor light emitting element 100 is not formed, for example. Further, as shown in FIG. 2B, the alignment mark 12 is constituted by a portion of the current confinement layer 10 remaining after etching.

本実施形態によれば、開口部64を形成するためのフォトリソグラフィに用いるアライメントマークとして形成されたレジストマーク62を用いてアライメントマーク12を形成することができる。このため、アライメントマーク12を形成するためのレジストパターンを新たに設ける必要がない。従って、半導体素子の製造工程を簡略化し、製造コストを下げることができる。   According to the present embodiment, the alignment mark 12 can be formed using the resist mark 62 formed as an alignment mark used in photolithography for forming the opening 64. For this reason, it is not necessary to newly provide a resist pattern for forming the alignment mark 12. Therefore, the manufacturing process of the semiconductor element can be simplified and the manufacturing cost can be reduced.

電流狭窄層10のエッチングでは、例えば燐酸と硫酸の混合液を50〜200℃に保持したものを、エッチング液として用いることができる。
電流狭窄層10をエッチングする工程において、電流狭窄層10はエッチングが容易なアモルファス状を有している。また、p側光閉じ込め層32が単結晶のGaNからなる場合、電流狭窄層10の下層に位置するp側光閉じ込め層32のエッチングは困難となる。すなわち、電流狭窄層10に対するエッチングレートは、p側光閉じ込め層32に対するエッチングレートよりも大きい。このため、制御性の良好なエッチングを行うことが可能となる。
In the etching of the current confinement layer 10, for example, a mixture of phosphoric acid and sulfuric acid maintained at 50 to 200 ° C. can be used as an etching solution.
In the step of etching the current confinement layer 10, the current confinement layer 10 has an amorphous shape that can be easily etched. Further, when the p-side light confinement layer 32 is made of single-crystal GaN, it is difficult to etch the p-side light confinement layer 32 located below the current confinement layer 10. That is, the etching rate for the current confinement layer 10 is larger than the etching rate for the p-side optical confinement layer 32. For this reason, it becomes possible to perform etching with good controllability.

なお、アライメントマーク12は、例えばレジストマーク62以外のレジストパターンに対応して設けられていてもよい。この場合、当該レジストパターンは、例えばレジストマーク62をアライメントマークとして参照したフォトリソグラフィにより、開口部64と同時に形成することができる。また、当該レジストパターンは、例えばドット状に配列するように複数設けられる。さらに、当該レジストパターンは、例えば半導体発光素子100が形成されないアライメントマーク形成領域に設けられる。   The alignment mark 12 may be provided corresponding to a resist pattern other than the resist mark 62, for example. In this case, the resist pattern can be formed simultaneously with the opening 64 by, for example, photolithography referring to the resist mark 62 as an alignment mark. A plurality of resist patterns are provided so as to be arranged in a dot shape, for example. Further, the resist pattern is provided, for example, in an alignment mark formation region where the semiconductor light emitting element 100 is not formed.

次いで、図3(a)に示すように、電流狭窄層10上およびp側光閉じ込め層32上に、p型クラッド層34およびp型コンタクト層36を順に形成する。これにより、アライメントマーク12および電流狭窄部14は、p型クラッド層34によって埋め込まれることとなる。p型クラッド層34およびp型コンタクト層36の形成は、電流狭窄層10およびp側光閉じ込め層32上に、各層を順にエピタキシャル成長させることにより行われる。   Next, as shown in FIG. 3A, a p-type cladding layer 34 and a p-type contact layer 36 are sequentially formed on the current confinement layer 10 and the p-side optical confinement layer 32. As a result, the alignment mark 12 and the current confinement portion 14 are buried by the p-type cladding layer 34. The p-type cladding layer 34 and the p-type contact layer 36 are formed by epitaxially growing each layer on the current confinement layer 10 and the p-side optical confinement layer 32 in order.

まず、図2(b)に示す積層構造が形成されたn型基板20をMOVPE装置内に投入した後、アンモニアを供給しながら当該積層構造を昇温する。この昇温過程により、電流狭窄層10の単結晶化が進行する。次いで、成長温度まで達した時点で、エピタキシャル成長を開始する。そして、エピタキシャル成長終了の後、図3(a)に示す積層構造が形成されたn型基板20をMOVPE装置から取り出す。
なお、当該エピタキシャル成長工程は、n型バッファ層22、n型クラッド層24、n側光閉じ込め層26、活性層28、キャップ層30、p側光閉じ込め層32および電流狭窄層10を形成させるためのエピタキシャル成長工程と同様の条件により行うことができる。
First, the n-type substrate 20 on which the laminated structure shown in FIG. 2B is formed is put into the MOVPE apparatus, and then the laminated structure is heated while supplying ammonia. Through this temperature raising process, single crystallization of the current confinement layer 10 proceeds. Next, when the growth temperature is reached, epitaxial growth is started. Then, after the epitaxial growth is completed, the n-type substrate 20 on which the stacked structure shown in FIG. 3A is formed is taken out from the MOVPE apparatus.
The epitaxial growth step is for forming the n-type buffer layer 22, the n-type cladding layer 24, the n-side optical confinement layer 26, the active layer 28, the cap layer 30, the p-side optical confinement layer 32, and the current confinement layer 10. It can be performed under the same conditions as in the epitaxial growth step.

次いで、図4に示すように、ウェハの状態から半導体発光素子100を個片化するための溝80を形成する。溝80は、例えばp型コンタクト層36、p型クラッド層34、電流狭窄層10、p側光閉じ込め層32、キャップ層30、活性層28、n側光閉じ込め層26を貫通し、n型クラッド層24まで到達するように形成される。   Next, as shown in FIG. 4, a groove 80 for separating the semiconductor light emitting element 100 from the wafer state is formed. The groove 80 penetrates, for example, the p-type contact layer 36, the p-type cladding layer 34, the current confinement layer 10, the p-side optical confinement layer 32, the cap layer 30, the active layer 28, and the n-side optical confinement layer 26. It is formed so as to reach the layer 24.

溝80は、例えば次のように形成される。まず、図3(b)に示すように、p型コンタクト層36上に絶縁膜72およびレジスト66を順に形成する。絶縁膜72は、例えばSiOにより構成される。次いで、フォトリソグラフィにより、レジスト66を選択的に除去する。当該フォトリソグラフィでは、まずアライメントマーク12を参照してレチクルの位置合わせを行う。そして、レチクルを用いて露光した後、現像することにより、レジスト66を選択的に除去する。これにより、溝80を形成するための開口部68を有するレジストパターンが形成される。次いで、レジスト66をマスクとしたエッチングにより、絶縁膜72を選択的に除去する。次いで絶縁膜72をマスクとしたエッチングにより、溝80を形成する。溝80は、例えば電流狭窄部14を区画するように設けられる。これにより、図4に示す構造が得られる。
レジスト66を除去するためのフォトリソグラフィにおいては、例えばコンタクト露光、またはステッパー露光を用いることができ、目的に応じて適宜選択することができる。
その後、絶縁膜72およびレジスト66を除去する。
The groove 80 is formed as follows, for example. First, as shown in FIG. 3B, an insulating film 72 and a resist 66 are sequentially formed on the p-type contact layer 36. The insulating film 72 is made of, for example, SiO 2 . Next, the resist 66 is selectively removed by photolithography. In the photolithography, first, alignment of the reticle is performed with reference to the alignment mark 12. Then, after exposure using a reticle, development is performed to selectively remove the resist 66. Thereby, a resist pattern having an opening 68 for forming the groove 80 is formed. Next, the insulating film 72 is selectively removed by etching using the resist 66 as a mask. Next, a groove 80 is formed by etching using the insulating film 72 as a mask. The groove 80 is provided so as to partition the current confinement portion 14, for example. Thereby, the structure shown in FIG. 4 is obtained.
In photolithography for removing the resist 66, for example, contact exposure or stepper exposure can be used, and can be appropriately selected according to the purpose.
Thereafter, the insulating film 72 and the resist 66 are removed.

次いで、p型コンタクト層36上にp側電極52を、n型基板20の他面上にn側電極50を形成する。
p側電極52は、例えば次のように形成される。まず、p型コンタクト層36上に金属膜を形成する。次いで、p型コンタクト層36上に形成された金属膜上にレジストを形成する。次いで、フォトリソグラフィにより、レジストを選択的に除去する。当該フォトリソグラフィでは、まずアライメントマーク12を参照してレチクルの位置合わせを行う。そして、レチクルを用いて露光した後、現像することにより、レジストを選択的に除去する。次いで、レジストをマスクとしたエッチングにより、金属膜をパターニングする。
なお、アライメントマーク12は、溝80を形成する工程やp側電極52を形成する工程におけるフォトリソグラフィに限らず、他のフォトリソグラフィにおいても同様に参照することができる。
その後、溝80に沿って、ウェハ状態から、複数の半導体発光素子100を個片化する。これにより図5に示す半導体発光素子100が得られる。
Next, the p-side electrode 52 is formed on the p-type contact layer 36, and the n-side electrode 50 is formed on the other surface of the n-type substrate 20.
The p-side electrode 52 is formed as follows, for example. First, a metal film is formed on the p-type contact layer 36. Next, a resist is formed on the metal film formed on the p-type contact layer 36. Next, the resist is selectively removed by photolithography. In the photolithography, first, alignment of the reticle is performed with reference to the alignment mark 12. Then, after exposure using a reticle, development is performed to selectively remove the resist. Next, the metal film is patterned by etching using a resist as a mask.
The alignment mark 12 is not limited to photolithography in the step of forming the groove 80 and the step of forming the p-side electrode 52, and can be similarly referred to in other photolithography.
Thereafter, the plurality of semiconductor light emitting devices 100 are separated into pieces along the grooves 80 from the wafer state. As a result, the semiconductor light emitting device 100 shown in FIG. 5 is obtained.

次に、本実施形態の作用および効果を説明する。本実施形態に係る半導体発光素子100の製造方法によれば、電流狭窄層10をエッチングすることにより、電流狭窄部14を形成するとともに、アライメントマーク12を形成する。このため、アライメントマーク12を形成するための別の工程を必要としない。従って、アライメントマークを用いた半導体発光素子の製造工程を簡略化し、製造コストを下げることができる。   Next, the operation and effect of this embodiment will be described. According to the method for manufacturing the semiconductor light emitting device 100 according to this embodiment, the current confinement layer 10 is etched to form the current confinement portion 14 and the alignment mark 12. For this reason, another process for forming the alignment mark 12 is not required. Therefore, the manufacturing process of the semiconductor light emitting element using the alignment mark can be simplified and the manufacturing cost can be reduced.

また、アライメントマークがその上層に成長する半導体層によって埋め込まれる場合、特許文献2に記載されるように、アライメントマークを露出させる工程が必要となる。しかし、例えば窒化物半導体からなる半導体素子においては、適切な選択エッチングの手段がなく、アライメントマークを露出させることが困難であった。
これに対し、本実施形態に係る半導体発光素子100の製造方法によれば、アライメントマーク12を覆うp型クラッド層34およびp型コンタクト層36は、アライメントにおいて用いられるアライメントビームに対して透明な材料により構成される。このため、p型クラッド層34によって埋め込まれるアライメントマーク12を露出させる必要がない。従って、半導体素子の製造工程を簡略化し、製造コストを下げることができる。
Further, when the alignment mark is buried by a semiconductor layer grown on the alignment mark, a step of exposing the alignment mark is required as described in Patent Document 2. However, for example, in a semiconductor element made of a nitride semiconductor, there is no appropriate selective etching means, and it is difficult to expose the alignment mark.
On the other hand, according to the method for manufacturing the semiconductor light emitting device 100 according to the present embodiment, the p-type cladding layer 34 and the p-type contact layer 36 covering the alignment mark 12 are transparent to the alignment beam used in the alignment. Consists of. For this reason, it is not necessary to expose the alignment mark 12 embedded by the p-type cladding layer 34. Therefore, the manufacturing process of the semiconductor element can be simplified and the manufacturing cost can be reduced.

また、アライメントマーク12は、p型クラッド層34およびp型コンタクト層36によって覆われている。すなわち、アライメントマーク12は、p型クラッド層34およびp型コンタクト層36によって保護される。このため、アライメントマーク12が消失または損傷してしまうことを抑制することができる。   The alignment mark 12 is covered with a p-type cladding layer 34 and a p-type contact layer 36. That is, the alignment mark 12 is protected by the p-type cladding layer 34 and the p-type contact layer 36. For this reason, it can suppress that the alignment mark 12 lose | disappears or is damaged.

図6は、第2の実施形態に係る半導体発光素子100の製造方法を示す断面図であって、第1の実施形態における図3(a)に対応している。
本実施形態に係る半導体発光素子100の製造方法において、レジストマーク62は、レジスト60を選択的に除去して設けられた開口部によって構成される(図示せず)。従って、図6に示すように、レジストマーク62に対応して形成されるアライメントマーク12は、電流狭窄層10を除去して設けられた開口部16によって構成される。この点を除いて、本実施形態に係る半導体発光素子100の製造方法は、第1の実施形態に係る半導体発光素子100の製造方法と同様の構成を有する。
FIG. 6 is a cross-sectional view illustrating the method for manufacturing the semiconductor light emitting device 100 according to the second embodiment, and corresponds to FIG. 3A in the first embodiment.
In the method for manufacturing the semiconductor light emitting device 100 according to this embodiment, the resist mark 62 is configured by an opening provided by selectively removing the resist 60 (not shown). Therefore, as shown in FIG. 6, the alignment mark 12 formed corresponding to the resist mark 62 is constituted by the opening 16 provided by removing the current confinement layer 10. Except for this point, the manufacturing method of the semiconductor light emitting device 100 according to this embodiment has the same configuration as the manufacturing method of the semiconductor light emitting device 100 according to the first embodiment.

本実施形態においても、第1の実施形態と同様の効果を得ることができる。   Also in this embodiment, the same effect as that of the first embodiment can be obtained.

図7は、第3の実施形態に係る半導体発光素子100の製造方法を示す断面図であり、第1の実施形態における図3(a)に対応している。
本実施形態に係る半導体発光素子100の製造方法において、一の半導体発光素子100を構成する電流狭窄部14と、他の半導体発光素子100を構成する電流狭窄部14は、互いに離間している。この点を除いて、本実施形態に係る半導体発光素子100の製造方法は、第1の実施形態に係る半導体発光素子100の製造方法と同様の構成を有する。
FIG. 7 is a cross-sectional view illustrating the method for manufacturing the semiconductor light emitting device 100 according to the third embodiment, and corresponds to FIG. 3A in the first embodiment.
In the method for manufacturing the semiconductor light emitting device 100 according to this embodiment, the current confinement portion 14 constituting one semiconductor light emitting device 100 and the current confinement portion 14 constituting another semiconductor light emitting device 100 are separated from each other. Except for this point, the manufacturing method of the semiconductor light emitting device 100 according to this embodiment has the same configuration as the manufacturing method of the semiconductor light emitting device 100 according to the first embodiment.

本実施形態においても、第1の実施形態と同様の効果を得ることができる。   Also in this embodiment, the same effect as that of the first embodiment can be obtained.

また、電流狭窄層10の面積が大きい場合、電流狭窄層10上に設けられるp型クラッド層34やp型コンタクト層36の平坦性は悪化する。これは、電流狭窄層10が設けられていない部分に比べて、電流狭窄層10上におけるエピタキシャル成長が抑制されることに起因する。
本実施形態によれば、一の半導体発光素子100を構成する電流狭窄部14と、他の半導体発光素子100を構成する電流狭窄部14は、互いに離間している。すなわち、隣接する電流狭窄部14の間においてp側光閉じ込め層32が露出するように設けられている。このため、電流狭窄層10の面積を低減することができる。従って、p型クラッド層34およびp型コンタクト層36の平坦性を向上させることが可能となる。これにより、半導体発光素子100の間における特性ばらつきを抑制することができる。
Further, when the area of the current confinement layer 10 is large, the flatness of the p-type cladding layer 34 and the p-type contact layer 36 provided on the current confinement layer 10 is deteriorated. This is due to the fact that the epitaxial growth on the current confinement layer 10 is suppressed compared to the portion where the current confinement layer 10 is not provided.
According to the present embodiment, the current confinement part 14 constituting one semiconductor light emitting element 100 and the current confinement part 14 constituting another semiconductor light emitting element 100 are separated from each other. That is, the p-side optical confinement layer 32 is provided to be exposed between the adjacent current confinement portions 14. For this reason, the area of the current confinement layer 10 can be reduced. Therefore, the flatness of the p-type cladding layer 34 and the p-type contact layer 36 can be improved. Thereby, the characteristic variation between the semiconductor light emitting elements 100 can be suppressed.

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。   As mentioned above, although embodiment of this invention was described with reference to drawings, these are the illustrations of this invention, Various structures other than the above are also employable.

10 電流狭窄層
12 アライメントマーク
14 電流狭窄部
16 開口部
20 n型基板
22 n型バッファ層
24 n型クラッド層
26 n側光閉じ込め層
28 活性層
30 キャップ層
32 p側光閉じ込め層
34 p型クラッド層
36 p型コンタクト層
50 n側電極
52 p側電極
60 レジスト
62 レジストマーク
64 開口部
66 レジスト
68 開口部
70 絶縁膜
72 絶縁膜
80 溝
100 半導体発光素子
10 current confinement layer 12 alignment mark 14 current confinement portion 16 opening 20 n-type substrate 22 n-type buffer layer 24 n-type cladding layer 26 n-side optical confinement layer 28 active layer 30 cap layer 32 p-side optical confinement layer 34 p-type cladding Layer 36 p-type contact layer 50 n-side electrode 52 p-side electrode 60 resist 62 resist mark 64 opening 66 resist 68 opening 70 insulating film 72 insulating film 80 groove 100 semiconductor light emitting device

Claims (14)

基板上に第1半導体層を形成する工程と、
前記第1半導体層をエッチングすることにより、前記第1半導体層からなる電流狭窄部を形成するとともに、前記電流狭窄部とは異なる領域に前記第1半導体層からなるアライメントマークを形成する工程と、
を備える半導体素子の製造方法。
Forming a first semiconductor layer on a substrate;
Etching the first semiconductor layer to form a current confinement portion made of the first semiconductor layer and forming an alignment mark made of the first semiconductor layer in a region different from the current confinement portion;
A method for manufacturing a semiconductor device comprising:
請求項1に記載の半導体素子の製造方法において、
前記電流狭窄部および前記アライメントマークを形成する工程の後において、前記電流狭窄部および前記アライメントマークの上に第2半導体層を形成する工程をさらに備える半導体素子の製造方法。
In the manufacturing method of the semiconductor device according to claim 1,
A method of manufacturing a semiconductor device, further comprising a step of forming a second semiconductor layer on the current confinement portion and the alignment mark after the step of forming the current confinement portion and the alignment mark.
請求項2に記載の半導体素子の製造方法において、
前記第2半導体層は、前記アライメントマークに対して照射されるアライメントビームを透過する材料によって構成される半導体素子の製造方法。
In the manufacturing method of the semiconductor device according to claim 2,
The method of manufacturing a semiconductor element, wherein the second semiconductor layer is made of a material that transmits an alignment beam irradiated to the alignment mark.
請求項2または3に記載の半導体素子の製造方法において、
前記第2半導体層は、表面が平坦である半導体素子の製造方法。
In the manufacturing method of the semiconductor element according to claim 2 or 3,
The second semiconductor layer is a method of manufacturing a semiconductor device having a flat surface.
請求項2ないし4いずれか1項に記載の半導体素子の製造方法において、
前記第1半導体層は、前記第2半導体層と異なる屈折率を有する半導体素子の製造方法。
In the manufacturing method of the semiconductor element according to any one of claims 2 to 4,
The method for manufacturing a semiconductor device, wherein the first semiconductor layer has a refractive index different from that of the second semiconductor layer.
請求項2ないし5いずれか1項に記載の半導体素子の製造方法において、
前記第2半導体層を形成する工程の後において、
前記第2半導体層上に第1レジストを塗布する工程と、
前記アライメントマークを用いて、第1レチクルの位置合わせをする工程と、
前記第1レチクルを用いて露光を行い、その後現像することにより、前記第1レジストを選択的に除去する工程と、
前記第1レジストをマスクとしたエッチングにより、前記電流狭窄部を区画する溝を形成する工程と、
を備える半導体素子の製造方法。
In the manufacturing method of the semiconductor element according to any one of claims 2 to 5,
After the step of forming the second semiconductor layer,
Applying a first resist on the second semiconductor layer;
Using the alignment mark to align the first reticle;
Selectively removing the first resist by performing exposure using the first reticle and developing thereafter;
Forming a groove for partitioning the current confinement portion by etching using the first resist as a mask;
A method for manufacturing a semiconductor device comprising:
請求項2ないし6いずれか1項に記載の半導体素子の製造方法において、
前記第2半導体層を形成する工程の後において、
前記第2半導体層上に金属膜を形成する工程と、
前記金属膜上に第2レジストを塗布する工程と、
前記アライメントマークを用いて、第2レチクルの位置合わせをする工程と、
前記第2レチクルを用いて露光を行い、その後現像することにより、前記第2レジストを選択的に除去する工程と、
前記第2レジストをマスクとしたエッチングにより前記金属膜をパターニングして、電極を形成する工程と、
を備える半導体素子の製造方法。
In the manufacturing method of the semiconductor element according to any one of claims 2 to 6,
After the step of forming the second semiconductor layer,
Forming a metal film on the second semiconductor layer;
Applying a second resist on the metal film;
Using the alignment mark to align the second reticle;
Selectively removing the second resist by performing exposure using the second reticle, followed by development;
Patterning the metal film by etching using the second resist as a mask to form an electrode;
A method for manufacturing a semiconductor device comprising:
請求項1ないし7いずれか1項に記載の半導体素子の製造方法において、
前記第1半導体層は、AlNまたはAlGaNにより構成される半導体素子の製造方法。
In the manufacturing method of the semiconductor element of any one of Claim 1 thru | or 7,
The method for manufacturing a semiconductor device, wherein the first semiconductor layer is made of AlN or AlGaN.
請求項1ないし8いずれか1項に記載の半導体素子の製造方法において、
前記第1半導体層を形成する工程の後であって、かつ前記電流狭窄部および前記アライメントマークを形成する工程の前において、
前記第1半導体層上に第3レジストを塗布する工程と、
前記第3レジストを選択的に除去して、前記第3レジストに、前記電流狭窄部に対応するパターンを形成せずに前記アライメントマークに対応するパターンを形成する工程と、
前記第3レジストの前記アライメントマークに対応するパターンをアライメントマークとして、第3レチクルの位置合わせをする工程と、
前記第3レチクルを用いて露光を行い、その後現像することにより、前記第3レジストを選択的に除去して、前記第3レジストに前記電流狭窄部に対応するパターンを形成する工程と、
を備え、
前記電流狭窄部および前記アライメントマークを形成する工程は、前記第3レジストをマスクとして前記第1半導体層をエッチングすることにより行われる半導体素子の製造方法。
In the manufacturing method of the semiconductor device according to any one of claims 1 to 8,
After the step of forming the first semiconductor layer and before the step of forming the current confinement portion and the alignment mark,
Applying a third resist on the first semiconductor layer;
Selectively removing the third resist and forming a pattern corresponding to the alignment mark in the third resist without forming a pattern corresponding to the current confinement portion;
A step of aligning a third reticle using a pattern corresponding to the alignment mark of the third resist as an alignment mark;
Performing the exposure using the third reticle and then developing to selectively remove the third resist and form a pattern corresponding to the current confinement portion in the third resist;
With
The step of forming the current confinement portion and the alignment mark is performed by etching the first semiconductor layer using the third resist as a mask.
請求項1ないし8いずれか1項に記載の半導体素子の製造方法において、
前記第1半導体層を形成する工程の後であって、かつ前記電流狭窄部および前記アライメントマークを形成する工程の前において、
前記第1半導体層上に絶縁膜を形成する工程と、
前記絶縁膜上に第3レジストを塗布する工程と、
前記第3レジストを選択的に除去して、前記第3レジストに、前記電流狭窄部に対応するパターンを形成せずに前記アライメントマークに対応するパターンを形成する工程と、
前記第3レジストの前記アライメントマークに対応するパターンをアライメントマークとして、第3レチクルの位置合わせをする工程と、
前記第3レチクルを用いて露光を行い、その後現像することにより、前記第3レジストを選択的に除去して、前記第3レジストに前記電流狭窄部に対応するパターンを形成する工程と、
前記第3レジストをマスクとしたエッチングにより、前記絶縁膜を選択的に除去する工程と、
を備え、
前記電流狭窄部および前記アライメントマークを形成する工程は、前記絶縁膜をマスクとして前記第1半導体層をエッチングすることにより行われる半導体素子の製造方法。
In the manufacturing method of the semiconductor device according to any one of claims 1 to 8,
After the step of forming the first semiconductor layer and before the step of forming the current confinement portion and the alignment mark,
Forming an insulating film on the first semiconductor layer;
Applying a third resist on the insulating film;
Selectively removing the third resist and forming a pattern corresponding to the alignment mark in the third resist without forming a pattern corresponding to the current confinement portion;
A step of aligning a third reticle using a pattern corresponding to the alignment mark of the third resist as an alignment mark;
Performing the exposure using the third reticle and then developing to selectively remove the third resist and form a pattern corresponding to the current confinement portion in the third resist;
Selectively removing the insulating film by etching using the third resist as a mask;
With
The step of forming the current confinement portion and the alignment mark is performed by etching the first semiconductor layer using the insulating film as a mask.
請求項1ないし10いずれか1項に記載の半導体素子の製造方法において、
前記アライメントマークは、前記第1半導体層のうちエッチング後に残存した部分によって構成される半導体素子の製造方法。
In the manufacturing method of the semiconductor device according to claim 1,
The method of manufacturing a semiconductor device, wherein the alignment mark is constituted by a portion of the first semiconductor layer remaining after etching.
請求項1ないし10いずれか1項に記載の半導体素子の製造方法において、
前記アライメントマークは、前記第1半導体層を除去した部分によって構成される半導体素子の製造方法。
In the manufacturing method of the semiconductor device according to claim 1,
The method of manufacturing a semiconductor device, wherein the alignment mark is constituted by a portion from which the first semiconductor layer is removed.
請求項1ないし12いずれか1項に記載の半導体素子の製造方法において、
前記電流狭窄部および前記アライメントマークを形成する工程において、互いに離間した複数の前記電流狭窄部を形成する半導体素子の製造方法。
In the manufacturing method of the semiconductor element according to any one of claims 1 to 12,
A method of manufacturing a semiconductor device, wherein in the step of forming the current confinement portion and the alignment mark, a plurality of the current confinement portions separated from each other are formed.
請求項1ないし13いずれか1項に記載の半導体素子の製造方法において、
前記半導体素子は、窒化物半導体発光素子である半導体素子の製造方法。
In the manufacturing method of the semiconductor device according to any one of claims 1 to 13,
The method of manufacturing a semiconductor device, wherein the semiconductor device is a nitride semiconductor light emitting device.
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